JP2012089703A - 半導体素子の製造方法及び半導体素子 - Google Patents

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Abstract

【課題】少ない工程でパッド電極に段差を設けた半導体素子を製造することができる半導体素子の製造方法及び半導体素子を提供する。
【解決手段】半導体基板１２上に中間絶縁膜１４、下層メタル配線１６、層間絶縁膜１８を形成し、層間絶縁膜１８上にパッド電極２０を形成し、パッド電極２０上に最終保護膜２２を形成し、最終保護膜２２上に、パッド電極２０の一部に対応した第１領域に開口部を備えるレジスト２２を形成し、最終保護膜２２をエッチングすると共に、パッド電極２０の一部の第１領域を予め定めた深さまでエッチングすることにより凹部２０Ａを形成し、パッド電極２０の第１領域を囲う第２領域上の最終保護膜２２をエッチングし、レジスト２２を除去することにより、半導体素子１０を製造する。
【選択図】図２

Description

本発明は、半導体素子の製造方法及び半導体素子に関するものである。
従来、半導体素子の外部出力用のパッド電極の表面は、段差が無く平坦であるのが通常であった。
図３には、従来における半導体素子１００の断面図を示した。同図に示すように、半導体素子１００は、半導体基板１０２上に中間絶縁膜１０４、下層メタル配線１０６、層間絶縁膜１０８、パッド電極１１０、及び最終保護膜１１２が形成された構成である。
なお、下層メタル配線１０６と半導体基板１０２とはコンタクト１１４によって接続され、下層メタル配線１０６とパッド電極１１０とはコンタクト１１６によって接続されている。
従来では、図３に示すように、最終保護膜１１２から露出しているパッド電極１１０の表面は平坦であるため、半導体素子が不良品か否かを選別するための電気特性テストの際に、図４に示すようにテスト用探針１１８をパッド電極１１０に押さえ付ける力が過剰であった場合、テスト用探針１１８がパッド電極１１０の表面上を滑り、最終保護膜１１２の端部と接触してしまう場合がある。このとき、最終保護膜１１２にクラックが発生してしまう場合があり、半導体素子１００の信頼性が低下する場合がある、という問題があった。
一方、テスト用探針１１８を押さえ付ける力が弱い場合は、パッド電極１１０とテスト用探針１１８との接触抵抗が高くなり、正確に不良品を選別することができず、歩留まりが低下する場合がある、という問題があった。
このため、特許文献１、２には、パッド電極の表面に段差を設けた半導体装置が開示されている。
特開２００４−１９３２９９号公報 特開昭６０−１９８７４３号公報
しかしながら、上記従来技術では、パッド電極の表面に段差を設けるために、段差形成用の膜を形成する必要があり、製造工程が増加する、という問題があった。また、段差形成用の膜を形成しない場合は、パッド電極の下層をエッチングして下層に段差を設ける必要があり、何れにしても製造工程が増加する、という問題があった。
本発明は、上述した課題を解決するために提案されたものであり、段差形成用の膜を形成したり、パッド電極の下層をエッチングして下層に段差を設けたりすることなく、パッド電極に段差を設けた半導体素子を製造することができる半導体素子の製造方法及び半導体素子を提供することを目的とする。
上記目的を達成するために、請求項１記載の発明の半導体素子の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上にパッド電極を形成する工程と、前記パッド電極上に保護膜を形成する工程と、前記保護膜上に、前記パッド電極の一部に対応した第１領域に開口部を備えるレジストを形成する工程と、前記レジストに基づき、前記保護膜をエッチングすると共に、前記パッド電極の一部の前記第１領域を予め定めた深さまでエッチングすることにより前記凹部を形成する工程と、前記パッド電極の前記第１領域を囲う第２領域上の前記保護膜をエッチングする工程と、前記レジストを除去する工程と、を含むことを特徴としている。
この発明によれば、パッド電極の一部の第１領域を予め定めた深さまでエッチングすることによりパッド電極に凹部を設けているので、段差形成用の膜を形成する必要がなく、また、パッド電極の下層の絶縁膜に段差を設けるためにエッチングする必要がない。さらに、パッド電極の一部の第１領域を予め定めた深さまでエッチングした後、パッド電極の第１領域を囲う第２領域の保護膜をエッチングするため、パッド電極の凹部の壁面が保護膜の壁面と連続しない構造とすることができる。これにより、テスト用探針が凹部に接触する際に、保護膜の壁面に接触してしまうのを防ぐことができ、保護膜にクラックが発生してしまうのを防ぐことができる。
請求項２記載の発明の半導体素子は、半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、凹部を備えたパッド電極と、前記凹部及び当該凹部の周囲を含む領域が露出するように前記パッド電極上に形成された保護膜と、を含むことを特徴としている。
この発明によれば、パッド電極の凹部の周囲の領域まで露出するように保護膜が形成されるため、パッド電極の凹部の壁面が保護膜の壁面と連続しない構造となる。これにより、テスト用探針が凹部に接触する際に、保護膜の壁面に接触してしまうのを防ぐことができ、保護膜にクラックが発生してしまうのを防ぐことができる。
請求項３記載の発明の半導体素子は、半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、第１の厚さの第１領域と、前記第１の厚さより厚い第２の厚さを有し且つ前記第１領域を囲う第２領域と、を備えたパッド電極と、前記第１領域から前記第２領域の一部に亘った領域に開口部を備え、前記絶縁膜及び前記パッド電極上に形成された保護膜と、を含むことを特徴としている。
この発明によれば、パッド電極の第１の厚さの第１領域から、第１の厚さより厚い第２の厚さを有し且つ第１領域を囲う第２領域の一部に亘った領域に開口部を備えた保護膜が絶縁膜及びパッド電極上に形成されるため、パッド電極の凹部の壁面が保護膜の壁面と連続しない構造となる。これにより、テスト用探針が凹部に接触する際に、保護膜の壁面に接触してしまうのを防ぐことができ、保護膜にクラックが発生してしまうのを防ぐことができる。
また、請求項４に記載したように、前記絶縁膜と前記パッド電極の前記第２領域とを接続するコンタクトを含む構成としてもよい。このように、第１領域より厚みがある第２領域にコンタクトが接続されていることにより、テスト用探針をパッド電極の凹部に接触させた場合にコンタクトがダメージを受けるのを低減することが可能となる。
本発明によれば、段差形成用の膜を形成したり、パッド電極の下層をエッチングして下層に段差を設けたりすることなく、パッド電極に段差を設けた半導体素子を製造することができる、という効果を奏する。
本発明に係る半導体素子の断面図である。 本発明に係る半導体素子の製造工程を示す図である。 従来例に係る半導体素子の断面図である。 従来例に係る半導体素子のパッド電極にテスト用探針を接触した場合を示す図である。
以下、本発明の実施形態について説明する。
図１には、本実施形態に係る半導体素子１０の断面図を示した。同図に示すように、半導体素子１０は、半導体基板１２上に中間絶縁膜１４、下層メタル配線１６、層間絶縁膜１８、パッド電極２０、及び最終保護膜２２が形成された構成である。
なお、下層メタル配線１６と半導体基板１２とはコンタクト２４によって接続され、下層メタル配線１６とパッド電極２０とはコンタクト２６によって接続されている。
パッド電極２０は、凹部２０Ａが設けられている。すなわち、パッド電極２０は、第１の厚さの第１領域と、第１の厚さより厚い第２の厚さを有し第１領域を囲う第２領域とを備えており、第１領域と第２領域とで凹部２０Ａを構成している。これにより、パッド電極２０には段差が設けられている。
また、コンタクト２６は、パッド電極２０の第２領域に接続されている。このように、コンタクト２６がパッド電極２０の第２領域に接続されていることにより、テスト用探針をパッド電極２０の凹部２０Ａに接触させた場合にコンタクト２６がダメージを受けるのを低減することが可能となる。
最終保護膜２２は、パッド電極２０の第１領域から第２領域の一部に亘った領域に開口部を備えており、層間絶縁膜１８及びパッド電極２０の第２の領域の一部の領域上に形成されている。すなわち、最終保護膜２２は、パッド電極２０の凹部２０Ａ及び凹部２０Ａの周囲を含む領域が露出し、その他の領域が露出しないように形成されている。
次に、図１に示す半導体素子１０の製造方法について説明する。
まず、図２（Ａ）に示すように、半導体基板１２上に所望の素子を形成し、その上に中間絶縁膜１４、コンタクト２４、及び下層メタル配線１６を形成する。
次に、下層メタル配線１６上に層間絶縁膜１８を形成してコンタクト２６を形成し、その上にパッド電極２０を形成する。そして、パッド電極２０上に最終保護膜２２を形成する。これらの各工程は、種々公知の手法を用いることができる。
次に、公知のフォトリソグラフィ技術、エッチング技術を用いて、パッド電極２０の凹部２０Ａの形状に対応したパターンのレジスト２８を最終保護膜２２上に形成する。すなわち、凹部２０Ａに対応する領域の最終保護膜２２及びパッド電極２０がエッチングされるように、凹部２０Ａに対応する領域以外の領域にレジスト２８を形成する。
そして、図２（Ｂ）に示すように、レジスト２８をマスクとして、レジスト２８が形成されていない領域、すなわち凹部２０Ａに対応した領域の最終保護膜２２及びパッド電極２０をエッチングする。このとき、パッド電極２０を突き抜けないように予め定めた深さまでエッチングする。
なお、最終保護膜２２のエッチングには、例えばＣＨＦ３やＣＦ４／Ｈ２等のエッチングガスを用いる。また、パッド電極２０のエッチングには、例えばＣｌ２やＢＣｌ３等のエッチングガスを用いる。
次に、図２（Ｃ）に示すように、レジスト２８はそのままで、ＣＨＦ３やＣＦ４／Ｈ２等のエッチングガスを用いて、最終保護膜２２のみをエッチングし、パッド電極２０の凹部２０Ａの周囲の領域まで最終保護膜２２を除去する。
そして、図２（Ｄ）に示すように、レジスト２８を公知の方法を用いて除去することにより、半導体素子１０が製造される。
このように、本実施形態では、パッド電極２０を予め定めた深さまでエッチングすることによりパッド電極２０に凹部２０Ａを設けているので、段差形成用の膜を形成する必要がなく、また、パッド電極２０の下層の層間絶縁膜１８に段差を設けるためにエッチングする必要がない。
さらに、パッド電極２０を予め定めた深さまでエッチングした後、凹部２０Ａの周囲の領域が露出するように最終保護膜２２のみをエッチングするため、パッド電極２０の凹部２０Ａの壁面が最終保護膜２２の壁面と連続しない構造とすることができる。これにより、テスト用探針が凹部２０Ａに接触する際に、最終保護膜２２の壁面に接触してしまうのを防ぐことができ、最終保護膜２２にクラックが発生してしまうのを防ぐことができる。
１０ 半導体素子
１２ 半導体基板
１４ 中間絶縁膜（絶縁膜）
１６ 下層メタル配線
１８ 層間絶縁膜（絶縁膜）
２０ パッド電極
２０Ａ 凹部
２２ 最終保護膜（保護膜）
２４ コンタクト
２６ コンタクト
２８ レジスト

Claims (4)

  1. 半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜上にパッド電極を形成する工程と、
    前記パッド電極上に保護膜を形成する工程と、
    前記保護膜上に、前記パッド電極の一部に対応した第１領域に開口部を備えるレジストを形成する工程と、
    前記レジストに基づき、前記保護膜をエッチングすると共に、前記パッド電極の一部の前記第１領域を予め定めた深さまでエッチングする工程と、
    前記パッド電極の前記第１領域を囲う第２領域上の前記保護膜をエッチングする工程と、
    前記レジストを除去する工程と、
    を含む半導体素子の製造方法。
  2. 半導体基板と、
    前記半導体基板上に形成された絶縁膜と、
    前記絶縁膜上に形成され、凹部を備えたパッド電極と、
    前記凹部及び当該凹部の周囲を含む領域が露出するように前記パッド電極上に形成された保護膜と、
    を含む半導体素子。
  3. 半導体基板と、
    前記半導体基板上に形成された絶縁膜と、
    前記絶縁膜上に形成され、第１の厚さの第１領域と、前記第１の厚さより厚い第２の厚さを有し且つ前記第１領域を囲う第２領域と、を備えたパッド電極と、
    前記第１領域から前記第２領域の一部に亘った領域に開口部を備え、前記絶縁膜及び前記パッド電極上に形成された保護膜と、
    を含む半導体素子。
  4. 前記絶縁膜と前記パッド電極の前記第２領域とを接続するコンタクト
    を含む請求項３記載の半導体素子。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200103468A (ko) * 2019-02-25 2020-09-02 삼성전자주식회사 반도체 칩의 연결구조체 제조 방법 및 반도체 패키지 제조 방법
KR20240030452A (ko) * 2022-08-30 2024-03-07 삼성전자주식회사 반도체 칩, 및 그 반도체 칩을 포함한 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005019696A (ja) * 2003-06-26 2005-01-20 Seiko Epson Corp 半導体装置およびその製造方法
JP2008205238A (ja) * 2007-02-21 2008-09-04 Fujitsu Ltd 半導体装置、半導体ウエハ構造、及び半導体装置の製造方法
JP2010093161A (ja) * 2008-10-10 2010-04-22 Panasonic Corp 半導体装置
JP2010129947A (ja) * 2008-12-01 2010-06-10 Seiko Epson Corp 半導体装置及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3968554B2 (ja) * 2000-05-01 2007-08-29 セイコーエプソン株式会社 バンプの形成方法及び半導体装置の製造方法
CN101523584A (zh) * 2005-09-02 2009-09-02 国际整流器公司 用于半导体器件电极的保护阻挡层

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005019696A (ja) * 2003-06-26 2005-01-20 Seiko Epson Corp 半導体装置およびその製造方法
JP2008205238A (ja) * 2007-02-21 2008-09-04 Fujitsu Ltd 半導体装置、半導体ウエハ構造、及び半導体装置の製造方法
JP2010093161A (ja) * 2008-10-10 2010-04-22 Panasonic Corp 半導体装置
JP2010129947A (ja) * 2008-12-01 2010-06-10 Seiko Epson Corp 半導体装置及びその製造方法

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