KR20240030452A - 반도체 칩, 및 그 반도체 칩을 포함한 반도체 패키지 - Google Patents

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KR20240030452A
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metal layer
layer
semiconductor chip
disposed
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황세현
이종민
신중원
최지민
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Abstract

본 발명의 기술적 사상은 신뢰성을 향상시키면서 칩의 두께를 감소시킬 수 있는 반도체 칩, 및 그 반도체 칩을 포함한 반도체 패키지를 제공한다. 그 반도체 칩은 반도체 기판; 상기 반도체 기판 상에 집적 소자들이 배치된 집적 소자층; 상기 집적 소자층 상에 배치되고, 적어도 2층의 배선들을 구비한 다중 배선층; 및 상기 다중 배선층 상에 배치되고, 상기 배선들에 연결되며 테스트 패드가 정의된 패드 메탈층;을 포함하고, 상기 패드 메탈층은 상기 반도체 기판의 상면에 평행한 제1 방향, 또는 상기 제1 방향에 수직하는 제2 방향을 따라 배치되며, 상기 테스트 패드는, 상기 제1 방향과 제2 방향으로 상기 패드 메탈층의 중앙 부분으로 정의되고, 상기 패드 메탈층을 덮는 보호층으로부터 노출되며, 상기 테스트 패드를 제외한 상기 패드 메탈층의 외곽 부분만이, 상기 반도체 기판의 상면에 수직하는 제3 방향으로, 상기 배선들과 오버랩 된다.

Description

반도체 칩, 및 그 반도체 칩을 포함한 반도체 패키지{Semiconductor chip, and semiconductor package comprising the same}
본 발명의 기술적 사상은 반도체 칩 및 반도체 패키지에 관한 것으로서, 특히, 테스트 패드를 포함한 반도체 칩 및 그 반도체 칩을 포함한 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자 기기는 더욱 소형화 및 경량화되고 있다. 그에 따라, 전자 기기에 사용되는 반도체 칩에 대한 높은 집적도가 요구되고, 반도체 칩의 구성 요소들에 대한 디자인 룰이 더욱 감소하고 있다. 또한, 배선들 사이의 기생 커패시턴스의 감소, 및 RC 딜레이의 개선을 위하여, 반도체 칩의 내부에 저유전(low-k) 물질층이 도입되고 있다. 한편, 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고, 본딩 와이어 또는 범프 등의 연결 부재를 이용하여 반도체 칩을 PCB에 전기적으로 연결한다. 최근 TSV를 포함한 반도체 칩을 PCB 상에 복수 개 적층하여 구현된 반도체 패키지가 개발되고 있다. TSV를 포함한 반도체 칩의 경우, TSV 및 범프를 통해 적층되므로, 본딩 패드 대신 범프 패드를 포함하고, 또한, 반도체 칩의 테스트를 위한 테스트 패드를 포함할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 신뢰성을 향상시키면서 칩의 두께를 감소시킬 수 있는 반도체 칩, 및 그 반도체 칩을 포함한 반도체 패키지를 제공하는 데에 있다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 반도체 기판; 상기 반도체 기판 상에 집적 소자들이 배치된 집적 소자층; 상기 집적 소자층 상에 배치되고, 적어도 2층의 배선들을 구비한 다중 배선층; 및 상기 다중 배선층 상에 배치되고, 상기 배선들에 연결되며 테스트 패드가 정의된 패드 메탈층;을 포함하고, 상기 패드 메탈층은 상기 반도체 기판의 상면에 평행한 제1 방향, 또는 상기 제1 방향에 수직하는 제2 방향을 따라 배치되며, 상기 테스트 패드는, 상기 제1 방향과 제2 방향으로 상기 패드 메탈층의 중앙 부분으로 정의되고, 상기 패드 메탈층을 덮는 보호층으로부터 노출되며, 상기 테스트 패드를 제외한 상기 패드 메탈층의 외곽 부분만이, 상기 반도체 기판의 상면에 수직하는 제3 방향으로, 상기 배선들과 오버랩 된, 반도체 칩을 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 반도체 기판; 상기 반도체 기판 상에 집적 소자들이 배치된 집적 소자층; 상기 집적 소자층 상에 배치되고, 적어도 2층의 배선들을 구비한 다중 배선층; 및 상기 다중 배선층 상에 배치되고, 상기 배선들에 연결되며 범프 패드와 테스트 패드가 정의된 패드 메탈층;을 포함하고, 상기 테스트 패드는, 상기 반도체 기판의 상면에 평행한 제1 방향, 또는 상기 제1 방향에 수직하는 제2 방향을 따라 배치되며, 상기 테스트 패드는, 상기 제1 방향과 제2 방향으로 상기 패드 메탈층의 중앙 부분으로 정의되고, 상기 패드 메탈층을 덮는 보호층으로부터 노출되며, 상기 반도체 기판의 상면에 수직하는 제3 방향으로, 상기 배선들은 상기 테스트 패드와 오버랩 없이 배치된, 반도체 칩을 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 제1 반도체 칩; 및 상기 제1 반도체 칩 상에 적층된 적어도 1개의 제2 반도체 칩;을 포함하고, 상기 제2 반도체 칩은, 반도체 기판, 상기 반도체 기판 상에 집적 소자들이 배치된 집적 소자층, 상기 집적 소자층 상에 배치되고, 적어도 2층의 배선들을 구비한 다중 배선층, 및 상기 다중 배선층 상에 배치되고, 상기 배선들에 연결되며 테스트 패드가 정의된 패드 메탈층을 포함하고, 상기 패드 메탈층은 상기 반도체 기판의 상면에 평행한 제1 방향, 또는 상기 제1 방향에 수직하는 제2 방향을 따라 배치되며, 상기 테스트 패드는, 상기 제1 방향과 제2 방향으로 상기 패드 메탈층의 중앙 부분으로 정의되고, 상기 패드 메탈층을 덮는 보호층으로부터 노출되며, 상기 반도체 기판의 상면에 수직하는 제3 방향으로, 상기 배선들은 상기 테스트 패드와 오버랩 없이 배치된, 반도체 패키지를 제공한다.
본 발명의 기술적 사상에 의한 반도체 칩은, 제3 방향(z 방향)으로 패드 메탈층의 중앙 부분, 즉 테스트 패드와 오버랩 되는 다중 배선층의 배선들은 존재하지 않을 수 있다. 다시 말해서, 제3 방향(z 방향)으로 테스트 패드와 오버랩 되는 다중 배선층의 영역을 분리 영역이라고 할 때, 분리 영역에는 배선들이 배치되지 않을 수 있다. 본 발명의 기술적 사상에 의한 반도체 칩에서, 테스트 패드와 오버랩 되는 다중 배선층의 배선들이 배치되지 않음으로써, 테스트 패드를 통한 반도체 칩의 테스트 시에 배선들에서 크랙이 발생하는 불량이 방지될 수 있고, 따라서, 반도체 칩의 신뢰성이 향상될 수 있다.
또한, 본 발명의 기술적 사상에 의한 반도체 칩에서, 배선들에서의 크랙 발생의 문제가 해결됨으로써, 패드 메탈층을 두껍게 유지할 필요가 없고, 따라서, 패드 메탈층의 두께, 즉 테스트 패드의 두께를 충분히 감소시킬 수 있다. 결과적으로, 반도체 칩의 두께를 감소시킬 수 있고, 또한, 그러한 반도체 칩을 복수 개 포함하는 반도체 패키지의 전체 두께를 대폭 감소시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 칩에 대한 평면도, 확대도, 및 단면도들이다.
도 2는 반도체 칩에 대한 테스트 시에 배선층의 배선에 가해지는 스트레스를 보여주는 그래프이다.
도 3a 및 도 3b는 도 1c의 반도체 칩에서, 패드 메탈층과 탑 비아 콘택의 부분을 좀더 상세하게 보여주는 단면도 및 사시도이다.
도 4a 및 도 4b는 도 1a의 반도체 칩의 B 부분에 대한 확대도, 및 단면도이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 반도체 칩에 대한 단면도들이다.
도 6 및 도 7은 본 발명의 실시예들에 따른 반도체 칩에 대한 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 패키지를 포함한 시스템 패키지에 대한 사시도 및 단면도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 칩에 대한 평면도, 확대도, 및 단면도들로서, 도 1b는 도 1a의 A 부분에 대한 확대도이고, 도 1c는 도 1b의 I-I' 부분을 절단하여 보여주는 단면도이며, 도 1d은 도 1b의 Ⅱ-Ⅱ' 부분을 절단하여 보여주는 단면도이다.
도 1a 내지 도 1d를 참조하면, 본 실시예의 반도체 칩(100)은, 평면적인 관점에서, 범프 패드 영역(BPA)과 테스트 패드 영역(TPA)을 포함할 수 있다. 범프 패드 영역(BPA)에는 범프 패드(도 8의 150 참조)가 배치되고, 테스트 패드 영역(TPA)에는 테스트 패드(Pt)가 배치될 수 있다. 범프 패드(150)는 범프(도 8의 170 참조)가 배치되는 패드를 의미하며, 테스트 패드(Pt)는 반도체 칩(100)의 테스트, 예컨대, EDS(Electrical Die Sorting) 테스트 시에 이용되는 패드를 의미할 수 있다.
도 1a를 통해 알 수 있듯이, 범프 패드 영역(BPA)은 반도체 칩(100)의 중앙 부분에 배치되고, 테스트 패드 영역(TPA)은 반도체 칩(100)의 외곽 부분에 배치될 수 있다. 좀더 구체적으로, 본 실시예의 반도체 칩(100)에서, 범프 패드 영역(BPA)은 제2 방향(y 방향)으로 상부에 위치한 제1 범프 패드 영역(BPA1)과 하부에 위치한 제2 범프 패드 영역(BRA2)을 포함할 수 있다. 또한, 테스트 패드 영역(TPA)은 범프 패드 영역(BPA)의 외부의 반도체 칩(100)의 외곽 부분에 배치된 제1 테스트 패드 영역(TPA1)과, 제1 범프 패드 영역(BPA1)과 제2 범프 패드 영역(BRA2) 사이에 배치된 제2 테스트 패드 영역(TPA2)을 포함할 수 있다. 또한, 테스트 패드 영역(TPA)은 반도체 칩(100)의 모서리 부분에 배치된 제3 테스트 패드 영역(TPA3)과 제1 범프 패드 영역(BPA1) 내에 배치된 제4 테스트 패드 영역(TPA4)을 더 포함할 수 있다.
본 실시예의 반도체 칩(100)에서, 범프 패드 영역(BPA)과 테스트 패드 영역(TPA)의 배치 구조가 도 1a에 도시된 배치 구조에 한정되는 것은 아니다. 예컨대, 범프 패드 영역(BPA)과 테스트 패드 영역(TPA)의 배치 구조는 내부에 배치된 집적 소자들의 종류, 및 배선층의 배선 구조에 따라 다양하게 변경될 수 있다. 참고로, 도 1a의 평면도에서 보이는 면은 반도체 칩(100)의 액티브 면에 해당할 수 있다. 그에 따라, 반도체 칩(100)이, 반도체 패키지를 구성하기 위하여, PCB나 버퍼 칩(도 8의 100B 참조), 또는 다른 반도체 칩(100) 상에 적층될 때, 액티브 면이 하방을 향할 수 있다.
본 실시예의 반도체 칩(100)은, 수직적인 관점에서, 반도체 기판(101), 집적 소자층(110), 층간 절연층(120), 다중 배선층(130), 및 패드 메탈층(140)을 포함할 수 있다. 반도체 기판(101)은, 예컨대, 실리콘(Si)을 포함할 수 있다. 그러나 반도체 기판(101)의 재질이 실리콘에 한정되는 것은 아니다. 예컨대, 반도체 기판(101)은 저마늄(Ge)과 같은 다른 반도체 원소, 또는 SiC, GaAs, InAs, InP 등과 같은 화합물 반도체를 포함할 수도 있다. 반도체 기판(101)은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 예컨대, 반도체 기판(101)은 BOX층(buried oxide layer)을 포함할 수 있다. 반도체 기판(101)은 도전 영역, 예컨대, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 반도체 기판(101)은 STI(Shallow Trench Isolation) 구조와 같은 다양한 소자 분리 구조를 포함할 수 있다.
반도체 기판(101)은 액티브 면(101F)과 그에 반대되는 비액티브 면(101B)을 가지며, 액티브 면(101F) 상에 다수의 집적 소자들이 형성된 집적 소자층(110)이 배치될 수 있다. 참고로, 도 1c와 도 4b 내지 도 7의 단면도들에서, 다중 배선층(130)과 패드 메탈층(140)의 부분을 강조하기 위하여, 집적 소자층(110)을 포함한 반도체 기판(101)의 부분이 상대적으로 작은 두께로 도시되고 있다. 그러나 도 8에서 알 수 있듯이, 실제로는 집적 소자층(110)을 포함한 반도체 기판(101)의 부분이, 층간 절연층(120)과 다중 배선층(130)의 부분보다 더 큰 두께를 가질 수 있다.
집적 소자층(110)의 집적 소자들은 메모리 소자들, 또는 로직 소자들을 포함할 수 있다. 메모리 소자들은, 예컨대, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 플래시(flash) 메모리, EEPROM(Electrically Erasable and Programmable Read-Only Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetic Random Access Memory), 또는 RRAM(Resistive Random Access Memory) 소자들을 포함할 수 있다. 로직 소자들은, 예컨대, AND, NAND, OR, NOR, XOR(exclusive OR), XNOR(exclusive NOR), INV(inverter), ADD(adder), BUF(buffer), DLY(delay), FIL(filter), 멀티플렉서(MXT/MXIT). OAI(OR/AND/INVERTER), AO(AND/OR), AOI(AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch), 카운터(counter), 또는 버퍼(buffer) 소자들을 포함할 수 있다. 또한, 로직 소자들은, CPU(Central Processing Unit), MPU(Micro-Processor Unit), GPU(Graphic Processing Unit), 또는 AP(Application Processor) 등을 포함할 수 있다.
본 실시예의 반도체 칩(100)에서, 집적 소자층(110)은 메모리 소자들, 예컨대, DRAM 소자들을 포함할 수 있다. 즉, 본 실시예의 반도체 칩(100)은 DRAM 칩일 수 있다. 또한, 본 실시예의 반도체 칩(100)은, HBM(High Bandwidth Memory) DRAM 칩으로서, HBM 패키지에 이용될 수 있다. HBM 패키지의 구조에 대해서는, 도 8의 설명 부분에서 좀더 상세히 설명한다.
층간 절연층(120)은 반도체 기판(101) 상에 배치될 수 있다. 층간 절연층(120)은 제1 내지 제7 층간 절연층(121 ~ 127)을 포함할 수 있다. 그러나 층간 절연층(120)의 층수가 7층에 한정되는 것은 아니다. 예컨대, 실시예에 따라, 층간 절연층(120)은 6층 이하일 수도 있고, 8층 이상일 수도 있다. 한편, 층간 절연층(120)의 제6 및 제7 층간 절연층(126, 127)은 하부의 배선층들과 집적 소자들을 보호하는 역할을 하므로 보호층으로 언급될 수 있다. 또한, 제6 층간 절연층(126)은 보호층의 역할과 함께, 제조 공정 중에 평탄화 역할을 하므로 평탄화층으로도 언급될 수도 있다
제1 층간 절연층(121)과 제5 층간 절연층(125)은 TEOS(tetraethyl orthosilicate)로 형성될 수 있다. 그러나 제1 층간 절연층(121)의 재질이 TEOS에 한정되는 것은 아니다. 예컨대, 제1 층간 절연층(121)은, PSG(phosphor silicate glass), BPSG(boro-phosphor silicate glass), USG(undoped silicate glass), PE-TEOS(plasma enhanced-TEOS), HDP-CVD(high density plasma-chemical vapor deposition) 등과 같은 산화막으로 형성될 수도 있다.
제2 층간 절연층(122)은 저유전(low-k) 물질로 형성될 수 있다. 제2 층간 절연층(122)은 제1 층간 절연층(121) 내에 배치될 수 있다. 저유전 물질의 제2 층간 절연층(122)은 기생 커패시턴스를 감소시키고, RC 딜레이를 개선시킬 수 있다. 예컨대, 제2 층간 절연층(122)은 실리콘산화물(SiO2)보다 낮은 유전율의 절연 물질을 포함할 수 있다. 일부 실시예에서, 제2 층간 절연층(122)은 약 2.2∼2.4의 초저유전상수(ultra-low dielectric constant k)의 물질을 포함할 수 있다. 제2 층간 절연층(122)은 탄소(C)나 하이드로카본(CxHy)을 포함하는 실리콘산화막으로 형성될 수 있다. 예컨대, 제2 층간 절연층(122)은 SiOC층, 또는 SiCOH층으로 형성될 수 있다.
제3 층간 절연층(123) 및 제6 층간 절연층(126)은 HDP-CVD 산화막으로 형성될 수 있다. 그러나 제3 층간 절연층(123) 및 제6 층간 절연층(126)의 재질이 HDP-CVD 산화막에 한정되는 것은 아니다. 예컨대, 제1 층간 절연층(121) 및 제5 층간 절연층(125)에 대해 언급된 다양한 산화막들이 제3 층간 절연층(123) 및 제6 층간 절연층(126)에 이용될 수 있다.
제4 층간 절연층(124) 및 제7 층간 절연층(127)은 SiNx와 같은 실리콘질화물로 형성될 수 있다. 그러나 제4 층간 절연층(124) 및 제7 층간 절연층(127)의 재질이 실리콘질화물에 한정되는 것은 아니다.
다중 배선층(130)은 다층의 배선들(131)과, 제3 방향(z 방향)으로 서로 인접하는 배선들(131)을 연결하는 비아 콘택(133)을 포함할 수 있다. 비아 콘택(133)은, 또한, 반도체 기판(101) 상의 집적 소자들과 배선들(131)을 서로 연결할 수 있다. 본 실시예의 반도체 칩(100)에서, 다중 배선층(130)은 6층의 배선들(131)을 포함할 수 있다. 그러나 다중 배선층(130)의 배선들(131)의 층수가 6층에 한정되는 것은 아니다. 예컨대, 실시예에 따라, 다중 배선층(130)의 배선들(131)의 층수가 5층 이하일 수도 있고, 7층 이상일 수도 있다. 한편, 실시예에 따라, 패드 메탈층(140)은 다중 배선층(130)에 포함될 수 있다. 그러나 본 실시예의 반도체 칩(100)에서는 테스트 패드(Pt)의 역할과 특징을 강조하기 위하여, 패드 메탈층(140)을 다중 배선층(130)에서 분리하여 별도의 층으로서 설명한다.
다중 배선층(130)의 배선들(131)과 비아 콘택(133)은 알루미늄(Al), 구리(Cu), 또는 텡스텐(W) 등과 같은 메탈로 형성될 수 있다. 일부 실시예에서, 배선들(131)과 비아 콘택(133)은 배리어층 및 배선 금속층을 포함할 수 있다. 배리어층은, 예컨대, Ti, Ta, Al, Ru, Mn, Co, W 등의 메탈, 또는 메탈의 질화물이나 메탈의 산화물로 형성되거나, 또는, CoWP(Cobalt Tungsten Phosphide), CoWB(Cobalt Tungsten Boron), CoWBP(Cobalt Tungsten Boron Phosphide) 등과 같은 합금으로 형성될 수 있다. 또한, 배선 금속층은 W, Al, Ti, Ta, Ru, Mn, 및 Cu 중에서 선택된 적어도 하나의 메탈을 포함할 수 있다.
본 실시예의 반도체 칩(100)에서, 다중 배선층(130)의 제1 층 내지 제5 층의 배선들(131)은 구리(Cu)로 형성될 수 있다. 최상부의 제6 층의 배선(131-6)은 알루미늄(Al)으로 형성될 수 있다. 또한, 제6 층의 배선(131-6)은, Al로 형성된 몸체(131b)와, 몸체(131b) 상면 상에 Ti/TiN의 탑층(131t)을 포함할 수 있다. 그러나 제1 층 내지 제5 층의 배선들(131)과 제6 층의 배선(131-6)의 재질이 상기 물질들에 한정되는 것은 아니다. 한편, 도 1c 및 도 1d에 도시된 바와 같이, 제1 층 내지 제5 층의 배선들(131)은 저유전 물질의 제2 층간 절연층(122) 내에 배치될 수 있다. 또한, 제6 층의 배선(131-6)은 제3 층간 절연층(123) 내에 배치될 수 있다.
패드 메탈층(140)은 테스트 패드(Pt)를 포함할 수 있다. 예컨대, 패드 메탈층(140)은 평면적으로 중앙 부분(140c)과 외곽 부분(140o)으로 구별될 수 있다. 패드 메탈층(140)의 중앙 부분(140c)은 보호층, 예컨대, 제6 및 제7 층간 절연층(126, 127)으로부터 노출된 영역을 의미하고, 테스트 패드(Pt)에 해당할 수 있다. 따라서, 제6 및 제7 층간 절연층(126, 127)에는 테스트 패드(Pt)를 노출시키는 오픈 영역(Op)이 형성될 수 있다. 한편, 패드 메탈층(140)의 외곽 부분(140o)은 제6 및 제7 층간 절연층(126, 127)에 의해 상면이 덮인 영역을 의미할 수 있다. 패드 메탈층(140)과 테스트 패드(Pt)의 구체적인 구조에 대해서는, 도 3a 및 도 3b의 설명 부분에서 좀더 상세히 설명한다.
참고로, 범프 패드 영역(BPA)에 배치된 범프 패드(도 8의 150 참조)는 테스트 패드(Pt)와 유사한 형태를 가질 수 있다. 예컨대, 범프 패드 영역(BPA)에 배치되는 범프용 메탈층(미도시)에서 노출된 부분이 범프 패드(150)에 해당할 수 있다. 범프용 메탈층은 패드 메탈층(140)과 실질적으로 동일한 구조를 가질 수 있다. 그러나 실시예에 따라, 범프용 메탈층은 패드 메탈층(140)과 다른 구조를 가질 수도 있다. 한편, 범프 패드 영역(BPA)의 일부에는 반도체 기판(101)을 관통하는 TSV(Through Silicon Via, 도 8의 160 참조)가 배치될 수 있다. TSV(160)는 다중 배선층(130)을 통해 범프 패드(150)에 연결될 수 있다.
패드 메탈층(140)은 Cu로 형성될 수 있다. 그러나 패드 메탈층(140)의 재질이 Cu에 한정되는 것은 아니다. 패드 메탈층(140)의 상면 상에 배리어층(141)이 배치될 수 있다. 배리어층(141)은, 예컨대, Ti, Ta, Al, Ru, Mn, Co, W 등의 메탈, 또는 메탈의 질화물이나 메탈의 산화물로 형성될 수 있다. 한편, 도 1c 및 도 1d에 도시된 바와 같이, 배리어층(141)은 패드 메탈층(140)의 외곽 부분(140o)에만 배치되고, 패드 메탈층(140)의 중앙 부분(140c), 즉 테스트 패드(Pt)의 부분에는 배치되지 않을 수 있다.
한편, 패드 메탈층(140)은 탑 비아 콘택(145)을 통해 다중 배선층(130)의 최상부의 배선, 예컨대, 제6 층의 배선(131-6)에 연결될 수 있다. 탑 비아 콘택(145)은 W로 형성될 수 있다. 그러나 탑 비아 콘택(145)의 재질이 W에 한정되는 것은 아니다. 탑 비아 콘택(145)은 패드 메탈층(140)의 외곽 부분(140o)의 하부에 배치되고 패드 메탈층(140)에 연결될 수 있다. 도 1c 및 도 1d에 도시된 바와 같이, 하나의 패드 메탈층(140)에 복수 개의 탑 비아 콘택(145)이 배치될 수 있다. 예컨대, 복수의 탑 비아 콘택(145)은, 평면적인 관점에서, 테스트 패드(Pt)를 둘러싸는 형태로 복수 개 배치될 수 있다. 탑 비아 콘택(145)의 배치 구조에 대해서는 도 3a 및 도 3b의 설명 부분에서 좀더 상세히 설명한다.
본 실시예의 반도체 칩(100)에서, 제3 방향(z 방향)으로 패드 메탈층(140)의 중앙 부분(140c), 즉 테스트 패드(Pt)와 오버랩 되는 다중 배선층(130)의 배선들(131)은 존재하지 않을 수 있다. 다시 말해서, 제3 방향(z 방향)으로 테스트 패드(Pt)와 오버랩 되는 다중 배선층(130)의 영역을 분리 영역(DA)이라고 할 때, 분리 영역(DA)에는 배선들(131)이 배치되지 않을 수 있다. 분리 영역(DA)의 폭은, 도 1c 및 도 1d를 통해 알 수 있듯이, 제1 방향(x 방향)과 제2 방향(y 방향)으로 각각 테스트 패드(Pt)의 폭에 해당할 수 있다. 또한, 실시예에 따라, 분리 영역(DA)의 폭은, 제1 방향(x 방향)과 제2 방향(y 방향) 중 적어도 한 방향으로 테스트 패드(Pt)의 폭보다 클 수 있다.
본 실시예의 반도체 칩(100)에서, 패드 메탈층(140)의 테스트 패드(Pt)와 오버랩 되는 다중 배선층(130)의 배선들(131)이 배치되지 않음으로써, 테스트 패드(Pt)을 통한 반도체 칩의 테스트 시에 배선들(131)에서 크랙이 발생하는 불량이 방지될 수 있고, 따라서, 반도체 칩(100)의 신뢰성이 향상될 수 있다. 또한, 이러한 배선들(131)에서의 크랙 발생의 문제가 해결됨으로써, 패드 메탈층(140)을 두껍게 유지할 필요가 없고, 따라서, 패드 메탈층(140)의 두께, 즉 테스트 패드(Pt)의 두께를 충분히 감소시킬 수 있다. 결과적으로, 반도체 칩(100)의 두께를 감소시킬 수 있고, 또한, 그러한 반도체 칩(100)을 복수 개 포함하는 반도체 패키지의 전체 두께를 대폭 감소시킬 수 있다.
도 2는 반도체 칩에 대한 테스트 시에 배선층의 배선에 가해지는 스트레스를 보여주는 그래프로서, 굵은 실선이 힘이 인가된 상태를 나타내고 얇은 실선이 힘이 인가되지 않은 상태를 나타낸다. x 축은 프로브(probe)의 위치를 나타내고, y축은 다중 배선층의 최상부 층의 배선이 받는 스트레스를 나타낸다.
도 2를 참조하면, 그래프를 통해 알 수 있듯이, 힘이 인가될 때, 프로브의 위치, 즉 테스트 패드(Pt)의 중앙 부분에서 스트레스가 가장 크게 나타남을 확인할 수 있다. 따라서, 프로브의 위치에 대응하는 테스트 패드(Pt)의 하부의 배선들(131)에서 크랙이 발생할 수 있다. 그러나 본 실시예의 반도체 칩(100)에서는, 전술한 바와 같이, 테스트 패드(Pt)의 하부에 배선들(131)이 존재하지 않을 수 있다. 따라서, 배선들(131)의 크랙 발생의 문제가 원천적으로 방지될 수 있다. 참고로, 힘이 인가된 상태는 프로브가 테스트 패드(Pt)를 누르는 상태를 의미하고, 힘이 인가되지 않은 상태는 프로브가 테스트 패드(Pt)를 누르지 않고 접촉만 하고 있는 상태를 의미할 수 있다.
도 3a 및 도 3b는 도 1c의 반도체 칩에서, 패드 메탈층과 탑 비아 콘택의 부분을 좀더 상세하게 보여주는 단면도 및 사시도이다. 도 1c 및 도 1d를 함께 참조하여 설명하고, 도 1a 내지 도 1d의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 3a 및 도 3b를 참조하면, 본 실시예의 반도체 칩(100)에서, 패드 메탈층(140)은 제2 방향(y 방향)으로 상부 폭(Wt)과 하부 폭(Wb)이 서로 다를 수 있다. 예컨대, 제2 방향(y 방향)으로 하부 폭(Wb)이 상부 폭(Wt)보다 클 수 있다. 한편, 실시예에 따라, 패드 메탈층(140)은 제2 방향(y 방향)으로 하부 폭(Wb)이 상부 폭(Wt)이 실질적으로 동일한 구조를 가질 수도 있다.
한편, 패드 메탈층(140)은 제2 방향(y 방향)으로 테스트 패드(Pt)의 폭에 해당하는 중앙 부분(140c)의 폭(Wtc)은 상부 폭(Wt)의 1/3보다 클 수 있다. 예컨대, 제2 방향(y 방향)으로 패드 메탈층(140)의 양쪽 외곽 부분(140o)의 폭들(Wto1, Wto2)은 중앙 부분(140c)의 폭(Wtc)보다 작을 수 있다. 또한, 패드 메탈층(140)은 제2 방향(y 방향)을 따라서, 제3 방향(z 방향)으로 균일한 제1 두께(D1)를 가질 수 있다. 제1 두께(D1)은, 예컨대, 2㎛ 이상일 수 있다. 그러나 제1 두께(D1)가 상기 수치에 한정되는 것은 아니다.
한편, 다중 배선층(130)에서, 제2 방향(y 방향)으로 분리 영역(DA)의 폭(Wcu)은 중앙 부분(140c)의 폭(Wtc)과 실질적으로 동일하거나 더 클 수 있다. 다시 말해서, 제2 방향(y 방향)을 따라서, 테스트 패드(Pt)와 다중 배선층(130)의 배선들(131)은 제3 방향(z 방향)으로 오버랩 되지 않을 수 있다.
지금까지, 제2 방향(y 방향)을 가지고 설명하였지만, 도 3b를 통해 알 수 있듯이, 제1 방향(x 방향)으로 패드 메탈층(140)의 폭과 다중 배선층(130)의 분리 영역(DA)의 폭에 대해서도 유사한 관계가 성립할 수 있다. 또한, 패드 메탈층(140)은 제1 방향(x 방향)을 따라서, 제3 방향(z 방향)으로 균일한 제1 두께(D1)를 가질 수 있다.
도 3b를 통해 알 수 있듯이, 패드 메탈층(140)은 상면의 면적이 하면의 면적보다 작을 수 있다. 그러나 패드 메탈층(140)에 정의되는 테스트 패드(Pt) 부분은 패드 메탈층(140)의 상면과 하면에서 동일한 면적을 가질 수 있다. 평면적인 관점에서, 패드 메탈층(140)의 중앙 부분의 테스트 패드(Pt)는 사각형 형태를 가지며, 테스트 패드(Pt)를 둘러싸는 패드 메탈층(140)의 외곽 부분은 사각형 링 형태를 가질 수 있다.
한편, 패드 메탈층(140)의 외곽 부분의 하부에 탑 비아 콘택(145)이 복수 개 배치되고 패드 메탈층(140)에 연결될 수 있다. 또한, 탑 비아 콘택(145)이 패드 메탈층(140)의 외곽 부분에 배치되므로, 평면적인 관점에서, 탑 비아 콘택(145)은 테스트 패드(Pt)를 둘러싸는 형태로 배치될 수 있다. 도 3b에서, 1개의 패드 메탈층(140)에 8개의 탑 비아 콘택(145)이 연결되고 있지만, 1개의 패드 메탈층(140)에 연결되는 탑 비아 콘택(145)의 개수가 8개에 한정되는 것은 아니다.
지금까지 테스트 패드(Pt)의 평면 구조가 사각형인 형태에 대해 설명하였지만, 테스트 패드(Pt)의 평면 구조가 사각형에 한정되는 것은 아니다. 예컨대, 실시예에 따라, 테스트 패드(Pt)의 평면 구조는 원이나 타원, 또는 사각형 이외의 다각형 형태를 가질 수도 있다.
도 4a 및 도 4b는 도 1a의 반도체 칩의 B 부분에 대한 확대도, 및 단면도로서, 도 4b는 도 4a의 Ⅲ-Ⅲ' 부분을 절단하여 보여주는 단면도이다. 도 1a를 함께 참조하여 설명하고, 도 1a 내지 도 3b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4a 및 도 4b를 참조하면, 본 실시예의 반도체 칩(100)에서, 테스트 패드(Pt)는 제1 테스트 패드 영역(TPA1)에서, 제1 방향(x 방향) 또는 제2 방향(y 방향)을 따라서 1열로 배열될 수 있다. 그러나 실시예에 따라, 제1 테스트 패드 영역(TPA1)에서, 테스트 패드(Pt)는 제1 방향(x 방향) 또는 제2 방향(y 방향)을 따라서 2열 또는 그 이상의 열로 배열될 수 있다.
테스트 패드(Pt)는, 제2 테스트 패드 영역(TPA2)에서, 제1 방향(x 방향)을 따라서 2열로 배치될 수 있다. 또한, 테스트 패드(Pt)는, 제2 테스트 패드 영역(TPA2)에서, 제1 열의 테스트 패드(Pt1)와 제2 열의 테스트 패드(Pt2)는 제2 방향(y 방향)으로 서로 어긋나도록 배치될 수 있다. 다시 말해서, 제1 열의 테스트 패드(Pt1)와 대응하는 제2 열의 테스트 패드(Pt2)는 제1 방향(x 방향)으로 옵셋(Off)을 가질 수 있다.
그러나 제2 테스트 패드 영역(TPA2)에서, 테스트 패드(Pt)의 구조가 전술한 구조에 한정되는 것은 아니다. 예컨대, 실시예에 따라, 제2 테스트 패드 영역(TPA2)에서, 테스트 패드(Pt)는 제1 방향(x 방향)을 따라서 1열로 배치되거나 또는 3열 이상으로 배치될 수 있다. 또한, 실시예에 따라, 제2 테스트 패드 영역(TPA2)에서, 제1 열의 테스트 패드(Pt1)와 제2 열의 테스트 패드(Pt2)은 제2 방향(y 방향)으로 정렬되도록 배치될 수 있다.
한편, 본 실시예의 반도체 칩(100)에서, 도 4a와 같이, 테스트 패드들(Pt1, Pt2)이 제1 방향(x 방향) 또는 제2 방향(y 방향)을 따라서 2열로 배치된 경우, 도 4b를 통해 알 수 있듯이, 제1 열의 테스트 패드(Pt1)와 제2 열의 테스트 패드(Pt2) 사이에 대응하는 다중 배선층(130)의 영역에는 배선들(131)이 배치될 수 있다. 또한, 비아 콘택(133)도 배치될 수 있다. 다시 말해서, 패드 메탈층(140)의 테스트 패드들(Pt1, Pt2)과 오버랩 되는 다중 배선층(130)의 분리 영역(DA1, DA2)에만 배선들(131)이 배치되지 않을 수 있다.
참고로, 도 4b의 단면도는 도 2d의 단면도와 유사하나, 도 2d의 단면도의 경우, 제1 방향(x 방향)을 따라서, 패드 메탈층(140)이 계속 배치되는 반면, 도 4b의 단면도의 경우는 제2 방향(y 방향)으로 패드 메탈층(140)이 2개만 배치되는 차이점이 있다. 또한, 도 2d의 단면도에서 제1 방향(x 방향)으로 서로 인접하는 패드 메탈층들(140) 간의 거리는, 도 4b의 단면도에서, 제2 방향(y 방향)으로 서로 인접하는 패드 메탈층들(140) 간의 거리보다 작을 수 있다. 따라서, 제6 층간 절연층(126)의 구조가 약간 다를 수 있다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 반도체 칩에 대한 단면도들로서, 도 1c의 단면도에 대응할 수 있다. 도 1a 내지 도 4b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 5a를 참조하면, 본 실시예의 반도체 칩(100a)은, 테스트 패드(Pta)의 구조에서, 도 1c의 반도체 칩(100)과 다를 수 있다. 구체적으로, 본 실시예의 반도체 칩(100)에서, 제2 방향(y 방향)으로 패드 메탈층(140a)의 테스트 패드(Pta)에 해당하는 중앙 부분(140ca)의 폭(Wtca)은, 패드 메탈층(140a)의 상부 폭(Wt)의 1/2 이상일 수 있다. 제2 방향(y 방향)으로 테스트 패드(Pta)의 폭이 증가함에 따라, 제2 방향(y 방향)으로 다중 배선층(130)의 분리 영역(DAa)의 폭도 증가할 수 있다. 본 실시예의 반도체 칩(100a)에서도, 제3 방향(z 방향)으로 테스트 패드(Pta)와 오버랩 되는 다중 배선층(130)의 분리 영역(DAa)에는 배선들(131)이 배치되지 않을 수 있다.
도 5b를 참조하면, 본 실시예의 반도체 칩(100b)은, 제6 층의 배선(131a-6)의 배치 구조에서, 도 1c의 반도체 칩(100)과 다를 수 있다. 구체적으로, 본 실시예의 반도체 칩(100b)에서, 제6 층의 배선(131a-6)은 제3 방향(z 방향)으로 패드 메탈층(140a)의 중앙 부분(140c), 즉 테스트 패드(Pt)와 적어도 일부가 오버랩 될 수 있다. 도 5b 등을 통해 알 수 있듯이, 다중 배선층(130)의 최상부 배선, 예컨대, 제6 층의 배선(131a-6)은 다른 배선들(131)보다는 두꺼우므로, 테스트 시에 크랙 발생 문제가 작을 수 있다. 또한, 테스트 패드(Pt)와 일부만 오버랩 되는 경우에, 제6 층의 배선(131a-6)에 가해지는 스트레스도 작아 역시 테스트 시에 크랙 발생 문제가 작을 수 있다. 따라서, 본 실시예의 반도체 칩(100b)에서는, 제3 방향(z 방향)으로 테스트 패드(Pta)와 다중 배선층(130)의 최상부 배선, 예컨대. 제6 층의 배선(131a-6)이 일부 오버랩 되는 구조를 가지면서도, 크랙 발생의 문제가 방지되거나 감소될 수 있다.
도 6 및 도 7은 본 발명의 실시예들에 따른 반도체 칩에 대한 단면도들로서, 도 1c의 단면도에 대응할 수 있다. 도 1a 내지 도 4b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 6을 참조하면, 본 실시예의 반도체 칩(100c)은, 패드 메탈층(140b)의 구조에서, 도 1c의 반도체 칩(100)과 다를 수 있다. 구체적으로, 본 실시예의 반도체 칩(100c)에서, 패드 메탈층(140b)은 제3 방향(z 방향)으로 균일한 제2 두께(D2)를 가질 수 있다. 제2 두께(D2)는, 예컨대, 1.5㎛ 이하의 두께를 가질 수 있다. 좀더 구체적으로, 제2 두께(D2)는, 예컨대, 1㎛ ~ 1.5㎛ 범위의 두께를 가질 수 있다. 그러나 패드 메탈층(140b)의 제2 두께(D2)가 상기 수치 범위에 한정되는 것은 아니다. 한편, 패드 메탈층(140b)의 중앙 부분이 테스트 패드(Ptb)에 해당하므로, 테스트 패드(Ptb) 역시 제2 두께(D2)를 가질 수 있다.
본 실시예의 반도체 칩(100c)의 경우, 도 1c의 반도체 칩(100)과 비교할 때, 패드 메탈층(140b)의 두께가 25% 내지 50% 정도 감소될 수 있다. 따라서, 감소된 두께만큼 반도체 칩(100c)의 두께를 감소시킬 수 있고, 또한, 복수 개의 반도체 칩들(100c)이 적층된 구조의 반도체 패키지의 전체 두께를 대폭 감소시킬 수 있다.
도 7을 참조하면, 본 실시예의 반도체 칩(100d)은, 패드 메탈층(140c)이 리세스 된 형태를 갖는다는 점에서, 도 1c의 반도체 칩(100)과 다를 수 있다. 구체적으로, 본 실시예의 반도체 칩(100d)에서, 패드 메탈층(140c)의 중앙 부분(140cc)에 리세스(R)가 형성될 수 있다. 따라서, 패드 메탈층(140c)은, 제3 방향(z 방향)으로 중앙 부분(140cc)이 얇고 외곽 부분(140oc)이 두꺼운 형태를 가질 수 있다. 구체적으로, 패드 메탈층(140c)의 중앙 부분(140cc), 즉, 테스트 패드(Ptc)의 부분은 제3 방향(z 방향)으로 제2 두께(D2)를 가지며, 패드 메탈층(140c)의 외곽 부분(140oc)은 제1 두께(D1)를 가질 수 있다. 제1 두께(D1)는, 예컨대, 2㎛ 이상일 수 있고, 제2 두께(D2)는, 예컨대, 1.5㎛ 이하, 또는 1㎛ 내지 1.5㎛ 정도일 수 있다. 그러나, 제1 두께(D1), 및 제2 두께(D2)가 상기 수치 범위에 한정되는 것은 아니다.
본 실시예의 반도체 칩(100d)에서는, 테스트 패드(Ptc)의 하부에 오버랩 되는 다중 배선층(130)의 배선들(131)이 존재하지 않음으로써, 패드 메탈층(140c)의 형태가 보다 다양화될 수 있다. 예컨대, 본 실시예의 반도체 칩(100d)에서, 패드 메탈층(140c)의 중앙 부분(140cc)에 리세스(R)가 형성될 수 있다. 한편, 다른 실시예들에서, 패드 메탈층은 중앙 부분이 두껍고 외곽 부분이 얇은 구조를 가질 수도 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다. 도 1c를 함께 참조하여 설명하고, 도 1a 내지 도 7의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 8을 참조하면, 본 실시예의 반도체 패키지(1000)는 버퍼 칩(100B), 코어 칩(100C), 및 밀봉재(300)를 포함할 수 있다. 버퍼 칩(100B)은 반도체 패키지(1000)의 최하부에 배치될 수 있다. 버퍼 칩(100B)은 상부로 배치된 코어 칩들(100C)보다 사이즈가 클 수 있다. 그러나 버퍼 칩(100B)의 사이즈가 그에 한정되는 것은 아니다. 예컨대, 버퍼 칩(100B)은 코어 칩들(100C)과 실질적으로 동일한 사이즈를 가질 수도 있다.
버퍼 칩(100B)은 반도체 기판(101B), 배선층(130B), 관통 전극(160B), 하부 전극 패드(150B), 및 상부 전극 패드(155B)를 포함할 수 있다. 반도체 기판(101B)은 실리콘 기판일 수 있다. 그러나 반도체 기판(101B)이 실리콘 기판에 한정되는 것은 아니다. 예컨대, 반도체 기판(101B)은 저마늄(Ge)과 같은 다른 반도체 원소, 또는 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 또는 인듐포스파이드(InP)와 같은 화합물 반도체를 포함할 수도 있다.
한편, 반도체 기판(101B)은 내부에 집적 소자층을 포함할 수 있다. 집적 소자층은 다수의 로직 소자들을 포함할 수 있다. 그에 따라, 버퍼 칩(100B)은 로직 칩, 또는 컨트롤 칩으로 언급될 수 있다. 이러한 버퍼 칩(100B)은 코어 칩들(100C)의 하부에 배치되어, 코어 칩들(100C)의 신호를 통합하여 외부로 전달하고, 또한, 외부로부터의 신호 및 전원을 코어 칩들(100C)로 전달할 수 있다. 실시예에 따라, 버퍼 칩(100B)은 버퍼 메모리 소자와 일반 메모리 소자를 포함할 수도 있다.
배선층(130B)은 반도체 기판(101B)의 하부에 배치되고, 내부에 다층의 배선들을 포함할 수 있다. 배선층(130B)은 앞서, 도 1c의 반도체 칩(100)의 층간 절연층(120)과 다중 배선층(130)을 포함하는 구조에 대응할 수 있다.
관통 전극(160B)은 반도체 기판(101B)을 관통하는 구조로 배치될 수 있다. 한편, 반도체 기판(101B)이 실리콘으로 형성됨에 따라, 관통 전극(160B)은 TSV로 언급될 수 있다. 관통 전극(160B)에 대해 좀더 구체적으로 설명하면, 본 실시예의 반도체 패키지(1000)에서, 관통 전극(160B)은 비아-미들(Via-middle) 구조를 가질 수 있다. 그러나 이에 한하지 않고, 관통 전극(160B)은 비아-퍼스트(Via-first) 또는 비아-라스트(Via-last) 구조를 가질 수도 있다. 여기서, 비아-퍼스트 구조는 집적 소자층이 형성되기 전에 관통 전극이 형성된 구조를 지칭하고, 비아-미들 구조는 집적 소자층 형성 후 배선층이 형성되기 전에 관통 전극이 형성된 구조를 지칭하며, 비아-라스트 구조는 배선층이 형성된 후에 관통 전극이 형성된 구조를 지칭할 수 있다. 본 실시예에서 반도체 패키지(1000)에서, 비아-미들 구조에 기인하여 관통 전극(160B)은 집적 소자층을 포함한 반도체 기판(101B)을 관통하여 배선층(130B)까지 연장할 수 있다.
관통 전극(160B)의 하면은 하부 전극 패드(150B)에 연결되고, 상면은 상부 전극 패드(155B)에 연결될 수 있다. 도 8에 도시된 바와 같이, 관통 전극(160B)의 하면은 배선층(130B)을 통해 하부 전극 패드(150B)에 연결될 수 있다. 반면에, 관통 전극(160B)의 상면은 상부 전극 패드(155B)에 바로 연결될 수 있다. 한편, 도시하지 않았지만, 반도체 기판(101B)의 상면과 배선층(130B)의 하면 상에 보호층이 형성될 수 있고, 하부 전극 패드(150B)와 상부 전극 패드(155B)는 보호층으로부터 노출될 수 있다. 하부 전극 패드(150B) 상에는 접속 단자(400)가 배치되고, 상부 전극 패드(155B) 상에는 코어 칩(100C)의 범프(170)가 배치될 수 있다.
접속 단자(400)는 하부 전극 패드(150B) 및 배선층(130B)을 통해 관통 전극(160B)에 연결될 수 있다. 접속 단자(400)는 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 금(Au), 솔더(solder) 등으로 형성될 수 있다. 그러나 접속 단자(400)의 재질이 그에 한정되는 것은 아니다. 한편, 접속 단자(400)는 다중층 또는 단일층으로 형성될 수 있다. 예컨대, 다중층으로 형성되는 경우에, 외 접속 단자(400)는 구리 필러(pillar) 및 솔더를 포함할 수 있다. 단일층으로 형성되는 경우에, 접속 단자(400)는 주석-은 솔더나 구리를 포함할 수 있다.
코어 칩(100C)은 버퍼 칩(100B), 또는 하부에 배치된 다른 코어 칩(100C) 상에 범프(170)와 접착층(200)을 통해 적층될 수 있다. 코어 칩(100C)은 버퍼 칩(100B)에 상대적인 개념일 수 있다. 코어 칩(100C)은 집적 소자층에 다수의 메모리 소자들을 포함할 수 있다. 예컨대, 메모리 소자는 DRAM, SRAM과 같은 휘발성 메모리 소자, 또는, PRAM, MRAM, FeRAM 또는 RRAM과 같은 비휘발성 메모리 소자를 포함할 수 있다. 따라서, 코어 칩(100C)은 메모리 칩일 수 있다.
본 실시예의 반도체 패키지(1000)에서, 코어 칩(100C)은 도 1c의 반도체 칩(100)일 수 있다. 그에 따라, 코어 칩(100C)에서, 패드 메탈층(140)의 중앙 부분(140c), 즉, 테스트 패드(Pt)의 하부에는 다중 배선층(130)의 배선들(131)이 배치되지 않을 수 있다. 다시 말해서, 패드 메탈층(140)의 테스트 패드(Pt)와 오버랩 되는 다중 배선층(130)의 분리 영역(DA)에는 배선들(131)이 배치되지 않을 수 있다. 한편, 본 실시예의 반도체 패키지(1000)에서, 코어 칩(100C)은 도 1c의 반도체 칩(100) 대신, 도 5a 내지 도 7의 반도체 칩들(100a ~ 100d) 중 어느 하나가 배치될 수도 있다.
코어 칩(100C)은, 반도체 기판(101), 배선층(130), 하부 전극 패드(150), 상부 전극 패드(155), 관통 전극(160), 및 범프(170)을 포함할 수 있다. 반도체 기판(101)은 도 1c의 반도체 칩(100)의 반도체 기판(101)에 해당하고 집적 소자층(110)을 포함할 수 있다. 또한, 배선층(130)은 도 1c의 반도체 칩(100)의 층간 절연층(120)과 다중 배선층(130)을 포함할 수 있다. 관통 전극(160)은, 앞서 버퍼 칩(100B)의 관통 전극(160B)에 대해서 설명한 바와 같다. 이러한 관통 전극(160)은, 코어 칩(100C)의 중심 부분에 제1 방향(x 방향) 또는 제2 방향(y 방향)을 따라 복수의 열로 배치될 수 있다.
하부 전극 패드(150)와 상부 전극 패드(155)는 앞서 버퍼 칩(100B)의 하부 전극 패드(150)와 상부 전극 패드(155)에 대해 설명한 바와 같다. 한편, 하부 전극 패드(150) 상에는 범프(170)가 배치되므로, 도 1c의 반도체 칩(100)에서의 범프 패드에 해당할 수 있다. 그에 따라, 하부 전극 패드(150)는 범프 패드 영역(BPA)에 배치될 수 있다. 덧붙여, 관통 전극(160)도 범프 패드 영역(BPA)에 배치될 수 있다.
본 실시예의 반도체 패키지(1000)에서, 버퍼 칩(100B) 상에 코어 칩들(100C)이 8개 적층될 수 있다. 그러나 버퍼 칩(100B) 상에 적층되는 코어 칩들(100C)의 개수가 8개에 한정되는 것은 아니다. 예컨대, 코어 칩들(100C)은 버퍼 칩(100B) 상에 1개 내지 7개, 또는 9개 이상 적층될 수 있다.
본 실시예의 반도체 패키지(1000)에서, 코어 칩(100C)은 DRAM 소자들을 포함한 HBM 칩일 수 있다. 그에 따라, 본 실시예의 반도체 패키지(1000)는 HBM 패키지일 수 있다. 이러한 HBM 패키지는, 웨이퍼 상태의 버퍼 칩들(100B) 각각에 대응하는 개별 DRAM 칩들, 즉 코어 칩들(100C)을 적층하고, 밀봉재(300)로 밀봉한 후, 소잉 공정을 통해 개별화하는 방법으로 제조될 수 있다.
밀봉재(300)는 버퍼 칩(100B) 상의 코어 칩들(100C), 및 접착층(200)을 덮어 밀봉할 수 있다. 밀봉재(300)는 코어 칩들(100C)을 밀봉하여 코어 칩들(100C)을 외부의 물리적 화학적 손상으로부터 보호할 수 있다. 밀봉재(300)는 예컨대, EMC로 형성될 수 있다. 그러나 밀봉재(300)는 EMC에 한정되지 않고, 다양한 물질, 예컨대, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리(UV curable) 물질 등으로 형성될 수 있다. 또한, 밀봉재(300)는 레진으로 형성되되, 필러(filler)를 함유할 수 있다. 도 8에 도시된 바와 같이, 밀봉재(300)는 최상부에 배치된 코어 칩(100C)의 상면을 덮을 수 있다. 그러나 그에 한하지 않고, 밀봉재(300)는 최상부의 코어 칩(100C)의 상면을 덮지 않을 수도 있다. 즉, 최상부의 코어 칩(100C)의 상면이 밀봉재(300)로부터 노출될 수 있다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 패키지를 포함한 시스템 패키지에에 대한 사시도 및 단면도로서, 도 9b는 도 9a의 Ⅳ-Ⅳ' 부분을 절단하여 보여주는 단면도이고, 도 9a에서, 외부 밀봉재는 생략되어 도시되지 않고 있다. 도 8을 함께 참조하여 설명하고, 도 1a 내지 도 8의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 9a 및 도 9b를 참조하면, 본 실시예의 반도체 패키지를 포함한 시스템 패키지(2000, 이하, 간단히 '시스템 패키지'라 한다)는, 반도체 패키지(1000), 패키지 기판(1100), 실리콘(Si) 인터포저(1200), 제1 반도체 칩(1300), 및 외부 밀봉재(1500)를 포함할 수 있다.
반도체 패키지(1000)는, 도 9a에 도시된 바와 같이, 제1 내지 제4 반도체 패키지(1000-1 ~ 1000-4)를 포함할 수 있다. 제1 내지 제4 반도체 패키지(1000-1 ~ 1000-4)는, 제1 반도체 칩(1300)의 양쪽에 2개씩 Si 인터포저(1200) 상에 배치될 수 있다. 그러나 본 실시예의 시스템 패키지(2000)에서, 반도체 패키지(1000)의 개수가 4개에 한정되는 것은 아니다. 예컨대, 반도체 패키지(1000)는 Si 인터포저(1200) 상에 1개 내지 3개, 또는 5개 이상 배치될 수 있다.
반도체 패키지(1000)는, 예컨대, 도 8의 반도체 패키지(1000)일 수 있다. 그에 따라, 반도체 패키지(10000)는, 예컨대, HBM(High Bandwidth Memory) 패키지일 수 있다. 좀더 구체적으로, 반도체 패키지(1000)는 버퍼 칩(100B), 및 버퍼 칩(100B) 상에 다수의 코어 칩들(100C)을 포함하고, 버퍼 칩(100B)과 코어 칩들(100C)은 내부에 관통 전극(160, 160B)을 포함할 수 있다. 버퍼 칩(100B)과 코어 칩(100C)에 대해서는, 도 8의 반도체 패키지(1000)에 대한 설명 부분에서 설명한 바와 같다.
도 9b에서 도시되지 않았지만, 버퍼 칩(100B)과 코어 칩(100C) 사이와, 인접하는 코어 칩들(100C) 사이에 범프(170)와 접착층(200)이 배치될 수 있다. 또한, 도 9b에 도시된 바와 같이, 코어 칩들(100C) 중 최상부의 코어 칩(100C)은 관통 전극(160)을 포함하지 않을 수 있다.
반도체 패키지(1000)는, 버퍼 칩(100B)의 하면 상의 접속 단자(400)를 통해 Si 인터포저(1200) 상에 적층될 수 있다. 버퍼 칩(100B) 상의 코어 칩들(100C)은 내부 밀봉재(300)에 의해 밀봉될 수 있다. 다만, 도 9b에 도시된 바와 같이, 코어 칩들(100C) 중 최상부의 코어 칩(100C)의 상면은 내부 밀봉재(300)에 의해 덮히지 않을 수 있다. 그러나 다른 실시예들에서, 최상부의 코어 칩(100C)의 상면이 내부 밀봉재(300)에 의해 덮힐 수도 있다. 내부 밀봉재(300)는 도 8의 반도체 패키지(1000)에서, 밀봉재(300)에 해당할 수 있다.
패키지 기판(1100)은, Si 인터포저(1200), 반도체 패키지(1000), 및 제1 반도체 칩(1300) 등이 실장되는 지지 기판으로서, 내부에 적어도 한 층의 배선을 포함할 수 있다. 배선이 다중층으로 형성된 경우에, 다른 층의 배선들은 수직 콘택을 통해 서로 연결될 수 있다. 패키지 기판(1100)은, 예컨대, 세라믹 기판, PCB, 유기 기판, 인터포저 기판 등을 기반으로 형성될 수 있다. 패키지 기판(1100)의 하면 상에는 범프 또는 솔더 볼과 같은 외부 접속 단자(1150)가 배치될 수 있다. 외부 접속 단자(1150)는 시스템 패키지(2000)를 외부의 시스템 기판이나 메인 보드 등에 실장시키는 기능을 할 수 있다.
Si 인터포저(1200)는 기판(1201), 관통 전극(1210), 접속 단자(1220), 및 배선층(1230)을 포함할 수 있다. 제1 반도체 칩(1300), 및 반도체 패키지(1000)는 Si 인터포저(1200)를 매개로 하여 패키지 기판(1100) 상에 적층될 수 있다. Si 인터포저(1200)는 제1 반도체 칩(1300), 및 반도체 패키지(1000)를 패키지 기판(1100)에 전기적으로 연결할 수 있다.
Si 인터포저(1200)의 기판(1201)은, 예컨대, 실리콘 기판으로 형성될 수 있다. 관통 전극(1210)은 기판(1201)을 관통하여 연장할 수 있다. 기판(1201)이 실리콘 기판을 기반으로 하므로, 관통 전극(1210)은 TSV에 해당할 수 있다. 관통 전극(1210)은 배선층(1230)으로 연장되어, 배선층(1230)의 배선들과 전기적으로 연결될 수 있다. 실시예에 따라, Si 인터포저(1200)는 내부에 배선층만을 포함하고, 관통 전극을 포함하지 않을 수 있다. 배선층(1230)은 기판(1201) 상면 또는 하면 상에 배치될 수 있다. 예컨대, 배선층(1230)과 관통 전극(1210)의 위치 관계는 상대적일 수 있다. Si 인터포저(1200)의 상부 패드는 배선층(1230)을 통해 관통 전극(1210)에 연결될 수 있다.
접속 단자(1220)는 Si 인터포저(1200)의 하면 상에 배치되고 관통 전극(1210)과 전기적으로 연결될 수 있다. Si 인터포저(1200)는 접속 단자(1220)와 언더필(1250)을 통해 패키지 기판(1100) 상에 적층될 수 있다. 접속 단자(1220)는 관통 전극(1210)과 배선층(1230)의 배선들을 통해 Si 인터포저(1200)의 상부 패드에 연결될 수 있다. 참고로, Si 인터포저(1200)의 상부 패드들 중 파워나 그라운드에 이용되는 상부 패드들은 통합되어 접속 단자(1220)에 함께 연결될 수 있다. 그에 따라, 접속 단자(1220)의 개수는 상부 패드의 개수보다 작을 수 있다.
본 실시예의 시스템 패키지(2000)에서, Si 인터포저(1200)는 제1 반도체 칩(1300), 및 반도체 패키지(1000) 사이에서 전기신호를 변환하거나, 또는 전기신호를 전달하기 위한 목적으로 사용될 수 있다. 그에 따라, Si 인터포저(1200)는 능동 소자나 수동 소자 등의 소자들을 포함하지 않을 수 있다. 한편, Si 인터포저(1200)와 패키지 기판(1100) 사이, 및 접속 단자들(1220) 사이에 언더필(1250)이 채워질 수 있다. 다른 실시예들에서, 언더필(1250)은 접착 필름과 같은 접착층으로 대체될 수도 있다. 또한, 패키지 기판(1100) 상에 MUF(Molded UnderFill) 공정이 진행되는 경우, 언더필(1250)이 생략될 수도 있다.
제1 반도체 칩(1300)은 Si 인터포저(1200)의 중앙 부분에 배치될 수 있다. 제1 반도체 칩(1300)은, 로직 칩일 수 있다. 그에 따라, 제1 반도체 칩(1300)은 내부에 다수의 로직 소자들을 포함할 수 있다. 로직 소자들은, 예컨대, AND, NAND, OR, NOR, XOR(exclusive OR), XNOR(exclusive NOR), INV(inverter), ADD(adder), DLY(delay), FIL(filter), 멀티플렉서(MXT/MXIT). OAI(OR/AND/INVERTER), AO(AND/OR), AOI(AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch), 카운터(counter), 또는 버퍼(buffer) 소자들을 포함할 수 있다. 로직 소자들은 아날로그 신호 처리, A/D 변환(Analog-to-Digital Conversion), 제어 등의 다양한 신호 처리를 수행할 수 있다. 제1 반도체 칩(1300)은, 그 기능에 따라, GPU(Graphics Processing Unit), CPU(Central Processing Unit) 칩, SOG(System On Glass) 칩, MPU(Micro-Processor Unit) 칩, GPU(Graphic Processing Unit) 칩, AP(Application Processor) 칩, 또는 컨트롤 칩 등으로 언급될 수도 있다.
외부 밀봉재(1500)는 Si 인터포저(1200) 상에 제1 반도체 칩(1300)과 반도체 패키지(1000)를 덮어 밀봉할 수 있다. 도 9b에 도시된 바와 같이, 외부 밀봉재(1500)는 제1 반도체 칩(1300)과 반도체 패키지(1000)의 상면을 덮지 않을 수 있다. 그러나 다른 실시예들에서, 외부 밀봉재(1500)는 제1 반도체 칩(1300)과 반도체 패키지(1000) 중 적어도 하나의 상면을 덮을 수도 있다. 한편, 도시하지는 않았지만, 본 실시예의 시스템 패키지(2000)는, 패키지 기판(1100) 상에 Si 인터포저(1200)와 외부 밀봉재(1500)를 덮는 밀봉하는 제2 외부 밀봉재를 더 포함할 수도 있다.
참고로, 본 실시예와 같은 시스템 패키지(2000)의 구조를 2.5D 패키지 구조라고 부르는데, 2.5D 패키지 구조는, 모든 반도체 칩들이 함께 적층되고 Si 인터포저가 없는 3D 패키지 구조에 대한 상대적인 개념일 수 있다. 2.5D 패키지 구조와 3D 패키지 구조는 모두 SIP(System In Package) 구조에 포함될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a ~ 100d: 반도체 칩, 100B: 버퍼 칩, 100C: 코어 칩, 101, 101B: 반도체 기판, 110: 집적 소자층, 120: 층간 절연층, 130, 130B: 배선층, 131, 131a: 배선, 133, 145: 비아 콘택, 140, 140a ~ 40c: 패드 메탈층, 150, 150B: 하부 전극 패드, 155, 155B: 상부 전극 패드, 160, 160B: 관통 전극, 170: 범프, 200: 접착층, 300: 밀봉재, 400: 접속 단자, 1000: 반도체 패키지, 1100: 패키지 기판, 1150: 외부 접속 단자, 1200: Si 인터포저, 1300: 제1 반도체 칩, 1500: 외부 밀봉재, 2000: 시스템 패키지

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 상에 집적 소자들이 배치된 집적 소자층;
    상기 집적 소자층 상에 배치되고, 적어도 2층의 배선들을 구비한 다중 배선층; 및
    상기 다중 배선층 상에 배치되고, 상기 배선들에 연결되며 테스트 패드가 정의된 패드 메탈층;을 포함하고,
    상기 패드 메탈층은 상기 반도체 기판의 상면에 평행한 제1 방향, 또는 상기 제1 방향에 수직하는 제2 방향을 따라 배치되며,
    상기 테스트 패드는, 상기 제1 방향과 제2 방향으로 상기 패드 메탈층의 중앙 부분으로 정의되고, 상기 패드 메탈층을 덮는 보호층으로부터 노출되며,
    상기 테스트 패드를 제외한 상기 패드 메탈층의 외곽 부분만이, 상기 반도체 기판의 상면에 수직하는 제3 방향으로, 상기 배선들과 오버랩 된, 반도체 칩.
  2. 제1 항에 있어서,
    상기 다중 배선층은, 상기 제3 방향으로 상기 테스트 패드와 오버랩 되는, 분리 영역을 구비하고,
    상기 분리 영역에는 상기 배선들이 배치되지 않는 것을 특징으로 하는 반도체 칩.
  3. 제1 항에 있어서,
    상기 패드 메탈층은, 상기 다중 배선층의 최상부 배선에 적어도 2개의 비아 콘택들을 통해 연결되고,
    상기 적어도 2개의 비아 콘택들은 상기 패드 메탈층의 외곽 부분에 배치된 것을 특징으로 하는 반도체 칩.
  4. 제1 항에 있어서,
    상기 반도체 칩의 상면의 중앙 부분에 범프 패드가 배치되고,
    상기 테스트 패드는, 상기 반도체 칩의 상면의 외곽 부분에 배치된 것을 특징으로 하는 반도체 칩.
  5. 제1 항에 있어서,
    상기 패드 메탈층은,
    상기 제1 방향과 제2 방향을 따라서 균일한 두께를 갖는 제1 형태, 또는
    상기 테스트 패드에 해당하는 상기 패드 메탈층의 중앙 부분이 리세스 된 제2 형태를 갖는 것을 특징으로 하는 반도체 칩.
  6. 제5 항에 있어서,
    상기 패드 메탈층은 제1 형태를 가지며,
    상기 패드 메탈층은 1.5㎛ 이하의 두께를 갖는 것을 특징으로 하는 반도체 칩.
  7. 제5 항에 있어서,
    상기 패드 메탈층은 제2 형태를 가지며,
    상기 테스트 패드 부분은 1.5㎛ 이하의 두께를 가지며,
    상기 패드 메탈층의 외곽 부분은 2㎛ 이상의 두께를 갖는 것을 특징으로 하는 반도체 칩.
  8. 제1 항에 있어서,
    상기 반도체 칩은 DRAM 칩이고,
    상기 집적 소자층은 DRAM 소자들 및 관통 전극을 포함하는 것을 특징으로 하는 반도체 칩.
  9. 반도체 기판;
    상기 반도체 기판 상에 집적 소자들이 배치된 집적 소자층;
    상기 집적 소자층 상에 배치되고, 적어도 2층의 배선들을 구비한 다중 배선층; 및
    상기 다중 배선층 상에 배치되고, 상기 배선들에 연결되며 범프 패드와 테스트 패드가 정의된 패드 메탈층;을 포함하고,
    상기 테스트 패드는, 상기 반도체 기판의 상면에 평행한 제1 방향, 또는 상기 제1 방향에 수직하는 제2 방향을 따라 배치되며,
    상기 테스트 패드는, 상기 제1 방향과 제2 방향으로 상기 패드 메탈층의 중앙 부분으로 정의되고, 상기 패드 메탈층을 덮는 보호층으로부터 노출되며,
    상기 반도체 기판의 상면에 수직하는 제3 방향으로, 상기 배선들은 상기 테스트 패드와 오버랩 없이 배치된, 반도체 칩.
  10. 제9 항에 있어서,
    상기 다중 배선층은, 상기 제3 방향으로 상기 테스트 패드와 오버랩 되는, 분리 영역을 구비하고,
    상기 분리 영역에는 상기 배선들이 배치되지 않는 것을 특징으로 하는 반도체 칩.
  11. 제9 항에 있어서,
    상기 테스트 패드는 상기 패드 메탈층의 중앙 부분에 사각형 형태로 정의되고,
    상기 패드 메탈층의 외곽 부분은 상기 테스트 패드를 둘러싸는 사각형 링 형태를 가지며,
    상기 패드 메탈층은, 상기 사각형 링 형태를 따라 배치된 복수의 비아 콘택을 통해 상기 다중 배선층의 최상부 배선에 연결된 것을 특징으로 하는 반도체 칩.
  12. 제9 항에 있어서,
    상기 패드 매탈층은, 상기 제1 방향과 제2 방향을 따라서 1.5㎛ 이하의 균일한 두께를 갖는 것을 특징으로 하는 반도체 칩.
  13. 제10 항에 있어서,
    상기 패드 메탈층은, 상기 테스트 패드에 해당하는 상기 패드 메탈층의 중앙 부분이 리세스 된 형태를 가지며,
    상기 테스트 패드 부분은 1.5㎛ 이하의 두께를 가지며,
    상기 패드 메탈층의 외곽 부분은 2㎛ 이상의 두께를 갖는 것을 특징으로 하는 반도체 칩.
  14. 제1 반도체 칩; 및
    상기 제1 반도체 칩 상에 적층된 적어도 1개의 제2 반도체 칩;을 포함하고,
    상기 제2 반도체 칩은,
    반도체 기판,
    상기 반도체 기판 상에 집적 소자들이 배치된 집적 소자층,
    상기 집적 소자층 상에 배치되고, 적어도 2층의 배선들을 구비한 다중 배선층, 및
    상기 다중 배선층 상에 배치되고, 상기 배선들에 연결되며 테스트 패드가 정의된 패드 메탈층을 포함하고,
    상기 패드 메탈층은 상기 반도체 기판의 상면에 평행한 제1 방향, 또는 상기 제1 방향에 수직하는 제2 방향을 따라 배치되며,
    상기 테스트 패드는, 상기 제1 방향과 제2 방향으로 상기 패드 메탈층의 중앙 부분으로 정의되고, 상기 패드 메탈층을 덮는 보호층으로부터 노출되며,
    상기 반도체 기판의 상면에 수직하는 제3 방향으로, 상기 배선들은 상기 테스트 패드와 오버랩 없이 배치된, 반도체 패키지.
  15. 제14 항에 있어서,
    상기 다중 배선층은, 상기 제3 방향으로 상기 테스트 패드와 오버랩 되는, 분리 영역을 구비하고,
    상기 분리 영역에는 상기 배선들이 배치되지 않는 것을 특징으로 하는 반도체 패키지.
  16. 제14 항에 있어서,
    상기 패드 메탈층은, 상기 다중 배선층의 최상부 배선에 적어도 2개의 비아 콘택들을 통해 연결되고,
    상기 적어도 2개의 비아 콘택들은 상기 패드 메탈층의 외곽 부분에 배치된 것을 특징으로 하는 반도체 패키지.
  17. 제14 항에 있어서,
    상기 반도체 칩의 상면의 중앙 부분에 범프 패드가 배치되고,
    상기 테스트 패드는, 상기 반도체 칩의 상면의 외곽 부분과 중앙 부분의 일부에 배치된 것을 특징으로 하는 반도체 패키지.
  18. 제14 항에 있어서,
    상기 패드 메탈층은, 상기 제1 방향과 제2 방향을 따라서 균일한 두께를 갖는 것을 특징으로 하는 반도체 패키지.
  19. 제14 항에 있어서,
    상기 패드 메탈층은, 상기 테스트 패드에 해당하는 상기 패드 메탈층의 중앙 부분이 리세스 된 형태를 갖는 것을 특징으로 하는 반도체 패키지.
  20. 제14 항에 있어서,
    상기 반도체 칩은 HBM 패키지이고,
    상기 제1 반도체 칩은 버퍼 칩이며,
    상기 적어도 1개의 제2 반도체 칩은 DRAM 칩이고, 복수 개인 것을 특징으로 하는 반도체 패키지.
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