KR20230025587A - 반도체 패키지 제조 방법 - Google Patents

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KR20230025587A
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semiconductor
semiconductor chip
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석경림
김대우
이석현
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Abstract

본 발명의 일 실시예는, 관통 실리콘 비아를 포함하는 반도체 기판의 일면에 제1 절연층 및 상기 제1 절연층을 관통하는 제1 전극 패드를 형성하여 반도체 칩을 형성하는 단계; 반도체 웨이퍼의 상면에 제2 절연층 및 상기 제2 절연층을 관통하는 제2 전극 패드를 형성하는 단계; 상기 반도체 칩의 상기 제1 절연층 및 상기 제1 전극 패드를 상기 반도체 웨이퍼의 상기 제2 절연층 및 상기 제2 전극 패드에 각각 접합시켜 상기 반도체 웨이퍼에 상기 반도체 칩을 실장하는 단계; 상기 반도체 칩의 상부면을 식각하여 상기 관통 실리콘 비아를 노출시키는 단계; 상기 노출된 상기 관통 실리콘 비아를 제1 물질로 덮어 제1 봉합층을 형성하는 단계; 유기 수지(organic resin) 및 무기 필러(inorganic filler)를 포함하는 제2 물질로 상기 제1 봉합층을 덮어 제2 봉합층을 형성하는 단계; 상기 제2 봉합층의 상부면을 그라인딩하여 상기 관통 실리콘 비아를 노출시키는 단계; 및 상기 제2 봉합층의 상기 상부면에 상기 노출된 상기 관통 실리콘 비아와 전기적으로 접속되는 재배선 구조를 형성하는 단계를 포함하는 반도체 패키지 제조 방법을 제공한다.

Description

반도체 패키지 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 제조 방법에 관한 것이다.
전자기기에 장착되는 반도체 패키지는 소형화와 함께 고성능 및 대용량화가 요구된다. 이를 구현하기 위하여, 관통 실리콘 비아(through silicon via)를 포함하는 반도체 칩들을 수직 방향으로 적층한 반도체 패키지의 연구 및 개발이 이루어지고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 패키지 제조 방법을 제공하는 것이다.
본 발명의 일 실시예는, 관통 실리콘 비아를 포함하는 반도체 기판의 일면에 제1 절연층 및 상기 제1 절연층을 관통하는 제1 전극 패드를 형성하여 반도체 칩을 형성하는 단계; 반도체 웨이퍼의 상면에 제2 절연층 및 상기 제2 절연층을 관통하는 제2 전극 패드를 형성하는 단계; 상기 반도체 칩의 상기 제1 절연층 및 상기 제1 전극 패드를 상기 반도체 웨이퍼의 상기 제2 절연층 및 상기 제2 전극 패드에 각각 접합시켜 상기 반도체 웨이퍼에 상기 반도체 칩을 실장하는 단계; 상기 반도체 칩의 상부면을 식각하여 상기 관통 실리콘 비아를 노출시키는 단계; 상기 노출된 상기 관통 실리콘 비아를 제1 물질로 덮어 제1 봉합층을 형성하는 단계; 유기 수지(organic resin) 및 무기 필러(inorganic filler)를 포함하는 제2 물질로 상기 제1 봉합층을 덮어 제2 봉합층을 형성하는 단계; 상기 제2 봉합층의 상부면을 그라인딩하여 상기 관통 실리콘 비아를 노출시키는 단계; 및 상기 제2 봉합층의 상기 상부면에 상기 노출된 상기 관통 실리콘 비아와 전기적으로 접속되는 재배선 구조를 형성하는 단계를 포함하는 반도체 패키지 제조 방법을 제공한다.
본 발명의 일 실시예는, 관통 실리콘 비아를 포함하는 반도체 칩을 반도체 웨이퍼에 상부면에 하이브리드 본딩(hybrid bonding)하는 단계; 상기 반도체 칩의 표면을 습식식각하여 상기 관통 실리콘 비아를 노출시키는 단계; 상기 노출된 상기 관통 실리콘 비아를 유기 수지(organic resin) 및 무기 필러(inorganic filler)를 포함하는 물질로 덮어 봉합층을 형성하는 단계; 상기 봉합층의 상부면을 제거하여 상기 관통 실리콘 비아를 노출시키는 단계; 및 상기 관통 실리콘 비아에 전기적으로 접속되는 재배선 구조를 형성하는 단계를 포함하는 반도체 패키지 제조 방법을 제공한다.
본 발명의 실시예들에 따르면, 모듈러스가 높은 물질로 봉합층을 형성하여 신뢰성이 향상된 반도체 패키지 제조 방법을 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 'A'부분의 확대도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 도 3의 'B'부분의 확대도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 6은 도 5의 'C'부분의 확대도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 8 내지 도 15는 도 3 및 도 4에 도시된 패키지 기판의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명하기로 한다.
도 1 및 도 2를 참조하여, 일 실시예에 의한 반도체 패키지에 대해 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이고, 도 2는 도 1의 'A'부분의 확대도이다.
도 1 및 도 3를 참조하면, 일 실시예에 의한 반도체 패키지(1000A)는 제1 반도체 칩(200), 제1 반도체 칩(200)의 하면에 배치된 제2 및 제3 반도체 칩(100A, 100B), 봉합층(300), 재배선 구조(500), 하부 전극 패드(610) 및 연결 범프(620)를 포함할 수 있다. 일 실시예는 제1 반도체 칩(200)의 하면(200S2)에 제2 및 제3 반도체 칩(100A, 100B)이 배치된 경우를 예로 들어 설명하였으나, 이에 한정하는 것은 아니며, 실시예에 따라서, 제1 반도체 칩(200)의 하면(200S2)에 한 개의 반도체 칩이 배치되거나, 3개 이상의 반도체 칩이 배치될 수도 있다. 일 실시예는 제2 및 제3 반도체 칩(100A, 100B)이 동일한 구성인 경우를 예로 들어 설명하였으나, 이에 한정하는 것은 아니며, 실시예에 따라서, 제2 및 제3 반도체 칩(100A, 100B)은 상이한 구성일 수도 있다.
제1 내지 제3 반도체 칩(200, 100A, 100B)은, 별도의 연결 부재(예, 솔더 범프, 구리 필라 등) 없이, 직접 부착되는 하이브리드 본딩(hybrid bonding) 구조를 가질 수 있다. 예를 들어, 제1 반도체 칩(200)의 제1 절연층(240)과 제2 및 제3 반도체 칩(100A, 100B)의 제2 절연층(140)은 직접 접합될 수 있다. 또한, 제1 반도체 칩(200)의 제1 전극 패드(250)와 제2 및 제3 반도체 칩(100A, 100B)의 제2 전극 패드(150)는 서로 전기적으로 연결되며 직접 접합될 수 있다.
제1 내지 제3 반도체 칩(200, 100A, 100B)은, 메모리 반도체 칩 또는 로직 반도체 칩일 수 있다. 예를 들어, 메모리 반도체 칩은, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있고, 로직 반도체 칩은 마이크로 프로세서, 아날로그 소자 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
제1 반도체 칩(200)은 제1 기판(210), 제1 소자층(220), 제1 절연층(240) 및 제1 전극 패드(250)를 포함할 수 있다. 제1 반도체 칩(200)은, 제2 및 제3 반도체 칩(100A, 100B)을 통해 입출력 신호를 전달받을 수 있다.
제1 기판(210)은 반도체 물질을 포함할 수 있다. 제1 기판(210)은 반도체 웨이퍼을 개별 소자 단위로 다이싱한 것일 수 있다. 제1 기판(210)은 예를 들어, 실리콘(Si)이나 저마늄(Ge)과 같은 반도체 원소를 포함하거나, 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 또는 인듐포스파이드(InP)와 같은 화합물 반도체를 포함할 수 있다. 제1 기판(201)은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 제1 기판(201)은 도전 영역, 예컨대, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 제1 기판(210)은 STI(Shallow Trench Isolation) 구조와 같은 다양한 소자분리 구조를 포함할 수 있다.
제1 소자층(220)은 제1 기판(210) 하면 상에 배치되고, 다양한 종류의 소자들을 포함할 수 있다. 예를 들어, 제1 소자층(220)은, planar FET(Field Effect Transistor)이나 FinFET 등의 FET, 플래시(flash) 메모리, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), RRAM(Resistive Random Access Memory) 등의 메모리 소자, AND, OR, NOT 등의 로직 소자, 시스템 LSI(Large Scale Integration), CIS(CMOS Imaging Sensor), MEMS(Micro-Electro-Mechanical System)와 같은 다양한 능동 소자 및/또는 수동 소자를 포함할 수 있다.
제1 절연층(240)은 제1 소자층(220)의 하면을 덮도록 배치될 수 있다. 제1 절연층(240)은 절연성 물질로 이루어 질 수 있다. 예를 들어, 제1 절연층(240)은 실리콘 산화물로 형성될 수 있다. 그러나, 제1 절연층(240)은 실리콘 산화물에 한정되지 않고, SiCN 등으로 형성될 수도 있다. 또한, 제1 절연층(240)은 TEOS(Tetraethylorthosilicate) 및 PE-SiN으로 이루어진 다층 구조로 형성될 수 있다.
제1 전극 패드(250)는 제1 절연층(240)을 관통하여, 제1 소자층(220)의 하부에 배치되고, 제1 소자층(220)의 소자들과 다층 배선층의 배선을 통해 연결될 수 있다. 제1 전극 패드(250)는 원기둥, 또는 사각기둥이나 팔각기둥 등의 다각형 기둥 형태를 가지며, 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au) 또는 이들의 조합을 포함하는 물질로 이루어질 수 있다.
제2 및 제3 반도체 칩(100A, 100B)은, 제1 반도체 칩(100)의 하면(100S1)에 배치될 수 있다. 제2 및 제3 반도체 칩(100A, 100B)은 각각 제2 기판(110), 제2 소자층(130), 제2 절연층(140), 제2 전극 패드(150), 및 관통 실리콘 비아(Through Silicon Via, 관통 실리콘 비아)(120)를 포함할 수 있다. 제2 및 제3 반도체 칩(100A, 100B)은 제1 반도체 칩(200) 보다 작은 크기일 수 있다. 예를 들어, 제1 반도체 칩(200)의 하면(200S2)에 평행한 방향에서, 제1 반도체 칩(200)의 폭(200W)은 제2 반도체 칩(100A)의 폭(100AW)과 제3 반도체 칩(100B)의 폭(100BW)의 합 보다 클 수 있다. 일 실시예의 경우, 제2 및 제3 반도체 칩(100A, 100B)이 동일한 구성이므로, 이하에서는 제2 반도체 칩(100A)에 대해서만 설명한다. 또한, 제2 반도체 칩(100A)은 상술한 제1 반도체 칩(200)과 동일 또는 유사한 기술적 특징을 포함할 수 있으므로, 중복되는 설명은 생략한다.
제2 반도체 칩(100A)은, 예를 들어, 제2 소자층(130)에 다수의 로직 소자들 및/또는 메모리 소자들을 포함하는 버퍼 칩일 수 있다. 따라서, 제2 반도체 칩(100A)은 상부에 적층된 제1 반도체 칩(200)으로부터의 신호를 외부로 전달하고, 또한, 외부로부터의 신호 및 전원을 제1 반도체 칩(200)으로 전달할 수 있다. 제2 반도체 칩(100A)은 로직 소자들과 메모리 소자들을 통해 로직 기능과 메모리 기능을 함께 수행할 수 있으나, 실시예에 따라, 제2 반도체 칩(100A)은 로직 소자들만을 포함하여 로직 기능만을 수행할 수도 있다.
제2 기판(110)은 제1 기판(210)과 유사하게 실리콘(Si) 등과 같은 반도체 물질을 포함할 수 있다.
제2 소자층(130)은 제2 기판(110)의 상면(110S1)에 배치되고, 제1 소자층(220)과 유사하게 다양한 종류의 소자들을 포함할 수 있다. 제2 소자층(130)은 층간 절연층(131) 및 다층 배선층(132)을 포함할 수 있다. 층간 절연층(131)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 다층 배선층(132)은 다층 배선 및/또는 수직 콘택을 포함할 수 있다. 다층 배선층(132)은 제2 소자층(130)의 소자들을 서로 연결하거나, 소자들을 제2 기판(110)의 도전 영역에 연결할 수 있다.
제2 절연층(140)은 제2 소자층(130)의 상면(130S1)에 배치될 수 있다. 제2 절연층(140)은 제1 절연층(240)과 유사하게 절연성 물질로 이루어 질 수 있다. 예를 들어, 제2 절연층(140)은 제1 절연층(240)과 동일하게 실리콘 산화물 또는 SiCN 등으로 형성될 수 있다. 또한, 제2 절연층(140)은 TEOS(Tetraethylorthosilicate) 및 PE-SiN으로 이루어진 다층 구조로 형성될 수 있다.
제2 전극 패드(150)는 제2 절연층(140)을 관통하여, 제2 소자층(130)의 상부에 배치되고, 제2 소자층(130)의 소자들과 다층 배선층(132)의 배선을 통해 연결될 수 있다. 제2 전극 패드(150)는 제1 반도체 칩(200)의 제1 전극 패드(250)와 각각 대응되는 위치에 배치될 수 있다. 제2 전극 패드(150)는 제1 전극 패드(250)와 대응되는 형태로 형성될 수 있다. 제2 전극 패드(150)는 제1 전극 패드(250)와 동일한 물질로 이루어질 수 있다. 예를 들어, 제2 전극 패드(150)는 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au) 또는 이들의 조합을 포함하는 물질로 이루어질 수 있다.
관통 실리콘 비아(120)는 제2 기판(110)의 상면(110S1)과 하면(110S2)을 관통하여 형성되며, 제2 기판(110)의 하면(110S2)에서 돌출되어 재배선 구조(500)에 연결될 수 있다. 관통 실리콘 비아(120)는 제2 소자층(130)과 재배선 구조(500)를 서로 전기적으로 연결하는 전기적 경로를 제공할 수 있다. 관통 실리콘 비아(120)는 제2 소자층(130)의 하면(130S2)에 배치된 다층 배선층(132)을 재배선 구조(500)에 연결할 수 있다. 관통 실리콘 비아(120)의 상부 영역은 제2 기판(110)에 둘러싸일 수 있으며, 관통 실리콘 비아(120)의 하부 영역은 제2 기판(110)의 하면(110S2)에 돌출되어 봉합층(300)에 둘러싸일 수 있다.
관통 실리콘 비아(120)는 도전성 플러그와 이를 둘러싸는 배리어 막을 포함할 수 있다. 도전성 플러그는 금속 물질, 예를 들어, 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 또는 구리(Cu)를 포함할 수 있다. 도전성 플러그는 도금 공정, PVD 공정, 또는 CVD 공정으로 형성될 수 있다. 배리어 막은 절연성 배리어 막 또는/및 도전성 배리어 막을 포함할 수 있다. 절연성 배리어 막은 산화막, 질화막, 탄화막, 폴리머 또는 이들의 조합으로 이루어질 수 있다. 도전성 배리어 막은 절연성 배리어 막과 도전성 플러그 사이에 배치될 수 있다. 도전성 배리어 막은 예를 들어, 텅스텐 질화물(WN), 티타늄 질화물(TiN), 또는 탄탈륨 질화물(TaN) 같은 금속 화합물을 포함할 수 있다. 배리어 막은 PVD 공정, 또는 CVD 공정으로 형성될 수 있다.
봉합층(300)은 제1 내지 제3 반도체 칩(200, 100A, 100B)과 재배선 구조(500) 사이를 채워 봉지할 수 있다. 예를 들어, 봉합층(300)은 제1 반도체 칩(200)의 하면(200S2)과, 제2 및 제3 반도체 칩(100A, 100B)의 하면(100S2) 및 측면(100S3)을 덮으며, 재배선 구조(500)와 접하도록 형성될 수 있다. 봉합층(300)은 제1 반도체 칩(200)의 하면(200S)에 실장된 제2 및 제3 반도체 칩(100A, 100B)의 사이를 채울 수 있다. 또한, 봉합층(300)은 제2 및 제3 반도체 칩(100A, 100B)에서 돌출된 관통 실리콘 비아(120)의 측면을 감싸 캡슐화할 수 있다.
봉합층(300)은 유기 수지(organic resin)에 무기 필러(inorganic filler)가 혼합된 물질로 이루어질 수 있다. 예를 들어, 봉합층(300)은 에폭시 수지와 같은 열경화성 수지에, 실리콘 산화물 또는 실리콘 질화물과 같은 무기 필러가 포함된 EMC(Epoxy Molding Compound)로 이루어질 수 있다. 따라서, 일 실시예의 봉합층(300)은, 봉합층을 실리콘 산화물 또는 실리콘 질화물로만 형성하는 경우에 비해 모듈러스(modulus)가 상대적으로 낮을 수 있다. 봉합층(300)의 두께는 영역에 따라 다를 수 있으나, 제1 반도체 칩(200)과 재배선 구조(500)의 사이 중 제2 및 제3 반도체 칩(100A, 100B)이 배치되지 않는 영역에는 약 20㎛의 두께(T)로 형성될 수 있다.
재배선 구조(500)는 층간 절연층(510) 및 재배선층(520)을 포함할 수 있다. 재배선 구조(500)는 제2 반도체 칩(100A) 및 제3 반도체 칩(100B)과 하부 전극 패드(610)를 전기적으로 연결하며, 봉합층(300)의 하면에 배치될 수 있다. 재배선층(520)은 수평 방향으로 연장된 한층 이상의 재배선 라인과 수직 방향으로 연장된 한층 이상의 재배선 비아를 포함할 수 있다. 재배선 구조(430)는 단층 구조 또는 다층 구조를 가질 수 있다. 층간 절연층(510)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
하부 전극 패드(610)는 재배선 구조(500)의 하면에 배치될 수 있다. 하부 전극 패드(610)는 재배선 구조(500)의 재배선층(520)에 연결될 수 있다. 하부 전극 패드(610)에는 연결 범프(620)가 연결될 수 있다.
연결 범프(620)는 랜드(land), 볼(ball), 또는 핀(pin) 형태를 가질 수 있다. 연결 범프(620)는 예를 들어, 연결 범프(620)는 주석(Sn)이나 주석(Sn)을 포함하는 합금(예, Sn-Ag-Cu)을 포함할 수 있다. 연결 범프(620)는 하부 전극 패드(610)에 접하며 전기적으로 연결될 수 있다. 연결 범프(620)는 반도체 패키지(1000A)를 별도의 보드와 물리적 및/또는 전기적으로 연결시킬 수 있다.
상술한 구조의 반도체 패키지(1000A)는, 유기 수지에 무기 필러가 혼합된 물질과 같이 모듈러스가 높은 물질로 봉합층(300)을 형성하므로, 봉합층(300)을 실리콘 산화물 또는 실리콘 질화물과 같이, 모듈러스가 낮은 물질로만 형성하는 경우에 비해, 보드 레벨 신뢰성(Board Level Reliability, BLR) 중 온도 순환(Thermal Cycle, TC) 신뢰성을 향상시킬 수 있다.
여기에서, TC 신뢰성은 보드 레벨에서 주기적으로 온도를 높이고 낮추는 것을 반복하여, 소정 회수까지 신뢰성을 유지하는지를 검사하는 테스트를 통해 측정될 수 있다. 모듈러스가 낮은 물질로 봉합층(300)을 형성할 경우, 열에 의해 봉합층(300)이 반복적으로 팽창 및 수축하는 과정에서 크랙이 발생할 수 있다. 일 실시예의 경우, 모듈러스가 높은 물질로 봉합층(300)을 형성하므로, 봉합층(300)이 열에 의해 반복적으로 팽창 및 수축하더라도 크랙이 발생하는 것을 방지할 수 있다. 따라서, 반도체 패키지(1000A)의 신뢰성이 향상될 수 있다.
도 3 및 도 4를 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지(1000B)에 대해 설명한다. 도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이고, 도 4는 도 3의 'B'부분의 확대도이다. 도 3 및 도 4에서 도 1 및 도 2와 동일한 참조 번호를 갖는 구성 요소들은 상술한 내용과 동일 또는 유사한 특징을 가지므로 중복되는 설명은 생략한다.
일 실시예의 반도체 패키지(1000B)는 앞서 설명한 반도체 패키지(1000A)와 비교하여, 봉합층(300)이 제1 봉합층(310) 및 제2 봉합층(320)을 포함하는 차이가 있다. 제1 봉합층(310)은 관통 실리콘 비아(120)의 측면을 둘러싸며, 제1 반도체 칩(200)의 하면(200S2)을 덮으며, 제2 반도체 칩(100A)의 하면(100S2) 및 측면(100S3)을 덮을 수 있다. 제2 봉합층(320)은 제1 봉합층(310)을 덮도록 형성될 수 있다.
제1 봉합층(310)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다. 제2 봉합층(320)은 앞서 설명한 실시예의 봉합층(300)과 동일하게 유기 수지에 무기 필러가 혼합된 물질로 형성될 수 있다. 제1 봉합층(310)은 관통 실리콘 비아(120)의 사이에 보이드(void)가 형성되는 것을 방지하기 위한 일종의 보호층으로 이해될 수 있다. 관통 실리콘 비아(120)가 미세 구조로 형성될 경우, 유기 수지로 이루어진 봉합층은 관통 실리콘 비아(120)의 사이에 침투하기 어려워져, 관통 실리콘 비아(120)의 사이에 보이드(void)가 형성될 수 있다. 실리콘 산화물 또는 실리콘 질화물로 이루어진 제1 봉합층(310)은 제2 봉합층(320)에 비해 미세 구조로 형성된 관통 실리콘 비아(120)의 사이로 용이하게 침투할 수 있으므로, 관통 실리콘 비아(120)의 사이에 보이드가 형성되는 것이 방지될 수 있다.
도 5 및 도 6을 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지(1000C)에 대해 설명한다. 도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이고, 도 6은 도 5의 'C'부분의 확대도이다. 도 5 및 도 6에서 도 1 및 도 2와 동일한 참조 번호를 갖는 구성 요소들은 상술한 내용과 동일 또는 유사한 특징을 가지므로 중복되는 설명은 생략한다.
일 실시예의 반도체 패키지(1000C)는 앞서 설명한 반도체 패키지(1000A)와 비교하여, 제1 반도체 칩(200)의 둘레 영역(A1)에 리세스(recess)(260)가 형성된 차이점이 있다. 리세스(260)는 제1 기판(210)의 측면까지 연장되도록 형성될 수 있다. 즉, 리세스(260)는 제1 반도체 칩(200)의 둘레 영역(A1)에 제1 기판(210)이 노출될 정도의 깊이로 형성될 수 있다. 제1 반도체 칩(200)의 리세스(260)에는 봉합층(300)이 채워질 수 있다. 따라서, 제1 반도체 칩(200)의 제1 소자층(220)의 측면이 봉합층(300)에 의해 보호될 수 있다.
도 7을 참조하여, 일 실시예에 의한 반도체 패키지에 대해 설명한다. 도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 7을 참조하면, 일 실시예의 반도체 패키지(10000)는 패키지 기판(800), 인터포저 기판(700), 및 적어도 하나의 반도체 구조체(1000A)를 포함할 수 있다. 또한, 반도체 패키지(10000)는 인터포저 기판(700) 상에서 반도체 구조체(1000A)와 인접하게 배치되는 반도체 칩(900)을 더 포함할 수 있다. 일 실시예의 반도체 구조체(1000A)는 도 1 및 도 2에서 설명한 반도체 패키지(1000A)와 동일한 구성일 수 있다.
패키지 기판(800)은 바디의 하면에 배치된 하부 패드(812), 바디의 상면에 배치된 전극 패드(811), 및 하부 패드(812)와 전극 패드(811)를 전기적으로 연결하는 재배선 회로(813)를 포함할 수 있다. 패키지 기판(800)은 인터포저 기판(700)이 실장되는 지지 기판이며, 인쇄회로 기판(PCB), 세라믹 기판, 유리 기판, 테이프 배선 기판 등을 포함하는 반도체 패키지용 기판일 수 있다. 패키지 기판(800)의 바디는 기판의 종류에 따라 다른 물질을 포함할 수 있다. 예를 들어, 패키지 기판(800)이 인쇄회로기판인 경우, 바디 동박 적층판 또는 동박 적층판의 단면이나 양면에 배선층을 추가로 적층한 형태일 수 있다. 패키지 기판(800)의 하면 및 상면에는 각각 솔더 레지스트층이 형성될 수 있다. 하부 패드 및 상부 패드들(812, 811)과 재배선 회로(813)는 패키지 기판(800)의 하면과 상면을 연결하는 전기적 경로를 형성할 수 있다. 하부 패드 및 상부 패드들(812, 811)과 재배선 회로(813)는 금속 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C) 중 적어도 하나의 금속 또는 2 이상의 금속을 포함하는 합금을 포함할 수 있다. 재배선 회로(813)는 다층의 재배선 라인과 이들을 연결하는 재배선 비아를 포함할 수 있다. 패키지 기판(800)의 하면 상에는 하부 패드(812)와 연결된 외부 연결 단자(820)가 배치될 수 있다. 외부 연결 단자(820)는 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다.
인터포저 기판(700)은 기판(701), 하부 보호층(703), 하부 패드(705), 배선층(710), 상부 패드(704), 범프(720), 관통 전극(730)을 포함할 수 있다. 반도체 구조체(1000A)와 반도체 칩(900)은 인터포저 기판(700)을 매개로 하여 패키지 기판(800) 상에 적층될 수 있다. 인터포저 기판(700)은 반도체 구조체(1000A)와 반도체 칩(900)을 서로 전기적으로 연결할 수 있다.
기판(701)은 예컨대, 실리콘, 유기물, 플라스틱, 및 유리 기판 중 어느 하나로 형성될 수 있다. 기판(701)이 실리콘 기판인 경우에, 인터포저 기판(700)은 실리콘 인터포저로 언급될 수 있다. 또한, 기판(701)이 유기물 기판인 경우에, 인터포저 기판(700)은 패널 인터포저로 언급될 수 있다.
기판(701) 하면 상에 하부 보호층(703)이 배치되고, 하부 패드(705)가 하부 보호층(703) 상에 배치될 수 있다. 하부 패드(705)는 관통 전극(730)에 연결될 수 있다. 하부 패드(705) 상에 배치된 범프(720)를 통해 반도체 구조체(1000A) 및 반도체 칩(900)이 패키지 기판(800)에 전기적으로 연결될 수 있다.
배선층(710)은 기판(701)의 상면 상에 배치되고, 층간 절연층(711) 및 단층 또는 다층 배선 구조(712)를 포함할 수 있다. 배선층(710)이 다층 배선 구조를 갖는 경우, 서로 다른 층의 배선들은 수직 콘택을 통해 서로 연결될 수 있다.
상부 패드(704)는 배선층(710) 상에 배치될 수 있다.
관통 전극(730)은 기판(701)의 상면에서 하면까지 연장하여 기판(701)을 관통할 수 있다. 또한, 관통 전극(730)은 배선층(710)의 내부로 연장되어, 배선층(710)의 배선들과 전기적으로 연결될 수도 있다. 기판(701)이 실리콘인 경우, 관통 전극(730)은 관통 실리콘 비아로 언급될 수 있다. 그 외 관통 전극(730)의 구조나 재질 등은 도 1의 반도체 패키지(1000A)에서 설명한 관통 실리콘 비아(120)와 같다. 실시예에 따라, 인터포저 기판(700)은 내부에 배선층만을 포함하고, 관통 전극은 포함하지 않을 수도 있다.
인터포저 기판(700)은 패키지 기판(800)과 반도체 구조체(1000A) 또는 반도체 칩(900) 사이에서 입력 전기신호를 변환하거나 전달하기 위한 목적으로 사용될 수 있다. 따라서, 인터포저 기판(700)은 능동 소자나 수동 소자 등의 소자들을 포함하지 않을 수 있다. 또한, 실시예에 따라서, 배선층(710)은 관통 전극(730)의 하부에 배치될 수도 있다. 예컨대, 배선층(710)과 관통 전극(730)의 위치 관계는 상대적일 수 있다.
범프(720)는 인터포저 기판(700)의 하면 상에 배치되고 배선층(710)의 배선과 전기적으로 연결될 수 있다. 범프(720)를 통해 인터포저 기판(700)이 패키지 기판(800) 상에 적층될 수 있다. 범프(720)는 배선층(710)의 배선들과 관통 전극(730)을 통해 하부 패드(705)에 연결될 수 있다. 일 예에서, 하부 패드(705) 중 파워나 그라운드에 이용되는 일부의 하부 패드(705)는 통합되어 범프(720)에 함께 연결됨으로써, 하부 패드(705)의 개수가 범프(720)의 개수보다 많을 수 있다.
반도체 칩(900)은 예를 들어, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 필드 프로그램어블 게이트 어레이(field programmable gate array, FPGA), 디지털 신호 처리 장치(digital signal processor, DSP), 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, 주문형 반도체(application-specific IC, ASIC)과 같은 로직(logic) 칩을 포함할 수 있다.
일 실시예의 반도체 패키지(10000)는 인터포저 기판(700) 상에 반도체 구조체(1000A)와 반도체 칩(900)의 측면과 상면을 덮는 내부 밀봉재를 더 포함할 수 있다. 또한, 반도체 패키지(10000)는 패키지 기판(800) 상에 인터포저 기판(700)과 내부 밀봉재를 덮는 외부 밀봉재를 더 포함할 수 있다. 실시예에 따라, 외부 밀봉재와 내부 밀봉재는 함께 형성되어 구별되지 않을 수 있다. 또한, 실시예에 따라, 내부 밀봉재는 반도체 칩(900)의 상면만을 덮고 반도체 구조체(1000A)의 상면은 덮지 않을 수 있다.
도 8 내지 도 15를 참조하여, 도 3 및 도 4에 도시된 반도체 패키지의 제조방법에 대해 설명한다. 도 8 내지 도 15는 도 3 및 도 4에 도시된 반도체 패키지의 제조방법을 설명하기 위한 개략적인 단면도들이다. 도 8 내지 도 15에서 도 3 및 도 4와 동일한 참조 번호를 갖는 구성 요소들은 상술한 내용과 동일 또는 유사한 특징을 가지므로 중복되는 설명은 생략한다.
도 8을 참조하면, 캐리어(C) 상에 웨이퍼(wafer) 상태의 제2 기판(110)을 부착하고, 제2 기판(110)의 내부로 연장된 관통 실리콘 비아(120)를 형성할 수 있다. 캐리어(C)는 접착층을 포함하는 수지 기판 또는 유리 기판일 수 있다. 일 예에서, 캐리어(C)는 더미 웨이퍼일 수 있다. 제2 기판(110)은 제1 스크라이브 레인(SL1)에 의해 단위 소자로 구분될 수 있다. 관통 실리콘 비아(120)는 제2 기판(110)의 제2 면(S2)으로부터 내부를 향해서 연장될 수 있다. 관통 실리콘 비아(120)는 제2 기판(110)의 제2 면(S2)에 노출되지 않도록 형성될 수 있다. 관통 실리콘 비아(120)는 비아 홀을 채우는 기둥 형상으로 형성될 수 있으며, 기둥 형상의 표면에 형성되는 배리어막 및 배리어막 내부를 채우는 매립도전층으로 이루어질 수 있다. 관통 실리콘 비아(120)는, 비아 홀을 형성하는 에칭 공정, 비아 홀 내에 배리어 막과 매립도전층을 형성하는 산화 공정 및 도금 공정, 평탄화 공정 등을 이용하여 형성될 수 있다.
도 9를 참조하면, 제2 기판(110)의 제2 면(S2) 상에 제2 소자층(130), 제2 절연층(140), 제2 전극 패드(150)를 형성할 수 있다. 제2 소자층(130)은 산화 공정, 포토 리소그래피 공정, 에칭 공정, 도금 공정 등을 반복 수행하여 형성될 수 있다. 제2 소자층(130) 상에는 제2 전극 패드(150)가 형성될 수 있다. 제2 전극 패드(150)는 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 하나의 물질을 증착하여 형성할 수 있다.
다음으로, 웨이퍼 상태의 제2 기판(110)은 제1 스크라이브 레인(SL1)을 따라 개별 소자 단위로 다이싱될 수 있다.
도 10을 참조하면, 웨이퍼 상태의 제1 반도체 칩(200)의 상면(200S2)에 다이싱된 제2 및 제3 반도체 칩(100A, 100B)을 부착할 수 있다. 제2 및 제3 반도체 칩(100A, 100B)은 각각 제1 면(S1)이 상부를 향하도록 배치될 수 있다. 제2 및 제3 반도체 칩(100A, 100B)은 별도의 접착 부재 및 연결 부재 없이 직접 웨이퍼 상태의 제1 반도체 칩(200)과 본딩될 수 있다. 웨이퍼 상태의 제1 반도체 칩(200)은 제2 스크라이브 레인(SL2)에 의해 개별 소자 단위로 구분될 수 있다.
제2 및 제3 반도체 칩(100A, 100B)을 제1 반도체 칩(200)에 본딩시키는 것은 제2 및 제3 반도체 칩(100A, 100B)을 제1 반도체 칩(200) 상에 위치시키고, 상온 보다 높은 온도 분위기, 예를 들어 약 200℃내지 약 300℃의 열 분위기에서 제2 및 제3 반도체 칩(100A, 100B)에 압력을 가하는 공정을 통해 수행될 수 있다. 이 과정에서, 제1 반도체 칩(200)의 제1 전극 패드(250)는 제2 및 제3 반도체 칩(100A, 100B)의 제2 전극 패드(150)와 접합 및 결합되며, 제1 반도체 칩(200)의 제1 절연층(240)은 제2 및 제3 반도체 칩(100A, 100B)의 제2 절연층(140)을 접합 및 결합될 수 있다. 여기서, 열 분위기의 온도는 약 200℃내지 약 300℃에 한정되지 않고 다양하게 변화될 수 있다. 제1 전극 패드(250)와 제2 전극 패드(150)는 금속확산(metal diffusion)을 통해 서로 접합될 수 있으며, 제1 절연층(240)과 제2 절연층(140)은 공유 결합을 통해 서로 접합될 수 있다.
도 11을 참조하면, 제2 및 제3 반도체 칩(100A, 100B)의 상면(100S2)을 습식식각(E)하여 관통 실리콘 비아(120)를 노출시킬 수 있다.
도 12를 참조하면, 관통 실리콘 비아(120)의 측면을 둘러싸도록 제1 봉합층(310)이 형성될 수 있다. 실시예에 따라서, 제1 봉합층(310)은 제1 반도체 칩(200)의 상면(200S2)을 덮으며, 제2 반도체 칩(100A)의 상면(100S2) 및 측면(100S3)을 덮도록 형성될 수 있다. 제1 봉합층(310)은 실리콘 산화물 또는 실리콘 질화물을 증착하여 형성할 수 있다. 실시예에 따라서는, 제1 봉합층(310)을 형성한 후에, 제2 스크라이브 레인(SL2)을 따라 웨이퍼 상태의 제1 반도체 칩(200)을 개별 소자 단위로 분할하는 트렌치(trench)가 더 형성될 수 있다. 이러한 트렌치는 웨이퍼 상태의 제1 반도체 칩(200)을 개별 소자 단위로 다이싱 한 후에는 제1 반도체 칩(200)의 둘레 영역에 리세스로 잔존할 수 있다.
도 13을 참조하면, 제1 봉합층(310)을 덮는 제2 봉합층(320)을 형성할 수 있다. 제2 봉합층(320)은 유기 수지(organic resin)에 무기 필러(inorganic filler)가 혼합된 물질을 도포하여 형성할 수 있다. 제2 봉합층(320)은 제1 봉합층(310)을 덮으며 제2 및 제3 반도체 칩(100A, 100B)을 덮기에 충분한 두께로 도포할 수 있다. 실시예에 따라, 웨이퍼 상태의 제1 반도체 칩(200)에 트렌치가 형성된 경우에는, 제2 봉합층(320)은 트렌치를 채우로록 형성될 수 있다.
도 14를 참조하면, 관통 실리콘 비아(120)가 노출되도록 제2 봉합층(320)의 상면을 평탄화할 수 있다. 예를 들어, 평탄화 공정은 그라인딩(grinding)과 같은 기계적 연마(Mechanical Polishing) 공정으로 수행될 수 있다. 평탄화는 관통 실리콘 비아(120)가 노출되면서 제2 기판(110)이 노출되지 않는 한도 내에서 이루어질 수 있다.
도 15를 참조하면, 제2 봉합층(320) 상에 재배선 구조(500) 및 하부 전극 패드(610)를 형성할 수 있다. 재배선 구조(500)은 포토 리소그래피 공정, 도금 공정 등을 수행하여 형성될 수 있다. 다음으로, 하부 전극 패드(610) 상에 연결 범프를 형성하여 도 1의 반도체 패키지를 완성할 수 있다.
1000A, 1000B, 1000C, 10000: 반도체 패키지
100A, 100B: 제2 및 제3 반도체 칩
200: 제1 반도체 칩
300: 봉합층
310: 제1 봉합층
320: 제2 봉합층
500: 재배선 구조

Claims (10)

  1. 관통 실리콘 비아를 포함하는 반도체 기판의 일면에 제1 절연층 및 상기 제1 절연층을 관통하는 제1 전극 패드를 형성하여 반도체 칩을 형성하는 단계;
    반도체 웨이퍼의 상면에 제2 절연층 및 상기 제2 절연층을 관통하는 제2 전극 패드를 형성하는 단계;
    상기 반도체 칩의 상기 제1 절연층 및 상기 제1 전극 패드를 상기 반도체 웨이퍼의 상기 제2 절연층 및 상기 제2 전극 패드에 각각 접합시켜 상기 반도체 웨이퍼에 상기 반도체 칩을 실장하는 단계;
    상기 반도체 칩의 상부면을 식각하여 상기 관통 실리콘 비아를 노출시키는 단계;
    상기 노출된 상기 관통 실리콘 비아를 제1 물질로 덮어 제1 봉합층을 형성하는 단계;
    유기 수지(organic resin) 및 무기 필러(inorganic filler)를 포함하는 제2 물질로 상기 제1 봉합층을 덮어 제2 봉합층을 형성하는 단계;
    상기 제2 봉합층의 상부면을 그라인딩하여 상기 관통 실리콘 비아를 노출시키는 단계; 및
    상기 제2 봉합층의 상기 상부면에 상기 노출된 상기 관통 실리콘 비아와 전기적으로 접속되는 재배선 구조를 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
  2. 제1항에 있어서,
    상기 제2 봉합층을 형성하는 단계 전에,
    상기 반도체 웨이퍼 및 상기 제1 절연층의 일 영역을 제거하여, 상기 반도체 웨이퍼를 개별 소자 단위로 분할하는 트렌치를 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  3. 제2항에 있어서,
    상기 제2 봉합층을 형성하는 단계는,
    상기 제2 물질로 상기 트렌치를 채우는 반도체 패키지 제조 방법.
  4. 제1항에 있어서,
    상기 제1 물질은 상기 제2 물질과 상이한 반도체 패키지 제조 방법.
  5. 제1항에 있어서,
    상기 제1 물질은 무기 물질(inorganic material)을 포함하는 반도체 패키지 제조 방법.
  6. 제1항에 있어서,
    상기 무기 필러는 실리콘 산화물 또는 실리콘 질화물 중 적어도 하나를 포함하는 반도체 패키지 제조 방법.
  7. 제1항에 있어서,
    상기 제1 물질은 상기 제2 물질과 동일한 물질을 포함하며, 상기 동일한 물질은 SiOx를 포함하는 반도체 패키지 제조 방법.
  8. 관통 실리콘 비아를 포함하는 반도체 칩을 반도체 웨이퍼에 상부면에 하이브리드 본딩(hybrid bonding)하는 단계;
    상기 반도체 칩의 표면을 습식식각하여 상기 관통 실리콘 비아를 노출시키는 단계;
    상기 노출된 상기 관통 실리콘 비아를 유기 수지(organic resin) 및 무기 필러(inorganic filler)를 포함하는 물질로 덮어 봉합층을 형성하는 단계;
    상기 봉합층의 상부면을 제거하여 상기 관통 실리콘 비아를 노출시키는 단계; 및
    상기 관통 실리콘 비아에 전기적으로 접속되는 재배선 구조를 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
  9. 제8항에 있어서,
    상기 봉합층을 형성하는 단계 전에,
    상기 노출된 상기 관통 실리콘 비아를 상기 봉합층과 상이한 물질로 덮어 보호층을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  10. 제8항에 있어서,
    상기 봉합층을 형성하는 단계 전에,
    상기 반도체 웨이퍼의 상기 상부면의 일 영역을 제거하여, 상기 반도체 웨이퍼를 개별 소자 단위로 분할하는 트렌치를 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
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