JP5101575B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP5101575B2
JP5101575B2 JP2009175310A JP2009175310A JP5101575B2 JP 5101575 B2 JP5101575 B2 JP 5101575B2 JP 2009175310 A JP2009175310 A JP 2009175310A JP 2009175310 A JP2009175310 A JP 2009175310A JP 5101575 B2 JP5101575 B2 JP 5101575B2
Authority
JP
Japan
Prior art keywords
insulating film
plug
semiconductor substrate
contact
element isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009175310A
Other languages
English (en)
Other versions
JP2011029491A (ja
Inventor
和隆 秋山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009175310A priority Critical patent/JP5101575B2/ja
Priority to US12/685,415 priority patent/US8415750B2/en
Publication of JP2011029491A publication Critical patent/JP2011029491A/ja
Application granted granted Critical
Publication of JP5101575B2 publication Critical patent/JP5101575B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体装置およびその製造方法に関する。
従来の半導体装置として、配線の高密度化を図るためにＳｉ基板に貫通電極を設けたものが知られている。
貫通電極を有する半導体装置のうち、Ｓｉ基板上に形成されたコンタクトプラグを介して貫通プラグを上層配線に接続するものがある（例えば、特許文献１参照）。Ｓｉ基板上に形成された電極パッドに貫通プラグを接続する場合、Ｓｉ基板に貫通プラグのコンタクトホールを形成する際に、オーバーエッチングにより電極パッドが除去されてしまうおそれがあったが、コンタクトプラグは電極パッドよりも厚いため、エッチングが及んでも除去されるおそれが少ない。
しかし、コンタクトプラグにエッチングが及んだ場合、コンタクトプラグの底面にエッチングダメージが発生し、コンタクトプラグと貫通プラグが適切に接続されず、接続部分の電気抵抗が上昇してしまうおそれがある。更には、コンタクトプラグと貫通プラグが導通しなくなるおそれもある。
特開２００７−１２３８５７号公報
本発明の目的は、配線構造に接続される低抵抗の貫通プラグ、または貫通プラグ及びコンタクトプラグを有する半導体装置およびその製造方法を提供することにある。
本発明の一態様は、半導体基板と、前記半導体基板の表面近傍に埋め込まれた素子分離絶縁膜と、前記素子分離絶縁膜を貫通するように前記半導体基板の裏面から前記表面まで貫通し、前記半導体基板中で前記素子分離絶縁膜に囲まれた領域を有する上段部と前記上段部よりも径が大きい下段部とを含む多段構造を有する貫通プラグと、前記貫通プラグの前記半導体基板の前記表面側の端部に接続され、前記半導体基板の前記表面側の上方に形成された導電部材と前記貫通プラグを接続するコンタクトプラグと、を有する半導体装置を提供する。
本発明の他の態様は、半導体基板の表面近傍に素子分離絶縁膜を埋め込む工程と、前記素子分離絶縁膜上に、底面が前記素子分離絶縁膜の上面に接するコンタクトプラグを形成する工程と、前記素子分離絶縁膜をストッパとして用いて前記半導体基板の裏面にエッチングを施し、前記半導体基板中にコンタクトホールを形成する工程と、前記コンタクトホールの内面を覆うように絶縁膜を形成する工程と、前記コンタクトホールの底部の前記絶縁膜および前記素子分離絶縁膜にエッチングを施して前記コンタクトホールを深くし、前記コンタクトプラグの前記底面の少なくとも一部を露出させる工程と、前記コンタクトホール中に、前記コンタクトプラグの前記底面に接続されるように貫通プラグを形成する工程と、を含む半導体装置の製造方法を提供する。
本発明の他の態様は、半導体基板の表面近傍に素子分離絶縁膜を埋め込む工程と、前記素子分離絶縁膜上に、ダミーゲートリングを形成する工程と、前記半導体基板、前記素子分離絶縁膜、および前記ダミーゲートリングの上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に導電部材を形成する工程と、前記素子分離絶縁膜をストッパとして用いて前記半導体基板の裏面にエッチングを施し、前記半導体基板中にコンタクトホールを形成する工程と、前記コンタクトホールの内面を覆うように絶縁膜を形成する工程と、前記コンタクトホールの底部の前記絶縁膜および前記素子分離絶縁膜にエッチングを施して前記コンタクトホールを深くし、前記層間絶縁膜の前記ダミーゲートリングの外側の領域を露出させずに内側の領域を露出させる工程と、前記ダミーゲートリングをマスクとして用いて前記層間絶縁膜の露出した領域にエッチングを施して前記コンタクトホールをさらに深くし、前記導電部材の少なくとも一部を露出させる工程と、前記コンタクトホール中に、前記導電部材に接続されるように貫通プラグを形成する工程と、を含む半導体装置の製造方法を提供する。
本発明によれば、配線構造に接続される低抵抗の貫通プラグ、または貫通プラグ及びコンタクトプラグを有する半導体装置およびその製造方法を提供することができる。
本発明の第１の実施の形態に係る半導体装置の断面図。 （ａ）、（ｂ）は、それぞれ本発明の第１の実施の形態に係る半導体装置の上面図および図１の線分Ａ−Ａで切断したときの断面図。 （ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 （ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 （ｇ）〜（ｉ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 （ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。 本発明の第３の実施の形態に係る半導体装置の断面図。 （ａ）、（ｂ）は、それぞれ本発明の第３の実施の形態に係る半導体装置の上面図および図５の線分Ｂ−Ｂで切断したときの断面図。 （ａ）、（ｂ）は、本発明の第３の実施の形態に係る半導体装置の変形例の上面図。 本発明の第３の実施の形態に係る半導体装置の変形例の断面図。 （ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。 （ｄ）〜（ｆ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。 （ｇ）、（ｈ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。 （ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。 （ｄ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。 本発明の第５の実施の形態に係る半導体装置の断面図。 （ａ）、（ｂ）は、それぞれ本発明の第５の実施の形態に係る半導体装置の上面図および図１１の線分Ｃ−Ｃで切断したときの断面図。 （ａ）〜（ｃ）は、本発明の第５の実施の形態に係る半導体装置の製造工程を示す断面図。 （ｄ）〜（ｆ）は、本発明の第５の実施の形態に係る半導体装置の製造工程を示す断面図。 （ｇ）〜（ｉ）は、本発明の第５の実施の形態に係る半導体装置の製造工程を示す断面図。 本発明の第６の実施の形態に係る半導体装置の断面図。 （ａ）、（ｂ）は、それぞれ本発明の第６の実施の形態に係る半導体装置の上面図および図１４の線分Ｄ−Ｄで切断したときの断面図。 （ａ）、（ｂ）は、本発明の第６の実施の形態に係る半導体装置の製造工程を示す断面図。
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１００の断面図である。また、図２（ａ）は、半導体装置１００の上面図である。また、図２（ｂ）は、半導体装置１００を図１の線分Ａ−Ａで切断したときの断面図である。なお、図２（ａ）においては、後述する層間絶縁膜３、４、配線８、９、電極パッド１０４、およびゲート側壁５２の図示を省略する。
半導体装置１００は、半導体基板１上に形成され、素子分離絶縁膜２により他の素子と電気的に分離されたトランジスタ５と、半導体基板２上に形成された層間絶縁膜３、４と、半導体基板２の裏面から表面まで貫通する貫通プラグ１０１と、層間絶縁膜４中に形成された電極パッド１０４と、層間絶縁膜３中に形成され、貫通プラグ１０１と電極パッド１０４を接続するコンタクトプラグ１０３と、を有する。
半導体基板２は、Ｓｉ結晶等のＳｉ系結晶からなる。
素子分離絶縁膜２は、半導体基板１の表面近傍に埋め込まれたＳｉＯ２等の絶縁材料からなり、例えば、ＳＴＩ（Shallow Trench Isolation）構造を有する。素子分離絶縁膜２の底面の半導体基板１の表面からの深さは、例えば、０．２μｍである。
層間絶縁膜３は、例えば、厚さ０．０３μｍのＳｉＮ膜と厚さ０．５μｍのＳｉＯ２膜とからなる積層構造を有する。層間絶縁膜４は、ＳｉＯ２等の絶縁材料からなる。
トランジスタ５は、半導体基板１上にゲート絶縁膜（図示しない）を介して形成されるゲート電極５１と、ゲート電極５１の側面に形成されるゲート側壁５２と、半導体基板１中のゲート電極５１の両側の領域に形成されたソース・ドレイン領域５３と、を有する。
ゲート電極５１は、層間絶縁膜３中のコンタクトプラグ６を介して層間絶縁膜４中の配線８に接続される。また、ソース・ドレイン領域５３は、層間絶縁膜３中のコンタクトプラグ７を介して層間絶縁膜４中の配線９に接続される。
ゲート電極５１は、多結晶Ｓｉ、金属等からなる。
ゲート側壁５２は、ＳｉＯ２等の絶縁材料からなる。
ソース・ドレイン領域５３は、導電型不純物を半導体基板１に注入することにより形成される。
貫通プラグ１０１は、Ｃｕ等の導電材料からなる。また、貫通プラグ１０１の表面には、Ｔｉ等からなるバリアメタルが形成されてもよい。
貫通プラグ１０１は、半導体基板１の表面側の上段部１０１ａと、上段部１０１ａ下の下段部１０１ｂとを含む２段構造を有する。上段部１０１ａは、半導体基板１中で素子分離絶縁膜２および絶縁膜１０２に囲まれる。下段部１０１ｂは、上段部１０１ａよりも径が大きく、外周部が素子分離絶縁膜２の直下に位置する。この様な２段構造は、素子分離絶縁膜２を形成した後に、素子分離絶縁膜２をストッパとして用いて貫通プラグ１０１のためのコンタクトホールを形成するために形成される。なお、上段部１０１ａおよび下段部１０１ｂを含む構造であれば、３段以上の多段構造であってもよい。
絶縁膜１０２は、ＳｉＯ２等の絶縁材料からなる。絶縁膜１０２は、貫通プラグ１０１と半導体基板１を絶縁するために貫通プラグ１０１の側面に形成される。
コンタクトプラグ６、７、１０３は、例えば、Ｗ、Ｃｕ、Ａｌ、またはＳｕを主元素として含む導電材料からなる。また、コンタクトプラグ６、７、１０３の表面には、Ｔｉ等からなるバリアメタルが形成されてもよい。
配線８、９、および電極パッド１０４は、Ｃｕ等の導電材料からなる。配線８、９、および電極パッド１０４の表面には、Ｔｉ等からなるバリアメタルが形成されてもよい。
以下に、本実施の形態に係る半導体装置１００の製造方法の一例を示す。
（半導体装置の製造）
図３Ａ（ａ）〜（ｃ）、図３Ｂ（ｄ）〜（ｆ）、図３Ｃ（ｇ）〜（ｉ）は、本発明の第１の実施の形態に係る半導体装置１００の製造工程を示す断面図である。
まず、図３Ａ（ａ）に示すように、半導体基板１上に素子分離絶縁膜２およびトランジスタ５を形成して、半導体基板１、素子分離絶縁膜２、およびトランジスタ５上に層間絶縁膜３を形成する。
層間絶縁膜３は、ＣＶＤ（Chemical Vapor Deposition）法を用いて半導体基板１上の全面に絶縁材料を堆積させた後、これにＣＭＰ（Chemical Mechanical Polishing）法を用いた平坦化処理を施すことにより形成される。
次に、図３Ａ（ｂ）に示すように、フォトリソグラフィ法とＲＩＥ法の組み合わせにより、層間絶縁膜３中にコンタクトホール６０、７０、１１０を形成する。
次に、図３Ａ（ｃ）に示すように、コンタクトホール６０、７０、１１０中にコンタクトプラグ６、７、１０３をそれぞれ形成し、その上に層間絶縁膜４、配線８、９、および電極パッド１０４を形成する。
コンタクトプラグ６、７、１０３は、ＰＶＤ（Physical Vapor Deposition）法を用いてコンタクトホール６０、７０、１１０を埋めるように半導体基板１上の全面に導電材料を堆積させた後、これにＣＭＰ法を用いた平坦化処理を施すことにより形成される。
層間絶縁膜４は、ＣＶＤ法を用いて層間絶縁膜３上に絶縁材料を堆積させることにより形成される。配線８、９、および電極パッド１０４は、フォトリソグラフィ法とＲＩＥ法の組み合わせにより層間絶縁膜４中に形成した溝に、ＰＶＤ法により導電材料を埋め込み、これにＣＭＰ法を用いた平坦化処理を施すことにより形成される。
次に、図３Ｂ（ｄ）に示すように、半導体基板１の裏面にエッチングを施してコンタクトホール１１１ａを形成する。
具体的には、まず層間絶縁膜４の上面に（層間絶縁膜４上に他の層を形成する場合は、その層の上面に）図示しない支持基板を貼り合わせた後、半導体基板１を裏面が上になるように裏返す。次に、図示しないが、半導体基板１の裏面に研磨処理またはウェット処理を施し、半導体基板１の厚さを５０μｍ程度になるまで薄くする。次に、フォトリソグラフィ法とＲＩＥ法の組み合わせによりコンタクトホール１１１ａを形成する。このとき、素子分離絶縁膜２がエッチングストッパとして機能し、コンタクトプラグ１０３の底面（素子分離絶縁膜２と接する面）がエッチングされることを防ぐ。
次に、図３Ｂ（ｅ）に示すように、コンタクトホール１１１ａの内面を覆うように絶縁膜１０２を形成する。
絶縁膜１０２は、ＣＶＤ法を用いて絶縁材料を堆積させることにより形成される。
次に、図３Ｂ（ｆ）に示すように、フォトリソグラフィ法により、開口パターンが貫通プラグ１０１の上段部１０１ａのパターンであるエッチングマスク１１２を形成する。
ここで、エッチングマスク１１２は、次のエッチング工程においてコンタクトホール１１１ａの側面の絶縁膜１０２にエッチングが及ばないように、それを覆うように形成される。そのため、エッチングマスク１１２の開口径（貫通プラグ１０１の上段部１０１ａの径）は、内面に絶縁膜１０２が形成されたコンタクトホール１１１ａの径よりも小さい。
なお、エッチングマスク１１２をコンタクトホール１１１ａの側面の絶縁膜１０２をちょうど覆うように形成した場合は、エッチングマスク１１２の開口径は、内面に絶縁膜１０２が形成されたコンタクトホール１１１ａの底部の径と等しくなる。この場合は、上段部１０１ａと下段部１０１ｂの間に段が形成されない。
次に、図３Ｃ（ｇ）に示すように、エッチングマスク１１２をマスクとして用いて、コンタクトホール１１１ａの底の絶縁膜１０２および素子分離絶縁膜２にＲＩＥ法によるエッチングを施し、コンタクトホール１１１ｂを形成する。
次に、図３Ｃ（ｈ）に示すように、エッチングマスク１１２を除去した後、コンタクトホール１１１ａ、１１１ｂに導電材料を埋め込んで貫通プラグ１０１を形成する。
ここで、導電材料のコンタクトホール１１１ｂ中に埋め込まれた部分が上段部１０１ａとなり、コンタクトホール１１１ａ中に埋め込まれた部分が下段部１０１ｂとなる。
Ｃｕを用いて貫通プラグ１０１を形成する場合は、まず、コンタクトホール１１１ａ、１１１ｂの内面を覆うようにＴｉ等からなるバリアメタルとＣｕのシード膜を形成する。次に、シード膜のコンタクトホール１１１ａ、１１１ｂの外側の領域上にマスクを形成した後、Ｃｕのめっきを行い、コンタクトホール１１１ａ、１１１ｂ中に貫通プラグ１０１を形成する。次に、貫通プラグ１０１をマスクとして用いて、シード膜、バリアメタル、および絶縁膜１０２のコンタクトホール１１１ａ、１１１ｂの外側の領域に酸性のエッチャントを用いたウェットエッチングを施し、これらを除去する。
なお、図３Ｃ（ｉ）に示すように、コンタクトホール１１１ａ、１１１ｂ中の貫通プラグ１０１の内面上にエポキシ等の樹脂からなる保護樹脂１１３を形成してもよい。
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、貫通プラグ１０１のためのコンタクトホール１１１ａを形成する際に、素子分離絶縁膜２をエッチングストッパとして用いることにより、コンタクトプラグ１０３の底面へのエッチングダメージを抑えることができる（図３Ｂ（ｄ）参照）。
貫通プラグに接続される層間絶縁膜中のコンタクトプラグが、素子分離絶縁膜が形成されていない領域において半導体基板上に直に形成されていた場合、半導体基板にエッチングを施して貫通プラグのためのコンタクトホールを形成する際に、ストッパがないために半導体基板だけでなくコンタクトプラグの底面にまでエッチングが及び、ダメージが生じるおそれがある。例えば、コンタクトプラグがＷからなる場合、Ｓｉを加工するために用いるＳＦ６ガスがＷもエッチングため、この様な問題が生じる。
コンタクトプラグの底面にエッチングダメージが発生した場合、コンタクトプラグと貫通プラグが適切に接続されず、接続部分の電気抵抗が上昇してしまうおそれがある。更には、コンタクトプラグと貫通プラグが導通しなくなるおそれもある。
〔第２の実施の形態〕
本発明の第２の実施の形態は、素子分離絶縁膜上のコンタクトプラグを形成する領域にダミーゲート電極を形成した後に層間絶縁膜を形成する点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略または簡略化する。
以下に、本実施の形態に係る半導体装置の製造方法の一例を示す。
（半導体装置の製造）
図４（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図４（ａ）に示すように、半導体基板１上に素子分離絶縁膜２、トランジスタ５、ダミーゲート電極２１２を形成して、半導体基板１、素子分離絶縁膜２、およびトランジスタ５上に層間絶縁膜３を形成する。
層間絶縁膜３は、ＣＶＤ法を用いて半導体基板１上の全面に絶縁材料を堆積させた後、これにＣＭＰ法を用いた平坦化処理を施すことにより形成される。
ここで、ダミーゲート電極２１２は、ゲート電極５１と同様の材料からなり、ゲート電極５１と同時に形成することができる。また、ダミーゲート電極２１２の側面のゲート側壁２１３は、ゲート側壁５２と同様の材料からなり、ゲート側壁５２と同時に形成することができる。
ダミーゲート電極２１２を形成することにより、層間絶縁膜３の下地の凹凸パターンの分布の偏りを減らすことができ、層間絶縁膜３に平坦化処理を施す際に局所的に凹みが生じること（以下、ディシングとする）を抑制できる。
ダミーゲート電極２１２を形成しない場合、トランジスタ５の形成される領域にはゲート電極５１による凸部がある一方、素子分離絶縁膜２上は平坦になるため、層間絶縁膜３の素子分離絶縁膜２上の領域にディシングが生じやすい。ディシングが発生すると、リソグラフィ法を用いて層間絶縁膜３上の部材をパターニングする際、凹み部分上では露光時に焦点が合わなくなり、パターン形状が崩れてしまう。
次に、図４（ｂ）に示すように、フォトリソグラフィ法とＲＩＥ法の組み合わせにより、層間絶縁膜３中にコンタクトホール６０、７０、２１０を形成する。このとき、ゲート側壁２１３が除去されてもよい。
次に、図４（ｃ）に示すように、ダミーゲート電極２１２をエッチングにより除去した後、コンタクトホール６０、７０、２１０中にコンタクトプラグ６、７、１０３をそれぞれ形成し、その上に層間絶縁膜４、配線８、９、および電極パッド１０４を形成する。
なお、ダミーゲート電極２１２は除去せずに残してもよい。この場合、後のコンタクトホール１１１ｂを形成する工程において、エッチング時のプラズマ発光を検出することにより、ダミーゲート電極２１２をエッチングエンドポイントとして用いることができる。
その後、第１の実施の形態と同様の工程を経て、第１の実施の形態の半導体装置１００と同様の構成を有する半導体装置を形成する。
（第２の実施の形態の効果）
本発明の第１の実施の形態によれば、ダミーゲート電極２１２を形成することにより、層間絶縁膜３におけるディシングの発生を抑制することができる。これにより、層間絶縁膜３の上層の部材をリソグラフィ法を用いて精度よくパターニングすることができる。
〔第３の実施の形態〕
本発明の第３の実施の形態は、コンタクトプラグおよび電極パッドのパターンにおいて第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略または簡略化する。
（半導体装置の構成）
図５は、本発明の第３の実施の形態に係る半導体装置３００の断面図である。また、図６（ａ）は、半導体装置３００の上面図である。また、図６（ｂ）は、半導体装置３００を図５の線分Ｂ−Ｂで切断したときの断面図である。なお、図６（ａ）においては、後述する層間絶縁膜３、４、配線８、９、電極パッド３０４、およびゲート側壁５２の図示を省略する。
半導体装置３００は、半導体基板１上に形成され、素子分離絶縁膜２により他の素子と電気的に分離されたトランジスタ５と、半導体基板２上に形成された層間絶縁膜３、４と、半導体基板２の裏面から表面まで貫通する貫通プラグ３０１と、層間絶縁膜４中に形成された電極パッド３０４と、貫通プラグ３０１に接続されるダミーゲート電極３０５と、層間絶縁膜３中に形成され、ダミーゲート電極３０５と電極パッド３０４を接続するコンタクトプラグ３０３と、を有する。
貫通プラグ３０１は、Ｃｕ等の導電材料からなる。また、貫通プラグ３０１の表面には、Ｔｉ等からなるバリアメタルが形成されてもよい。
貫通プラグ３０１は、半導体基板１の表面側の上段部３０１ａと、上段部３０１ａ下の下段部３０１ｂとを含む２段構造を有する。上段部３０１ａは、半導体基板１中で素子分離絶縁膜２および絶縁膜３０２に囲まれる。下段部３０１ｂは、上段部３０１ａよりも径が大きく、外周部が素子分離絶縁膜２の直下に位置する。なお、上段部３０１ａおよび下段部３０１ｂを含む構造であれば、３段以上の多段構造であってもよい。
貫通プラグ３０１は、ダミーゲート電極３０５に接していればよいが、接続部の電気抵抗を小さくするために、ダミーゲート電極３０５およびコンタクトプラグ３０３の両方に接することが好ましい。
絶縁膜３０２は、第１の実施の形態の絶縁膜１０２と同様の構成を有する。
コンタクトプラグ３０３は、例えば、Ｗ、Ｃｕ、Ａｌ、またはＳｕを主元素として含む導電材料からなる。また、コンタクトプラグ３０３の表面には、Ｔｉ等からなるバリアメタルが形成されてもよい。コンタクトプラグ３０３は、ダミーゲート電極３０５に接続される。また、コンタクトプラグ３０３を、コンタクトプラグ６、７と同じ材料を用いて同じ工程で形成することができる。
電極パッド３０４は、Ｃｕ等の導電材料からなる。電極パッド３０４の表面には、Ｔｉ等からなるバリアメタルが形成されてもよい。
ダミーゲート電極３０５は、ゲート電極５１と同様の材料からなり、ゲート電極５１と同時に形成することができる。また、ダミーゲート電極３０５がＳｉ系結晶からなる場合、全領域が金属シリサイド化されたフルシリサイド電極であることが好ましい。金属シリサイドの金属としては、Ｃｏ、Ｎｉ、Ｍｎ、Ｆｅ、Ｃｕ、Ｔａ、Ｎｂ、Ｈｆ、Ｚｒ、Ｃｒ、Ｒｕ、Ｉｒ、Ｐｔ、Ｒｈ、Ｐｄ等を用いることができる。
図６（ａ）に示すように、コンタクトプラグ３０３は、格子状のパターンを有する。これにより、パターンに面積の広い領域が含まれなくなるため、コンタクトプラグ３０３におけるディシングの発生を抑えることができる。ダミーゲート電極３０５は、コンタクトプラグ３０３と同様のパターンを有する。
また、電極パッド３０４は平板形状であってよいが、ディシングの発生を抑えるために、コンタクトプラグ３０３と同様のパターンを有することが好ましい。
また、図７（ａ）に示すように、コンタクトプラグ３０３はゲート電極５１と同様にラインアンドスペースパターンを有してもよい。
また、コンタクトプラグ３０３の格子パターンの格子の数は図６（ａ）に示したものに限られない。例えば、図７（ｂ）に示すように、コンタクトプラグ３０３の径を大きくすることにより格子の数が増えてもよい。また、パターンは連続していなくともよく、例えば、複数のドットパターンが格子状に並ぶパターンであってもよい。
また、図８に示すように、コンタクトプラグ３０３のパターンの１本のラインが間隔の狭い２つのダミーゲート電極３０５で構成されてもよい。この場合、コンタクトプラグ３０３の下部が２つのダミーゲート電極３０５の間に入り込み、コンタクトプラグ３０３の底面が貫通プラグ３０１に接する。
以下に、本実施の形態に係る半導体装置３００の製造方法の一例を示す。
（半導体装置の製造）
図９Ａ（ａ）〜（ｃ）、図９Ｂ（ｄ）〜（ｆ）、図９Ｃ（ｇ）、（ｈ）は、本発明の第３の実施の形態に係る半導体装置３００の製造工程を示す断面図である。
まず、図９Ａ（ａ）に示すように、半導体基板１上に素子分離絶縁膜２、トランジスタ５、およびダミーゲート電極３０５を形成して、半導体基板１、素子分離絶縁膜２、トランジスタ５、およびダミーゲート電極３０５上に層間絶縁膜３を形成する。
層間絶縁膜３は、ＣＶＤ法を用いて半導体基板１上の全面に絶縁材料を堆積させた後、これにＣＭＰ法を用いた平坦化処理を施すことにより形成される。
ここで、ダミーゲート電極３０５は、ゲート電極５１と同様の材料からなり、ゲート電極５１と同時に形成することができる。また、ダミーゲート電極３０５の側面のゲート側壁３１３は、ゲート側壁５２と同様の材料からなり、ゲート側壁５２と同時に形成することができる。
ダミーゲート電極３０５を形成することにより、層間絶縁膜３におけるディシングの発生を抑制できる。
次に、図９Ａ（ｂ）に示すように、フォトリソグラフィ法とＲＩＥ法の組み合わせにより、層間絶縁膜３中にコンタクトホール６０、７０、３１０を形成する。ここで、コンタクトホール２１０の開口パターンは、ダミーゲート電極３０５のパターンとほぼ同じである。
次に、図９Ａ（ｃ）に示すように、コンタクトホール６０、７０、３１０中にコンタクトプラグ６、７、３０３をそれぞれ形成し、その上に層間絶縁膜４、配線８、９、および電極パッド３０４を形成する。
コンタクトプラグ３０３は、ＰＶＤ法を用いてコンタクトホール３１０を埋めるように半導体基板１上の全面に導電材料を堆積させた後、これにＣＭＰ法を用いた平坦化処理を施すことにより形成される。ここで、コンタクトプラグ３０３のパターンには面積の広い領域が存在しないため、コンタクトプラグ３０３におけるディシングの発生を抑えることができる。
電極パッド３０４は、フォトリソグラフィ法とＲＩＥ法の組み合わせにより層間絶縁膜４中に形成した溝に、ＰＶＤ法により導電材料を埋め込み、これにＣＭＰ法を用いた平坦化処理を施すことにより形成される。ここで、電極パッド３０４のパターンはコンタクトプラグ３０３のパターンとほぼ同じであり、面積の広い領域が存在しないため、電極パッド３０４におけるディシングの発生を抑えることができる。
次に、図９Ｂ（ｄ）に示すように、半導体基板１の裏面にエッチングを施してコンタクトホール３１１ａを形成する。
具体的には、まず層間絶縁膜４の上面に（層間絶縁膜４上に他の層を形成する場合は、その層の上面に）図示しない支持基板を貼り合わせた後、半導体基板１を裏面が上になるように裏返す。次に、図示しないが、半導体基板１の裏面に研磨処理またはウェット処理を施し、半導体基板１の厚さを５０μｍ程度になるまで薄くする。次に、フォトリソグラフィ法とＲＩＥ法の組み合わせによりコンタクトホール３１１ａを形成する。このとき、素子分離絶縁膜２がエッチングストッパとして機能し、ダミーゲート電極３０５の底面（素子分離絶縁膜２と接する面）がエッチングされることを防ぐ。
次に、図９Ｂ（ｅ）に示すように、コンタクトホール３１１ａの内面を覆うように絶縁膜３０２を形成する。
次に、図９Ｂ（ｆ）に示すように、フォトリソグラフィ法により、開口パターンが貫通プラグ３０１の上段部３０１ａのパターンであるエッチングマスク３１２を形成する。
ここで、エッチングマスク３１２は、次のエッチング工程においてコンタクトホール３１１ａの側面の絶縁膜３０２にエッチングが及ばないように、それを覆うように形成される。そのため、エッチングマスク３１２の開口径（貫通プラグ３０１の上段部３０１ａの径）は、内面に絶縁膜３０２が形成されたコンタクトホール３１１ａの径よりも小さい。
なお、エッチングマスク３１２をコンタクトホール３１１ａの側面の絶縁膜３０２をちょうど覆うように形成した場合は、エッチングマスク３１２の開口径は、内面に絶縁膜３０２が形成されたコンタクトホール３１１ａの底部の径と等しくなる。この場合は、上段部３０１ａと下段部３０１ｂの間に段が形成されない。
次に、図９Ｃ（ｇ）に示すように、エッチングマスク３１２をマスクとして用いて、コンタクトホール３１１ａの底の絶縁膜３０２および素子分離絶縁膜２にＲＩＥ法によるエッチングを施し、コンタクトホール３１１ｂを形成する。
このとき、エッチング時のプラズマ発光を検出することにより、ダミーゲート電極３０５をエッチングエンドポイントとして用いることができる。さらに、貫通プラグ３０１をダミーゲート電極３０５およびコンタクトプラグ３０３の両方に接するように形成する場合は、コンタクトホール３１１ｂの底にダミーゲート電極３０５の底面が露出した後も層間絶縁膜３に対してエッチングを続け、コンタクトホール３１１ｂの底がダミーゲート電極３０５とコンタクトプラグ３０３の境界よりもコンタクトプラグ３０３側に位置するようにする。
次に、図９Ｃ（ｈ）に示すように、エッチングマスク３１２を除去した後、コンタクトホール３１１ａ、３１１ｂに導電材料を埋め込んで貫通プラグ３０１を形成する。
ここで、導電材料のコンタクトホール３１１ｂ中に埋め込まれた部分が上段部３０１ａとなり、コンタクトホール３１１ａ中に埋め込まれた部分が下段部３０１ｂとなる。
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、ダミーゲート電極３０５を形成することにより、層間絶縁膜３におけるディシングの発生を抑制することができる。
また、コンタクトプラグ３０３および電極パッド３０４のパターンが格子パターン等の面積の広い領域を含まないパターンであるため、コンタクトプラグ３０３および電極パッド３０４におけるディシングの発生を抑制することができる。
〔第４の実施の形態〕
本発明の第４の実施の形態は、素子分離絶縁膜のパターンにおいて、第３の実施の形態と異なる。なお、第３の実施の形態と同様の点については説明を省略または簡略化する。
以下に、本実施の形態に係る半導体装置の製造方法の一例を示す。
（半導体装置の製造）
図１０Ａ（ａ）〜（ｃ）、図１０Ｂ（ｄ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図１０Ａ（ａ）に示すように、半導体基板１上に素子分離絶縁膜４０１、トランジスタ５、およびダミーゲート電極３０５を形成して、半導体基板１、素子分離絶縁膜２、トランジスタ５、およびダミーゲート電極３０５上に層間絶縁膜３を形成する。
ここで、素子分離絶縁膜４０１は、複数の分割された絶縁膜により構成される。分割された個々の絶縁膜は大きい面積を有さないため、素子分離絶縁膜４０１におけるディシングの発生を抑えることができる。
次に、図１０Ａ（ｂ）に示すように、フォトリソグラフィ法とＲＩＥ法の組み合わせにより、層間絶縁膜３中にコンタクトホール６０、７０、３１０を形成する。
次に、図１０Ａ（ｃ）に示すように、コンタクトホール６０、７０、３１０中にコンタクトプラグ６、７、３０３をそれぞれ形成し、その上に層間絶縁膜４、配線８、９、および電極パッド３０４を形成する。
次に、図１０Ｂ（ｄ）に示すように、半導体基板１の裏面にエッチングを施してコンタクトホール４１１ａを形成する。
具体的には、まず層間絶縁膜４の上面に（層間絶縁膜４上に他の層を形成する場合は、その層の上面に）図示しない支持基板を貼り合わせた後、半導体基板１を裏面が上になるように裏返す。次に、図示しないが、半導体基板１の裏面に研磨処理またはウェット処理を施し、半導体基板１の厚さを５０μｍ程度になるまで薄くする。次に、フォトリソグラフィ法とＲＩＥ法の組み合わせによりコンタクトホール４１１ａを形成する。このとき、素子分離絶縁膜４０１がエッチングストッパとして機能し、ダミーゲート電極３０５の底面（素子分離絶縁膜２と接する面）がエッチングされることを防ぐ。
なお、素子分離絶縁膜４０１における個々の絶縁膜の間の領域は半導体基板１であるため、コンタクトホール４１１ａを形成する際に同時に除去されるが、この領域へのエッチングは層間絶縁膜３で止まる。
その後、第３の実施の形態と同様の工程を経て、第３の実施の形態の半導体装置３００と同様の構成を有する半導体装置を形成する。
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、素子分離絶縁膜４０１が複数の分割された絶縁膜により構成されるため、素子分離絶縁膜４０１におけるディシングの発生を抑制することができる。
〔第５の実施の形態〕
本発明の第５の実施の形態は、貫通プラグの形態において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略または簡略化する。
（半導体装置の構成）
図１１は、本発明の第５の実施の形態に係る半導体装置５００の断面図である。また、図１２（ａ）は、半導体装置５００の上面図である。また、図１２（ｂ）は、半導体装置３００を図１１の線分Ｃ−Ｃで切断したときの断面図である。なお、図１２（ａ）においては、後述する層間絶縁膜３、４、配線８、９、電極パッド５０４、およびゲート側壁５２、５０６の図示を省略する。
半導体装置５００は、半導体基板１上に形成され、素子分離絶縁膜２により他の素子と電気的に分離されたトランジスタ５と、半導体基板２上に形成された層間絶縁膜３、４と、層間絶縁膜４中に形成された電極パッド５０４と、半導体基板２および層間絶縁膜３を貫通し、電極パッド５０４に接続される貫通プラグ５０１と、層間絶縁膜３中において貫通プラグ５０１の周囲を囲むダミーゲートリング５０５と、を有する。
貫通プラグ５０１は、Ｃｕ等の導電材料からなる。また、貫通プラグ３０１の表面には、Ｔｉ等からなるバリアメタルが形成されてもよい。
貫通プラグ５０１は、半導体基板１中の上段部５０１ａおよび下段部５０１ｂと、層間絶縁膜３中のコンタクト部５０１ｃを含み、第１の実施の形態の貫通プラグ１０１とコンタクトプラグ１０３を組み合わせて一体に形成したような構成を有する。
貫通プラグ５０１は、半導体基板１中において、半導体基板１の表面側の上段部５０１ａと、上段部５０１ａ下の下段部５０１ｂとを含む２段構造を有する。上段部５０１ａは、半導体基板１中で素子分離絶縁膜２および絶縁膜５０２に囲まれる。下段部５０１ｂは、上段部５０１ａよりも径が大きく、外周部が素子分離絶縁膜２の直下に位置する。なお、上段部５０１ａおよび下段部５０１ｂを含む構造であれば、半導体基板１中において３段以上の多段構造を有してもよい。
コンタクト部５０１ｃは、電極パッド５０４に接続される。また、コンタクト部５０１ｃの径は、上段部５０１ａの径よりも小さい。これは、コンタクト部５０１ｃのためのコンタクトホールがダミーゲートリング５０５をマスクとして用いたエッチングにより形成されるためである。
ダミーゲートリング５０５は、ゲート電極５１と同様の材料からなり、ゲート電極５１と同時に形成することができる。また、ダミーゲートリング５０５は、内周側面がコンタクト部５０１ｃに接し、底面の外周部が素子分離絶縁膜２に接し、底面の内周部が上段部５０１ａに接する。
ダミーゲートリング５０５の外周側面に形成されるゲート側壁５０６は、ゲート側壁５２と同様の材料からなり、ゲート側壁５２と同時に形成することができる。
絶縁膜５０２は、ＳｉＯ２等の絶縁材料からなる。絶縁膜５０２は、貫通プラグ５０１と半導体基板１を絶縁するために貫通プラグ５０１の側面に形成される。
電極パッド５０４は、Ｃｕ等の導電材料からなる。電極パッド５０４の表面には、Ｔｉ等からなるバリアメタルが形成されてもよい。
以下に、本実施の形態に係る半導体装置５００の製造方法の一例を示す。
（半導体装置の製造）
図１３Ａ（ａ）〜（ｃ）、図１３Ｂ（ｄ）〜（ｆ）、図１３Ｃ（ｇ）〜（ｉ）は、本発明の第５の実施の形態に係る半導体装置５００の製造工程を示す断面図である。
まず、図１３Ａ（ａ）に示すように、半導体基板１上に素子分離絶縁膜２、トランジスタ５、およびダミーゲートリング５０５を形成して、半導体基板１、素子分離絶縁膜２、トランジスタ５、およびダミーゲートリング５０５上に層間絶縁膜３を形成する。
ここで、ダミーゲートリング５０５は、ゲート電極５１と同様の材料からなり、ゲート電極５１と同時に形成することができる。また、ダミーゲートリング５０５の側面のゲート側壁５０６は、ゲート側壁５２と同様の材料からなり、ゲート側壁５２と同時に形成することができる。
次に、図１３Ａ（ｂ）に示すように、フォトリソグラフィ法とＲＩＥ法の組み合わせにより、層間絶縁膜３中にコンタクトホール６０、７０を形成する。
次に、図１３Ａ（ｃ）に示すように、コンタクトホール６０、７０中にコンタクトプラグ６、７をそれぞれ形成し、その上に層間絶縁膜４、配線８、９、および電極パッド５０４を形成する。
次に、図１３Ｂ（ｄ）に示すように、半導体基板１の裏面にエッチングを施してコンタクトホール５１１ａを形成する。
具体的には、まず層間絶縁膜４の上面に（層間絶縁膜４上に他の層を形成する場合は、その層の上面に）図示しない支持基板を貼り合わせた後、半導体基板１を裏面が上になるように裏返す。次に、図示しないが、半導体基板１の裏面に研磨処理またはウェット処理を施し、半導体基板１の厚さを５０μｍ程度になるまで薄くする。次に、フォトリソグラフィ法とＲＩＥ法の組み合わせによりコンタクトホール５１１ａを形成する。このとき、素子分離絶縁膜２がエッチングストッパとして機能する。
次に、図１３Ｂ（ｅ）に示すように、コンタクトホール５１１ａの内面を覆うように絶縁膜５０２を形成する。
次に、図１３Ｂ（ｆ）に示すように、フォトリソグラフィ法により、開口パターンが貫通プラグ５０１の上段部５０１ａのパターンであるエッチングマスク５１２を形成する。
ここで、エッチングマスク５１２は、次のエッチング工程においてコンタクトホール５１１ａの側面の絶縁膜５０２にエッチングが及ばないように、それを覆うように形成される。そのため、エッチングマスク５１２の開口径（貫通プラグ５０１の上段部５０１ａの径）は、内面に絶縁膜５０２が形成されたコンタクトホール５１１ａの径よりも小さい。また、エッチングマスク５１２の開口径は、ダミーゲートリング５０５の内径よりも小さい。
なお、エッチングマスク５１２をコンタクトホール５１１ａの側面の絶縁膜５０２をちょうど覆うように形成した場合は、エッチングマスク５１２の開口径は、内面に絶縁膜５０２が形成されたコンタクトホール５１１ａの底部の径と等しくなる。この場合は、上段部５０１ａと下段部５０１ｂの間に段が形成されない。
次に、図１３Ｃ（ｇ）に示すように、エッチングマスク５１２をマスクとして用いて、コンタクトホール５１１ａの底の絶縁膜５０２にＲＩＥ法によるエッチングを施し、コンタクトホール５１１ｂを形成する。
このとき、コンタクトホール５１１ｂの底にダミーゲートリング５０５の底部の内周部が露出する。エッチング時のプラズマ発光を検出することにより、ダミーゲートリング５０５をエッチングエンドポイントとして用いることができる。
次に、図１３Ｃ（ｈ）に示すように、エッチングマスク５１２およびダミーゲートリング５０５をマスクとして用いて、コンタクトホール５１１ｂの底の層間絶縁膜３およびゲート側壁５０６にＲＩＥ法によるエッチングを施し、コンタクトホール５１１ｃを形成する。このとき、コンタクトホール５１１ｃの底に電極パッド５０４が露出する。
次に、図１３Ｃ（ｉ）に示すように、エッチングマスク５１２を除去した後、コンタクトホール５１１ａ、５１１ｂに導電材料を埋め込んで貫通プラグ５０１を形成する。
ここで、導電材料のコンタクトホール５１１ｃ中に埋め込まれた部分がコンタクト部５０１ｃとなり、コンタクトホール５１１ｂ中に埋め込まれた部分が上段部５０１ａとなり、コンタクトホール５１１ａ中に埋め込まれた部分が下段部５０１ｂとなる。
（第５の実施の形態の効果）
本発明の第５の実施の形態によれば、層間絶縁膜３中のコンタクトプラグの形成後に半導体基板１中に貫通プラグのコンタクトホールを形成するという工程がない。このため、層間絶縁膜３中のコンタクトプラグの底面がエッチングされるという問題がない。
また、半導体基板１中の貫通プラグと層間絶縁膜３中のコンタクトプラグとを同じ工程で一体に形成することができるため、工程数を減らすことができる。
また、貫通プラグ５０１が層間絶縁膜３中のコンタクトプラグを兼ねるため、半導体基板１中の貫通プラグと層間絶縁膜３中のコンタクトプラグとの接続部分における電気抵抗の上昇のおそれがない。
また、コンタクトホール５１１ｃを形成する際のエッチングマスクとしてダミーゲートリング５０５を用いることにより、コンタクトホール５１１ｃの加工制御性を向上させることができる（図１３Ｃ（ｈ）参照）。
また、貫通プラグ１０１のためのコンタクトホール５１１ａを形成する際に、素子分離絶縁膜２をエッチングストッパとして用いることにより、ダミーゲートリング５０５の底面へのエッチングダメージを抑えることができる（図１３Ｂ（ｄ）参照）。特に、ダミーゲートリング５０５がＳｉ系結晶からなる場合は、Ｓｉ系結晶からなる半導体基板１にコンタクトホール５１１ａを形成する工程においてダミーゲートリング５０５へのエッチングを防ぐことは重要である。
〔第６の実施の形態〕
本発明の第６の実施の形態は、ダミーゲートリング上にコンタクトプラグが形成される点において第５の実施の形態と異なる。なお、第５の実施の形態と同様の点については説明を省略または簡略化する。
（半導体装置の構成）
図１４は、本発明の第６の実施の形態に係る半導体装置６００の断面図である。また、図１５（ａ）は、半導体装置６００の上面図である。また、図１５（ｂ）は、半導体装置６００を図１４の線分Ｄ−Ｄで切断したときの断面図である。なお、図１５（ａ）においては、後述する層間絶縁膜３、４、配線８、９、電極パッド６０４、およびゲート側壁５２、６０６の図示を省略する。
半導体装置６００は、半導体基板１上に形成され、素子分離絶縁膜２により他の素子と電気的に分離されたトランジスタ５と、半導体基板２上に形成された層間絶縁膜３、４と、層間絶縁膜４中に形成された電極パッド６０４と、半導体基板２および層間絶縁膜３を貫通し、電極パッド６０４に接続される貫通プラグ６０１と、層間絶縁膜３中において貫通プラグ６０１の周囲を囲むダミーゲートリング６０５と、ダミーゲートリング６０５と電極パッド６０４とを接続するコンタクトプラグ６０７と、を有する。
貫通プラグ６０１は、第５の実施の形態の貫通プラグ５０１と同様の構成を有する。
ダミーゲートリング６０５は、第５の実施の形態のダミーゲートリング５０５と同様の構成を有する。なお、ダミーゲート電極６０５がＳｉ系結晶からなる場合、電気抵抗を小さくするために全領域が金属シリサイド化されたフルシリサイド電極であることが好ましい。金属シリサイドの金属としては、Ｃｏ、Ｎｉ、Ｍｎ、Ｆｅ、Ｃｕ、Ｔａ、Ｎｂ、Ｈｆ、Ｚｒ、Ｃｒ、Ｒｕ、Ｉｒ、Ｐｔ、Ｒｈ、Ｐｄ等を用いることができる。
コンタクトプラグ６０７は、例えば、Ｗ、Ｃｕ、Ａｌ、またはＳｕを主元素として含む導電材料からなる。また、コンタクトプラグ６０７の表面には、Ｔｉ等からなるバリアメタルが形成されてもよい。コンタクトプラグ６０７は、ダミーゲート電極３０５の上面に接続される。また、コンタクトプラグ６０７を、コンタクトプラグ６、７と同じ材料を用いて同じ工程で形成することができる。また、コンタクトプラグ６０７の配置および数は図１５（ａ）に示したものに限られない。
絶縁膜６０２は、第５の実施の形態の絶縁膜５０２と同様の構成を有する。
電極パッド６０４は、第５の実施の形態の電極パッド５０４と同様の構成を有する。
以下に、本実施の形態に係る半導体装置６００の製造方法の一例を示す。
（半導体装置の製造）
図１６（ａ）、（ｂ）は、本発明の第６の実施の形態に係る半導体装置６００の製造工程を示す断面図である。
まず、層間絶縁膜３を形成するまでの工程を第５の実施の形態と同様に行う。
次に、図１６（ａ）に示すように、フォトリソグラフィ法とＲＩＥ法の組み合わせにより、層間絶縁膜３中にコンタクトホール６０、７０、６１３を形成する。
次に、図１６（ｂ）に示すように、コンタクトホール６０、７０、６１３中にコンタクトプラグ６、７、６０７をそれぞれ形成し、その上に層間絶縁膜４、配線８、９、および電極パッド６０４を形成する。
その後、第５の実施の形態と同様の工程を経て、図１４に示した半導体装置６００を得る。
（第６の実施の形態の効果）
本発明の第６の実施の形態によれば、コンタクトプラグ６０７を形成することにより、半導体基板１の裏面から電極パッドまでの電流経路をより多く確保することができる。
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
１００、３００、５００、６００ 半導体装置、 １ 半導体基板、 ２、４０１ 素子分離絶縁膜、 １０１、３０１、５０１、６０１ 貫通プラグ、 １０１ａ、３０１ａ、５０１ａ、６０１ａ 上段部、 １０１ｂ、３０１ｂ、５０１ｂ、６０１ｂ 下段部、 ５０１ｃ、６０１ｃ コンタクト部、 １０２、３０２、５０２、６０２ 絶縁膜、 １０３、３０３ コンタクトプラグ、 １０４、３０４、５０４、６０４ 電極パッド、 ５０５、６０５ ダミーゲートリング、 １１０、１１１ａ、１１１ｂ、２１０、３１０、３１１ａ、３１１ｂ、４１１ａ、５１１ａ、５１１ｂ、５１１ｃ コンタクトホール

Claims (5)

  1. 半導体基板と、
    前記半導体基板の表面近傍に埋め込まれた素子分離絶縁膜と、
    前記素子分離絶縁膜を貫通するように前記半導体基板の裏面から前記表面まで貫通し、前記半導体基板中で前記素子分離絶縁膜に囲まれた領域を有する上段部と前記上段部よりも径が大きい下段部とを含む多段構造を有する貫通プラグと、
    前記貫通プラグの前記半導体基板の前記表面側の端部に接続され、前記半導体基板の前記表面側の上方に形成された導電部材と前記貫通プラグを接続するコンタクトプラグと、
    を有する半導体装置。
  2. 前記コンタクトプラグは、下部がダミーゲート電極からなり、格子パターンまたはラインアンドスペースパターンを有する、
    請求項１に記載された半導体装置。
  3. 前記コンタクトプラグを囲むように形成され、底面の外周部が前記素子分離絶縁膜に接し、前記底面の内周部が前記貫通プラグに接するダミーゲートリングを更に有し、
    前記貫通プラグと前記コンタクトプラグは一体に形成され、
    前記コンタクトプラグの前記ダミーゲートリングに囲まれた領域の径は、前記貫通プラグの前記素子分離絶縁膜に囲まれた領域の前記径よりも小さい、
    請求項１に記載された半導体装置。
  4. 半導体基板の表面近傍に素子分離絶縁膜を埋め込む工程と、
    前記素子分離絶縁膜上に、底面が前記素子分離絶縁膜の上面に接するコンタクトプラグを形成する工程と、
    前記素子分離絶縁膜をストッパとして用いて前記半導体基板の裏面にエッチングを施し、前記半導体基板中にコンタクトホールを形成する工程と、
    前記コンタクトホールの内面を覆うように絶縁膜を形成する工程と、
    前記コンタクトホールの底部の前記絶縁膜および前記素子分離絶縁膜にエッチングを施して前記コンタクトホールを深くし、前記コンタクトプラグの前記底面の少なくとも一部を露出させる工程と、
    前記コンタクトホール中に、前記コンタクトプラグの前記底面に接続されるように貫通プラグを形成する工程と、
    を含む半導体装置の製造方法。
  5. 半導体基板の表面近傍に素子分離絶縁膜を埋め込む工程と、
    前記素子分離絶縁膜上に、ダミーゲートリングを形成する工程と、
    前記半導体基板、前記素子分離絶縁膜、および前記ダミーゲートリングの上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜上に導電部材を形成する工程と、
    前記素子分離絶縁膜をストッパとして用いて前記半導体基板の裏面にエッチングを施し、前記半導体基板中にコンタクトホールを形成する工程と、
    前記コンタクトホールの内面を覆うように絶縁膜を形成する工程と、
    前記コンタクトホールの底部の前記絶縁膜および前記素子分離絶縁膜にエッチングを施して前記コンタクトホールを深くし、前記層間絶縁膜の前記ダミーゲートリングの外側の領域を露出させずに内側の領域を露出させる工程と、
    前記ダミーゲートリングをマスクとして用いて前記層間絶縁膜の露出した領域にエッチングを施して前記コンタクトホールをさらに深くし、前記導電部材の少なくとも一部を露出させる工程と、
    前記コンタクトホール中に、前記導電部材に接続されるように貫通プラグを形成する工程と、
    を含む半導体装置の製造方法。
JP2009175310A 2009-07-28 2009-07-28 半導体装置およびその製造方法 Active JP5101575B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009175310A JP5101575B2 (ja) 2009-07-28 2009-07-28 半導体装置およびその製造方法
US12/685,415 US8415750B2 (en) 2009-07-28 2010-01-11 Semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009175310A JP5101575B2 (ja) 2009-07-28 2009-07-28 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2011029491A JP2011029491A (ja) 2011-02-10
JP5101575B2 true JP5101575B2 (ja) 2012-12-19

Family

ID=43526187

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009175310A Active JP5101575B2 (ja) 2009-07-28 2009-07-28 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US8415750B2 (ja)
JP (1) JP5101575B2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011171503A (ja) * 2010-02-18 2011-09-01 Elpida Memory Inc 半導体装置、設計装置、及びプログラム
US8836116B2 (en) * 2010-10-21 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level packaging of micro-electro-mechanical systems (MEMS) and complementary metal-oxide-semiconductor (CMOS) substrates
JP5861346B2 (ja) * 2011-09-15 2016-02-16 株式会社ソシオネクスト 半導体装置の製造方法
JP5802515B2 (ja) 2011-10-19 2015-10-28 株式会社東芝 半導体装置及びその製造方法
JP5994167B2 (ja) 2011-11-15 2016-09-21 ローム株式会社 半導体装置およびその製造方法、電子部品
JP5998459B2 (ja) 2011-11-15 2016-09-28 ローム株式会社 半導体装置およびその製造方法、電子部品
US9219032B2 (en) * 2012-07-09 2015-12-22 Qualcomm Incorporated Integrating through substrate vias from wafer backside layers of integrated circuits
US9799583B2 (en) * 2013-11-07 2017-10-24 Infineon Technologies Ag Semiconductor devices and methods of formation thereof
JP6499400B2 (ja) * 2014-04-04 2019-04-10 キヤノン株式会社 半導体装置の製造方法
US20190088598A1 (en) * 2017-09-21 2019-03-21 Innovative Micro Technology Method for forming through substrate vias in a trench
US11282769B2 (en) * 2020-06-11 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Oversized via as through-substrate-via (TSV) stop layer
US20240021498A1 (en) * 2020-12-09 2024-01-18 Sony Semiconductor Solutions Corporation Semiconductor device and method for manufacturing semiconductor device
US20220367554A1 (en) * 2021-05-17 2022-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure with high via density

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4439976B2 (ja) * 2004-03-31 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
JP5154000B2 (ja) * 2005-05-13 2013-02-27 ラピスセミコンダクタ株式会社 半導体装置
US7633167B2 (en) 2005-09-29 2009-12-15 Nec Electronics Corporation Semiconductor device and method for manufacturing same
JP5021992B2 (ja) 2005-09-29 2012-09-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI362102B (en) * 2007-07-11 2012-04-11 Ind Tech Res Inst Three-dimensional dice-stacking package structure and method for manufactruing the same
JP2009099591A (ja) 2007-10-12 2009-05-07 Toshiba Corp 固体撮像素子及びその製造方法
JP2009147218A (ja) 2007-12-17 2009-07-02 Toshiba Corp 半導体装置とその製造方法
JP4799542B2 (ja) * 2007-12-27 2011-10-26 株式会社東芝 半導体パッケージ

Also Published As

Publication number Publication date
US20110024849A1 (en) 2011-02-03
JP2011029491A (ja) 2011-02-10
US8415750B2 (en) 2013-04-09

Similar Documents

Publication Publication Date Title
JP5101575B2 (ja) 半導体装置およびその製造方法
US7943476B2 (en) Stack capacitor in semiconductor device and method for fabricating the same including one electrode with greater surface area
KR20060091517A (ko) 엠. 아이. 엠 커패시터들 및 그 형성방법들
US8871638B2 (en) Semiconductor device and method for fabricating the same
JP2011210744A (ja) 半導体装置及びその製造方法
JP2015167153A (ja) 集積回路装置及びその製造方法
KR20130038603A (ko) 자기 메모리 소자의 제조 방법
TW201342525A (zh) 具有矽穿孔之雙重鑲嵌結構及其製造方法
KR101087880B1 (ko) 반도체 소자의 제조방법
JP4382687B2 (ja) 半導体装置およびその製造方法
KR100791697B1 (ko) 반도체 소자의 금속 배선 구조 및 이의 형성 방법
TWI497574B (zh) 半導體結構
JP2005354046A (ja) 半導体装置の製造方法
JP2007036181A (ja) 半導体素子の形成方法
JP2006228792A (ja) 半導体装置及びその製造方法
JP2006228977A (ja) 半導体装置及び半導体装置の製造方法
JP5891753B2 (ja) 半導体装置の製造方法
CN107346743B (zh) 半导体结构及其制造方法
CN104051433A (zh) 防止在半导体加工过程中产生蚀刻电弧的系统和方法
JP6308067B2 (ja) 半導体装置の製造方法
US11769725B2 (en) Integrated circuit device and formation method thereof
TWI479600B (zh) 半導體裝置之製造方法
JP2007027234A (ja) 半導体装置及びその製造方法
JP6845483B2 (ja) 発光素子の製造方法
JP2009054879A (ja) 集積回路の製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110627

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110628

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110629

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110630

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120313

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120629

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120706

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120831

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120926

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151005

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 5101575

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151005

Year of fee payment: 3