TW201342525A - 具有矽穿孔之雙重鑲嵌結構及其製造方法 - Google Patents
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Abstract
一種具有矽穿孔之雙重鑲嵌結構及其製造方法。此方法包括提供具有導電結構之基材。在基材上依序形成第一、第二以及第三介電層。在第三介電層中形成溝槽。在第三介電層以及溝槽的表面上形成蝕刻終止層。在蝕刻終止層上形成光阻層且光阻層裸露出溝槽內之蝕刻終止層。於蝕刻終止層中形成具有傾斜側壁的第一開口。於第二介電層以及第一介電層中形成第二開口。蝕刻被第二開口以及第一開口所暴露出的基材以形成貫孔。移除光阻層以形成由溝槽以及貫孔所構成的雙重鑲嵌開口。於雙重鑲嵌開口之表面形成襯層。移除位於雙重鑲嵌開口之底部的襯層直至露出導電結構。於雙重鑲嵌開口內填入導電材料。
Description
本發明是有關於一種具有矽穿孔之雙重鑲嵌結構及其製造方法。
堆疊式半導體元件封裝是利用垂直堆疊的方式將多個半導體元件封裝於同一封裝結構中，如此可提升封裝密度以使封裝體小型化，且可利用立體堆疊的方式縮短半導體元件之間的訊號傳輸的路徑長度，以提升半導體元件之間訊號傳輸的速度，並可將不同功能的半導體元件組合於同一封裝體中。目前堆疊式半導體元件封裝的製作方法是將晶片堆疊於具有矽穿孔(Through Silicon Via，TSV)的晶圓載板上，以進行晶圓級的封裝，並且在完成封裝後對晶圓載板連同其上的封膠進行切割，以形成多個獨立的封裝單元。
另外，現在也已經有人將雙重金屬鑲嵌技術應用於矽穿孔製程中。然而，目前將雙重金屬鑲嵌技術應用於矽穿孔製程所存在的問題是，於形成矽穿孔之後的後續製程容易對矽穿孔上方的轉角產生過度蝕刻，而使得矽基材裸露出來。如此一來，當後續於矽穿孔中填入金屬材料之後，矽基材中的元件可能會經由裸露的矽基材而與所述金屬材料之間產生短路問題。
本發明提供一種具有矽穿孔之雙重鑲嵌結構及其製造方法，其可以避免在具有矽穿孔之雙重鑲嵌結構的製造過程之中使得矽穿孔上方的轉角產生過度蝕刻而裸露出矽基材的問題。
本發明提出一種具有矽穿孔之雙重鑲嵌結構的製造方法。此方法包括提供基材，基材具有第一表面以及第二表面，且在基材之第二表面上具有導電結構。在基材之第一表面上依序形成第一介電層、第二介電層以及第三介電層。在第三介電層中形成溝槽以露出第二介電層。在第三介電層以及溝槽的表面上形成蝕刻終止層。在蝕刻終止層上形成光阻層，且光阻層裸露出溝槽內之蝕刻終止層。以光阻層為蝕刻遮罩蝕刻蝕刻終止層，以於蝕刻終止層中形成第一開口，其中第一開口之側壁為傾斜側壁。利用光阻層以及蝕刻終止層作為蝕刻遮罩蝕刻第二介電層以及第一介電層，以於第二介電層以及第一介電層中形成第二開口。蝕刻被第二開口以及第一開口所暴露出的基材，以於基材中形成貫孔。移除光阻層以形成由溝槽以及貫孔所構成的雙重鑲嵌開口。於雙重鑲嵌開口之表面形成襯層。移除位於雙重鑲嵌開口之底部的襯層以使導電結構裸露出。於雙重鑲嵌開口內填入導電材料。
本發明提出一種具有矽穿孔之雙重鑲嵌結構，其包括基材、第一介電層、第二介電層、第三介電層、蝕刻終止層、導電材料以及襯層。基材具有第一表面以及第二表面，且在基材之第二表面上具有導電結構。第一介電層、第二介電層以及第三介電層依序堆疊於基材之第一表面上，且第三介電層中具有溝槽。蝕刻終止層位於溝槽的表面上，其中蝕刻終止層、第二介電層、第一介電層以及基材中具有貫孔以裸露出導電結構，且貫孔與溝槽相通以形成雙重鑲嵌開口，其中貫孔具有頂部側壁以及下部側壁，且頂部側壁與下部側壁不平行。導電材料填於雙重鑲嵌開口中。襯層位於導電材料與貫孔之頂部側壁及下部側壁之間，且位於導電材料與溝槽之側壁之間。
基於上述，本發明透過蝕刻終止層的設置，以在蝕刻終止層中形成傾斜側壁的第一開口。當後續於雙重鑲嵌開口之表面形成襯層時，所述襯層可順應性地覆蓋傾斜側壁上。如此一來，當於移除位於雙重鑲嵌開口之底部的襯層以使導電結構裸露出之過程之中，因雙重鑲嵌開口之貫孔上方之轉角為非垂直轉角且可被襯層所保護，因而不容易被過度蝕刻而裸露出基材。因此，雙重鑲嵌開口內的導電材料與矽基材之間可完整地被隔離開來，以避免短路問題的產生。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1至圖9是根據本發明一實施例之具有矽穿孔之雙重鑲嵌結構的製造方法的流程示意圖。請先參照圖1，提供基材100，基材100具有第一表面100a以及第二表面100b，且在基材100之第二表面100b上具有導電結構102。根據本實施例，基材100例如是矽基材(例如是晶圓)或是其他合適的半導體基材。在此，基材100中及/或基材100上已經形成有半導體元件(未繪示出)。一般來說，基材100之第一表面100a可稱為背表面，且基材100之第二表面100b可稱為頂表面。根據本實施例，在基材100之第二表面100b形成導電結構102的方法例如是先在基材100之第二表面100b上形成絕緣層106、104、103。在此，絕緣層104與另外兩層絕緣層106、103之間具有蝕刻選擇比。舉例來說，絕緣層106、104、103例如是氧化矽、氮化矽、氧化矽三層堆疊層或是氧化矽、氮氧化矽、氧化矽三層堆疊層，但本發明不以此為限。之後在絕緣層103中形成開口(未繪示出)，並且在絕緣層103之開口內填入導電材料，以形成導電結構102。導電結構102可為接觸插塞、導線或是半導體元件等等，且導電結構102與基材100中或基材100上之半導體元件(未繪示出)電性連接。在完成上述之導電結構102之後，接著在基材100之第一表面100a(底表面)上進行雙重鑲嵌製程。在進行所述雙重鑲嵌製程之前，可先在基材100之第二表面100b上形成覆蓋導電結構102之保護層20，且透過黏著層202將基材100固定於承載裝置200上。
接著，在基材100之第一表面100a上依序形成第一介電層110、第二介電層112以及第三介電層114。第一介電層110的厚度例如是介於500~5000，且材質包括氧化矽、氮化矽、高介電材料、高分子聚合物材料等合適的材。第二介電層112的厚度例如是介於500~5000，且材質包括氮化矽、氮化矽、高介電材料、高分子聚合物材料等合適的材質。第三介電層114的厚度例如是介於5000~5μm，且材質包括氧化矽、氮化矽、高介電材料、高分子聚合物材料等合適的材質。在此，第一介電層110與第三介電層114的材質可以是相同的，但本發明不以此為限。另外，第三介電層114與第二介電層112之間具有蝕刻選擇比。
請參照圖2，在第三介電層114中形成溝槽T以露出第二介電層112。在此，形成溝槽T之方法例如是先在第三介電層114上形成光阻層116，且光阻層116具有開口116a。之後利用光阻層116作為蝕刻遮罩以蝕刻第三介電層114而形成溝槽T，且溝槽T暴露出第二介電層112。在此，第三介電層114與第二介電層112之間存在有足夠的蝕刻選擇比，因此上述之蝕刻步驟可以終止於第二介電層112。
請參照圖3，移除光阻層116之後，在第三介電層114以及溝槽T的表面上形成蝕刻終止層120。在此，形成蝕刻終止層120的方法包括電漿化學氣相沈積法(PECVD)、次常壓化學氣相沈積(SA-CVD)、高密度電漿化學氣相沈積(HDP-CVD)或物理氣相沈積法(PVD)。蝕刻終止層120的厚度約為500~5000，因此蝕刻終止層120可共形地或是順應性地覆蓋在第三介電層114以及溝槽T的表面上。蝕刻終止層120的材質包括非晶碳化矽、氮化矽、氮氧化矽、聚乙醯胺(Polyimide)、四乙羥基矽(Tetra-Ethyl-Ortho-Silicate,TEOS)氧化物、苯並環丁烯(Benzocyclobutene,BCB)或聚苯噁唑(polybenzoxazole,PBO)。此外，蝕刻終止層120可以是單層結構或是多層結構。另外，蝕刻終止層120與第二介電層112的材質可以是相同的，但本發明不以此為限。
請參照圖4，在蝕刻終止層120上形成光阻層122。光阻層120具有開口120a以裸露出溝槽T內之蝕刻終止層120。接著，以光阻層122為蝕刻遮罩蝕刻所述蝕刻終止層120，以於蝕刻終止層120中形成第一開口O1，其中第一開口O1之側壁為傾斜側壁S1。換言之，第一開口O1之傾斜側壁S1與光阻層122之開口122a之側壁不平行，亦即第一開口O1之傾斜側壁S1與光阻層122之開口122a之側壁之間夾有鈍角夾角。根據本實施例，為了使得蝕刻終止層120之第一開口O1具有傾斜側壁S1，可以藉由調整蝕刻參數之方式來達成，所述蝕刻參數包括調整通入的氣體比例、射頻偏壓、功率以及蝕刻時間等等。
值得一提的是，在本實施例中，對蝕刻終止層120之蝕刻程序可使得蝕刻終止層120之第一開口O1具有傾斜側壁S1。根據另一實施例，若上述蝕刻程序執行時間較長，亦可進一步使得第一開口O1延伸至第二介電層112中。換言之，所述具有傾斜側壁S1之第一開口O1除了貫穿蝕刻終止層120之外，可進一步延伸至第二介電層112中，或甚至貫穿第二介電層112。
請參照圖5，利用光阻層122以及蝕刻終止層120作為蝕刻遮罩以蝕刻第二介電層112以及第一介電層110，以於第二介電層112以及第一介電層110中形成第二開口O2。在本實施例中，第二開口O2之側壁實質上為垂直側壁。換言之，第一開口O1之傾斜側壁S1以及第二開口O2之垂直側壁S2之間彼此不平行，亦即第一開口O1之傾斜側壁S1以及第二開口O2之垂直側壁S2之間夾有鈍角夾角。根據本實施例，為了使得第二介電層112以及第一介電層110之第二開口O2具有垂直側壁S2，可以藉由調整上述蝕刻步驟之蝕刻參數來達成，所述蝕刻參數包括調整通入的氣體比例、射頻偏壓、功率以及蝕刻時間等等。
值得一提的是，在本實施例中，上述具有垂直側壁S2之第二開口O2是形成在第一介電層110以及第二介電層112中。根據另一實施例，當具有傾斜側壁S1之第一開口O1除了貫穿蝕刻終止層120之外還延伸至第二介電層112中時，所述具有垂直側壁S2之第二開口O2則是形成在第一介電層110中。
之後，蝕刻被第二開口O2以及第一開口O1所暴露出的基材100以於基材100中形成貫孔V，如圖6所示。由於貫孔V貫穿基材100，因此貫孔V又可稱為矽穿孔。根據本實施例，形成貫孔V之方法是利用光阻層122以及蝕刻終止層120作為蝕刻遮罩以對被第二開口O2以及第一開口O1所暴露出的基材100進行蝕刻程序。對基材100所進行的蝕刻程序例如是Bosch型深反應離子蝕刻程序(Bosch-type deep reactive ion etching)。接著，繼續蝕刻基材100下方的絕緣層106，且所述蝕刻程序終止於絕緣層104。此時，所形成的貫孔V暴露出絕緣層104。
之後，移除光阻層122，以形成由溝槽T以及貫孔V所構成的雙重鑲嵌開口D，如圖7所示。接著，於雙重鑲嵌開口D之表面形成襯層130。在此，形成襯層130之方法例如是進行電漿增益型化學器相沈積法或低溫化學氣相沈積法。襯層130的厚度例如是500~5μm。襯層130包括絕緣材料，其例如是氧化矽、氮化矽、高介電材料、高分子聚合物材料等適合的高蝕刻選擇比等材質。在此，襯層130是共形地或是順應性地覆蓋在雙重鑲嵌開口D之表面。特別是，因先前蝕刻終止層120中之第一開口O1具有傾斜側壁S1(如圖5所示)，因此襯層130亦順應性地覆蓋此傾斜側壁S1。此外，值得一提的是，若襯層130是以低溫化學氣相沈積法形成，所形成的襯層130具有較低的階梯覆蓋性(step-coverage)，因而可使得位於雙重鑲嵌開口D之底部的襯層130厚度較薄，以利於後續蝕刻程序的進行。
之後，移除位於雙重鑲嵌開口D之底部的襯層130，並使得導電結構120裸露出，如圖8所示。在本實施例中，移除位於雙重鑲嵌開口D之底部的襯層130並使得導電結構120裸露出的方法例如是進行回蝕刻程序。所述回蝕刻程序例如是乾式蝕刻程序。值得一提的是，上述之回蝕刻程序除了移除雙重鑲嵌開口D之底部的襯層130之外，更移除了位於雙重鑲嵌開口D下方的絕緣層104，以使得導電結構102裸露出來。換言之，上述之回蝕刻程序終止於導電結構102。由於上述回蝕刻程序是採用等向蝕刻程序，因此於進行所述回蝕刻程序之後，位於雙重鑲嵌開口D之側壁的襯層130仍然會被保留下來。之後，可選擇性地進行蝕刻清潔步驟，以移除雙重鑲嵌開口D內之殘留物(例如有機高分子聚合物殘留物)。
請參照圖9，於雙重鑲嵌開口D內填入導電材料140，即可形成雙重鑲嵌結構，其中位於溝槽T內之導電材料140為導線結構，且位於貫孔(矽穿孔)V內之導電材料140為導電插塞結構。上述於雙重鑲嵌開口D內填入導電材料140的方法包括藉由沈積程序以於開口D內以及蝕刻終止層120上形成導電材料，之後藉由平坦化程序(例如是化學機械研磨法)移除雙重鑲嵌開口D外部的導電材料，即可形成所述雙重鑲嵌結構。上述之導電材料例如是金屬銅、金屬鎢或是其他合適的金屬材料。另外，根據其他實施例，在雙重鑲嵌開口內填入導電材料140之前，亦可進一步先在雙重鑲嵌開口D之表面形成晶種層以及阻障層。
以上述之方法所形成的具有矽穿孔之雙重鑲嵌結構如圖9所示，其包括基材100、第一介電層110、第二介電層112、第三介電層114、蝕刻終止層120、導電材料140以及襯層130。
基材100具有第一表面100a以及第二表面100b，且在基材100之第二表面100b上具有導電結構102。第一介電層110、第二介電層112以及第三介電層114依序堆疊於基材100之第一表面100a上，且第三介電層114中具有溝槽T。
蝕刻終止層120位於溝槽T的表面上，其中蝕刻終止層120、第二介電層112、第一介電層110以及基材100中具有貫孔V以裸露出導電結構102。貫孔V與溝槽T相通以形成雙重鑲嵌開口D，其中貫孔V具有頂部側壁S1以及下部側壁S2，頂部側壁S1與下部側壁S2不平行。
更詳細來說，貫孔V具有頂部貫孔V1以及下部貫孔V2。頂部貫孔V1是貫穿蝕刻終止層120，且頂部貫孔V1之側壁S1為傾斜側壁。下部貫孔V2是貫穿第二介電層112、第一介電層110以及基材100，且下部貫孔V2之側壁S2實質上為垂直側壁。因此，頂部側壁S1(傾斜側壁)與下部側壁S2(垂直側壁)不平行。
導電材料140填於雙重鑲嵌開口D中。襯層130位於導電材料140與貫孔V之側壁(頂部側壁S1及下部側壁S2)之間，且位於導電材料140與溝槽T之側壁之間。
綜上所述，上述之方法是透過於蝕刻終止層120中形成具有傾斜側壁S1之開口O1。當後續於雙重鑲嵌開口D之表面形成襯層130時，所述襯層130可順應性地覆蓋傾斜側壁S1上。如此一來，當於移除位於雙重鑲嵌開口D之底部的襯層130以使導電結構102裸露出之過程之中，因雙重鑲嵌開口D之貫孔V上方之轉角為非垂直轉角且可被襯層130所保護，因而不容易被過度蝕刻而裸露出基材100。因此，雙重鑲嵌開口D內的導電材料140與矽基材100之間可完整地被隔離開來，以避免短路問題的產生。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．基材
100a．．．第一表面
100b．．．第二表面
102．．．導電結構
103、104、106．．．絕緣層
110．．．第一介電層
112．．．第二介電層
114．．．第三介電層
116、122．．．光阻層
116a、122a．．．開口
120．．．蝕刻終止層
130．．．襯層
140．．．導電材料
O1．．．第一開口
O2．．．第二開口
S1．．．傾斜側壁
S2．．．垂直側壁
T．．．溝槽
V．．．貫孔
V1．．．頂部貫孔
V2．．．下部貫孔
D．．．雙重鑲嵌開口
200．．．承載裝置
202．．．黏著層
204．．．保護層
圖1至圖9是根據本發明一實施例之具有矽穿孔之雙重鑲嵌結構的製造方法的流程示意圖。
100．．．基材
100a．．．第一表面
100b．．．第二表面
102．．．導電結構
103、104、106．．．絕緣層
110．．．第一介電層
112．．．第二介電層
114．．．第三介電層
120．．．蝕刻終止層
130．．．襯層
140．．．導電材料
S1．．．傾斜側壁
S2．．．垂直側壁
T．．．溝槽
V．．．貫孔
V1．．．頂部貫孔
V2．．．下部貫孔
D．．．雙重鑲嵌開口
200．．．承載裝置
202．．．黏著層
204．．．保護層
Claims (20)
- 一種具有矽穿孔之雙重鑲嵌結構的製造方法，包括：提供一基材，該基材具有一第一表面以及一第二表面，且在該基材之該第二表面上具有一導電結構；在該基材之該第一表面上依序形成一第一介電層、一第二介電層以及一第三介電層；在該第三介電層中形成一溝槽以裸露出該第二介電層；在該第三介電層以及該溝槽的表面上形成一蝕刻終止層；在該蝕刻終止層上形成一光阻層，該光阻層裸露出該溝槽內之該蝕刻終止層；以該光阻層為蝕刻遮罩蝕刻該蝕刻終止層，以於該蝕刻終止層中形成一第一開口，其中該第一開口之側壁為一傾斜側壁；利用該光阻層以及該蝕刻終止層作為蝕刻遮罩蝕刻該第二介電層以及該第一介電層，以於該第二介電層以及該第一介電層中形成一第二開口；蝕刻被該第二開口以及該第一開口所暴露出的該基材，以於基材中形成一貫孔；移除該光阻層，以形成由該溝槽以及該貫孔所構成的一雙重鑲嵌開口；於該雙重鑲嵌開口之表面形成一襯層；移除位於該雙重鑲嵌開口之底部的該襯層以使該導電結構裸露出；以及於該雙重鑲嵌開口內填入一導電材料。
- 如申請專利範圍第1項所述之具有矽穿孔之雙重鑲嵌結構的製造方法，其中該第二開口之側壁實質上為一垂直側壁。
- 如申請專利範圍第1項所述之具有矽穿孔之雙重鑲嵌結構的製造方法，其中該第一開口之該傾斜側壁以及該第二開口之該垂直側壁之間彼此不平行。
- 如申請專利範圍第1項所述之具有矽穿孔之雙重鑲嵌結構的製造方法，其中移除位於該雙重鑲嵌開口之底部的該襯層的方法包括進行一回蝕刻程序。
- 如申請專利範圍第4項所述之具有矽穿孔之雙重鑲嵌結構的製造方法，其中於進行該回蝕刻程序之後，位於該雙重鑲嵌開口之側壁的該襯層被保留下來。
- 如申請專利範圍第1項所述之具有矽穿孔之雙重鑲嵌結構的製造方法，其中該蝕刻終止層與該第二介電層的材質相同。
- 如申請專利範圍第1項所述之具有矽穿孔之雙重鑲嵌結構的製造方法，其中該第一介電層與該第三介電層的材質相同。
- 如申請專利範圍第1項所述之具有矽穿孔之雙重鑲嵌結構的製造方法，其中該蝕刻終止層包括非晶碳化矽、氮化矽、氮氧化矽、聚乙醯胺(Polyimide)、四乙羥基矽(Tetra-Ethyl-Ortho-Silicate,TEOS)氧化物、苯並環丁烯(Benzocyclobutene,BCB)或聚苯噁唑(polybenzoxazole,PBO)。
- 如申請專利範圍第1項所述之具有矽穿孔之雙重鑲嵌結構的製造方法，其中形成該蝕刻終止層的方法包括進行電漿化學氣相沈積法(PECVD)、次常壓化學氣相沈積法(SA-CVD)、高密度電漿化學氣相沈積法(HDP-CVD)或物理氣相沈積法(PVD)。
- 如申請專利範圍第1項所述之具有矽穿孔之雙重鑲嵌結構的製造方法，其中形成該襯層之方法包括進行電漿化學氣相沈積法(PECVD)或低溫化學氣相沈積法。
- 如申請專利範圍第1項所述之具有矽穿孔之雙重鑲嵌結構的製造方法，其中該蝕刻終止層為一單層結構或是一多層結構。
- 如申請專利範圍第1項所述之具有矽穿孔之雙重鑲嵌結構的製造方法，其中該襯層包括一絕緣材料。
- 一種具有矽穿孔之雙重鑲嵌結構，包括：一基材，該基材具有一第一表面以及一第二表面，且在該基材之該第二表面上具有一導電結構；一第一介電層、一第二介電層以及一第三介電層，依序堆疊於該基材之該第一表面上，該第三介電層中具有一溝槽；一蝕刻終止層，位於該溝槽的一表面上，其中該蝕刻終止層、該第二介電層、該第一介電層以及該基材中具有一貫孔以裸露出該導電結構，且該貫孔與該溝槽相通以形成一雙重鑲嵌開口，其中該貫孔具有一頂部側壁以及一下部側壁，該頂部側壁與該下部側壁不平行；一導電材料，填於該雙重鑲嵌開口中；以及一襯層，位於該導電材料與該雙重鑲嵌開口之該貫孔之該頂部側壁及該下部側壁之間，且位於該導電材料與該重鑲嵌開口之該溝槽之一側壁之間。
- 如申請專利範圍第13項所述之具有矽穿孔之雙重鑲嵌結構，其中該貫孔具有一頂部貫孔以及一下部貫孔，該頂部貫孔之該頂部側壁為一傾斜側壁，且該下部貫孔之該下部側壁實質上為一垂直側壁。
- 如申請專利範圍第14項所述之具有矽穿孔之雙重鑲嵌結構，其中該頂部貫孔是貫穿該蝕刻終止層，且該下部貫孔是貫穿該第二介電層、該第一介電層以及該基材。
- 如申請專利範圍第13項所述之具有矽穿孔之雙重鑲嵌結構，其中該蝕刻終止層與該第二介電層的材質相同。
- 如申請專利範圍第13項所述之具有矽穿孔之雙重鑲嵌結構，其中該第一介電層與該第三介電層的材質相同。
- 如申請專利範圍第13項所述之具有矽穿孔之雙重鑲嵌結構，其中該蝕刻終止層包括非晶碳化矽、氮化矽、氮氧化矽、聚乙醯胺(Polyimide)、四乙羥基矽(Tetra-Ethyl-Ortho-Silicate,TEOS)氧化物、苯並環丁烯(Benzocyclobutene,BCB)或聚苯噁唑(polybenzoxazole,PBO)。
- 如申請專利範圍第13項所述之具有矽穿孔之雙重鑲嵌結構，其中該蝕刻終止層為一單層結構或是一多層結構。
- 如申請專利範圍第13項所述之具有矽穿孔之雙重鑲嵌結構，其中該襯層包括一絕緣材料。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN106252408B (zh) * | 2015-06-15 | 2019-08-23 | 台湾积体电路制造股份有限公司 | 具有互连结构的鳍式场效应晶体管(finfet)器件结构 |
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