KR20180050824A - 반도체 소자 및 그 제조 방법. - Google Patents

반도체 소자 및 그 제조 방법. Download PDF

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Abstract

반도체 소자는, 제1 및 제2 영역의 기판 상에 각각 제1 및 제2 층간 절연막들이 구비된다. 상기 제1 층간 절연막 상에 서로 이격되게 배치되는 제1 배선 구조물들이 구비된다. 상기 제2 층간 절연막에 포함되는 트렌치 내부에 제2 배선 구조물들이 구비된다. 상기 제1 배선 구조물 사이의 상기 제1 층간 절연막의 표면 및 상기 제1 배선 구조물의 측벽 및 상부면 상에만 선택적으로 증착되고, 절연 물질을 포함하는 절연 캡핑 구조물이 구비된다. 상기 제1 및 제2 배선 구조물들 상에, 상기 제1 배선 구조물들 사이에 에어 갭을 포함하는 제3 층간 절연막이 포함된다. 상기 반도체 소자는 기생 커패시턴스가 감소되고 높은 신뢰성을 가질 수 있다.

Description

반도체 소자 및 그 제조 방법. {A semiconductor device and method of manufacturing the semiconductor device}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 금속을 포함하는 배선 구조물을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근의 금속을 포함하는 배선 구조물들은 저저항을 가지며, 상기 배선 구조물들 사이의 이격되는 간격이 매우 좁다. 따라서, 상기 배선 구조물들 사이에는 기생 커패시턴스가 발생될 수 있으며, 이로인한 RC 지연(delay)가 발생될 수 있다. 따라서, 상기 배선 구조물들 사이에는 유전율이 낮은 절연 물질의 층간 절연막이 구비되거나 에어 갭이 구비될 수 있다.
본 발명의 목적은 높은 신뢰성을 갖는 배선 구조물을 포함하는 반도체 소자를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 제1 및 제2 영역의 기판 상에 각각 제1 및 제2 층간 절연막들이 구비될 수 있다. 상기 제1 층간 절연막 상에는 서로 이격되게 배치되는 제1 배선 구조물들이 구비될 수 있다. 상기 제2 층간 절연막에 포함되는 트렌치 내부에는 제2 배선 구조물들이 구비될 수 있다. 상기 제1 배선 구조물 사이의 상기 제1 층간 절연막의 표면 및 상기 제1 배선 구조물의 측벽 및 상부면 상에만 선택적으로 형성되고, 절연 물질을 포함하는 절연 캡핑 구조물이 구비될 수 있다. 상기 제1 및 제2 배선 구조물들 상에는 상기 제1 배선 구조물들 사이에 에어 갭을 포함하는 제3 층간 절연막이 구비될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 제1 층간 절연막이 형성될 수 있다. 상기 제1 층간 절연막 상에는 서로 이격되게 배치되는 제1 배선 구조물들이 구비될 수 있다. 상기 제1 배선 구조물 사이의 상기 제1 층간 절연막의 표면 및 상기 제1 배선 구조물의 측벽 및 상부면을 상에만 선택적으로 증착되고, 절연 물질을 포함하는 절연 캡핑 구조물이 구비될 수 있다. 상기 제1 배선 구조물들 상에는 상기 제1 배선 구조물들 사이에 에어 갭을 포함하는 제2 층간 절연막을 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 제1 및 제2 영역의 기판 상에, 트렌치들을 포함하는 예비 제1 층간 절연막을 형성할 수 있다. 상기 제1 및 제2 영역의 예비 제1 층간 절연막의 트렌치들 내에 각각 제1 및 제2 배선 구조물을 형성할 수 있다. 상기 제1 배선 구조물들 사이의 예비 제1 층간 절연막을 식각하여, 상기 제1 배선 구조물들 사이에는 제1 층간 절연막을 형성하고, 상기 제2 배선 구조물들 사이에는 제2 층간 절연막을 형성할 수 있다. 상기 제1 배선 구조물들 사이의 상기 제1 층간 절연막의 표면 및 상기 제1 배선 구조물의 측벽 및 상부면을 상에만 선택적으로 증착하여, 절연 물질을 포함하는 절연 캡핑 구조물을 형성할 수 있다. 상기 제1 및 제2 배선 구조물들 상에, 상기 제1 배선 구조물들 사이에 에어 갭을 포함하는 제3 층간 절연막을 형성할 수 있다.
예시적인 실시예들에 따른 반도체 소자는 제1 배선 구조물들 사이에 에어 갭이 포함되고, 상기 제1 배선 구조물 사이의 제1 층간 절연막의 표면 및 상기 제1 배선 구조물의 측벽 및 상부면을 덮는 캡핑 구조물이 구비될 수 있다. 상기 캡핑 구조물에 의해 상기 제1 배선 구조물에 발생될 수 있는 신뢰성 불량을 억제할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 2 내지 도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 16은 도 15에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 17은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 18 및 19는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 20은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 1을 참조하면, 상기 반도체 소자는 기판(100) 상에 형성되는 제1, 제2 및 제3 층간 절연막들(102a, 102b, 134) 및 제1 및 제2 배선 구조물들(109a, 109b)을 포함할 수 있다. 또한, 제1 캡핑 패턴(110) 및 절연 캡핑 구조물(130)을 포함할 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
상기 기판(100)은 제1 영역 및 제2 영역을 포함할 수 있다. 상기 제1 영역은 양 측에 에어 갭을 갖는 상기 제1 배선 구조물(109a)이 형성되는 영역이고, 상기 제2 영역은 양 측에 에어 갭을 갖지 않는 제2 배선 구조물(109a)이 형성되는 영역일 수 있다.
상기 제1 영역의 기판(100) 상에는 상기 제1 층간 절연막(102a)이 형성될 수 있다. 상기 제1 층간 절연막(102a)은 저유전 물질을 포함할 수 있다. 상기 제1 층간 절연막(102a)은 예를 들어, 실리콘 질화물보다 낮은 유전율을 갖는 저유전 물질(low-K material)을 사용하여 형성할 수 있다. 상기 저유전 물질은 비유전율이 3.9 이하일 수 있으며, 바람직하게는 2.2 이하일 수 있다. 상기 저유전 물질은 다공성을 가지며, 상기 공극에 의해 저유전율을 가질 수 있다. 상기 제1 층간 절연막(102a)은 예를 들어, 탄소가 도핑된 실리콘 산화물(SiCOH), 불소가 도핑된 실리콘 산화물(F-SiO2), 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ, MSSQ 등과 같은 무기 폴리머 등을 포함할 수 있다.
상기 제2 영역의 기판(100) 상에는 상기 제2 층간 절연막(102b)이 형성될 수 있다. 상기 제2 층간 절연막(102b)은 상기 제1 층간 절연막(102a)과 실질적으로 동일한 물질을 포함할 수 있다. 상기 제2 층간 절연막(102b)의 상부면은 상기 제1 층간 절연막(102a)의 상부면보다 높게 위치할 수 있다.
상기 제1 층간 절연막(102a) 상에는 상기 제1 배선 구조물들(109a)이 구비될 수 있다. 상기 각 제1 배선 구조물(109a)의 저면은 상기 제1 배선 구조물들(109a) 사이의 제1 층간 절연막(102a)의 상부면과 동일하거나 더 낮게 위치할 수 있다. 상기 제1 배선 구조물들(109a)은 제1 방향으로 연장될 수 있으며, 상기 제1 방향과 실질적으로 수직한 제2 방향으로 서로 이격될 수 있다.
상기 제2 층간 절연막(102b)에는 트렌치들(104)이 구비되고, 상기 트렌치(104) 내부에 상기 제2 배선 구조물들(109b)이 구비될 수 있다. 상기 제2 배선 구조물들(109b)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향으로 서로 이격될 수 있다. 상기 제2 배선 구조물들(109b)의 사이에는 상기 제2 층간 절연막(102b)이 채워질 수 있다.
상기 각 제2 배선 구조물(109b)의 상부면은 상기 제2 층간 절연막(102b)의 상부면과 실질적으로 동일한 평면 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 배선 구조물(109a)의 상부면은 상기 제2 배선 구조물(109b)의 상부면과 실질적으로 동일한 평면 상에 위치할 수 있다. 이와는 달리, 상기 제1 배선 구조물(109a)의 상부면이 식각 공정에 의해 다소 소모되어, 상기 제1 배선 구조물(109a)의 상부면이 상기 제2 배선 구조물(109b)의 상부면보다 다소 낮게 위치할 수도 있다.
상기 제1 배선 구조물(109a)은 제1 베리어 패턴(106a) 및 제1 금속 패턴(108a)을 포함하고, 상기 제2 배선 구조물(109b)은 제2 베리어 패턴(106b) 및 제2 금속 패턴(108b)을 포함할 수 있다.
상기 제1 및 제2 베리어 패턴(106a, 106b)은 탄탈륨, 티타늄, 탄탈륨 질화물, 티타늄 질화물, 몰리브덴, 루테늄, 코발트 등과 같은 금속 및/또는 금속 질화물을 포함할 수 있다. 상기 제1 및 제2 금속 패턴(108a, 108b)은 구리, 텅스텐, 알루미늄 등을 포함할 수 있다.
상기 제1 캡핑 패턴(110)은 상기 제2 배선 구조물(109b)의 상부면에 구비될 수 있다. 상기 제1 캡핑 패턴(110)은 상기 제1 및 2 층간 절연막(102a, 102b) 및 상기 제1 배선 구조물(109a)의 상부면에는 구비되지 않을 수 있다. 상기 제1 캡핑 패턴(110)은 도전성 물질을 포함할 수 있으며, 예를들어 코발트를 포함할 수 있다.
상기 제1 캡핑 패턴(110) 및 상기 제2 층간 절연막(102b) 상에는 제1 캡핑 마스크(112a)가 덮혀 있을 수 있다. 상기 제1 캡핑 마스크(112a)는 예를들어, 실리콘 탄질화물(SiCN), 실리콘 탄산화물(SiCO), 실리콘 질화물 또는 실리콘 산탄질화물(SiOCN)을 포함할 수 있다.
상기 절연 캡핑 구조물(130)은 제1 배선 구조물(109a)의 표면 및 상기 제1 층간 절연막(102a) 표면 상에 구비될 수 있다. 즉, 상기 제2 영역에 형성되는 제1 캡핑 마스크(112a)의 상부면에는 상기 절연 캡핑 구조물(130)이 구비되지 않을 수 있다.
상기 절연 캡핑 구조물(130)은 절연성을 갖는 물질을 포함할 수 있다. 상기 절연 캡핑 구조물(130)은 상기 제1 층간 절연막(102a)의 표면 상에 형성되는 제2 캡핑 패턴(130a)과 상기 제1 배선 구조물(109a)의 표면 상에 형성되는 제3 캡핑 패턴(130b)을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 캡핑 패턴(130a)에 포함되는 물질은 상기 제3 캡핑 패턴(130b)에 포함되는 물질에 추가하여 산소가 더 포함될 수 있다. 이와는 달리, 상기 제2 및 3 캡핑 패턴들(130a, 130b)은 실질적으로 동일한 물질을 포함할 수도 있다.
상기 절연 캡핑 구조물(130)은 절연성을 갖는 금속 질화물, 금속 산화물, 금속 산 질화물 등을 포함할 수 있다. 상기 절연 캡핑 구조물은 알루미늄 합금 일 수 있으며, 예를들어, 알루미늄 질화물, 알루미늄 산 질화물, 알루미늄 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 배선 구조물(109a)의 표면 상에는 알루미늄 질화막이 형성되고, 상기 제1 층간 절연막(102a) 표면 상에는 알루미늄 산 질화막이 형성될 수 있다.
상기 절연 캡핑 구조물(130), 제1 캡핑 마스크(112a) 및 제2 층간 절연막(102b)의 측벽을 따라 컨포멀하게 라이너막(132)이 구비될 수 있다. 상기 라이너막(132)은 예를들어, 실리콘 탄질화물, 실리콘 탄산화물, 실리콘 질화물 또는 실리콘 산탄질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 라이너막(132)은 상기 제1 캡핑 마스크(112a)와 실질적으로 동일한 물질을 포함할 수 있다. 일부 실시예에서, 상기 라이너막(132)은 구비되지 않을 수 있다.
상기 제3 층간 절연막(134)은 상기 라이너막(132) 상에 형성될 수 있다. 상기 제3 층간 절연막(134)은 상기 제1 배선 구조물들(109a) 사이의 갭 부위를 유지하면서 형성될 수 있다. 따라서, 상기 제1 배선 구조물들(109a) 사이에는 에어 갭(136)이 구비될 수 있다.
상기 에어 갭(136)은 상기 제2 및 제3 캡핑 패턴들(130a, 130b) 및 상기 제3 층간 절연막(134)에 의해 정의될 수 있다.
상기 제3 층간 절연막(134), 라이너막(132) 및 제1 캡핑 마스크(112a)를 관통하여 상기 제2 배선 구조물(109b) 상의 제1 캡핑 패턴(110)과 접촉하는 콘택 플러그(143)가 구비될 수 있다. 따라서, 상기 콘택 플러그(143)는 상기 제2 배선 구조물(109b)과 전기적으로 연결될 수 있다. 다른 예로, 상기 콘택 플러그(143)의 하부면이 상기 제2 배선 구조물(109b)과 직접 접촉될 수도 있다.
상기 콘택 플러그(143)는 제3 베리어 패턴(140) 및 제3 금속 패턴(142)을 포함할 수 있다. 예시적인 실시예에서, 상기 제3 금속 패턴(142)은 상기 제1 및 제2 금속 패턴(108a, 108b)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 반도체 소자는 양 측에 에어 갭(136)을 갖는 제1 배선 구조물(109a)이 포함될 수 있다. 즉, 상기 제1 배선 구조물들(109a) 사이에는 유전율이 약 1인 공기를 포함하는 에어 갭(136)이 형성되기 때문에, 상기 제1 배선 구조물들(109a) 사이의 기생 커패시턴스가 매우 감소될 수 있다. 따라서, 상기 제1 배선 구조물(109a)은 RC 지연 등의 문제가 감소될 수 있으며 고 성능을 가질 수 있다.
상기 제1 배선 구조물(109a)의 표면 상에는 상기 절연 캡핑 구조물(130)이 구비됨으로써, 상기 제1 배선 구조물(109a)에 포함되는 금속의 확산 및 마이그레이션이 감소될 수 있다. 또한, 상기 제1 층간 절연막(102a) 표면 상에 상기 절연 캡핑 구조물(130)이 형성됨에 따라, 상기 제1 층간 절연막(102a) 표면의 수분이 제거될 수 있어서 상기 수분이 원인이 되는 경시 절연 파괴(Time Dependent Dielectric Breakdown, TDDB) 불량이 감소될 수 있다. 그러므로, 상기 제1 배선 구조물(109a)을 포함하는 반도체 소자의 신뢰성이 높아질 수 있다.
상기 반도체 소자는 양 측에 저유전 물질의 제2 층간 절연막이 채워지는 제2 배선 구조물들(109b)이 포함될 수 있다. 상기 제2 배선 구조물들(109b) 상에는 상기 절연 캡핑 구조물(130)이 구비되지 않을 수 있다. 또한, 상기 콘택 플러그(143)는 상기 제1 배선 구조물(109a)보다 구조적 안정성이 높은 상기 제2 배선 구조물(109b) 상에 형성될 수 있다. 상기 절연 캡핑 구조물(130)이 형성되지 않음에 따라 상기 콘택 플러그(143)의 낫 오픈 불량이 감소될 수 있다.
도 2 내지 도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 제1 영역 및 제2 영역을 포함하는 기판(100)이 마련된다.
상기 기판(100) 상에 예비 제1 층간 절연막(102)을 형성하고, 상기 예비 제1 층간 절연막(102) 일부에 트렌치들(104)을 형성한다. 상기 제1 영역의 트렌치들(104) 내부에는 제1 베리어 패턴(106a) 및 제1 금속 패턴(108a)을 포함하는 제1 배선 구조물(109a)을 형성한다. 상기 제2 영역의 트렌치들(104) 내부에는 제2 베리어 패턴(106b) 및 제2 금속 패턴(108b)을 포함하는 제2 배선 구조물(109b)을 형성한다.
상기 예비 제1 층간 절연막(102)은 저유전 물질(low-K material)을 사용하여 형성할 수 있다. 상기 예비 제1 층간 절연막(102)은 예를 들어, 탄소가 도핑된 실리콘 산화물(SiCOH), 불소가 도핑된 실리콘 산화물(F-SiO2), 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ, MSSQ 등과 같은 무기 폴리머 등을 포함하도록 형성할 수 있다.
상기 예비 제1 층간 절연막(102)은 스핀 코팅 공정, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다.
상기 트렌치(104)는 상기 예비 제1 층간 절연막(102) 상에 식각 마스크를 형성하고, 상기 식각 마스크를 이용하여 상기 예비 제1 층간 절연막(102)의 일부를 이방성 식각하여 형성될 수 있다.
예시적인 실시예에서, 상기 트렌치(104)는 제1 방향으로 연장될 수 있고, 복수의 트렌치들(104)은 상기 제1 방향과 수직한 제2 방향으로 서로 이격되게 배치될 수 있다.
상기 트렌치들(104) 내부에 상기 제1 및 제2 배선 구조물들(109a, 109b)이 형성될 수 있다.
상기 제1 및 제2 배선 구조물들(109a, 109b)을 형성하기 위하여, 먼저, 상기 트렌치(104)의 내벽 및 저면 및 상기 예비 제1 층간 절연막(102)의 상부면을 따라 베리어막을 형성한다. 상기 베리어막은 예를 들어, 탄탈륨, 티타늄, 탄탈륨 질화물, 티타늄 질화물, 몰리브덴, 루테늄, 코발트 등과 같은 금속 및/또는 금속 질화물을 사용하여 형성할 수 있다. 상기 베리어막은 1층 또는 2층 이상의 적층 구조로 형성할 수 있다. 상기 베리어막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 또는 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다.
상기 베리어막 상에 상기 트렌치(104) 내부를 완전히 채우는 금속막을 형성한다. 상기 금속막은 구리, 텅스텐 알루미늄 등을 포함할 수 있다. 이하에서, 상기 금속막은 구리를 포함하는 것으로 설명한다.
상기 베리어막 상에 시드 구리막(도시안됨)을 형성한다. 이 후, 전해 도금 공정을 수행하여 상기 트렌치(104)의 나머지 부분을 채우고 구리를 포함하는 금속막을 형성한다. 예시적인 실시예에서, 상기 시드 구리막은 구리를 타겟으로 하는 물리 기상 증착(PVD) 공정을 사용하여 형성될 수 있다.
이 후, 상기 예비 제1 층간 절연막(102)의 상부면이 노출되도록 상기 금속막 및 베리어막을 평탄화한다. 상기 평탄화는 기계 화학적 연마(Chemical Mechanical Polishing: CMP) 공정을 통해 수행된다. 따라서, 상기 제1 영역에는 상기 제1 배선 구조물(109a)이 형성되고, 상기 제2 영역에는 상기 제2 배선 구조물(109b)이 형성될 수 있다.
도 3을 참조하면, 상기 제1 및 제2 배선 구조물들(109a, 109b) 상에 선택적으로 제1 캡핑 패턴(110)을 형성한다. 즉, 상기 예비 제1 층간 절연막(102)의 상부면에는 상기 제1 캡핑 패턴(110)이 형성되지 않을 수 있다.
상기 제1 캡핑 패턴(110)은 금속 표면 상에만 선택적으로 증착되는 특성을 갖는 물질 및 증착 공정을 사용하여 형성할 수 있다. 또한, 상기 제1 캡핑 패턴(110)은 예를들어, 실리콘 산화물 상에는 증착되지 않는 특성을 갖는 물질 및 증착 공정을 사용하여 형성할 수 있다.
상기 제1 캡핑 패턴(110)은 도전성 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 캡핑 패턴(110)은 코발트를 포함할 수 있다. 상기 제1 캡핑 패턴(110)은 예를들어 PVD 공정을 통해 형성할 수 있다. 상기 제1 캡핑 패턴(110)은 상기 제1 배선 구조물(109a)에 포함되는 금속의 확산을 방지하기 위하여 제공될 수 있다. 또한, 상기 제1 캡핑 패턴(110)은 후속 공정 시 상기 제1 배선 구조물(109a)에 흡습이 되는 것을 방지할 수 있다.
도 4를 참조하면, 상기 제1 캡핑 패턴(110) 및 예비 제1 층간 절연막(102) 상에 제1 캡핑 마스크막(112)을 형성한다. 상기 제1 캡핑 마스크막(112) 상에 마스크 구조물(114)을 형성한다. 또한, 상기 마스크 구조물(114) 상에, 상기 제1 영역을 노출하고 상기 제2 영역을 덮는 식각 마스크(116)를 형성한다.
상기 제1 캡핑 마스크막(112)은 이 후의 식각 공정에서 상기 에어 갭을 형성하기 위한 마스크로 제공될 수 있다. 상기 제1 캡핑 마스크막(112)은 하부의 제2 배선 구조물(109b)에 포함되는 금속의 확산을 방지하기 위한 캡핑막으로 제공될 수 있다. 또한, 상기 제1 캡핑 마스크막(112)은 후속 공정 시 상기 제1 배선 구조물(109a)이 흡습되는 것을 방지할 수 있다.
상기 제1 캡핑 마스크막(112)은 예를들어, 실리콘 탄질화물(SiCN), 실리콘 탄산화물(SiCO), 실리콘 질화물 또는 실리콘 산탄질화물(SiOCN)을 포함할 수 있다.
상기 마스크 구조물(114)은 상기 제1 캡핑 마스크막(112)을 패터닝하기 위한 마스크를 형성하기 위한 막들일 수 있다. 상기 마스크 구조물(114)은 복수의 막들이 적층될 수 있다. 예를들어, 상기 마스크 구조물(114)은 티타늄 질화막(114a), 제1 실리콘 산 질화막(114b), 스핀온 하드 마스크막(114c) 및 제2 실리콘 산 질화막(114d)이 적층되는 구조를 가질 수 있다. 상기 식각 마스크(116)는 포토레지스트 패턴을 포함할 수 있다.
도 5를 참조하면, 상기 식각 마스크(116)를 사용하여 상기 마스크 구조물(114)에 포함되는 각 층들을 순차적으로 식각한다. 계속하여, 상기 제1 캡핑 마스크막(112)을 식각하여 제1 캡핑 마스크(112a)를 형성한다.
상기 제1 캡핑 마스크(112a)는 상기 제2 영역의 예비 제1 층간 절연막(102) 및 제1 캡핑 패턴(110) 상을 덮을 수 있다. 또한, 상기 제1 영역의 예비 제1 층간 절연막(102) 및 제1 캡핑 패턴(110)의 상부면은 노출될 수 있다. 상기 식각 공정을 수행하는 동안, 상기 노출된 제1 영역의 예비 제1 층간 절연막(102) 상부면은 데미지가 발생될 수 있다.
한편, 상기 식각 공정들이 순차적으로 수행하는 동안, 상기 제2 영역에 형성된 식각 마스크(116) 및 마스크 구조물(114)도 제거될 수 있다.
도 6을 참조하면, 상기 제1 캡핑 마스크(112a)에 의해 노출되는 상기 제1 영역의 예비 제1 층간 절연막(102)의 상부를 식각한다. 상기 식각 공정은 플라즈마를 이용하는 건식 식각을 포함할 수 있다.
상기 식각을 수행하면, 상기 제1 영역의 예비 제1 층간 절연막의 상부 표면은 식각 데미지가 발생된 제1 데미지 부위(118) 가 생성될 수 있다.
도 7을 참조하면, 상기 제1 영역의 예비 제1 층간 절연막(102)의 상부 표면을 일부 두께만큼 습식 식각 공정에 의해 제거할 수 있다. 예를들어, 상기 식각 공정에서, 상기 예비 제1 층간 절연막의 상기 제1 데미지 부위(118)가 모두 제거될 수 있다. 예시적인 실시예에서, 상기 습식 식각 공정에서 사용되는 식각액은 불산(HF)을 포함할 수 있다.
상기 건식 및 습식 식각 공정 중에, 상기 제1 배선 구조물(109a) 상에 형성되는 제1 캡핑 패턴(110)은 일부 또는 전부가 제거될 수 있다.
도 8을 참조하면, 상기 제1 영역의 예비 제1 층간 절연막(102)을 플라즈마 처리하여, 상기 제1 영역의 예비 제1 층간 절연막(102)에 제2 데미지 부위(120)를 형성한다. 상기 제2 데미지 부위(120)는 후속 공정에서 에어 갭이 형성되는 부위를 정의할 수 있다. 따라서, 상기 제2 데미지 부위(120)의 저면은 상기 제1 배선 구조물(109a)의 저면과 동일하거나 상기 제1 배선 구조물(109a)의 저면보다 높게 형성될 수 있다.
후속의 식각 공정에서, 상기 제2 데미지 부위(120)는 상기 식각 데미지를 받지 않은 제2 영역의 예비 제1 층간 절연막(102)보다 높은 식각율을 가질 수 있다.
예시적인 실시예에서, 상기 플라즈마 처리 공정을 수행할 때 NH3 가스를 사용할 수 있다.
도 9를 참조하면, 상기 제2 데미지 부위(120)를 습식 식각 공정에 의해 제거할 수 있다. 예시적인 실시예에서, 상기 습식 식각 공정에서 사용되는 식각액은 불산(HF)을 포함할 수 있다.
상기 식각 공정을 수행하면, 상기 제1 영역에 형성되는 제1 배선 구조물들(109a) 사이의 예비 제1 층간 절연막(102)이 제거됨으로써 제1 층간 절연막(102a)이 형성될 수 있다. 따라서, 상기 제1 배선 구조물들(109a) 사이에는 갭이 생성될 수 있다. 한편, 상기 제2 영역에 형성되는 제2 배선 구조물들(109b) 사이에는 예비 제1 층간 절연막(102)이 그대로 남아 있으며, 이를 상기 제2 층간 절연막(102b)으로 칭할 수 있다. 즉, 상기 제2 배선 구조물들(109b) 사이에는 제2 층간 절연막(102b)이 채워지며 갭이 생성되지 않을 수 있다.
이 전 공정에서 상기 제2 데미지 부위(120)가 형성됨으로써, 상기 식각 공정에서 상기 제2 데미지 부위(120)를 빠르게 식각할 수 있으며, 에어 갭이 형성될 부위까지 정확하게 식각되도록 할 수 있다.
상기 습식 식각 공정을 수행할 때, 상기 제1 배선 구조물들(109a) 상에 형성되는 제1 캡핑 패턴(110)은 전부 제거될 수 있다. 따라서, 상기 제1 배선 구조물들(109a)의 상부면이 노출될 수 있다. 한편, 상기 제2 영역에는 상기 제1 캡핑 마스크(112a)가 형성되어 있으므로, 상기 건식 및 습식 식각 공정을 수행한 이 후에도 상기 제2 배선 구조물들(109b) 상에는 상기 제1 캡핑 패턴(110)이 구비될 수 있다.
일부 다른 실시예에서, 상기 예비 제1 층간 절연막(102)은 건식 식각 공정을 통해 식각될 수 있다. 즉, 도 5에 도시된 구조의 상기 예비 제1 층간 절연막을 형성하고, 상기 예비 제1 층간 절연막(102)을 플라즈마를 이용하는 건식 식각 공정을 통해 식각함으로써, 도 9에 도시된 구조를 형성할 수도 있다.
도 10을 참조하면, 상기 제1 배선 구조물들(109a)의 표면 및 상기 제1 층간 절연막(102a) 표면 상에 선택적으로 절연 캡핑 구조물(130)을 형성한다. 즉, 상기 제2 영역의 제1 캡핑 마스크(112a)의 상부면에는 상기 절연 캡핑 구조물(130)이 형성되지 않을 수 있다. 상기 절연 캡핑 구조물(130)은 상기 제1 층간 절연막(102a) 표면 및 상기 제1 배선 구조물들(109a)의 표면 상에 컨포멀하게 형성될 수 있다.
상기 절연 캡핑 구조물(130)은 절연성을 갖는 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 절연 캡핑 구조물(130)은 0.1㎚ 내지 10㎚의 두께로 형성할 수 있다.
상기 절연 캡핑 구조물(130)은 상기 제1 층간 절연막 표면 상에 형성되는 제2 캡핑 패턴(130a) 및 상기 제1 배선 구조물의 표면 상에 형성되는 제3 캡핑 패턴(130b)을 포함할 수 있다. 상기 제2 및 제3 캡핑 패턴들(130a, 130b)은 라이너 형태를 가지면서 서로 연결된 형상을 가질 수 있다. 예시적인 실시예에서, 상기 제2 캡핑 패턴(130a)에 포함되는 물질은 상기 제3 캡핑 패턴(130b)에 포함되는 물질에 추가적으로 산소가 더 포함될 수 있다. 일부 실시예에서, 상기 제2 및 3 캡핑 패턴들(130a, 130b)은 실질적으로 동일한 물질을 포함할 수도 있다.
상기 절연 캡핑 구조물(130)은 실리콘 산화물 및 금속 표면 상에 선택적으로 증착되는 특성을 갖는 물질 및 증착 공정을 사용하여 형성될 수 있다. 또한, 상기 절연 캡핑 구조물(130)은 예를들어, 실리콘 탄질화물, 실리콘 탄산화물, 실리콘 질화물 또는 실리콘 산탄질화물 상에는 증착되지 않는 특성을 갖는 물질 및 증착 공정을 사용하여 형성할 수 있다.
상기 절연 캡핑 구조물(130)은 절연성을 갖는 금속 질화물, 금속 산화물, 금속 산 질화물 등을 포함할 수 있다. 상기 절연 캡핑 구조물(130)은 알루미늄 합금을 포함할 수 있으며, 예를들어, 알루미늄 질화물, 알루미늄 산 질화물, 알루미늄 산화물을 포함할 수 있다.
상기 절연 캡핑 구조물(130)은 250℃ 내지 450℃의 공정 온도에서 형성될 수 있으며, 화학 기상 증착법 또는 원자층 적층법을 통해 형성할 수 있다.
예시적인 실시예에서, 상기 절연 캡핑 구조물(130)은 알루미늄 소오스 가스 및 질소 소오스 가스를 사용하는 화학 기상 증착법 또는 원자층 적층법을 통해 증착 공정을 통해 형성할 수 있다. 이 경우, 상기 제1 배선 구조물(109a)의 표면 상에는 알루미늄 질화막이 형성되고, 상기 제1 층간 절연막(102a)의 표면 상에는 알루미늄 산 질화막이 형성될 수 있다.
상기 제1 배선 구조물들(109a)의 표면 상에 상기 절연 캡핑 구조물(130)이 형성됨으로써, 상기 제1 배선 구조물들(109a)에 포함되는 금속의 확산 및 마이그레이션이 감소될 수 있다. 또한, 상기 제1 층간 절연막(102a)의 표면 상에 상기 절연 캡핑 구조물(130)이 형성됨에 따라, 상기 제1 층간 절연막(102a) 표면의 수분이 제거될 수 있어서 상기 수분이 원인이 되는 경시 절연 파괴 불량이 감소될 수 있다. 그러므로, 상기 제1 배선 구조물들(109a)을 포함하는 반도체 소자의 신뢰성이 높아질 수 있다.
한편, 상기 제2 영역에 형성되는 제1 캡핑 마스크(112a)의 상부면에 상기 절연 캡핑 구조물이 형성되면, 후속 공정에서 상기 절연 캡핑 구조물의 제거가 용이하지 않다. 때문에, 상기 제1 캡핑 마스크(112a)를 관통하여 상기 제2 배선 구조물들(109b)과 연결되는 콘택 플러그들을 형성하는 공정에서 콘택 낫 오픈 불량이 발생될 수 있다. 그러나, 상기 제2 영역에 형성되는 제1 캡핑 마스크(112a)의 상부면에는 상기 절연 캡핑 구조물(130)이 형성되지 않기 때문에, 상기 콘택 낫 오픈 불량이 감소될 수 있다.
도 11을 참조하면, 상기 절연 캡핑 구조물(130), 제1 캡핑 마스크(112a) 및 제2 층간 절연막(102b)의 측벽을 따라 컨포멀하게 라이너막(132)을 형성한다.
상기 라이너막(132)은 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 형성할 수 있다. 상기 라이너막(132)은 예를들어, 실리콘 탄질화물, 실리콘 탄산화물, 실리콘 질화물 또는 실리콘 산탄질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 라이너막(132)은 상기 제1 캡핑 마스크(112a)와 실질적으로 동일한 물질로 형성될 수 있다. 일부 실시예에서, 상기 라이너막을 형성하는 공정을 수행하지 않을 수도 있다.
도 12를 참조하면, 상기 라이너막(132) 상에 제3 층간 절연막(134)을 형성한다.
상기 제3 층간 절연막(134)은 스텝커버러지 특성이 좋지 않은 증착 특성을 갖도록 형성할 수 있다. 따라서, 상기 제1 배선 구조물들(109a) 사이에는 상기 제3 층간 절연막(134)이 채워지지 않음으로써, 상기 제1 배선 구조물들(109a) 사이의 에어 갭(136)이 형성될 수 있다. 그러나, 상기 제2 배선 구조물들(109b) 사이에는 제2 층간 절연막(102b)이 채워져 있으므로, 상기 제2 배선 구조물들(109b) 사이에는 에어 갭이 형성되지 않을 수 있다.
상기 제3 층간 절연막(134)은 저유전 물질, 예를 들어, 탄소가 도핑된 실리콘 산화물(SiCOH), 불소가 도핑된 실리콘 산화물(F-SiO2), 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ, MSSQ 등과 같은 무기 폴리머 등을 포함하도록 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 제3 층간 절연막(134)은 제1 및 제2 층간 절연막(102a, 102b)과 실질적으로 동일한 물질을 포함하도록 형성할 수 있다.
도 13을 참조하면, 상기 제3 층간 절연막(134), 라이너막(132) 및 제1 캡핑 마스크(112a)의 일부를 식각하여, 상기 제2 배선 구조물(109b)의 상부면에 형성된 제1 캡핑 패턴(110)을 노출하는 콘택홀(138)을 형성한다.
일부 실시예에서, 도시되지는 않았지만, 상기 식각 공정에서 상기 제1 캡핑 패턴(110) 식각될 수 있으며, 이 경우, 상기 콘택홀(138)에는 상기 제2 배선 구조물(109b)의 상부면이 노출될 수 있다.
양 측에 상기 에어 갭(136)을 포함하는 제1 배선 구조물들(109a)은 양 측에 상기 제2 층간 절연막(102b)이 채워진 상기 제2 배선 구조물들(109b)에 비해 구조적 안정성이 좋지 못하므로, 상기 콘택홀(138)은 상기 제2 배선 구조물(109b) 상에 형성되는 것이 더 바람직할 수 있다.
상기에서 설명한 것과 같이, 상기 제1 캡핑 마스크(112a)의 상부면에는 상기 절연 캡핑 구조물(130)이 형성되지 않으므로, 상기 콘택홀(138)을 용이하게 형성할 수 있다.
도 14를 참조하면, 상기 콘택홀(138) 내부에 도전 물질을 채워넣어 콘택 플러그(143)를 형성한다. 상기 도전 물질은 금속을 포함할 수 있다.
예시적인 실시예에서, 상기 콘택 플러그(143)는 제3 베리어 패턴(140) 및 제3 금속 패턴(142)을 포함할 수 있다.
예를들어, 상기 콘택홀(138)의 측벽 및 저면 및 제3 층간 절연막(134) 상에 베리어막을 형성하고, 상기 베리어막 상에 상기 콘택홀(138) 내부를 완전히 채우는 금속막을 형성한다. 상기 금속막은 구리, 텅스텐 알루미늄 등을 포함할 수 있다. 이 후, 상기 제3 층간 절연막(134)의 상부면이 노출되도록 상기 금속막 및 베리어막을 평탄화한다. 따라서, 상기 제3 베리어 패턴(140) 및 제3 금속 패턴(142)을 포함하는 콘택 플러그(143)가 형성될 수 있다. 예시적인 실시예에서, 상기 제3 금속 패턴(142)은 상기 제1 및 제2 금속 패턴(108a, 108b)과 실질적으로 동일한 물질을 포함할 수 있다.
전술한 공정들을 수행함으로써 배선 구조물들을 포함하는 상기 반도체 장치가 완성된다.
도 15는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
상기 반도체 소자는 상기 제1 및 제2 배선 구조물 상에 상부 캡핑 패턴이 더 포함되는 것을 제외하고는, 도 1을 참조로 설명한 반도체 소자와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 15를 참조하면, 상기 반도체 소자의 제1 및 제2 배선 구조물들(109a, 109b) 상에는 상부 캡핑 패턴(111)이 각각 구비된다.
상기 제1 배선 구조물(109a)은 제1 베리어 패턴(106a) 및 제1 금속 패턴(108a)을 포함하고, 상기 제2 배선 구조물(109b)은 제2 베리어 패턴(106b) 및 제2 금속 패턴(108b)을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 금속 패턴들(108a, 108b)은 구리를 포함할 수 있다.
예시적인 실시예에서, 상기 상부 캡핑 패턴(111)은 망간을 포함할 수 있다. 상기 상부 캡핑 패턴(111)에는 미량의 구리를 포함할 수 있다.
상기 상부 캡핑 패턴(111)은 상기 제1 및 제2 금속 패턴들(108a, 108b) 상에 구비될 수 있으며, 상기 제1 및 제2 베리어 패턴(106b, 106b)과도 접촉될 수 있다. 즉, 상기 상부 캡핑 패턴(111)은 상기 제1 금속 패턴(108a)의 상부면 및 상기 절연 캡핑 구조물(130) 사이와, 상기 제2 금속 패턴(108b)의 상부면 및 제1 캡핑 패턴(110) 사이에 각각 구비될 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 금속 패턴들(108a, 108b)의 상부면은 상기 제2 층간 절연막(102b)의 상부면보다 낮게 위치할 수 있다.
상기 상부 캡핑 패턴(111)은 상기 제2 층간 절연막(102b)에 형성되는 트렌치(104) 내부에 위치할 수 있다. 예시적인 실시예에서, 상기 상부 캡핑 패턴(111)의 상부면은 상기 제2 층간 절연막(102b)의 상부면과 실질적으로 동일하게 위치할 수 있다.
도시하지는 않았지만, 일부 실시예에서, 상기 상부 캡핑 패턴(111)은 상기 제1 및 제2 금속 패턴들(108a, 108b)의 표면을 둘러싸는 형상을 가질 수 있다. 이 경우, 상기 상부 캡핑 패턴(111)은 상기 제1 베리어 패턴(106a) 및 제1 금속 패턴(108a) 사이와 상기 제1 금속 패턴(108a)의 상부면과, 상기 제2 베리어 패턴(106b) 및 제2 금속 패턴(108b) 사이와 상기 제2 금속 패턴(108b)의 상부면에 형성될 수 있다.
상기 상부 캡핑 패턴(111)에 의해 구리의 확산이 방지될 수 있다.
도 16은 도 15에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
상기 반도체 소자는 도 2 내지 도 14를 참조로 설명한 것과 실질적으로 동일하거나 유사한 공정을 통해 형성할 수 있다. 다만, 상기 제1 및 제2 배선 구조물들을 형성하는 공정에서, 상기 상부 캡핑 패턴이 함께 형성되도록 할 수 있다.
도 16을 참조하면, 먼저, 도 2를 참조로 설명한 것과 같이, 상기 기판(100) 상에 예비 제1 층간 절연막(102)을 형성하고, 상기 예비 제1 층간 절연막(102) 일부를 이방성 식각하여 트렌치들(104)을 형성한다. 또한, 상기 트렌치(104)의 내벽 및 저면 및 상기 예비 제1 층간 절연막(102)의 상부면을 따라 베리어막을 형성한다.
상기 베리어막 상에 시드 구리막(도시안됨)을 형성한다. 이 후, 전해 도금 공정을 수행하여 상기 트렌치(104)의 나머지 부분을 채우는 예비 구리막을 형성한다. 상기 전해 도금 공정은 구리 이온 및 미량의 망간 이온을 함유한 전해질 용액 및 첨가제를 사용하여 수행될 수 있다. 일 실시예에 있어서, 상기 전해질 용액의 구리 원료로는 황산 구리, 메탄 술폰산 구리 등과 같은 알킬 술폰산 구리 등을 포함할 수 있다. 상기 전해 도금 공정을 통해 형성되는 예비 구리막은 구리 및 미량의 망간을 포함할 수 있다. 상기 전해 도금 공정을 통해 형성되는 예비 구리막은 구리 및 미량의 망간을 포함할 수 있다.
상기 예비 구리막을 어닐링한다. 상기 어닐링 공정은 200 내지 450도의 온도에서 수행될 수 있다. 상기 어닐링을 수행하면, 상기 예비 구리막에 포함되어 있는 망간 원자들이 상기 예비 구리막의 상부로 마이그레이션하게 하게 되어, 상기 예비 구리막은 구리막 및 상기 구리막 상부를 덮는 망간을 포함하는 상부 캡핑막으로 변화될 수 있다.
이 후, 상기 예비 제1 층간 절연막의 상부면이 노출되도록 상기 구리막, 상부 캡핑막 및 베리어막을 평탄화한다. 따라서, 상기 제1 영역에 형성된 상기 트렌치(104) 내부에는 제1 베리어 패턴(106a), 제1 금속 패턴(108a) 및 상부 캡핑 패턴(111)을 형성하고, 상기 제2 영역에 형성된 상기 트렌치(104) 내부에 제2 베리어 패턴(106b), 제2 금속 패턴(108b) 및 상부 캡핑 패턴(111)을 형성한다.
계속하여, 도 3 내지 도 14를 참조로 설명한 것과 실질적으로 동일하거나 유사한 공정을 수행한다. 따라서, 도 15에 도시된 반도체 소자를 제조할 수 있다.
도 17은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
상기 반도체 소자는 도 1을 참조로 설명한 반도체 소자의 각 구성 요소들을 포함하며, 일부 구성 요소들을 더 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 17을 참조하면, 기판(100) 상에 하부 구조물이 포함할 수 있다. 상기 하부 구조물 상에 상기 제1, 제2 및 제3 층간 절연막들(102a, 102b, 134), 상기 제1 및 제2 배선 구조물들(109a, 109b), 콘택 플러그(143), 제1 캡핑 패턴(110) 및 절연 캡핑 구조물(130)을 포함할 수 있다. 또한, 상기 제3 층간 절연막(134) 상에 제4 및 제5 층간 절연막들(144, 154) 및 제3 배선 구조물들(149) 등을 포함할 수 있다.
상기 하부 구조물은 로직 회로를 구성하기 위한 단위 소자들일 수 있으며, 예를들어, 트랜지스터(92), 하부 층간 절연막(94), 하부 배선 등을 포함할 수 있다. 예시적인 실시예에서, 상기 기판(100)에는 액티브 영역 및 필드 영역을 구분하기 위한 소자 분리 패턴(90)이 구비될 수 있다. 또한, 상기 기판(100)에는 트랜지스터들(92)이 구비될 수 있다. 상기 트랜지스터들을 덮는 하부 층간 절연막(94)이 구비될 수 있다.
상기 하부 구조물 상에는 상기 도 1을 참조로 설명한 것과 실질적으로 동일한 구조물이 구비될 수 있다.
일부 실시예에서, 도시하지는 않았지만, 상기 하부 구조물 상에는 상기 도 15를 참조로 설명한 것과 동일한 구조물이 구비될 수도 있다.
상기 제4 층간 절연막(144)은 상기 제3 층간 절연막(134) 상에 구비되고, 상부 트렌치들(145)을 포함할 수 있다. 상기 상부 트렌치(145) 내부에는 상기 제3 배선 구조물들(149)이 구비될 수 있다. 상기 제3 배선 구조물들(149)은 제1 방향으로 연장될 수 있으며, 상기 제1 방향과 수직한 제2 방향으로 서로 이격될 수 있다. 상기 제3 배선 구조물들(149)의 사이에는 상기 제4 층간 절연막(144)으로 채워지며, 에어 갭이 형성되지 않을 수 있다. 상기 제3 배선 구조물들(149) 중의 적어도 일부는 상기 콘택 플러그(143)와 접촉할 수 있다.
예시적인 실시예에서, 상기 제3 배선 구조물들(149)은 상기 기판(100)의 제1 영역 및 제2 영역 상에 형성될 수 있다.
상기 제3 배선 구조물(149)은 제4 베리어 패턴(146) 및 제4 금속 패턴(148)을 포함할 수 있다.
상기 제4 캡핑 패턴(150)은 상기 제3 배선 구조물(149)의 상부면에 구비될 수 있다. 상기 제4 캡핑 패턴(150)은 상기 제4 층간 절연막(144)의 상부면에는 형성되지 않을 수 있다. 상기 제4 캡핑 패턴(150)은 도전성 물질을 포함할 수 있으며, 예를들어 코발트를 포함할 수 있다. 상기 제4 캡핑 패턴(150)은 상기 제1 캡핑 패턴(110)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 제4 캡핑 패턴(150) 및 제4 층간 절연막(144) 상에 제2 캡핑 마스크막(152)이 구비될 수 있다. 상기 제2 캡핑 마스크막(152)은 예를들어, 실리콘 탄질화물(SiCN), 실리콘 탄산화물(SiCO), 실리콘 질화물 또는 실리콘 산탄질화물(SiOCN)을 포함할 수 있다. 상기 제2 캡핑 마스크막(152)은 상기 제1 캡핑 마스크(112a)와 실질적으로 동일한 물질을 포함할 수 있다.
상기 제5 층간 절연막(154)은 상기 제2 캡핑 마스크막(152) 상에 형성될 수 있다.
이와같이, 반도체 소자는 다층으로 적층되는 배선 구조물들이 포함될 수 있다. 일부 층에는 양 측에 에어 갭(136)을 포함하는 제1 배선 구조물(109a) 및 양 측에 에어 갭을 포함하지 않는 제2 배선 구조물들(109b)이 포함될 수 있다. 또한, 일부 층에는 에어 갭을 포함하지 않는 제3 배선 구조물들(149)이 포함될 수 있다.
도 18 및 19는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 18을 참조하면, 기판(100) 상에 하부 구조물을 형성한다.
예시적인 실시예에서, 상기 기판(100)에 액티브 영역 및 필드 영역을 구분하기 위한 소자 분리 패턴(90)을 형성하고, 상기 기판(100)에 트랜지스터들(92)을 형성할 수 있다. 또한, 상기 트랜지스터를 덮는 하부 층간 절연막을 형성할 수 있다. 도시되지는 않았지만, 상기 하부 층간 절연막 내에 하부 배선을 형성할 수 있다.
상기 하부 구조물 상에 도 2 내지 도 14를 참조로 설명한 것과 실질적으로 동일한 공정을 수행한다. 따라서, 상기 하부 구조물 상에 도 1에 도시된 구조물을 형성할 수 있다.
일부 실시예에서, 상기 하부 구조물 상에 도 16을 참조로 설명한 것과 실질적으로 동일한 공정을 수행할 수도 있다. 이 경우, 상기 하부 구조물 상에는 도 15에 도시된 구조물이 형성될 수 있다.
도 19를 참조하면, 상기 제3 층간 절연막(134) 상에 제4 층간 절연막(144)을 형성하고, 상기 제4 층간 절연막(144)의 일부를 식각하여 상부 트렌치들(145)을 형성한다. 상기 상부 트렌치들(145) 중의 적어도 일부는 상기 콘택 플러그(143)를 노출할 수 있다.
상기 상부 트렌치들(145) 내부에 상기 제4 베리어 패턴(146) 및 제4 금속 패턴(148)을 포함하는 제3 배선 구조물(149)을 형성한다. 상기 제3 배선 구조물(149)을 형성하는 공정은 도 2를 참조로 설명한 상기 제1 및 제2 배선 구조물들(109a, 109b)을 형성하는 공정과 실질적으로 동일할 수 있다.
상기 제3 배선 구조물들(149) 상에 제4 캡핑 패턴(150)을 형성한다. 상기 제4 캡핑 패턴(150)을 형성하는 공정은 도 3을 참조로 설명한 제1 캡핑 패턴(110)을 형성하는 공정과 실질적으로 동일할 수 있다.
다시, 도 17을 참조하면, 상기 제4 층간 절연막(144) 및 상기 제4 캡핑 패턴(150) 상에 제2 캡핑 마스크막(152)을 형성한다.
상기 제2 캡핑 마스크막(152)을 형성하는 공정은 도 4를 참조로 설명한 제1 캡핑 마스크막(112)을 형성하는 공정과 실질적으로 동일할 수 있다.
이 후, 상기 제2 캡핑 마스크막(152) 상에 제5 층간 절연막(154)을 형성한다.
따라서, 다층의 배선 구조물을 포함하는 반도체 소자를 제조할 수 있다.
도 20은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
상기 반도체 소자는 도 1을 참조로 설명한 반도체 소자의 각 구성 요소들을 포함하며, 일부 구성 요소들을 더 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 20을 참조하면, 기판 상에 하부 구조물이 포함할 수 있다. 상기 하부 구조물 상에 상기 제1, 제2 및 제3 층간 절연막들(102a, 102b, 134), 상기 제1 및 제2 배선 구조물들(109a, 109b), 콘택 플러그(143), 제1 캡핑 패턴(110) 및 절연 캡핑 구조물(130)을 포함할 수 있다. 또한, 상기 제3 층간 절연막(134) 상에 제4 내지 제6 층간 절연막들(144a, 144b, 154a), 제3 및 제4 배선 구조물들(149a, 149b) 등을 포함할 수 있다.
상기 하부 구조물은 로직 회로를 구성하기 위한 단위 소자들일 수 있으며, 도 17을 참조로 설명한 것과 동일할 수 있다.
상기 하부 구조물 상에는 상기 도 1을 참조로 설명한 구조물이 구비될 수 있다. 일부 실시예에서, 도시되지는 않았지만, 상기 하부 구조물 상에는 도 15를 참조로 설명한 구조물이 구비될 수도 있다.
상기 제4 층간 절연막(144a)은 에어 갭이 형성되는 부위의 아래에 위치하는 제3 층간 절연막(134) 상에 구비될 수 있다. 상기 제5 층간 절연막(144b)은 에어 갭이 포함되지 않는 부위의 아래에 위치하는 제3 층간 절연막(134) 상에 구비될 수 있다.
상기 제4 층간 절연막(144a) 상부면 및 상기 제5 층간 절연막의 내부 및 상부면에는 도 1을 참조로 설명한 것과 실질적으로 동일한 배선들이 구비될 수 있다.
구체적으로, 상기 제4 층간 절연막(144a) 상에 상기 제3 배선 구조물들(149a)이 구비되고, 상기 제5 층간 절연막(144b)에는 제4 배선 구조물들(149b)이 구비될 수 있다. 상기 제3 배선 구조물(149a)은 제3 베리어 패턴(146a) 및 제3 금속 패턴(148a)을 포함하고, 상기 제4 배선 구조물(149b)은 제4 베리어 패턴(146b) 및 제4 금속 패턴(148b)을 포함할 수 있다. 상기 제3 및 제4 배선 구조물들(149a, 149b)은 각각 제1 및 제2 배선 구조물들(109a, 109b)과 실질적으로 동일한 구조를 가질 수 있다.
상기 제4 배선 구조물(149b) 상에는 제4 캡핑 패턴(150a)이 구비될 수 있다. 또한, 상기 제5 층간 절연막(144b) 및 제4 캡핑 패턴(150a) 상에는 상기 제2 캡핑 마스크(152a)가 구비될 수 있다.
상기 제3 배선 구조물(149a)의 표면 및 상기 제4 층간 절연막(144a) 표면 상에 상부 절연 캡핑 구조물(156)이 구비될 수 있다. 상기 상부 절연 캡핑 구조물(156)은 상기 제4 층간 절연막(144a) 표면 상에 구비되는 제5 캡핑 패턴(156a) 및 상기 제3 배선 구조물(149a)의 표면 상에 구비되는 제6 캡핑 패턴(156b)을 포함할 수 있다. 상기 상부 절연 캡핑 구조물(156), 제2 캡핑 마스크(152a) 및 제5 층간 절연막(144b)의 측벽을 따라 컨포멀하게 상부 라이너막(158)이 구비될 수 있다.
상기 제4 배선 구조물들(159b) 중의 적어도 일부는 상기 콘택 플러그(143)와 접촉될 수 있다.
상기 제6 층간 절연막(154a)은 상기 상부 라이너막(158) 상에 형성될 수 있다. 상기 제6 층간 절연막(154a)은 상기 제3 배선 구조물들(149a) 사이의 갭 부위를 유지하도록 형성될 수 있다. 따라서, 상기 제3 배선 구조물들(149a) 사이에는 상부 에어 갭(160)이 구비될 수 있다.
예시적인 실시예에서, 도시된 것과 같이, 상기 상부 에어 갭(160)을 포함하는 영역은 상기 제1 영역과 수직 방향으로 나란하게 배치될 수 있다. 일부 실시예에서, 상기 상부 에어 갭(160)을 포함하는 영역은 상기 제1 영역과 수직 방향으로 나란하지 않게 배치될 수도 있다. 예를들어, 상기 상부 에어 갭(160)을 포함하는 영역은 상기 제2 영역과 수직 방향으로 나란하게 배치될 수도 있다.
이와같이, 반도체 소자는 다층으로 적층되는 배선 구조물들이 포함될 수 있다. 각 층에는 양 측에 에어 갭을 포함하는 배선 구조물들 및 양 측에 에어 갭을 포함하지 않는 배선 구조물들이 포함될 수 있다.
도 20에 도시된 반도체 소자는 다음의 방법으로 제조할 수 있다.
먼저, 도 18 및 도 19를 참조로 설명한 공정들을 동일하게 수행하여, 도 19에 도시된 구조를 형성한다. 계속하여, 도 5 내지 도 13을 참조로 설명한 것과 실질적으로 동일한 공정을 수행한다. 따라서, 도 20에 도시된 반도체 소자를 제조할 수 있다.
본 발명은 배선 구조물을 포함하는 다양한 반도체 소자에 이용될 수 있다.
100 : 기판 102a : 제1 층간 절연막
102b : 제2 층간 절연막 104 : 트렌치
109a : 제1 배선 구조물 109b : 제2 배선 구조물
110 : 제1 캡핑 패턴 112a : 제1 캡핑 마스크
111 : 상부 캡핑 패턴 114 : 마스크 구조물
130 : 절연 캡핑 구조물 132 : 라이너막
134 : 제3 층간 절연막 136 : 에어 갭
143 : 콘택 플러그 149a : 제3 배선 구조물
149b : 제4 배선 구조물 150, 150a : 제4 캡핑 패턴
152a : 제2 캡핑 마스크 156 : 상부 절연 캡핑 구조물
160 : 상부 에어 갭

Claims (20)

  1. 제1 및 제2 영역의 기판 상에 각각 구비되는 제1 및 제2 층간 절연막들;
    상기 제1 층간 절연막 상에 구비되고 서로 이격되게 배치되는 제1 배선 구조물들;
    상기 제2 층간 절연막에 포함되는 트렌치 내부에 구비되는 제2 배선 구조물들;
    상기 제1 배선 구조물 사이의 상기 제1 층간 절연막의 표면 및 상기 제1 배선 구조물의 측벽 및 상부면 상에만 선택적으로 구비되고, 절연 물질을 포함하는 절연 캡핑 구조물; 및
    상기 제1 및 제2 배선 구조물들 상에 구비되고, 상기 제1 배선 구조물들 사이에 에어 갭을 포함하는 제3 층간 절연막을 포함하는 반도체 소자.
  2. 제1 항에 있어서, 상기 절연 캡핑 구조물은 알루미늄 합금 물질을 포함하는 반도체 소자.
  3. 제1 항에 있어서, 상기 절연 캡핑 구조물은 상기 제1 배선 구조물 사이의 상기 제1 층간 절연막의 표면 상에 구비되는 제2 캡핑 패턴 및 상기 제1 배선 구조물의 측벽 및 상부면 상에 구비되는 제3 캡핑 패턴을 포함하는 반도체 소자.
  4. 제3 항에 있어서, 상기 제2 캡핑 패턴은 알루미늄 산 질화물을 포함하고, 상기 제3 캡핑 패턴은 알루미늄 질화물을 포함하는 반도체 소자.
  5. 제1 항에 있어서, 상기 제2 배선 구조물 상부면에는 도전성을 갖는 물질을 포함하는 제1 캡핑 패턴을 더 포함하는 반도체 소자.
  6. 제1 항에 있어서, 상기 제2 층간 절연막 및 제2 배선 구조물 상을 덮는 제1 캡핑 마스크를 더 포함하는 반도체 소자.
  7. 제6 항에 있어서, 상기 제1 캡핑 마스크는 실리콘 탄질화물(SiCN), 실리콘 탄산화물(SiCO), 실리콘 질화물 또는 실리콘 산탄질화물(SiOCN)을 포함하는 반도체 소자.
  8. 제8 항에 있어서, 상기 절연 캡핑 구조물 및 제1 캡핑 마스크 상에 라이너막을 더 포함하는 반도체 소자.
  9. 제8 항에 있어서, 상기 제3 층간 절연막, 상기 제1 캡핑 마스크를 관통하고, 상기 제2 배선 구조물과 전기적으로 연결되는 콘택 플러그를 더 포함하는 반도체 소자.
  10. 제1 항에 있어서, 상기 제1 및 제2 배선 구조물은 각각 베리어 패턴 및 구리를 포함하는 금속 패턴을 포함하는 반도체 소자.
  11. 제10 항에 있어서, 상기 제1 및 제2 배선 구조물의 상부면에 각각 망간을 포함하는 상부 캡핑 패턴을 더 포함하는 반도체 소자.
  12. 제1 항에 있어서,
    상기 제3 층간 절연막 상에 구비되는 제4 층간 절연막; 및
    상기 제4 층간 절연막의 트렌치 내부에 구비되는 제3 배선 구조물들을 더 포함하는 반도체 소자.
  13. 제12 항에 있어서, 상기 제4 층간 절연막 및 제3 배선 구조물 상을 덮는 제2 캡핑 마스크막을 더 포함하는 반도체 소자.
  14. 제12 항에 있어서, 상기 제4 층간 절연막 상에는 양 측으로 상부 에어갭을 포함하는 제4 배선 구조물이 더 포함되는 반도체 소자.
  15. 제14 항에 있어서,
    상기 제4 배선 구조물 사이의 상기 제4 층간 절연막의 표면 및 상기 제4 배선 구조물의 측벽 및 상부면 상에만 선택적으로 구비되고, 절연 물질을 포함하는 상부 절연 캡핑 구조물이 더 포함되는 반도체 소자.
  16. 기판 상에 형성되는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 구비되고, 서로 이격되게 배치되는 제1 배선 구조물들;
    상기 제1 배선 구조물 사이의 상기 제1 층간 절연막의 표면 및 상기 제1 배선 구조물의 측벽 및 상부면 상에만 선택적으로 구비되고, 절연 물질을 포함하는 절연 캡핑 구조물; 및
    상기 제1 배선 구조물들 상에 구비되고, 상기 제1 배선 구조물들 사이에 에어 갭을 포함하는 제2 층간 절연막을 포함하는 반도체 소자.
  17. 제16 항에 있어서, 상기 절연 캡핑 구조물은 알루미늄 합금을 포함하는 반도체 소자.
  18. 제16 항에 있어서, 상기 제1 층간 절연막의 일부에 트렌치가 구비되고, 상기 트렌치 내부에 제2 배선 구조물이 더 포함되는 반도체 소자.
  19. 제16 항에 있어서, 상기 제2 배선 구조물 상에는 도전성을 갖는 물질을 포함하는 제1 캡핑 패턴이 더 구비되는 반도체 소자.
  20. 제16 항에 있어서, 상기 제2 층간 절연막을 관통하여 상기 제2 배선 구조물과 전기적으로 연결되는 콘택 플러그를 더 포함하는 반도체 소자.
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