KR20160122364A - 반도체 장치 및 그 제조 방법 - Google Patents

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안상훈
유우경
김병희
박영주
이내인
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Abstract

반도체 장치는 기판 상에 순차적으로 적층된 적어도 하나 이상의 제1 저유전막을 포함하는 제1 저유전막 구조물, 기판의 적어도 일부 및 제1 저유전막 구조물을 관통하는 관통 전극 구조물, 및 제1 저유전막 구조물 내에 관통 전극 구조물과 이격되도록 형성되어 관통 전극 구조물의 측벽을 둘러싸는 제1 차단막 패턴 구조물을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 배선 구조물을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
RC 지연(RC delay)에 의한 크로스 톡(cross-talk) 방지를 위해서 구리 배선 및 이의 저면 및 측벽을 둘러싸는 배리어막을 포함하는 배선 구조물들 사이에 에어 갭을 형성할 수 있다. 상기 에어 갭을 형성하기 위해서 상기 배선 구조물들 사이의 층간 절연막 부분을 제거하게 되는데, 이때 상기 배선 구조물들의 상부 가장자리 부분도 함께 제거될 수 있다. 이에 따라, 전계가 상기 구리 배선의 상부 가장자리로 집중되어, 상기 배선 구조물을 포함하는 반도체 장치의 신뢰성이 악화될 수 있다.
본 발명의 일 과제는 높은 신뢰성을 갖는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 과제는 높은 신뢰성을 갖는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 실시예들에 따른 반도체 장치는 복수 개의 배선 구조물들 및 층간 절연막 구조물을 포함한다. 상기 배선 구조물들은 서로 이격되며, 각각이 금속 패턴 및 배리어막 패턴을 포함한다. 상기 배리어막 패턴은 상기 금속 패턴의 측벽, 저면 및 상면 가장자리는 커버하고, 상기 금속 패턴의 상면 가운데 부분은 커버하지 않는다. 상기 층간 절연막 구조물은 상기 배선 구조물들을 수용하며, 상기 배선 구조물들 사이에 에어 갭을 갖는다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 각 배선 구조물들의 상면 및 적어도 일 측벽을 커버하는 확산 방지 절연막을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 확산 방지 절연막은 상기 각 배선 구조물들의 양 측벽들 중에서 상기 에어 갭에 인접한 측벽을 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 확산 방지 절연막은 상기 에어 갭의 저면 및 측벽을 정의할 수 있다.
예시적인 실시예들에 있어서, 상기 확산 방지 절연막은 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 탄산화물(SiCO) 또는 실리콘 산탄질화물(SiOCN)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막 구조물은 순차적으로 적층된 제1 및 제2 층간 절연막들을 포함할 수 있으며, 상기 확산 방지 절연막은 상기 제1 및 제2 층간 절연막들 사이에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 에어 갭의 상면은 상기 제2 층간 절연막에 의해 정의될 수 있고, 상기 에어 갭의 저면 및 측벽은 상기 확산 방지 절연막에 의해 정의될 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제2 층간 절연막들은 저유전 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제2 층간 절연막들은 탄소가 도핑된 실리콘 산화물(SiCOH)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 배선 구조물들은 하부와, 상기 하부와 일체적으로 형성되며, 상기 하부보다 큰 폭을 갖는 상부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 금속 패턴은 구리, 알루미늄 또는 텅스텐을 포함할 수 있고, 상기 배리어막 패턴은 탄탈륨 질화물, 티타늄 질화물, 탄탈륨 또는 티타늄을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 금속 패턴의 상면은 가장자리의 높이에 비해 가운데의 높이가 더 높을 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 다른 실시예들에 따른 반도체 장치는 복수 개의 제1 배선 구조물들, 복수 개의 제2 배선 구조물들, 및 층간 절연막 구조물을 포함한다. 상기 제1 배선 구조물들은 서로 이격되며, 각각이 금속 패턴 및 배리어막 패턴을 포함한다. 또한, 상기 제2 배선 구조물들은 서로 이격되며, 각각이 금속 패턴 및 배리어막 패턴을 포함한다. 상기 배리어막 패턴은 상기 금속 패턴의 측벽, 저면 및 상면 가장자리는 커버하고, 상기 금속 패턴의 상면 가운데 부분은 커버하지 않는다. 상기 층간 절연막 구조물은 상기 제1 및 제2 배선 구조물들을 수용하며, 상기 제1 배선 구조물들 사이에 에어 갭을 갖는다.
예시적인 실시예들에 있어서, 상기 제1 배선 구조물들이 서로 이격된 거리는 상기 제2 배선 구조물들이 서로 이격된 거리보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 제1 및 제2 배선 구조물들의 상면을 각각 커버하는 제1 확산 방지 절연막 구조물 및 제2 확산 방지 절연막 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 확산 방지 절연막 구조물은 상기 각 제1 배선 구조물들의 양 측벽들 중에서 상기 에어 갭에 인접한 측벽을 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 확산 방지 절연막 구조물은 상기 에어 갭의 저면 및 측벽을 정의할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 배선 구조물들의 상면을 커버하는 상기 제2 확산 방지 절연막 구조물의 두께는 상기 제1 배선 구조물들 중에서 양 측에 각각 상기 에어 갭이 형성된 제1 배선 구조물들의 상면을 커버하는 상기 제1 확산 방지 절연막 구조물 부분의 두께보다 더 두꺼울 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막 구조물은 순차적으로 적층된 제1 및 제2 층간 절연막들을 포함할 수 있으며, 상기 각 제1 및 제2 확산 방지 절연막 구조물들은 상기 제1 및 제2 층간 절연막들 사이에 형성될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 또 다른 실시예들에 따른 반도체 장치는 액티브 핀, 복수 개의 게이트 구조물들, 소스/드레인 층, 콘택 플러그들, 복수 개의 배선 구조물들 및 층간 절연막 구조물을 포함한다. 상기 액티브 핀은 기판 상에 형성된 소자 분리막 패턴에 의해 정의된다. 상기 복수 개의 게이트 구조물들은 상기 액티브 핀 상에 형성되어 서로 이격된다. 상기 소스/드레인 층은 상기 각 게이트 구조물들에 인접한 상기 액티브 핀 상에 형성된다. 상기 콘택 플러그들은 상기 소스/드레인 층들 상에 각각 형성된다. 상기 복수 개의 배선 구조물들은 상기 콘택 플러그들 상에 각각 형성되며, 금속 패턴, 및 상기 금속 패턴의 측벽, 저면 및 상면 가장자리는 커버하고, 상기 금속 패턴의 상면 가운데 부분은 커버하지 않는 배리어막 패턴을 각각 포함한다. 상기 층간 절연막 구조물은 상기 배선 구조물들을 수용하며, 상기 배선 구조물들 사이에 에어 갭을 갖는다.
예시적인 실시예들에 있어서, 상기 각 게이트 구조물들은 순차적으로 적층된 게이트 절연막 패턴 및 게이트 전극을 포함할 수 있으며, 상기 게이트 절연막 패턴 및 상기 게이트 전극은 각각 고유전 물질 및 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극의 저면 및 측벽은 상기 게이트 절연막 패턴에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 상기 각 소스/드레인 층들은 실리콘, 실리콘 탄화물 혹은 실리콘-게르마늄을 포함하는 에피택시얼 층일 수 있다.
예시적인 실시예들에 있어서, 상기 복수 개의 배선 구조물들은 복수 개의 제1 배선 구조물들 및 복수 개의 제2 배선 구조물들을 포함할 수 있고, 상기 제1 배선 구조물들이 서로 이격된 거리는 상기 제2 배선 구조물들이 서로 이격된 거리보다 작을 수 있으며, 상기 에어 갭은 상기 제1 배선 구조물들 사이에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 각 제1 배선 구조물들의 상면 및 상기 에어 갭에 인접한 측벽을 커버하는 제1 확산 방지 절연막 구조물, 및 상기 각 제2 배선 구조물들의 상면을 커버하는 제2 확산 방지 절연막 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 배선 구조물들의 상면을 커버하는 상기 제2 확산 방지 절연막 구조물의 두께는 상기 제1 배선 구조물들 중에서 양 측에 상기 에어 갭이 형성된 제1 배선 구조물들의 상면을 커버하는 상기 제1 확산 방지 절연막 구조물 부분의 두께보다 더 두꺼울 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 제1 층간 절연막 상의 각 트렌치들을 채우는 배선 구조물을 형성한다. 상기 배선 구조물들 사이의 상기 제1 층간 절연막 부분을 리모트 플라스마(remote plasma) 방식으로 식각하여 리세스를 형성한다. 상기 리세스의 내벽, 상기 배선 구조물들, 및 상기 제1 층간 절연막 상에 확산 방지 절연막을 형성한다. 상기 확산 방지 절연막 상에 제2 층간 절연막을 형성하여 이들 사이에 에어 갭을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 층간 절연막 상의 상기 각 트렌치들을 채우는 상기 배선 구조물을 형성할 때, 상기 제1 층간 절연막 상의 상기 각 트렌치들의 내벽 및 상기 제1 층간 절연막 상면에 배리어막을 형성할 수 있다. 상기 각 트렌치들의 나머지 부분을 채우는 금속막을 상기 배리어막 상에 형성할 수 있다. 상기 제1 층간 절연막의 상면이 노출될 때까지 상기 금속막 및 상기 배리어막을 평탄화하여 상기 각 트렌치들 내에 금속 패턴 및 배리어막 패턴을 각각 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 금속 패턴의 상면은 가장자리의 높이에 비해 가운데의 높이가 높도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 배리어막 패턴의 최상부는 상기 금속 패턴에 접촉하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 확산 방지 절연막은 제2 확산 방지 절연막일 수 있으며, 상기 각 트렌치들을 채우는 상기 배선 구조물을 형성한 이후에, 상기 배선 구조물들 및 상기 제1 층간 절연막 상에 제1 확산 방지 절연막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 확산 방지 절연막을 형성할 때, 상기 배리어막 패턴의 최상부가 상기 금속 패턴의 상면에 접촉하도록 할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 확산 방지 절연막들은 실질적으로 서로 동일한 물질을 포함하여 서로 병합될 수 있다.
예시적인 실시예들에 있어서, 상기 배선 구조물들 사이의 상기 제1 층간 절연막 부분을 리모트 플라스마(remote plasma) 방식으로 식각하여 리세스를 형성할 때, 상기 제1 확산 방지 절연막 상에 상기 배선 구조물들 사이의 상기 제1 층간 절연막 부분에 오버랩되는 개구를 포함하는 마스크를 형성할 수 있다. 상기 개구에 의해 노출된 상기 제1 확산 방지 절연막 부분을 식각할 수 있다. 상기 배선 구조물들 사이의 상기 제1 층간 절연막 부분을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 개구는 상기 배선 구조물의 상면에도 적어도 부분적으로 오버랩될 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 다른 실시예들에 따른 반도체 장치 제조 방법에서, 제1 층간 절연막 상의 각 트렌치들을 채우는 배선 구조물을 형성한다. 상기 배선 구조물들 사이의 상기 제1 층간 절연막 부분을 등방성 식각하여 리세스를 형성한다. 상기 리세스의 내벽, 상기 배선 구조물들, 및 상기 제1 층간 절연막 상에 확산 방지 절연막을 형성한다. 상기 확산 방지 절연막 상에 제2 층간 절연막을 형성하여 이들 사이에 에어 갭을 형성한다.
예시적인 실시예들에 있어서, 상기 배선 구조물들 사이의 상기 제1 층간 절연막 부분을 등방성 식각하여 리세스를 형성할 때 습식 식각 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 배선 구조물들 사이의 상기 제1 층간 절연막 부분을 등방성 식각하여 리세스를 형성할 때, 리모트 플라스마 식각 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 층간 절연막 상의 상기 각 트렌치들을 채우는 상기 배선 구조물을 형성할 때, 상기 제1 층간 절연막 상의 상기 각 트렌치들의 내벽 및 상기 제1 층간 절연막 상면에 배리어막을 형성할 수 있다. 상기 각 트렌치들의 나머지 부분을 채우는 금속막을 상기 배리어막 상에 형성할 수 있다. 상기 제1 층간 절연막의 상면이 노출될 때까지 상기 금속막 및 상기 배리어막을 평탄화하여 상기 각 트렌치들 내에 금속 패턴 및 배리어막 패턴을 각각 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 확산 방지 절연막은 제2 확산 방지 절연막일 수 있고, 상기 각 트렌치들을 채우는 상기 배선 구조물을 형성한 이후에, 상기 배선 구조물들 및 상기 제1 층간 절연막 상에 제1 확산 방지 절연막을 형성할 수 있으며, 이에 따라 상기 배리어막 패턴의 최상부는 상기 금속 패턴의 상면에 접촉할 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 저유전 물질을 포함하는 층간 절연막 구조물 내에 배선 구조물들이 형성되므로, 이들 사이의 기생 커패시턴스가 낮을 수 있다. 특히, 유전율이 1인 공기를 포함하는 에어 갭이 서로 인접하는 배선 구조물들 사이에 형성되므로, 상기 기생 커패시턴스가 더욱 더 낮을 수 있다.
한편, 상기 각 배선 구조물들의 금속 패턴은 상면 가운데 부분을 제외하고는 배리어막 패턴에 의해 커버될 수 있으며, 특히 상기 금속 패턴의 측벽과 상면이 접하는 부분이 상기 배리어막 패턴에 의해 잘 커버될 수 있다. 이에 따라, 전압이 인가되었을 때, 상기 금속 패턴의 특정 부분으로 전계가 집중되는 현상이 방지될 수 있으며, 이에 따라 상기 금속 패턴에 포함된 금속의 마이그레이션에 의한 신뢰성 악화를 방지할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 2 내지 도 8은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계를 설명하기 위한 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12 내지 도 14는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16 내지 도 19는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 20 내지 도 46은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다. 도 1a는 예시적으로 층간 절연막 구조물 내에 2개의 배선 구조물들이 형성된 것을 도시한 것이고, 도 1b는 예시적으로 층간 절연막 구조물 내에 3개의 배선 구조물들이 형성된 것을 도시한 것이다. 하지만 본 발명의 개념은 반드시 이에 한정되지는 않으며, 임의의 복수 개의 배선 구조물들을 내부에 수용하는 층간 절연막 구조물을 포함하는 반도체 장치라면 모두 본 발명의 범위에 포함될 수 있다.
도 1a 및 도 1b를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 층간 절연막 구조물 및 배선 구조물들(155)을 포함할 수 있다. 또한 상기 반도체 장치는 확산 방지 절연막 구조물(210)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
상기 층간 절연막 구조물은 순차적으로 적층된 제1 및 제2 층간 절연막들(110, 220)을 포함할 수 있으며, 배선 구조물들(155)을 내부에 수용할 수 있다. 예시적인 실시예들에 있어서, 제1 층간 절연막(110)은 배선 구조물들(155)의 저면을 커버할 수 있으며, 제2 층간 절연막(220)은 배선 구조물들(155)의 상면을 커버할 수 있다. 또한, 제1 층간 절연막(110)은 배선 구조물들(155) 중에서 최외곽에 배치된 각 배선 구조물들(155)의 외곽 측벽도 커버할 수 있다.
각 제1 및 제2 층간 절연막들(110, 220)은 저유전 물질, 예를 들어, 탄소가 도핑된 실리콘 산화물(SiCOH), 불소가 도핑된 실리콘 산화물(F-SiO2), 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ(Hydrogen Silsesquioxane), MSSQ(Methyl Silsesquioxane) 등과 같은 무기 폴리머 등을 포함할 수 있다.
제1 및 제2 층간 절연막들(110, 220) 사이에는 저면을 제외하고 각 배선 구조물들(155)을 둘러싸는 확산 방지 절연막 구조물(210)이 형성될 수 있다. 즉, 확산 방지 절연막 구조물(210)은 각 배선 구조물들(155)의 상면 및 양 측벽과 제1 층간 절연막(110)의 상면을 커버할 수 있으며, 제2 층간 절연막(220)은 확산 방지 절연막 구조물(210) 상에 형성될 수 있다. 다만, 배선 구조물들(155) 중에서 최외곽에 배치된 각 배선 구조물들(155)은 외곽 측벽이 제1 층간 절연막(110)에 의해 커버되므로, 내곽 측벽만이 확산 방지 절연막 구조물(210)에 의해 커버될 수 있다.
이에 따라, 각 배선 구조물들(155)의 하부에는 제1 층간 절연막(110)이 형성될 수 있으며, 각 배선 구조물들(155)의 상부에는 확산 방지 절연막 구조물(210) 및 제2 층간 절연막(220)이 순차적으로 적층될 수 있다. 또한, 최외곽 배선 구조물들(155)을 제외한 나머지 각 배선 구조물들(155)의 양 측벽은 확산 방지 절연막 구조물(210)에 의해 커버될 수 있으며, 최외곽 배선 구조물들(155)의 외곽 및 내곽 측벽들은 각각 제1 층간 절연막(110) 및 확산 방지 절연막 구조물(210)에 의해 커버될 수 있다.
한편, 배선 구조물들(155)의 사이에는 에어 갭(230)이 형성될 수 있다. 보다 구체적으로, 에어 갭(230)은 서로 인접하는 배선 구조물들(155)의 측벽들을 각각 커버하는 확산 방지 절연막 구조물(210) 부분들 사이에 형성될 수 있다. 이때, 에어 갭(230)의 상면은 제2 층간 절연막(220)에 의해 정의될 수 있으며, 에어 갭(230)의 저면 및 측벽은 확산 방지 절연막 구조물(210)에 의해 정의될 수 있다.
예시적인 실시예들에 있어서, 에어 갭(230)은 하부의 폭이 상부의 폭보다 크고, 모서리가 라운드진 삼각 형상을 가질 수 있다. 하지만, 본 발명의 개념은 이에 한정되지는 않으며, 이웃하는 배선 구조물들(155)의 형상, 이들 사이에 형성되는 확산 방지 절연막 구조물(210)의 형상 및 제2 층간 절연막(220)의 형상에 따라 다양한 형상의 에어 갭들이 형성될 수 있다. 또한, 도 1a 및 도 1b에서는 에어 갭(230)의 저면이 배선 구조물들(155)의 저면보다 낮고, 또한 에어 갭(230)의 상면이 배선 구조물들(155)의 상면보다 높은 것이 도시되어 있으나, 본 발명의 개념은 역시 이에 반드시 한정되지는 않는다.
예시적인 실시예들에 있어서, 확산 방지 절연막 구조물(210)은 순차적으로 적층된 제1 확산 방지 절연막 패턴(165) 및 제2 확산 방지 절연막(200)을 포함할 수 있다. 이때, 제1 확산 방지 절연막 패턴(165)은 제1 층간 절연막(110)의 상면과 각 최외곽 배선 구조물들(155)의 상면 일부를 커버할 수 있으며, 제2 확산 방지 절연막(200)은 제1 확산 방지 절연막 패턴(165)의 상면, 및 각 배선 구조물들(155)의 상면 및 측벽을 커버할 수 있다. 이때, 제1 확산 방지 절연막 패턴(165)에 의해 커버되는 각 최외곽 배선 구조물들(155)의 상면 일부는 각 최외곽 배선 구조물들(155)의 상기 외곽 측벽에 인접하는 상면 부분일 수 있다. 한편, 각 최외곽 배선 구조물들(155)의 상면은 제1 확산 방지 절연막 패턴(165)에 의해 직접 커버되지 않는 부분만 제2 확산 방지 절연막(200)에 의해 직접 커버될 수 있다.
다만, 제1 확산 방지 절연막 패턴(165)은 각 최외곽 배선 구조물들(155)의 상면을 전혀 커버하지 않고 제1 층간 절연막(110)의 상면만 커버할 수도 있으며, 이 경우에는 각 최외곽 배선 구조물들(155)도 상면 전체가 제2 확산 방지 절연막(200)에 의해 직접 커버될 수 있다.
제1 확산 방지 절연막 패턴(165)과 제2 확산 방지 절연막(200)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 탄산화물(SiCO) 또는 실리콘 산탄질화물(SiOCN) 등과 같은 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 확산 방지 절연막 패턴(165)과 제2 확산 방지 절연막(200)은 실질적으로 동일한 물질을 포함할 수 있으며, 이에 따라 서로 병합될 수 있다. 이 경우 하나의 막으로 형성된 확산 방지 절연막 구조물(210)에서, 제1 층간 절연막(110)의 상면 및 각 최외곽 배선 구조물들(155)의 상기 외곽 측벽에 인접하는 상면 부분에 형성된 제1 부분의 두께는, 최외곽 배선 구조물들(155)을 제외한 나머지 각 배선 구조물들(155)의 상면 및 양 측벽에 형성된 제2 부분의 두께보다 더 두꺼울 수 있다.
각 배선 구조물들(155)은 금속 패턴(145)과, 금속 패턴(145)의 저면, 측벽 및 상면 가장자리 부분을 커버하는 배리어막 패턴(135)을 포함할 수 있다. 이때, 배리어막 패턴(135)은 금속 패턴(145)의 상면 가운데 부분은 커버하지 않을 수 있다.
예시적인 실시예들에 있어서, 금속 패턴(145)을 일 방향으로 자른 단면의 저면 및 측벽은 직선 형상을 가질 수 있으며, 상기 단면의 상면은 곡선 형상을 가질 수 있다. 즉, 금속 패턴(145) 단면의 상면은 가장자리에 비해 가운데가 상부로 볼록한 곡선 형상을 가질 수 있다. 한편, 도 1a 및 도 1b에서는 금속 패턴(145) 단면의 상면과 측벽이 접하는 부분이 뾰족하게 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 상기 부분이 부드럽게 라운드진 형상을 가질 수도 있다.
예시적인 실시예들에 있어서, 배리어막 패턴(135)은 금속 패턴(145)의 저면, 측벽 및 상면 가장자리 부분에 밀착되어 일정한 두께를 가질 수 있다. 이에 따라, 배리어막 패턴(135)의 최상부는 금속 패턴(145)의 측벽을 커버하는 부분으로부터 금속 패턴(145)의 상면 방향으로 구부러질 수 있으며, 금속 패턴(145)의 상면 형상에 대응하여 곡면 형상을 가질 수 있다.
금속 패턴(145)은 예를 들어, 구리, 알루미늄, 텅스텐 등과 같은 금속을 포함할 수 있으며, 배리어막 패턴(135)은 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물 및/또는 탄탈륨, 티타늄 등과 같은 금속을 포함할 수 있다.
한편, 금속 패턴(145)과 배리어막 패턴(135) 사이에는 라이너(liner)(도시되지 않음)가 더 형성될 수도 있다. 이때, 상기 라이너는 예를 들어, 코발트, 루테늄 등을 포함할 수 있다.
전술한 바와 같이, 저유전 물질을 포함하는 상기 층간 절연막 구조물 내에 배선 구조물들(155)이 형성되므로, 이들 사이의 기생 커패시턴스는 낮을 수 있다. 특히, 유전율이 1인 공기를 포함하는 에어 갭(230)이 서로 인접하는 배선 구조물들(155) 사이에 형성되므로, 상기 기생 커패시턴스는 더욱 더 낮을 수 있다.
한편, 각 배선 구조물들(155)의 금속 패턴(145)은 상면 가운데 부분을 제외하고는 배리어막 패턴(135)에 의해 커버될 수 있으며, 특히 금속 패턴(145)의 측벽과 상면이 접하는 부분이 배리어막 패턴(135)에 의해 잘 커버될 수 있다. 이에 따라, 전압이 인가되었을 때, 금속 패턴(145)의 특정 부분으로 전계가 집중되는 현상이 방지될 수 있으며, 이에 따라 금속 패턴(145)에 포함된 금속의 마이그레이션(migration)에 의한 신뢰성 악화를 방지할 수 있다.
도 2 내지 도 8은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 1a에 도시된 반도체 장치를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 즉, 예를 들어, 도 1b에 도시된 반도체 장치도 상기 반도체 장치 제조 방법에서 2개의 트렌치들 대신에 3개의 트렌치들을 형성함으로써 용이하게 제조될 수 있다.
도 2를 참조하면, 기판(100) 상에 제1 층간 절연막(110)을 형성하고, 제1 층간 절연막(110) 상에 트렌치들(120)을 형성한다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
제1 층간 절연막(110)은 저유전 물질, 예를 들어, 탄소가 도핑된 실리콘 산화물(SiCOH), 불소가 도핑된 실리콘 산화물(F-SiO2), 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ, MSSQ 등과 같은 무기 폴리머 등을 포함하도록 형성할 수 있다.
트렌치들(120)은 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 형성할 수 있다. 전술한 바와 같이, 도 2에서는 예시적으로 2개의 트렌치들을 형성하는 것이 도시되어 있으나 반드시 이에 한정되지는 않으며, 임의의 복수 개의 트렌치들이 형성될 수 있다. 이하에서는 편의상 2개의 트렌치들을 형성하는 것에 대해서만 설명한다.
도 3을 참조하면, 트렌치들(120)의 내벽 및 제1 층간 절연막(110)의 상면에 배리어막(130)을 형성한 후, 트렌치들(120)의 나머지 부분을 충분히 채우는 금속막(140)을 배리어막(130) 상에 형성한다.
배리어막(130)은 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물 및/또는 탄탈륨, 티타늄 등과 같은 금속을 포함하도록 형성할 수 있으며, 금속막(140)은 예를 들어, 구리, 알루미늄, 텅스텐 등과 같은 금속을 포함하도록 형성할 수 있다.
예시적인 실시예들에 있어서, 배리어막(130)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정, 물리 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다. 이에 따라, 배리어막(130)은 트렌치들(120)의 내벽 및 제1 층간 절연막(110)의 상면에 일정한 두께로 컨포멀하게(conformally) 형성될 수 있다. 또한, 금속막(140)은 배리어막(130) 상에 시드막(도시되지 않음)을 형성한 후, 전기 도금법을 수행하여 형성될 수 있다.
한편, 금속막(140)을 형성하기 이전에, 배리어막(130) 상에 라이너(liner)(도시되지 않음)를 더 형성할 수도 있다. 이때, 상기 라이너는 예를 들어, 코발트, 루테늄 등을 사용하여 형성할 수 있다.
도 4를 참조하면, 제1 층간 절연막(110)의 상면이 노출될 때까지 금속막(140) 및 배리어막(130)을 평탄화하여 각 트렌치들(120) 내에 금속 패턴(145) 및 예비 배리어막 패턴(132)을 각각 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch-back) 공정을 통해 수행될 수 있다.
상기 평탄화 공정에 따라 형성되는 금속 패턴(145)의 상면은 가운데 부분이 가장자리 부분보다 높은 곡면 형상을 가질 수 있다. 즉, 금속 패턴(145) 상면은 가운데 부분에서는 제1 층간 절연막(110) 상면의 높이와 실질적으로 동일한 높이를 가질 수 있으나, 가장자리 부분에서는 제1 층간 절연막(110) 상면의 높이보다 낮은 높이를 가질 수 있다. 한편, 예비 배리어막 패턴(132)의 최상면은 제1 층간 절연막(110) 상면의 높이와 실질적으로 동일한 높이를 가질 수 있으며, 각 트렌치들(120)의 저면 및 측벽 상에 일정한 두께로 컨포멀하게 형성될 수 있다.
이에 따라, 금속 패턴(145)의 저면 및 측벽은 예비 배리어막 패턴(132)에 의해 직접 커버될 수 있으나, 예비 배리어막 패턴(132)의 최상부는 금속 패턴(145)의 상면을 커버하지 않을 수 있다.
도 5를 참조하면, 금속 패턴(145), 예비 배리어막 패턴(132) 및 제1 층간 절연막(110) 상에 제1 확산 방지 절연막(160)을 형성한다.
예시적인 실시예들에 있어서, 제1 확산 방지 절연막(160)은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 혹은 물리 기상 증착(PVD) 공정에 의해 형성될 수 있으며, 예비 배리어막 패턴(132)의 최상부가 상기 공정에 수반되는 열에 의해 금속 패턴(145) 상면으로 구부러져 이에 직접 접촉할 수 있다. 이에 따라, 예비 배리어막 패턴(132)은 배리어막 패턴(135)으로 변형될 수 있으며, 배리어막 패턴(135)은 금속 패턴(145) 상면의 가장자리 부분을 커버할 수 있다.
배리어막 패턴(135) 및 금속 패턴(145)은 함께 배선 구조물(155)을 형성할 수 있으며, 금속 패턴(145)의 저면, 측벽 및 상면의 가장자리 부분은 배리어막 패턴(135)에 의해 커버될 수 있다.
제1 확산 방지 절연막(160)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 탄산화물(SiCO) 또는 실리콘 산탄질화물(SiOCN)을 포함하도록 형성될 수 있다.
도 6을 참조하면, 제1 확산 방지 절연막(160) 상에 식각 마스크(170)를 형성하고, 이를 사용하여 하부의 제1 확산 방지 절연막(160)을 식각함으로써 제1 확산 방지 절연막 패턴(165)을 형성할 수 있으며, 배선 구조물들(155) 사이의 제1 층간 절연막(110) 부분이 노출될 수 있다.
예시적인 실시예들에 있어서, 식각 마스크(170)는 배선 구조물들(155) 사이의 제1 층간 절연막(110) 부분에 오버랩되는 제1 개구(180)를 포함할 수 있다. 이때, 제1 개구(180)는 배선 구조물들(155) 상면의 일부 또는 전부에도 역시 오버랩될 수도 있다. 즉, 식각 마스크(170)는 배선 구조물들(155) 사이의 제1 층간 절연막(110) 부분을 제거하여 에어 갭(230, 도 1 참조) 형성을 위한 리세스(190, 도 7 참조)를 형성하기 위한 것으로서, 식각 마스크(170)에 포함되는 제1 개구(180)는 상기 부분에 대해서만 오버랩되어도 무방하다. 하지만, 배선 구조물들(155)은 제1 층간 절연막(110)과는 식각 선택비가 큰 물질을 포함하므로, 식각 마스크(170)에 의해 커버되지 않아도 상기 리세스 형성 공정 시 제거되지 않을 수 있다. 따라서 제1 개구(180)는 배선 구조물들(155) 사이의 제1 층간 절연막(110) 부분뿐만 아니라 이에 인접한 배선 구조물들(155) 부분에도 오버랩되도록 형성될 수 있다.
다만, 식각 마스크(170) 형성 공정 시 미스 얼라인(mis-alignment) 발생 가능성을 고려하여, 제1 개구(180)는 각 배선 구조물들(155)의 상면 전부에 오버랩되기보다는 각 배선 구조물들(155)의 상면 중에서 내측 가장자리 부분에만 오버랩되는 것이 바람직할 수 있다.
이에 따라 상기 식각 공정에 의해서, 배선 구조물들(155) 사이의 제1 층간 절연막(110) 부분 상에 형성된 제1 확산 방지 절연막(160) 부분이 제거될 수 있다. 이때, 잔류하는 제1 확산 방지 절연막 패턴(165)은 배선 구조물들(155) 외곽의 제1 층간 절연막(110) 부분들 상에 형성될 수 있으며, 나아가 각 배선 구조물들(155) 상면의 일부 또는 전부 상에도 형성될 수 있다.
도 7을 참조하면, 노출된 배선 구조물들(155) 사이의 제1 층간 절연막(110) 부분을 식각하여 배선 구조물들(155)의 측벽을 노출시키는 리세스(190)를 형성한다.
예시적인 실시예들에 있어서, 리세스(190) 형성 공정은 리모트 플라스마(remote plasma) 방식의 식각을 통해 수행될 수 있다. 즉, 상기 식각 공정은 다이렉트 플라스마 방식 대신에 리모트 플라스마 방식이 사용될 수 있으며, 이에 따라 방향성이 강한 불소 이온 대신에 주로 방향성이 약한 불소 라디칼에 의해 상기 식각 공정이 수행될 수 있다. 이에 따라, 제1 층간 절연막(110)에 대한 식각 공정에서, 이에 인접하는 배리어막 패턴(135), 특히 배리어막 패턴(135)의 상부가 함께 식각되지 않을 수 있으며, 배리어막 패턴(135)이 커버하고 있는 금속 패턴(145)의 상면 가장자리 부분이 외부로 노출되지 않을 수 있다.
예시적인 실시예들에 있어서, 리세스(190)는 배선 구조물들(155)의 저면보다 낮은 저면을 갖도록 형성될 수 있으나, 반드시 이에 한정되지는 않는다. 또한, 리세스(190)의 저면은 배선 구조물들(155)의 저면에 수직적으로 오버랩되지는 않을 수 있다.
도 8을 참조하면, 식각 마스크(170)를 제거한 후, 리세스(190)의 내벽, 노출된 배선 구조물들(155)의 측벽 및 상면, 및 제1 확산 방지 절연막 패턴(165)의 상면에 제2 확산 방지 절연막(200)을 형성할 수 있으며, 제1 확산 방지 절연막 패턴(165) 및 제2 확산 방지 절연막(200)은 확산 방지 절연막 구조물(210)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 확산 방지 절연막(200)은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 혹은 물리 기상 증착(PVD) 공정에 의해 형성될 수 있으며, 일정한 두께로 컨포멀하게 형성될 수 있다. 예를 들어, 제2 확산 방지 절연막(200)은 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 탄산화물(SiCO) 또는 실리콘 산탄질화물(SiOCN)을 포함하도록 형성될 수 있다.
이에 따라, 제2 확산 방지 절연막(200)이 제1 확산 방지 절연막 패턴(165)과 실질적으로 동일한 물질을 포함하도록 형성되는 경우, 이들은 서로 병합되어 하나의 막을 형성할 수도 있다. 결과적으로 하나의 막으로 형성되는 확산 방지 절연막 구조물(210)에서, 배선 구조물들(155) 외곽의 제1 층간 절연막(110) 상면 및/또는 이에 인접하는 각 배선 구조물들(155)의 상면 가장자리 부분에 형성된 제1 부분의 두께는, 각 배선 구조물들(155) 상면의 나머지 부분 및 내측벽에 형성된 제2 부분의 두께보다 더 두꺼울 수 있다.
다시 도 1a를 참조하면, 확산 방지 절연막 구조물(210) 상에 낮은 갭필 특성을 갖는 공정 조건 하에서, 제2 층간 절연막(220)을 형성하여 이들 사이에 에어 갭(230)을 형성할 수 있다.
제2 층간 절연막(220)은 저유전 물질, 예를 들어, 탄소가 도핑된 실리콘 산화물(SiCOH), 불소가 도핑된 실리콘 산화물(F-SiO2), 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ, MSSQ 등과 같은 무기 폴리머 등을 포함하도록 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 층간 절연막(220)은 제1 층간 절연막(110)과 실질적으로 동일한 물질을 포함하도록 형성할 수 있다.
제2 층간 절연막(220) 형성 공정에 의해 형성되는 에어 갭(230)에서, 그 상면은 제2 층간 절연막(220)에 의해 정의될 수 있고, 측벽 및 저면은 확산 방지 절연막 구조물(210) 즉, 제2 확산 방지 절연막(200)에 의해 정의될 수 있다.
예시적인 실시예들에 있어서, 에어 갭(230)은 하부의 폭이 상부의 폭보다 큰 삼각 형상을 가질 수 있으며, 각 모서리들은 부드럽게 라운드질 수 있으나, 반드시 이에 한정되는 것은 아니다. 또한, 에어 갭(230)의 상면은 배선 구조물들(155)의 상면보다 높고, 에어 갭(230)의 저면은 배선 구조물들(155)의 저면보다 낮을 수 있으나, 반드시 이에 한정되는 것은 아니다.
전술한 공정들에 의해 도 1a에 도시된 반도체 장치가 완성될 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는, 확산 방지 절연막 구조물 및 에어 갭의 형상을 제외하고는, 도 1a에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 9를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 층간 절연막 구조물 및 배선 구조물들(155)을 포함할 수 있다. 또한 상기 반도체 장치는 확산 방지 절연막 구조물(210)을 더 포함할 수 있다.
확산 방지 절연막 구조물(210)은 제1 확산 방지 절연막 패턴(165) 및 제2 확산 방지 절연막(200)을 포함할 수 있다. 이때, 제2 확산 방지 절연막(200) 중에서 배선 구조물들(155) 사이에 형성된 부분은 그 하부가 각 배선 구조물들(155)의 저면 아래로 다소간 돌출될 수 있다.
이에 따라, 제2 확산 방지 절연막(200)에 의해 저면 및 측벽이 정의되는 에어 갭(235)의 하부 측벽 및 이에 인접하는 저면 부분 역시 각 배선 구조물들(155)의 저면 방향으로 다소간 돌출될 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계를 설명하기 위한 단면도이다. 상기 반도체 장치 제조 방법의 단계들은 도 2 내지 도 8 및 도 1을 참조로 설명한 단계들과 실질적으로 동일하거나 유사한 단계들을 포함할 수 있으므로, 이에 대한 자세한 설명은 생략한다.
먼저, 도 2 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 도 10을 참조하면, 노출된 배선 구조물들(155) 사이의 제1 층간 절연막(110) 부분을 식각하여 배선 구조물들(155)의 측벽을 노출시키는 리세스(195)를 형성한다.
예시적인 실시예들에 있어서, 리세스(195) 형성 공정은 습식 식각 공정을 통해 수행될 수 있다. 상기 습식 식각 공정은 등방성 식각 성질을 가질 수 있으며, 이에 따라 제1 층간 절연막(110)에 대한 식각 공정에서, 이에 인접하는 배리어막 패턴(135), 특히 배리어막 패턴(135)의 상부가 함께 식각되지 않을 수 있다. 따라서 배리어막 패턴(135)이 커버하고 있는 금속 패턴(145)의 상면 가장자리 부분이 외부로 노출되지 않을 수 있다.
예시적인 실시예들에 있어서, 리세스(195)는 배선 구조물들(155)의 저면보다 낮은 저면을 갖도록 형성될 수 있으며, 나아가 리세스(195)의 저면은 각 배선 구조물들(155)의 저면 아래로 다소간 돌출되도록 형성되어, 이에 수직적으로 오버랩될 수 있다.
이후, 도 7 내지 도 8 및 도 1을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
이때, 리세스(195)의 형상에 따라, 리세스(195)의 내벽에 형성되는 제2 확산 방지 절연막(200)도 그 하부가 각 배선 구조물들(155) 저면 아래로 다소간 돌출될 수 있다. 또한, 제2 확산 방지 절연막(200)에 의해 저면 및 측벽이 정의되는 에어 갭(235)의 하부도 각 배선 구조물들(155) 방향으로 다소간 돌출될 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는, 배선 구조물의 형상을 제외하고는, 도 1a에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 11을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 층간 절연막 구조물 및 배선 구조물들(157)을 포함할 수 있다. 또한 상기 반도체 장치는 확산 방지 절연막 구조물(210)을 더 포함할 수 있다.
각 배선 구조물들(157)은 금속 패턴(147)과, 금속 패턴(147)의 저면, 측벽 및 상면 가장자리 부분을 커버하는 배리어막 패턴(137)을 포함할 수 있다. 이때, 배리어막 패턴(137)은 금속 패턴(147)의 상면 가운데 부분은 커버하지 않을 수 있다.
금속 패턴(147)은 하부, 및 이와 일체적으로 형성된 상부를 포함할 수 있으며, 상기 상부의 폭은 상기 하부의 폭보다 클 수 있다. 이에 따라, 각 배선 구조물들(157) 전체적으로도, 상부의 폭이 하부의 폭보다 클 수 있다.
예시적인 실시예들에 있어서, 에어 갭(232)의 저면은 각 배선 구조물들(157)의 상부 저면보다는 낮을 수 있으며, 각 배선 구조물들(157)의 하부 저면보다는 높을 수 있으나, 반드시 이에 한정되는 것은 아니다.
상기 반도체 장치에서, 각 배선 구조물들(157)의 금속 패턴(147)은 상면 가운데 부분을 제외하고는 배리어막 패턴(137)에 의해 커버될 수 있으며, 특히 금속 패턴(147)의 측벽과 상면이 접하는 부분이 배리어막 패턴(137)에 의해 잘 커버될 수 있다. 이에 따라, 전압이 인가되었을 때, 금속 패턴(147)의 특정 부분으로 전계가 집중되는 현상이 방지될 수 있으며, 이에 따라 금속 패턴(147)에 포함된 금속의 마이그레이션에 의한 신뢰성 악화를 방지할 수 있다.
도 12 내지 도 14는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법의 단계들은 도 2 내지 도 8 및 도 1을 참조로 설명한 단계들과 실질적으로 동일하거나 유사한 단계들을 포함할 수 있으므로, 이에 대한 자세한 설명은 생략한다.
도 12를 참조하면, 먼저 도 2를 참조로 설명한 공정과 실질적으로 동일한 공정을 수행하여 트렌치들을 형성한 후, 각 트렌치들에 연통하며 기판(100) 상면을 노출시키는 비아 홀들(via holes)을 형성함으로써, 각각이 상기 트렌치 및 비아 홀을 포함하는 제2 개구들(125)을 형성한다.
예시적인 실시예들에 있어서, 상기 각 비아 홀들의 폭은 상기 각 트렌치들의 저면의 폭보다 작도록 형성될 수 있다.
이와는 달리, 먼저 기판(100) 상면을 노출시키는 비아 홀들을 먼저 형성한 후, 상기 각 비아 홀들에 연통되며 상기 각 비아 홀들보다 큰 폭을 갖는 트렌치들을 상기 각 비아 홀들 상에 형성할 수도 있다.
이후, 도 13을 참조하면, 도 3 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 각 제2 개구들(125) 내에 예비 배리어막 패턴(134) 및 금속 패턴(147)을 형성할 수 있다. 이때, 각 제2 개구들(125)의 형상에 대응하여, 금속 패턴(147)은 상대적으로 폭이 좁은 하부 및 상대적으로 폭이 넓은 상부를 포함하도록 형성될 수 있다.
도 14를 참조하면, 도 5 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 각각이 배리어막 패턴(137) 및 금속 패턴(147)을 포함하는 배선 구조물들(157)이 형성될 수 있으며, 제1 층간 절연막(110)의 상면 및 각 배선 구조물들(157)의 상면 일부 상에 제1 확산 방지 절연막 패턴(165)이 형성될 수 있고, 배선 구조물들(157) 사이의 제1 층간 절연막(110) 부분에 리모트 플라스마 방식의 식각 공정을 수행함으로써 리세스(192)가 형성될 수 있다.
다시 도 11을 참조하면, 도 8 및 도 1을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는, 확산 방지 절연막 구조물 및 에어 갭의 형상을 제외하고는, 도 11에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 15를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 층간 절연막 구조물 및 배선 구조물들(157)을 포함할 수 있다. 또한 상기 반도체 장치는 확산 방지 절연막 구조물(210)을 더 포함할 수 있다.
각 배선 구조물들(157)은 상대적으로 폭이 좁은 하부, 및 이와 일체적으로 형성되며 상대적으로 폭이 넓은 상부를 포함할 수 있다.
확산 방지 절연막 구조물(210)은 제1 확산 방지 절연막 패턴(165) 및 제2 확산 방지 절연막(200)을 포함할 수 있다. 이때, 제2 확산 방지 절연막(200) 중에서 배선 구조물들(157) 사이에 형성된 부분은 그 하부가 각 배선 구조물들(157)의 상부의 저면 아래로 다소간 돌출될 수 있다.
이에 따라, 제2 확산 방지 절연막(200)에 의해 저면 및 측벽이 정의되는 에어 갭(237)의 하부 측벽 및 이에 인접하는 저면 부분 역시 각 배선 구조물들(157)의 상부의 저면 방향으로 다소간 돌출될 수 있다.
도 16 내지 도 19는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 16은 상기 반도체 장치를 설명하기 위한 평면도이고, 도 17 내지 19는 상기 반도체 장치를 설명하기 위한 단면도들이다. 이때, 도 17은 도 16의 A-A'선을 따라 절단한 단면도이고, 도 18은 도 16의 B-B'선을 따라 절단한 단면도이며, 도 18은 도 16의 C-C'선을 따라 절단한 단면도이다.
도 16 내지 도 19를 참조하면, 상기 반도체 장치는 기판(300) 상에 형성된 트랜지스터, 층간 절연막 구조물, 제1 및 제2 배선 구조물들(557, 559), 및 확산 방지 절연막 구조물(610)을 포함한다. 또한, 상기 반도체 장치는 금속 실리사이드 패턴(470), 및 제1 및 제2 콘택 플러그들(480, 485)을 더 포함할 수 있다.
기판(300)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(300)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
기판(300)은 제1 및 제2 영역들(I, II)을 포함할 수 있다. 이때, 제1 영역(I)은 상대적으로 좁은 간격으로 배치된 제1 배선 구조물들(557)이 형성되는 영역일 수 있으며, 제2 영역(II)은 상대적으로 넓은 간격으로 배치된 제2 배선 구조물들(559)이 형성되는 영역일 수 있다.
기판(300) 상에는 소자 분리막 패턴(320)이 형성될 수 있으며, 이에 따라 기판(300)에는 상면이 소자 분리막 패턴(320)에 의해 커버된 필드 영역, 및 상면이 소자 분리막 패턴(320)에 의해 커버되지 않으며 소자 분리막 패턴(320) 상부로 부분적으로 돌출된 액티브 영역이 정의될 수 있다. 이때, 상기 액티브 영역은 액티브 핀(305)으로 지칭될 수 있다. 소자 분리막 패턴(320)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(305)은 기판(300) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(300) 상면에 평행하고 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 액티브 핀(305)은 소자 분리막 패턴(320)에 의해 측벽이 둘러싸인 하부 액티브 패턴(305b), 및 소자 분리막 패턴(320) 상면으로 돌출된 상부 액티브 패턴(305a)을 포함할 수 있다. 예시적인 실시예들에 있어서, 상부 액티브 패턴(305a)은 하부 액티브 패턴(305b)에 비해 상기 제2 방향으로의 폭이 미세하게 더 작을 수 있다.
한편, 액티브 핀(305)의 상기 제2 방향으로의 양 측벽들에는 핀 스페이서들(370)이 더 형성될 수 있다. 핀 스페이서들(370)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN)과 같은 질화물을 포함할 수 있다.
상기 트랜지스터는 기판(300) 상에 형성된 게이트 구조물(450) 및 소스/드레인 층(400)을 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(450)은 기판(300)의 액티브 핀들(305) 및 소자 분리막 패턴(320) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 제1 영역(I) 내에 형성되는 게이트 구조물들(450)은 제2 영역(II) 내에 형성되는 게이트 구조물들(450)에 비해 상대적으로 좁은 간격으로 상기 제1 방향을 따라 배치될 수 있다.
게이트 구조물(450)은 순차적으로 적층된 인터페이스 막 패턴(420), 게이트 절연막 패턴(430), 및 게이트 전극(440)을 포함할 수 있으며, 게이트 구조물(450)의 상기 제1 방향으로의 양 측벽들에는 게이트 스페이서들(360)이 더 형성될 수 있다. 이때, 인터페이스 막 패턴(420)은 액티브 핀(305) 상에 형성될 수 있고, 게이트 절연막 패턴(430)은 인터페이스 막 패턴(420) 및 게이트 스페이서들(360)의 내측벽들 상에 형성될 수 있으며, 게이트 전극(440)은 게이트 스페이서(360)들의 내측벽들 사이의 게이트 절연막 패턴(430) 상에 형성될 수 있다. 이에 따라, 게이트 전극(440)의 저면 및 측벽은 게이트 절연막 패턴(430)에 의해 커버될 수 있다. 다만, 인터페이스 막 패턴(420)은 형성되지 않을 수도 있다.
인터페이스 막 패턴(420)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 절연막 패턴(430)은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있으며, 게이트 전극(440)은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속과 이의 질화물을 포함할 수 있다. 또한, 게이트 스페이서들(360)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN)과 같은 질화물을 포함할 수 있다.
소스/드레인 층(400)은 상기 제1 방향으로의 게이트 구조물(450) 양 측에 형성된 액티브 핀(305) 상에 형성될 수 있으며, 도핑된 불순물의 종류에 따라 게이트 구조물(450)과 함께 엔모스(Negative-channel Metal Oxide Semiconductor: NMOS) 트랜지스터 또는 피모스(Positive-channel Metal Oxide Semiconductor: PMOS) 트랜지스터를 형성할 수 있다. 상기 엔모스 트랜지스터의 경우, 소스/드레인 층(400)은 n형 불순물이 도핑된 단결정 실리콘 탄화물(SiC) 층 혹은 n형 불순물이 도핑된 단결정 실리콘 층일 수 있다. 상기 피모스 트랜지스터의 경우, 소스/드레인 층(400)은 p형 불순물이 도핑된 단결정 실리콘-게르마늄(SiGe) 층일 수 있다.
소스/드레인 층(400)은 상기 제2 방향으로의 액티브 핀(305) 양 측에 형성된 핀 스페이서들(370) 사이의 리세스(도시되지 않음)를 채울 수 있을 뿐만 아니라 상면이 상기 제1 방향으로의 게이트 구조물(450) 양 측에 형성된 게이트 스페이서들(360)의 일부와 접촉할 수 있다. 이때, 소스/드레인 층(400)은 상기 제2 방향으로의 단면이 5각형 혹은 6각형에 유사한 형상을 가질 수 있으며, 상기 제2 방향을 따라 서로 인접하는 액티브 핀들(305) 사이의 거리가 작을 경우, 서로 인접하는 소스/드레인 층들(400)의 측벽들이 서로 연결되어 하나의 층으로 형성될 수도 있다.
한편, 소스/드레인 층(400) 상부 중에서 콘택 플러그들(480, 485)의 저면에 접하는 영역에는 금속 실리사이드 패턴(470)이 더 형성될 수도 있다. 이때, 금속 실리사이드 패턴(470)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다.
상기 층간 절연막 구조물은 기판(300) 상에 순차적으로 적층된 제1 내지 제4 층간 절연막들(410, 460, 510, 620)을 포함할 수 있다.
제1 층간 절연막(410)은 게이트 구조물(450) 및 게이트 스페이서들(360)을 둘러싸면서 핀 스페이서들(370) 및 소스/드레인 층들(400)을 커버하도록 기판(300) 및 소자 분리막 패턴(320) 상에 형성될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제2 층간 절연막(460)은 제1 층간 절연막(410), 게이트 구조물(450) 및 게이트 스페이서들(360) 상에 형성될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 이때, 제2 층간 절연막(460)은 제1 층간 절연막(410)과 실질적으로 동일한 물질을 포함할 수도 있고 서로 다른 물질을 포함할 수도 있다.
각 제1 및 제2 콘택 플러그들(480, 485)은 제1 및 제2 층간 절연막들(410, 460)을 관통하면서 소스/드레인 층들(400)의 상면에 각각 접촉할 수 있다. 이때, 제1 및 제2 콘택 플러그들(480, 485)은 각각 제1 및 제2 영역들(I, II) 상에 형성된 소스/드레인 층들(400) 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 각 제1 콘택 플러그들(480)은 게이트 구조물(450) 양 측벽들에 형성된 게이트 스페이서들(360)에 셀프-얼라인(self-aligned)될 수 있으며, 각 제2 콘택 플러그들(485)은 게이트 스페이서(360)에 셀프-얼라인되지 않을 수 있다. 하지만, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 다만, 제1 영역(I)에 형성된 제1 콘택 플러그들(480) 사이의 간격이 제2 영역(II)에 형성된 제2 콘택 플러그들(485) 사이의 간격보다 더 작을 수 있다.
한편, 각 제1 및 제2 콘택 플러그들(480, 485)은 금속, 금속 질화물 또는 도핑된 폴리실리콘을 포함할 수 있다.
제3 층간 절연막(510)은 제2 층간 절연막(460), 및 제1 및 제2 콘택 플러그들(480, 485) 상에 형성될 수 있다. 제3 층간 절연막(510)은 저유전 물질, 예를 들어, 탄소가 도핑된 실리콘 산화물(SiCOH), 불소가 도핑된 실리콘 산화물(F-SiO2), 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ, MSSQ 등과 같은 무기 폴리머 등을 포함할 수 있다.
제1 및 제2 배선 구조물들(557, 559)은 제3 층간 절연막(510)을 관통하여 각각 제1 및 제2 콘택 플러그들(480, 485) 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I) 상에 형성된 제1 배선 구조물들(557)이 상기 제1 방향을 따라 서로 이격된 거리는 제2 영역(II) 상에 형성된 제2 배선 구조물들(559)이 상기 제1 방향을 따라 서로 이격된 거리보다 작을 수 있다.
제1 배선 구조물(557)은 제1 금속 패턴(547)과, 제1 금속 패턴(547)의 저면, 측벽 및 상면 가장자리 부분을 커버하며, 제1 금속 패턴(547)의 상면 가운데 부분은 커버하지 않는 제1 배리어막 패턴(537)을 포함할 수 있으며, 제2 배선 구조물(559)은 제2 금속 패턴(549)과, 제2 금속 패턴(549)의 저면, 측벽 및 상면 가장자리 부분을 커버하며, 제2 금속 패턴(549)의 상면 가운데 부분은 커버하지 않는 제2 배리어막 패턴(539)을 포함할 수 있다. 이때, 각 제1 및 제2 금속 패턴들(547, 549)은 상대적으로 폭이 좁은 하부 및 상대적으로 폭이 넓은 상부를 포함할 수 있다.
확산 방지 절연막 구조물(610)은 각 제1 배선 구조물들(557)의 상면 및 양 측벽들, 각 제2 배선 구조물들(559)의 상면, 및 제3 층간 절연막(510) 상면에 형성될 수 있다. 예시적인 실시예들에 있어서, 확산 방지 절연막 구조물(610)은 제1 확산 방지 절연막 패턴(565) 및 제2 확산 방지 절연막(600)을 포함할 수 있다.
제1 확산 방지 절연막 패턴(565)은 제1 영역(I)에서, 제3 층간 절연막(510)의 상면과, 제1 배선 구조물들(557) 중에서 상기 제1 방향으로 최외곽에 형성된 제1 배선 구조물들(557)의 상면 일부 또는 상면 전부 상에 형성될 수 있다. 또한, 제1 확산 방지 절연막 패턴(565)은 제2 영역(II)에서, 제3 층간 절연막(510)의 상면 및 제2 배선 구조물들(559)의 상면에 형성될 수 있다. 이와는 달리, 제1 확산 방지 절연막 패턴(565)은 제1 영역(I)에서 제3 층간 절연막(510)의 상면에만 형성되고, 최외곽 제1 배선 구조물들(557)의 상면에는 형성되지 않을 수도 있다.
제2 확산 방지 절연막(600)은 제1 영역(I)에서, 각 제1 배선 구조물들(557)의 상면 및 양 측벽들 상에 형성될 수 있으나, 다만 각 최외곽 제1 배선 구조물들(557)의 외곽 측벽 상에는 형성되지 않을 수 있다. 또한, 제1 확산 방지 절연막(600)은 제2 영역(II)에서, 제1 확산 방지 절연막 패턴(565) 상에 형성될 수 있다.
제1 확산 방지 절연막 패턴(565) 및 제2 확산 방지 절연막(600)은 각각 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 탄산화물(SiCO) 또는 실리콘 산탄질화물(SiOCN)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 확산 방지 절연막 패턴(565) 및 제2 확산 방지 절연막(600)은 서로 실질적으로 동일한 물질을 포함할 수 있으며, 이에 따라 서로 병합되어 하나의 막을 형성할 수도 있다.
제4 층간 절연막(620)은 확산 방지 절연막 구조물(610) 상에 형성될 수 있으며, 확산 방지 절연막 구조물(610)과 함께 제1 배선 구조물들(557) 사이에 에어 갭(630)을 형성할 수 있다. 즉, 상대적으로 좁은 간격으로 서로 이격되는 제1 배선 구조물들(557) 사이에는, 상면이 제4 층간 절연막(620)에 의해 정의되고 측면 및 저면이 확산 방지 절연막 구조물(610)에 의해 정의되는 에어 갭(630)이 형성될 수 있다. 이에 비해서, 상대적으로 넓은 간격으로 서로 이격되는 제2 배선 구조물들(559) 사이에는 에어 갭(630)이 형성되지 않을 수 있다.
제4 층간 절연막(620)은 저유전 물질, 예를 들어, 탄소가 도핑된 실리콘 산화물(SiCOH), 불소가 도핑된 실리콘 산화물(F-SiO2), 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ, MSSQ 등과 같은 무기 폴리머 등을 포함할 수 있다. 제4 층간 절연막(620)은 제3 층간 절연막(510)과 실질적으로 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
제4 층간 절연막(620) 상에는 저유전 물질을 포함하는 층간 절연막과, 이를 관통하여 제1 및 제2 배선 구조물들(557, 559)에 전기적으로 연결되는 배선 구조물들이 더 형성될 수 있다. 한편, 도 16 내지 도 19에서는 상기 반도체 장치가 도 11에 도시된 배선 구조물(157)과 실질적으로 동일한 배선 구조물을 포함하는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 상기 반도체 장치는 도 1에 도시된 배선 구조물(155)과 실질적으로 동일한 배선 구조물을 포함할 수도 있다.
상기 반도체 장치에서, 저유전 물질을 포함하는 제3 및 제4 층간 절연막들(510, 620) 사이에 제1 및 제2 배선 구조물들(557, 559)이 형성되므로, 이들 사이의 기생 커패시턴스는 낮을 수 있다. 특히 제1 영역(I)에서는, 유전율이 1인 공기를 포함하는 에어 갭(630)이 상대적으로 좁은 간격으로 서로 인접하는 제1 배선 구조물들(557) 사이에 형성되므로, 상기 기생 커패시턴스는 더욱 더 낮을 수 있다.
한편, 각 제1 및 제2 배선 구조물들(557, 559)에 포함된 제1 및 제2 금속 패턴들(547, 549)은 상면 가운데 부분을 제외하고는 제1 및 제2 배리어막 패턴들(537, 539)에 의해 각각 커버될 수 있으며, 특히 각 제1 및 제2 금속 패턴들(547, 549)의 측벽과 상면이 접하는 부분이 제1 및 제2 배리어막 패턴들(537, 539)에 의해 잘 커버될 수 있다. 이에 따라, 전압이 인가되었을 때, 각 제1 및 제2 금속 패턴들(547, 549)의 특정 부분으로 전계가 집중되는 현상이 방지될 수 있으며, 이에 따라 각 제1 및 제2 금속 패턴들(547, 549)에 포함된 금속의 마이그레이션에 의한 신뢰성 악화를 방지할 수 있다.
도 20 내지 도 46은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 20, 22, 25, 28, 31, 34, 37, 40 및 43은 상기 반도체 장치를 설명하기 위한 평면도들이고, 도 21, 23-24, 26-27, 29-30, 32-33, 35-36, 38-39, 41-42 및 44-46은 상기 반도체 장치를 설명하기 위한 단면도들이다.
이때, 도 21, 26, 29, 32, 35 및 41은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 23 및 38은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 24, 27, 30, 33, 36, 39, 42 및 44-46은 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도이다.
도 20 및 도 21을 참조하면, 기판(300) 상부를 부분적으로 식각하여 제1 리세스들(310)을 형성하고, 각 제1 리세스들(310) 하부를 각각 채우는 소자 분리막 패턴(320)을 형성한다.
기판(300)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(300)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다. 한편, 기판(300)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다.
예시적인 실시예들에 있어서, 소자 분리막 패턴(320)은 제1 리세스들(310)을 충분히 채우는 소자 분리막을 기판(300) 상에 형성하고, 기판(300) 상면이 노출될 때까지 상기 소자 분리막을 평탄화한 후, 제1 리세스들(310) 상부가 노출되도록 상기 소자 분리막 상부를 제거함으로써 형성될 수 있다. 상기 소자 분리막 상부를 제거할 때, 이에 인접하는 기판(300) 상부가 함께 부분적으로 제거될 수도 있으며, 이에 따라 소자 분리막 패턴(320)에 의해 측벽이 커버되는 기판(300) 부분에 비해 소자 분리막 패턴(320)에 의해 측벽이 커버되지 않는 기판(300) 부분의 폭이 더 작을 수 있다. 상기 소자 분리막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
기판(300) 상에 소자 분리막 패턴(320)이 형성됨에 따라서, 상면이 소자 분리막 패턴(320)에 의해 커버된 필드 영역, 및 상면이 소자 분리막 패턴(320)에 의해 커버되지 않으며 소자 분리막 패턴(320) 상부로 부분적으로 돌출된 액티브 영역이 정의될 수 있다. 이때, 상기 액티브 영역은 액티브 핀(305)으로 지칭될 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(305)은 기판(300) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(300) 상면에 평행하고 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(305)은 소자 분리막 패턴(320)에 의해 측벽이 둘러싸인 하부 액티브 패턴(305b), 및 소자 분리막 패턴(320) 상면으로 돌출된 상부 액티브 패턴(305a)을 포함할 수 있다. 예시적인 실시예들에 있어서, 상부 액티브 패턴(305a)은 하부 액티브 패턴(305b)에 비해 상기 제2 방향으로의 폭이 미세하게 더 작을 수 있다.
도 22 내지 도 24를 참조하면, 기판(300) 상에 더미(dummy) 게이트 구조물을 형성할 수 있다.
상기 더미 게이트 구조물은 기판(300)의 액티브 핀(305) 및 소자 분리막 패턴(320) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 게이트 마스크 막을 순차적으로 형성하고, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 상기 게이트 마스크 막을 패터닝하여 게이트 마스크(350)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 형성될 수 있다. 이에 따라, 상기 각 더미 게이트 구조물은 기판(300)의 액티브 핀(105) 및 상기 제2 방향으로 이에 인접하는 소자 분리막 패턴(320) 부분 상에 순차적으로 적층된 더미 게이트 절연막 패턴(330), 더미 게이트 전극(340) 및 게이트 마스크(350)를 포함하도록 형성될 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 절연막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 더미 게이트 절연막은 기판(300) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우에 상기 더미 게이트 절연막은 액티브 핀(305) 상면에만 형성될 수 있다. 한편, 상기 더미 게이트 전극막 및 상기 게이트 마스크 막 역시 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 기판(300)의 액티브 핀들(305) 및 소자 분리막 패턴(320) 상에 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)에 형성된 상기 더미 게이트 구조물들이 서로 이격된 거리에 비해 제2 영역(II)에 형성된 상기 더미 게이트 구조물들이 서로 이격된 거리가 더 클 수 있다.
이후, 이온 주입 공정을 수행하여, 상기 더미 게이트 구조물에 인접하는 액티브 핀(305) 상부에 불순물 영역(도시되지 않음)을 형성할 수도 있다.
도 25 내지 도 27을 참조하면, 상기 더미 게이트 구조물의 측벽 및 액티브 핀(305)의 측벽 상에 게이트 스페이서(360) 및 핀 스페이서(fin spacer)(370)를 각각 형성한다.
예시적인 실시예들에 있어서, 게이트 스페이서(360) 및 핀 스페이서(370)는 상기 더미 게이트 구조물, 액티브 핀(305) 및 소자 분리막 패턴(320) 상에 스페이서 막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 상기 스페이서 막은 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN)과 같은 질화물을 포함하도록 형성할 수 있다.
게이트 스페이서(360)는 상기 더미 게이트 구조물의 상기 제1 방향으로의 양 측벽 상에 형성될 수 있으며, 핀 스페이서(370)는 액티브 핀(305)의 상기 제2 방향으로의 양 측벽 상에 형성될 수 있다.
도 28 내지 도 30을 참조하면, 상기 더미 게이트 구조물에 인접한 액티브 핀(305) 상부를 식각하여 제2 리세스(380)를 형성한다.
구체적으로, 상기 더미 게이트 구조물 및 이의 측벽에 형성된 게이트 스페이서(360)를 식각 마스크로 사용하여 액티브 핀(305) 상부를 제거함으로써 제2 리세스(380)를 형성할 수 있다. 도 28 내지 도 30에는 액티브 핀(305) 중에서 상부 액티브 패턴(305a)이 부분적으로 식각되어 제2 리세스(380)를 형성하는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 예를 들어, 제2 리세스(380)는 상부 액티브 패턴(305a)을 제거하여 하부 액티브 패턴(305b)을 노출시키도록 형성될 수도 있으며, 나아가 하부 액티브 패턴(305b)도 부분적으로 노출시킬 수 있다.
한편, 상기 더미 게이트 구조물들이 제1 영역(I)에 비해 제2 영역(II)에서 상기 제1 방향을 따라 상대적으로 더 큰 거리로 서로 이격되도록 형성됨에 따라, 상기 더미 게이트 구조물들 사이에 형성되는 제2 리세스(380) 역시 제1 영역(I)에 비해 제2 영역(II)에서 상기 제1 방향으로 더 큰 폭을 갖도록 형성될 수 있다.
도 31 내지 도 33을 참조하면, 제2 리세스(380)를 채우는 소스/드레인 층(400)을 액티브 핀(305) 상에 형성한다.
예시적인 실시예들에 있어서, 소스/드레인 층(400)은 제2 리세스(380)에 의해 노출된 액티브 핀(305) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 층(400)은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스 및 SiH3CH3 가스와 같은 탄소 소스 가스를 함께 사용하여 SEG 공정을 수행함으로써 형성될 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 이와는 달리, 소스/드레인 층(400)은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스만을 사용하여 SEG 공정을 수행함으로써 형성될 수도 있으며, 이에 따라 단결정 실리콘 층이 형성될 수 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, 불순물이 도핑된 단결정 실리콘 탄화물 층 혹은 불순물이 도핑된 단결정 실리콘 층을 형성할 수 있다. 이에 따라, 소스/드레인 층(400)은 엔모스(Negative-channel Metal Oxide Semiconductor: NMOS) 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다.
이와는 달리, 소스/드레인 층(400)은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스를 함께 사용하여 SEG 공정을 수행함으로써 형성될 수도 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다. 이 경우에 소스/드레인 층(400)은 피모스(Positive-channel Metal Oxide Semiconductor: PMOS) 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다.
소스/드레인 층(400)은 수직 및 수평 방향으로 성장하여, 제2 리세스(380)를 채울 뿐만 아니라 상면이 게이트 스페이서(360)의 일부와 접촉할 수도 있다. 이때, 소스/드레인 층(400)은 상기 제2 방향으로의 단면이 5각형 혹은 6각형에 유사한 형상을 가질 수 있으며, 서로 인접하는 액티브 핀들(305) 사이의 거리가 작을 경우, 서로 인접하여 성장하는 소스/드레인 층들(400)의 측벽들이 서로 결합되어 하나의 층으로 형성될 수도 있다.
도 34 내지 도 36을 참조하면, 상기 더미 게이트 구조물, 게이트 스페이서(360), 핀 스페이서(370), 및 소스/드레인 층들(400)을 덮는 제1 층간 절연막(410)을 액티브 핀(305) 및 소자 분리막 패턴(320) 상에 충분한 높이로 형성한 후, 상기 더미 게이트 구조물에 포함된 더미 게이트 전극(340)의 상면이 노출될 때까지 제1 층간 절연막(410)을 평탄화한다. 이때, 게이트 마스크(350)도 함께 제거될 수 있으며, 게이트 스페이서(360)의 상부도 부분적으로 제거될 수 있다.
제1 층간 절연막(410)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다. 한편, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
도 37 내지 도 39를 참조하면, 노출된 더미 게이트 전극(340) 및 그 하부의 더미 게이트 절연막 패턴(330)을 제거하여, 게이트 스페이서(360)의 내측벽 및 액티브 핀(305)의 상면을 노출시키는 개구(도시되지 않음)를 형성하고 이를 채우는 게이트 구조물(450)을 형성한다.
구체적으로, 상기 개구에 의해 노출된 액티브 핀(305) 상면에 대한 열산화 공정을 수행하여 인터페이스 막 패턴(420)을 형성한 후, 인터페이스 막 패턴(420), 소자 분리막 패턴(320), 게이트 스페이서(360) 및 제1 층간 절연막(410) 상에 게이트 절연막을 형성하고, 상기 개구의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 게이트 절연막 상에 형성한다.
상기 게이트 절연막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있으며, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다. 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속과 이의 질화물을 포함하도록 형성될 수 있으며, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다. 이와는 달리, 상기 게이트 전극막은 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수도 있다.
한편, 인터페이스 막 패턴(420)은 상기 게이트 절연막 혹은 상기 게이트 전극막과 유사하게, 열산화 공정 대신에 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수도 있으며, 이 경우에 인터페이스 막 패턴(420)은 액티브 핀(305) 상면뿐만 아니라 소자 분리막 패턴(320) 상면 및 게이트 스페이서(360)의 내측벽 상에도 형성될 수 있다.
이후, 제1 층간 절연막(410)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 게이트 절연막을 평탄화하여, 인터페이스 막 패턴(420) 상면 및 게이트 스페이서(360)의 내측벽 상에 게이트 절연막 패턴(430)을 형성하고, 게이트 절연막 패턴(430) 상에 상기 개구의 나머지 부분을 채우는 게이트 전극(440)을 형성할 수 있다. 이에 따라, 게이트 전극(440)의 저면 및 측벽은 게이트 절연막 패턴(430)에 의해 커버될 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
순차적으로 적층된 인터페이스 막 패턴(420), 게이트 절연막 패턴(430), 및 게이트 전극(440)은 게이트 구조물(450)을 형성할 수 있으며, 소스/드레인 층(400)과 함께 엔모스 또는 피모스 트랜지스터를 형성할 수 있다.
도 40 내지 도 42를 참조하면, 제1 층간 절연막(410), 게이트 구조물(450) 및 게이트 스페이서(360) 상에 제2 층간 절연막(460)을 형성하고, 제1 및 제2 층간 절연막들(410, 460)을 관통하면서 소스/드레인 층들(400)의 상면에 각각 접촉하는 제1 및 제2 콘택 플러그들(480, 485)을 형성한다.
제2 층간 절연막(460)은 제1 층간 절연막(410)과 실질적으로 동일한 물질을 사용하여 형성할 수도 있고 서로 다른 물질을 사용하여 형성할 수도 있다. 예를 들어, 제2 층간 절연막(460)은 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
제1 및 제2 콘택 플러그들(480, 485)은 제1 및 제2 층간 절연막들(410, 460)을 관통하면서 소스/드레인 층들(400)의 상면을 노출시키는 제1 및 제2 콘택 홀들(도시되지 않음)을 형성한 후, 이들을 각각 채우는 도전막을 형성함으로써 형성될 수 있다. 상기 도전막은 예를 들어, 금속, 금속 질화물 또는 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
상기 제1 및 제2 콘택 홀들은 각각 제1 및 제2 영역들(I, II)에 형성될 수 있으며, 이들을 각각 채우는 제1 및 제2 콘택 플러그들(480, 485) 역시 각각 제1 및 제2 영역들(I, II)에 형성될 수 있다.
예시적인 실시예들에 있어서, 각 제1 콘택 플러그들(480)은 게이트 스페이서(360)에 셀프-얼라인(self-aligned)되도록 형성될 수 있으며, 각 제2 콘택 플러그들(485)은 게이트 스페이서(360)에 셀프-얼라인되지 않을 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 다만, 제1 영역(I)에 형성된 제1 콘택 플러그들(480) 사이의 간격에 비하여 제2 영역(II)에 형성된 제2 콘택 플러그들(485) 사이의 간격이 더 클 수 있다.
한편, 상기 각 제1 및 제2 콘택 홀들에 의해 노출된 소스/드레인 층들(400) 상부에 금속막을 형성하고 열처리한 후, 미반응 금속막 부분을 제거함으로써, 각 소스/드레인 층들(400) 상부에 금속 실리사이드 패턴들(470)을 더 형성할 수도 있다. 이때, 상기 금속막은 예를 들어, 코발트, 니켈 등을 포함하도록 형성될 수 있다.
도 43 및 도 44를 참조하면, 도 12를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 제2 층간 절연막(460) 및 제1 및 제2 콘택 플러그들(480, 485) 상에 제3 층간 절연막(510)을 형성한 후, 각 제1 및 제2 콘택 플러그들(480, 485) 상면을 노출시키는 제3 및 제4 개구들(525, 527)을 형성한다. 이때, 제3 층간 절연막들(510)은 저유전 물질, 예를 들어, 탄소가 도핑된 실리콘 산화물(SiCOH), 불소가 도핑된 실리콘 산화물(F-SiO2), 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ, MSSQ 등과 같은 무기 폴리머 등을 포함하도록 형성될 수 있다.
각 제3 및 제4 개구들(525, 527)은 제3 층간 절연막(510) 상부를 제거하여 트렌치를 형성하고, 상기 트렌치보다 작은 폭을 갖고 상기 트렌치에 연통되며, 각 제1 및 제2 콘택 플러그들(480, 485) 상면을 노출시키는 비아 홀을 형성함으로써 형성될 수 있다. 이때, 상기 제1 방향을 따라 제3 개구들(525)이 서로 이격된 거리는 상기 제1 방향을 따라 제4 개구들(527)이 서로 이격된 거리에 비해 더 작을 수 있다.
도 45를 참조하면, 도 13을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 각 제3 개구들(525) 내에 제1 예비 배리어막 패턴(534) 및 제1 금속 패턴(547)을 형성할 수 있으며, 각 제4 개구들(527) 내에 제2 예비 배리어막 패턴(536) 및 제2 금속 패턴(549)을 형성할 수 있다. 이때, 각 제3 및 제4 개구들(525, 527)의 형상에 대응하여, 제1 및 제2 금속 패턴들(547, 549)은 상대적으로 폭이 좁은 하부 및 상대적으로 폭이 넓은 상부를 포함하도록 형성될 수 있다.
도 46을 참조하면, 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 각각이 제1 배리어막 패턴(537) 및 제1 금속 패턴(547)을 포함하는 제1 배선 구조물들(557)이 제1 영역(I) 내의 제1 콘택들(480) 상에 각각 형성될 수 있으며, 각각이 제2 배리어막 패턴(539) 및 제2 금속 패턴(549)을 포함하는 제2 배선 구조물들(559)이 제2 영역(II) 내의 제2 콘택들(485) 상에 각각 형성될 수 있다.
또한, 제1 영역(I) 상에서는, 제3 층간 절연막(510)의 상면, 및 상기 제1 방향으로의 최외곽 제1 배선 구조물들(557)의 상면 일부 상에 제1 확산 방지 절연막 패턴(565)이 형성될 수 있고, 제1 배선 구조물들(557) 사이의 제3 층간 절연막(510) 부분에 리모트 플라스마 방식의 식각 공정을 수행함으로써 제3 리세스(595)가 형성될 수 있다. 한편, 제2 영역(II) 상에서는, 제1 확산 방지 절연막 패턴(565)이 제3 층간 절연막(510)의 상면, 및 제2 배선 구조물들(559)의 상면에 형성될 수 있다. 즉, 상대적으로 좁은 간격으로 서로 이격된 제1 배선 구조물들(557)이 형성된 제1 영역(I)에서는, 이후 에어 갭(630)을 형성하기 위한 제3 리세스(595)를 제1 배선 구조물들(557) 사이에 형성할 수 있으며, 상대적으로 넓은 간격으로 서로 이격된 제2 배선 구조물들(559)이 형성된 제2 영역(II)에서는 에어 갭 형성을 위한 리세스를 형성하지 않을 수 있다.
다시 도 16 내지 도 19를 참조하면, 도 11을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
즉, 제1 확산 방지 절연막 패턴(565) 상면, 제1 배선 구조물들(557) 상면 및 제3 층간 절연막(510) 상면에 제2 확산 방지 절연막(600)을 형성한 후, 제4 층간 절연막(620)을 제2 확산 방지 절연막(600) 상에 형성함으로써, 제1 배선 구조물들(557) 사이에 에어 갭(630)을 형성할 수 있다. 이때, 제4 층간 절연막(620)은 저유전 물질, 예를 들어, 탄소가 도핑된 실리콘 산화물(SiCOH), 불소가 도핑된 실리콘 산화물(F-SiO2), 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ, MSSQ 등과 같은 무기 폴리머 등을 포함하도록 형성될 수 있다.
전술한 공정들을 수행함으로써 상기 반도체 장치가 제조될 수 있다.
전술한 반도체 장치는 배선 구조물을 포함하는 다양한 메모리 장치 및 시스템에 사용될 수 있다. 예를 들어, 상기 반도체 장치는 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자에 포함되는 배선 구조물에 적용될 수 있다. 혹은 상기 반도체 장치는 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치의 메모리 주변회로 영역 혹은 셀 영역에 사용되는 배선 구조물에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 300: 기판 110, 220: 제1, 제2 층간 절연막
120: 트렌치 130: 배리어막
132: 예비 배리어막 패턴 135, 137: 배리어막 패턴
140: 금속막 145, 147: 금속 패턴
155, 157: 배선 구조물 165: 제1 확산 방지 절연막 패턴
170: 식각 마스크 180, 125: 제1, 제2 개구
190, 192, 195: 리세스 200: 제2 확산 방지 절연막
210: 확산 방지 절연막 구조물 230, 232, 235, 237: 에어 갭
310, 380, 595: 제1, 제2, 제3 리세스
320: 소자 분리막 패턴 330: 더미 게이트 절연막 패턴
340: 더미 게이트 전극 350: 게이트 마스크
360: 게이트 스페이서 370: 핀 스페이서
400: 소스/드레인 층
410, 460, 510, 620: 제1, 제2, 제3, 제4 층간 절연막
420: 인터페이스 막 패턴 430: 게이트 절연막 패턴
440: 게이트 전극 450: 게이트 구조물
470: 금속 실리사이드 패턴 480, 485: 제1, 제2 콘택 플러그
525, 527: 제3, 제4 개구
534, 536: 제1, 제2 예비 배리어막 패턴
537, 539: 제1, 제2 배리어막 패턴 547, 549: 제1, 제2 금속 패턴
557, 559: 제1, 제2 배선 구조물 565: 제1 확산 방지 절연막 패턴
600: 제2 확산 방지 절연막 610: 확산 방지 절연막 구조물
630: 에어 갭

Claims (20)

  1. 서로 이격되며, 각각이
    금속 패턴; 및
    상기 금속 패턴의 측벽, 저면 및 상면 가장자리는 커버하고, 상기 금속 패턴의 상면 가운데 부분은 커버하지 않는 배리어막 패턴을 포함하는 복수 개의 배선 구조물들; 및
    상기 배선 구조물들을 수용하며, 상기 배선 구조물들 사이에 에어 갭을 갖는 층간 절연막 구조물을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 각 배선 구조물들의 상면 및 적어도 일 측벽을 커버하는 확산 방지 절연막을 더 포함하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 확산 방지 절연막은 상기 각 배선 구조물들의 양 측벽들 중에서 상기 에어 갭에 인접한 측벽을 커버하는 반도체 장치.
  4. 제 2 항에 있어서, 상기 확산 방지 절연막은 상기 에어 갭의 저면 및 측벽을 정의하는 반도체 장치.
  5. 제 2 항에 있어서, 상기 확산 방지 절연막은 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 탄산화물(SiCO) 또는 실리콘 산탄질화물(SiOCN)을 포함하는 반도체 장치.
  6. 제 2 항에 있어서, 상기 층간 절연막 구조물은 순차적으로 적층된 제1 및 제2 층간 절연막들을 포함하며, 상기 확산 방지 절연막은 상기 제1 및 제2 층간 절연막들 사이에 형성되는 반도체 장치.
  7. 제 6 항에 있어서, 상기 에어 갭의 상면은 상기 제2 층간 절연막에 의해 정의되고, 상기 에어 갭의 저면 및 측벽은 상기 확산 방지 절연막에 의해 정의되는 반도체 장치.
  8. 제 6 항에 있어서, 상기 각 제1 및 제2 층간 절연막들은 저유전 물질을 포함하는 반도체 장치.
  9. 제 8 항에 있어서, 상기 각 제1 및 제2 층간 절연막들은 탄소가 도핑된 실리콘 산화물(SiCOH)을 포함하는 반도체 장치.
  10. 제 1 항에 있어서, 상기 각 배선 구조물들은,
    하부; 및
    상기 하부와 일체적으로 형성되며, 상기 하부보다 큰 폭을 갖는 상부를 포함하는 반도체 장치.
  11. 제 1 항에 있어서, 상기 금속 패턴은 구리, 알루미늄 또는 텅스텐을 포함하고, 상기 배리어막 패턴은 탄탈륨 질화물, 티타늄 질화물, 탄탈륨 또는 티타늄을 포함하는 반도체 장치.
  12. 제 1 항에 있어서, 상기 금속 패턴의 상면은 가장자리의 높이에 비해 가운데의 높이가 더 높은 반도체 장치.
  13. 서로 이격되며, 각각이
    금속 패턴; 및
    상기 금속 패턴의 측벽, 저면 및 상면 가장자리는 커버하고, 상기 금속 패턴의 상면 가운데 부분은 커버하지 않는 배리어막 패턴을 포함하는 복수 개의 제1 배선 구조물들 및 복수 개의 제2 배선 구조물들; 및
    상기 제1 및 제2 배선 구조물들을 수용하며, 상기 제1 배선 구조물들 사이에 에어 갭을 갖는 층간 절연막 구조물을 포함하는 반도체 장치.
  14. 제 13 항에 있어서, 상기 제1 배선 구조물들이 서로 이격된 거리는 상기 제2 배선 구조물들이 서로 이격된 거리보다 작은 반도체 장치.
  15. 제 13 항에 있어서, 상기 제1 및 제2 배선 구조물들의 상면을 각각 커버하는 제1 확산 방지 절연막 구조물 및 제2 확산 방지 절연막 구조물을 더 포함하는 반도체 장치.
  16. 제 15 항에 있어서, 상기 제1 확산 방지 절연막 구조물은 상기 각 제1 배선 구조물들의 양 측벽들 중에서 상기 에어 갭에 인접한 측벽을 커버하는 반도체 장치.
  17. 제 15 항에 있어서, 상기 제1 확산 방지 절연막 구조물은 상기 에어 갭의 저면 및 측벽을 정의하는 반도체 장치.
  18. 제 15 항에 있어서, 상기 제2 배선 구조물들의 상면을 커버하는 상기 제2 확산 방지 절연막 구조물의 두께는 상기 제1 배선 구조물들 중에서 양 측에 각각 상기 에어 갭이 형성된 제1 배선 구조물들의 상면을 커버하는 상기 제1 확산 방지 절연막 구조물 부분의 두께보다 더 두꺼운 반도체 장치.
  19. 제 13 항에 있어서, 상기 층간 절연막 구조물은 순차적으로 적층된 제1 및 제2 층간 절연막들을 포함하며, 상기 각 제1 및 제2 확산 방지 절연막 구조물들은 상기 제1 및 제2 층간 절연막들 사이에 형성되는 반도체 장치.
  20. 기판 상에 형성된 소자 분리막 패턴에 의해 정의되는 액티브 핀;
    상기 액티브 핀 상에 형성되어 서로 이격된 복수 개의 게이트 구조물들;
    상기 각 게이트 구조물들에 인접한 상기 액티브 핀 상에 형성된 소스/드레인 층;
    상기 소스/드레인 층들 상에 각각 형성된 콘택 플러그들;
    상기 콘택 플러그들 상에 각각 형성되며,
    금속 패턴; 및
    상기 금속 패턴의 측벽, 저면 및 상면 가장자리는 커버하고, 상기 금속 패턴의 상면 가운데 부분은 커버하지 않는 배리어막 패턴을 각각 포함하는 복수 개의 배선 구조물들; 및
    상기 배선 구조물들을 수용하며, 상기 배선 구조물들 사이에 에어 갭을 갖는 층간 절연막 구조물을 포함하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210148795A (ko) * 2020-05-29 2021-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 배면 에어 갭 유전체를 갖는 반도체 디바이스

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102449199B1 (ko) * 2015-12-14 2022-09-30 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102655189B1 (ko) 2016-09-30 2024-04-04 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102567527B1 (ko) * 2016-11-07 2023-08-16 삼성전자주식회사 반도체 소자 및 그 제조 방법.
US10651201B2 (en) * 2017-04-05 2020-05-12 Samsung Electronics Co., Ltd. Integrated circuit including interconnection and method of fabricating the same, the interconnection including a pattern shaped and/or a via disposed for mitigating electromigration
US10325842B2 (en) * 2017-09-08 2019-06-18 Advanced Semiconductor Engineering, Inc. Substrate for packaging a semiconductor device package and a method of manufacturing the same
US10468501B2 (en) * 2017-09-29 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Gap-filling germanium through selective bottom-up growth

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6159845A (en) * 1999-09-11 2000-12-12 United Microelectronics Corp. Method for manufacturing dielectric layer
US6403461B1 (en) 2001-07-25 2002-06-11 Chartered Semiconductor Manufacturing Ltd. Method to reduce capacitance between metal lines
US6908829B2 (en) 2002-03-11 2005-06-21 Intel Corporation Method of forming an air gap intermetal layer dielectric (ILD) by utilizing a dielectric material to bridge underlying metal lines
US7042095B2 (en) * 2002-03-29 2006-05-09 Renesas Technology Corp. Semiconductor device including an interconnect having copper as a main component
US7449407B2 (en) 2002-11-15 2008-11-11 United Microelectronics Corporation Air gap for dual damascene applications
JP4638140B2 (ja) * 2003-07-09 2011-02-23 マグナチップセミコンダクター有限会社 半導体素子の銅配線形成方法
US7326444B1 (en) * 2004-09-14 2008-02-05 Novellus Systems, Inc. Methods for improving integration performance of low stress CDO films
JP4106048B2 (ja) 2004-10-25 2008-06-25 松下電器産業株式会社 半導体装置の製造方法及び半導体装置
US7335588B2 (en) * 2005-04-15 2008-02-26 International Business Machines Corporation Interconnect structure and method of fabrication of same
KR20060114181A (ko) 2005-04-29 2006-11-06 매그나칩 반도체 유한회사 반도체 소자의 구리배선 형성방법
KR100828030B1 (ko) * 2006-10-25 2008-05-08 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그제조 방법
US7879683B2 (en) * 2007-10-09 2011-02-01 Applied Materials, Inc. Methods and apparatus of creating airgap in dielectric layers for the reduction of RC delay
KR20090074473A (ko) * 2008-01-02 2009-07-07 주식회사 하이닉스반도체 반도체 소자의 배선 형성 방법
US7928003B2 (en) 2008-10-10 2011-04-19 Applied Materials, Inc. Air gap interconnects using carbon-based films
JP5396065B2 (ja) 2008-10-28 2014-01-22 株式会社日立製作所 半導体装置の製造方法
KR20110013162A (ko) 2009-07-31 2011-02-09 주식회사 하이닉스반도체 반도체 장치 제조 방법
KR101141214B1 (ko) 2009-11-13 2012-05-07 국제엘렉트릭코리아 주식회사 반도체 소자의 금속 배선 형성 방법
CN107579038B (zh) 2011-12-29 2021-02-26 英特尔公司 具有罩层的气隙互连以及形成的方法
KR101898876B1 (ko) 2012-03-02 2018-09-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101921465B1 (ko) * 2012-08-22 2018-11-26 삼성전자 주식회사 반도체 소자 및 이의 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210148795A (ko) * 2020-05-29 2021-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 배면 에어 갭 유전체를 갖는 반도체 디바이스
US11443987B2 (en) 2020-05-29 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside air gap dielectric
US11664280B2 (en) 2020-05-29 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside air gap dielectric

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