CN109755218B - 包括接触插塞的半导体器件及形成其的方法 - Google Patents

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Abstract

提供了一种半导体器件及形成其的方法。该半导体器件包括在衬底上彼此间隔开并平行地线形延伸的多个有源区域。栅电极跨越所述多个有源区域，并且相应漏极区域在有源区域的位于栅电极的第一侧的相应有源区域上和/或中，相应源极区域在有源区域的位于栅电极的第二侧的相应有源区域上和/或中。漏极插塞设置在漏极区域上，源极插塞设置在源极区域上。栅极插塞在漏极插塞与源极插塞之间设置于栅电极上，使得穿过漏极插塞的中心和源极插塞的中心的直线交叉栅极插塞。

Description

包括接触插塞的半导体器件及形成其的方法
技术领域
本发明构思涉及具有栅极接触插塞和源极/漏极接触插塞的半导体器件及形成其的方法。
背景技术
为了根据电子装置的变薄和缩短而增加半导体器件的集成度，已尝试了各种技术用于互连的有效布置。互连包括多个水平互连和连接到水平互连的多个接触插塞。最小化多个接触插塞的间隔有利于半导体器件的高度集成。多个接触插塞应彼此绝缘。需要新的技术用于确保相邻接触插塞的绝缘并最小化接触插塞之间的间隔。
发明内容
本发明构思的一些实施方式能提供具有对高度集成有利的接触插塞的半导体器件。此外，本发明构思的一些实施方式能提供形成具有对高度集成有利的接触插塞的半导体器件的方法。
根据一些实施方式的半导体器件包括在衬底上彼此间隔开并平行地线形延伸的多个有源区域。栅电极跨越所述多个有源区域，并且相应漏极区域在所述多个有源区域的位于栅电极的第一侧的相应有源区域上和/或中，相应源极区域在所述多个有源区域的位于栅电极的第二侧的相应有源区域上和/或中。漏极插塞设置在漏极区域上，源极插塞设置在源极区域上。栅极插塞在漏极插塞与源极插塞之间设置在栅电极上，使得穿过漏极插塞的中心和源极插塞的中心的直线交叉栅极插塞。
根据一些实施方式的半导体器件包括在衬底上彼此间隔开并平行地线形延伸的多个有源区域。栅电极跨越所述多个有源区域。相应漏极区域在所述多个有源区域的位于栅电极的第一侧的相应有源区域上和/或中，相应源极区域在所述多个有源区域的位于栅电极的第二侧的相应有源区域上和/或中。漏极插塞设置在漏极区域上，源极插塞设置在源极区域上。栅极插塞在漏极插塞与源极插塞之间设置在栅电极上，并具有叠于所述多个有源区域中的一个之上的中心。
根据一些实施方式的半导体器件包括在衬底上的有源区域、在有源区域上和/或中的漏极区域、以及在有源区域上和/或中并与漏极区域间隔开的源极区域。栅电极在漏极区域与源极区域之间跨越有源区域。漏极插塞设置在漏极区域上，源极插塞设置在源极区域上，栅极插塞设置在栅电极上。漏极接触间隔物在漏极插塞的侧表面上，源极接触间隔物在源极插塞的侧表面上，栅极接触间隔物在栅极插塞的侧表面上。栅极插塞的中心叠于有源区域之上，并且栅极接触间隔物与漏极接触间隔物和源极接触间隔物直接接触。
根据一些实施方式的形成半导体器件的方法包括在衬底上形成彼此间隔开并平行地线形延伸的多个有源区域、以及形成跨越所述多个有源区域的栅电极。相应漏极区域在所述多个有源区域的位于栅电极的第一侧的相应有源区域上和/或中形成，相应源极区域在所述多个有源区域的位于栅电极的第二侧的相应有源区域上和/或中形成。漏极插塞在漏极区域上形成，源极插塞在源极区域上形成。自对准的栅极插塞在漏极插塞与源极插塞之间在栅电极上形成。
附图说明
通过参照附图详细描述本发明构思的示例性实施方式，本发明构思的以上及另外的目的、特征和优点将对本领域普通技术人员变得更加明显，附图中：
图1是用于示出根据本发明构思的示例性实施方式的半导体器件的布局；
图2为了示出根据本发明构思的示例性实施方式的半导体器件显示了沿图1的线I-I'、II-II'和III-III'截取的剖视图；
图3至13是显示根据本发明构思的示例性实施方式的半导体器件的部分的局部图；
图14是为了示出根据本发明构思的示例性实施方式的半导体器件显示了图1的一部分的局部布局；
图15是用于示出根据本发明构思的示例性实施方式的半导体器件的布局；
图16为了示出根据本发明构思的示例性实施方式的半导体器件显示了沿图15的线B-B'、C-C'和D-D'截取的剖视图；
图17和18显示了用于示出根据本发明构思的示例性实施方式的半导体器件的剖视图；
图19至28为了示出根据本发明构思的示例性实施方式的形成半导体器件的方法显示了沿图1的线I-I'、II-II'和III-III'截取的剖视图；
图29至33是用于示出根据本发明构思的示例性实施方式的形成半导体器件的方法的局部图；以及
图34和35是为了示出根据本发明构思的示例性实施方式的形成半导体器件的方法沿图1的线I-I'、II-II'和III-III'截取的剖视图。
具体实施方式
图1是用于示出根据本发明构思的示例性实施方式的半导体器件的布局。
参照图1，根据本发明构思的示例性实施方式的半导体器件可以包括多个有源区域25、26和27、多个源极/漏极区域31、32、33、34、35和36、多个栅电极41、42和43、多个栅极接触插塞58、多个源极/漏极接触插塞75和76、多个上部源极/漏极接触插塞95和96、以及多个上部栅极接触插塞97。
多个有源区域25、26和27可以包括第一有源区域25、第二有源区域26和第三有源区域27。第一有源区域25、第二有源区域26和第三有源区域27可以彼此间隔开并平行地线形延伸。第二有源区域26可以形成在第一有源区域25与第三有源区域27之间。多个源极/漏极区域31、32、33、34、35和36的每个可以取决于施加到其的偏压而在漏极区域与源极区域之间转换。为了描述的简洁，以下描述中假设多个源极/漏极区域31、32、33、34、35和36为第一漏极区域31、第一源极区域32、第二漏极区域33、第二源极区域34、第三漏极区域35和第三源极区域36。
多个栅电极41、42和43可以包括第一栅电极41、第二栅电极42和第三栅电极43。第一栅电极41可以形成在第二栅电极42与第三栅电极43之间。多个栅极接触插塞58可以形成在多个栅电极41、42和43上。多个源极/漏极接触插塞75和76可以包括漏极接触插塞75和源极接触插塞76。选自多个栅极接触插塞58当中的一个栅极接触插塞可以形成在漏极接触插塞75与源极接触插塞76之间。多个栅极接触插塞58的每个可以被称为栅极插塞。漏极接触插塞75可以被称为漏极插塞，源极接触插塞76可以被称为源极插塞。
多个上部源极/漏极接触插塞95和96的每个可以对应于源极/漏极通路插塞。多个上部源极/漏极接触插塞95和96可以包括上部漏极接触插塞95和上部源极接触插塞96。多个上部栅极接触插塞97的每个可以对应于栅极通路插塞。多个上部栅极接触插塞97可以形成在多个栅极接触插塞58上。多个上部栅极接触插塞97的每个可以被称为上部栅极插塞。上部漏极接触插塞95可以被称为上部漏极插塞，上部源极接触插塞96可以被称为上部源极插塞。
上部漏极接触插塞95可以形成为距离第一有源区域25更近，上部源极接触插塞96可以形成为距离第三有源区域27更近。上部漏极接触插塞95可以形成为距离第一漏极区域31更近，上部源极接触插塞96可以形成为距离第三源极区域36更近。在一实施方式中，穿过上部漏极接触插塞95的中心和上部源极接触插塞96的中心的直线可以重叠选自多个上部栅极接触插塞97当中的一个上部栅极接触插塞。穿过上部漏极接触插塞95的中心和上部源极接触插塞96的中心的直线可以穿过选自多个上部栅极接触插塞97当中的一个上部栅极接触插塞的中心。穿过上部漏极接触插塞95的中心和上部源极接触插塞96的中心的直线可以相对于第一栅电极41的长轴方向倾斜地对准。
图2为了示出根据本发明构思的示例性实施方式的半导体器件显示了沿图1的线I-I'、II-II'和III-III'截取的剖视图。
参照图1和2，元件分隔层23、多个有源区域25、26和27、多个源极/漏极区域31、32、33、34、35和36、层间绝缘层39、多个栅电极41、42和43、栅极电介质层46、多个栅极间隔物47和48、栅极盖层49、栅极接触间隔物54、多个栅极接触插塞58、漏极接触间隔物65D、源极接触间隔物65S、金属硅化物层67和68、多个源极/漏极接触插塞75和76、蚀刻停止层83、上部绝缘层85、多个上部源极/漏极接触插塞95和96、以及多个上部栅极接触插塞97可以形成在衬底21上。
多个栅电极41、42和43的每个可以包括第一导电层41A和第二导电层41B。多个栅极间隔物47和48可以包括第一栅极间隔物47和第二栅极间隔物48。栅极接触插塞58的每个可以包括第一阻挡层56和栅极接触导电层57。多个源极/漏极接触插塞75和76的每个可以包括第二阻挡层71和源极/漏极接触导电层72。多个上部源极/漏极接触插塞95和96以及多个上部栅极接触插塞97的每个可以包括第三阻挡层91和上部接触导电层92。
多个有源区域25、26和27可以具有从元件分隔层23凸出并因而设置在比元件分隔层23更高的水平处的上部。多个有源区域25、26和27的每个可以形成为鳍形。多个有源区域25、26和27的每个可以被称为鳍式有源区域。多个有源区域25、26和27可以形成为彼此平行。
多个源极/漏极区域31、32、33、34、35和36可以形成在多个有源区域25、26和27上和/或中。第一漏极区域31、第二漏极区域33和第三漏极区域35可以与第一源极区域32、第二源极区域34和第三源极区域36间隔开。多个源极/漏极区域31、32、33、34、35和36可以具有从多个有源区域25、26和27的上部凸出并因而设置在比多个有源区域25、26和27的上部更高的水平处的上部。多个源极/漏极区域31、32、33、34、35和36可以具有比多个有源区域25、26和27更大的水平宽度。多个源极/漏极区域31、32、33、34、35和36的每个可以具有比多个有源区域25、26和27的每个更大的水平宽度。第一漏极区域31、第二漏极区域33和第三漏极区域35可以在其侧表面处彼此接触。第一源极区域32、第二源极区域34和第三源极区域36可以在其侧表面处彼此接触。多个源极/漏极区域31、32、33、34、35和36的每个可以具有形成为字母“U”形状的剖面。
多个栅电极41、42和43可以在多个源极/漏极区域31、32、33、34、35和36之间跨越多个有源区域25、26和27。栅极电介质层46可以形成在多个有源区域25、26和27与多个栅电极41、42和43之间。栅极电介质层46可以围绕多个栅电极41、42和43的侧表面和底表面。在一实施方式中，第一栅电极41可以在第一漏极区域31与第一源极区域32之间跨越第一有源区域25，在第二漏极区域33与第二源极区域34之间跨越第二有源区域26，并在第三漏极区域35与第三源极区域36之间跨越第三有源区域27。多个栅电极41、42和43可以具有形成在比多个有源区域25、26和27的上部更低的水平处的下部。多个栅电极41、42和43可以覆盖多个有源区域25、26和27的顶表面和侧表面。
多个栅极间隔物47和48可以形成在多个栅电极41、42和43的侧表面上。第一栅极间隔物47可以形成在第二栅极间隔物48与多个栅电极41、42和43之间。栅极电介质层46可以被保留在第一栅极间隔物47与多个栅电极41、42和43之间。在一实施方式中，第一栅极间隔物47可以对应于内部间隔物，第二栅极间隔物48可以对应于外部间隔物。
栅极盖层49可以覆盖多个栅电极41、42和43。栅极接触插塞58的每个可以穿过栅极盖层49，并且可以在多个栅电极41、42和43上对准。栅极接触插塞58的每个可以邻近于多个有源区域25、26和27的中心对准。穿过选自栅极接触插塞58当中的一个栅极接触插塞的中心并垂直于衬底21的上表面的第一直线L1可以重叠选自多个有源区域25、26和27当中的一个有源区域。在一实施方式中，选自栅极接触插塞58当中的一个栅极接触插塞可以在第二有源区域26上对准。穿过选自栅极接触插塞58当中的一个栅极接触插塞的中心并垂直于衬底21的上表面的第一直线L1可以重叠第二有源区域26。栅极接触间隔物54可以形成为围绕栅极接触插塞58的侧表面。
金属硅化物层67和68可以形成在多个源极/漏极区域31、32、33、34、35和36上。多个源极/漏极接触插塞75和76可以穿过层间绝缘层39连接到金属硅化物层67和68。漏极接触间隔物65D可以形成为围绕漏极接触插塞75的侧表面。源极接触间隔物65S可以形成为围绕源极接触插塞76的侧表面。在一实施方式中，漏极接触间隔物65D和源极接触间隔物65S的每个可以与栅极接触间隔物54和第二栅极间隔物48直接接触。层间绝缘层39、栅极盖层49、栅极接触间隔物54、栅极接触插塞58、漏极接触间隔物65D、源极接触间隔物65S、以及多个源极/漏极接触插塞75和76可以具有实质上共平面的上表面。
多个上部栅极接触插塞97可以穿过上部绝缘层85和蚀刻停止层83与栅极接触插塞58接触。上部漏极接触插塞95可以穿过上部绝缘层85和蚀刻停止层83与漏极接触插塞75接触，上部源极接触插塞96可以穿过上部绝缘层85和蚀刻停止层83与源极接触插塞76接触。多个上部源极/漏极接触插塞95和96以及多个上部栅极接触插塞97可以具有形成在不同水平处的上部，但为了描述的方便，这将被省略。
图3至13是显示根据本发明构思的示例性实施方式的半导体器件的部分的局部图。
参照图3，第二栅极间隔物48可以在漏极接触间隔物65D与栅极接触间隔物54之间以及在源极接触间隔物65S与栅极接触间隔物54之间延伸。第二栅极间隔物48可以与漏极接触间隔物65D、源极接触间隔物65S和栅极接触间隔物54直接接触。第一栅极间隔物47可以具有形成在比第二栅极间隔物48的上部更低的水平处的上部。第二栅极间隔物48、栅极接触间隔物54、栅极接触插塞58、漏极接触间隔物65D和源极接触间隔物65S可以具有实质上共平面的上表面。
参照图4，第一栅极间隔物47可以具有形成在第一栅电极41与第二栅极间隔物48之间的下部区域，并具有在第二栅极间隔物48与栅极接触间隔物54之间延伸的上部区域。第一栅极间隔物47的上部区域可以具有比第一栅极间隔物47的下部区域更小的厚度。栅极电介质层46可以具有形成在比第一栅极间隔物47的上部更低的水平处的上部。第一栅极间隔物47、第二栅极间隔物48、栅极接触间隔物54、栅极接触插塞58、漏极接触间隔物65D和源极接触间隔物65S可以具有实质上共平面的上表面。
参照图5，第一栅极间隔物47可以在第二栅极间隔物48与栅极接触间隔物54之间延伸。第一栅极间隔物47、第二栅极间隔物48、栅极接触间隔物54、栅极接触插塞58、漏极接触间隔物65D和源极接触间隔物65S可以具有实质上共平面的上表面。
参照图6，栅极电介质层46可以在第一栅极间隔物47与栅极接触间隔物54之间延伸。栅极电介质层46、第一栅极间隔物47、第二栅极间隔物48、栅极接触间隔物54、栅极接触插塞58、漏极接触间隔物65D和源极接触间隔物65S可以具有实质上共平面的上表面。
参照图7，栅极接触间隔物54可以包括第一栅极接触间隔物54A和第二栅极接触间隔物54B。第二栅极接触间隔物54B可以形成在栅极接触插塞58与第一栅极接触间隔物54A之间。第一栅极接触间隔物54A可以具有拥有比上部区域更大的水平宽度的下部区域。第一栅极接触间隔物54A可以形成为字母“L”的形状。第一栅极接触间隔物54A可以与第二栅极接触间隔物54B的侧表面和底表面接触。
参照图8，第一栅极接触间隔物54A的下部区域可以朝向栅极接触插塞58的中心水平地凸出。第一栅极接触间隔物54A的下部区域可以从第二栅极接触间隔物54B的侧表面偏移。第一栅极接触间隔物54A的下部区域和第二栅极接触间隔物54B的侧表面可以形成台阶形状。
参照图9，底切区域可以形成在第二栅极接触间隔物54B下方。栅极接触插塞58可以在第二栅极接触间隔物54B下方延伸。栅极接触插塞58可以与第二栅极接触间隔物54B的侧表面和下表面直接接触，并且可以与第一栅极接触间隔物54A的下部区域直接接触。
参照图10，蚀刻停止层83可以朝向上部源极/漏极接触插塞95和96以及上部栅极接触插塞97的中心水平地凸出。蚀刻停止层83的侧表面可以从上部绝缘层85的侧表面偏移。上部源极/漏极接触插塞95和96以及上部栅极接触插塞97可以与蚀刻停止层83的侧表面和上表面直接接触。
参照图11，底切区域可以形成在上部绝缘层85下方。上部源极/漏极接触插塞95和96以及上部栅极接触插塞97可以在上部绝缘层85下方延伸。上部源极/漏极接触插塞95和96以及上部栅极接触插塞97可以与上部绝缘层85的下表面以及与蚀刻停止层83的侧表面直接接触。
参照图12，上部漏极接触插塞95可以邻近于第一有源区域25对准。穿过上部漏极接触插塞95的中心并垂直于衬底21的上表面的直线可以在多个有源区域25、26和27外部对准。穿过上部漏极接触插塞95的中心并垂直于衬底21的上表面的直线可以在第一有源区域25外部对准。换言之，上部漏极接触插塞95可以设置在第一有源区域25的与第二有源区域26相反的一侧，同样地，上部源极接触插塞96可以设置在第三有源区域27的与第二有源区域26相反的一侧。
参照图13，穿过上部漏极接触插塞95的中心并垂直于衬底21的上表面的直线可以在多个有源区域25、26和27内部对准。穿过上部漏极接触插塞95的中心并垂直于衬底21的上表面的直线可以在第一有源区域25内部对准。
图14是为了示出根据本发明构思的示例性实施方式的半导体器件显示了图1的一部分的局部布局。
参照图14，穿过漏极接触插塞75的中心和源极接触插塞76的中心的第二直线L2可以交叉或重叠栅极接触插塞58。栅极接触插塞58的中心可以重叠于第二有源区域26之上。
图15是用于示出根据本发明构思的示例性实施方式的半导体器件的布局。
参照图15，根据本发明构思的示例性实施方式的半导体器件可以包括多个有源区域25、26和27、多个源极/漏极区域31、32、33、34、35和36、栅电极41、栅极接触插塞58、漏极接触插塞75和源极接触插塞76。多个有源区域25、26和27可以包括第一有源区域25、第二有源区域26和第三有源区域27。多个源极/漏极区域31、32、33、34、35和36可以包括第一漏极区域31、第一源极区域32、第二漏极区域33、第二源极区域34、第三漏极区域35和第三源极区域36。栅电极41可以在多个源极/漏极区域31、32、33、34、35和36之间跨越多个有源区域25、26和27。栅极接触插塞58可以形成在栅电极41上。栅极接触插塞58可以形成在漏极接触插塞75与源极接触插塞76之间。
图16为了示出根据本发明构思的示例性实施方式的半导体器件显示了沿图15的线B-B'、C-C'和D-D'截取的剖视图。
参照图15和16，元件分隔层23、多个有源区域25、26和27、多个源极/漏极区域31、32、33、34、35和36、层间绝缘层39、栅电极41、栅极电介质层46、多个栅极间隔物47和48、栅极盖层49、栅极接触间隔物54、栅极接触插塞58、漏极接触间隔物65D、源极接触间隔物65S、金属硅化物层67和68、漏极接触插塞75、以及源极接触插塞76可以形成在衬底21上。层间绝缘层39、栅极盖层49、栅极接触间隔物54、栅极接触插塞58、漏极接触间隔物65D、源极接触间隔物65S、漏极接触插塞75和源极接触插塞76可以具有实质上共平面的上表面。
图17和18显示了用于示出根据本发明构思的示例性实施方式的半导体器件的剖视图。
参照图17，第一漏极区域31、第二漏极区域33和第三漏极区域35可以彼此间隔开。漏极接触插塞75可以形成在第一漏极区域31、第二漏极区域33和第三漏极区域35上。漏极接触插塞75可以电连接到第一漏极区域31、第二漏极区域33和第三漏极区域35。第一源极区域32、第二源极区域34和第三源极区域36可以彼此间隔开。源极接触插塞76可以形成在第一源极区域32、第二源极区域34和第三源极区域36上。源极接触插塞76可以电连接到第一源极区域32、第二源极区域34和第三源极区域36。
参照图18，第一有源区域25可以包括连接到衬底21的第一下部有源区域25A、形成在第一下部有源区域25A上的第一中间有源区域25B、以及形成在第一中间有源区域25B上的第一上部有源区域25C。第二有源区域26可以包括连接到衬底21的第二下部有源区域26A、形成在第二下部有源区域26A上的第二中间有源区域26B、以及形成在第二中间有源区域26B上的第二上部有源区域26C。第三有源区域27可以包括连接到衬底21的第三下部有源区域27A、形成在第三下部有源区域27A上的第三中间有源区域27B、以及形成在第三中间有源区域27B上的第三上部有源区域27C。第一中间有源区域25B、第一上部有源区域25C、第二中间有源区域26B、第二上部有源区域26C、第三中间有源区域27B和第三上部有源区域27C的每个可以形成为各种各样的形状，诸如纳米线、梯形、四边形、椭圆形或其组合。
栅电极41可以在第一下部有源区域25A、第一中间有源区域25B、第一上部有源区域25C、第二下部有源区域26A、第二中间有源区域26B、第二上部有源区域26C、第三下部有源区域27A、第三中间有源区域27B和第三上部有源区域27C之间延伸。栅极电介质层46可以形成在栅电极41与第一下部有源区域25A、第一中间有源区域25B、第一上部有源区域25C、第二下部有源区域26A、第二中间有源区域26B、第二上部有源区域26C、第三下部有源区域27A、第三中间有源区域27B和第三上部有源区域27C之间。
第一下部有源区域25A、第一中间有源区域25B、第一上部有源区域25C、第二下部有源区域26A、第二中间有源区域26B、第二上部有源区域26C、第三下部有源区域27A、第三中间有源区域27B和第三上部有源区域27C的每个可以与选自第一漏极区域31、第二漏极区域33和第三漏极区域35当中的一个漏极区域接触，并且可以与选自第一源极区域32、第二源极区域34和第三源极区域36当中的一个源极区域接触。例如，第二下部有源区域26A、第二中间有源区域26B和第二上部有源区域26C的每个可以与第二漏极区域33和第二源极区域34直接接触。
绝缘插塞99可以形成在栅电极41与多个源极/漏极区域31、32、33、34、35和36之间。绝缘插塞99可以在第一下部有源区域25A、第一中间有源区域25B、第一上部有源区域25C、第二下部有源区域26A、第二中间有源区域26B、第二上部有源区域26C、第三下部有源区域27A、第三中间有源区域27B和第三上部有源区域27C之间与多个源极/漏极区域31、32、33、34、35和36接触。例如，与第二漏极区域33和第二源极区域34接触的绝缘插塞99可以形成在第二下部有源区域26A与第二中间有源区域26B之间以及在第二中间有源区域26B与第二上部有源区域26C之间。栅极电介质层46可以插置在栅电极41与绝缘插塞99之间。
图19至28为了示出根据本发明构思的示例性实施方式的形成半导体器件的方法显示了沿图1的线I-I'、II-II'和III-III'截取的剖视图。
参照图1和19，元件分隔层23、多个有源区域25、26和27、多个源极/漏极区域31、32、33、34、35和36、层间绝缘层39、多个栅电极41、42和43、栅极电介质层46、多个栅极间隔物47和48、以及栅极盖层49可以被包括在衬底21上。
衬底21可以包括诸如单晶硅晶片或绝缘体上硅(SOI)晶片的半导体衬底。N阱或P阱可以形成在衬底21中，但为了描述的方便，将被省略。元件分隔层23可以通过使用浅沟槽隔离(STI)技术在衬底21中形成。元件分隔层23可以包含硅氧化物、硅氮化物、硅氮氧化物或其组合。多个有源区域25、26和27可以由元件分隔层23限定。多个有源区域25、26和27可以具有从元件分隔层23凸出并因而设置在比元件分隔层23更高的水平处的上部。多个有源区域25、26和27可以包括第一有源区域25、第二有源区域26和第三有源区域27。
多个源极/漏极区域31、32、33、34、35和36可以包括第一漏极区域31、第一源极区域32、第二漏极区域33、第二源极区域34、第三漏极区域35和第三源极区域36。形成多个源极/漏极区域31、32、33、34、35和36的工艺可以包括通过部分地去除多个有源区域25、26和27形成沟槽、以及在沟槽中形成选择性外延生长(SEG)层。多个源极/漏极区域31、32、33、34、35和36可以具有比多个有源区域25、26和27更大的水平宽度。
在一实施方式中，多个有源区域25、26和27可以包括含N型杂质的单晶硅层，并且多个源极/漏极区域31、32、33、34、35和36可以包括含P型杂质的SiGe层。在一实施方式中，多个有源区域25、26和27可以包括含P型杂质的单晶硅层，并且多个源极/漏极区域31、32、33、34、35和36可以包括含N型杂质的SiC层或含N型杂质的Si层。
层间绝缘层39可以覆盖多个源极/漏极区域31、32、33、34、35和36以及元件分隔层23。层间绝缘层39可以包含硅氧化物、硅氮化物、硅氮氧化物、低K电介质材料或其组合。
多个栅电极41、42和43可以在多个源极/漏极区域31、32、33、34、35和36之间跨越多个有源区域25、26和27。栅极电介质层46可以在多个有源区域25、26和27与多个栅电极41、42和43之间形成。栅极电介质层46可以包含高K电介质材料、硅氧化物、硅氮化物、硅氮氧化物或其组合。例如，栅极电介质层46可以包含诸如HfO的金属氧化物。
多个栅电极41、42和43可以包括第一栅电极41、第二栅电极42和第三栅电极43。多个栅电极41、42和43的每个可以包括第一导电层41A和第二导电层41B。第二导电层41B可以形成在第一导电层41A上。第一导电层41A可以围绕第二导电层41B的侧表面和底表面。第一导电层41A可以包括功函数导电层。例如，第一导电层41A可以包含TiN、TaN或其组合。第一导电层41A可以由单层或多层组成。第二导电层41B可以包含金属、金属硅化物、金属氮化物、金属氧化物、导电碳、多晶硅或其组合。例如，第二导电层41B可以包含W、WN或其组合。在一实施方式中，多个栅电极41、42和43可以每个对应于替代栅电极。
多个栅极间隔物47和48可以在多个栅电极41、42和43的侧表面上形成。多个栅极间隔物47和48可以每个包含高K电介质材料、低K电介质材料、硅氧化物、硅氮化物、硅氮氧化物或其组合。多个栅极间隔物47和48可以包括第一栅极间隔物47和第二栅极间隔物48。第一栅极间隔物47可以包含与第二栅极间隔物48的材料不同的材料。第一栅极间隔物47可以包含低K电介质材料。在一实施方式中，第一栅极间隔物47可以包含SiOCN，第二栅极间隔物48可以包含在530℃到570℃的工艺温度下形成的硅氮化物。第二栅极间隔物48可以包含相对于层间绝缘层39具有蚀刻选择性的材料。
栅极盖层49可以覆盖多个栅电极41、42和43。栅极盖层49可以在多个栅电极41、42和43上自对准。栅极盖层49可以包含相对于层间绝缘层39具有蚀刻选择性的材料。栅极盖层49可以包含在430℃到470℃的工艺温度下形成的硅氮化物。第二栅极间隔物48可以被保留在栅极盖层49与层间绝缘层39之间。栅极盖层49、层间绝缘层39和第二栅极间隔物48可以具有实质上共平面的上表面。栅极盖层49可以具有与多个栅电极41、42和43、第一栅极间隔物47和栅极电介质层46的上表面直接接触的下表面。
参照图1和20，穿过栅极盖层49并暴露多个栅电极41、42和43的栅极接触孔49H可以利用第一掩模图案52形成。
第一掩模图案52可以部分地覆盖层间绝缘层39和栅极盖层49。第一掩模图案52可以对应于通过使用薄膜形成工艺和图案化工艺形成的硬掩模图案。栅极接触孔49H的形成可以包括各向异性蚀刻工艺、各向同性蚀刻工艺或其组合。相对于层间绝缘层39具有低蚀刻速率并且相对于栅极盖层49和多个栅极间隔物47和48具有高蚀刻速率的蚀刻工艺可以应用于栅极接触孔49H的形成。可以显著改善第一掩模图案52的对准余量。栅极接触孔49H可以在多个栅电极41、42和43上自对准。在一实施方式中，选自栅极接触孔49H当中的一个栅极接触孔可以在第二有源区域26上对准。
多个栅电极41、42和43、栅极电介质层46、以及多个栅极间隔物47和48可以在栅极接触孔49H中被暴露。在一实施方式中，层间绝缘层39可以在栅极接触孔49H的侧壁处被暴露。
参照图1和21，栅极接触间隔物层54L可以被形成以共形地覆盖衬底21的上表面。栅极接触间隔物层54L可以覆盖栅极接触孔49H的侧壁。栅极接触间隔物层54L可以通过原子层沉积(ALD)法、化学气相沉积(CVD)法、循环沉积法或其组合形成。在一实施方式中，栅极接触间隔物层54L可以包含相对于层间绝缘层39具有蚀刻选择性的材料。栅极接触间隔物层54L可以包含在430℃到470℃的工艺温度下形成的硅氮化物。
参照图1和22，栅极接触间隔物54可以被形成。栅极接触间隔物54的形成可以包括各向异性地蚀刻栅极接触间隔物层54L直到多个栅电极41、42和43暴露于栅极接触孔49H中的工艺。栅极接触间隔物54可以覆盖栅极接触孔49H的侧壁。栅极接触间隔物54可以与栅极电介质层46和多个栅极间隔物47和48接触。
参照图1和23，填充栅极接触孔49H并覆盖衬底21的第一阻挡层56和栅极接触导电层57可以被形成。第一阻挡层56可以与多个栅电极41、42和43直接接触。第一阻挡层56可以包含Ti、TiN、Ta、TaN或其组合。栅极接触导电层57可以形成在第一阻挡层56上。栅极接触导电层57可以包含金属、金属硅化物、金属氮化物、金属氧化物、导电碳、多晶硅或其组合。例如，栅极接触导电层57可以包含W、WN、Co、Ru或其组合。
参照图1和24，栅极接触插塞58可以在栅极接触孔49H中形成。栅极接触插塞58的每个可以包括第一阻挡层56和栅极接触导电层57。第一阻挡层56可以围绕栅极接触导电层57的侧表面和底表面。栅极接触插塞58的形成可以包括平坦化工艺，诸如化学机械抛光(CMP)工艺、回蚀刻工艺或其组合。第一掩模图案52可以在栅极接触插塞58形成的同时被全部去除。栅极接触插塞58、栅极接触间隔物54、栅极盖层49和层间绝缘层39可以具有暴露于实质上相同的平面中的上表面。栅极接触插塞58的每个可以在多个栅电极41、42和43上自对准。在一实施方式中，选自栅极接触插塞58当中的一个栅极接触插塞可以在第二有源区域26上对准。
参照图1和25，穿过层间绝缘层39的源极/漏极沟槽63T和64T可以使用第二掩模图案62作为蚀刻掩模被形成。为了描述的简洁，在以下描述中假设源极/漏极沟槽63T和64T包括漏极沟槽63T和源极沟槽64T。
第二掩模图案62可以覆盖栅极接触插塞58、栅极接触间隔物54和栅极盖层49，并且可以部分地覆盖层间绝缘层39。第二掩模图案62可以对应于通过使用薄膜形成工艺和图案化工艺形成的硬掩模图案。源极/漏极沟槽63T和64T的形成可以包括各向异性蚀刻工艺、各向同性蚀刻工艺或其组合。相对于层间绝缘层39具有高蚀刻速率并且相对于栅极接触间隔物54、栅极盖层49和多个栅极间隔物47和48具有低蚀刻速率的蚀刻工艺可以应用于源极/漏极沟槽63T和64T的形成。多个源极/漏极区域31、32、33、34、35和36可以在源极/漏极沟槽63T和64T的底表面处被暴露。栅极接触间隔物54、栅极盖层49、多个栅极间隔物47和48、以及层间绝缘层39可以在源极/漏极沟槽63T和64T的侧壁处被暴露。
参照图1和26，漏极接触间隔物65D可以在漏极沟槽63T的侧壁上形成，源极接触间隔物65S可以在源极沟槽64T的侧壁上形成。漏极接触间隔物65D和源极接触间隔物65S可以与栅极接触间隔物54、栅极盖层49、多个栅极间隔物47和48、以及层间绝缘层39接触。漏极接触间隔物65D和源极接触间隔物65S的形成可以包括薄膜形成工艺和各向异性蚀刻工艺。漏极接触间隔物65D和源极接触间隔物65S可以通过原子层沉积(ALD)法、化学气相沉积(CVD)法、循环沉积法或其组合形成。在一实施方式中，漏极接触间隔物65D和源极接触间隔物65S可以包含在430℃到470℃的工艺温度下形成的硅氮化物。
参照图1和27，金属硅化物层67和68可以在暴露于源极/漏极沟槽63T和64T的底表面处的多个源极/漏极区域31、32、33、34、35和36上形成。填充源极/漏极沟槽63T和64T并覆盖衬底21的第二阻挡层71和源极/漏极接触导电层72可以被形成。第二阻挡层71可以包含Ti、TiN、Ta、TaN或其组合。源极/漏极接触导电层72可以形成在第二阻挡层71上。源极/漏极接触导电层72可以包含金属、金属硅化物、金属氮化物、金属氧化物、导电碳、多晶硅或其组合。例如，源极/漏极接触导电层72可以包含W、WN、Co、Ru或其组合。
参照图1和28，多个源极/漏极接触插塞75和76可以被形成。多个源极/漏极接触插塞75和76可以包括漏极接触插塞75和源极接触插塞76。漏极接触插塞75可以形成在漏极沟槽63T中，源极接触插塞76可以形成在源极沟槽64T中。多个源极/漏极接触插塞75和76的每个可以包括源极/漏极接触导电层72、以及围绕源极/漏极接触导电层72的侧表面和底表面的第二阻挡层71。
多个源极/漏极接触插塞75和76的形成可以包括平坦化工艺，诸如化学机械抛光(CMP)工艺、回蚀刻工艺或其组合。第二掩模图案62可以在多个源极/漏极接触插塞75和76形成的同时被完全去除。多个源极/漏极接触插塞75和76、漏极接触间隔物65D、源极接触间隔物65S、栅极接触插塞58、栅极接触间隔物54、栅极盖层49和层间绝缘层39可以具有暴露于实质上相同的平面中的上表面。
再参照图1和2，蚀刻停止层83、上部绝缘层85、多个上部源极/漏极接触插塞95和96、以及多个上部栅极接触插塞97可以被形成。多个上部源极/漏极接触插塞95和96可以包括上部漏极接触插塞95和上部源极接触插塞96。
蚀刻停止层83可以覆盖多个源极/漏极接触插塞75和76、漏极接触间隔物65D、源极接触间隔物65S、栅极接触插塞58、栅极接触间隔物54、栅极盖层49和层间绝缘层39。上部绝缘层85可以形成在蚀刻停止层83上。蚀刻停止层83可以包含相对于上部绝缘层85具有蚀刻选择性的材料。在一实施方式中，上部绝缘层85可以包含硅氧化物，蚀刻停止层83可以包含硅氮化物。多个上部栅极接触插塞97可以穿过上部绝缘层85和蚀刻停止层83与栅极接触插塞58接触。上部漏极接触插塞95可以穿过上部绝缘层85和蚀刻停止层83与漏极接触插塞75接触，上部源极接触插塞96可以穿过上部绝缘层85和蚀刻停止层83与源极接触插塞76接触。
多个上部源极/漏极接触插塞95和96以及多个上部栅极接触插塞97的每个可以包括上部接触导电层92、以及围绕上部接触导电层92的侧表面和底表面的第三阻挡层91。第三阻挡层91可以包含Ti、TiN、Ta、TaN或其组合。上部接触导电层92可以包含金属、金属硅化物、金属氮化物、金属氧化物、导电碳、多晶硅或其组合。例如，上部接触导电层92可以包含W、WN、Co、Ru、Cu或其组合。
图29至33是用于示出根据本发明构思的示例性实施方式的形成半导体器件的方法的局部图。
参照图29，第一掩模图案52可由于图案化工艺而具有对准误差。相对于层间绝缘层39具有低蚀刻速率并且相对于栅极盖层49以及多个栅极间隔物47和48具有高蚀刻速率的蚀刻工艺可以应用于栅极接触孔49H的形成。可以显著改善第一掩模图案52的对准余量。
参照图30，第二栅极间隔物48可以在栅极接触孔49H的侧壁处被暴露。层间绝缘层39和第二栅极间隔物48可以具有实质上共平面的上表面。第二栅极间隔物48可以具有从第一栅极间隔物47的上部凸出并因而形成在比第一栅极间隔物47的上部更高的水平处的上部。
参照图31，第一栅极间隔物47可以在栅极接触孔49H的侧表面处被暴露。第一栅极间隔物47可以具有形成在第一栅电极41与第二栅极间隔物48之间的下部区域，并具有暴露于栅极接触孔49H中的上部区域。第一栅极间隔物47的上部区域可以具有比第一栅极间隔物47的下部区域更小的厚度。层间绝缘层39、第一栅极间隔物47和第二栅极间隔物48可以具有实质上共平面的上表面。第一栅极间隔物47可以具有形成在比栅极电介质层46的上部更高的水平处的上部。
参照图32，第一栅极间隔物47可以在栅极接触孔49H的侧表面处被暴露。第一栅极间隔物47可以具有形成在比栅极电介质层46的上部更高的水平处的上部。
参照图33，栅极电介质层46可以在栅极接触孔49H的侧表面处被暴露。层间绝缘层39、第一栅极间隔物47、第二栅极间隔物48和栅极电介质层46可以具有实质上共平面的上表面。
图34和35为了示出根据本发明构思的示例性实施方式的形成半导体器件的方法显示了沿图1的线I-I'、II-II'和III-III'截取的剖视图。
参照图1和34，元件分隔层23、多个有源区域25、26和27、多个源极/漏极区域31、32、33、34、35和36、层间绝缘层39、多个栅电极41、42和43、栅极电介质层46、多个栅极间隔物47和48、栅极盖层49、漏极接触间隔物65D、源极接触间隔物65S、金属硅化物层67和68、以及多个源极/漏极接触插塞75和76可以在衬底21上形成。第三掩模图案81可以在栅极盖层49、漏极接触间隔物65D、源极接触间隔物65S、以及多个源极/漏极接触插塞75和76上形成。
参照图1和35，穿过栅极盖层49的栅极接触孔49H可以使用第三掩模图案81作为蚀刻掩模被形成。在一实施方式中，多个栅极间隔物47和48可以在栅极接触孔49H形成的同时被部分地去除。漏极接触间隔物65D和源极接触间隔物65S可以在栅极接触孔49H的侧壁处被暴露。多个栅电极41、42和43、栅极电介质层46、以及多个栅极间隔物47和48可以在栅极接触孔49H的底表面处被暴露。随后，栅极接触间隔物54和多个栅极接触插塞58可以使用与参照图21至24描述的工艺类似的工艺形成。
根据本发明构思的示例性实施方式，栅极接触插塞被提供在漏极接触插塞与源极接触插塞之间。栅极接触插塞可以在栅电极上自对准，并且可以邻近于有源区域的中心对准。可以实现有利于高度集成并具有高的大批量生产效率的半导体器件。
虽然已经参照附图描述了本发明构思的实施方式，但是本领域技术人员应理解，可以进行各种各样的修改而不脱离本发明构思的范围且不改变本发明构思的实质特征。因此，上述实施方式应仅在描述性的意义上被考虑并且不是为了限制的目的。
本申请要求享有2017年11月1日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2017-0144727号的优先权及权益，其公开通过引用全文合并于此。

Claims (19)

1.一种半导体器件，包括：
在衬底上彼此间隔开并且平行地线形延伸的多个有源区域；
跨越所述多个有源区域的栅电极；
在所述有源区域的位于所述栅电极的第一侧的相应有源区域上和/或中的相应漏极区域；
在所述有源区域的位于所述栅电极的第二侧的相应有源区域上和/或中的相应源极区域；
在所述漏极区域中的多个漏极区域上的单独的漏极插塞；
在所述源极区域中的多个源极区域上的单独的源极插塞；以及
栅极插塞，其在所述漏极插塞与所述源极插塞之间位于所述栅电极上，使得穿过所述漏极插塞的中心和所述源极插塞的中心的直线交叉所述栅极插塞，
其中所述栅极插塞叠于所述有源区域中的仅一个之上。
2.根据权利要求1所述的半导体器件，
其中所述多个有源区域包括：
第一有源区域；
与所述第一有源区域相邻的第二有源区域；以及
与所述第二有源区域相邻的第三有源区域，
其中所述第二有源区域设置在所述第一有源区域与所述第三有源区域之间，以及
其中所述栅极插塞的所述中心叠于所述第二有源区域之上。
3.根据权利要求1所述的半导体器件，其中所述栅极插塞、所述漏极插塞和所述源极插塞具有实质上共平面的上表面。
4.根据权利要求1所述的半导体器件，还包括：
在所述漏极插塞的侧表面上的漏极接触间隔物；
在所述源极插塞的侧表面上的源极接触间隔物；以及
在所述栅极插塞的侧表面上的栅极接触间隔物。
5.根据权利要求4所述的半导体器件，其中所述栅极接触间隔物与所述漏极接触间隔物和所述源极接触间隔物直接接触。
6.根据权利要求4所述的半导体器件，还包括在所述栅电极的侧表面上的栅极间隔物，其中所述栅极间隔物在所述栅极接触间隔物与所述漏极接触间隔物之间延伸并且在所述栅极接触间隔物与所述源极接触间隔物之间延伸。
7.根据权利要求6所述的半导体器件，
其中所述栅极间隔物包括：
外部间隔物；以及
设置在所述外部间隔物与所述栅电极之间的内部间隔物，以及其中所述外部间隔物包含与所述内部间隔物不同的材料。
8.根据权利要求7所述的半导体器件，
其中所述外部间隔物包含SiN，以及
其中所述内部间隔物包含SiOCN。
9.根据权利要求7所述的半导体器件，
其中所述外部间隔物具有从所述内部间隔物的上部凸出并因而设置在比所述内部间隔物的上部更高的水平处的上部，以及
其中所述外部间隔物与所述栅极接触间隔物、所述漏极接触间隔物和所述源极接触间隔物直接接触。
10.根据权利要求7所述的半导体器件，
其中所述外部间隔物与所述漏极接触间隔物和所述源极接触间隔物直接接触，以及
其中所述内部间隔物在所述外部间隔物与所述栅极接触间隔物之间延伸。
11.根据权利要求7所述的半导体器件，还包括在所述栅电极的所述侧表面和底表面上的栅极电介质层，
其中所述栅极电介质层在所述栅极间隔物与所述栅极接触间隔物之间延伸。
12.根据权利要求11所述的半导体器件，其中所述栅极插塞、所述漏极插塞、所述源极插塞、所述栅极接触间隔物、所述漏极接触间隔物、所述源极接触间隔物、所述栅极间隔物和所述栅极电介质层具有实质上共平面的上表面。
13.根据权利要求1所述的半导体器件，还包括：
在所述栅极插塞上的上部栅极插塞；
在所述漏极插塞上的上部漏极插塞；以及
在所述源极插塞上的上部源极插塞，
其中所述多个有源区域包括：
第一有源区域；
与所述第一有源区域相邻的第二有源区域；以及
与所述第二有源区域相邻的第三有源区域，
其中所述第二有源区域设置在所述第一有源区域与所述第三有源区域之间，以及
其中所述上部漏极插塞距离所述第一有源区域比距离所述第二有源区域和所述第三有源区域更近，以及其中所述上部源极插塞距离所述第三有源区域比距离所述第一有源区域和所述第二有源区域更近。
14.根据权利要求13所述的半导体器件，其中所述上部漏极插塞设置在所述第一有源区域的与所述第二有源区域相反的一侧，以及其中所述上部源极插塞设置在所述第三有源区域的与所述第二有源区域相反的一侧。
15.根据权利要求1所述的半导体器件，其中所述栅极插塞直接在所述栅电极上。
16.一种半导体器件，包括：
在衬底上彼此间隔开并且平行地在第一方向上线形延伸的多个有源区域；
跨越所述多个有源区域的栅电极；
在所述有源区域中的位于所述栅电极的第一侧的相应有源区域上和/或中的相应漏极区域；
在所述有源区域中的位于所述栅电极的第二侧的相应有源区域上和/或中的相应源极区域；
在所述漏极区域中的多个漏极区域上的单独的漏极插塞；
在所述源极区域中的多个源极区域上的单独的源极插塞；以及
栅极插塞，其在所述漏极插塞与所述源极插塞之间位于所述栅电极上并且叠于所述有源区域中的仅一个之上，
其中所述多个有源区域包括：
第一有源区域；
与所述第一有源区域相邻的第二有源区域；以及
与所述第二有源区域相邻的第三有源区域，
其中所述第二有源区域设置在所述第一有源区域与所述第三有源区域之间，以及
其中所述栅极插塞叠于所述第二有源区域之上，
其中所述栅极插塞的沿与所述第一方向交叉的第二方向的宽度小于所述第一有源区域和所述第三有源区域之间的距离。
17.根据权利要求16所述的半导体器件，其中穿过所述漏极插塞的中心和所述源极插塞的中心的直线交叉所述栅极插塞。
18.根据权利要求17所述的半导体器件，
其中所述栅极插塞的所述中心叠于所述第二有源区域之上。
19.一种半导体器件，包括：
在衬底上的多个有源区域；
在所述有源区域中的一个上和/或中的漏极区域；
在所述有源区域中的所述一个上和/或中并且与所述漏极区域间隔开的源极区域；
在所述漏极区域与所述源极区域之间跨越所述有源区域中的所述一个的栅电极；
在所述漏极区域上的漏极插塞；
在所述源极区域上的源极插塞；
在所述栅电极上的栅极插塞；
在所述漏极插塞的侧表面上的漏极接触间隔物；
在所述源极插塞的侧表面上的源极接触间隔物；以及
在所述栅极插塞的侧表面上的栅极接触间隔物，
其中所述栅极插塞叠于所述有源区域中的仅所述一个之上，其中所述栅极接触间隔物与所述漏极接触间隔物和所述源极接触间隔物直接接触。
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