CN118016713A - 半导体器件 - Google Patents

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CN118016713A
CN118016713A CN202311456002.7A CN202311456002A CN118016713A CN 118016713 A CN118016713 A CN 118016713A CN 202311456002 A CN202311456002 A CN 202311456002A CN 118016713 A CN118016713 A CN 118016713A
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CN
China
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metal
pattern
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silicide
metal silicide
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English (en)
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金成焕
金完敦
朴俊起
李贤培
崔孝锡
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体器件包括：包括第一区域和第二区域的衬底、位于衬底的第一区域上的第一栅极结构、位于衬底的与第一栅极结构相邻的部分上的第一源极/漏极层、位于衬底的第二区域上的第二栅极结构、位于衬底的与第二栅极结构相邻的部分上的第二源极/漏极层、第一接触插塞以及第二接触插塞。第一接触插塞包括位于第一源极/漏极层上的第一金属硅化物图案以及位于第一金属硅化物图案上的第一导电图案。第一金属硅化物图案包括第一金属的硅化物和不同于第一金属的第二金属的硅化物。第二接触插塞包括位于第二源极/漏极层上的第二金属硅化物图案以及位于第二金属硅化物图案上的第二导电图案。第二金属硅化物图案包括第一金属的硅化物和第二金属的硅化物。包括在第一金属硅化物图案中的第一金属与第二金属的第一比率不同于包括在第二金属硅化物图案中的第一金属与第二金属的第二比率。

Description

半导体器件
技术领域
示例实施例涉及半导体器件。更具体地，示例实施例涉及具有接触插塞的半导体器件。
背景技术
在晶体管中，可以形成包括金属硅化物的欧姆接触结构，以便降低包括半导体材料的源极/漏极层与源极/漏极层上的包括金属的接触插塞之间的电阻。欧姆接触结构的材料可以被优化为使得源极/漏极层与接触插塞之间的电阻可以根据包括在源极/漏极层中的半导体材料的具体类型而被有效地减小。
发明内容
根据示例实施例，提供了一种半导体器件。所述半导体器件可以包括：衬底，所述衬底包括第一区域和第二区域；第一栅极结构，所述第一栅极结构位于所述衬底的所述第一区域上；第一源极/漏极层，所述第一源极/漏极层位于所述衬底的与所述第一栅极结构相邻的部分上；第二栅极结构，所述第二栅极结构位于所述衬底的所述第二区域上；第二源极/漏极层，所述第二源极/漏极层位于所述衬底的与所述第二栅极结构相邻的部分上；第一接触插塞，所述第一接触插塞包括位于所述第一源极/漏极层上的第一金属硅化物图案以及位于所述第一金属硅化物图案上的第一导电图案，所述第一金属硅化物图案包括第一金属的硅化物和不同于所述第一金属的第二金属的硅化物；以及第二接触插塞，所述第二接触插塞包括位于所述第二源极/漏极层上的第二金属硅化物图案以及位于所述第二金属硅化物图案上的第二导电图案，所述第二金属硅化物图案包括所述第一金属的硅化物和所述第二金属的硅化物，其中，包括在所述第一金属硅化物图案中的所述第一金属与所述第二金属的第一比率不同于包括在所述第二金属硅化物图案中的所述第一金属与所述第二金属的第二比率。
根据示例实施例，提供了一种半导体器件。所述半导体器件可以包括：衬底，所述衬底包括第一区域和第二区域；第一源极/漏极层，所述第一源极/漏极层位于所述衬底的所述第一区域上；第二源极/漏极层，所述第二源极/漏极层位于所述衬底的所述第二区域上；第一接触插塞，所述第一接触插塞包括位于所述第一源极/漏极层上的第一金属硅化物图案以及位于所述第一金属硅化物图案上的第一导电图案，所述第一金属硅化物图案包括第一金属的硅化物和不同于所述第一金属的第二金属的硅化物；以及第二接触插塞，所述第二接触插塞包括位于所述第二源极/漏极层上的第二金属硅化物图案以及位于所述第二金属硅化物图案上的第二导电图案，所述第二金属硅化物图案包括所述第一金属的硅化物和所述第二金属的硅化物，其中，所述第一金属硅化物图案的功函数和所述第二金属硅化物图案的功函数彼此不同。
根据示例实施例，提供了一种半导体器件。所述半导体器件可以包括衬底、第一有源鳍部、第二有源鳍部、第一晶体管、第二晶体管、第一接触插塞和第二接触插塞。所述衬底可以包括第一区域和第二区域。所述第一有源鳍部和所述第二有源鳍部可以分别设置在所述衬底的所述第一区域和所述第二区域上。所述第一晶体管可以包括：第一栅极结构，所述第一栅极结构位于所述衬底的所述第一区域的所述第一有源鳍部上；以及第一源极/漏极层，所述第一源极/漏极层位于所述第一有源鳍部的与所述第一栅极结构相邻的部分上，所述第一源极/漏极层包括掺杂有p型杂质的硅锗。所述第二晶体管可以包括：第二栅极结构，所述第二栅极结构位于所述衬底的所述第二区域的所述第二有源鳍部上；以及第二源极/漏极层，所述第二源极/漏极层位于所述第二有源鳍部的与所述第二栅极结构相邻的部分上，所述第二源极/漏极层包括掺杂有n型杂质的硅。所述第一接触插塞可以包括：第一金属硅化物图案，所述第一金属硅化物图案位于所述第一源极/漏极层上，所述第一金属硅化物图案包括具有等于或大于约4.6eV的功函数的第一金属的硅化物；第一导电图案，所述第一导电图案位于所述第一金属硅化物图案上，所述第一导电图案包括第三金属；以及第一金属层，所述第一金属层位于所述第一金属硅化物图案与所述第一导电图案之间，所述第一金属层包括具有范围在约2.0eV至约4.5eV的功函数的第二金属。所述第二接触插塞可以包括：第二金属硅化物图案，所述第二金属硅化物图案位于所述第二源极/漏极层上，所述第二金属硅化物图案包括所述第一金属的硅化物；以及第二导电图案，所述第二导电图案位于所述第二金属硅化物图案上，所述第二导电图案包括所述第三金属。在所述半导体器件中，包括在所述第一金属硅化物图案中的所述第一金属与所述第二金属的第一比率可以大于包括在所述第二金属硅化物图案中的所述第一金属与所述第二金属的第二比率。
在根据示例实施例的半导体器件中，NMOS晶体管的第一源极/漏极层上的第一接触插塞可以包括第一欧姆接触结构，并且PMOS晶体管的第二源极/漏极层上的第二接触插塞可以包括第二欧姆接触结构。第一欧姆接触结构和第二欧姆接触结构可以具有彼此不同的功函数，因此，可以减小第一源极/漏极层与第一接触插塞之间的接触电阻以及第二源极/漏极层与第二接触插塞之间的接触电阻。
此外，第一欧姆接触结构和第二欧姆接触结构可以不通过分开的工艺形成，而是通过同一蚀刻工艺和同一沉积工艺形成，因此，可以减少工艺的阶段和成本。
附图说明
图1至图5是示出根据示例实施例的半导体器件的平面图和截面图。在这些图中，图4是图3的区域X和Y的放大截面图。
图6至图20是在描述制造根据示例实施例的半导体器件的方法时用于参考的平面图和截面图。
图21和图22是示出根据示例实施例的半导体器件的截面图，并且可以分别对应于图3和图4。
图23至图24是在描述制造根据示例实施例的半导体器件的方法时用于参考的截面图，并且可以分别对应于图19和图20。
图25和图26是示出根据示例实施例的半导体器件的截面图，并且可以分别对应于图3和图4。
图27和图28是示出根据示例实施例的半导体器件的截面图，并且可以分别对应于图3和图4。
图29和图30是示出根据示例实施例的半导体器件的截面图，并且可以分别对应于图3和图4。
图31至图34是示出根据示例实施例的半导体器件的平面图和截面图。
图35至图46是在描述制造根据示例实施例的半导体器件的方法时用于参考的平面图和截面图。
图47至图50是示出根据示例实施例的半导体器件的截面图，并且可以对应于图33。
具体实施方式
下文中将参考附图更全面地描述根据示例实施例的半导体器件及其制造方法。在说明书的下文中(并且不一定在权利要求中)，基本平行于衬底的上表面并且彼此交叉的两个方向可以分别被称为第一方向D1和第二方向D2，并且基本垂直于衬底的上表面的方向可以被称为第三方向D3。在示例实施例中，第一方向D1和第二方向D2可以基本上彼此垂直。
图1至图5是示出根据示例实施例的半导体器件的平面图和截面图。特别地，图1是平面图，图2、图3和图5是截面图。图2是沿着图1的线A-A’截取的截面图，图3是沿着图1的线B-B’截取的截面图，图5包括分别沿着图1的线C-C’和D-D’截取的截面图。图4是图3的区域X和Y的放大截面图。
参考图1至图5，半导体器件可以包括位于衬底100上的有源图案105、隔离图案110、第一栅极结构252和第二栅极结构254、第一源极/漏极层192和第二源极/漏极层194、第一栅极间隔物162和第二栅极间隔物164、鳍间隔物170、第一接触插塞结构288和第二接触插塞结构289以及第一绝缘中间层200和第二绝缘中间层260。
衬底100可以包括半导体材料(例如，硅、锗、硅锗等)、或者III-V族半导体化合物(例如，GaP、GaAs、GaSb等)。在一些实施例中，衬底100可以包括绝缘体上硅(silicon-on-insulator，SOI)衬底或者绝缘体上锗(germanium-on-insulator，GOI)衬底。
衬底100可以包括第一区域I和第二区域Ⅱ。第一区域I可以是PMOS晶体管设置在其上的区域，以及第二区域Ⅱ可以是NMOS晶体管设置在其上的区域。
图1至图5示出了衬底100的第一区域I和第二区域I沿第一方向D1I设置，然而，本发明构思不限于此，并且在一些实施例中，衬底100的第一区域I和第二区域II可以沿第二方向D2设置。下面为了方便起见，将第一区域I中的有源图案(或鳍部)105称为第一有源图案(或鳍部)105，将第二区域II中的有源图案(或鳍部)105称为第二有源图案(或鳍部)105。同样，第一区域I中的隔离图案110被称为第一隔离图案110，第二区域II中的隔离图案110被称为第二隔离图案110。其他元件可以类似地被描述为第一区域I中的第一元件和第二区域II中的对应的第二元件。
第一有源图案105可以具有从衬底100的上表面突出的鳍状形状，因此也可以被称为第一有源鳍部。第一有源图案105的下表面可以被第一隔离图案110覆盖。衬底100可以包括第一隔离图案110形成在其上的场区域和第一有源图案105形成在其上的有源区域。
第一有源图案105可以包括侧壁被第一隔离图案110覆盖的第一下有源图案105a和侧壁未被第一隔离图案110覆盖的第一上有源图案105b。在示例实施例中，第一有源图案105可以在第一方向D1上延伸，并且多个第一有源图案105可以在第二方向D2上彼此间隔开。
第一有源图案105可以包括与衬底100的材料相同或基本相同的材料，并且第一隔离图案110可以包括氧化物，例如，氧化硅。
在示例实施例中，第一栅极结构252可以在位于衬底100的第一区域I上的第一有源图案105和第一隔离图案110上沿第二方向D2延伸，并且多个第一栅极结构252可以在第一方向D1上彼此间隔开。另外地，第二栅极结构254可以在位于衬底100的第二区域II上的第二有源图案105和第二隔离图案110上沿第二方向D2延伸，并且多个第二栅极结构254可以在第一方向D1上彼此间隔开。
在示例实施例中，第一栅极结构252可以包括堆叠在第一有源图案105和第一隔离图案110上的第一栅极绝缘图案222和第一栅电极232，以及位于第一栅极绝缘图案222和第一栅电极232上的第一覆盖图案242。第二栅极结构254可以包括堆叠在第二有源图案105和第二隔离图案110上的第二栅极绝缘图案224和第二栅电极234，以及位于第二栅极绝缘图案224和第二栅电极234上的第二覆盖图案244。
在示例实施例中，第一栅极绝缘图案222可以覆盖第一栅电极232的下表面和侧壁，并且第一覆盖图案242可以接触第一栅电极232的上表面和第一栅极绝缘图案222的上表面。另外地，第二栅极绝缘图案224可以覆盖第二栅电极234的下表面和侧壁，并且第二覆盖图案244可以接触第二栅电极234的上表面和第二栅极绝缘图案224的上表面。
在示例实施例中，第一栅极结构252还可以包括位于第一栅极绝缘图案222与第一有源图案105和/或第一隔离图案110之间的第一界面图案。另外地，第二栅极结构254还可以包括位于第二栅极绝缘图案224与第二有源图案105和/或第二隔离图案110之间的第二界面图案。第一界面图案和第二界面图案可以包括氧化物，例如，氧化硅。
第一栅极绝缘图案222和第二栅极绝缘图案224中的每一者可以包括具有高介电常数的金属氧化物，例如，氧化铪、氧化钽、氧化锆等。
第一栅电极232和第二栅电极234中的每一者可以包括金属氮化物(例如，氮化钛、氮化钛铝、氮化钽、氮化钽铝等)、金属合金(例如，钛铝、碳化钛铝、氧氮化钛铝、碳氮化钛铝、碳氮氧化钛铝等)、金属碳化物、金属氧氮化物、金属碳氮化物、金属碳氮氧化物、或低电阻金属(例如，钨、铝、铜、钽)。
第一栅极间隔物162可以形成在第一栅极结构252的在第一方向D1上的相对侧壁中的每个侧壁上，因此第一栅极绝缘图案222的外侧壁和第一覆盖图案252的侧壁可以接触第一栅极间隔物162的内侧壁。另外地，第二栅极间隔物164可以形成在第二栅极结构254的在第一方向D1上的相对侧壁中的每个侧壁上，因此第二栅极绝缘图案224的外侧壁和第二覆盖图案244的侧壁可以接触第二栅极间隔物164的内侧壁。
鳍间隔物170可以形成在第一有源图案105的在第二方向D2上的相对侧壁中的每个侧壁上。
第一栅极间隔物162和第二栅极间隔物164以及鳍间隔物170可以包括绝缘氮化物，例如，氮化硅(SiN)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)等。
第一源极/漏极层192可以形成在第一栅极结构252的在第一方向D1上的相对侧中的每一侧处，并且可以介于第一栅极间隔物162中的在第一方向D1上彼此面对的第一栅极间隔物之间。第二源极/漏极层194可以形成在第二栅极结构254的在第一方向D1上的相对侧中的每一侧处，并且可以介于第二栅极间隔物164中的在第一方向D1上彼此面对的第二栅极间隔物之间。
第一源极/漏极层192可以包括掺杂有p型杂质的单晶硅锗，因此可以用作PMOS晶体管的源极/漏极区域。第二源极/漏极层194可以包括掺杂有n型杂质的单晶硅或单晶碳化硅，因此可以用作NMOS晶体管的源极/漏极区域。
第一源极/漏极层192和第二源极/漏极层194中的每一者可以被第一绝缘中间层200覆盖。第二绝缘中间层260可以形成在第一绝缘中间层200、第一栅极结构252和第二栅极结构254以及第一栅极间隔物162和第二栅极间隔物164上。
第一绝缘中间层200和第二绝缘中间层260中的每一者可以包括绝缘材料，例如，碳氧化硅(SiOC)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)等。
第一接触插塞结构288和第二接触插塞结构289可以延伸穿过第一绝缘中间层200和第二绝缘中间层260，并且可以分别接触第一源极/漏极层192的上表面和第二源极/漏极层194的上表面。第一接触插塞结构288和第二接触插塞结构289可以分别部分地延伸穿过第一源极/漏极层192的上部部分和第二源极/漏极层194的上部部分。
第一接触插塞结构288可以包括：在第三方向D3上顺序堆叠的第一金属硅化物图案280、第一金属层282和第一导电图案286。
第一金属硅化物图案280可以设置在第一源极/漏极层192的上表面上，并且可以包括第一金属的硅化物和第一金属的锗化物。第一金属层282可以设置在第一金属硅化物图案280上，并且可以包括第二金属。第一导电图案286可以设置在第一金属层282上。
在示例实施例中，第一金属可以包括具有大于约4.6eV的功函数的至少一种金属，诸如，钼(Mo)、钨(W)、钌(Ru)、镍(Ni)、钴(Co)、铂(Pt)等。
在示例实施例中，第二金属可以包括具有在约2.0eV至约4.5eV的范围内的功函数的至少一种金属，诸如，钛(Ti)、钇(Y)、镧(La)、铪(Hf)、锆(Zr)、钪(Sc)、锰(Mn)、铝(al)、铒(Er)等。
在示例实施例中，第一导电图案286可以包括第三金属。第三金属可以包括例如钼(Mo)、钴(Co)、钨(W)等。
在示例实施例中，第一金属硅化物图案280还可以包括第二金属的硅化物和第二金属的锗化物。在示例实施例中，第一金属硅化物图案280的更靠近第一金属层282的第一部分的第二金属的浓度可以大于第一金属硅化物图案280的更远离第一金属层282的第二部分的第二金属的浓度。
第二接触插塞结构289可以包括：在第三方向D3上顺序堆叠的第二金属硅化物图案281和第二导电图案287。
第二金属硅化物图案281可以设置在第二源极/漏极层194的上表面上，并且可以包括第一金属的硅化物和第二金属的硅化物。第二导电图案287可以设置在第二源极/漏极层194上。
在示例实施例中，第二金属硅化物图案281的更远离第二源极/漏极层194的第一部分的第二金属的浓度可以大于第二金属硅化物图案281的更靠近第二源极/漏极层194的第二部分的第二金属的浓度。
在示例实施例中，作为第一金属硅化物图案280中的第一金属与第二金属的比率的第一比率R1(摩尔比)可以大于作为第二金属硅化物图案281中的第一金属与第二金属的比率的第二比率R2(摩尔比)。因此，第一源极/漏极层192上的第一金属硅化物图案280的功函数可以大于第二源极/漏极层194上的第二金属硅化物图案281的功函数。
换句话说，可设置在第一源极/漏极层192与第一导电图案286之间的第一欧姆接触结构(即，第一金属硅化物图案280)的功函数可以不同于可设置在第二源极/漏极层194与第二导电图案287之间的第二欧姆接触结构(即，第二金属硅化物图案281)的功函数。
具体而言，位于第一源极/漏极层192上的第一金属硅化物图案280可以包括比例高于具有相对较小的功函数的第二金属的比例的具有相对较大的功函数的第一金属，该第一金属硅化物图案280可以包括掺杂有p型杂质的硅锗并且用作PMOS晶体管的源极/漏极。第二源极/漏极层194上的第二金属硅化物图案281可以包括比例低于具有相对较小的功函数的第二金属的比例的具有相对较大的功函数的第一金属，该第二金属硅化物图案281可以包括掺杂有n型杂质的硅或碳化硅并且用作NMOS晶体管的源极/漏极。因此，第一金属硅化物图案280的功函数可以大于第二金属硅化物图案281的功函数。
因此，第一源极/漏极层192与第一接触插塞结构288之间的接触电阻以及第二源极/漏极层194与第二接触插塞结构289之间的接触电阻可以减小。
半导体器件可以包括用作沟道的第一有源鳍部105上的第一栅极结构252以及第一有源鳍部105的与第一栅极结构252相邻的部分上的第一源极/漏极层192，并且可以包括第二有源鳍部105上的第二栅极结构254以及第二有源鳍部105的与第二栅极结构254相邻的部分上的第二源极/漏极层194。因此，半导体器件可以包括finFET。
可将电信号施加到第一接触插塞288和第二接触插塞289的通路和布线可以进一步形成在第一接触插塞288和第二接触插塞289上。
图6至图20是在描述制造根据示例实施例的半导体器件的方法时用于参考的平面图和截面图。特别地，图6、图9、图13和图16是平面图，图7至图8、图10至图12、图14至图15和图17至图20是截面图。
图7和图14分别是沿着对应平面图的线A-A’截取的截面图，图8、图10、图12、图15和图17分别是沿着对应平面图的线B-B’截取的截面图，图11包括分别沿着图9的线C-C’和线D-D’截取的截面图。图18至图20是图17的区域X和Y的放大截面图。
参考图6至图8，可以去除包括第一区域I和第二区域II的衬底100的上部部分，以形成第一沟槽，并且可以在第一沟槽的下部部分中形成隔离图案110。
图6至图8示出了布置在第一方向D1上的第一区域I和第二区域II，然而，本发明构思不限于此，例如，衬底100的第一区域I和第二区域II可以布置在第二方向D2上。
在示例实施例中，可以通过在衬底100上形成用于填充第一沟槽的第一隔离层、平坦化第一隔离层直到暴露衬底100的上表面、以及去除第一隔离层的上部部分以暴露第一沟槽的上部部分，来形成隔离图案110。在衬底100上形成隔离图案110时，有源图案105可以被限定在衬底100上。
平坦化工艺可以包括例如化学机械抛光(chemical mechanical polishing，CMP)工艺和/或回蚀工艺。
在示例实施例中，有源图案105可以在第一方向D1上延伸，并且多个有源图案(或鳍部)105可以在第二方向D2上彼此间隔开。
第一虚设栅极结构152和第二虚设栅极结构154可以分别形成在其上具有有源图案105和隔离图案110的衬底100的第一区域I和第二区域II上。第一虚设栅极结构152和第二虚设栅极结构154中的每一者可以包括顺序堆叠的第一虚设栅极绝缘图案120、第一虚设栅电极130和第一虚设栅极掩模140。
第一虚设栅极绝缘图案120可以包括氧化物，例如氧化硅，第一虚设栅电极130可以包括例如多晶硅，第一虚设栅极掩模140可以包括绝缘氮化物，例如氮化硅。
在示例实施例中，第一虚设栅极结构152和第二虚设栅极结构154中的每一者可以在第二方向D2上延伸。多个第一虚设栅极结构152可以在衬底100的第一区域I上沿第一方向D1彼此间隔开，多个第二虚设栅极结构154可以在衬底100的第二区域II上沿第一方向D1彼此间隔开。
参考图9至图11，第一栅极间隔物162可以形成在第一虚设栅极结构152的在第一方向D1上的相对侧壁中的每个侧壁上，并且第二栅极间隔物164可以形成在第二虚设栅极结构154的在第一方向D1上的相对侧壁中的每个侧壁上。另外地，鳍间隔物170可以形成在有源图案105的在第二方向D2上的相对侧壁中的每个侧壁上。
可以通过在其上具有有源图案105、第一隔离图案110以及第一虚设栅极结构152和第二虚设栅极结构154的衬底100上形成第一间隔物层，并且各向异性地蚀刻第一间隔物层，来形成第一栅极间隔物162和第二栅极间隔物164以及鳍间隔物170。第一栅极间隔物162和第二栅极间隔物164以及鳍间隔物170可以包括绝缘氮化物，例如，氮化硅(SiN)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)等。
可以使用第一虚设栅极结构152和第二虚设栅极结构154以及第一栅极间隔物162和第二栅极间隔物164作为蚀刻掩模来蚀刻有源图案105的上部部分，以分别形成第一凹部182和第二凹部184。
图10示出了通过部分去除上有源图案105b来形成第一凹部182和第二凹部184中的每一者。然而，本发明构思不限于此，例如，可以通过部分地去除下有源图案105a以及上有源图案105b来形成第一凹部182和第二凹部184中的每一者。
可以原位(in-situ)执行第一间隔物层的各向异性蚀刻工艺和用于形成第一凹部182和第二凹部184的蚀刻工艺。
可以使用由第一凹部182和第二凹部184暴露的有源图案105的各上表面作为晶种来执行第一选择性外延生长(SEG)工艺和第二选择性外延生长工艺，以在有源图案105的分别位于衬底100的第一区域I和第二区域II上的部分上分别形成第一源极/漏极层192和第二源极/漏极层194。
可以使用硅源气体(例如，二氯硅烷(SiH2Cl2)气体)、锗源气体(例如，锗烷(GeH4)气体)和p型杂质源气体(例如，乙硼烷(B2H6)气体)来执行第一SEG工艺，使得掺杂有p型杂质的单晶硅锗层可以形成为第一源极/漏极层192。
可以使用硅源气体(例如，乙硅烷(Si2H6)气体)和n型杂质源气体(例如，PH3、POCl3、P2O5等)来执行第二SEG工艺，使得掺杂有n型杂质的单晶硅层或掺杂有n型杂质的单晶碳化硅层可以形成为第二源极/漏极层194。
第一源极/漏极层192和第二源极/漏极层194可以分别填充第一凹部182和第二凹部184，并且可以进一步生长以分别接触第一栅极间隔物162的下侧壁和第二栅极间隔物164的下侧壁。第一源极/漏极层192和第二源极/漏极层194中的每一者可以在水平方向以及竖直方向上生长。第一源极/漏极层192可以具有在第二方向D2上的具有五边形或菱形的形状的横截面，第二源极/漏极层194可以具有在第二方向D2上的具有圆角矩形或圆形的形状的横截面。
如果在衬底100的第一区域I上第一有源图案105中的在第二方向D2上相邻的第一有源图案105之间的距离较小，则第一源极/漏极层192中的从相邻的第一有源图案105的上表面生长的第一源极/漏极层可以彼此合并。同样，如果在衬底100的第二区域II上第二有源图案105中的在第二方向D2上相邻的第二有源图案105之间的距离较小，则第二源极/漏极层194中的从相邻的第二有源图案105的上表面生长的第二源极/漏极层可以彼此合并。
参考图12，可以在其上具有第一虚设栅极结构152和第二虚设栅极结构154、第一栅极间隔物162和第二栅极间隔物164、鳍间隔物170、第一源极/漏极层192和第二源极/漏极层194以及第一隔离图案110的衬底100上，将第一绝缘中间层200形成为具有高于第一虚设栅极结构152和第二虚设栅极结构154以及第一栅极间隔物162和第二栅极间隔物164的上表面的上表面。
可以执行平坦化工艺，直到第一虚设栅极结构152和第二虚设栅极结构154的每一者中包括的第一虚设栅电极130的上表面被暴露，以去除第一绝缘中间层200的上部部分以及第一虚设栅极结构152和第二虚设栅极结构154的每一者中包括的第一虚设栅极掩模140，并且还可以去除第一栅极间隔物162和第二栅极间隔物164的上部部分。
可以去除第一虚设栅电极130和第一虚设栅极绝缘图案120，以分别在衬底100的第一区域I和第二区域II上形成可暴露有源图案105的上表面和隔离图案110的上表面的第一开口212和第二开口214。
在示例实施例中，可以通过顺序执行干蚀刻工艺和湿蚀刻工艺来去除第一虚设栅电极130和第一虚设栅极绝缘图案120。可以使用例如氢氟酸(HF)作为蚀刻溶液来执行湿法蚀刻工艺。
参考图13至图15，第一栅极绝缘层可以形成在第一开口212和第二开口214的底部和侧壁以及第一绝缘中间层200的上表面上，第一栅电极层可以形成在第一栅极绝缘层上以填充第一开口212和第二开口214的剩余部分，并且第一栅电极层和第一栅极绝缘层可以被平坦化，直到暴露第一绝缘中间层200的上表面。
因此，第一栅电极232和覆盖第一栅电极232的下表面和侧壁的第一栅极绝缘图案222可以形成在第一开口212中，并且第二栅电极234和覆盖第二栅电极234的下表面和侧壁的第二栅极绝缘图案224可以形成在第二开口214中。
在示例实施例中，第一栅电极层可以包括阻挡(barrier)层和栅极导电层，并且在这种情况下，第一栅电极232和第二栅电极234中的每一者可以包括阻挡图案和导电图案。
可以去除第一栅电极232和第一栅极绝缘图案222的上部部分以形成第三凹部，并且可以去除第二栅电极234和第二栅极绝缘图案224的上部以形成第四凹部。另外地，第一覆盖图案242和第二覆盖图案244可以分别形成在第三凹部和第四凹部中。
因此，可以在衬底100的第一区域I上形成第一栅极结构252，该第一栅极结构252包括：在第一开口212中位于第一有源图案105和第一隔离图案110的上表面和第一栅极间隔物162的下部内侧壁上的第一栅极绝缘图案222；在第一开口212的下部部分中位于第一栅极绝缘图案222上的第一栅电极232；以及在第一开口212的上部部分中位于第一栅极绝缘图案222和第一栅电极232上并且接触第一栅极间隔物162的上部内侧壁的第一覆盖图案242。
另外地，可以在衬底100的第二区域II上形成第二栅极结构254，该第一栅极结构254包括：在第二开口214中的位于第二有源图案105和第二隔离图案110的上表面和第二栅极间隔物164的下部内侧壁上的第二栅极绝缘图案224；在第二开口214的下部部分中位于第二栅极绝缘图案224上的第二栅电极234；以及在第二开口214的上部部分中位于第二栅极绝缘图案224和第二栅电极234上并且接触第二栅极间隔物164的上部内侧壁的第二覆盖图案244。
参考图16至图18，第二绝缘中间层260可以形成在第一栅极结构252和第二栅极结构254、第一栅极间隔物162和第二栅极间隔物164以及第一绝缘中间层200上，并且第一绝缘中间层200和第二绝缘中间层260的位于第一栅极结构252之间的部分可以被部分去除以形成暴露第一源极/漏极层192的上表面的第三开口272，并且第一绝缘中间层200和第二绝缘中间层260的位于第二栅极结构254之间的部分可以被部分去除，以形成暴露第二源极/漏极层194的上表面的第四开口274。
第三开口272和第四开口274可以分别部分地延伸穿过第一源极/漏极层192和第二源极/漏极层194的上部部分。
参考图19，可以执行第一化学气相沉积(CVD)工艺，从而可以在第一源极/漏极层192的由第三开口272暴露的上表面上形成第一金属硅化物图案280，并且可以在第二源极/漏极层194的由第四开口274暴露的上表面上形成第二初级金属硅化物图案281a。
可以通过使用包含第一金属的源气体来执行第一CVD工艺，并且第一金属可以与包含硅的第一源极/漏极层192和第二源极/漏极层194中的每一者反应。因此，包括第一金属的硅化物的第一金属硅化物图案280和第二初级金属硅化物图案281a可以分别形成在第一源极/漏极层192和第二源极/漏极层194上。然而，第一源极/漏极层192还可以包括锗，因此第一金属硅化物图案280还可以包括第一金属的锗化物。
在示例实施例中，可以根据在其上执行了第一CVD工艺的层的材料和杂质浓度来选择性地执行第一CVD工艺。因此，可在包括硅锗的第一源极/漏极层192上形成的第一金属硅化物图案280的厚度与可在包括碳化硅或硅的第二源极/漏极层194上形成的第二初级金属硅化物图案281a的厚度可以彼此不同。
在示例实施例中，第一金属硅化物图案280的厚度可以大于第二初级金属硅化物图案281a的厚度。具体而言，第一金属硅化物图案280的厚度可以是第二初级金属硅化物图案281a的厚度的约1至约25倍。
参考图20，可以执行第二CVD工艺，从而可以在第一金属硅化物图案280上形成第一金属层282，并且可以将第二初级金属硅化物图案281a转换成第二金属硅化物图案281。
在示例实施例中，可以使用包括功函数小于第一金属的功函数的第二金属的源气体，来执行第二CVD工艺。
可以选择性地或非选择性地执行第二CVD工艺。如果选择性地执行第二CVD工艺，例如沉积在第二初级金属硅化物图案281a上的第二金属的量可以大于沉积在第一金属硅化物图案280上的第二金属的量。
在第二CVD工艺中提供的第二金属可以沉积在第一金属硅化物图案280上以形成第一金属层282，并且第二金属可以通过在CVD工艺期间生成的热量和/或通过分离的退火工艺，部分地扩散到第一金属硅化物图案280中。因此，第一金属硅化物图案280的至少一部分可以包括第二金属。然而，第一金属硅化物图案280可以具有相对较大的厚度，因此第二金属可以不扩散到第一金属硅化物图案280的整个部分中。
在示例实施例中，第一金属硅化物图案280的更靠近第一金属层282的第一部分的第二金属的浓度可以大于第一金属硅化物图案280的更远离第一金属层282的第二部分的第二金属的浓度。
在第二CVD工艺中提供的第二金属可以沉积在第二初级金属硅化物图案281a上。通过在CVD工艺期间生成的热量和/或通过分离的退火工艺，第二金属可以完全扩散到可具有相对较小的厚度的第二初级金属硅化物图案281a中。因此，代替保留在第二初级金属硅化物图案281a上的包括第二金属的分离的金属层，第二初级金属硅化物图案281a可以被转换成不仅包括第一金属而且包括第二金属的第二金属硅化物图案281。
在示例实施例中，第二金属硅化物图案281的更远离第二源极/漏极层194的第一部分的第二金属的浓度可以大于第二金属硅化物图案281的更靠近第二源极/漏极层194的第二部分的第二金属的浓度。
如上所述，第一金属硅化物图案280的厚度可以大于第二初级金属硅化物图案281a的厚度，其中，第一金属硅化物图案280和第二初级金属硅化物图案281a可以通过第一CVD工艺形成。因此，包括在硅化物图案280中的第一金属的量可以大于包括在第二初级金属硅化物图案281a中的第一金属的量。此外，在第二CVD工艺中，扩散到第二初级金属硅化物图案281a中的第二金属的量可以大于扩散到第一金属硅化物图案280中的第二金属的量。
因此，作为第一金属硅化物图案280中的第一金属与第二金属的比率的第一比率R1可以大于作为第二金属硅化物图案281中的第一金属与第二金属的比率的第二比率R2。因此，第一金属硅化物图案280的功函数可以大于第二金属硅化物图案281的功函数。
再次参考图1至图5，可以使用包括第三金属的源气体来执行第三CVD工艺，以在第二绝缘中间层260上形成第一导电层和第二导电层，以分别填充第三开口272和第四开口274，并且可以平坦化第一导电层和第二导电层，直到暴露第二绝缘中间层260的上表面。因此，第一导电图案286和第二导电图案287可以被形成为分别填充第三开口272和第四开口274的剩余部分。
第三开口272中的第一金属硅化物图案280、第一金属层282和第一导电图案286可以共同形成第一接触插塞结构288，并且第四开口274中的第二金属硅化物图案281和第二导电图案287可以共同形成第二接触插塞结构289。
半导体器件的制造可以通过执行以上描述的工艺来完成。
如上所述，分别位于第一源极/漏极层192和第二源极/漏极层194上的第一接触插塞结构288和第二接触插塞结构289可以通过相同的工艺(即，第一CVD工艺至第三CVD工艺)形成。然而，第一源极/漏极层192与第一导电图案286之间的第一欧姆接触结构和第二源极/漏极层194与第二导电图案287之间的第二欧姆接触结构可以具有彼此不同的功函数。
也就是说，可以使用包括具有相对较大的功函数的第一金属的源气体选择性地执行第一CVD工艺，使得第一金属硅化物图案280可以在第一源极/漏极层192上形成为具有相对较大的厚度，并且第二初级金属硅化物图案281a可以在第二源极/漏极层194上形成为具有相对较小的厚度。此后，可以使用包括具有相对较小的功函数的第二金属的源气体来执行第二CVD工艺，使得第二金属可以仅部分扩散到第一金属硅化物图案280的一部分中，但是可以完全扩散到第二初级金属硅化物图案281a中。
因此，位于第一源极/漏极层192上的第一金属硅化物图案280可以包括比例高于具有相对较小的功函数的第二金属的比例的具有相对较大的功函数的第一金属，该第一金属硅化物图案280可以包括掺杂有p型杂质的硅锗并且用作PMOS晶体管的源极/漏极。第二源极/漏极层194上的第二金属硅化物图案281可以包括比例低于具有相对较小的功函数的第二金属的比例的具有相对较大的功函数的第一金属，该第二金属硅化物图案281可以包括掺杂有n型杂质的硅或碳化硅并且用作NMOS晶体管的源极/漏极。因此，第一金属硅化物图案280的功函数可以大于第二金属硅化物图案281的功函数。
因此，第一源极/漏极层192与第一接触插塞结构288之间的接触电阻以及第二源极/漏极层194与第二接触插塞结构289之间的接触电阻可以减小。
第一欧姆接触结构和第二欧姆接触结构可以通过分离的沉积工艺形成，使得第一欧姆接触结构和第二欧姆接触结构可以具有经优化的功函数，以减小接触电阻。然而，这种方法增加了沉积工艺的数量，使得整个工艺会变得复杂和昂贵。在示例实施例中，第一欧姆接触结构和第二欧姆接触结构可以通过相同的蚀刻工艺和相同的沉积工艺形成，因此，可以简化整个工艺并降低成本。
另外地，第一CVD工艺至第三CVD工艺可以原位执行。因此，第一接触插塞结构288和第二接触插塞结构289中的每一者可以不包括阻挡图案，因此可以具有相对较低的电阻。
图21和图22是示出根据示例实施例的半导体器件的截面图，并且可以分别对应于图3和图4。
除了第一接触插塞结构288和第二接触插塞结构289之外，这个半导体器件可以与图1至图5的半导体器件基本相同或相似，因此本文中省略了对已经描述的元件的重复说明。
参考图21和图22，第一接触插塞结构288可以不包括第一金属层282，因此，第一金属硅化物图案280的上表面可以接触第一导电图案286的下表面。
第一金属硅化物图案280可以包括第一金属的硅化物和第二金属的硅化物以及第一金属的锗化物和第二金属的锗化物。在示例实施例中，第一金属硅化物图案280的更远离第一源极/漏极层192的第一部分的第一金属的浓度可以大于第一金属硅化物图案280的更靠近第一源极/漏极层192的第二部分的第一金属的浓度。
第二接触插塞结构289还可以包括设置在第二金属硅化物图案281与第二导电图案287之间的第二金属层283。第二金属层283可以包括第一金属。
第二金属硅化物图案281可以包括第一金属的硅化物和第二金属的硅化物。在示例实施例中，第二金属硅化物图案281的更靠近第二金属层283的第一部分的第一金属的浓度可以大于第二金属硅化物图案281的更远离第二金属层283的第二部分的第一金属的浓度。
在示例实施例中，包括在第一金属硅化物图案280中的第一金属与第二金属的比率可以大于包括在第二金属硅化物图案281中的第一金属与第二金属的比率，因此，第一金属硅化物图案280的功函数可以大于第二金属硅化物图案281的功函数。因此，可以减小第一源极/漏极层192与第一接触插塞结构288之间的接触电阻以及第二源极/漏极层194与第二接触插塞结构289之间的接触电阻。
图23和图24是在描述制造图21和图22的半导体器件的方法时用于参考的截面图，并且可以分别对应于图19和图20。
制造图21和图22的半导体器件的这种方法可以包括与图6至图20和图1至图5的工艺基本相同或相似的工艺，因此本文中省略了对已经描述的元件的重复说明。
参考图23，与参考图19示出的工艺不同，可以使用包含第二金属的源气体来执行第一CVD工艺。
因此，包括第二金属的硅化物的第一初级金属硅化物图案280a可以形成在第一源极/漏极层192的由第三开口272暴露的上表面上，并且包括第二金属的硅化物的第二金属硅化物图案281可以形成在第二源极/漏极层194的由第四开口274暴露的上表面上。第一初级金属硅化物图案280a还可以包括第二金属的锗化物。
在示例实施例中，可以选择性地执行第一CVD工艺，并且第二金属硅化物图案281的厚度可以形成为大于第一初级金属硅化物图案280a的厚度。
参考图24，与参考图20示出的工艺不同，可以使用包含第一金属的源气体来执行第二CVD工艺。
因此，包括第一金属的第二金属层283可以形成在第二金属硅化物图案281上，并且第一初级金属硅化物图案280a可以转换成包括第一金属的硅化物和第二金属的硅化物以及第一金属的锗化物和第二金属的锗化物的第一金属硅化物图案280。
第一金属可以扩散到第二金属硅化物图案281中。然而，第二金属硅化物图案281可以具有相对较大的厚度，因此第一金属可以不扩散到第二金属硅化物图案281的整个部分中。因此，第一金属的一部分可以保留在第二金属硅化物图案281上，以形成第二金属层283。
第一金属可以扩散到第一初级金属硅化物图案280a的整个部分中，因此第一初级金属硅化物图案280a可以转换成第一金属硅化物图案280。因此，包括在第一金属硅化物图案280中的第一金属与第二金属的比率可以大于包括在第二金属硅化物图案281中的第一金属与第二金属的比率。
在示例实施例中，第一金属硅化物图案280的更远离第一源极/漏极层192的第一部分的第一金属的浓度可以大于第一金属硅化物图案280的更靠近第一源极/漏极层192的第二部分的第一金属的浓度。此外，第二金属硅化物图案281的更靠近第二金属层283的第一部分的第一金属的浓度可以大于第二金属硅化物图案281的更远离第二金属层283的第二部分的第一金属的浓度。
图25和图26是示出根据示例实施例的半导体器件的截面图，并且可以分别对应于图3和图4。
除了第一接触插塞结构288可以不包括第一金属层282之外，这个半导体器件可以与图1至图5的半导体器件基本相同或相似，因此本文中省略了对已经描述的元件的重复说明。
参考图25和图26，第一金属层282可以不形成在第一金属硅化物图案280上，因此，第一金属硅化物图案280的上表面可以接触第一导电图案286的下表面。
当制造图25和图26中示出的半导体器件时，第二金属可以扩散到第一金属硅化物图案280的整个部分中，使得在参考图20描述的第二CVD工艺期间，包括第二金属的第一金属层282可以不保留在第一金属硅化物图案280上。
然而，通过调节第一CVD工艺的选择性和/或选择性地执行第二CVD工艺，包括在第一金属硅化物图案280中的第一金属与第二金属的比率可以大于包括在第二金属硅化物图案281中的第一金属与第二金属的比率。
在示例实施例中，第一金属硅化物图案280的更靠近第一导电图案286的第一部分的第二金属的浓度可以大于第一金属硅化物图案280的更远离第一导电图案286的第二部分的第二金属的浓度，并且第二金属硅化物图案281的更靠近第二导电图案287的第一部分的第二金属的浓度可以大于第二金属硅化物图案281的更远离第二导电图案287的第二部分的第二金属的浓度。
可以使用包括第一金属的源气体来执行第一CVD工艺并且使用包括第二金属的源气体来执行第二CVD工艺，然而，本发明构思不限于此。也就是说，例如，还可以使用包括第二金属的源气体来执行第一CVD工艺并且使用包括第一金属的源气体来执行第二CVD工艺。
在这种情况下，第二金属硅化物图案281的更靠近第二导电图案287的第一部分的第一金属的浓度可以大于第二金属硅化物图案281的更远离第二导电图案287的第二部分的第一金属的浓度，并且第一金属硅化物图案280的更靠近第一导电图案286的第一部分的第一金属的浓度可以大于第一金属硅化物图案280的更远离第一导电图案286的第二部分的第一金属的浓度。
图27和图28是示出根据示例实施例的半导体器件的截面图，并且可以分别对应于图3和图4。
除了第一硅化物图案280和第二硅化物图案281之外，这个半导体器件可以与图1至图5的半导体器件基本相同或相似，因此本文中省略了对已经描述的元件的重复说明。
参考图27和图28，第一金属硅化物图案280可以包括顺序堆叠的第一下部部分280c和第一上部部分280d，并且第二金属硅化物图案281可以包括顺序堆叠的第二下部部分281c和第二上部部分281d。
在示例实施例中，第一下部部分280c可以包括第一金属的硅化物和第一金属的锗化物，并且第一上部部分280d可以包括第二金属的硅化物。然而，第一下部部分280c也可以包括第二金属的硅化物和第二金属的锗化物，并且第一上部部分280d也可以包括第一金属的硅化物。在示例实施例中，第一下部部分280c的更靠近第一上部部分280d的第一部分的第二金属的浓度可以大于第一下部部分280c的更远离第一上部部分280d的第二部分的第二金属的浓度。
在示例实施例中，第二下部部分281c可以包括第一金属的硅化物，并且第二上部部分281d可以包括第二金属的硅化物。然而，第二下部部分281c也可以包括第二金属的硅化物，并且第二上部部分281d也可以包括第一金属的硅化物。在示例实施例中，第二下部部分281c的更靠近第二上部部分281d的第一部分的第二金属的浓度可以大于第二下部部分281c的更远离第二上部部分281d的第二部分的第二金属的浓度。
在示例实施例中，包括在第一金属硅化物图案280中的第一下部部分280c的厚度可以大于包括在第二金属硅化物图案281中的第二下部部分281c的厚度。
当制造图27和图28中示出的半导体器件时，可以一起使用硅源气体和包括第二金属的源气体来执行参考图20描述的第二CVD工艺。
也就是说，可以执行第一CVD工艺以在第一源极/漏极层192的上表面上形成包括第一金属的硅化物和第一金属的锗化物的第一下部部分280c，并且在第二源极/漏极层194的上表面上形成包括第一金属的硅化物的第二下部部分281c。
可以选择性地执行第一CVD工艺，并且第一下部部分280c的厚度可以形成为大于第二下部部分281c的厚度。
此后，可以通过一起使用诸如硅烷(SiH4)的硅源气体以及包含第二金属的源气体来执行参考图20描述的第二CVD工艺。因此，包括第二金属的硅化物的第一上部部分280d可以形成在第一下部部分280c上，并且包括第二金属的硅化物的第二上部部分281d可以形成在第二下部部分281c上。
然而，在示例实施例中，第一下部部分280c和第二下部部分281c中包括的第一金属可以通过伴随第二CVD工艺的热量和/或后续退火工艺扩散到第一上部部分280d和第二上部部分281d中。类似地，第一上部部分280d和第二上部部分281d中包括的第二金属可以扩散到第一下部部分280c和第二下部部分281c中。
因此，第一下部部分280c和第二下部部分281c的分别更靠近第一上部部分280d和第二上部部分281d的第一部分的第二金属的浓度可以大于第一下部部分280c和第二下部部分281c的分别更远离第一上部部分280d和第二上部部分281d的第二部分的第二金属的浓度，并且第一上部部分280b和第二上部部分281b的分别更靠近第一下部部分280c和第二下部部分281c的第一部分的第一金属的浓度可以大于第一上部部分280b和第二上部部分281b的分别更远离第一下部部分280c和第二下部部分281c的第二部分的第一金属的浓度。
可以使用第一金属的源气体来执行第一CVD工艺并且可以使用第二金属的源气体来执行第二CVD工艺，然而，本发明构思不限于此，并且例如，也可以使用第二金属的源气体来执行第一CVD工艺并且可以使用第一金属的源气体来执行第二CVD工艺。
在这种情况下，在示例实施例中，第一下部部分280c和第二下部部分281c的分别更靠近第一上部部分280d和第二上部部分281d的第一部分的第一金属的浓度可以大于第一下部部分280c和第二下部部分281c的分别更远离第一上部部分280d和第二上部部分281d的第二部分的第一金属的浓度，并且第一上部部分280b和第二上部部分281b的分别更靠近第一下部部分280c和第二下部部分281c的第一部分的第二金属的浓度可以大于第一上部部分280b和第二上部部分281b的分别更远离第一下部部分280c和第二下部部分281c的第二部分的第二金属的浓度。
图29和图30是示出根据示例实施例的半导体器件的截面图，并且可以分别对应于图3和图4。
除了第一接触插塞结构288和第二接触插塞结构289还可以分别包括第一阻挡图案284和第二阻挡图案285之外，这个半导体器件可以与图1至图5的半导体器件基本相同或相似，因此本文中省略了对已经描述的元件的重复说明。
参考图29和图30，第一阻挡图案284可以形成在第一金属层282上，以覆盖第一导电图案286的下表面和侧壁，并且第二阻挡图案285可以形成在第二金属硅化物图案281上，以覆盖第二导电图案287的下表面和侧壁。
第一阻挡图案284和第二阻挡图案285中的每一者可以包括例如金属氮化物，诸如氮化钛、氮化钽、氮化钨等。
图31至图34是示出根据示例实施例的半导体器件的平面图和截面图。具体地，图31是平面图，图32是沿着图31的线E-E’截取的截面图，图33是沿着图31的线F-F’截取的截面图，并且图34包括分别沿着图31的线G-G’和线H-H’截取的截面图。
这个导体器件可以包括与参考图1至图5示出的元件基本相同或相似的元件，因此本文中省略了对已经描述的元件的重复说明。
如下所示，半导体器件可以是包括半导体图案424的多桥沟道场效应晶体管(MBCFET)，这些半导体图案424可以在第三方向D3上彼此间隔开并且分别用作沟道。除了半导体图案424之外的其他元件可以具有与包括在图1至图5的finFET中的对应元件类似的功能和结构，因此本文中省略对已经描述的元件的重复说明。
参考图31至图34，半导体器件可以包括位于衬底400上的第二有源图案405、第二隔离图案430、第三栅极结构602和第四栅极结构604、半导体图案424、第三源极/漏极层512和第四源极/漏极层514、第三栅极间隔物482和第四栅极间隔物484、第三接触插塞结构638和第四接触插塞结构639以及第三绝缘中间层530和第四绝缘中间层620。
第二有源图案405和第二隔离图案430可以分别对应于图1至图5的第一有源图案105和第一隔离图案110。
在示例实施例中，多个半导体图案424可以分别形成在多个层级(level)处，并且可以从第二有源图案405的上表面在第三方向D3上彼此间隔开。多个半导体图案424中的每个半导体图案可以在第一方向D1上延伸。图32和图33分别示出了三个层级处的三个半导体图案424，然而，本发明构思不限于此。
在示例实施例中，半导体图案424可以是包括例如硅、锗等半导体材料的纳米片或纳米线。在示例实施例中，半导体图案424可以用作晶体管中的沟道，因此也可以称为沟道。
第三栅极结构602和第三栅极间隔物482可以分别对应于图1至图5的第一栅极结构252和第一栅极间隔物162，并且第四栅极结构604和第四栅极间隔物484可以分别对应于图1至图5的第二栅极结构254和第二栅极间隔物164。
因此，第三栅极结构602可以在第二有源图案405和第二隔离图案430上沿第二方向D2延伸，并且可以包括第三栅极绝缘图案572和第三栅电极582、以及位于第三栅极绝缘图案572和第三栅电极582上的第三覆盖图案592。另外地，第四栅极结构604可以在第二有源图案405和第二隔离图案430上沿第二方向D2延伸，并且可以包括第四栅极绝缘图案574和第四栅电极584、以及位于第四栅极绝缘图案574和第四栅电极584上的第四覆盖图案594。
第三栅极结构602和第四栅极结构604中的每一者可以围绕半导体图案424中的每个半导体图案的在第一方向D1上的中心部分，并且可以覆盖半导体图案424中的每个半导体5图案的下表面和上表面以及其在第二方向D2上的相对侧壁。
因此，第三栅极绝缘图案572可以形成在每个半导体图案424的表面、第二有源图案405的上表面和第二隔离图案430的上表面、第三源极/漏极层512的侧壁和第三栅极间隔物482的内侧壁上，并且每个第三栅电极582可以填充在第三方向D3上彼此间隔开的半导体图案424之间的空间、第二有源图案405与半导体图案424中的最下面的半导体图案之间的空间、以及位于半导体图案424中的最上面的半导体图案上的第三栅极间隔物482之间的空间。
另外地，第四栅极绝缘图案574可以形成在每个半导体图案424的表面、第二有源图案405的上表面和第二隔离图案430的上表面、第四源极/漏极层514的侧壁和第四栅极间隔物484的内侧壁上，并且每个第四栅电极584可以填充在第三方向D3上彼此间隔开的半导体图案424之间的空间、第二有源图案405与半导体图案424中的最下面的半导体图案之间的空间、以及位于半导体图案424中的最上面的半导体图案上的第四栅极间隔物484之间的空间。
第三源极/漏极层512和第四源极/漏极层514可以分别对应于图1至图5的第一源极/漏极层192和第二源极/漏极层194。第三源极/漏极层512和第四源极/漏极层514可以分别形成在第五开口492和第六开口494中，该第五开口492和第六开口494可以分别形成在第二有源图案405的与第三栅极结构602和第四栅极结构604相邻的部分上。
第三接触插塞结构638和第四接触插塞结构639可以分别对应于图1至5的第一接触插塞结构288和第二接触插塞结构289。因此，第三接触插塞结构638和第四接触插塞结构639可以延伸穿过第三绝缘中间层530和第四绝缘中间层620，以分别接触第三源极/漏极层512和第四源极/漏极层514的上表面。第三接触插塞结构638和第四接触插塞结构639可以分别部分地延伸穿过第三源极/漏极层512的上部部分和第四源极/漏极层514的上部部分。
包括在第三接触插塞结构638中的第三金属硅化物图案630、第三金属层632和第三导电图案636可以分别对应于图1至图5的第一金属硅化物图案280、第一金属层282和第一导电图案286。包括在第四接触插塞结构639中的第四金属硅化物图案631和第四导电图案637可以分别对应于图1至图5的第二金属硅化物图案281和第二导电图案287。
图35至图46是在描述制造根据示例实施例的半导体器件的方法时用于参考的平面图和截面图。具体地，图35、图37、图40和图44是平面图，图36、图38至图39、图41至图43和图45至图46是截面图。
图36、图38和图45分别是沿着对应平面图的线E-E’截取的截面图，图39、图41、图43和图46分别是沿着对应平面图的线F-F’截取的截面图，图42是沿着图40的线G-G’和线H-H’截取的截面图。
该方法可以包括与参考图6至图20和图1至图5示出的工艺基本相同或相似的工艺，因此本文中省略了对已经描述的元件的重复说明。
参考图35和图36，牺牲层和半导体层可以交替且重复地堆叠在衬底400上，在第一方向D1上延伸的第一蚀刻掩模可以形成在最上面的半导体层上，并且可以使用第三蚀刻掩模蚀刻半导体层、牺牲层和衬底400的上部部分。
因此，在第一方向D1上延伸的第二有源图案405可以形成在衬底400上，并且包括在第三方向D3上交替且重复堆叠的牺牲线412和半导体线422的鳍结构可以形成在第二有源图案405上。在示例实施例中，多个鳍结构可以在衬底400上在第二方向D2上彼此间隔开。
图36分别示出了三个层级处的三条牺牲线412和三个层级处的三条半导体线422，然而，本发明构思可以不限于此。牺牲线412可以包括相对于衬底400和半导体线422具有蚀刻选择性的材料，例如硅锗。
第二隔离图案430可以形成在衬底400上，以覆盖第二有源图案405的侧壁。
参考图37至图39，第三虚设栅极结构472和第四虚设栅极结构474可以分别形成在衬底400的第一区域I和第二区域II上，以部分覆盖鳍结构和第二隔离图案430。
具体地，第二虚设栅极绝缘层、第二虚设栅电极层和第二虚设栅极掩模层可以顺序形成在其上具有鳍结构和第二隔离图案430的衬底400上，在第二方向D2上延伸的第二蚀刻掩模可以形成在第二虚设栅极掩模层上，并且可以使用第二蚀刻掩模来蚀刻第二虚设栅极掩模层以形成第二虚设栅极掩模460。
可以使用第二虚设栅极掩模460作为蚀刻掩模来蚀刻第二虚设栅电极层和第二虚设栅极绝缘层，以在衬底400上分别形成第二虚设栅电极450和第二虚设栅极绝缘图案440。
在衬底400的第一区域I上在第二有源图案405和与其相邻的第二隔离图案430的一部分上沿第三方向D3顺序堆叠的第二虚设栅极绝缘图案440、第二虚设栅电极450和第二虚设栅极掩模460可以形成第三虚设栅极结构472，并且在衬底400的第二区域II上在第二有源图案405和与其相邻的第二隔离图案430的一部分上沿第三方向D3顺序堆叠的第二虚设栅极绝缘图案440、第二虚设栅电极450和第二虚设栅极掩模460可以形成第四虚设栅极结构474。
在示例实施例中，第三虚设栅极结构472和第四虚设栅极结构474中的每一者可以在鳍结构和第二隔离图案430上沿第二方向D2延伸，并且可以覆盖鳍结构的上表面和在第二方向D2上的相对侧壁。
在示例实施例中，多个第三虚设栅极结构472可以在衬底400的第一区域I上在第一方向D1上彼此间隔开，并且多个第四虚设栅极结构474可以在衬底400的第二区域II上在第一方向D1上彼此间隔开。
参考图40至图41，第三栅极间隔物482和第四栅极间隔物484可以分别形成在第三虚设栅极结构472的侧壁和第四虚设栅极结构474的侧壁上。
具体地，第二间隔物层可以形成在其上具有鳍结构、第二隔离图案430以及第三虚设栅极结构472和第四虚设栅极结构474的衬底400上，并且可以被各向异性地蚀刻以形成第三栅极间隔物482和第四栅极间隔物484，该第三栅极间隔物482和第四栅极间隔物484分别覆盖第三虚设栅极结构472和第四虚设栅极结构474的在第一方向D1上的相对侧壁中的每个侧壁。
可以使用第三虚设栅极结构472和第三栅极间隔物482作为蚀刻掩模来蚀刻衬底400的第一区域I上的鳍状结构和第二有源图案405的上部部分，以形成第五开口492，并且可以使用第四虚设栅极结构474和第四栅极间隔物484作为蚀刻掩模来蚀刻衬底400的第二区域II上的鳍状结构和第二有源图案405的上部部分，以形成第六开口494。
因此，第三虚设栅极结构472和第四虚设栅极结构474以及第三栅极间隔物482和第四栅极间隔物484下方的牺牲线412和半导体线422可以分别转变成牺牲图案414和半导体图案424，并且在第一方向D1上延伸的鳍结构可以被划分成在第一方向D1上彼此间隔开的多个部分。
在下文中，第三虚设栅极结构472、在第三虚设栅极结构472的相应相对侧壁上的第三栅极间隔物482和鳍结构可以被称为第一堆叠结构，并且第四虚设栅极结构474、在第四虚设栅极结构474的相应相对侧壁上的第四栅极间隔物484和鳍结构可以被称为第二堆叠结构。
在示例实施例中，第一堆叠结构和第二堆叠结构中的每一者可以在第二方向D2上延伸。在示例实施例中，多个第一堆叠结构可以在衬底400的第一区域I上在第一方向D1上彼此间隔开，并且多个第二堆叠结构可以在衬底400的第二区域II上在第一方向D1上彼此间隔开。
与第五开口492和第六开口494相邻的牺牲图案414中的每个牺牲图案的一部分可以被去除以形成间隙，并且内部间隔物(未示出)可以形成在间隙中。
可以使用由第五开口492和第六开口494暴露的第二有源图案405的上表面以及半导体图案424和牺牲图案414的侧壁作为晶种，来执行选择性外延生长(SEG)工艺，以分别在第五开口492和第六开口494中形成第三源极/漏极层512和第四源极/漏极层514。
在示例实施例中，掺杂有p型杂质的单晶硅锗层可以形成为第三源极/漏极层512，并且掺杂有n型杂质的单晶硅层或掺杂有n型杂质的单晶碳化硅层可以形成为第四源极/漏极层514。
参考图43，可以在衬底400上形成第三绝缘中间层530，以覆盖第一堆叠结构和第二堆叠结构以及第三源极/漏极层512和第四源极/漏极层514，并且可以执行平坦化工艺，直到分别包括在第一堆叠结构和第二堆叠结构中的第二虚设栅电极450的上表面被暴露，从而第三绝缘中间层530的上部部分以及第三虚设栅极结构472和第四虚设栅极结构474中的每一者中包括第二虚设栅极掩模460被去除。
可以通过例如湿法蚀刻工艺和/或干法蚀刻工艺去除第二虚设栅电极450、第二虚设栅极绝缘图案440和牺牲图案414。因此，暴露第三栅极间隔物482的内侧壁和半导体图案424中的最上面的半导体图案的上表面的第七开口542，以及暴露第三源极/漏极层512的侧壁、半导体图案424的表面和第二有源图案405的上表面的第八开口552可以形成在衬底400的第一区域I上。另外地，暴露第四栅极间隔物484的内侧壁和半导体图案424中的最上面的半导体图案的上表面的第九开口544，以及暴露第四源极/漏极层514的侧壁、半导体图案424的表面和第二有源图案405的上表面的第十开口554可以形成在衬底400的第二区域II上。
参考图44至图46，可以执行与参考图13至图15示出的工艺基本相同或相似的工艺。
因此，可以形成第三栅极结构602，该第三栅极结构602包括第三栅极绝缘图案572、第三栅电极582、以及第三覆盖图案592，第三栅极绝缘图案572在第七开口542和第八开口552中位于第二有源图案405的上表面、第二隔离图案430的上表面、第三源极/漏极层512的侧壁、半导体图案424的表面以及第三栅极间隔物482的内部下侧壁上，第三栅电极582位于第三栅极绝缘图案572上并且填充第七开口542和第八开口552的下部部分，第三覆盖图案592位于第三栅极绝缘图案572和第三栅电极582上并且填充第七开口542的上部部分以接触第三栅极间隔物482的内部上侧壁。
另外地，可以形成第四栅极结构604，该第四栅极结构604包括第四栅极绝缘图案574、第四栅电极584以及第四覆盖图案594，第四栅极绝缘图案574在第九开口544和第十开口554中位于第二有源图案405的上表面、第二隔离图案430的上表面、第四源极/漏极层514的侧壁、半导体图案424的表面以及第四栅极间隔物484的内部下侧壁上，第四栅电极584位于第四栅极绝缘图案574上并且填充第九开口544和第十开口554的下部部分，第四覆盖图案594位于第四栅极绝缘图案574和第四栅电极584上并且填充第九开口544的上部部分以接触第四栅极间隔物484的内部上侧壁。
在示例实施例中，包括例如氧化硅的界面图案(未示出)还可以形成在第二有源图案405的上表面和半导体图案424的表面上。
再次参考图31至图34，可以执行与参考图16至图20和图1至图5中示出的工艺基本相同或相似的工艺。
因此，第四绝缘中间层620可以形成在第三栅极结构602和第四栅极结构604、第三栅极间隔物482和第四栅极间隔物484以及第三绝缘中间层530上，并且第三接触插塞结构638和第四接触插塞结构639可以被形成为延伸穿过第三绝缘中间层530和第四绝缘中间层620，以分别接触第三源极/漏极层512的上表面和第四源极/漏极层514的上表面。
第三接触插塞结构638可以包括第三金属硅化物图案630、第三金属层632和第三导电图案636，并且第四接触插塞结构639可以包括第四金属硅化物图案631和第四导电图案637。
图47至图50是示出根据示例实施例的半导体器件的截面图，并且可以对应于图22。
这些半导体器件是将分别在图21、图25、图27和图30中示出的包括finFET的半导体器件应用到包括MBCFET的图48至图50的半导体器件，因此，本文中省略已经描述的元件的重复说明。
参考图47，第三接触插塞结构638可以不包括第三金属层632，因此第三金属硅化物图案630的上表面可以接触第三导电图案636的下表面。
第三金属硅化物图案630可以包括第一金属的硅化物和第二金属的硅化物以及第一金属的锗化物和第二金属的锗化物。在示例实施例中，第三金属硅化物图案630的更远离第三源极/漏极层512的第一部分的第一金属的浓度可以大于第三金属硅化物图案630的更靠近第三源极/漏极层512的第二部分的第一金属的浓度。
第四接触插塞结构639还可以包括设置在第四金属硅化物图案631与第四导电图案637之间的第四金属层633，并且第四金属层633可以包括第一金属。
第四金属硅化物图案631可以包括第一金属的硅化物和第二金属的硅化物。在示例实施例中，第四金属硅化物图案631的更靠近第四金属层633的第一部分的第一金属的浓度可以大于第四金属硅化物图案631的更远离第四金属层633的第二部分的第一金属的浓度。
参考图48，第三接触插塞结构638可以不包括第三金属层632，因此第三金属硅化物图案630的上表面可以接触第三导电图案636的下表面。
在示例实施例中，第三金属硅化物图案630的更靠近第三导电图案636的第一部分的第二金属的浓度可以大于第三金属硅化物图案630的更远离第三导电图案636的第二部分的第二金属的浓度。此外，在示例实施例中，第四金属硅化物图案631的更靠近第四导电图案637的第一部分的第二金属的浓度可以大于第四金属硅化物图案631的更远离第四导电图案637的第二部分的第二金属的浓度。
相比之下，在示例实施例中，第四金属硅化物图案631的更靠近第三导电图案637的第一部分的第一金属的浓度可以大于第四金属硅化物图案631的更远离第三导电图案636的第二部分的第一金属的浓度，并且第三金属硅化物图案630的更靠近第三导电图案636的第一部分的第一金属的浓度可以大于第三金属硅化物图案630的更远离第三导电图案636的第二部分的第一金属的浓度。
参考图49，第三接触插塞结构638可以包括第三金属硅化物图案和第三导电图案636，并且第三金属硅化物图案可以包括可顺序堆叠的第三下部部分630c和第三上部部分630d。
第四接触插塞结构639可以包括第四金属硅化物图案和第四导电图案637，并且第四金属硅化物图案可以包括可顺序堆叠的第四下部部分631c和第四上部部分631d。
在示例实施例中，第三下部部分630c可以包括第一金属的硅化物和第一金属的锗化物，并且第三上部部分630d可以包括第二金属的硅化物。然而，第三下部部分630c也可以包括第二金属的硅化物和第二金属的锗化物，并且第三上部部分630d也可以包括第一金属的硅化物。在示例实施例中，第三下部部分630c的更靠近第三上部部分630d的第一部分的第二金属的浓度可以大于第三下部部分630c的更远离第三上部部分630d的第二部分的第二金属的浓度。
在示例实施例中，第四下部部分631c可以包括第一金属的硅化物，并且第四上部部分631d可以包括第二金属的硅化物。然而，第四下部部分631c也可以包括第二金属的硅化物，并且第四上部部分631d也可以包括第一金属的硅化物。在示例实施例中，第四下部部分631c的更靠近第四上部部分631d的第一部分的第二金属的浓度可以大于第四下部部分631c的更远离第四上部部分631d的第二部分的第二金属的浓度。
参考图50，第三接触插塞结构638还可以包括设置在第三金属层632上并且覆盖第三导电图案636的下表面和侧壁的第三阻挡图案634。第四接触插塞结构639还可以包括设置在第四金属硅化物图案631上并且覆盖第四导电图案637的下表面和侧壁的第四阻挡图案635。
以上描述的半导体器件可以用于包括接触插塞的各种存储器件和系统中。例如，半导体器件可以应用于诸如中央处理单元(CPU)、应用处理器(AP)等的逻辑器件。作为替代性示例，半导体器件可以应用于诸如DRAM器件、SRAM器件等的易失性存储器件，或者应用于诸如闪存器件、PRAM器件、MRAM器件、RRAM器件等的非易失性存储器件。
虽然已经具体示出和描述了示例实施例，但是本领域普通技术人员将理解，在不脱离权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括第一区域和第二区域；
第一栅极结构，所述第一栅极结构位于所述衬底的所述第一区域上；
第一源极/漏极层，所述第一源极/漏极层位于所述衬底的与所述第一栅极结构相邻的部分上；
第二栅极结构，所述第二栅极结构位于所述衬底的所述第二区域上；
第二源极/漏极层，所述第二源极/漏极层位于所述衬底的与所述第二栅极结构相邻的部分上；
第一接触插塞，所述第一接触插塞包括：位于所述第一源极/漏极层上的第一金属硅化物图案，所述第一金属硅化物图案包括第一金属的硅化物和不同于所述第一金属的第二金属的硅化物；以及位于所述第一金属硅化物图案上的第一导电图案；以及
第二接触插塞，所述第二接触插塞包括：位于所述第二源极/漏极层上的第二金属硅化物图案，所述第二金属硅化物图案包括所述第一金属的硅化物和所述第二金属的硅化物；以及位于所述第二金属硅化物图案上的第二导电图案；
其中，包括在所述第一金属硅化物图案中的所述第一金属与所述第二金属的第一比率不同于包括在所述第二金属硅化物图案中的所述第一金属与所述第二金属的第二比率。
2.根据权利要求1所述的半导体器件，其中，所述第一金属的功函数大于所述第二金属的功函数，并且
其中，所述第一比率大于所述第二比率。
3.根据权利要求2所述的半导体器件，其中，所述第一源极/漏极层包括掺杂有p型杂质的硅锗，并且所述第二源极/漏极层包括掺杂有n型杂质的硅或碳化硅。
4.根据权利要求1所述的半导体器件，所述半导体器件还包括位于所述第一金属硅化物图案与所述第一导电图案之间的第一金属层，所述第一金属层包括所述第二金属。
5.根据权利要求4所述的半导体器件，其中，所述第一金属硅化物图案的更靠近所述第一金属层的第一部分的所述第二金属的浓度大于所述第一金属硅化物图案的更远离所述第一金属层的第二部分的所述第二金属的浓度。
6.根据权利要求1所述的半导体器件，所述半导体器件还包括位于所述第二金属硅化物图案与所述第二导电图案之间的第二金属层，所述第二金属层包括所述第一金属，
其中，所述第二金属硅化物图案的更靠近所述第二金属层的第一部分的所述第一金属的浓度大于所述第二金属硅化物图案的更远离所述第二金属层的第二部分的所述第一金属的浓度。
7.根据权利要求1所述的半导体器件，其中，所述第一金属硅化物图案和所述第一导电图案彼此直接接触，并且
其中，所述第一金属硅化物图案的更靠近所述第一导电图案的第一部分的所述第二金属的浓度大于所述第一金属硅化物图案的更远离所述第一导电图案的第二部分的所述第二金属的浓度。
8.根据权利要求1所述的半导体器件，其中，所述第一金属硅化物图案包括在基本垂直于所述衬底的上表面的竖直方向上顺序堆叠的第一下部部分和第一上部部分，所述第一下部部分包括所述第一金属的硅化物，并且所述第一上部部分包括所述第二金属的硅化物，并且
其中，所述第二金属硅化物图案包括在所述竖直方向上顺序堆叠的第二下部部分和第二上部部分，所述第二下部部分包括所述第一金属的硅化物，并且所述第二上部部分包括所述第二金属的硅化物。
9.根据权利要求8所述的半导体器件，其中，所述第一上部部分和所述第二上部部分中的每一者还包括所述第一金属的硅化物，并且
其中，所述第一上部部分的更靠近所述第一下部部分的第一部分的所述第一金属的浓度大于所述第一上部部分的更远离所述第一下部部分的第二部分的所述第一金属的浓度，并且所述第二上部部分的更靠近所述第二下部部分的第一部分的所述第一金属的浓度大于所述第二上部部分的更远离所述第二下部部分的第二部分的所述第一金属的浓度。
10.根据权利要求8所述的半导体器件，其中，所述第一下部部分还包括所述第一金属的锗化物。
11.根据权利要求8所述的半导体器件，其中，所述第一下部部分比所述第二下部部分厚。
12.根据权利要求1所述的半导体器件，其中，所述第一金属包括钼(Mo)、钨(W)、钌(Ru)、镍(Ni)、钴(Co)或铂(Pt)中的至少一种。
13.根据权利要求1所述的半导体器件，其中，所述第二金属包括钛(Ti)、钇(Y)、镧(La)、铪(Hf)、锆(Zr)、钪(Sc)、锰(Mn)、铝(Al)或铒(Er)中的至少一种。
14.根据权利要求1所述的半导体器件，所述半导体器件还包括位于所述衬底上的多个沟道，所述多个沟道在基本上垂直于所述衬底的上表面的竖直方向上彼此间隔开，
其中，所述第一栅极结构和所述第二栅极结构中的每一者至少部分地围绕所述多个沟道中的相应沟道的上表面和下表面以及侧壁。
15.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括第一区域和第二区域；
第一源极/漏极层，所述第一源极/漏极层位于所述衬底的所述第一区域上；
第二源极/漏极层，所述第二源极/漏极层位于所述衬底的所述第二区域上；
第一接触插塞，所述第一接触插塞包括：位于所述第一源极/漏极层上的第一金属硅化物图案，所述第一金属硅化物图案包括第一金属的硅化物和不同于所述第一金属的第二金属的硅化物；以及位于所述第一金属硅化物图案上的第一导电图案；以及
第二接触插塞，所述第二接触插塞包括：位于所述第二源极/漏极层上的第二金属硅化物图案，所述第二金属硅化物图案包括所述第一金属的硅化物和所述第二金属的硅化物；以及位于所述第二金属硅化物图案上的第二导电图案；
其中，所述第一金属硅化物图案的功函数和所述第二金属硅化物图案的功函数彼此不同。
16.根据权利要求15所述的半导体器件，其中，所述第一源极/漏极层包括掺杂有p型杂质的硅锗，并且所述第二源极/漏极层包括掺杂有n型杂质的硅或碳化硅。
17.根据权利要求15所述的半导体器件，所述半导体器件还包括位于所述第一金属硅化物图案与所述第一导电图案之间的第一金属层，所述第一金属层包括所述第二金属，
其中，所述第一金属硅化物图案的更靠近所述第一金属层的第一部分的所述第二金属的浓度大于所述第一金属硅化物图案的更远离所述第一金属层的第二部分的所述第二金属的浓度。
18.根据权利要求15所述的半导体器件，所述半导体器件还包括位于所述第二金属硅化物图案与所述第二导电图案之间的第二金属层，所述第二金属层包括所述第一金属，
其中，所述第二金属硅化物图案的更靠近所述第二金属层的第一部分的所述第一金属的浓度大于所述第二金属硅化物图案的更远离所述第二金属层的第二部分的所述第一金属的浓度。
19.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括第一区域和第二区域；
第一有源鳍部和第二有源鳍部，所述第一有源鳍部和所述第二有源鳍部分别位于所述衬底的所述第一区域和所述第二区域上；
第一晶体管，所述第一晶体管包括第一栅极结构以及第一源极/漏极层，所述第一栅极结构位于所述衬底的所述第一区域的所述第一有源鳍部上，所述第一源极/漏极层位于所述第一有源鳍部的与所述第一栅极结构相邻的部分上，所述第一源极/漏极层包括掺杂有p型杂质的硅锗；
第二晶体管，所述第二晶体管包括第二栅极结构以及第二源极/漏极层，所述第二栅极结构位于所述衬底的所述第二区域的所述第二有源鳍部上，所述第二源极/漏极层位于所述第二有源鳍部的与所述第二栅极结构相邻的部分上，所述第二源极/漏极层包括掺杂有n型杂质的硅；
第一接触插塞，所述第一接触插塞包括第一金属硅化物图案、第一导电图案以及第一金属层，所述第一金属硅化物图案位于所述第一源极/漏极层上，所述第一金属硅化物图案包括具有等于或大于约4.6eV的功函数的第一金属的硅化物，所述第一导电图案位于所述第一金属硅化物图案上，所述第一导电图案包括第三金属，所述第一金属层位于所述第一金属硅化物图案与所述第一导电图案之间，所述第一金属层包括具有范围在约2.0eV至约4.5eV的功函数的第二金属；以及
第二接触插塞，所述第二接触插塞包括第二金属硅化物图案以及第二导电图案，所述第二金属硅化物图案位于所述第二源极/漏极层上，所述第二金属硅化物图案包括所述第一金属的硅化物，所述第二导电图案位于所述第二金属硅化物图案上，所述第二导电图案包括所述第三金属，
其中，包括在所述第一金属硅化物图案中的所述第一金属与所述第二金属的第一比率大于包括在所述第二金属硅化物图案中的所述第一金属与所述第二金属的第二比率。
20.根据权利要求19所述的半导体器件，所述半导体器件还包括位于所述衬底上的多个沟道，所述多个沟道沿着基本上垂直于所述衬底的上表面的竖直方向彼此间隔开，
其中，所述第一栅极结构和所述第二栅极结构中的每一者至少部分地围绕所述多个沟道中的相应沟道的上表面和下表面以及侧壁。
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