KR20140132179A - 더미 게이트 및 게이트를 갖는 반도체 소자 - Google Patents

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KR20140132179A
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dummy gate
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권은경
강희수
김한구
서우진
이기태
이재곤
전찬희
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삼성전자주식회사
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Abstract

기판 상에 핀(Fin) 모양 활성 영역이 한정된다. 상기 핀 모양 활성 영역을 가로지르는 제1 및 제2 게이트 전극들이 배치된다. 상기 제1 및 제2 게이트 전극들 사이에 더미 게이트 전극이 형성된다. 상기 제1 게이트 전극 및 상기 더미 게이트 전극 사이에 제1 드레인 영역이 형성된다. 상기 더미 게이트 전극 및 상기 제2 게이트 전극 사이에 제2 드레인 영역이 형성된다. 상기 제2 드레인 영역과 마주보는 소스 영역이 형성된다. 상기 더미 게이트 전극에 가깝고 상기 제2 게이트 전극에서 상대적으로 멀리 떨어지며 상기 제2 드레인 영역에 접속된 제1 드레인 플러그가 형성된다. 상기 제2 게이트 전극은 상기 제2 드레인 영역 및 상기 소스 영역 사이에 배치된다. 상기 더미 게이트 전극, 상기 제1 및 제2 게이트 전극들의 각각은 상기 핀 모양 활성 영역의 측면을 덮는다.

Description

더미 게이트 및 게이트를 갖는 반도체 소자{Semiconductor device having dummy gate and gate}
본 발명은 게이트들 사이에 형성된 더미 게이트를 갖는 반도체 소자에 관한 것이다.
반도체 기판 상에 형성된 내부 회로들의 파손을 방지하는 ESD 보호 소자의 성능을 개선하기 위한 다양한 방법들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 내부 회로들의 파손을 방지하는 ESD 보호 소자를 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 이에스디(ESD) 보호 소자를 제공한다. 이 소자는 기판 상에 한정된 핀(Fin) 모양 활성 영역을 포함한다. 상기 핀 모양 활성 영역을 가로지르고 서로 떨어진 제1 및 제2 게이트 전극들이 배치된다. 상기 제1 및 제2 게이트 전극들 사이에 더미 게이트 전극이 형성된다. 상기 더미 게이트 전극은 상기 핀 모양 활성 영역을 가로지르고 상기 핀 모양 활성 영역의 측면을 덮는다. 상기 제1 게이트 전극 및 상기 더미 게이트 전극 사이의 상기 활성 영역 내에 제1 드레인 영역이 형성된다. 상기 더미 게이트 전극 및 상기 제2 게이트 전극 사이의 상기 활성 영역 내에 제2 드레인 영역이 형성된다. 상기 핀 모양 활성 영역 내에 상기 제2 드레인 영역과 떨어진 소스 영역이 형성된다. 상기 제2 드레인 영역에 접속된 제1 드레인 플러그가 형성된다. 상기 제2 게이트 전극은 상기 제2 드레인 영역 및 상기 소스 영역 사이에 배치된다. 상기 제1 및 제2 게이트 전극들의 각각은 상기 핀 모양 활성 영역의 측면을 덮는다. 상기 제1 드레인 플러그 및 상기 제2 게이트 전극 사이의 간격은 상기 제1 드레인 플러그 및 상기 더미 게이트 전극 사이의 간격보다 크다.
상기 제1 드레인 플러그 및 상기 제2 드레인 영역 사이에 금속 실리사이드 막이 형성될 수 있다. 상기 금속 실리사이드 막은 상기 더미 게이트 전극에 가깝고 상기 제2 게이트 전극에서 상대적으로 멀리 떨어질 수 있다. 상기 금속 실리사이드 막 및 상기 제2 게이트 전극 사이의 간격은 상기 금속 실리사이드 막 및 상기 더미 게이트 전극 사이의 간격보다 클 수 있다.
상기 더미 게이트 전극의 측면 상에 스페이서가 형성될 수 있다. 상기 금속 실리사이드 막은 상기 스페이서에 접촉될 수 있다.
상기 제1 드레인 플러그는 상기 스페이서에 접촉될 수 있다.
상기 더미 게이트 전극에 가깝고 상기 제1 게이트 전극에서 상대적으로 멀리 떨어지며 상기 제1 드레인 영역에 접속된 제2 드레인 플러그가 형성될 수 있다. 상기 제2 드레인 플러그 및 상기 제1 게이트 전극 사이의 간격은 상기 제2 드레인 플러그 및 상기 더미 게이트 전극 사이의 간격보다 클 수 있다.
상기 제1 드레인 플러그 및 상기 제2 드레인 플러그는 상기 더미 게이트 전극 상을 덮고 서로 연결될 수 있다.
상기 제1 드레인 플러그 및 상기 제2 드레인 플러그는 상기 더미 게이트 전극에 접촉될 수 있다.
상기 드레인 영역에 접촉되고 상기 제2 게이트 전극의 측면에 정렬된 엘디디(LDD)가 형성될 수 있다. 상기 제2 게이트 전극에 가까운 상기 제2 드레인 영역의 제1 측면은 상기 엘디디와 접촉될 수 있다. 상기 더미 게이트 전극에 가까운 상기 제2 드레인 영역의 제2 측면은 상기 핀 모양 활성 영역에 직접적으로 접촉될 수 있다.
상기 더미 게이트 전극 하부의 상기 핀 모양 활성 영역 내에 웰이 형성될 수 있다. 상기 핀 모양 활성 영역은 제1 도전형 불순물들을 함유할 수 있다. 상기 웰, 상기 제1 드레인 영역 및 상기 제2 드레인 영역은 상기 제1 도전형과 다른 제2 도전형 불순물들을 함유할 수 있다. 상기 웰은 상기 제1 드레인 영역 및 상기 제2 드레인 영역 사이에 배치될 수 있다. 상기 웰의 하단은 상기 제1 드레인 영역 및 상기 제2 드레인 영역보다 낮은 레벨에 형성될 수 있다.
상기 핀 모양 활성 영역을 가로지르고 상기 제2 게이트 전극과 떨어진 제3 게이트 전극이 형성될 수 있다. 상기 제2 게이트 전극 및 상기 제3 게이트 전극 사이에 상기 소스 영역에 접속된 소스 플러그가 형성될 수 있다.
상기 제2 게이트 전극 및 상기 제3 게이트 전극 사이의 간격은 상기 제2 게이트 전극 및 상기 더미 게이트 전극 사이보다 좁을 수 있다.
상기 제1 드레인 플러그는 입출력 패드에 접속될 수 있다. 상기 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 소스 영역은 접지(Vss) 또는 전원(Vdd)에 접속될 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 이에스디(ESD) 보호 소자를 제공한다. 이 소자는 기판 상에 한정된 활성 영역을 포함한다. 상기 활성 영역을 가로지르고 서로 떨어진 제1 내지 제3 게이트 전극들이 배치된다. 상기 활성 영역을 가로지르고 상기 제1 및 제2 게이트 전극들 사이에 형성된 제1 더미 게이트 전극이 제공된다. 상기 활성 영역을 가로지르고 상기 제2 및 제3 게이트 전극들 사이에 형성된 제2 더미 게이트 전극이 제공된다. 상기 제1 게이트 전극 및 상기 제1 더미 게이트 전극 사이의 상기 활성 영역 내에 형성된 제1 드레인 영역이 제공된다. 상기 제1 더미 게이트 전극 및 상기 제2 게이트 전극 사이의 상기 활성 영역 내에 형성된 제2 드레인 영역이 제공된다. 상기 제2 게이트 전극 및 상기 제2 더미 게이트 전극 사이의 상기 활성 영역 내에 형성된 제1 소스 영역이 제공된다. 상기 제2 더미 게이트 전극 및 상기 제3 게이트 전극 사이의 상기 활성 영역 내에 형성된 제2 소스 영역이 제공된다. 상기 제1 더미 게이트 전극에 가깝고 상기 제2 드레인 영역에 접속된 제1 드레인 플러그가 배치된다. 상기 제2 더미 게이트 전극에 가깝고 상기 제1 소스 영역에 접속된 제1 소스 플러그가 배치된다.
상기 제1 더미 게이트 전극에 가깝고, 상기 제1 게이트 전극에서 상대적으로 멀리 떨어지며, 상기 제1 드레인 영역에 접속된 제2 드레인 플러그가 형성될 수 있다. 상기 제2 드레인 플러그 및 상기 제1 게이트 전극 사이의 간격은 상기 제2 드레인 플러그 및 상기 제1 더미 게이트 전극 사이의 간격보다 클 수 있다. 상기 제2 더미 게이트 전극에 가깝고, 상기 제3 게이트 전극에서 상대적으로 멀리 떨어지며, 상기 제2 소스 영역에 접속된 제2 소스 플러그가 형성될 수 있다. 상기 제2 소스 플러그 및 상기 제3 게이트 전극 사이의 간격은 상기 제2 소스 플러그 및 상기 제2 더미 게이트 전극 사이의 간격보다 클 수 있다.
상기 제1 드레인 플러그 및 상기 제2 드레인 플러그는 상기 제1 더미 게이트 전극 상을 덮고, 서로 연결되며, 상기 제1 더미 게이트 전극과 접촉될 수 있다. 상기 제1 소스 플러그 및 상기 제2 소스 플러그는 상기 제2 더미 게이트 전극 상을 덮고, 서로 연결되며, 상기 제2 더미 게이트 전극과 접촉될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 게이트 전극들 사이에 더미 게이트 전극이 제공될 수 있다. 상기 더미 게이트 전극 및 상기 게이트 전극들 사이에 드레인 영역들이 형성될 수 있다. 상기 더미 게이트 전극에 가까운 곳에 드레인 플러그 및 금속 실리사이드 막이 형성될 수 있다. 상기 더미 게이트 전극은 개방 비율(open ratio)을 제어하는 역할을 할 수 있다. 우수한 전기적 특성을 갖는 ESD 보호 소자를 구현할 수 있다.
도 1 은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 사시도 이고, 도 2는 도 1의 분해사시도 이다.
도 3은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 개략적인 블록도 이다.
도 4a 및 도 4b는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 등가회로도들 이다.
도 5a는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 레이아웃(layout) 이고, 도 5b는 도 5a의 일부분을 상세히 보여주는 확대도 이다.
도 6은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위하여 도 5a의 절단선 I-I'을 따라 취해진 단면도의 일부분 이다.
도 7은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위하여 도 5b의 절단선 Ⅱ-Ⅱ'을 따라 취해진 단면도 이다.
도 8은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위하여 도 5b의 절단선 Ⅲ-Ⅲ'을 따라 취해진 단면도 이다.
도 9는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위하여 도 5b의 절단선 Ⅳ-Ⅳ'을 따라 취해진 단면도 이다.
도 10 내지 도 16은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 17은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 레이아웃(layout) 이다.
도 18은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위하여 도 17의 절단선 Ⅴ-Ⅴ'을 따라 취해진 단면도의 일부분 이다.
도 19는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 레이아웃(layout) 이다.
도 20은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위하여 도 19의 절단선 Ⅵ-Ⅵ'을 따라 취해진 단면도의 일부분 이다.
도 21 및 도 22는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 23a 및 도 23b는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 등가회로도 이다.
도 24 내지 도 28은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도들 및 시스템 블록도들 이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 사시도 이고, 도 2는 도 1의 분해사시도 이다.
도 1 및 도 2를 참조하면, 반도체 기판(21) 상에 핀(Fin) 모양의 제1 활성 영역(FA1)이 한정될 수 있다. 상기 제1 활성 영역(FA1) 내에 서로 떨어진 소스 영역들(31, 32, 33) 및 드레인 영역들(41, 42)이 형성될 수 있다. 상기 제1 활성 영역(FA1) 내에 서로 떨어진 다수의 엘디디들(lightly doped drain; LDD; 52)이 형성될 수 있다. 상기 소스 영역들(31, 32, 33) 및 드레인 영역들(41, 42) 상에 금속 실리사이드 막(59)이 형성될 수 있다. 상기 제1 활성 영역(FA1)을 가로지르는 게이트 전극들(G1, G2, G3) 및 더미 게이트 전극들(DG1, DG2, DG3)이 형성될 수 있다. 상기 게이트 전극들(G1, G2, G3) 및 상기 더미 게이트 전극들(DG1, DG2, DG3)과 상기 제1 활성 영역(FA1) 사이에 게이트 유전 막(53)이 형성될 수 있다. 상기 금속 실리사이드 막(59) 상에 드레인 플러그들(D1, D2) 및 소스 플러그들(S1, S2, S3)이 형성될 수 있다.
상기 더미 게이트 전극들(DG1, DG2, DG3) 및 상기 게이트 전극들(G1, G2, G3)은 번갈아 가며 배치될 수 있다. 상기 더미 게이트 전극들(DG1, DG2, DG3) 및 상기 게이트 전극들(G1, G2, G3)의 각각은 상기 제1 활성 영역(FA1)의 측면들 및 상부표면을 덮을 수 있다. 상기 금속 실리사이드 막(59)은 상기 더미 게이트 전극들(DG1, DG2, DG3)에 가깝고 상기 게이트 전극들(G1, G2, G3)에서 상대적으로 멀리 떨어질 수 있다. 상기 드레인 플러그들(D1, D2) 및 상기 소스 플러그들(S1, S2, S3)의 각각은 상기 더미 게이트 전극들(DG1, DG2, DG3)에 가깝고 상기 게이트 전극들(G1, G2, G3)에서 상대적으로 멀리 떨어질 수 있다. 상기 드레인 플러그들(D1, D2) 및 상기 소스 플러그들(S1, S2, S3)은 상기 더미 게이트 전극들(DG1, DG2, DG3)의 측면들에 자기-정렬될(self-aligned) 수 있다.
도 3은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 개략적인 블록도 이고, 도 4a 및 도 4b는 등가회로도들 이다.
도 3을 참조하면, 입출력 패드(11) 및 내부 회로(12) 사이에 ESD 보호 회로(13)가 접속될 수 있다. 상기 입출력 패드(11)를 통하여 상기 내부 회로(12)에 데이터들이 입력되거나 출력될 수 있다. 상기 입출력 패드(11)를 통하여 정전기(Electrostatic Discharge)와 같은 이상 신호가 입력될 때, 상기 ESD 보호 회로(13)는 상기 내부 회로(12)의 파손을 방지하는 역할을 할 수 있다. 상기 ESD 보호 회로(13)를 포함하는 반도체 소자는 ESD 보호 소자로 해석될 수 있다.
도 4a를 참조하면, 상기 ESD 보호 회로(13)는 다수의 엔모스 트랜지스터들(NTr1, NTr2, NTr3)을 포함할 수 있다. 상기 엔모스 트랜지스터들(NTr1, NTr2, NTr3)의 드레인들은 드레인 저항들(Rd1, Rd2, Rd3)을 경유하여 상기 입출력 패드(11)에 접속될 수 있다. 상기 엔모스 트랜지스터들(NTr1, NTr2, NTr3)의 소스들은 소스 저항들(Rs1, Rs2, Rs3)을 경유하여 접지(Vss)에 접속될 수 있다. 상기 엔모스 트랜지스터들(NTr1, NTr2, NTr3)의 게이트들은 접지(Vss)에 접속될 수 있다. 상기 엔모스 트랜지스터들(NTr1, NTr2, NTr3)의 바디들은 접지(Vss)에 접속될 수 있다.
상기 내부 회로(12)는 엔모스 트랜지스터(NTr) 및 피모스 트랜지스터(PTr)와 같은 다수의 능동/수동 소자들을 포함할 수 있다. 예를 들면, 상기 피모스 트랜지스터(PTr) 및 상기 엔모스 트랜지스터(NTr)의 게이트들은 상기 입출력 패드(11)에 접속될 수 있다. 상기 피모스 트랜지스터(PTr)의 드레인은 전원(Vdd)에 접속될 수 있으며, 상기 피모스 트랜지스터(PTr)의 소스는 상기 엔모스 트랜지스터(NTr)의 드레인에 접속될 수 있다. 상기 엔모스 트랜지스터(NTr)의 소스는 접지(Vss)에 접속될 수 있다.
다른 실시 예에서, 상기 입출력 패드(11)는 상기 피모스 트랜지스터(PTr) 또는 상기 엔모스 트랜지스터(NTr)의 드레인에 접속될 수 있다.
도 4b를 참조하면, 입출력 패드(11) 및 제1 내부 회로(12A) 사이에 ESD 보호 회로(13)가 접속될 수 있다. 상기 ESD 보호 회로(13)는 다수의 엔모스 트랜지스터들(NTr1, NTr2, NTr3)을 포함할 수 있다. 상기 엔모스 트랜지스터들(NTr1, NTr2, NTr3)의 드레인들은 드레인 저항들(Rd1, Rd2, Rd3)을 경유하여 상기 입출력 패드(11)에 접속될 수 있다. 상기 엔모스 트랜지스터들(NTr1, NTr2, NTr3)의 소스들은 소스 저항들(Rs1, Rs2, Rs3)을 경유하여 접지(Vss)에 접속될 수 있다. 상기 엔모스 트랜지스터들(NTr1, NTr2, NTr3)의 게이트들은 제2 내부 회로(12B)에 접속될 수 있다. 상기 엔모스 트랜지스터들(NTr1, NTr2, NTr3)의 바디들은 접지(Vss)에 접속될 수 있다.
도 5a는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 레이아웃(layout) 이고, 도 5b는 도 5a의 일부분을 상세히 보여주는 확대도 이다. 도 6은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위하여 도 5a의 절단선 I-I'을 따라 취해진 단면도의 일부분 이고, 도 7은 도 5b의 절단선 Ⅱ-Ⅱ'을 따라 취해진 단면도 이며, 도 8은 도 5b의 절단선 Ⅲ-Ⅲ'을 따라 취해진 단면도 이고, 도 9는 도 5b의 절단선 Ⅳ-Ⅳ'을 따라 취해진 단면도 이다.
도 5a를 참조하면, 서로 평행한 제1 내지 제3 활성 영역들(FA1, FA2, FA3)이 한정될 수 있다. 상기 제1 내지 제3 활성 영역들(FA1, FA2, FA3)을 가로지르는 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5) 및 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)이 형성될 수 있다. 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)에 가까운 제1 내지 제5 드레인 플러그들(D1, D2, D3, D4, D5) 및 제1 내지 제5 소스 플러그들(S1, S2, S3, S4, S5)이 형성될 수 있다. 상기 제1 내지 제5 드레인 플러그들(D1, D2, D3, D4, D5)은 상기 입출력 패드(11) 및 상기 내부 회로(12)의 사이에 접속될 수 있다. 상기 제1 내지 제5 소스 플러그들(S1, S2, S3, S4, S5) 및 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5)은 접지(Vss)에 접속될 수 있다. 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)은 플로팅(floating)될 수 있다.
상기 제2 활성 영역(FA2) 및 상기 제3 활성 영역(FA3) 사이에 다수의 다른 활성 영역들이 추가적으로 형성될 수 있으며, 상기 제5 더미 게이트 전극(DG5) 및 상기 제6 더미 게이트 전극(DG6) 사이에 다수의 다른 게이트 전극들, 다수의 다른 더미 게이트 전극들, 다수의 다른 드레인 플러그들 및 다수의 다른 소스 플러그들이 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다.
다른 실시 예에서, 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5)은 상기 제2 내부 회로(도 4B의 12B)에 접속될 수 있다.
도 5a 내지 도 9를 참조하면, 반도체 기판(21) 상에 서로 평행한 상기 제1 활성 영역(FA1), 상기 제2 활성 영역(FA2), 및 상기 제3 활성 영역(FA3)을 한정하는 소자 분리 막(23)이 형성될 수 있다. 상기 제1 활성 영역(FA1) 내에 서로 떨어진 소스 영역들(31, 32, 33, 35) 및 드레인 영역들(41, 42, 45)이 형성될 수 있다. 상기 제1 활성 영역(FA1) 내에 서로 떨어진 다수의 엘디디들(lightly doped drain; LDD; 52)이 형성될 수 있다. 상기 제1 내지 제3 활성 영역들(FA1, FA2, FA3)을 가로지르는 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5) 및 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)이 형성될 수 있다. 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5) 및 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)과 상기 제1 내지 제3 활성 영역들(FA1, FA2, FA3) 사이에 게이트 유전 막(53)이 형성될 수 있다. 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5) 및 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7) 상에 캐핑 패턴(57)이 형성될 수 있다.
상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5), 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7), 및 상기 캐핑 패턴(57)의 측면들 상에 내측 스페이서들(55) 및 외측 스페이서들(56)이 차례로 형성될 수 있다. 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7) 양측에 인접한 상기 제1 내지 제3 활성 영역들(FA1, FA2, FA3) 상에 금속 실리사이드 막(59)이 형성될 수 있다. 상기 반도체 기판(21)의 전면을 덮는 층간 절연 막(63)이 형성될 수 있다. 상기 층간 절연 막(63)을 관통하여 상기 금속 실리사이드 막(59)에 접속된 상기 제1 내지 제5 드레인 플러그들(D1, D2, D3, D4, D5) 및 상기 제1 내지 제5 소스 플러그들(S1, S2, S3, S4, S5)이 형성될 수 있다.
상기 반도체 기판(21)은 단결정 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼 일 수 있다. 상기 반도체 기판(21)은 제1 도전형 불순물들을 포함할 수 있다. 상기 제1 도전형은 N형 또는 P형 일 수 있다. 예를 들면, 상기 반도체 기판(21)은 P형 불순물들을 포함할 수 있다. 상기 반도체 기판(21)은 접지(Vss)에 접속될 수 있다. 상기 제1 내지 제3 활성 영역들(FA1, FA2, FA3)은 상기 반도체 기판(21)의 소정 영역에 에스티아이(shallow trench isolation; STI) 기술을 이용하여 한정될 수 있다. 상기 소자 분리 막(23)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합을 포함할 수 있다. 상기 제1 내지 제3 활성 영역들(FA1, FA2, FA3)은 상기 반도체 기판(21)과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 제1 내지 제3 활성 영역들(FA1, FA2, FA3)은 P형 불순물들을 함유하는 단결정 실리콘을 포함할 수 있다. 상기 제1 내지 제3 활성 영역들(FA1, FA2, FA3)의 각각은 핀(Fin) 모양을 보일 수 있다. 다른 실시 예에서, 상기 제1 내지 제3 활성 영역들(FA1, FA2, FA3)은 N형 불순물들을 포함할 수 있다.
상기 게이트 유전 막(53)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 고 유전 막(high-K dielectric layer), 또는 이들의 조합을 포함할 수 있다. 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5) 및 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)은 동시에 형성된 동일 물질을 포함할 수 있다. 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5) 및 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)은 폴리실리콘 막, 금속 실리사이드 막, 금속 막, 금속 질화 막, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다. 상기 캐핑 패턴(57)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합과 같은 절연물을 포함할 수 있다. 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5) 및 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)은 상기 캐핑 패턴(57)의 하부에 자기-정렬될(self-aligned) 수 있다. 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5) 및 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)은 상기 제1 활성 영역(FA1)의 상부 표면 및 측면들을 덮을 수 있다. 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5) 및 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)의 하단들은 상기 제1 활성 영역(FA1)의 상단들보다 낮은 레벨에 형성될 수 있다.
상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7) 및 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5)은 번갈아 배치될 수 있다. 예를 들면, 상기 제1 게이트 전극(G1)은 상기 제1 더미 게이트 전극(DG1) 및 상기 제2 더미 게이트 전극(DG2) 사이에 형성될 수 있다. 상기 제2 게이트 전극(G2)은 상기 제2 더미 게이트 전극(DG2) 및 상기 제3 더미 게이트 전극(DG3) 사이에 형성될 수 있다. 상기 제3 게이트 전극(G3)은 상기 제3 더미 게이트 전극(DG3) 및 상기 제4 더미 게이트 전극(DG4) 사이에 형성될 수 있다. 상기 제4 게이트 전극(G4)은 상기 제4 더미 게이트 전극(DG4) 및 상기 제5 더미 게이트 전극(DG5) 사이에 형성될 수 있다. 상기 제5 게이트 전극(G5)은 상기 제6 더미 게이트 전극(DG6) 및 상기 제7 더미 게이트 전극(DG7) 사이에 형성될 수 있다.
상기 내측 스페이서들(55)은 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5) 및 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)의 측면들에 접촉될 수 있다. 상기 내측 스페이서들(55)은 L모양을 보일 수 있다. 상기 외측 스페이서들(56)은 상기 내측 스페이서들(55) 상에 형성될 수 있다. 상기 내측 스페이서들(55) 및 상기 외측 스페이서들(56)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합과 같은 절연물을 포함할 수 있다. 상기 내측 스페이서들(55) 및 상기 외측 스페이서들(56)은 서로 다른 물질을 포함할 수 있다.
상기 엘디디들(52), 상기 소스 영역들(31, 32, 33, 35) 및 상기 드레인 영역들(41, 42, 45)은 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5) 및 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)의 외측에 정렬될 수 있다. 상기 엘디디들(52), 상기 소스 영역들(31, 32, 33, 35) 및 상기 드레인 영역들(41, 42, 45)은 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5) 및 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)의 사이에 형성될 수 있다. 상기 엘디디들(52)은 상기 소스 영역들(31, 32, 33, 35) 및 상기 드레인 영역들(41, 42, 45)의 측면들을 덮을 수 있다. 상기 엘디디들(52), 상기 소스 영역들(31, 32, 33, 35) 및 상기 드레인 영역들(41, 42, 45)은 제2 도전형 불순물들을 포함할 수 있다. 상기 제2 도전형은 N형 또는 P형 일 수 있다. 예를 들면, 상기 제1 도전형이 P형인 경우 상기 제2 도전형은 N형 일 수 있다. 상기 제1 도전형이 N형인 경우 상기 제2 도전형은 P형 일 수 있다. 상기 엘디디들(52)은 상기 소스 영역들(31, 32, 33, 35) 및 상기 드레인 영역들(41, 42, 45)보다 낮은 농도의 상기 제2 도전형 불순물들을 포함할 수 있다.
상기 소스 영역들(31, 32, 33, 35) 및 상기 드레인 영역들(41, 42, 45)은 상기 제1 활성 영역(FA1)과 다른 물질을 포함할 수 있다. 예를 들면, 상기 제1 활성 영역(FA1)은 P형 불순물들을 함유하는 단결정 실리콘을 포함할 수 있으며, 상기 소스 영역들(31, 32, 33, 35) 및 상기 드레인 영역들(41, 42, 45)은 N형 불순물들을 함유하는 SiC를 포함할 수 있다. 상기 소스 영역들(31, 32, 33, 35) 및 상기 드레인 영역들(41, 42, 45)은 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5) 및 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)의 하단들보다 높은 레벨에 돌출될 수 있다.
예를 들면, 제1 소스 영역(31)은 상기 제1 더미 게이트 전극(DG1) 및 상기 제1 게이트 전극(G1) 사이에 형성될 수 있다. 제1 드레인 영역(41)은 상기 제1 게이트 전극(G1) 및 상기 제2 더미 게이트 전극(DG2) 사이에 형성될 수 있다. 제2 드레인 영역(42)은 상기 제2 더미 게이트 전극(DG2) 및 상기 제2 게이트 전극(G2)사이에 형성될 수 있다. 제2 소스 영역(32)은 상기 제2 게이트 전극(G2) 및 상기 제3 더미 게이트 전극(DG3) 사이에 형성될 수 있다. 제3 소스 영역(33)은 상기 제3 더미 게이트 전극(DG3) 및 상기 제3 게이트 전극(G3) 사이에 형성될 수 있다. 제5 드레인 영역(45)은 상기 제6 더미 게이트 전극(DG6) 및 상기 제5 게이트 전극(G5)사이에 형성될 수 있다. 제5 소스 영역(35)은 상기 제5 게이트 전극(G5) 및 상기 제7 더미 게이트 전극(DG7) 사이에 형성될 수 있다.
상기 금속 실리사이드 막(59)은 상기 소스 영역들(31, 32, 33, 35) 또는 상기 드레인 영역들(41, 42, 45)의 상부 표면을 부분적으로 덮을 수 있다. 상기 금속 실리사이드 막(59)은 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)에 상대적으로 가깝고 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5)에서 상대적으로 멀리 떨어질 수 있다. 상기 금속 실리사이드 막(59) 및 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5) 사이의 간격은 상기 금속 실리사이드 막(59) 및 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7) 사이의 간격보다 클 수 있다. 상기 금속 실리사이드 막(59)은 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)의 외측에 자기-정렬될(self-aligned) 수 있다. 상기 금속 실리사이드 막(59)은 상기 외측 스페이서들(56)에 접촉될 수 있다. 상기 금속 실리사이드 막(59)은 상기 소스 영역들(31, 32, 33, 35) 또는 상기 드레인 영역들(41, 42, 45)에 접촉될 수 있다. 상기 금속 실리사이드 막(59)은 CoSi, NiSi, TiSi, TaSi, WSi, 또는 이들의 조합을 포함할 수 있다.
상기 층간 절연 막(63)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합과 같은 절연물을 포함할 수 있다. 상기 제1 내지 제5 드레인 플러그들(D1, D2, D3, D4, D5) 및 상기 제1 내지 제5 소스 플러그들(S1, S2, S3, S4, S5)은 금속 막과 같은 도전 막을 포함할 수 있다. 상기 제1 내지 제5 드레인 플러그들(D1, D2, D3, D4, D5) 및 상기 제1 내지 제5 소스 플러그들(S1, S2, S3, S4, S5)은 W, WN, Ti, TiN, Ta, TaN, Cu, Al, Ru, Au, Ni, Pt, Ag, 또는 이들의 조합을 포함할 수 있다.
상기 제1 내지 제5 드레인 플러그들(D1, D2, D3, D4, D5) 및 상기 제1 내지 제5 소스 플러그들(S1, S2, S3, S4, S5)은 상기 금속 실리사이드 막(59)에 접촉될 수 있다. 상기 제1 내지 제5 드레인 플러그들(D1, D2, D3, D4, D5) 및 상기 제1 내지 제5 소스 플러그들(S1, S2, S3, S4, S5)은 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)에 상대적으로 가깝고 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5)에서 상대적으로 멀리 떨어질 수 있다. 상기 제1 내지 제5 드레인 플러그들(D1, D2, D3, D4, D5) 및 상기 제1 내지 제5 소스 플러그들(S1, S2, S3, S4, S5)은 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)의 외측에 자기-정렬될(self-aligned) 수 있다. 상기 제1 내지 제5 드레인 플러그들(D1, D2, D3, D4, D5) 및 상기 제1 내지 제5 소스 플러그들(S1, S2, S3, S4, S5)은 상기 외측 스페이서들(56)의 측면들에 접촉될 수 있다.
예를 들면, 상기 제1 소스 플러그(S1)는 상기 제1 더미 게이트 전극(DG1)에 상대적으로 가깝고 상기 제1 게이트 전극(G1)에서 상대적으로 멀리 떨어질 수 있다. 상기 제1 소스 플러그(S1) 및 상기 제1 게이트 전극(G1) 사이의 간격은 상기 제1 소스 플러그(S1) 및 상기 제1 더미 게이트 전극(DG1) 사이의 간격보다 클 수 있다. 상기 제1 소스 플러그(S1)는 상기 금속 실리사이드 막(59)을 경유하여 상기 제1 소스 영역(31)에 전기적으로 접속될 수 있다. 상기 제1 드레인 플러그(D1)는 상기 제2 더미 게이트 전극(DG2)에 상대적으로 가깝고 상기 제1 게이트 전극(G1)에서 상대적으로 멀리 떨어질 수 있다. 상기 제1 드레인 플러그(D1) 및 상기 제1 게이트 전극(G1) 사이의 간격은 상기 제1 드레인 플러그(D1) 및 상기 제2 더미 게이트 전극(DG2) 사이의 간격보다 클 수 있다. 상기 제1 드레인 플러그(D1)는 상기 금속 실리사이드 막(59)을 경유하여 상기 제1 드레인 영역(41)에 전기적으로 접속될 수 있다.
상기 제2 드레인 플러그(D2)는 상기 제2 더미 게이트 전극(DG2)에 상대적으로 가깝고 상기 제2 게이트 전극(G2)에서 상대적으로 멀리 떨어질 수 있다. 상기 제2 드레인 플러그(D2) 및 상기 제2 게이트 전극(G2) 사이의 간격은 상기 제2 드레인 플러그(D2) 및 상기 제2 더미 게이트 전극(DG2) 사이의 간격보다 클 수 있다. 상기 제2 드레인 플러그(D2)는 상기 금속 실리사이드 막(59)을 경유하여 상기 제2 드레인 영역(42)에 전기적으로 접속될 수 있다. 상기 제2 소스 플러그(S2)는 상기 제3 더미 게이트 전극(DG3)에 상대적으로 가깝고 상기 제2 게이트 전극(G2)에서 상대적으로 멀리 떨어질 수 있다. 상기 제2 소스 플러그(S2) 및 상기 제2 게이트 전극(G2) 사이의 간격은 상기 제2 소스 플러그(S2) 및 상기 제3 더미 게이트 전극(DG3) 사이의 간격보다 클 수 있다. 상기 제2 소스 플러그(S2)는 상기 금속 실리사이드 막(59)을 경유하여 상기 제2 소스 영역(32)에 전기적으로 접속될 수 있다. 상기 제3 소스 플러그(S3)는 상기 제3 더미 게이트 전극(DG3)에 상대적으로 가깝고 상기 제3 게이트 전극(G3)에서 상대적으로 멀리 떨어질 수 있다. 상기 제3 소스 플러그(S3) 및 상기 제3 게이트 전극(G3) 사이의 간격은 상기 제3 소스 플러그(S3) 및 상기 제3 더미 게이트 전극(DG3) 사이의 간격보다 클 수 있다. 상기 제3 소스 플러그(S3)는 상기 금속 실리사이드 막(59)을 경유하여 상기 제3 소스 영역(33)에 전기적으로 접속될 수 있다.
상기 제5 드레인 플러그(D5)는 상기 제6 더미 게이트 전극(DG6)에 상대적으로 가깝고 상기 제5 게이트 전극(G5)에서 상대적으로 멀리 떨어질 수 있다. 상기 제5 드레인 플러그(D5)는 상기 금속 실리사이드 막(59)을 경유하여 상기 제5 드레인 영역(45)에 전기적으로 접속될 수 있다. 상기 제5 소스 플러그(S5)는 상기 제7 더미 게이트 전극(DG7)에 상대적으로 가깝고 상기 제5 게이트 전극(G5)에서 상대적으로 멀리 떨어질 수 있다. 상기 제5 소스 플러그(S5)는 상기 금속 실리사이드 막(59)을 경유하여 상기 제5 소스 영역(35)에 전기적으로 접속될 수 있다.
도 10 내지 도 16은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 10을 참조하면, 제2 드레인 플러그(D2)는 제1 및 제2 활성 영역들(FA1, FA2)의 측면들 및 상부 표면들을 덮을 수 있다. 금속 실리사이드 막(59A)은 제2 드레인 영역(42)의 측면들 및 상부 표면 상에 형성될 수 있다. 예를 들면, 상기 제2 드레인 플러그(D2)는 상기 제2 드레인 영역(42)의 측면들 및 상부 표면을 덮을 수 있다. 상기 제2 드레인 플러그(D2)는 상기 금속 실리사이드 막(59A)에 접촉될 수 있다. 상기 제2 드레인 플러그(D2)의 하단은 상기 제2 드레인 영역(42)의 상단보다 낮은 레벨에 형성되고 상기 제2 드레인 영역(42)의 하단보다 높은 레벨에 형성될 수 있다.
도 11을 참조하면, 제1 드레인 플러그(D1) 및 제2 드레인 플러그(D2)는 서로 연결될 수 있다. 상기 제1 드레인 플러그(D1) 및 상기 제2 드레인 플러그(D2)는 제2 더미 게이트 전극(DG2) 상을 덮을 수 있다. 제2 소스 플러그(S2) 및 제3 소스 플러그(S3)는 서로 연결될 수 있다. 상기 제2 소스 플러그(S2) 및 제3 소스 플러그(S3)는 제3 더미 게이트 전극(DG3) 상을 덮을 수 있다. 상기 제1 내지 제5 드레인 플러그들(D1, D2, D3, D4, D5) 및 상기 제1 내지 제5 소스 플러그들(S1, S2, S3, S4, S5)과 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7) 사이에 상기 캐핑 패턴(57)이 보존될 수 있다.
도 12를 참조하면, 상기 제1 내지 제5 드레인 플러그들(D1, D2, D3, D4, D5) 및 상기 제1 내지 제5 소스 플러그들(S1, S2, S3, S4, S5)은 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)에 접촉될 수 있다.
도 13을 참조하면, 제1 활성 영역(FA1)은 다수의 웰들(65)을 포함할 수 있다. 상기 웰들(65)은 상기 제2 도전형 불순물들을 포함할 수 있다. 상기 웰들(65)은 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)의 하부에 배치될 수 있다. 상기 웰들(65)은 소스 영역들(31, 32, 33, 35)사이와 드레인 영역들(41, 42, 45) 사이에 형성될 수 있다. 상기 웰들(65)은 엘디디들(52)에 직접적으로 접촉될 수 있다. 상기 웰들(65)의 하단들은 상기 소스 영역들(31, 32, 33, 35) 및 상기 드레인 영역들(41, 42, 45)보다 낮은 레벨에 형성될 수 있다.
다른 실시 예에서, 상기 엘디디들(52)은 부분적으로 생략될 수 있다. 상기 웰들(65)은 상기 소스 영역들(31, 32, 33, 35) 또는 상기 드레인 영역들(41, 42, 45)에 직접적으로 접촉될 수 있다.
도 14를 참조하면, 엘디디들(52A)은 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5)의 하부에 가깝게 정렬될 수 있다. 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)의 하부에는 상기 엘디디들(52A)이 생략될 수 있다. 예를 들면, 제2 드레인 영역(42)은 제1 측면(42S1) 및 제2 측면(42S2)을 포함할 수 있다. 상기 제1 측면(42S1)은 상기 제2 게이트 전극(G2)의 측면에 가까울 수 있다. 상기 제2 측면(42S2)은 상기 제2 더미 게이트 전극(DG2)의 측면에 가까울 수 있다. 상기 제2 드레인 영역(42)의 상기 제1 측면(42S1)은 상기 엘디디들(52A) 중 하나에 접촉될 수 있다. 상기 제2 드레인 영역(42)의 상기 제2 측면(42S2)은 상기 제1 활성 영역(FA1)에 직접적으로 접촉될 수 있다.
도 15를 참조하면, 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5) 및 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)의 각각은 리플레이스먼트 게이트 전극(replacement gate electrode)을 포함할 수 있다. 제1 게이트 유전 막(53) 및 제2 게이트 유전 막(54)이 형성될 수 있다. 제1 층간 절연 막(63) 및 상기 제1 층간 절연 막(63) 상에 제2 층간 절연 막(64)이 형성될 수 있다.
상기 제2 게이트 유전 막(54)은 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5) 및 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)의 바닥들 및 측면들을 감쌀 수 있다. 상기 제2 게이트 유전 막(54)은 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5) 및 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)의 바닥들 및 측면들에 직접적으로 접촉될 수 있다. 상기 제2 게이트 유전 막(54)은 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5) 및 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)과 내측 스페이서들(55) 사이에 개재될 수 있으며, 상기 제2 게이트 유전 막(54)은 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5) 및 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)과 상기 제1 게이트 유전 막(53) 사이에 개재될 수 있다.
상기 제1 게이트 유전 막(53)은 제1 활성 영역(FA1) 및 상기 제2 게이트 유전 막(54) 사이에 형성될 수 있다. 상기 제1 게이트 유전 막(53)은 계면 산화 막(interfacial oxide layer)으로 지칭될 수 있다. 상기 제1 게이트 유전 막(53)은 세정 공정을 이용하여 형성될 수 있다. 상기 제1 게이트 유전 막(53)은 실리콘산화물을 포함할 수 있다. 상기 제2 게이트 유전 막(54)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, High-K 유전 막, 또는 이들의 조합을 포함할 수 있다.
상기 제1 층간 절연 막(63) 및 상기 제2 층간 절연 막(64)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합을 포함할 수 있다. 상기 제1 층간 절연 막(63), 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5) 및 상기 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)의 상단들은 실질적으로 동일 평면상에 형성될 수 있다.
도 16을 참조하면, 제1 내지 제7 더미 게이트 전극들(DG1, DG2, DG3, DG4, DG5, DG6, DG7)의 수평 폭은 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5)보다 좁을 수 있다.
도 17은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 레이아웃(layout) 이고, 도 18은 도 17의 절단선 Ⅴ-Ⅴ'을 따라 취해진 단면도의 일부분 이다.
도 17을 참조하면, 서로 평행한 제1 내지 제3 활성 영역들(FA1, FA2, FA3)이 한정될 수 있다. 상기 제1 내지 제3 활성 영역들(FA1, FA2, FA3)을 가로지르는 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5), 제2 더미 게이트 전극(DG2), 제4 더미 게이트 전극(DG4), 및 제6 더미 게이트 전극(DG6)이 형성될 수 있다. 제1 내지 제5 드레인 플러그들(D1, D2, D3, D4, D5), 제1 소스 플러그(S1), 제2 소스 플러그(S2), 제4 소스 플러그(S4), 및 제5 소스 플러그(S5)가 형성될 수 있다. 상기 제1 및 제2 드레인 플러그들(D1, D2)은 상기 제2 더미 게이트 전극(DG2)에 가까울 수 있으며, 상기 제3 및 제4 드레인 플러그들(D3, D4)은 상기 제4 더미 게이트 전극(DG4)에 가까울 수 있고, 상기 제5 드레인 플러그(D5)는 상기 제6 더미 게이트 전극(DG6)에 가까울 수 있다. 상기 제1 내지 제5 드레인 플러그들(D1, D2, D3, D4, D5)은 입출력 패드(11) 및 내부 회로(12)의 사이에 접속될 수 있다.
상기 제1 소스 플러그(S1) 및 상기 제1 드레인 플러그(D1) 사이에 상기 제1 게이트 전극(G1)이 형성될 수 있다. 상기 제2 소스 플러그(S2)는 상기 제2 및 제3 게이트 전극들(G2, G3) 사이에 형성될 수 있다. 상기 제4 드레인 플러그(D4) 및 상기 제4 소스 플러그(S4) 사이에 상기 제4 게이트 전극(G4)이 형성될 수 있다. 상기 제5 드레인 플러그(D5) 및 상기 제5 소스 플러그(S5) 사이에 상기 제5 게이트 전극(G5)이 형성될 수 있다. 상기 제1 소스 플러그(S1), 상기 제2 소스 플러그(S2), 상기 제4 소스 플러그(S4), 상기 제5 소스 플러그(S5)및 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5)은 접지(Vss)에 접속될 수 있다.
도 17 및 도 18을 참조하면, 반도체 기판(21) 상에 서로 평행한 상기 제1 활성 영역(FA1), 상기 제2 활성 영역(FA2), 및 상기 제3 활성 영역(FA3)을 한정하는 소자 분리 막(23)이 형성될 수 있다. 상기 제1 활성 영역(FA1) 내에 서로 떨어진 소스 영역들(31, 32, 35) 및 드레인 영역들(41, 42, 45)이 형성될 수 있다. 상기 제1 활성 영역(FA1) 내에 서로 떨어진 다수의 엘디디들(lightly doped drain; LDD; 52)이 형성될 수 있다. 상기 제1 내지 제3 활성 영역들(FA1, FA2, FA3)을 가로지르는 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5), 상기 제2 더미 게이트 전극(DG2), 상기 제4 더미 게이트 전극(DG4), 및 상기 제6 더미 게이트 전극(DG6)이 형성될 수 있다. 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5), 상기 제2 더미 게이트 전극(DG2), 상기 제4 더미 게이트 전극(DG4), 및 상기 제6 더미 게이트 전극(DG6)과 상기 제1 내지 제3 활성 영역들(FA1, FA2, FA3) 사이에 게이트 유전 막(53)이 형성될 수 있다. 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5), 상기 제2 더미 게이트 전극(DG2), 상기 제4 더미 게이트 전극(DG4), 및 상기 제6 더미 게이트 전극(DG6) 상에 캐핑 패턴(57)이 형성될 수 있다.
상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5), 상기 제2 더미 게이트 전극(DG2), 상기 제4 더미 게이트 전극(DG4), 상기 제6 더미 게이트 전극(DG6), 및 상기 캐핑 패턴(57)의 측면들 상에 내측 스페이서들(55) 및 외측 스페이서들(56)이 차례로 형성될 수 있다. 상기 소스 영역들(31, 32, 35) 및 상기 드레인 영역들(41, 42, 45) 상에 부분적으로 금속 실리사이드 막(59)이 형성될 수 있다. 상기 반도체 기판(21)의 전면을 덮는 층간 절연 막(63)이 형성될 수 있다. 상기 층간 절연 막(63)을 관통하여 상기 금속 실리사이드 막(59)에 접속된 상기 제1 내지 제5 드레인 플러그들(D1, D2, D3, D4, D5), 상기 제1 소스 플러그(S1), 상기 제2 소스 플러그(S2), 상기 제4 소스 플러그(S4), 및 상기 제5 소스 플러그(S5)가 형성될 수 있다.
상기 제1 드레인 플러그(D1)는 상기 제2 더미 게이트 전극(DG2)에 상대적으로 가깝고 상기 제1 게이트 전극(G1)에서 상대적으로 멀리 떨어질 수 있다. 상기 제1 드레인 플러그(D1)는 상기 금속 실리사이드 막(59)을 경유하여 상기 제1 드레인 영역(41)에 전기적으로 접속될 수 있다. 상기 제2 드레인 플러그(D2)는 상기 제2 더미 게이트 전극(DG2)에 상대적으로 가깝고 상기 제2 게이트 전극(G2)에서 상대적으로 멀리 떨어질 수 있다. 상기 제2 드레인 플러그(D2)는 상기 금속 실리사이드 막(59)을 경유하여 상기 제2 드레인 영역(42)에 전기적으로 접속될 수 있다.
상기 제1 소스 플러그(S1) 및 상기 제1 게이트 전극(G1) 사이의 거리는 상기 제1 드레인 플러그(D1) 및 상기 제1 게이트 전극(G1) 사이의 거리와 실질적으로 동일할 수 있다. 상기 제1 소스 플러그(S1)는 상기 금속 실리사이드 막(59)을 경유하여 상기 제1 소스 영역(31)에 전기적으로 접속될 수 있다. 상기 제2 소스 플러그(S2)는 상기 제2 게이트 전극(G2) 및 상기 제3 게이트 전극(G3) 사이에 형성될 수 있다. 상기 제2 소스 플러그(S2) 및 상기 제2 게이트 전극(G2) 사이의 거리는 상기 제2 드레인 플러그(D2) 및 상기 제2 게이트 전극(G2) 사이의 거리와 실질적으로 동일할 수 있다. 상기 제2 소스 영역(32)은 상기 제2 게이트 전극(G2) 및 상기 제3 게이트 전극(G3) 사이에 형성될 수 있다. 상기 제2 소스 플러그(S2)는 상기 금속 실리사이드 막(59)을 경유하여 상기 제2 소스 영역(32)에 전기적으로 접속될 수 있다.
상기 제5 드레인 플러그(D5)는 상기 제6 더미 게이트 전극(DG6)에 상대적으로 가깝고 상기 제5 게이트 전극(G5)에서 상대적으로 멀리 떨어질 수 있다. 상기 제5 드레인 플러그(D5)는 상기 금속 실리사이드 막(59)을 경유하여 상기 제5 드레인 영역(45)에 전기적으로 접속될 수 있다. 상기 제5 소스 플러그(S5) 및 상기 제5 게이트 전극(G5) 사이의 거리는 상기 제5 드레인 플러그(D5) 및 상기 제5 게이트 전극(G5) 사이의 거리와 실질적으로 동일할 수 있다. 상기 제5 소스 플러그(S5)는 상기 금속 실리사이드 막(59)을 경유하여 상기 제5 소스 영역(35)에 전기적으로 접속될 수 있다.
도 19는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 레이아웃(layout) 이고, 도 20은 도 19의 절단선 Ⅵ-Ⅵ'을 따라 취해진 단면도의 일부분 이다.
도 19를 참조하면, 서로 평행한 제1 내지 제3 활성 영역들(FA1, FA2, FA3)이 한정될 수 있다. 상기 제1 내지 제3 활성 영역들(FA1, FA2, FA3)을 가로지르는 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5), 제2 더미 게이트 전극(DG2), 제4 더미 게이트 전극(DG4), 및 제6 더미 게이트 전극(DG6)이 형성될 수 있다. 제1 내지 제5 드레인 플러그들(D1, D2, D3, D4, D5), 제1 소스 플러그(S1), 제2 소스 플러그(S2), 제4 소스 플러그(S4), 및 제5 소스 플러그(S5)가 형성될 수 있다. 상기 제1 및 제2 드레인 플러그들(D1, D2)은 상기 제2 더미 게이트 전극(DG2)에 가까울 수 있으며, 상기 제3 및 제4 드레인 플러그들(D3, D4)은 상기 제4 더미 게이트 전극(DG4)에 가까울 수 있고, 상기 제5 드레인 플러그(D5)는 상기 제6 더미 게이트 전극(DG6)에 가까울 수 있다. 상기 제1 내지 제5 드레인 플러그들(D1, D2, D3, D4, D5)은 입출력 패드(11) 및 내부 회로(12)의 사이에 접속될 수 있다.
상기 제1 소스 플러그(S1)는 상기 제1 게이트 전극(G1)이 가까울(near) 수 있다. 상기 제2 소스 플러그(S2)는 상기 제2 및 제3 게이트 전극들(G2, G3) 사이에 형성될 수 있다. 상기 제2 소스 플러그(S2)는 상기 제2 및 제3 게이트 전극들(G2, G3)에 가까울 수 있다. 상기 제4 소스 플러그(S4)는 상기 제4 게이트 전극(G4)에 가까울 수 있다. 상기 제5 소스 플러그(S5)는 상기 제5 게이트 전극(G5)에 가까울 수 있다. 상기 제1 소스 플러그(S1), 상기 제2 소스 플러그(S2), 상기 제4 소스 플러그(S4), 상기 제5 소스 플러그(S5) 및 상기 제1 내지 제5 게이트 전극들(G1, G2, G3, G4, G5)은 접지(Vss)에 접속될 수 있다.
도 19 및 도 20을 참조하면, 제1 소스 플러그(S1)는 제1 게이트 전극(G1)에 자기-정렬될(self-aligned) 수 있다. 제2 소스 플러그(S2)는 제2 게이트 전극(G2) 및 제3 게이트 전극(G3) 사이에 자기-정렬될(self-aligned) 수 있다. 상기 제2 게이트 전극(G2) 및 상기 제3 게이트 전극(G3) 사이의 수평 거리는 제2 더미 게이트 전극(DG2) 및 상기 제2 게이트 전극(G2) 사이보다 좁을 수 있다. 제5 소스 플러그(S5)는 제5 게이트 전극(G5)에 자기-정렬될(self-aligned) 수 있다.
도 21 및 도 22는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 21을 참조하면, 제1 활성 영역(FA1)은 다수의 웰들(65)을 포함할 수 있다. 상기 웰들(65)은 상기 제2 도전형 불순물들을 포함할 수 있다. 예를 들면, 상기 웰들(65) 중 선택된 하나는 제2 더미 게이트 전극(DG2) 및 제6 더미 게이트 전극(DG6)의 하부에 배치될 수 있다. 제1 드레인 플러그(D1) 및 제2 드레인 플러그(D2)는 제2 더미 게이트 전극(DG2) 상을 덮을 수 있다.
도 22를 참조하면, 반도체 기판(21) 상에 활성 영역(A1), 소자 분리 막(23), 소스 영역들(31, 32, 33, 35), 드레인 영역들(41, 42, 45), 엘디디들(lightly doped drain; LDD; 52B), 게이트 유전 막(53), 게이트 전극들(G1, G2, G3, G5), 더미 게이트 전극들(DG1, DG2, DG3, DG6, DG7), 캐핑 패턴(57), 내측 스페이서들(55), 외측 스페이서들(56), 금속 실리사이드 막(59), 드레인 플러그들(D1, D2, D5), 소스 플러그들(S1, S2, S3, S5), 및 층간 절연 막(63)형성될 수 있다. 상기 활성 영역(A1), 상기 소스 영역들(31, 32, 33, 35), 상기 드레인 영역들(41, 42, 45), 상기 게이트 전극들(G1, G2, G3, G5)은 평면 트랜지스터들(planar transistors)을 구성할 수 있다.
또 다른 실시 예에서, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자는 나노와이어 트랜지스터, 수직 트랜지스터, 또는 리세스 트랜지스터와 같이 다양한 구조에 적용될 수 있다.
도 23a 및 도 23b는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 등가회로도들 이다.
도 23a를 참조하면, ESD 보호 회로(13A)는 다수의 피모스 트랜지스터들(PTr1, PTr2, PTr3)을 포함할 수 있다. 상기 피모스 트랜지스터들(PTr1, PTr2, PTr3)의 드레인들은 드레인 저항들(Rd1, Rd2, Rd3)을 경유하여 입출력 패드(11)에 접속될 수 있다. 상기 피모스 트랜지스터들(PTr1, PTr2, PTr3)의 소스들은 소스 저항들(Rs1, Rs2, Rs3)을 경유하여 전원(Vdd)에 접속될 수 있다. 상기 피모스 트랜지스터들(PTr1, PTr2, PTr3)의 게이트들은 전원(Vdd)에 접속될 수 있다. 상기 피모스 트랜지스터들(PTr1, PTr2, PTr3)의 바디들은 전원(Vdd)에 접속될 수 있다. 상기 입출력 패드(11)에 접속된 내부 회로(12)는 다수의 능동/수동 소자들을 포함할 수 있다.
도 23b를 참조하면, 상기 피모스 트랜지스터들(PTr1, PTr2, PTr3)의 게이트들은 제2 내부 회로(12B)에 접속될 수 있다.
도 24 내지 도 26은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 사시도이고, 도 27은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도이다.
도 24 내지 도 26을 참조하면, 도 1 내지 도 23b를 참조하여 설명된 반도체 소자는 eMMC(embedded multi-media chip; 1200), micro SD(1300), 스마트 폰(1900), 넷북, 노트북, 또는 태블릿 PC와 같은 전자시스템들에 유용하게 적용될 수 있다. 예를 들면, 도 1 내지 도 23b를 참조하여 설명한 것과 유사한 반도체 소자는 상기 스마트 폰(1900) 내의 메인보드에 탑재될 수 있다. 도 1 내지 도 23b를 참조하여 설명한 것과 유사한 반도체 소자는 상기 micro SD(1300)와 같은 확장장치로 제공되어 상기 스마트 폰(1900)에 결합되어 사용될 수도 있다.
도 27을 참조하면, 도 1 내지 도 23b를 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 23b를 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서 유닛(2120)에 적용될 수 있다. 예를 들면, 상기 마이크로 프로세서 유닛(2120)은 상기 더미 게이트 전극들(도 1의 DG1, DG2, DG3)을 포함할 수 있다.
도 28은 본 발명의 기술적 사상이 적용된 실시 예에 의한 반도체 소자들 중 적어도 하나를 포함하는 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다.
도 28을 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2400)은 메모리(2412), 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 램(2416) 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 상기 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 상기 램(2416)은 상기 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 상기 마이크로프로세서(2414) 또는 상기 램(2416)은 본 발명의 실시 예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 데이터를 입력하거나 또는 상기 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 상기 메모리(2412)는 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리(2412)는 컨트롤러 및 메모리 소자를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
11: 입출력 패드 12, 12A, 12B: 내부 회로
13, 13A: ESD 보호 회로
A1, FA1, FA2, FA3: 활성 영역 G1, G2, G3, G4, G5: 게이트 전극
DG1, DG2, DG3, DG4, DG5, DG6, DG7: 더미 게이트 전극
D1, D2, D3, D4, D5: 드레인 플러그
S1, S2, S3, S4, S5: 소스 플러그
21: 반도체 기판 23: 소자 분리 막
31, 32, 33, 35: 소스 영역 41, 42, 45: 드레인 영역
52, 52A, 52B: 엘디디(lightly doped drain; LDD)
53, 54: 게이트 유전 막 55: 내측 스페이서
56: 외측 스페이서 57: 캐핑 패턴
59, 59A: 금속 실리사이드 막 63, 64: 층간 절연 막
65: 웰
1200: eMMC(embedded multi-media chip)
1300: micro SD 1900: 스마트 폰
2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛
2400: 전자 시스템
2412: 메모리 2414: 마이크로프로세서
2416: 램 2418: 유저 인터페이스
2420: 버스

Claims (10)

  1. 기판 상에 한정된 핀(Fin) 모양 활성 영역;
    상기 핀 모양 활성 영역을 가로지르고 서로 떨어진 제1 및 제2 게이트 전극들;
    상기 제1 및 제2 게이트 전극들 사이에 형성되며, 상기 핀 모양 활성 영역을 가로지르고, 상기 핀 모양 활성 영역의 측면을 덮는 더미 게이트 전극;
    상기 제1 게이트 전극 및 상기 더미 게이트 전극 사이의 상기 활성 영역 내에 형성된 제1 드레인 영역;
    상기 더미 게이트 전극 및 상기 제2 게이트 전극 사이의 상기 활성 영역 내에 형성된 제2 드레인 영역;
    상기 제2 드레인 영역과 떨어지고 상기 핀 모양 활성 영역 내에 형성된 소스 영역; 및
    상기 제2 드레인 영역에 접속된 제1 드레인 플러그를 포함하되,
    상기 제2 게이트 전극은 상기 제2 드레인 영역 및 상기 소스 영역 사이에 배치되며, 상기 제1 및 제2 게이트 전극들의 각각은 상기 핀 모양 활성 영역의 측면을 덮고,
    상기 제1 드레인 플러그 및 상기 제2 게이트 전극 사이의 간격은 상기 제1 드레인 플러그 및 상기 더미 게이트 전극 사이의 간격보다 큰 이에스디(ESD) 보호 소자.
  2. 제1 항에 있어서,
    상기 제1 드레인 플러그 및 상기 제2 드레인 영역 사이의 금속 실리사이드 막을 더 포함하되,
    상기 금속 실리사이드 막 및 상기 제2 게이트 전극 사이의 간격은 상기 금속 실리사이드 막 및 상기 더미 게이트 전극 사이의 간격보다 큰 이에스디(ESD) 보호 소자.
  3. 제2 항에 있어서,
    상기 더미 게이트 전극의 측면 상에 형성된 스페이서를 더 포함하되,
    상기 금속 실리사이드 막은 상기 스페이서에 접촉된 이에스디(ESD) 보호 소자.
  4. 제3 항에 있어서,
    상기 제1 드레인 플러그는 상기 스페이서에 접촉된 이에스디(ESD) 보호 소자.
  5. 제1 항에 있어서,
    상기 제1 드레인 영역에 접속된 제2 드레인 플러그를 더 포함하되,
    상기 제2 드레인 플러그 및 상기 제1 게이트 전극 사이의 간격은 상기 제2 드레인 플러그 및 상기 더미 게이트 전극 사이의 간격보다 큰 이에스디(ESD) 보호 소자.
  6. 제5 항에 있어서,
    상기 제1 드레인 플러그 및 상기 제2 드레인 플러그는 상기 더미 게이트 전극 상을 덮고 서로 연결된 이에스디(ESD) 보호 소자.
  7. 제6 항에 있어서,
    상기 제1 드레인 플러그 및 상기 제2 드레인 플러그는 상기 더미 게이트 전극에 접촉된 이에스디(ESD) 보호 소자.
  8. 제1 항에 있어서,
    상기 드레인 영역에 접촉되고 상기 제2 게이트 전극의 측면에 정렬된 엘디디(LDD)를 더 포함하되,
    상기 제2 게이트 전극에 가까운 상기 제2 드레인 영역의 제1 측면은 상기 엘디디와 접촉되고,
    상기 더미 게이트 전극에 가까운 상기 제2 드레인 영역의 제2 측면은 상기 핀 모양 활성 영역에 직접적으로 접촉된 이에스디(ESD) 보호 소자.
  9. 제1 항에 있어서,
    상기 더미 게이트 전극 하부의 상기 핀 모양 활성 영역 내에 형성된 웰을 더 포함하되,
    상기 핀 모양 활성 영역은 제1 도전형 불순물들을 함유하고,
    상기 웰, 상기 제1 드레인 영역 및 상기 제2 드레인 영역은 상기 제1 도전형과 다른 제2 도전형 불순물들을 함유하며,
    상기 웰은 상기 제1 드레인 영역 및 상기 제2 드레인 영역 사이에 배치되고, 상기 웰의 하단은 상기 제1 드레인 영역 및 상기 제2 드레인 영역보다 낮은 레벨에 형성된 이에스디(ESD) 보호 소자.
  10. 기판 상에 한정된 활성 영역;
    상기 활성 영역을 가로지르고 서로 떨어진 제1 내지 제3 게이트 전극들;
    상기 활성 영역을 가로지르고 상기 제1 및 제2 게이트 전극들 사이에 형성된 제1 더미 게이트 전극;
    상기 활성 영역을 가로지르고 상기 제2 및 제3 게이트 전극들 사이에 형성된 제2 더미 게이트 전극;
    상기 제1 게이트 전극 및 상기 제1 더미 게이트 전극 사이의 상기 활성 영역 내에 형성된 제1 드레인 영역;
    상기 제1 더미 게이트 전극 및 상기 제2 게이트 전극 사이의 상기 활성 영역 내에 형성된 제2 드레인 영역;
    상기 제2 게이트 전극 및 상기 제2 더미 게이트 전극 사이의 상기 활성 영역 내에 형성된 제1 소스 영역;
    상기 제2 더미 게이트 전극 및 상기 제3 게이트 전극 사이의 상기 활성 영역 내에 형성된 제2 소스 영역;
    상기 제1 더미 게이트 전극에 가깝고 상기 제2 드레인 영역에 접속된 제1 드레인 플러그; 및
    상기 제2 더미 게이트 전극에 가깝고 상기 제1 소스 영역에 접속된 제1 소스 플러그를 포함하는 이에스디(ESD) 보호 소자.
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