CN107887379B - 静电放电保护结构及其形成方法 - Google Patents

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Abstract

本发明提供一种静电放电保护结构及其形成方法，其中，结构包括：基底，所述基底包括：第一区域和第二区域，所述第一区域和所述第二区域接触；位于所述第一区域基底中的第一掺杂层，所述第一掺杂层用于输入静电电荷，所述第一掺杂层具有第一结构密度；位于所述第二区域基底上的伪栅极结构；位于所述伪栅极结构以外的第二区域基底中的第二掺杂层，所述第二掺杂层具有第二结构密度，所述第一结构密度大于所述第二结构密度。所述第一结构密度大于第二结构密度，能够使流经第一掺杂层的电流通道的横截面积增加，从而降低所述第一掺杂层中的电流密度，进而减少电流对所述第一掺杂层的损伤，因此，所述形成方法能够改善静电放电保护结构性能。

Description

静电放电保护结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种静电放电保护结构及其形成方法。
背景技术
随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小，关键尺寸的缩小意味着在芯片上可布置更多数量的晶体管，进而提高器件的性能。静电放电保护器件是芯片上的重要元件。
对于电子产品而言，静电放电(Electrostatic discharge,ESD)是影响集成电路可靠性的一个主要因素。静电放电是一种电荷的快速中和过程。由于静电电压很高会给集成电路带来破坏性的后果，造成集成电路的失效。因此，为了保护集成电路免遭静电放电的损害，静电放电保护器件也设计于集成电路中，以防止集成电路受到静电放电的损坏。
静电放电保护器件通常包括二极管或三极管，且静电放电保护器件通常与其他半导体器件，如MOS晶体管，一起形成于同一芯片中。这就要求所述静电放电保护器件的形成方法能够与其他半导体器件的形成工艺相互兼容。为了使静电放电保护器件与其他半导体器件的形成工艺相互兼容，静电放电保护器件具有伪栅极结构。
然而，现有的静电放电保护器件容易受损伤。
发明内容
本发明解决的问题是提供一种静电放电保护结构及其形成方法，能够在提高介质层绝缘性的同时，降低所述静电放电保护结构的损伤。
为解决上述问题，本发明提供一种静电放电保护结构的形成方法，包括：基底，所述基底包括：第一区域和第二区域，所述第一区域和所述第二区域接触；位于所述第一区域基底中的第一掺杂层，所述第一掺杂层用于输入静电电荷，所述第一掺杂层具有第一结构密度；位于所述第二区域基底上的伪栅极结构；位于所述伪栅极结构以外的第二区域基底中的第二掺杂层，所述第二掺杂层具有第二结构密度，所述第一结构密度大于所述第二结构密度；位于所述第一掺杂层和第二掺杂层上的介质层，所述介质层覆盖所述伪栅结构侧壁，并暴露出所述伪栅极结构顶部表面。
可选的，所述基底包括：衬底，位于第一区域和第二区域衬底上的鳍部；所述第一掺杂层位于所述第一区域鳍部中，并沿第一区域鳍部延伸方向贯穿所述第一区域鳍部；所述伪栅极结构横跨所述第二区域鳍部，所述第一伪栅极结构位于所述第二区域鳍部部分侧壁和顶部表面；所述第二掺杂层位于所述伪栅极结构两侧的第二区域鳍部中；所述第一结构密度为：第一掺杂层在所述衬底上的投影面积与所述第一区域衬底面积之比值；所述第二结构密度为第二掺杂层在所述衬底上的投影面积与所述第二区域衬底面积之比值。
可选的，所述第二区域鳍部顶部表面低于所述第一区域鳍部顶部表面。
可选的，所述第一掺杂层还位于所述第一区域衬底表面。
可选的，所述第一区域和第二区域衬底上具有隔离结构，所述隔离结构覆盖所述鳍部部分侧壁，所述第一区域隔离结构表面低于所述第二区域隔离结构表面。
可选的，所述第二区域为环形，且位于所述第一区域外围。
可选的，所述第一掺杂层与第二掺杂层的导电类型不相同。
可选的，所述第二区域包括相互接触的基区和集电区，所述基区位于所述集电区和第一区域之间。
可选的，所述第二掺杂层包括：位于所述基区基底中的基区掺杂层；位于所述集电区基底中的集电掺杂层，所述集电掺杂层的导电类型与所述第一掺杂层的导电类型相同，与所述基区掺杂层的导电类型不同。
可选的，所述伪栅极结构包括：位于所述基区基底上的第一伪栅极结构，以及位于所述集电区基底上的第二伪栅极结构；或者所述伪栅极结构包括：位于所述基区基底上的第一伪栅极结构，或者位于所述集电区基底上的第二伪栅极结构。
可选的，所述第一伪栅极结构和第二伪栅极结构的材料包括：多晶硅、多晶锗或多晶硅锗。
可选的，还包括：位于所述第一区域基底中的第一阱区；位于所述基区的基底中的第二阱区，所述第二阱区与所述第一阱区相接触；位于所述集电区的基底中的第三阱区，所述第三阱区与所述第二阱区接触；所述第一阱区和第三阱区中具有P型掺杂离子，所述第二阱区中具有N型离子；所述第一掺杂层位于所述第一阱区内，所述基区掺杂层位于所述第二阱区内，所述集电掺杂层位于所述第三阱区内，所述第一掺杂层和集电掺杂层为P型半导体，所述基区掺杂层为N型半导体。
相应的，本发明还提供一种静电放电保护结构的形成方法，包括：提供基底，所述基底包括第一区域和第二区域，所述第一区域和第二区域相接触；在所述第二区域基底上形成伪栅极结构；在所述伪栅极结构以外的第二区域基底中形成第二掺杂层，所述第二掺杂层用于输入静电电荷，所述第二掺杂层具有第二结构密度；在所述第一区域基底中形成第一掺杂层，所述第一掺杂层具有第一结构密度，所述第一结构密度大于所述第二结构密度。
可选的，所述基底包括衬底；位于所述第一区域和第二区域衬底上的鳍部，所述第一区域鳍部顶部表面低于所述第二区域鳍部顶部表面。
可选的，所述形成方法还包括：在所述第一区域和第二区域衬底上形成隔离结构，所述隔离结构覆盖所述鳍部部分侧壁，所述第一区域隔离结构表面低于所述第二区域隔离结构表面。
可选的，形成所述鳍部和隔离结构的步骤包括：提供衬底，所述第一区域和第二区域衬底上具有初始鳍部；在所述衬底上形成初始隔离结构，所述初始隔离结构覆盖所述初始鳍部部分侧壁；对所述第一区域初始隔离结构进行刻蚀，降低所述第一区域初始隔离结构的高度，形成隔离结构；对所述第一区域初始隔离结构进行刻蚀之后，对所述第一区域初始鳍部进行刻蚀，降低第一区域初始鳍部的高度，形成鳍部。
可选的，形成所述基底和隔离结构之后，形成所述第一掺杂层的步骤包括：在所述第一区域鳍部中形成第一凹槽，所述第一凹槽在所述第一区域鳍部延伸方向上贯穿所述第一区域的鳍部；在所述第一凹槽中形成第一掺杂层。
可选的，形成所述隔离结构的步骤包括：在所述第一区域和第二区域的衬底上形成初始隔离层，所述初始隔离层覆盖所述鳍部部分侧壁；去除所述第一区域衬底上的初始隔离结构，形成隔离结构。
可选的，所述第一掺杂层还位于所述第一区域衬底表面；形成所述第一掺杂层的步骤包括：在所述第一区域鳍部中形成第一凹槽，所述第一凹槽沿第一区域鳍部延伸方向贯穿所述第一区域鳍部；在所述第一凹槽中、所述第一区域鳍部侧壁和所述第一区域衬底表面形成第一掺杂层。
可选的，形成所述介质层的步骤包括：在所述第一掺杂层和第二掺杂层上形成初始介质层，所述初始介质层覆盖所述伪栅极结构侧壁和顶部表面；对所述初始介质层进行平坦化处理，去除所述伪栅极结构上的初始介质层，形成介质层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的静电放电保护结构中，所述第二区域基底上具有伪栅极结构，所述伪栅极结构能够减小所述介质层中的凹坑，进而提高所述介质层的绝缘性，改善静电放电保护结构性能。同时，所述第一区域基底上不具有伪栅极结构，从而能够使所述第一结构密度大于所述第二结构密度，进而使所述第一区域基底中第一掺杂层与所述基底的接触面积较大。所述静电放电保护结构在使用过程中，静电电荷输入所述第一掺杂层中，之后从所述第一掺杂层流向第一区域基底，再从所述第一区域基底流入第二区域基底，之后从第二区域基底流入第二掺杂层，最后从所述第二掺杂层中流出。所述第一掺杂层与所述基底的接触面积较大，能够使静电电荷从第一掺杂层流向第一区域基底的通道的横截面积增加，从而能够降低所述第一掺杂层中的电流密度，进而减少电流对所述第一掺杂层和第一区域基底的损伤，因此，所述形成方法能够改善静电放电保护结构的性能。
进一步，所述静电放电保护结构在使用过程中，静电电荷输入所述第一掺杂层，之后从所述第一掺杂层流向第一区域鳍部，再从所述第一区域鳍部流入第二区域鳍部，之后从第二区域鳍部流入第二掺杂层，最后从所述第二掺杂层中流出。由于所述第一区域鳍部顶部表面低于所述第二区域鳍部顶部表面，静电电荷从第一掺杂层流入第一区域鳍部，再从所述第一区域鳍部流入第二区域鳍部的过程中，静电电荷在第一区域鳍部中流经的通道长度较小，从而使所述第一鳍部的电阻较小，进而使静电电荷在所述第一区域鳍部中产生的热量较少，因此，所述静电放电保护结构能够减少所述第一区域鳍部的损伤，改善静电放电保护结构性能。
进一步，所述静电放电保护结构在使用过程中，静电电荷输入所述第一掺杂层，之后从所述第一掺杂层流向第一区域基底，再从所述第一区域基底流入第二区域基底，之后从第二区域基底流入第二掺杂层，最后从所述第二掺杂层中流出。所述基底包括：衬底和位于所述衬底上的鳍部，所述第一掺杂层位于所述第一区域衬底表面和鳍部中。位于所述衬底表面的第一掺杂层能够进一步增加所述第一掺杂层与基底的接触面积，从而增加所述静电电荷从第一掺杂层流向所述基底的通道的横截面积，进而能够增加所述第一掺杂层和第一区域基底承受电流的能力，因此，能够改善静电放电保护结构的性能。
本发明技术方案提供的静电放电保护结构的形成方法中，在所述第二区域基底上形成伪栅极结构，所述伪栅极结构能够在形成所述介质层的过程中，对介质层起支撑作用，从而减小形成介质层的平坦化工艺在介质层中形成的凹坑，进而提高所述介质层的绝缘性，改善静电放电保护结构性能。同时，所述第一区域基底上不具有伪栅极结构，从而能够使所述第一结构密度大于第二结构密度，进而使所述第一掺杂层与所述基底的接触面积较大。所述静电放电保护结构在使用过程中，静电电荷输入所述第一掺杂层，之后从所述第一掺杂层流向第一区域基底，再从所述第一区域基底流入第二区域基底，之后从第二区域基底流入第二掺杂层，最后从所述第二掺杂层中流出。所述第一区域基底中第一掺杂层与所述基底的接触面积较大，能够使静电电荷从第一掺杂层流向第一区域基底的通道的横截面积增加，从而降低所述第一掺杂层中静电电荷的密度，进而减少静电电荷对所述第一掺杂层的损伤，因此，所述形成方法能够改善静电放电保护结构性能。
进一步，所述静电放电保护结构在使用过程中，静电电荷输入所述第一掺杂层，之后从所述第一掺杂层流向第一区域鳍部，再从所述第一区域鳍部流入第二区域鳍部，之后从第二区域鳍部流入第二掺杂层，最后从所述第二掺杂层中流出。对所述第一区域鳍部进行刻蚀，能够降低所述第一区域鳍部的高度，从而使静电电荷从第一掺杂层流入第一区域鳍部中，再从所述第一区域鳍部流入第二区域鳍部的过程中，静电电荷流经的通道长度较小，从而使所述第一鳍部的电阻较小，进而使静电电荷在所述第一区域鳍部中产生的热量较少，进而能够减少所述静电放电保护结构的损伤，改善静电放电保护结构的性能。
附图说明
图1和图2是一种静电放电保护结构的结构示意图；
图3至图13是本发明的静电放电保护结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
静电放电保护结构存在诸多问题，例如：静电放电保护结构在使用过程容易受损，性能较差。
现结合一种基于栅极管的静电放电保护器件的结构，分析所述静电放电保护结构在使用过程中容易受损，性能较差的原因：
静电放电保护器件往往与其他半导体器件，如MOS晶体管，形成于同一半导体结构中，这就要求所述静电放电保护器件的形成工艺与所述MOS晶体管的形成工艺兼容。
形成所述半导体结构的步骤包括：提供衬底，所述衬底包括三级管区和MOS区；在所述MOS区衬底上形成MOS晶体管；在所述三级管区形成三级管；形成覆盖所述栅极结构侧壁和顶部表面以及所述三级管区衬底的介质层；对所述介质层进行平坦化处理至暴露出所述栅极结构顶部表面。
在所述平坦化处理的过程中，为了减少所述三极管区衬底上介质层中形成的凹坑，在三级管区衬底上形成伪栅极结构。具体的，所述三级管的结构如图1和图2所示。
请参考图1和图2，图2是图1沿切割线11-12的剖面图，所述三极管包括：衬底100，所述衬底100包括第一区域A、位于第一区域A外围的第二区域B、以及位于第二区域B外围的第三区域C；位于所述第一区域A衬底100、第二区域B衬底100和第三区域C衬底100上的鳍部101；横跨所述第一区域A鳍部101、第二区域B鳍部101和第三区域C鳍部101的伪栅极结构110，所述伪栅极结构110位于所述第一区域A鳍部101、第二区域B鳍部101和第三区域C鳍部101部分顶部和侧壁表面；位于所述伪栅极结构110两侧鳍部101中的掺杂层120。
其中，所述三级管用做静电放电保护器件，所述三极管在使用过程中，所述第一区域A掺杂层120与静电电压相连，由于静电电压很高，因此所述第一区域A掺杂层120中的电流较大。又由于所述第一区域A衬底100上具有伪栅极结构110，所述伪栅极结构110占据较大的基底面积，从而导致第一区域A掺杂层120在所述衬底100上的投影面积较小，进而容易使所述第一区域A掺杂层120和第一区域A鳍部101中的电流密度较大，容易在所述第一区域A掺杂层120中产生较多的热量，容易损伤所述第一区域A掺杂层120和第一区域A鳍部101。综上，所述第一区域A掺杂层120和第一区域A鳍部101很容易受损，导致所述三极管性能下降。
为解决所述技术问题，本发明提供了一种静电放电保护结构，包括：基底，所述基底包括：第一区域和第二区域，所述第一区域和所述第二区域接触；位于所述第一区域基底中的第一掺杂层，所述第一掺杂层用于输入静电电荷，所述第一掺杂层具有第一结构密度；位于所述第二区域基底上的伪栅极结构；位于所述伪栅极结构以外的第二区域基底中的第二掺杂层，所述第二掺杂层具有第二结构密度，所述第一结构密度大于所述第二结构密度；位于所述第一掺杂层和第二掺杂层上的介质层，所述介质层覆盖所述伪栅结构侧壁，并暴露出所述伪栅极结构顶部表面。
其中，所述第二区域基底上具有伪栅极结构，所述伪栅极结构能够减小所述介质层中的凹坑，进而提高所述介质层的绝缘性，改善静电放电保护结构性能。同时，所述第一区域基底上不具有伪栅极结构，从而能够使所述第一结构密度大于所述第二结构密度，进而使所述第一区域基底中第一掺杂层与所述基底的接触面积较大。所述静电放电保护结构在使用过程中，静电电荷输入所述第一掺杂层中，之后从所述第一掺杂层流向第一区域基底，再从所述第一区域基底流入第二区域基底，之后从第二区域基底流入第二掺杂层，最后从所述第二掺杂层中流出。所述第一掺杂层与所述基底的接触面积较大，能够使静电电荷从第一掺杂层流向第一区域基底的通道的横截面积增加，从而能够降低所述第一掺杂层中的电流密度，进而减少电流对所述第一掺杂层和第一区域基底的损伤，因此，所述形成方法能够改善静电放电保护结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图13是本发明静电放电保护结构的形成方法一实施例各步骤的结构示意图。
提供基底，所述基底包括：第一区域和第二区域，所述第一区域和第二区域相接触；在所述第一区域和第二区域衬底上形成隔离结构。
本实施例中，所述第一区域隔离结构表面低于所述第二区域隔离结构表面。具体的，形成所述基底和隔离结构的步骤如图3至图6所示。
请参考图3和图4，图4是图3沿切割线1-2的剖面图，提供衬底200，所述衬底200包括相邻的第一区域I和第二区域，所述衬底200上具有初始鳍部201。
所述初始鳍部201用于形成鳍部。
本实施例中，形成所述衬底200和初始鳍部201的步骤包括：提供初始衬底；对所述初始衬底进行图形化，形成衬底200以及位于所述衬底200第一区域I和第二区域上的初始鳍部201。
本实施例中，所述衬底用于形成三极管，所述三极管用做静电放电器件。在其他实施例中，所述衬底还可以用于形成二极管。
具体的，本实施例中，所述第一区域I用做所述三级管的发射区。
本实施例中，所述第二区域包括：基区II和集电区III，所述集电区III与所述基区II接触。在其他实施例中，所述衬底还可以用于形成二极管，则所述第二区域仅包括一个区域。
本实施例中，所述第一区域I为矩形，所述基区II为环形，所述基区II位于所述第一区域I外围且与所述第一区域I接触，所述集电区III为环形，所述集电区III位于所述基区II外围，且与所述基区II接触。
本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底的材料还可以为锗衬底或硅锗衬底。
本实施例中，所述初始鳍部201与所述衬底200的材料相同。具体的，所述初始鳍部201的材料为硅。在其他实施例中，所述初始鳍部的材料还可以为锗或硅锗。
请参考图5，图5是在图4基础上的后续步骤示意图，形成所述初始鳍部201之后，在所述第一区域I基底中形成第一阱区241；在所述基区II基底中形成第二阱区242，所述第二阱区242与所述第一阱区241接触；在所述集电区III基底中形成第三阱区243，所述第三阱区243与所述第二阱区242接触。
本实施例中，所述第二阱区242还延伸至所述第三阱区243下方的集电区III衬底200中。
本实施例中，所述第一阱区241位于所述第一区域I初始鳍部201和所述第一区域I衬底200中；第二阱区242位于所述基区II初始鳍部201和所述基区衬底200中；所述第三阱区243位于所述集电区III初始鳍部201和所述集电区III衬底200中。
本实施例中，所述第一阱区241和第三阱区243中具有P型掺杂离子，所述第二阱区242中具有N型离子。
具体的，本实施例中，所述第一阱区241中具有第一离子，所述第一离子为P型离子，具体的，所述第一离子为硼离子或BF2-离子。在其他实施例中，所述第一离子还可以为N型离子。
本实施例中，所述第二阱区242中具有第二离子，所述第二离子为N型离子，具体的，所述第二离子为磷离子或砷离子。在其他实施例中，所述第二离子还可以为P型离子。
本实施例中，所述第三阱区243中具有第三离子，所述第三离子为P型离子，具体的，所述第三离子为硼离子或BF2-离子。在其他实施例中，所述第三离子还可以为N型离子。
请继续参考图5，在所述衬底200上形成初始隔离结构210，所述初始隔离结构210覆盖所述初始鳍部201部分侧壁。
所述初始隔离结构210用于形成隔离结构。
本实施例中，所述初始隔离结构210的材料为氧化硅。
本实施例中，所述初始隔离结构210位于所述第一区域I、基区II和集电区III衬底200上。
本实施例中，形成所述初始隔离结构210的步骤包括：在所述第一区域I、基区II和集电区III衬底200上形成隔离材料层，所述隔离材料层覆盖所述初始鳍部201顶部和侧壁；对所述隔离材料层进行回刻蚀，降低所述隔离材料层的高度，形成初始隔离结构。
本实施例中，形成隔离材料层的工艺包括：流体化学气相沉积工艺。
本实施例中，对所述隔离材料层进行回刻蚀的工艺包括：干法刻蚀或湿法刻蚀。
请参考图6，对所述第一区域I初始隔离结构210(如图5所示)进行刻蚀，降低所述第一区域I初始隔离结构210的高度，形成隔离结构211。
降低所述初始隔离结构210的高度能够暴露出更多第一区域I初始鳍部201，有利于后续降低所述初始鳍部201高度。
本实施例中，对所述第一区域I初始隔离结构210进行刻蚀的步骤包括：在所述第二区域初始鳍部201侧壁和顶部表面形成光刻胶；以所述光刻胶为掩膜对所述初始隔离结构210进行刻蚀，降低第一区域I初始隔离结构210高度，形成隔离结构211。
所述光刻胶能够保护所述基区II和集电区III的初始鳍部201，防止所述基区II和集电区III初始鳍部201高度降低，从而能够保证后续形成的伪栅极结构顶部表面较高，从而能够降低后续形成的初始介质层的去除速率，从而减少后续形成的介质层中的凹坑，增加介质层的绝缘性。
本实施例中，对所述初始隔离结构210进行刻蚀的工艺包括干法刻蚀。干法刻蚀能够很好地控制线宽，有利于控制所形成隔离结构211的厚度。
需要说明的是，如果所述隔离结构211的深度过大，容易使后续形成的第一区域I鳍部的高度过大，从而不容易减小电流对第一区域I鳍部的损伤。因此，所述隔离结构211的深度不宜过大。具体的，本实施例中，所述第一区域I隔离结构211的深度为200埃～700埃，所述基区II和集电区III隔离结构211的深度为400埃～900埃。
在其他实施例中，形成所述隔离结构的步骤还可以包括：在所述第一区域和第二区域衬底上形成初始隔离结构，所述初始隔离结构覆盖鳍部部分侧壁；去除第一区域衬底上的初始隔离结构，形成隔离结构。去除第一区域的初始隔离结构能够使所述第一区域衬底暴露出来，从而能够在后续形成所述第一掺杂层的过程中，使所述第一区域衬底上也形成第一掺杂层，从而能够进一步增加所述第一掺杂层的面积，进而能够减小第一区域鳍部内局部电流密度过大引起的第一区域鳍部的损伤。
还需要说明的是，在其他实施例中，还可以对所述基区和集电区初始隔离结构进行刻蚀，降低所述集电区和基区初始隔离结构的高度。
本实施例中，所述隔离结构211的材料为氧化硅、氮化硅或氮氧化硅。
请参考图7，对所述第一区域I初始隔离结构210(如图5所示)进行刻蚀之后，对所述第一区域I初始鳍部201(如图6所示)进行刻蚀，降低第一区域I初始鳍部201的高度，形成鳍部202。
所述鳍部202与所述衬底200构成所述基底。
本实施例中，所述静电放电保护结构在使用过程中，静电电荷输入后续形成的第一掺杂层，之后从所述第一掺杂层流向第一区域I鳍部202，再从所述第一区域I鳍部202流入第二区域鳍部202，之后从第二区域鳍部202流入后续形成的第二掺杂层，最后从所述第二掺杂层中流出。
对所述第一区域I初始鳍部201进行刻蚀，能够降低所述第一区域I鳍部202的高度，静电电荷从第一掺杂层流入第一区域I鳍部202中，再从所述第一区域I鳍部202流入第二区域鳍部202的过程中，静电电荷在第一区域I鳍部202中流经的通道长度较小，从而能够使所述第一鳍部202的电阻较小，进而使静电电荷在所述第一区域I鳍部202中产生的热量较少，从而能够减小电流对第一区域I鳍部202的损伤，进而改善所形成静电放电保护结构的性能。
本实施例中，对所述第一区域I初始鳍部201进行刻蚀的工艺包括干法刻蚀工艺。干法刻蚀工艺有利于控制所述第一区域I鳍部202的高度。
本实施例中，如果所述第一区域I隔离结构211暴露出的鳍部202高度过大，不利于减小电流对第一区域I鳍部202的损伤；如果所述第一区域I隔离结构211暴露出的鳍部202高度过小，为后续形成第一掺杂层提供的种子较少，不利于第一掺杂层的形成。具体的，所述第一区域I隔离结构211暴露出的鳍部202高度为300埃～600埃。
本实施例中，所述形成方法还包括：对所述集电区III和基区II的初始鳍部201进行刻蚀，降低所述集电区III和基区II初始鳍部201的高度。
降低所述集电区III和基区II初始鳍部201的高度，能够减少流经所述第集电区III和基区II鳍部202的电流对所述集电区III和基区II鳍部201的损伤；然而如果所述集电区III和基区II鳍部201的高度过低容易使后续形成的伪栅极结构顶部表面的高度较低，从而不容易降低后续初始介质层的去除速率，容易在介质层中形成凹坑。
具体的，本实施例中，所述集电区III和基区II隔离结构211暴露出的鳍部202高度为400埃～800埃。
本实施例中，对所述第一区域I初始鳍部201进行刻蚀的步骤包括：在所述基区II和集电区III初始鳍部201侧壁和顶部表面形成第一图形层；以所述第一图形层为掩膜对所述初始鳍部201进行刻蚀；对所述初始鳍部201进行刻蚀之后，去除所述第一图形层。
本实施例中，对所述基区II和集电区III初始鳍部201进行刻蚀的步骤包括：在所述第一区域I初始鳍部201侧壁和顶部表面形成第二图形层；以所述第二图形层为掩膜对所述初始鳍部201进行刻蚀；对所述初始鳍部201进行刻蚀之后去除所述第二图形层。
本实施例中，所述鳍部202的材料为硅。在其他实施例中，所述鳍部202的材料还可以为锗或硅锗。
请参考图8，在所述第二区域II基底上形成伪栅极结构。
在所述第二区域II基底上形成伪栅极结构，所述伪栅极结构能够在后续形成所述介质层的过程中，对介质层起支撑作用，从而减小形成介质层的平坦化工艺在介质层中形成的凹坑，进而提高所述介质层的绝缘性，改善静电放电保护结构性能。
本实施例中，所述伪栅极结构横跨所述第二区域鳍部202，并位于所述第二区域I鳍部202顶部和侧壁表面。
本实施例中，所述伪栅极结构包括：横跨所述基区II鳍部202的第一伪栅极结构231，所述第一伪栅极结构231位于所述基区II鳍部202部分顶部和侧壁表面；横跨所述集电区III鳍部202的第二伪栅极结构232，所述第二伪栅极结构232位于所述集电区III鳍部202部分顶部和侧壁表面。
本实施例中，不在所述第一区域I基底上形成伪栅极结构，能够使所述第一区域I基底中第一掺杂层与所述基底的接触面积较大，从而能够增加所述静电电荷从所述第一掺杂层流向所述基底的通道的横截面积，进而减小电流密度，降低电流对第一掺杂层和第一区域I鳍部202的损伤。
形成所述伪栅极结构的方法还包括：在所述基区II基底上形成第一伪栅极结构231，所述第一伪栅极结构231横跨所述基区II鳍部202，并位于所述基区II鳍部202部分顶部和侧壁表面；在所述集电区III基底上形成第二伪栅极结构232，所述第二伪栅极结构232横跨所述集电区III鳍部202，并位于所述集电区III鳍部202部分顶部和侧壁表面。在其他实施例中，还可以不形成所述第二伪栅极结构或第一伪栅极结构。
本实施例中，形成第一伪栅极结构231和第二伪栅极结构232的步骤包括：形成覆盖所述第一区域I、基区II和集电区III鳍部202侧壁和顶部表面的伪栅极层；对所述伪栅极层进行图形化，在基区II鳍部202部分侧壁和顶部表面形成第一伪栅极结构231，并在基区II鳍部202部分侧壁和顶部表面形成第二伪栅极结构232。
在其他实施例中，形成所述伪栅极结构的步骤包括：形成覆盖所述第一区域和第二区域鳍部侧壁和顶部表面的伪栅极层；对所述伪栅层进行图形化，形成横跨所述第一区域和第二区域鳍部的初始伪栅极结构，所述初始伪栅极结构覆盖所述第一区域和第二区域鳍部部分侧壁和顶部表面；去除所述第一区域的初始伪栅极结构，形成伪栅极结构。
本实施例中，所述第一伪栅结构231包括第一伪栅极；所述第二伪栅极结构232包括第二伪栅极。
所述第一伪栅极和所述第二伪栅极的材料为硅。在其他实施例中，所述第一伪栅极和所述第二伪栅极的材料为锗或硅锗。
在其他实施例中，所述第一伪栅结构和所述第二伪栅极结构还可以包括：伪栅介质层。
在其他实施例中，所述第一区域基底上还可以具有伪栅极结构，所述第一区域伪栅极结构的密度小于所述第二区域伪栅极结构的密度。所述伪栅极结构的密度指的是，伪栅极结构在衬底上的投影面积与所述伪栅极结构所在区域衬底面积之比值。
请参考图9至图11，图9是在图3基础上的后续步骤示意图，图10是图9沿切割线5-6的剖面图，图11是图9沿切割线3-4的剖面图，在所述第一区域I基底中形成第一掺杂层221，所述第一掺杂层221用于输入静电电荷，所述第一掺杂层221具有第一结构密度；在所述基区II基底中形成第二掺杂层，所述第二掺杂层具有第二结构密度，所述第一结构密度大于所述第二结构密度。
所述第一结构密度为第一掺杂层221在所述衬底200上的投影图形面积与所述第一区域I衬底200的面积之比值；所述第二结构密度为第二掺杂层222在所述衬底200上的投影图形的面积与所述第二区域II衬底200的面积之比值。
在其他实施例中，所述基底为平面基底，所述第一结构密度为第一掺杂层在所述基底上的投影图形面积与所述基底面积之间的比值；所述第二结构密度为第二掺杂层在所述基底上的投影图形的面积与所述第二区域基底的面积之比值。
所述静电放电保护结构在使用过程中，静电电荷输入所述第一掺杂层221，之后从所述第一掺杂层221流向第一区域I基底，再从所述第一区域I基底流入第二区域基底，之后从第二区域基底流入第二掺杂层，最后从所述第二掺杂层中流出。
不在所述第一区域I基底上形成伪栅极结构，能够使所述第一结构密度大于第二结构密度，进而使所述区域I基底中第一掺杂层221与所述基底的接触面积较大。所述第一区域I基底中第一掺杂层221与所述基底的接触面积较大，能够使静电电荷从第一掺杂层221流向第一区域I基底的通道的横截面积增加，从而降低所述第一掺杂层221中静电电荷的密度，进而减少静电电荷对所述第一掺杂层221的损伤，因此，所述形成方法能够改善静电放电保护结构的性能。
本实施例中，所述第一掺杂层221用于形成三级管的发射区，因此，当所述三级管用做静电放电保护器件时，所述第一掺杂层221与静电端相连，由于静电电荷较大，从而使流经所述第一掺杂层221的电流较大。增加所述第一掺杂层221面积能够有效降低流经所述第一掺杂层221的电流密度，从而减少电流对静电放电保护结构的损伤。
在其他实施例中，所述基底用于形成二极管，所述第一掺杂层还可以用做二极管的阳极。使所述第一掺杂层与静电电压连接，增加第一掺杂层的面积，可以减少流经所述第一掺杂层的电流密度。
本实施例中，所述第一掺杂层221位于所述第一区域I鳍部202中，且沿所述第一区域I鳍部202方向贯穿所述第一区域I鳍部202。
本实施例中，所述第一掺杂层221中具有第一掺杂离子，所述第一掺杂离子为P型离子，例如硼离子或BF2-离子。在其他实施例中，所述第一掺杂离子还可以为N型离子。
本实施例中，所述第二掺杂层包括：位于所述第一伪栅极结构231两侧的基区II基底中的基区掺杂层222；位于所述第二伪栅极结构232两侧的集电区III基底中的集电掺杂层223。
需要说明的是，本实施例中，所述第二区域包括：基区II和集电区III；所述第二掺杂层包括：基区掺杂层222和集电掺杂层223。
第二掺杂层在所述衬底200上的投影图形的面积为基区掺杂层222在所述衬底200上的投影面积与集电掺杂层223在所述衬底200上的投影面积之和。
所述第二区域衬底200的面积为所述基区II衬底200的面积与所述集电区III衬底200的面积之和。
本实施例中，所述静电放电结构在使用过程中，静电电荷输入所述第一掺杂层221中，之后，从所述第一掺杂层221流向所述第一区域I基底，再从所述第一区域I基底流向所述基区II基底，之后静电电荷分为两条途径流出：一部分静电电荷流向所述基区掺杂层222，并从所述基区掺杂层222流出；剩余的静电电荷流向所述集电区III基底，从所述集电区III基底流向所述集电掺杂层223，进而从所述集电掺杂层223流出。由此可见，流经所述第一掺杂层221和第一区域I基底的静电电荷量最大，电流最大。本实施例中，所述第一结构密度较大，从而能够有效降低所述第一掺杂层221和第一区域I鳍部202中的电流密度，降低静电电荷对第一掺杂层221和第一区域I鳍部202的损伤，进而提高静电放电保护结构的性能。
本实施例中，形成所述第二掺杂层的步骤包括：在所述第一伪栅极结构231两侧的基区II基底中形成基区掺杂层222，所述基区掺杂层222中具有第二掺杂离子；在所述第二伪栅极结构232两侧的集电区III基底中形成集电掺杂层223，所述集电掺杂层223中具有第三掺杂离子。
本实施例中，所述基区掺杂层222位于所述第一伪栅极结构231两侧的基区II鳍部202中。
本实施例中，所述第二掺杂离子的导电类型与所述第一掺杂离子的导电类型相反。具体的，所述第二掺杂离子为N型离子，例如磷离子或砷离子。在其他实施例中，所述第二掺杂离子还可以为P型离子。
本实施例中，所述集电掺杂层223位于所述第二伪栅极结构232两侧的集电区III鳍部202中。
本实施例中，所述第三掺杂离子的导电类型与所述第一掺杂离子的导电类型相同。具体的，所述第三掺杂离子为P型离子，例如硼离子或BF2-离子。在其他实施例中，所述第三掺杂离子还可以为N型离子。
本实施例中，形成所述第一伪栅极结构231之后，形成所述第一掺杂层221。在其他实施例中，还可以在形成所述第一伪栅极结构之前，形成所述第一掺杂层。
形成第一掺杂层221和集电掺杂层223的步骤包括：在所述基区II基底上形成第一掩膜层，以所述第一掩膜层和第二伪栅极结构232为掩膜，在所述第一区域I鳍部202中形成第一掺杂层221，在所述第二伪栅极结构232两侧的集电区III鳍部202中形成集电掺杂层223；去除所述第一掩膜层。
本实施例中，所述在所述第一区域I鳍部202中形成第一掺杂层221的步骤包括：在所述第一区域I鳍部202中形成第一凹槽，所述第一凹槽在所述第一区域I鳍部201延伸方向上贯穿所述鳍部201；在所述第一凹槽中形成第一掺杂层221。
由于所述第一凹槽在所述第一区域I鳍部202延伸方向上贯穿所述鳍部202，则所述第一掺杂层221在所述第一区域I鳍部202延伸方向上贯穿所述鳍部201，从而使所述第一掺杂层221的密度较大，从而能够降低流经所述第一掺杂层221的电流密度，进而降低电流对所述第一掺杂层221的损伤。
本实施例中，所述在所述第二伪栅极结构232两侧的集电区III鳍部202中形成集电掺杂层223的步骤包括：在所述第二伪栅极结构232两侧的集电区III鳍部202中形成第三凹槽；在所述第三凹槽中形成集电掺杂层223。
具体的，在所述第一凹槽中形成第一掺杂层221和在所述第三凹槽中形成集电掺杂层223的工艺包括第一外延生长工艺，并在所述第一外延生长过程中对所述第一掺杂层221和集电掺杂层223进行第一原位掺杂，在所述第一掺杂层221中掺入第一掺杂离子。
本实施例中，所述第一掺杂层221和集电掺杂层223的材料为硅或硅锗。所述第一掺杂离子为硼离子或BF2-离子。在其他实施例中，所述第一掺杂层和集电掺杂层的材料还可以为硅或硅碳，所述第一掺杂离子为砷离子或磷离子。
本实施例中，形成所述基区II掺杂层222的步骤包括：在所述第一区域I和集电区III基底上形成第二掩膜层；以所述第二掩膜层和第一伪栅极结构231为掩膜，在所述第一伪栅极结构231两侧的基区II鳍部202中形成基区掺杂层222；去除所述第二掩膜层。
本实施例中，所述在所述第一伪栅极结构231两侧的基区II鳍部202中形成基区掺杂层222的步骤包括：在所述第一伪栅极结构231两侧的基区II鳍部202中形成第二凹槽；在所述第二凹槽中形成基区掺杂层222。
具体的，在所述第二凹槽中形成基区掺杂层222的工艺包括第二外延生长工艺，并在所述第二外延生长过程中对所述基区掺杂层222进行第二原位掺杂，在所述基区掺杂层222中掺入第二掺杂离子。
本实施例中，所述基区掺杂层222的材料为硅或硅碳。所述第二掺杂离子为砷离子或磷离子。在其他实施例中，所述基区掺杂层的材料还可以为硅或硅锗，所述第二掺杂离子为硼离子或BF2-离子。
需要说明的是，本实施例中，形成所述第一掺杂层221的过程中，所述第一区域I衬底200上具有隔离结构211，因此，所述第一掺杂层221仅位于所述第一区域I鳍部202表面，所述衬底200表面不具有第一掺杂层。在其他实施例中，所述形成方法还可以包括；去除所述第一区域衬底上的隔离结构，暴露出第一区域衬底表面；在所述第一区域鳍部和所述第一区域衬底表面形成第一掺杂层。所述第一掺杂层还位于所述第一区域衬底表面，能够进一步增加所述第一掺杂层与基底的接触面积，从而增加所述静电电荷从第一掺杂层流向所述基底的通道的横截面积，进而能够增加所述第一掺杂层承受电流的能力，因此，能够改善静电放电保护结构的性能。
后续在所述第一掺杂层221和第二掺杂层上形成介质层，所述介质层覆盖所述伪栅结构侧壁，并暴露出所述伪栅极结构顶部表面。
本实施例中，形成所述介质层的步骤如图12和图13所示。
请参考图12，在所述第一掺杂层221和第二掺杂层上形成初始介质层240，所述初始介质层240覆盖所述第一伪栅极结构231顶部和侧壁表面。
所述初始介质层240用于后续形成介质层。
本实施例中，所述初始介质层240的材料为氧化硅。在其他实施例中，所述初始介质层的材料还可以为氮氧化硅。
本实施例中，形成初始介质层240的工艺包括流体化学气相沉积工艺。
请参考图13，对所述初始介质层240(如图12所示)进行平坦化处理，暴露出所述伪栅极结构顶部表面，形成介质层241。
所述介质层241用于实现所形成静电放电保护结构与外部电路的电连接。
由于静电放电保护器件往往与MOS晶体管形成于同一芯片中，所述MOS晶体管包括栅极结构。本实施例中，在形成MOS晶体管时，需要通过所述平坦化处理去除所述栅极结构上的初始介质层，暴露出所述栅极结构顶部表面；在所述栅极结构顶部表面上形成金属化物。
需要说明的是，在对所述初始介质层240进行平坦化处理的过程中，由于所述第一伪栅极结构231对所述初始介质层240具有支撑作用，能够降低所述初始介质层240的平坦化速率，从而减小所述介质层241中的凹坑，进而在形成所述金属化物的过程中，减少所述凹坑中的金属材料，因此，所述形成方法能够提高所述介质层241的绝缘性，改善所形成静电放电保护结构性能。
综上，本发明实施例提供的静电放电保护结构的形成方法中，在所述第二区域基底上形成伪栅极结构，所述伪栅极结构能够在形成所述介质层的过程中，对介质层起支撑作用，从而减小形成介质层的平坦化工艺在介质层中形成的凹坑，进而提高所述介质层的绝缘性，改善静电放电保护结构性能。同时，所述第一区域基底上不具有伪栅极结构，从而能够使所述第一结构密度大于第二结构密度，进而使所述区域基底中第一掺杂层与所述基底的接触面积较大。所述静电放电保护结构在使用过程中，静电电荷输入所述第一掺杂层，之后从所述第一掺杂层流向第一区域基底，再从所述第一区域基底流入第二区域基底，之后从第二区域基底流入第二掺杂层，最后从所述第二掺杂层中流出。所述第一区域基底中第一掺杂层与所述基底的接触面积较大，能够使静电电荷从第一掺杂层流向第一区域基底的通道的横截面积增加，从而降低所述第一掺杂层中静电电荷的密度，进而减少静电电荷对所述第一掺杂层的损伤，因此，所述形成方法能够改善静电放电保护结构性能。
进一步，所述静电放电保护结构在使用过程中，静电电荷输入所述第一掺杂层，之后从所述第一掺杂层流向第一区域鳍部，再从所述第一区域鳍部流入第二区域鳍部，之后从第二区域鳍部流入第二掺杂层，最后从所述第二掺杂层中流出。对所述第一区域鳍部进行刻蚀，能够降低所述第一区域鳍部的高度，从而使静电电荷从第一掺杂层流入第一区域鳍部中，再从所述第一区域鳍部流入第二区域鳍部的过程中，静电电荷流经的通道长度较小，从而使所述第一鳍部的电阻较小，进而使静电电荷在所述第一区域鳍部中产生的热量较少，进而能够减少所述静电放电保护结构的损伤，改善静电放电保护结构性能。
相应的，请参考图13，本发明还提供一种静电放电保护结构的实施例，包括：基底，所述基底包括：第一区域I和第二区域，所述第一区域I和所述第二区域接触；位于所述第一区域I基底中的第一掺杂层221，所述第一掺杂层221用于输入静电电荷，所述第一掺杂层221具有第一结构密度；位于所述第二区域基底上的伪栅极结构；位于所述伪栅极结构以外的第二区域基底中的第二掺杂层，所述第二掺杂层具有第二结构密度，所述第二结构密度大于所述第一结构密度；位于所述第一掺杂层221和第二掺杂层222上的介质层241，所述介质层241覆盖所述伪栅结构侧壁，并暴露出所述伪栅极结构顶部表面。
本实施例中，所述第二区域包括：基区II和集电区III，所述集电区III与所述基区II接触。在其他实施例中，所述基底用于形成二极管，所述第二区域仅包括一个区域。
本实施例中，所述第一区域I为矩形，所述基区II为环形，所述基区II位于所述第一区域I外围且与所述第一区域I接触，所述集电区III为环形，所述集电区III位于所述基区II外围，且与所述基区II接触。
本实施例中，所述基底用于形成三极管，所述三极管用做静电放电器件。在其他实施例中，所述基底还可以用于形成二极管。
本实施例中，所述基底包括：衬底200和位于所述衬底200上的鳍部202，所述第一区域I鳍部202顶部表面低于所述第二区域II鳍部202顶部表面。
本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底的材料还可以为锗衬底或硅锗衬底。
本实施例中，所述第一区域I鳍部202顶部表面低于所述第二区域II鳍部202顶部表面。在其他实施例中，所述第一区域鳍部顶部表面还可以齐平于所述第二区域鳍部顶部表面。
本实施例中，所述第一区域I鳍部202的高度较低，能够减小电流流经第一区域I鳍部202的长度，从而能够减小电流对第一区域I鳍部202的损伤，进而改善所形成静电放电保护结构的性能。
本实施例中，所述鳍部202的材料为硅。在其他实施例中，所述鳍部的材料还可以为锗或硅锗。
所述静电放电保护结构还包括：位于所述第一区域I基底中的第一阱区241；位于所述基区II基底中的第二阱区242，所述第二阱区242与所述第一阱区241接触；位于所述集电区III基底中的第三阱区243，所述第三阱区243与所述第二阱区242接触。
本实施例中，所述第二阱区242还延伸至所述第三阱区243下方的集电区III衬底200中。
本实施例中，所述第一阱区241位于所述第一区域I初始鳍部201和所述第一区域I衬底200中；第二阱区242位于所述基区II初始鳍部201和所述基区衬底200中；所述第三阱区243位于所述集电区III初始鳍部201和所述集电区III衬底200中。
本实施例中，所述第一阱区241中具有第一离子，所述第一离子为P型离子，具体的，所述第一离子为硼离子或BF2-离子。在其他实施例中，所述第一离子还可以为N型离子。
本实施例中，所述第二阱区242中具有第二离子，所述第二离子为N型离子，具体的，所述第二离子为磷离子或砷离子。在其他实施例中，所述第二离子还可以为P型离子。
本实施例中，所述第三阱区243中具有第三离子，所述第三离子为P型离子，具体的，所述第三离子为硼离子或BF2-离子。在其他实施例中，所述第三离子还可以为N型离子。
所述静电放电保护结构还包括：位于所述第一区域I和第二区域衬底200上的隔离结构211，隔离结构211覆盖所述鳍部201部分侧壁。
本实施例中，所述隔离结构211的材料为氧化硅。
本实施例中，所述隔离结构211位于所述第一区域I、基区II和集电区III衬底200上。
本实施例中，所述第一区域I隔离结构211表面低于所述第二区域隔离结构211表面。
所述第一区域I隔离结构211的表面较低，有利于减小第一区域I鳍部202高度，从而减少电流流经的第一区域I鳍部200高度，从而减小电流对第一区域I鳍部202的损伤。
需要说明的是，如果所述第一区域I隔离结构211的深度过大，容易使后续形成的第一区域I鳍部202的高度过大，从而不容易降低电流对第一区域I鳍部202的损伤。因此，所述第一区域I隔离结构211的深度不宜过大。具体的，本实施例中，所述第一区域I隔离结构211的深度为200埃～700埃，所述基区II和集电区III隔离结构211的深度为400埃～900埃。
在其他实施例中，所述第一区域衬底上还可以不具有所述隔离结构，从而能够使第一掺杂层还位于所述第一区域衬底上，从而能够进一步增加所述第一掺杂层的面积，减小第一区域鳍部内局部电流密度过大引起的鳍部损伤。
在其他实施例中，所述集电区和基区隔离结构表面还可以与所述第二区域隔离结构表面齐平。
本实施例中，所述隔离结构211的材料为氧化硅、氮化硅或氮氧化硅。
在所述第二区域II基底上形成伪栅极结构，所述伪栅极结构能够对介质层起支撑作用，从而减小形成介质层中形成的凹坑，进而提高所述介质层的绝缘性，改善静电放电保护结构性能。
本实施例中，所述伪栅极结构横跨所述第二区域鳍部202，并位于所述第二区域I鳍部202部分顶部和侧壁表面。
本实施例中，所述伪栅极结构包括：横跨所述基区II鳍部202的第一伪栅极结构231，所述第一伪栅极结构231位于所述基区II鳍部202部分顶部和侧壁表面；横跨所述集电区III鳍部202的第二伪栅极结构232，所述第二伪栅极结构232位于所述集电区III鳍部202部分顶部和侧壁表面。
本实施例中，所述第一区域I基底上不具有伪栅极结构，从而能够使第一掺杂层的第一结构密度大于第二掺杂层的第二结构密度，进而使所述第一区域I基底中第一掺杂层221与所述基底的接触面积较大，从而能够增加所述静电电荷从所述第一掺杂层221流向所述基底的通道的横截面积，进而减小电流密度，降低电流对第一掺杂层221和第一区域I鳍部202的损伤。
本实施例中，所述第一伪栅结构231包括第一伪栅极；所述第二伪栅极结构232包括第二伪栅极。
所述第一伪栅极和所述第二伪栅极的材料为硅。在其他实施例中，所述第一伪栅极和所述第二伪栅极的材料为锗或硅锗。
在其他实施例中，所述第一伪栅结构和所述第二伪栅极结构还可以包括：伪栅介质层。
在其他实施例中，所述第一区域基底上还可以具有伪栅极结构，所述第一区域伪栅极结构的密度小于所述第二区域伪栅极结构的密度。所述伪栅极结构的密度指的是，伪栅极结构在衬底上的投影面积与所述伪栅极结构所在区域衬底面积之比。
所述第一结构密度为第一掺杂层221在所述衬底200上的投影图形面积与所述第一区域I衬底200的面积之比值；所述第二结构密度为第二掺杂层222在所述衬底200上的投影图形的面积与所述第二区域II衬底200的面积之比值。
在其他实施例中，所述基底为平面基底，所述第一结构密度为第一掺杂层在所述基底上的投影图形面积与所述基底面积之间的比值；所述第二结构密度为第二掺杂层子在所述基底上的投影图形的面积与所述第二区域基底的面积之比值。
所述静电放电保护结构在使用过程中，静电电荷输入所述第一掺杂层221，之后从所述第一掺杂层221流向第一区域I基底，再从所述第一区域I基底流入第二区域基底，之后从第二区域基底流入第二掺杂层222，最后从所述第二掺杂层222中流出。
不在所述第一区域I基底上形成伪栅极结构，能够使所述第一结构密度大于第二结构密度，进而使所述区域I基底中第一掺杂层221与所述基底的接触面积较大。所述第一区域I基底中第一掺杂层221与所述基底的接触面积较大，能够使静电电荷从第一掺杂层221流向第一区域I基底的通道的横截面积增加，从而降低所述第一掺杂层221中静电电荷的密度，进而减少静电电荷对所述第一掺杂层221的损伤，因此，所述形成方法能够改善静电放电保护结构性能。本实施例中，所述第一掺杂层221在所述第一区域I鳍部201延伸方向上贯穿所述鳍部202。
由于所述第一掺杂层221在所述第一区域I鳍部202延伸方向上贯穿所述鳍部202，从而使所述第一掺杂层221的密度较大，从而能够降低流经所述第一掺杂层221的电流密度，进而降低电流对所述第一掺杂层221的损伤。
本实施例中，所述静电放电结构在使用过程中，静电电荷输入所述第一掺杂层221中，之后，从所述第一掺杂层221流向所述第一区域I基底，再从所述第一区域I基底流向所述基区II基底，之后静电电荷分为从两条途径流出：一部分静电电荷流向所述基区掺杂层222，并从所述基区掺杂层222流出，剩余的静电电荷流向所述集电区III基底，从所述集电区III基底流向所述集电掺杂层223，进而从所述集电掺杂层223流出。由此可见，所述流经所述第一掺杂层221和第一区域I基底的静电电荷量最大，电流最大。本实施例中，所述第一结构密度较大，从而能够降低所述第一掺杂层221和第一区域I基底中的电流密度，降低静电电荷对第一掺杂层221和第一区域I鳍部202的损伤，进而提高静电放电保护结构的性能。
本实施例中，所述第一掺杂层221用于形成三级管的发射区，因此，当所述三级管用做静电放电保护器件时，所述第一掺杂层221与静电端相连，由于静电电荷较大，从而使流经所述第一掺杂层221的电流较大。增加所述第一掺杂层221面积能够有效降低流进所述第一掺杂层221的电流密度，从而减少电流对静电放电保护结构的损伤。
在其他实施例中，所述基底用于形成二极管，所述第一掺杂层还可以用做二极管的阳极。使所述第一掺杂层与静电电压连接，增加第一掺杂层的面积，可以减少流经所述第一掺杂层的电流密度。
本实施例中，所述第一掺杂层221位于所述第一区域I鳍部202中，且沿所述第一区域I鳍部202方向贯穿所述第一区域I鳍部202。
本实施例中，所述第一掺杂层211仅位于所述第一区域I鳍部202中，所述衬底200表面不具有第一掺杂层211。在其他实施例中，所述第一区域衬2表面也具有第一掺杂层。所述第一掺杂层还位于所述第一区域衬底表面，能够进一步增加所述第一掺杂层与基底的接触面积，从而增加所述静电电荷从第一掺杂层流向所述基底的通道的横截面积，进而能够增加所述第一掺杂层承受电流的能力，因此，能够改善静电放电保护结构的性能。
本实施例中，所述第一掺杂层221中具有第一掺杂离子，所述第一掺杂离子为P型离子，例如硼离子或BF2-离子。在其他实施例中，所述第一掺杂离子还可以为N型离子。
本实施例中，所述第二掺杂层包括：位于所述第一伪栅极结构231两侧的基区II基底中的基区掺杂层222，所述基区掺杂层222中具有第二掺杂离子；位于所述第二伪栅极结构232两侧的集电区III基底中的集电掺杂层223，所述集电掺杂层223中具有第三掺杂离子。
需要说明的是，本实施例中，所述第二区域包括：基区II和集电区III；所述第二掺杂层包括：基区掺杂层222和集电掺杂层223。第二掺杂层在所述衬底200上的投影图形的面积为基区掺杂层222在所述衬底200上的投影面积与集电掺杂层223在所述衬底200上的投影面积之和。所述第二区域衬底200的面积为所述基区II衬底200的面积与所述集电区III衬底200的面积之和。
本实施例中，所述基区掺杂层222位于所述第一伪栅极结构231两侧的基区II鳍部202中。
本实施例中，所述第二掺杂离子的导电类型与所述第一掺杂离子的导电类型相反。具体的，所述第二掺杂离子为N型离子，例如磷离子或砷离子。在其他实施例中，所述第二掺杂离子还可以为P型离子。
本实施例中，所述集电掺杂层223位于所述第二伪栅极结构232两侧的集电区III鳍部202中。
本实施例中，所述第三掺杂离子的导电类型与所述第一掺杂离子的导电类型相同。具体的，所述第三掺杂离子为P型离子，例如硼离子或BF2-离子。在其他实施例中，所述第三掺杂离子还可以为N型离子。
本实施例中，所述第一掺杂层221和集电掺杂层223为P型半导体，所述第一掺杂层221和集电掺杂层223的材料为硅或硅锗。所述第一掺杂离子和第三掺杂离子为硼离子或BF2-离子。在其他实施例中，所述第一掺杂层和集电掺杂层的材料还可以为硅或硅碳，所述第一掺杂离子和第三掺杂离子为砷离子或磷离子。
本实施例中，所述基区掺杂层222为N型半导体，所述基区掺杂层222的材料为硅或硅碳。所述第二掺杂离子为砷离子或磷离子。在其他实施例中，所述基区掺杂层的材料还可以为硅或硅锗，所述第二掺杂离子为硼离子或BF2-离子。
所述介质层241用于实现所形成三级管与外部电路的电连接。
由于所述第一伪栅极结构231对所述初始介质层240具有支撑作用，从而能够减小所述介质层241中的凹坑，进而减少所述凹坑中的金属材料，因此，所述形成方法能够提高所述介质层241的绝缘性，改善所形成静电放电保护结构性能。
综上，本发明实施例提供的静电放电保护结构中，所述第二区域基底上具有伪栅极结构，所述伪栅极结构能够减小所述介质层中的凹坑，进而提高所述介质层的绝缘性，改善静电放电保护结构性能。同时，所述第一区域基底上不具有伪栅极结构，从而能够使所述第一结构密度大于所述第二结构密度，进而使所述第一区域基底中第一掺杂层与所述基底的接触面积较大。所述静电放电保护结构在使用过程中，静电电荷输入所述第一掺杂层中，之后从所述第一掺杂层流向第一区域基底，再从所述第一区域基底流入第二区域基底，之后从第二区域基底流入第二掺杂层，最后从所述第二掺杂层中流出。所述第一区域基底中第一掺杂层与所述基底的接触面积较大，能够使静电电荷从第一掺杂层流向第一区域基底的通道的横截面积增加，从而能够降低所述第一掺杂层中的电流密度，进而减少电流对所述第一掺杂层和第一区域基底的损伤，因此，所述形成方法能够改善静电放电保护结构性能。
进一步，所述静电放电保护结构在使用过程中，静电电荷输入所述第一掺杂层，之后从所述第一掺杂层流向第一区域鳍部，再从所述第一区域鳍部流入第二区域鳍部，之后从第二区域鳍部流入第二掺杂层，最后从所述第二掺杂层中流出。由于所述第一区域鳍部顶部表面低于所述第二区域鳍部顶部表面，静电电荷从第一掺杂层流入第一区域鳍部中，再从所述第一区域鳍部流入第二区域鳍部的过程中，静电电荷在第一区域鳍部中流经的通道长度较小，从而使所述第一鳍部的电阻较小，进而使静电电荷在所述第一区域鳍部中产生的热量较少，因此，所述静电放电保护结构能够减少所述第一区域鳍部的损伤，改善静电放电保护结构性能。
进一步，所述静电放电保护结构在使用过程中，静电电荷输入所述第一掺杂层，之后从所述第一掺杂层流向第一区域基底，再从所述第一区域基底流入第二区域基底，之后从第二区域基底流入第二掺杂层，最后从所述第二掺杂层中流出。所述第一掺杂层还位于所述第一区域衬底表面，能够进一步增加所述第一掺杂层与基底的接触面积，从而增加所述静电电荷从第一掺杂层流向所述基底的通道的横截面积，进而能够增加所述第一掺杂层和第一区域基底承受电流的能力，因此，能够改善静电放电保护结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种静电放电保护结构，其特征在于，包括：
基底，所述基底包括：衬底；第一区域和第二区域，所述第一区域和所述第二区域接触；位于所述第一区域和所述第二区域衬底上的鳍部；所述第二区域鳍部顶部表面低于所述第一区域鳍部顶部表面；
位于所述第一区域基底中的第一掺杂层，所述第一掺杂层用于输入静电电荷，所述第一掺杂层具有第一结构密度；
位于所述第二区域基底上的伪栅极结构；
位于所述伪栅极结构以外的第二区域基底中的第二掺杂层，所述第二掺杂层具有第二结构密度，所述第一结构密度大于所述第二结构密度；所述第一结构密度为：第一掺杂层在所述衬底上的投影面积与所述第一区域衬底面积之比值；所述第二结构密度为第二掺杂层在所述衬底上的投影面积与所述第二区域衬底面积之比值；
位于所述第一掺杂层和第二掺杂层上的介质层，所述介质层覆盖所述伪栅结构侧壁，并暴露出所述伪栅极结构顶部表面。
2.如权利要求1所述的静电放电保护结构，其特征在于，所述第一掺杂层位于所述第一区域鳍部中，并沿第一区域鳍部延伸方向贯穿所述第一区域鳍部；所述伪栅极结构横跨所述第二区域鳍部，所述伪栅极结构位于所述第二区域鳍部部分侧壁和顶部表面；所述第二掺杂层位于所述伪栅极结构两侧的第二区域鳍部中。
3.如权利要求2所述的静电放电保护结构，其特征在于，所述第一掺杂层还位于所述第一区域衬底表面。
4.如权利要求2所述的静电放电保护结构，其特征在于，所述第一区域和第二区域衬底上具有隔离结构，所述隔离结构覆盖所述鳍部部分侧壁，所述第一区域隔离结构表面低于所述第二区域隔离结构表面。
5.如权利要求1所述的静电放电保护结构，其特征在于，所述第二区域为环形，且位于所述第一区域外围。
6.如权利要求1所述的静电放电保护结构，其特征在于，所述第一掺杂层与第二掺杂层的导电类型不相同。
7.如权利要求1所述的静电放电保护结构，其特征在于，所述第二区域包括相互接触的基区和集电区，所述基区位于所述集电区和第一区域之间。
8.如权利要求7所述的静电放电保护结构，其特征在于，所述第二掺杂层包括：位于所述基区基底中的基区掺杂层；位于所述集电区基底中的集电掺杂层，所述集电掺杂层的导电类型与所述第一掺杂层的导电类型相同，且与所述基区掺杂层的导电类型不同。
9.如权利要求7所述的静电放电保护结构，其特征在于，所述伪栅极结构包括：位于所述基区基底上的第一伪栅极结构，以及位于所述集电区基底上的第二伪栅极结构；或者所述伪栅极结构包括：位于所述基区基底上的第一伪栅极结构，或者位于所述集电区基底上的第二伪栅极结构。
10.如权利要求9所述的静电放电保护结构，其特征在于，所述第一伪栅极结构和第二伪栅极结构的材料包括：多晶硅、多晶锗或多晶硅锗。
11.如权利要求8所述的静电放电保护结构，其特征在于，还包括：位于所述第一区域基底中的第一阱区；位于所述基区的基底中的第二阱区，所述第二阱区与所述第一阱区相接触；位于所述集电区的基底中的第三阱区，所述第三阱区与所述第二阱区接触；所述第一阱区和第三阱区中具有P型掺杂离子，所述第二阱区中具有N型离子；所述第一掺杂层位于所述第一阱区内，所述基区掺杂层位于所述第二阱区内，所述集电掺杂层位于所述第三阱区内，所述第一掺杂层和集电掺杂层为P型半导体，所述基区掺杂层为N型半导体。
12.一种静电放电保护结构的形成方法，其特征在于，包括：
提供基底，所述基底包括：衬底；第一区域和第二区域，所述第一区域和第二区域相接触；位于所述第一区域和第二区域衬底上的鳍部；所述第一区域鳍部顶部表面低于所述第二区域鳍部顶部表面；
在所述第二区域基底上形成伪栅极结构；
在所述伪栅极结构以外的第二区域基底中形成第二掺杂层，所述第二掺杂层用于输入静电电荷，所述第二掺杂层具有第二结构密度；
在所述第一区域基底中形成第一掺杂层，所述第一掺杂层具有第一结构密度，所述第一结构密度大于所述第二结构密度；所述第一结构密度为：第一掺杂层在所述衬底上的投影面积与所述第一区域衬底面积之比值；所述第二结构密度为第二掺杂层在所述衬底上的投影面积与所述第二区域衬底面积之比值。
13.如权利要求12所述的静电放电保护结构的形成方法，其特征在于，所述形成方法还包括：在所述第一区域和第二区域衬底上形成隔离结构，所述隔离结构覆盖所述鳍部部分侧壁，所述第一区域隔离结构表面低于所述第二区域隔离结构表面。
14.如权利要求13所述的静电放电保护结构的形成方法，其特征在于，形成所述鳍部和隔离结构的步骤包括：提供衬底，所述第一区域和第二区域衬底上具有初始鳍部；在所述衬底上形成初始隔离结构，所述初始隔离结构覆盖所述初始鳍部部分侧壁；对所述第一区域初始隔离结构进行刻蚀，降低所述第一区域初始隔离结构的高度，形成隔离结构；对所述第一区域初始隔离结构进行刻蚀之后，对所述第一区域初始鳍部进行刻蚀，降低第一区域初始鳍部的高度，形成鳍部。
15.如权利要求14所述的静电放电保护结构的形成方法，其特征在于，形成所述基底和隔离结构之后，形成所述第一掺杂层的步骤包括：在所述第一区域鳍部中形成第一凹槽，所述第一凹槽在所述第一区域鳍部延伸方向上贯穿所述第一区域的鳍部；在所述第一凹槽中形成第一掺杂层。
16.如权利要求13所述的静电放电保护结构的形成方法，其特征在于，形成所述隔离结构的步骤包括：在所述第一区域和第二区域的衬底上形成初始隔离层，所述初始隔离层覆盖所述鳍部部分侧壁；去除所述第一区域衬底上的初始隔离结构，形成隔离结构。
17.如权利要求16所述的静电放电保护结构的形成方法，其特征在于，所述第一掺杂层还位于所述第一区域衬底表面；形成所述第一掺杂层的步骤包括：在所述第一区域鳍部中形成第一凹槽，所述第一凹槽沿第一区域鳍部延伸方向贯穿所述第一区域鳍部；在所述第一凹槽中、所述第一区域鳍部侧壁和所述第一区域衬底表面形成第一掺杂层。
18.如权利要求12所述的静电放电保护结构的形成方法，其特征在于，还包括：在所述第一掺杂层和第二掺杂层上形成介质层；形成所述介质层的步骤包括：在所述第一掺杂层和第二掺杂层上形成初始介质层，所述初始介质层覆盖所述伪栅极结构侧壁和顶部表面；对所述初始介质层进行平坦化处理，去除所述伪栅极结构上的初始介质层，形成介质层。
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