CN111200016A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN111200016A
CN111200016A CN201811368055.2A CN201811368055A CN111200016A CN 111200016 A CN111200016 A CN 111200016A CN 201811368055 A CN201811368055 A CN 201811368055A CN 111200016 A CN111200016 A CN 111200016A
Authority
CN
China
Prior art keywords
fin
substrate
region
layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811368055.2A
Other languages
English (en)
Other versions
CN111200016B (zh
Inventor
周飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201811368055.2A priority Critical patent/CN111200016B/zh
Priority to US16/601,912 priority patent/US11145756B2/en
Publication of CN111200016A publication Critical patent/CN111200016A/zh
Priority to US17/470,104 priority patent/US11631767B2/en
Application granted granted Critical
Publication of CN111200016B publication Critical patent/CN111200016B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，包括用于形成阱区的第一区域以及用于形成漂移区的第二区域，所述第一区域和第二区域相邻接；图形化所述基底，形成衬底以及凸出于所述衬底的鳍部，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部、以及位于所述第二区域的第二鳍部，所述第二鳍部数量大于所述第一鳍部数量。本发明实施例通过增加所述第二鳍部的数量，相应增加了电流从漏区流向源区的流通路径长度，从而减小电流流通路径上的压降，进而提高LDMOS的击穿电压，以改善LDMOS的器件性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体芯片的运用越来越广泛，导致半导体芯片受到静电损伤的因素也越来越多。在现有的芯片设计中，常采用静电放电(ESD，Electrostatic Discharge)保护电路以减少芯片损伤。现有的静电放电保护电路的设计和应用包括：栅接地的N型场效应晶体管(Gate Grounded NMOS，简称GGNMOS)保护电路、可控硅(Silicon Controlled Rectifier，简称SCR)保护电路、横向双扩散场效应晶体管(Lateral Double Diffused MOSFET，简称LDMOS)保护电路、双极结型晶体管(Bipolar Junction Transistor，简称BJT)保护电路等。其中，LDMOS由于能承受更高的击穿电压而被广泛运用于ESD保护。
随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。平面LDMOS已无法满足技术需求，逐渐开始向具有更高功效的三维立体式的晶体管过渡，如引入鳍式场效应晶体管。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，改善LDMOS的器件性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成阱区的第一区域以及用于形成漂移区的第二区域，所述第一区域和第二区域相邻接；图形化所述基底，形成衬底以及凸出于所述衬底的鳍部，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部、以及位于所述第二区域的第二鳍部，所述第二鳍部数量大于所述第一鳍部数量。
相应的，本发明实施例还提供一种半导体结构，包括：衬底，包括用于形成阱区的第一区域以及用于形成漂移区的第二区域，所述第一区域和第二区域相邻接；鳍部，凸出于所述衬底，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部、以及位于所述第二区域的第二鳍部，所述第二鳍部数量大于所述第一鳍部数量。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例图形化基底以形成衬底和凸出于所述衬底的鳍部后，使形成于第一区域和第二区域交界处的第二鳍部数量大于形成于第二区域的第一鳍部数量；在LDMOS中，栅极结构通常形成于所述第一区域和第二区域交界处，且覆盖所述第一鳍部的部分顶部以及所述第一鳍部位于所述第二区域一侧的部分侧壁，器件的源区通常形成于栅极结构一侧的第一鳍部内，漏区通常形成于栅极结构另一侧的第二鳍部内，当器件导通时，电流从漏区流出并流向源区，且所述多个第二鳍部均起到分流作用，由于越靠近所述第二区域的边界，该位置处的第二鳍部至第一鳍部的距离就越大，电流流通路径长度相应越长，因此与所述第一鳍部和第二鳍部一一对应的方案相比，本发明实施例通过增加所述第二鳍部的数量，以增加部分区域的电流从漏区流向源区的流通路径长度，从而减小电流流通路径上的压降，进而提高LDMOS的击穿电压(BVDS)，以改善LDMOS的器件性能。
可选方案中，在与所述鳍部延伸方向相垂直的方向上，所述第二区域包括中心区域以及位于所述中心区域两侧的边缘区域，形成所述第二鳍部的步骤包括：图形化所述第二区域的基底，形成位于所述中心区域的第一衬底和凸出于所述第一衬底的多个中心鳍部、以及位于所述边缘区域的第二衬底和凸出于所述第二衬底的至少一个边缘鳍部，相邻所述中心鳍部之间的区域为第一凹槽，所述边缘区域与相邻所述中心鳍部以及第一衬底之间的区域为第二凹槽，所述第一凹槽深度小于所述第二凹槽深度；与所述边缘区域的第二衬底相比，所述中心区域中第一衬底的体积占比更高，因此形成于所述中心区域的器件散热性能更好，相应增强了漏区所产生热量的散发效果，从而改善了器件的自发热效应(self-heating effect)，使得LDMOS的器件性能得到进一步的改善。
可选方案中，在与所述鳍部延伸方向相垂直的方向上，所述第二鳍部宽度大于第一鳍部宽度，通过增大所述第二鳍部的宽度，以增大所述第二鳍部和衬底的接触面面积，相应增强了漏区产生的热量向衬底内的散发效果，相应改善了器件的自发热效应，使得LDMOS的器件性能得到进一步的改善。
附图说明
图1是一种半导体结构的结构示意图；
图2至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图15至图18是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图；
图19至图25是本发明半导体结构的形成方法再一实施例中各步骤对应的结构示意图。
具体实施方式
目前，在LDMOS中引入了鳍式场效应晶体管后，LDMOS的器件性能依旧较差。现结合一种半导体结构分析其器件性能下降的原因。
参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构包括：衬底，包括用于形成阱区的第一区域10a以及用于形成漂移区的第二区域10b，所述第一区域10a和第二区域10b相邻接；鳍部(未标示)，凸出于所述衬底10，所述鳍部包括位于所述第一区域10a和第二区域10b交界处的第一鳍部11、以及位于所述第二区域10b的第二鳍部12；栅极结构20，位于所述第一区域10a和第二区域10b的交界处，所述栅极结构20覆盖所述第一鳍部11的部分顶部、以及所述第一鳍部11位于所述第二区域10b一侧的部分侧壁。
在LDMOS中，源区通常位于栅极结构20一侧的第一鳍部11内，漏区通常位于栅极结构20另一侧的第二鳍部12内；当器件导通时，电流I从漏区流向源区。随着图形特征尺寸(critical dimension，CD)的不断缩小，所述第一鳍部11至第二鳍部12的距离不断减小，从而导致电流I的流通路径缩短，该路径上的压降相应增加，进而导致LDMOS的击穿电压下降。
为了解决所述技术问题，本发明实施例使第二鳍部数量大于第一鳍部数量，由于越靠近第二区域的边界，该位置处的第二鳍部至第一鳍部的距离就越大，电流流通路径长度相应越长，因此与所述第一鳍部和第二鳍部一一对应的方案相比，增加了电流从漏区流向源区的路径长度，从而减小电流流通路径上的压降，进而提高LDMOS的击穿电压，以改善LDMOS的器件性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图2和图3，图2是俯视图，图3是图2分别沿AA1割线和BB1割线的剖视图，提供基底100a，包括用于形成阱区的第一区域I以及用于形成漂移区的第二区域II，所述第一区域I和第二区域II相邻接。
所述基底100a用于为后续形成衬底和鳍部提供工艺基础。
本实施例中，所述基底100a的材料为硅。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
本实施例中，所述基底用于形成LDMOS，因此，所述形成方法还包括：通过第一掺杂处理，在所述第一区域I的基底100a内形成阱区(图未示)；通过第二掺杂处理，在所述第二区域II的基底100a内形成漂移区(图未示)，且所述第二掺杂处理和第一掺杂处理的掺杂离子类型不同。
需要说明的是，所述第一区域I指向第二区域II的方向为第一方向(如图2中x1x2方向所示)，与所述第一方向相垂直的方向为第二方向(如图2中y1y2方向所示)，所述第二区域II沿所述第二方向包括中心区域100c(如图3所示)以及位于所述中心区域100c两侧的边缘区域100e(如图3所示)。其中，所述边缘区域100e指的是在所述第二方向上靠近所述第二区域II边界处的区域。
结合参考图4至图12，图形化所述基底100a(如图2所示)，形成衬底100(如图10所示)以及凸出于所述衬底100的鳍部110(如图10所示)，所述鳍部110包括位于所述第一区域I和第二区域II交界处的第一鳍部111(如图10所示)、以及位于所述第二区域II的第二鳍部112(如图10所示)，所述第二鳍部112的数量大于所述第一鳍部111的数量。
本实施例中，所述鳍部110沿所述第一方向(如图2中x1x2方向所示)延伸，所述第一鳍部111和第二鳍部112的数量均为多个，且所述多个第一鳍部111沿所述第二方向(如图2中y1y2方向所示)平行排列，所述多个第二鳍部112沿所述第二方向平行排列。
所述第二鳍部112的数量大于所述第一鳍部111的数量。与位于所述中心区域100c(如图3所示)的第二鳍部112相比，位于所述边缘区域100e的第二鳍部112至所述第一鳍部111的距离更大，且在所述第二方向上越靠近所述第二区域II的边界，该位置处的第二鳍部112至第一鳍部111的距离就越大。
在LDMOS中，栅极结构通常形成于所述第一区域I和第二区域II交界处，且覆盖所述第一鳍部111的部分顶部以及所述第一鳍部111位于第二区域II一侧的部分侧壁，源区形成于所述栅极结构一侧的第一鳍部111内，漏区形成于所述栅极结构另一侧的第二鳍部112内。当器件导通时，电流由漏区流向源区，且所述多个第二鳍部112均起到分流作用；由于越靠近所述第二区域II的边界，该位置处的第二鳍部112至第一鳍部111的距离就越大，电流流通路径长度则越大，例如：所述边缘区域100e器件导通时的电流流通路径(如图10中虚线箭头s1所示)长度大于所述中心区域100c器件导通时的电流流通路径(如图10中点划线箭头s2所示)长度。
为此，与第一鳍部和第二鳍部一一对应的方案相比，本实施例增加了电流从漏区流向源区的流通路径长度，从而减小电流流通路径上的压降，进而提高LDMOS的击穿电压，使得LDMOS的器件性能得到改善。
所述第二鳍部112和第一鳍部111的数量比值不宜过小，也不宜过大。如果所述比值过小，则提高LDMOS击穿电压的效果相应变差；如果所述比值过大，则所述第二鳍部112的阻值相应变大，容易导致开启电流(Ion)变小，从而影响器件的正常性能。为此，本实施例中，所述第二鳍部112数量为所述第一鳍部111数量的1.25倍至3倍，例如为1.5倍。
在一些具体实施例中，例如：所述第二鳍部112数量的数量为6个，所述第一鳍部111的数量为4个。
如图9所示，本实施例中，所述基底100a上形成有分立的鳍部掩膜层200，通过所述鳍部掩膜层200，以定义所述鳍部110的位置、数量、形貌和尺寸。因此，通过在所述第一区域I和第二区域II形成不同数量的鳍部掩膜层200，从而使第二鳍部112数量大于第一鳍部111数量，工艺简单且工艺兼容性较高。
所述鳍部掩膜层200的材料为硬掩膜材料。所述鳍部掩膜层200的材料可以为氮化硅、氧化硅、氮氧化硅、碳氧化硅、无定形碳、碳氮氧化硅或者它们的叠层。本实施例中，所述鳍部掩膜层200的材料为氮化硅。
本实施例中，为了适应图形特征尺寸的不断缩小，采用自对准双重图形化(self-aligned double patterning，SADP)工艺形成所述鳍部掩膜层200。
如图12所示，本实施例中，形成所述第二鳍部112的步骤包括：图形化所述第二区域II的基底100a(如图9所示)，形成位于所述中心区域100c的第一衬底102和凸出于第一衬底102的多个中心鳍部112c、以及位于所述边缘区域100e的第二衬底101和凸出于第二衬底101的至少一个边缘鳍部112e；其中，相邻所述中心鳍部112c之间的区域为第一凹槽105，所述边缘鳍部112e两侧的区域为第二凹槽106，所述第一凹槽105深度H1(如图6所示)小于所述第二凹槽106深度H2(如图11所示)。
与所述边缘区域100e的器件相比，所述中心区域100c的器件散热难度更高，而且增加所述第二鳍部112数量后，漏区产生的热量相应增大，因此通过使所述第一凹槽105的深度H1小于所述第二凹槽106的深度H2，增加了所述中心区域100c中第一衬底102的体积占比，从而提高所述中心区域100c器件的散热性能，相应增强了漏区所产生热量的散发效果，进而改善了器件的自发热效应，使得LDMOS的器件性能得到进一步的改善。
而所述第二凹槽106的深度H2较大，当后续在所述鳍部110露出的衬底100上形成隔离结构后，所述边缘区域100e的隔离结构厚度较大，从而使得所述隔离结构总体仍具有较好的隔离效果，有利于降低器件漏电流变大的概率。
以下结合附图，对形成所述衬底100和鳍部110的步骤做详细说明。
参考图4，在所述基底100a上形成掩膜材料层200a；在所述掩膜材料层200a上形成核心层210；在所述核心层210的侧壁上形成掩膜侧墙220。
所述掩膜材料层200a用于为后续形成鳍部掩膜层提供工艺基础。为此，本实施例中，所述掩膜材料层200a的材料为氮化硅。
所述核心层210用于定义后续相邻鳍部的间距，且用于所述掩膜侧墙220的形成提供工艺基础。
所述核心层210为易于被去除的材料，且后续去除所述核心层210的工艺对所述掩膜材料层200a和掩膜侧墙220的损耗较小。为此，所述核心层210的材料可以为无定形硅、无定形碳、无定形锗、多晶硅、有机介电层(organic dielectric layer，ODL)材料、介电抗反射涂层(dielectric anti-reflective coating，DARC)材料、底部抗反射涂层(bottomanti-reflective coating，BARC)材料。本实施例中，根据实际情况，所述核心层210的材料为无定形碳。
所述掩膜侧墙220用于作为后续图形化所述掩膜材料层200a的掩膜，且还可用于作为后续图形化所述基底100a的掩膜。为此，本实施例中，所述掩膜侧墙220的材料为氮化硅。在其他实施例中，根据所述核心层的材料，所述掩膜侧墙的材料还可以为氧化硅、氮氧化硅、氮化碳、碳化硅、碳氧化硅、碳氮化硅、碳氮氧化硅或氮化硼。
参考图5，在所述核心层210和掩膜侧墙220露出的掩膜材料层200a上形成牺牲层230；形成至少覆盖所述边缘区域100e牺牲层230的图形层240，所述图形层240内形成有露出所述中心区域100c牺牲层230的图形开口245。
所述牺牲层230用于为所述图形层240的形成提供工艺平台。
所述牺牲层230为易于被去除的材料，且后续去除所述牺牲层230的工艺对所述核心层210、掩膜材料层200a和掩膜侧墙220的损耗较小，即所述牺牲层230与所述核心层210、掩膜材料层200a和掩膜侧墙220的刻蚀选择比较高。
本实施例中，所述牺牲层230的材料为底部抗反射涂层材料。所述牺牲层230用于为所述图形层240的形成提供平坦面，从而提高所述图形层240的形貌质量、位置精确度和尺寸精度；而且，去除底部抗反射涂层材料的工艺较为简单，工艺风险较低。在其他实施例中，根据实际情况，所述牺牲层的材料还可以为氧化硅、氮化硅或氮氧化硅。
本实施例中，所述图形层240的材料为光刻胶，从而简化形成所述图形层240的工艺难度。其中，所述牺牲层230能够减小曝光时的反射效应，有利于提高曝光均匀性，因此所述图形层240的形貌质量较好，所述图形开口245的位置精确度和尺寸精度较高。
需要说明的是，由于所述牺牲层230与所述核心层210、掩膜侧墙220的刻蚀选择比较高，因此只要使所述图形层240覆盖所述边缘区域100e的牺牲层230即可，相应增大了形成所述图形开口245的工艺窗口、降低对所述图形开口245的尺寸精度以及光刻工艺对准精度的要求。
本实施例中，所述图形层240还覆盖所述边缘区域100e的部分核心层210。在其他实施例中，所述图形层还可以覆盖所述中心区域的核心层和掩膜侧墙，仅露出所述中心区域的牺牲层。
还需要说明的是，为了避免后续制程对第一鳍部的形成产生影响，所述图形层还覆盖所述第一区域I以及所述第一区域I和第二区域II的交界处。
参考图6，以所述图形层240、核心层210和掩膜侧墙220为掩膜，依次刻蚀所述牺牲层230、掩膜材料层220a和部分厚度基底100a，在所述中心区域100c的基底100a内形成所述第一凹槽105。
所述第一凹槽105用于为后续形成第二鳍部提供工艺基础。其中，所述第一凹槽105的深度H1用于定义后续第二鳍部的高度，且所述第一凹槽105侧壁为后续相邻两个第二鳍部的侧壁。
需要说明的是，所述第一凹槽105的深度H1不宜过小，也不宜过大。如果所述深度H1过大，则增加所述中心区域100c中第一衬底的体积占比的效果较差，从而降低器件工作时漏区所产生热量的散发效果，不利于改善中心区域100c器件的散热性能；如果所述深度H1过小，则后续所形成隔离结构的厚度容易过小，容易引起器件漏电流变大的问题。为此，本实施例中，所述第一凹槽105的深度H1为
Figure BDA0001869118700000081
至
Figure BDA0001869118700000082
参考图7，形成所述第一凹槽105后，去除所述图形层240(如图6所示)、核心层210(如图6所示)和牺牲层230(如图6所示)。
通过去除所述图形层240、核心层210和牺牲层230，从而为后续图形化所述掩膜材料层200a的步骤提供工艺基础。
参考图8，去除所述图形层240(如图6所示)、核心层210(如图6所示)和牺牲层230(如图6所示)后，在所述第一凹槽105(如图7所示)内形成填充层250。
所述填充层250在后续图形化所述基底100a的过程中对所述第一凹槽105底部的基底100a起到保护作用，从而避免后续工艺对所述第一凹槽105的深度H1(如图6所示)造成影响。
本实施例中，所述填充层250的材料为底部抗反射涂层材料。通过选用底部抗反射涂层材料，有利于提高所述填充层250在所述第一凹槽105内的填充效果，且有利于降低形成所述填充层250的工艺难度、以及后续去除所述填充层250的工艺难度。在其他实施例中，根据实际情况，所述填充层的材料还可以为氧化硅、氮化硅或氮氧化硅。
具体地，结合涂覆工艺和回刻工艺，使所述填充层250露出所述掩膜材料层220a，从而为后续图形化所述掩膜材料层220a提供工艺基础。
本实施例中，所述填充层250顶部和掩膜材料层220a顶部相齐平。在其他实施例中，所述填充层顶部还可以低于所述掩膜材料层顶部，所述填充层的厚度只要足以对所述第一凹槽底部的基底起到保护作用即可。
参考图9，形成所述填充层250后，以所述掩膜侧墙220为掩膜，刻蚀所述掩膜材料层200a(如图8所示)，刻蚀后的剩余掩膜材料层200a作为鳍部掩膜层200。
由前述可知，所述第一凹槽105(如图7所示)的位置与所述中心区域100c的牺牲层230(如图5所示)相对应，因此，形成所述鳍部掩膜层200后，所述第一凹槽105侧壁与相邻两个鳍部掩膜层200的侧壁相齐平。
需要说明的是，所述第一凹槽105内形成有填充层250，因此刻蚀所述掩膜材料层200a的工艺对所述第一凹槽105底部基底100a造成损耗的概率较低。
结合参考图10和图11，图10是俯视图(仅示意出衬底和鳍部)，图11是图10分别沿CC1割线和DD1割线的剖视图，以所述鳍部掩膜层200和填充层150为掩膜，刻蚀所述基底100a(如图9所示)，在所述边缘区域100e的基底100a内形成所述第二凹槽106。
本实施例中，在形成所述第二凹槽106后，剩余基底100a用于作为衬底100，位于所述衬底100上的凸起用于作为鳍部110。
具体地，在所述第二区域II中，位于所述中心区域100c的衬底100为第一衬底102，位于所述边缘区域100e的衬底为第二衬底101，且所述第二凹槽106靠近所述中心区域100c一侧的侧壁即为所述中心区域100c和边缘区域100e的交界处。其中，所述第一凹槽105(如图7所示)的底面即为所述第一衬底102顶面，所第二凹槽106底面即为所述第二衬底101顶面。
需要说明的是，在形成所述第二凹槽106的过程中，不仅刻蚀所述第二区域II的基底100a，还刻蚀所述第一区域I的基底100a，因此所述第二凹槽106还形成于所述第一区域I的基底100a内，所述鳍部100相应还形成于所述第一区域I的衬底100上，且所述第一区域I的衬底100即为所述第二衬底101。
本实施例中，所述鳍部110包括位于所述第一区域I和第二区域II交界处的第一鳍部111、以及位于所述第二区域II的第二鳍部112。相应的，相邻所述第一鳍部111之间的区域也为所述第二凹槽106。
本实施例中，由于所述第二区域II的鳍部掩膜层200数量大于所述第一区域I和第二区域II交界处的鳍部掩膜层200数量，因此所述第二鳍部112数量大于所述第一鳍部111数量。
本实施例中，所述第二鳍部112包括位于所述第一衬底102上的多个中心鳍部112c、以及位于所述第二衬底101上的至少一个边缘鳍部112e。所述第二凹槽106的深度H2用于定义所述边缘鳍部112e和第一鳍部111的高度。
因此，所述第二凹槽106的深度H2不宜过小，也不宜过大。如果所述深度H2过小，则后续隔离结构的厚度容易过小，容易引起漏电流变大的问题；如果所述深度H2过大，则所述第二衬底101的厚度过小，后续隔离结构的厚度相应过大，隔离结构的材料通常为氧化硅，氧化硅的导热系数小于硅的导致系数，因此容易降低所述边缘区域100e器件的散热性能。为此，本实施例中，所述第二凹槽106的深度H2为
Figure BDA0001869118700000101
至
Figure BDA0001869118700000102
本实施例中，所述第一衬底102一侧的第二衬底101上仅形成有一个边缘鳍部112e，因此所述边缘鳍部112e两侧的区域为所述第二凹槽106。在其他实施例中，当所述第一衬底一侧的第二衬底上形成有多个边缘鳍部时，所述第二凹槽还可以为相邻边缘鳍部之间的区域。
需要说明的是，如图6所示，所述掩膜侧墙220形成于所述核心层210的侧壁上，且相邻所述第一凹槽105之间的核心层210在形成所述第二凹槽106之前被去除；因此，如图11所示，以所述鳍部掩膜层200和填充层250为掩膜刻蚀所述基底100a的步骤中，还会刻蚀相邻所述填充层250之间的基底100a。
相应的，在形成所述第二凹槽106后，相邻所述第一凹槽105之间的第一衬底102内形成有第三凹槽107，所述第三凹槽107侧壁和相邻两个中心鳍部112c的侧壁相齐平，且所述第三凹槽107底部和第二凹槽106底部相齐平。
为此，本实施例中，所述第三凹槽107深度即为所述第二凹槽106深度H2和所述第一凹槽105深度H1(如图6所示)的差值。
其中，所述第三凹槽107的形成，使得所述中心区域100e中部分区域的隔离结构厚度较大，有利于进一步降低器件漏电流变大的概率。
参考图12，图12是基于图11的剖视图，形成所述衬底100和鳍部110后，去除所述填充层250(如图11所示)。
去除所述填充层250，从而为后续工艺提供工艺基础。
参考图13，去除所述填充层250后，还包括：在所述鳍部110(如图10所示)露出的衬底100上形成隔离结构103，所述隔离结构103顶部低于所述鳍部110顶部，且所述隔离结构103覆盖所述鳍部110的部分侧壁。
所述隔离结构103用于对相邻器件起到隔离作用。本实施例中，所述隔离结构103的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
其中，在形成所述隔离结构103后，还包括去除所述鳍部掩膜层200(如图12所示)，从而为后续形成栅极结构提供工艺基础。
需要说明的是，本实施例中，所述第一衬底102内还形成有第三凹槽107(如图12所示)，因此所述隔离结构103还形成于所述第三凹槽107内。
参考图14，图14是基于图13的俯视图(未示意出隔离结构)，形成位于所述第一区域I和第二区域II交界处的栅极结构120，所述栅极结构120覆盖所述第一鳍部111的部分顶部、以及所述第一鳍部111位于所述第二区域II一侧的部分侧壁。
本实施例中，根据工艺需求，所述栅极结构120可以为多晶硅栅结构(poly gate)，也可以为金属栅结构(metal gate)。
需要说明的是，后续制程还包括：在所述栅极结构120一侧的第一鳍部111内形成源区，在所述栅极结构120另一侧的第二鳍部112内形成漏区。对所述源区和漏区的具体描述，本实施例在此不再赘述。
图15至图18是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：在形成所述第二凹槽1060(如图16所示)之后，形成所述第一凹槽1050(如图17所示)。
具体地，参考图15，形成核心层2100、掩膜侧墙2200和牺牲层2300后，形成覆盖所述中心区域100c的图形层2400。
参考图16，以所述图形层2400为掩膜，去除所述边缘区域1000e的核心层2100和牺牲层2300；去除所述边缘区域1000e的核心层2100和牺牲层2300后，以所述图形层2400和掩膜侧墙2200为掩膜，依次刻蚀所述掩膜材料层2000a和部分厚度的基底1000a，在所述边缘区域1000e的基底1000a内形成所述第二凹槽1060。
本实施例中，形成所述第二凹槽1060后，所述边缘区域1000e的剩余基底1000a用于作为第二衬底1010，位于所述第二衬底1010上的凸起作为边缘鳍部1120e，所述边缘鳍部1120e两侧的区域为所述第二凹槽1060。其中，所述第二凹槽1060底面即为所述第二衬底1010顶面。
需要说明的是，在所述刻蚀步骤中，不仅刻蚀所述边缘区域1000e的基底1000a，还刻蚀所述第一区域I以及所述第一区域I和第二区域II交界处的基底1000a，因此所述第二凹槽1060还形成于所述第一区域I、以及所述第一区域I和第二区域II交界处的基底1000a内。
相应的，形成所述第二凹槽1060后，所述第一区域I以及所述第一区域I和第二区域II交界处的剩余基底1000a为所述第二衬底1010，位于所述第一区域I和第二区域II交界处第二衬底1010上的凸起作为第一鳍部1110。所述第二凹槽1060相应还为相邻所述第一鳍部1110之间的区域、以及所述第一鳍部1110两侧的区域。
结合参考图17和图18，形成所述第二凹槽1060(如图16所示)后，去除所述图形层2400(如图16所示)、核心层2100(如图16所示)和牺牲层2300(如图16所示)；去除所述图形层2400、核心层2100和牺牲层2300后，在所述第二凹槽1060内形成填充层2500；以所述掩膜侧墙2200(如图16所示)为掩膜，刻蚀所述掩膜材料层2000a(如图16所示)，刻蚀后的剩余掩膜材料层2000a作为鳍部掩膜层2000；以所述鳍部掩膜层2000和填充层2500为掩膜，刻蚀所述基底1000a，在所述中心区域1000c的基底1000a内形成所述第一凹槽1050；形成所述第一凹槽1050后，去除所述填充层2500。
本实施例中，形成所述第一凹槽1050后，所述中心区域1000c的剩余基底1000a用于作为第一衬底1020，位于所述第一衬底1020上的凸起作为中心鳍部1120c，相邻所述中心鳍部1120c之间的区域为所述第一凹槽1050。其中，所述第一凹槽1050底面即为所述第一衬底1020顶面。
本实施例中，所述第一凹槽1050深度小于所述第二凹槽1060深度。
本实施例中，所述第一衬底1020和第二衬底1010用于构成所述衬底1000，所述中心鳍部1120c和边缘鳍部1120e用于构成所述第二鳍部1120。
对本实施例所述形成方法的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
图19至图25是本发明半导体结构的形成方法再一实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：如图22所示，在与所述鳍部310延伸方向相垂直的方向上，所述第二鳍部312具有第一宽度W3，所述第一鳍部311具有第二宽度W2，所述第一宽度W3大于所述第二宽度W2。
本实施例中，所述第二鳍部312数量大于所述第一鳍部311数量，从而提高了LDMOS的击穿电压。
而且，由前述描述可知，在LDMOS中，栅极结构形成于第一区域I和第二区域II的交界处，且覆盖所述第一鳍部311的部分顶部、以及所述第一鳍部311位于所述第二区域II一侧的部分侧壁，源区形成于所述栅极结构一侧的第一鳍部311内，漏区形成于所述栅极结构另一侧的第二鳍部312内。本实施例通过增大所述第二鳍部312的第一宽度W3，以增大所述第二鳍部312的体积、以及所述第二鳍部312和衬底300(如图22所示)的接触面面积，相应增强了漏区产生的热量向衬底300内的散发效果，从而改善了器件的自发热效应，使得LDMOS的器件性能得到进一步的改善。其中，通过增大第二鳍部312的第一宽度W3，还能加快漏区电流流出的速度，降低静电荷在所述第二鳍部312附近聚集的概率，有利于进一步提高LDMOS的击穿电压。
需要说明的是，所述第一宽度W3和第二宽度W2的差值不宜过小，也不宜过大。如果所述差值过小，则改善器件自发热效应的效果相应较差；如果所述差值过大，则在所述第一宽度W3一定的情况下，导致所述第一宽度W3过大，这不仅会增加形成所述第二鳍部312的工艺难度，还容易导致相邻所述第二鳍部312的间距过小，从而影响后续隔离结构的形成。为此，本实施例中，所述第一宽度W3和第二宽度W2的差值为2nm至8nm。
具体地，结合参考图19和图20，图19是俯视图(仅示意出衬底和初始鳍部)，图20是图19分别沿EE1割线和FF1割线的剖视图，图形化基底，形成衬底300以及凸出于所述衬底300的初始鳍部305，所述初始鳍部305包括位于所述第一区域I和第二区域II交界处的第一初始鳍部315、以及位于所述第二区域II的第二初始鳍部325。
所述第一初始鳍部315用于为后续形成第一鳍部提供工艺基础，所述第二初始鳍部325用于为后续形成第二鳍部提供工艺基础。
需要说明的是，所述第一区域I指向第二区域II的方向为第一方向(未标示)，与所述第一方向相垂直的方向为第二方向(未标示)，所述初始鳍部305沿所述第一方向延伸，且所述第一初始鳍部315沿所述第二方向平行排列，所述第二初始鳍部325沿所述第二方向平行排列。
本实施例中，形成所述初始鳍部305后，所述第一初始鳍部315和第二初始鳍部325沿所述第二方向的宽度相等，所述第一初始鳍部315和第二初始鳍部325具有初始宽度W1。
本实施例中，为了降低工艺复杂度、提供工艺可行性，所述初始宽度W1等于后续所形成第二鳍部的宽度，从而能够通过减小所述第一初始鳍部315宽度的方式，形成宽度更小的第一鳍部。
本实施例中，所述初始宽度W1不宜过小，也不宜过大。如果所述初始宽度W1过小，则后续第二鳍部的宽度相应过小，改善器件自发热效应的效果相应较差；如果所述初始宽度W1过大，后续第二鳍部的宽度相应过大，容易影响后续隔离结构的形成，而且还容易增加后续减小所述第一初始鳍部315宽度的工艺难度。为此，本实施例中，所述初始宽度W1为8nm至15nm。
所述初始鳍部305顶部上形成有鳍部掩膜层400，所述鳍部掩膜层400用于作为形成所述初始鳍部305的刻蚀掩膜。本实施例中，所述鳍部掩膜层400的材料为氮化硅。
参考图21，在所述第二初始鳍部325的侧壁上形成保护层450。
所述保护层450用于对第二初始鳍部325的侧壁起到保护作用，降低所述第二初始鳍部325的初始宽度W1在后续氧化处理的过程中发生改变的概率。
为此，所述保护层450的材料选取为：在后续氧化处理过程中，所述保护层252不易被氧化；或者，所述氧化处理还对所述保护层进行氧化，且所述氧化处理先对所述保护层进行氧化，从而可以减少或避免对所述氧化处理对第二初始鳍部325进行氧化。
本实施例中，所述保护层450的材料为氮化硅。氮化硅的致密度较高，能有效减小后续工艺对所述第二初始鳍部325侧壁的影响。在其他实施例中，所述保护层的材料还可以为氮氧化硅、富硅氧化硅(Silicon Rich Oxide，SRO)或无定形硅。
需要说明的是，所述保护层450的厚度T1不宜过小，也不宜过大。如果所述厚度T1过小，则所述第二初始鳍部325容易受到后续工艺的影响，从而导致所述第二初始鳍部325的初始宽度W1发生改变，进而导致后续第二鳍部的宽度难以满足工艺需求；如果所述厚度T1过大，不仅会造成工艺成本和时间的增加，还会增加后续去除所述保护层450的工艺难度。为此，本实施例中，所述保护层450的厚度T1为10nm至20nm。
本实施例中，采用原子层沉积工艺形成所述保护层450。原子层沉积工艺具有较好的台阶覆盖能力，能够提高所述保护层450的形成质量和保形覆盖能力，而且，通过选用原子层沉积工艺，还有利于提高所述保护层450的厚度T1均一性。在其他实施例中，还可以采用化学气相沉积工艺形成所述保护层。
具体地，形成所述保护层450的步骤包括：形成保形覆盖初始鳍部305(如图19所示)、鳍部掩膜层400和衬底300的保护膜；在所述保护膜上形成掩膜层(图未示)，所述掩膜层露出所述第一初始鳍部315上以及第一初始鳍部315两侧衬底300上的保护膜；以所述掩膜层为掩膜刻蚀所述保护膜，保留所述第二初始鳍部325侧壁、所述第二初始鳍部325顶部上的鳍部掩膜层400表面、以及所述第二初始鳍部325两侧衬底300上的剩余保护膜作为所述保护层450。
结合参考图22和图23，图22是俯视图(仅示意出衬底和鳍部)，图23是图22分别沿GG1割线和KK1割线的剖视图，形成所述保护层450后，对所述第一初始鳍部315(如图21所示)侧壁进行氧化处理，将部分宽度第一初始鳍部315转化为氧化层313，在所述氧化处理后，所述第一初始鳍部315作为所述第一鳍部311，所述第二初始鳍部325(如图21所示)作为所述第二鳍部312。
所述第一鳍部311和第二鳍部312用于构成鳍部310。其中，通过将部分宽度的第一初始鳍部315转化为所述氧化层313，使得所述第一鳍部311的宽度能够满足工艺需求。
本实施例中，在所述氧化处理后，所述第二鳍部312具有第一宽度W3，所述第一鳍部311具有第二宽度W2，所述第一宽度W3大于所述第二宽度W2。其中，所述第一宽度W3与所述第二初始鳍部325的初始宽度W1(如图19所示)相等，或者，所述第一宽度W3略小于初始宽度W1；所述第二宽度W2即为所述初始宽度W1和氧化层313厚度T2的差值。
由前述可知，所述第一宽度W3和第二宽度W2的差值为2nm至8nm，相应的，所述氧化层313的厚度T2为
Figure BDA0001869118700000161
至
Figure BDA0001869118700000162
需要说明的是，后续制程还包括形成位于所述第一区域I和第二区域II交界处的栅极结构，所述栅极结构覆盖第一鳍部311的部分顶部、以及所述第一鳍部311位于第二区域II一侧的部分侧壁，被所述栅极结构覆盖的第一鳍部311用于作为器件的沟道，因此所述第二宽度W2需满足FinFET结构的尺寸规定，从而保障栅极结构对沟道的控制能力，即所述第二宽度W2根据工艺需求而定。
因此，本实施例中，根据所述第一宽度W3和第二宽度W2的设定，调整所述氧化层313的厚度T2。
本实施例中，所述氧化处理的工艺为原位水汽生成氧化工艺。所述氧化层313的厚度T2较小，通过选用原位水汽生成氧化工艺，易于使所述氧化层313的厚度T2满足工艺需求，且有利于提高所述氧化层313的厚度T2均一性。在其他实施例中，还可以采用炉管工艺形成所述氧化层。
本实施例中，所述第一初始鳍部315的材料为硅，所述氧化层313的材料相应为氧化硅。
需要说明的是，氧化硅为介电材料，所述氧化层313可作为后续隔离结构的一部分，因此在所述氧化处理后，保留所述氧化层313，从而简化工艺步骤。在其他实施例中，也可以去除所述氧化层。
参考图24，在所述氧化处理后，去除所述保护层450(如图23所示)。
所述第二鳍部312数量大于所述第一鳍部311数量，且所述第一宽度W3(如图22所示)大于所述第二宽度W2(如图22所示)，因此相邻第二鳍部312的间距有限；通过去除所述保护层450，以增大相邻第二鳍部312之间的空间，从而便于后续隔离结构材料填充于所述第二鳍部312之间。
而且，所述保护层450的材料为氮化硅，隔离结构的材料通常为氧化硅，氧化硅和氮化硅之间具有一定的刻蚀选择比，因此通过去除所述保护层450，在后续形成隔离结构的过程中，还能够降低回刻处理的工艺难度。
在其他实施例中，根据工艺情况，也可以保留所述保护层。
参考图25，在所述鳍部310(如图22所示)露出的衬底300上形成隔离结构303，所述隔离结构303顶部低于所述鳍部310顶部，且所述隔离结构303覆盖所述鳍部310的部分侧壁。
所述隔离结构303用于对相邻器件起到隔离作用。本实施例中，所述隔离结构303的材料为氧化硅。
具体地，形成所述隔离结构303的步骤包括：在所述鳍部310露出的衬底300上形成隔离材料，所述隔离材料还覆盖鳍部掩膜层400；以所述鳍部掩膜层400顶部作为停止位置，采用平坦化工艺，去除高于所述鳍部掩膜层400顶部的隔离材料；在所述平坦化工艺后，对剩余隔离材料进行回刻处理，去除部分厚度的剩余隔离材料，所述回刻处理后的剩余隔离材料作为所述隔离结构303；去除所述鳍部掩膜层400。
本实施例中，所述氧化层313的材料为氧化硅，因此在所述回刻处理的步骤中，还去除所述第一鳍部311侧壁上部分高度的氧化层313，使所述第一鳍部311侧壁上的剩余氧化层313顶部与所述隔离结构303顶部齐平。
需要说明的是，形成所述隔离结构303后，还包括：形成位于所述第一区域I和第二区域II交界处的栅极结构，所述栅极结构覆盖第一鳍部311的部分顶部、以及所述第一鳍部311位于所述第二区域II一侧的部分侧壁；在所述栅极结构一侧的第一鳍部311内形成源区，在所述栅极结构另一侧的第二鳍部312内形成漏区。对所述栅极结构、源区和漏区的具体描述，在此不再赘述。
还需要说明的是，本实施例中，通过将部分宽度的第一初始鳍部315转化为氧化层313的方式形成宽度更小的第一鳍部311。
在其他实施例中，也可以通过不同宽度的鳍部掩膜层直接形成具有不同宽度的第一鳍部和第二鳍部。相应的，形成所述衬底和鳍部的步骤包括：在所述第一区域和第二区域交界处的基底上形成第一鳍部掩膜层，在所述第二区域的基底上形成第二鳍部掩膜层，所述第二鳍部掩膜层的宽度大于所述第一鳍部掩膜层的宽度；以所述第一鳍部掩膜层和第二鳍部掩膜层为掩膜，图形化所述基底，形成衬底以及位于所述衬底上的所述鳍部。
具体地，形成所述第一鳍部掩膜层和第二鳍部掩膜层的步骤包括：在所述第一区域和第二区域交界处的基底上形成初始第一鳍部掩膜层，在所述第二区域的基底上形成第二鳍部掩膜层，所述初始第一鳍部掩膜层和第二鳍部掩膜层的宽度相等；通过掩膜，对所述初始第一鳍部掩膜层进行刻蚀处理，去除部分宽度的初始第一鳍部掩膜层，刻蚀处理后剩余初始第一鳍部掩膜层作为所述第一鳍部掩膜层。
对本实施例所述形成方法的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
相应的，本发明实施例还提供一种半导体结构。继续参考图10和图13，示出了本发明半导体结构一实施例的结构示意图，图10是俯视图(仅示意出衬底和鳍部)，图13是图10分别沿CC1割线和DD1割线的剖视图。
所述半导体结构包括：衬底100，包括用于形成阱区的第一区域I以及用于形成漂移区的第二区域II，所述第一区域I和第二区域II相邻接；鳍部110(如图10所示)，凸出于所述衬底100，所述鳍部110包括位于所述第一区域I和第二区域II交界处的第一鳍部111、以及位于所述第二区域II的第二鳍部112，所述第二鳍部112数量大于所述第一鳍部111数。
本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110和所述衬底100为一体结构，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟，所述鳍部的材料还可以与所述衬底的材料不同。
本实施例中，所述半导体结构为LDMOS，因此所述第一区域I的衬底100和第一区域I的第一鳍部111内形成有阱区(图未示)，所述第二区域II的衬底100和第二区域II的第二鳍部112内形成有漂移区(图未示)，且所述漂移区和阱区内的掺杂离子类型不同。
需要说明的是，所述第一区域I指向第二区域II的方向为第一方向(未标示)，与所述第一方向相垂直的方向为第二方向(未标示)，所述第二区域II沿所述第二方向包括中心区域100c(如图13所示，)以及位于所述中心区域100c两侧的边缘区域100e(如图13所示，)。其中，所述边缘区域100e指的是在所述第二方向上靠近所述第二区域II边界处的区域。
本实施例中，所述鳍部110沿所述第一方向延伸，所述第一鳍部111和第二鳍部112的数量均为多个，且所述多个第一鳍部111沿所述第二方向平行排列，所述多个第二鳍部112沿所述第二方向平行排列。
所述第二鳍部112的数量大于所述第一鳍部111的数量。因此在所述第二方向上越靠近所述第二区域II的边界，该位置处的第二鳍部112至第一鳍部111的距离就越大。
在LDMOS中，栅极结构通常位于所述第一区域I和第二区域II的交界处，且覆盖所述第一鳍部111的部分顶部、以及所述第一鳍部111位于所述第二区域II一侧的部分侧壁，源区位于所述栅极结构一侧的第一鳍部111内，漏区则位于所述栅极结构另一侧的第二鳍部112内。当器件导通时，电流由漏区流向源区，与第一鳍部和第二鳍部一一对应的方案相比，本实施例通过使述第二鳍部112的数量大于所述第一鳍部111的数量，增加了电流从漏区流向源区的流通路径长度，从而减小电流流通路径上的压降，进而提高LDMOS的击穿电压，使得LDMOS的器件性能得到改善。
所述第二鳍部112和第一鳍部111的数量比值不宜过小，也不宜过大。如果所述比值过小，则提高LDMOS击穿电压的效果相应变差；如果所述比值过大，则所述第二鳍部112的阻值相应变大，容易导致开启电流变小，从而影响器件的正常性能。为此，本实施例中，所述第二鳍部112数量为所述第一鳍部111数量的1.25倍至3倍，例如为1.5倍。
本实施例中，所述半导体结构还包括：隔离结构103，位于所述鳍部110露出的衬底100上，所述隔离结构103顶部低于所述鳍部110顶部，且所述隔离结构103覆盖所述鳍部110的部分侧壁。
所述隔离结构103用于对相邻器件起到隔离作用。本实施例中，所述隔离结构103的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，在所述第二区域II中，所述衬底100包括位于所述中心区域100c的第一衬底102(如图13所示)和位于所述边缘区域100e的第二衬底101(如图13所示)，所述第二鳍部112相应包括凸出于所述第一衬底102的多个中心鳍部112c、以及凸出于所述第二衬底101的至少一个边缘鳍部112e；其中，相邻所述中心鳍部112c之间的区域为第一凹槽105(如图12所示)，所述边缘鳍部112e两侧的区域为第二凹槽106(如图12所示)，所述第一凹槽105深度H1小于所述第二凹槽106深度H2。
与形成于所述边缘区域100e的器件相比，所述中心区域100c器件的散热难度更高，而且增加所述第二鳍部112数量后，漏区产生的热量相应增大，因此通过使所述第一凹槽105深度小于所述第二凹槽106深度，增加了所述中心区域100c中第一衬底102的体积占比，从而提高所述中心区域100c器件的散热性能，相应增强了漏区所产生热量的散发效果，进而改善了器件的自发热效应，使得LDMOS的器件性能得到进一步的改善。而所述第二凹槽106的深度较大，使得所述边缘区域100e的隔离结构103厚度较大，从而使得所述隔离结构103总体仍具有较好的隔离效果，有利于降低器件漏电流变大的概率。
所述第一凹槽105的深度不宜过小，也不宜过大。如果深度过大，则增加所述中心区域100c中第一衬底102的体积占比的效果较差，从而降低器件工作时漏区所产生热量的散发效果，改善自发热效应的效果较差；如果深度过小，则所述隔离结构103的厚度容易过小，容易引起器件漏电流变大的问题。为此，本实施例中，所述第一凹槽105的深度为
Figure BDA0001869118700000211
至
Figure BDA0001869118700000212
所述第二凹槽106的深度不宜过小，也不宜过大。如果所述深度过小，则容易引起漏电流变大的问题；如果所述深度过大，则所述第二衬底101的厚度过小，所述隔离结构103的厚度相应过大，所述隔离结构103的材料为氧化硅，氧化硅的导热系数小于硅的导致系数，因此容易降低所述边缘区域100e的器件散热性能。为此，本实施例中，所述第二凹槽106的深度为
Figure BDA0001869118700000213
至
Figure BDA0001869118700000214
本实施例中，所述第一衬底102一侧的第二衬底101上仅形成有一个边缘鳍部112e，因此所述边缘鳍部112e两侧的区域为所述第二凹槽106。在其他实施例中，当所述第一衬底一侧的第二衬底上形成有多个边缘鳍部时，所述第二凹槽还可以为相邻边缘鳍部之间的区域。
本实施例中，所述第一鳍部111和所述边缘鳍部112e的高度相等，因此相邻所述第一鳍部111之间的区域也为所述第二凹槽106，所述第一区域I的衬底100相应也为所述第二衬底101。
需要说明的是，所述半导体结构还包括：第三凹槽107(如图11所示)，位于相邻所述第一凹槽105之间的第一衬底102内，所述第三凹槽107侧壁和相邻所述中心鳍部112c侧壁相齐平，且所述第三凹槽107底部和第二凹槽106底部相齐平。相应的，所述隔离结构103还位于所述第三凹槽107内。
为此，本实施例中，所述第三凹槽107深度即为所述第二凹槽106深度和所述第一凹槽105深度的差值。
其中，通过所述第三凹槽107，使得所述中心区域100e中部分区域的隔离结构103厚度较大，有利于进一步降低器件漏电流变大的概率。
在其他实施例中，所述半导体结构中也可以不形成有所述第三凹槽。
如图14所示，本实施例中，所述半导体结构还包括：栅极结构120，位于所述第一区域I和第二区域II的交界处，所述栅极结构120覆盖所述第一鳍部111的部分顶部、以及所述第一鳍部111位于所述第二区域I一侧的部分侧壁。
根据工艺需求，所述栅极结构120可以为多晶硅栅结构，也可以为金属栅结构。
需要说明的是，所述半导体结构还包括：源区(图未示)，位于所述栅极结构120一侧的第一鳍部111内；漏区(图未示)，位于所述栅极结构120另一侧的第二鳍部112内。对所述源区和漏区的具体描述，本实施例在此不再赘述。
本实施例所述半导体结构可以采用前述第一实施例所述的形成方法所形成，也可以采用第二实施例所述的形成方法所形成，还可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
继续参考图22和图25，示出了本发明半导体结构另一实施例的结构示意图，图22是俯视图(仅示意出衬底和鳍部)，图25是图22分别沿GG1割线和KK1割线的剖视图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：如图22所示，在与所述鳍部310延伸方向相垂直的方向上，所述第二鳍部312具有第一宽度W3，所述第一鳍部311具有第二宽度W2，所述第一宽度W3大于所述第二宽度W2。
本实施例中，所述第二鳍部312数量大于所述第一鳍部311数量，从而提高了LDMOS的击穿电压。
而且，通过增大所述第二鳍部312的第一宽度W3，以增大所述第二鳍部312和衬底300的接触面面积，相应增强了漏区产生的热量向衬底300内的散发效果，从而改善了器件的自发热效应，使得LDMOS的器件性能得到进一步的改善。其中，通过增大第二鳍部312的第一宽度W3，还能加快漏区电流流出的速度，有利于进一步提高LDMOS的击穿电压。
需要说明的是，所述第一宽度W3和第二宽度W2的差值不宜过小，也不宜过大。如果所述差值过小，则改善器件自发热效应的效果相应较差；如果所述差值过大，则在所述第一宽度W3一定的情况下，导致所述第一宽度W3过大，这不仅会增加形成所述第二鳍部312的工艺难度，还容易导致相邻所述第二鳍部312的间距过小，从而影响隔离结构的形成。为此，本实施例中，所述第一宽度W3和第二宽度W2的差值为2nm至8nm。
本实施例中，所述半导体结构还包括：隔离结构303，位于所述鳍部310露出的衬底300上，所述隔离结构303顶部低于所述鳍部310顶部，且所述隔离结构303覆盖所述鳍部310的部分侧壁。
所述隔离结构303用于对相邻器件起到隔离作用。本实施例中，所述隔离结构303的材料为氧化硅。
本实施例中，所述半导体结构还包括：氧化层313(如图25所示)，位于所述隔离结构303和所述第一鳍部311之间，所述氧化层313由部分宽度的所述第一鳍部转311化而成。
在所述半导体结构的形成过程中，为了使所述第一宽度W3大于所述第二宽度W2，通常先形成宽度相同的初始鳍部，随后通过对所述第一区域I和第二区域II交界处的初始鳍部侧壁进行氧化处理的方式，消耗部分宽度的初始鳍部，以获得宽度尺寸较小的第一鳍部311。
其中，所述第一鳍部311侧壁上的部分氧化层313在形成所述隔离结构303的过程中被去除，因此所述第一鳍部311侧壁上的氧化层313顶部和所述隔离结构303顶部相齐平。
本实施例中，所述第二宽度W2即为所述初始宽度W1和氧化层313厚度的差值。由前述可知，所述第一宽度W3和第二宽度W2的差值为2nm至8nm，所述氧化层313的厚度T2(如图23所示)相应为
Figure BDA0001869118700000231
至
Figure BDA0001869118700000232
具体地，根据所述第一宽度W3和第二宽度W2的设定，调整所述氧化层313的厚度。
本实施例中，所述第一鳍部311的材料为硅，所述氧化层313的材料相应为氧化硅。
需要说明的是，在对所述第一区域I和第二区域II交界处的初始鳍部侧壁进行氧化处理的过程中，通常还会对所述第一区域I和第二区域II交界处的衬底300进行氧化处理，因此所述氧化层313还位于所述第一鳍部311两侧的衬底300和隔离结构303之间。
本实施例所述半导体结构可以采用前述第三实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (25)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括用于形成阱区的第一区域以及用于形成漂移区的第二区域，所述第一区域和第二区域相邻接；
图形化所述基底，形成衬底以及凸出于所述衬底的鳍部，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部、以及位于所述第二区域的第二鳍部，所述第二鳍部数量大于所述第一鳍部数量。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域指向第二区域的方向为第一方向，与所述第一方向相垂直的方向为第二方向，所述第二区域沿所述第二方向包括中心区域以及位于所述中心区域两侧的边缘区域；
形成所述第二鳍部的步骤包括：图形化所述第二区域的基底，形成位于所述中心区域的第一衬底和凸出于所述第一衬底的多个中心鳍部、以及位于所述边缘区域的第二衬底和凸出于所述第二衬底的至少一个边缘鳍部；相邻所述中心鳍部之间的区域为第一凹槽，所述边缘鳍部两侧的区域为第二凹槽，所述第一凹槽深度小于所述第二凹槽深度。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一凹槽的深度为
Figure FDA0001869118690000011
至
Figure FDA0001869118690000012
所述第二凹槽的深度为
Figure FDA0001869118690000013
至
Figure FDA0001869118690000014
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在与所述鳍部延伸方向相垂直的方向上，所述第二鳍部宽度大于所述第一鳍部宽度。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二鳍部数量为所述第一鳍部数量的1.25倍至3倍。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，在形成所述第一凹槽之后，形成所述第二凹槽；或者，在形成所述第二凹槽之后，形成所述第一凹槽。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，在形成所述第一凹槽之后，形成所述第二凹槽；
形成所述第一凹槽的步骤包括：在所述基底上形成掩膜材料层；在所述掩膜材料层上形成核心层；在所述核心层的侧壁上形成掩膜侧墙；在所述核心层和掩膜侧墙露出的掩膜材料层上形成牺牲层；形成至少覆盖所述边缘区域牺牲层的图形层，所述图形层露出所述中心区域的牺牲层；以所述图形层、核心层和掩膜侧墙为掩膜，依次刻蚀所述牺牲层、掩膜材料层和部分厚度基底，在所述中心区域的基底内形成所述第一凹槽；去除所述图形层、核心层和牺牲层；
形成所述第二凹槽的步骤包括：在所述第一凹槽内形成填充层；以所述掩膜侧墙为掩膜，刻蚀所述掩膜材料层，刻蚀后的剩余掩膜材料层作为鳍部掩膜层；以所述鳍部掩膜层和填充层为掩膜，刻蚀所述基底，在所述边缘区域的基底内形成所述第二凹槽；去除所述填充层；
其中，在形成所述第二凹槽后，相邻所述第一凹槽之间的第一衬底内形成有第三凹槽，所述第三凹槽侧壁和相邻所述中心鳍部侧壁相齐平，且所述第三凹槽底部和第二凹槽底部相齐平。
8.如权利要求2所述的半导体结构的形成方法，其特征在于，在形成所述第二凹槽之后，形成所述第一凹槽；
形成所述第二凹槽的步骤包括：在所述基底上形成掩膜材料层；在所述掩膜材料层上形成核心层；在所述核心层的侧壁上形成掩膜侧墙；在所述核心层和掩膜侧墙露出的掩膜材料层上形成牺牲层；形成所述牺牲层后，形成覆盖所述中心区域的图形层；以所述图形层为掩膜，去除所述边缘区域的核心层和牺牲层；去除所述边缘区域的核心层和牺牲层后，以所述图形层和掩膜侧墙为掩膜，依次刻蚀所述掩膜材料层和部分厚度的基底，在所述边缘区域的基底内形成所述第二凹槽；去除所述图形层、核心层和牺牲层；
形成所述第一凹槽的步骤包括：在所述第二凹槽内形成填充层；以所述掩膜侧墙为掩膜，刻蚀所述掩膜材料层，刻蚀后的剩余掩膜材料层作为鳍部掩膜层；以所述鳍部掩膜层和填充层为掩膜，刻蚀所述基底，在所述中心区域的基底内形成所述第一凹槽；去除所述填充层。
9.如权利要求7或8所述的半导体结构的形成方法，其特征在于，所述填充层的材料为底部抗反射涂层材料、氧化硅、氮化硅或氮氧化硅。
10.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述衬底和鳍部的步骤包括：
图形化所述基底，形成衬底以及凸出于所述衬底的初始鳍部，所述初始鳍部包括位于所述第一区域和第二区域交界处的第一初始鳍部、以及位于所述第二区域的第二初始鳍部；
在所述第二初始鳍部的侧壁上形成保护层；
形成所述保护层后，对所述第一初始鳍部侧壁进行氧化处理，将部分宽度的第一初始鳍部转化为氧化层，在所述氧化处理后，所述第一初始鳍部作为所述第一鳍部，所述第二初始鳍部作为所述第二鳍部；
去除所述保护层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氮化硅、氮氧化硅、富硅氧化硅或无定形硅。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为10nm至20nm。
13.如权利要求10所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或化学气相沉积工艺形成所述保护层。
14.如权利要求10所述的半导体结构的形成方法，其特征在于，所述氧化处理的工艺为原位水汽生成氧化工艺。
15.如权利要求10所述的半导体结构的形成方法，其特征在于，所述形成方法还包括：在形成所述衬底和鳍部后，形成所述栅极结构之前，在所述鳍部露出的衬底上形成隔离结构，所述隔离结构顶部低于所述鳍部顶部，且所述隔离结构覆盖所述鳍部的部分侧壁；
形成所述隔离结构的步骤中，去除所述第一鳍部侧壁上部分高度的氧化层，使所述第一鳍部侧壁上的剩余氧化层顶部与所述隔离结构顶部齐平。
16.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述衬底和鳍部的步骤包括：
在所述第一区域和第二区域交界处的基底上形成第一鳍部掩膜层，在所述第二区域的基底上形成第二鳍部掩膜层，所述第二鳍部掩膜层的宽度大于所述第一鳍部掩膜层的宽度；
以所述第一鳍部掩膜层和第二鳍部掩膜层为掩膜，图形化所述基底，形成衬底以及位于所述衬底上的所述鳍部。
17.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第二鳍部宽度具有第一宽度，所述第一鳍部具有第二宽度，所述第一宽度和第二宽度的差值为2nm至8nm。
18.一种半导体结构，其特征在于，包括：
衬底，包括用于形成阱区的第一区域以及用于形成漂移区的第二区域，所述第一区域和第二区域相邻接；
鳍部，凸出于所述衬底，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部、以及位于所述第二区域的第二鳍部，所述第二鳍部数量大于所述第一鳍部数量。
19.如权利要求18所述的半导体结构，其特征在于，在与所述鳍部延伸方向相垂直的方向上，所述第二区域包括中心区域以及位于所述中心区域两侧的边缘区域；
所述第二区域的衬底包括位于所述中心区域的第一衬底和位于所述边缘区域的第二衬底；
所述第二鳍部包括凸出于所述第一衬底的多个中心鳍部、以及凸出于所述第二衬底的至少一个边缘鳍部；
其中，相邻所述中心鳍部之间的区域为第一凹槽，所述边缘鳍部两侧的区域为第二凹槽，所述第一凹槽深度小于所述第二凹槽深度。
20.如权利要求19所述的半导体结构，其特征在于，所述第一凹槽的深度为
Figure FDA0001869118690000051
至
Figure FDA0001869118690000052
所述第二凹槽的深度为
Figure FDA0001869118690000053
至
Figure FDA0001869118690000054
21.如权利要求18所述的半导体结构，其特征在于，在与所述鳍部延伸方向相垂直的方向上，所述第二鳍部宽度大于所述第一鳍部宽度。
22.如权利要求18所述的半导体结构，其特征在于，所述第二鳍部数量为所述第一鳍部数量的1.25倍至3倍。
23.如权利要求19所述的半导体结构，其特征在于，所述半导体结构还包括：第三凹槽，位于相邻所述第一凹槽之间的第一衬底内，所述第三凹槽侧壁和相邻所述中心鳍部侧壁相齐平，且所述第三凹槽底部和第二凹槽底部相齐平。
24.如权利要求21所述的半导体结构，其特征在于，所述半导体结构还包括：隔离结构，位于所述鳍部露出的衬底上，所述隔离结构顶部低于所述鳍部顶部，且所述隔离结构覆盖所述鳍部的部分侧壁；
氧化层，位于所述隔离结构和所述第一鳍部之间，所述氧化层由部分宽度的所述第一鳍部转化而成。
25.如权利要求21所述的半导体结构，其特征在于，所述第二鳍部宽度具有第一宽度，所述第一鳍部具有第二宽度，所述第一宽度和第二宽度的差值为2nm至8nm。
CN201811368055.2A 2018-11-16 2018-11-16 半导体结构及其形成方法 Active CN111200016B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201811368055.2A CN111200016B (zh) 2018-11-16 2018-11-16 半导体结构及其形成方法
US16/601,912 US11145756B2 (en) 2018-11-16 2019-10-15 Semiconductor structure and method of forming a semiconductor structure
US17/470,104 US11631767B2 (en) 2018-11-16 2021-09-09 Semiconductor structure and method of forming a semiconductor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811368055.2A CN111200016B (zh) 2018-11-16 2018-11-16 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN111200016A true CN111200016A (zh) 2020-05-26
CN111200016B CN111200016B (zh) 2023-07-28

Family

ID=70728399

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811368055.2A Active CN111200016B (zh) 2018-11-16 2018-11-16 半导体结构及其形成方法

Country Status (2)

Country Link
US (2) US11145756B2 (zh)
CN (1) CN111200016B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115223984A (zh) * 2021-04-15 2022-10-21 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130328162A1 (en) * 2012-06-12 2013-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Homo-junction diode structures using fin field effect transistor processing
CN103545308A (zh) * 2012-07-11 2014-01-29 英飞凌科技德累斯顿有限公司 具有至少两个开关的集成电路
CN106057869A (zh) * 2015-04-15 2016-10-26 三星电子株式会社 半导体器件及其制造方法
US20170194487A1 (en) * 2015-12-30 2017-07-06 Imec Vzw High voltage tolerant ldmos
US20170345660A1 (en) * 2016-05-27 2017-11-30 Semiconductor Manufacturing International (Shanghai) Corporation Ldmos transistor, esd device, and fabrication method thereof
CN107731807A (zh) * 2016-08-12 2018-02-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108074974A (zh) * 2016-11-15 2018-05-25 新唐科技股份有限公司 半导体装置及其形成方法
CN108122911A (zh) * 2016-11-28 2018-06-05 台湾积体电路制造股份有限公司 半导体元件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9035425B2 (en) * 2013-05-02 2015-05-19 United Microelectronics Corp. Semiconductor integrated circuit
US9472615B2 (en) * 2014-12-22 2016-10-18 Broadcom Corporation Super junction LDMOS finFET devices
CN107799591B (zh) * 2016-08-31 2020-06-09 中芯国际集成电路制造(上海)有限公司 Ldmos及其形成方法
US10236367B2 (en) * 2017-07-06 2019-03-19 Globalfoundries Inc. Bipolar semiconductor device with silicon alloy region in silicon well and method for making
US10811528B2 (en) * 2018-03-21 2020-10-20 International Business Machines Corporation Two step fin etch and reveal for VTFETs and high breakdown LDVTFETs

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130328162A1 (en) * 2012-06-12 2013-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Homo-junction diode structures using fin field effect transistor processing
CN103545308A (zh) * 2012-07-11 2014-01-29 英飞凌科技德累斯顿有限公司 具有至少两个开关的集成电路
CN106057869A (zh) * 2015-04-15 2016-10-26 三星电子株式会社 半导体器件及其制造方法
US20170194487A1 (en) * 2015-12-30 2017-07-06 Imec Vzw High voltage tolerant ldmos
US20170345660A1 (en) * 2016-05-27 2017-11-30 Semiconductor Manufacturing International (Shanghai) Corporation Ldmos transistor, esd device, and fabrication method thereof
CN107731807A (zh) * 2016-08-12 2018-02-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108074974A (zh) * 2016-11-15 2018-05-25 新唐科技股份有限公司 半导体装置及其形成方法
CN108122911A (zh) * 2016-11-28 2018-06-05 台湾积体电路制造股份有限公司 半导体元件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115223984A (zh) * 2021-04-15 2022-10-21 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Also Published As

Publication number Publication date
US11145756B2 (en) 2021-10-12
CN111200016B (zh) 2023-07-28
US20210408280A1 (en) 2021-12-30
US11631767B2 (en) 2023-04-18
US20200161470A1 (en) 2020-05-21

Similar Documents

Publication Publication Date Title
CN110323267B (zh) 半导体结构及其形成方法
CN110690285B (zh) 半导体结构及其形成方法
CN111524794A (zh) 半导体结构及其形成方法
US10763262B2 (en) Method of preparing semiconductor structure
CN111696859B (zh) 使用等离子体刻蚀进行超窄沟道图案化
CN110581174B (zh) 半导体结构及其形成方法
CN113594039B (zh) 半导体结构及其形成方法
US11600618B2 (en) Integrated circuit structure and manufacturing method thereof
CN108206217B (zh) 半导体装置的形成方法
US20220320090A1 (en) Nanosheet device architecture for cell-height scaling
US20220320089A1 (en) Multiple patterning gate scheme for nanosheet rule scaling
US11769672B2 (en) Semiconductor structure and forming method thereof
US11742414B2 (en) Semiconductor device with fins
US11521858B2 (en) Method and device for forming metal gate electrodes for transistors
CN113903810B (zh) 半导体结构及其形成方法
TW202137572A (zh) 積體晶片
CN110767548A (zh) 半导体结构及其形成方法
KR100827538B1 (ko) 반도체 소자 및 그 제조 방법
US11631767B2 (en) Semiconductor structure and method of forming a semiconductor structure
CN113903808B (zh) 半导体结构及其形成方法
CN112018034B (zh) 半导体结构及其形成方法
CN110752153B (zh) 半导体结构及其形成方法
CN111199917B (zh) 半导体结构及其形成方法
US20070048961A1 (en) Semiconductor device and fabricating method thereof
CN220021120U (zh) 半导体结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant