CN108122911A - 半导体元件 - Google Patents

半导体元件 Download PDF

Info

Publication number
CN108122911A
CN108122911A CN201710928152.1A CN201710928152A CN108122911A CN 108122911 A CN108122911 A CN 108122911A CN 201710928152 A CN201710928152 A CN 201710928152A CN 108122911 A CN108122911 A CN 108122911A
Authority
CN
China
Prior art keywords
trenches
semiconductor
sti
substrate
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710928152.1A
Other languages
English (en)
Other versions
CN108122911B (zh
Inventor
吴政达
吴啟明
薛森鸿
赵晟博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN108122911A publication Critical patent/CN108122911A/zh
Application granted granted Critical
Publication of CN108122911B publication Critical patent/CN108122911B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/807—Pixel isolation structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

一种半导体元件，包含一基材、一第一隔离结构、一第二隔离结构浅沟槽隔离以及多个半导体鳍片。此第一隔离结构是位于此基材上且具有一第一厚度。此第二隔离结构邻接此第一隔离结构且具有一第二厚度。此第一厚度是不同于此第二厚度。这些半导体鳍片分别邻接此第一隔离结构与此第二隔离结构。

Description

半导体元件
技术领域
本揭露是关于一种半导体元件，特别是一种具有隔离结构的半导体元件。
背景技术
浅沟槽隔离(Shallow trench isolation；STI)有助于避免邻近半导体元件之间的漏电流。在浅沟槽隔离中，一或多个沟槽是蚀刻至基材的表面，接着以介电材料填充，沟槽是用来隔离多个半导体元件，介电材料有助于降低多个半导体元件之间的漏电流。
发明内容
根据部分实施方式，一半导体元件包含一基材、一第一隔离结构、一第二隔离结构及多个半导体鳍片。此第一隔离结构是位于此基材上且具有一第一厚度。此第二隔离结构邻接此第一隔离结构且具有一第二厚度。此第一厚度是不同于此第二厚度。这些半导体鳍片分别邻接此第一隔离结构及此第二隔离结构。
附图说明
阅读以下详细叙述并搭配对应的附图，可了解本揭露的多个样态。需留意的是，附图中的多个特征并未依照该业界领域的标准作法绘制实际比例。事实上，所述的特征的尺寸可以任意的增加或减少以利于讨论的清晰性。
图1至图14为根据本揭露的部分实施方式的集成电路的制造方法的剖面图；
图15为根据本揭露的部分实施方式的集成电路的俯视图；以及
图16至图28为根据本揭露的部分实施方式的制造集成电路的剖面图。
具体实施方式
以下将以附图及详细说明清楚说明本揭露的精神，任何所属技术领域中具有通常知识者在了解本揭露的实施例后，当可由本揭露所教示的技术，加以改变及修饰，其并不脱离本揭露的精神与范围。举例而言，叙述“第一特征形成于第二特征上方或上”，于实施例中将包含第一特征及第二特征具有直接接触；且也将包含第一特征和第二特征为非直接接触，具有额外的特征形成于第一特征和第二特征之间。此外，本揭露在多个范例中将重复使用元件标号以和/或文字。重复的目的在于简化与厘清，而其本身并不会决定多个实施例以和/或所讨论的配置之间的关系。
此外，方位相对词汇，如“在…之下”、“下面”、“下”、“上方”或“上”或类似词汇，在本文中为用来便于描述绘示于附图中的一个元件或特征至另外的元件或特征的关系。方位相对词汇除了用来描述装置在附图中的方位外，其包含装置于使用或操作下的不同的方位。当装置被另外设置(旋转90度或者其他面向的方位)，本文所用的方位相对词汇同样可以相应地进行解释。
图1至图14为根据本揭露的部分实施方式的集成电路的制造方法的俯视图。如图1所示，半导体基材110包含一些部分于元件区域112、114、116及118中。于部分实施方式中，半导体基材110包含硅。其他材料，例如碳、锗、镓、砷、氮、铟、磷或类似物亦可被包含于半导体基材110中。于部分实施方式中，元件区域112、114、116及118是不同区域，像是逻辑磁心区域、高电压(high voltage；HV)元件区域、记忆体元件区域(例如嵌入式非挥发记忆体(non-volatile memory；NVM)区域或嵌入式静态随机处理记忆体(static random accessmemory；SRAM)区域)、互补式金属氧化物半导体(complementary metal-oxide-semiconductor；CMOS)图像传感区域、类比区域、输入/输出区域、伪区域(形成伪图案)或类似物。上述元件区域是纲要式地绘于图15。于部分实施方式中，元件区域112是逻辑磁心区域，元件区域114是高电压元件区域，元件区域116是记忆体元件区域，元件区域118是互补式金属氧化物半导体图像传感区域。
垫层120与遮罩层130是形成于半导体基材110上。垫层120是毯覆式地形成于半导体基材110上，垫层120可为包含由热氧化制程、沉积制程(例如化学气相沉积(chemicalvapor deposition；CVD)、物理气相沉积(physical vapor deposition；PVD)或其他适合的制程所形成的氧化硅的薄膜。遮罩层130是毯覆式地形成于垫层120上，垫层120做为半导体基材110与遮罩层130之间的粘着层，垫层120亦可做为蚀刻遮罩层130的蚀刻停止层。于部分实施方式中，遮罩层130为使用低压化学气相沉积(low-pressure chemical vapordeposition；LPCVD)所形成的氮化硅。于其他实施方式中，遮罩层130是由将硅热氮化、等离子辅助化学气相沉积(plasma enhanced chemical vapor deposition；PECVD)或等离子阳极氮化所形成。遮罩层130是做为接着进行的光微影制程期间的硬遮罩。举例而言，遮罩层130可用来保护基材110免于被制程处理所影响，例如在基材110中蚀刻出沟槽以及接着进行的化学机械研磨(chemical mechanical polishing；CMP)平坦化处理。
遮罩140可形成于遮罩层130上方，遮罩140可为光阻且可被图案化而成为具有开口(例如开口141及142)的遮罩140，开口相当于将形成的沟槽的位置。举例而言，一层光阻材料是沉积于半导体基材110上方，此层光阻材料根据预期的图案而被激发(曝光)并显影，以移除光阻材料的一些部分，以形成开口141及142。剩余的光阻材料保护下方的材料不被接下来的图2执行的制程步骤所影响，例如蚀刻。
参照图2，在开口141及142下方的半导体基材110的部分被移除或凹陷，以形成第一沟槽151及152，且半导体鳍片F1亦形成于第一沟槽151及152之间。亦即，第一沟槽151及152是蚀刻至半导体基材110，第一沟槽151及152之间的半导体基材110的部分因而变成从第一沟槽151及152下方的半导体基材110的部分突出的半导体鳍片F1。半导体鳍片F1可用来形成一或多个半导体元件于元件区域118中，例如互补式金属氧化物半导体图像传感器。对第一沟槽151及152的蚀刻可由任何基材蚀刻技术来执行，例如控制压力及温度等的等离子蚀刻。蚀刻技术亦可蚀刻遮罩层130与垫层120，因第一沟槽151及152是使用相同蚀刻制程且同时被蚀刻，第一沟槽151及152可具有实质上相同的深度，例如第一深度D1。
参照图3，图2中的遮罩140被移除，举例而言，遮罩140是由灰化制程被移除。接着，遮罩160是施加于基材110，以保护已形成在基材110上的沟槽151及152。遮罩160可为光阻，此光阻是施加于基材110整体且接着被图案化，以使具有第一沟槽151及152的基材110的部分的上方的遮罩160的部分保留。一图案亦被施加至遮罩160，其中此图案是用来形成具有第二深度的沟槽，第二深度是不同于第一沟槽151及152的第一深度D1，此图案包含开口161、162、163、164、165及166于遮罩160中。举例而言，光阻可由如先前所述的曝光及显影而被图案化，以形成开口161-166，其中无开口160-161是位于第一沟槽151及152上。剩余的光阻材料保护下方的材料不被接下来的图4执行的制程步骤所影响，例如蚀刻。
参照图4，当包含开口161-166的遮罩160的图案是形成，对应于开口161-166的第二沟槽171、172、173、174、175及176是蚀刻至基材110。换句话说，半导体基材110的一些部分被移除或凹陷，以形成第二沟槽171-176，且半导体鳍片F2、F3、F4及F5也被形成。举例而言，第二沟槽171及172被蚀刻至半导体基材110，第二沟槽171及172之间的半导体基材110的一部分因而变成从第二沟槽171及172下方的半导体基材110的一部分突出的半导体鳍片F2。第二沟槽173-176及半导体鳍片F3-F5可用相似方式形成。半导体鳍片F2可用来形成一或多个半导体元件于元件区域112上，例如逻辑元件。半导体鳍片F3可用来形成一或多个半导体元件于元件区域114上，例如高电压元件。半导体鳍片F4及F5可用来形成一或多个半导体元件于元件区域116上，例如记忆体元件。对第二沟槽171-176的蚀刻可用任何基材蚀刻技术来执行，例如控制压力、温度等的等离子蚀刻。蚀刻技术亦可蚀刻遮罩层130及垫层120。因第二沟槽171-176是使用相同蚀刻制程且同时被蚀刻，第二沟槽171-176可具有实质上相同的深度，例如第二深度D2。
如图4所示，第二沟槽171至176的第二深度D2是不同于第一沟槽151及152的第一深度D1。举例而言，如图所示，第一沟槽151及152的第一深度是大于第二沟槽171-176的第二深度D2。换句话说，第一沟槽151及152是深于第二沟槽171-176。第一深度D1及第二深度D2之间的差异可为约100纳米至约3000纳米。第二沟槽171-176的底部所在的高度是不同于第一沟槽151及152的底部所在的高度。举例而言，第一沟槽151及152的底部所在的高度是低于第二沟槽171至176的底部所在的高度。第一沟槽151及152与第二沟槽171-176之间的深度差异可由不同蚀刻参数来蚀刻第一沟槽151及152与第二沟槽171-176而形成。亦即，蚀刻第一沟槽151及152的蚀刻参数是不同于蚀刻第二沟槽171-176的蚀刻参数，以形成预期的深度差异。第二沟槽175及176露出保护第一沟槽151及152的遮罩160的相对侧壁，因此，第二沟槽175及176可分别邻近于第一沟槽151及152。换句话说，第二沟槽175与比第二沟槽175深的第一沟槽151在遮罩160被移除之后是连通的。同样地，第二沟槽176与比第二沟槽176深的第一沟槽152在遮罩160被移除之后亦是连通的。
参照图5，图4中的遮罩160被移除，举例而言，遮罩160可由灰化制程而被移除。接着，遮罩180是施加于基材110，以保护已形成于基材110上的第一沟槽151及152与第二沟槽171-176。遮罩180可为光阻，此光阻是施加于基材110整体且接着被图案化，使具有第一沟槽151及152与第二沟槽171-176的基材110的部分上方的遮罩180的部分保留。一图案亦被施加于遮罩180，其中此图案是用来形成具有第三深度的沟槽，第三深度是不同于第一沟槽151及152的第一深度D1与第二沟槽171-176的第二深度D2，此图案包含开口181、182及183于遮罩180中。举例而言，光阻可由上述的曝光及显影而被图案化，以形成开口181-183，其中无开口181-183是位于第一沟槽151及152与第二沟槽171-176上方。剩余的光阻材料保护下方的材料不被接下来在图6中执行的制程步骤影响，例如蚀刻。
参照图6，当包含开口181-183的遮罩180的图案是形成，对应于开口181-183的第三沟槽191、192及193可被蚀刻至基材110。换句话说，半导体基材110的一些部分被移除或凹陷，以形成第三沟槽191-193，半导体鳍片F6及F7亦形成。举例而言，第三沟槽191、192及193被蚀刻至半导体基材110，第三沟槽191及192之间的半导体基材110的一部分因此成为从第三沟槽191及192下方的半导体基材110的一部分突出的半导体鳍片F6，第三沟槽192及193之间的半导体基材110的另一部分因此变成从第三沟槽192及193下方的半导体基材110的一部分突出的半导体鳍片F7。半导体鳍片F6及F7可用来形成半导体元件于元件区域112上，例如逻辑元件。对第三沟槽191-193的蚀刻可由任何基材蚀刻技术来执行，例如控制压力及温度等的等离子蚀刻。蚀刻技术亦可蚀刻遮罩层130与垫层120，因第三沟槽191-193是使用相同蚀刻制程且同时被蚀刻，第三沟槽191-193可具有实质上相同的深度，例如第三深度D3。
如图6所示，第三沟槽191-193的第三深度D3是不同于第一沟槽151及152的第一深度D1与第二沟槽171-176的第二深度D2。举例而言，如图所示，第二沟槽171-176的第二深度D2是大于第三沟槽191-193的第三深度D3。第一、第二及第三深度D1、D2及D3可满足：D1>D2>D3。换句话说，第二沟槽171-176是深于第三沟槽191-193。第二深度D2与第三深度D3的差异可介于约5纳米至约120纳米。第二沟槽171-176与第三沟槽191-193之间的深度差异可由不同蚀刻参数来蚀刻第二沟槽171-176与第三沟槽191-193来形成。也就是说，蚀刻第二沟槽171-176的蚀刻参数是不同于蚀刻第三沟槽191-193的蚀刻参数，以形成预期的深度差异。第三沟槽193露出保护第二沟槽172的遮罩180的侧壁，因此，第三沟槽193可邻近于第二沟槽172。换句话说，第三沟槽193与第二沟槽172在遮罩180被移除后是可连通。在形成第三沟槽191-193后，遮罩180被移除，举例而言，遮罩180可由灰化制程而被移除。若将形成额外的沟槽于基材110中，可形成额外的图案且可重复额外的蚀刻处理以形成额外的沟槽。
参照图7，介电特征200接着被形成于基材110上，以覆盖半导体鳍片F1及F3-F7，且填充沟槽151及152、171-176与191-193。介电特征200包含像是氧化硅、氮化硅、氮氧化硅、低k材料、其他适合的材料或以上的组合的材料。于介电特征200包含氧化硅的部分实施方式中，氧化硅可由化学气相沉积、原子层沉积(atomic layer deposition；ALD)、高密度等离子化学气相沉积(high density plasma CVD；HDPCVD)、其他适合的方法或以上的组合所形成。此外，氧化硅可由高纵深比填沟制程(high aspect ratio process；HARP)所形成。于部分实施方式中，热氧化物沟槽垫层可形成以增强沟槽介面。举例而言，用于沉积介电特征200的化学气相沉积制程可使用包含六氯硅烷(hexachlorodisilane；HCD或Si2Cl6)、二氯硅烷(dichlorosilane；DCS或SiH2Cl2)、二(异丙基氨基)二甲基硅烷(Bis(TertiaryButylAmino)Silane；BTBAS或C8H22N2Si)与乙硅烷(disilane；DS或Si2H6)的化学物质。于部分实施方式中，介电特征200可具有多层结构，举例而言，介电特征200可具有一热氧化物垫层与形成于垫层上方的氮化硅。之后，可对介电特征200执行热退火。
接着，如图8所示，平坦化制程(例如化学机械研磨)制程是执行，以移除在沟槽151及152、171-176与191-193外的多余的介电特征200。平坦化制程亦移除垫层120与遮罩层130，以使半导体鳍片F1及F3-F7露出。在平坦化后，填充第一沟槽151及152的介电特征200的部分是相当于第一浅沟槽隔离201及202，填充第二沟槽171-176的介电特征200的部分是相当于第二浅沟槽隔离211-216，填充第三沟槽191-193的介电特征200的部分是相当于第三浅沟槽隔离221-223，这些浅沟槽隔离是相当于部分实施方式中的隔离结构。
平坦化制程可降低第一、第二及第三深度D1、D2及D3分别至第一、第二及第三深度D1’、D2’及D3’。也就是说，在平坦化制程后，第一沟槽151及152具有降低的第一深度D1’，第二沟槽171-176具有降低的第二深度D2’，第三沟槽191-193具有降低的第三深度D3’。填充第一沟槽151及152的第一浅沟槽隔离201及202的厚度实质上是相同且实质上是相同于第一深度D1’。填充第二沟槽171-176的第二浅沟槽隔离211-216的厚度实质上是相同且实质上是相同于第二深度D2’。填充第三沟槽191-193的第三浅沟槽隔离221-223的厚度实质上是相同且实质上是相同于第三深度D3’。因平坦化制程形成如图8中的结构中实质上平坦的表面，所以降低的第一、第二及第三深度D1’、D2’及D3’可满足：D1’>D2’>D3’，类似于上述的D1>D2>D3。因此，第一浅沟槽隔离201及202的厚度是大于第二浅沟槽隔离211-216的厚度，第二浅沟槽隔离211-216的厚度是暂时大于第三浅沟槽隔离221至223的厚度。这样的厚度差异有助于提供适合用于具有不同功能的不同元件区域112-118的各种隔离。举例而言，提供不同功能的将形成于元件区域112-118上的半导体元件可具有不同元件特征，例如元件尺寸、驱动电流、阈值电压、元件密度等。具有不同厚度的浅沟槽隔离因而有益于提供用于元件区域112-118的适合的隔离。换句话说，不同的浅沟槽隔离厚度可使集成电路中的不同半导体元件的接面隔离理想化。
于部分实施方式中，第一浅沟槽隔离201与第二浅沟槽隔离215分别填充互相连通的第一沟槽151与第二沟槽175，因此，第一浅沟槽隔离201邻接第二浅沟槽隔离215，且第一浅沟槽隔离201是厚于第二浅沟槽隔离215。换句话说，第一浅沟槽隔离201与薄于第一浅沟槽隔离201的第二浅沟槽隔离215是一体成形的、紧邻的、或彼此接触，且浅沟槽隔离201及215之间不存在除了浅沟槽隔离201及215的材料，举例而言，半导体特征、导电特征或以上的组合不存在于隔离特征201及215之间。举例而言，于部分实施方式中，第一浅沟槽隔离201具有侧壁S1，薄于第一浅沟槽隔离201的第二浅沟槽隔离215邻接侧壁S1的顶部区域。换句话说，第一浅沟槽隔离201的一部分从第二浅沟槽隔离215的底面突出。这样的设计通过使用不同的浅沟槽隔离厚度而有助于降低相邻元件区域116及118上的半导体元件之间的距离。举例而言，元件区域116及118分别具有半导体鳍片F5及F1于其上，半导体鳍片F5及F1是邻近，意即额外的半导体鳍片是不存在于半导体鳍片F5及F1之间。将半导体鳍片F5及F1隔离的浅沟槽隔离可包含邻接半导体鳍片F1的第一浅沟槽隔离201与邻接半导体鳍片F5的第二浅沟槽隔离215，第一及第二浅沟槽隔离201及215亦彼此邻接。
于部分实施方式中，第一浅沟槽隔离201及202的底面所在高度不同于第二浅沟槽隔离211-216的底面所在高度，第二浅沟槽隔离211-216的底面所在高度是不同于第三浅沟槽隔离221-223的底面所在高度。举例而言，第一浅沟槽隔离201的底面所在高度是低于邻近的第二浅沟槽隔离215的底面所在高度，或是，换句话说，第一浅沟槽隔离201的底面所在位置是低于第二浅沟槽隔离215的底面所在位置。这样的底部所在高度差异有益于使第一浅沟槽隔离201厚于第二浅沟槽隔离215。换句话说，将邻近的半导体鳍片F1及F5隔离的浅沟槽隔离可包含浅沟槽隔离W1及介电突出物P1。介电突出物P1从浅沟槽隔离W1的底部突出，介电突出物P1的宽度小于浅沟槽隔离W1的宽度。介电突出物P1从浅沟槽隔离W1朝向基材110突出。半导体鳍片F1比半导体鳍片F5更靠近介电突出物P。举例而言，介电突出物P1邻接半导体鳍片F1且与半导体鳍片F5彼此间隔。换句话说，将邻近的半导体鳍片F1及F5隔离的隔离结构包含第一部分(例如浅沟槽隔离201)及第二部分(例如浅沟槽隔离215)。第一部分是比第二部分更靠近半导体鳍片F1，第一部分比第二部分厚。举例而言，将两相邻鳍片隔离的隔离结构具有一阶梯状底面。通过这样的设计，邻近于半导体鳍片F1的浅沟槽隔离的一部分的厚度是不同于邻近于半导体鳍片F5的浅沟槽隔离的一部分的厚度。这样的厚度差异有助于提供适合的隔离给邻近的半导体鳍片F1及F5。
参照图9，牺牲层230是形成至少于半导体鳍片F1及F3-F7上。牺牲层230可用于屏蔽植入及降低接下来植入期间的通道效应。牺牲层230可为氧化层所形成，举例而言，牺牲层230可由化学气相沉积或物理气相沉积所形成。接着，离子植入制程是执行来给予半导体鳍片F1及F3-F7杂质，以形成井区于半导体基材110中。
参照图10。将牺牲层230移除，接着遮罩240是施加，以遮罩或覆盖基材110的一部分，并露出基材110的另一部分。遮罩240是光阻，此光阻是施加于基材110整体，接着被图案化，以使位于具有浅沟槽隔离201、202及214-216的基材110的部分的上方的遮罩240的部分保留。浅沟槽隔离211、212及221-223是被遮罩240露出。于部分实施方式中，第二浅沟槽隔离213的一部分被覆盖，第三浅沟槽隔离213的一部分是露出。
露出的浅沟槽隔离接着由蚀刻制程被凹陷，直到半导体鳍片F3、F6及F7的顶部是露出，得到凹陷的或降低的第四浅沟槽隔离251、252及253及第五浅沟槽隔离261、262及263于半导体基材110上，得到的结构如图11所示，如图所示，第二浅沟槽隔离211及212是凹陷，以形成凹陷的第四浅沟槽隔离251及252，且第三浅沟槽隔离221-223是凹陷，以形成凹陷的第五浅沟槽隔离261-263。于部分实施方式中，第二浅沟槽隔离213在半导体鳍片F3及F4之间未被遮罩的部分是凹陷，以形成凹陷的第四浅沟槽隔离253，浅沟槽隔离213的被遮罩部分未被此蚀刻制程凹陷。于部分实施方式中，蚀刻制程可为湿式蚀刻制程，例如将基材110浸入氢氟酸(hydrofluoric acid；HF)。于其他实施方式中，蚀刻制程可为干式蚀刻制程，举例而言，干式蚀刻制程可使用三氟甲烷(CHF3)或三氟化硼(BF3)作为蚀刻气体来执行。因浅沟槽隔离251-253及261-263是使用相同蚀刻制程并同时被凹陷，浅沟槽隔离251-253及261-263的顶面所在位置可实质上相同。在蚀刻制程之后，将遮罩240移除。于部分实施方式中，第五浅沟槽隔离263的厚度与邻接第五浅沟槽隔离263的第四浅沟槽隔离252的厚度比例为约0.3至约0.8。
参照图12，遮罩270是施加，以遮罩或覆盖基材110的一部分，使基材110的另一部分露出。遮罩270可为光阻，此光阻可施加于基材110整体且接着被图案化，以使位于具有凹陷的浅沟槽隔离251-253及261-263的基材110的部分的上方的遮罩270的部分保留。未被凹陷的浅沟槽隔离201、202及213-216被遮罩270露出。
露出的浅沟槽隔离接着由蚀刻制程被凹陷，直到半导体鳍片F1、F4及F5的顶部是露出，得到凹陷的或降低的第六浅沟槽隔离281、282、283及284及第七浅沟槽隔离291及292于半导体基材110上，得到的结构如图13所示，如图所示，第二浅沟槽隔离214-216被凹陷以形成凹陷的第六浅沟槽隔离282-284，第一浅沟槽隔离201及202被凹陷以形成凹陷的第七浅沟槽隔离291至292。第二浅沟槽隔离213的保留部分被凹陷，以形成凹陷的第六浅沟槽隔离281。于部分实施方式中，蚀刻制程可为湿式蚀刻制程，举例而言，湿式蚀刻制程可为将基材110浸入氢氟酸。于其他实施方式中，蚀刻制程可为干式蚀刻制程，举例而言，干式蚀刻制程可使用三氟甲烷或三氟化硼作为蚀刻气体来执行。因浅沟槽隔离281-284及291-292使用相同蚀刻制程且同时被凹陷，浅沟槽隔离281-284及291-292的顶面所在高度实质上相同。于部分实施方式中，浅沟槽隔离281-284及291-292的顶面所在高度不同于浅沟槽隔离251-253及261-263的顶面所在高度。举例而言，浅沟槽隔离281-284及291-292的顶面所在位置高于浅沟槽隔离251-253及261-263的顶面所在位置。这样的顶部所在高度差异可透过使浅沟槽隔离281-284及291-292的蚀刻参数不同于浅沟槽隔离251-253及261-263的蚀刻参数来控制。于部分实施方式中，第六浅沟槽隔离283的厚度与邻接第六浅沟槽隔离283的第七浅沟槽隔离291的厚度的比例是介于约1/12至约1/24。
于部分实施方式中，第二浅沟槽隔离213在半导体鳍片F3及F4之间的不同部分是经由不同蚀刻制程而凹陷，因此，所得到的在邻近的半导体鳍片F3及F4之间的凹陷的第四浅沟槽隔离253及第六浅沟槽隔离281可具有不同厚度。举例而言，第六浅沟槽隔离281的厚度大于第四浅沟槽隔离253的厚度，第四浅沟槽隔离253邻接第六浅沟槽隔离281。这样的厚度差异可由对浅沟槽隔离213的不同部分使用不同蚀刻参数来控制。于部分实施方式中，第四浅沟槽隔离253的顶面所在位置是低于第六浅沟槽隔离281的顶面所在位置。这样的高度差异有益于形成具有不同厚度的浅沟槽隔离253及281。于部分实施方式中，半导体鳍片F3的一部分从第四浅沟槽隔离253突出且是相当于突出物FP1，半导体鳍片F4的一部分从第六浅沟槽隔离281突出且是相当于突出物FP2。因浅沟槽隔离253及281之间的厚度差异，故突出物FP1及FP2的厚度不同。于部分实施方式中，第四浅沟槽隔离253的厚度与第六浅沟槽隔离281的厚度比例是介于约1/1.2至约1/1.6之间。
浅沟槽隔离253及281是彼此邻接、一体成形、紧邻或互相接触，除了浅沟槽隔离253及281外的材料不存在于浅沟槽隔离253及281之间，例如半导体特征、导电特征或以上的组合是不存在于浅沟槽隔离253及281之间。这样的设计透过不同的浅沟槽隔离厚度而有益于降低相邻元件区域114及116上的半导体元件之间的距离，举例而言，元件区域114及116分别具有半导体鳍片F3及F4于其上，半导体鳍片F3及F4彼此邻近，也就是说，额外的半导体鳍片是不存在于半导体鳍片F3及F4之间。将半导体鳍片F3及F4隔离的浅沟槽隔离可包含邻近于半导体鳍片F4的第六浅沟槽隔离281以及邻近于半导体鳍片F3的第四浅沟槽隔离253。第六浅沟槽隔离281亦邻接第四浅沟槽隔离253。举例而言，第六浅沟槽隔离281具有侧壁S2，第四浅沟槽隔离253邻接第六浅沟槽隔离281的侧壁S2的底部区域。换句话说，第六浅沟槽隔离281的一部分从第四浅沟槽隔离253的顶面突出。具有不同厚度的互相邻接的浅沟槽隔离253及281可提供用于邻近的半导体鳍片F3及F4(用来形成具有不同功能的半导体元件)的适合的隔离。
于部分实施方式中，将相邻的半导体鳍片F3及F4隔离的浅沟槽隔离可包含浅沟槽隔离W2及介电突出物P2。介电突出物P2从浅沟槽隔离W2的顶部突出，介电突出物P2的宽度小于浅沟槽隔离W2的宽度。介电突出物P2朝远离基材110的方向从浅沟槽隔离W2突出。半导体鳍片F4比半导体鳍片F3更靠近介电突出物P2。举例而言，介电突出物P2邻接半导体鳍片F4且与半导体鳍片F3彼此间隔。换句话说，将邻近的半导体鳍片F3及F4隔离的隔离结构包含第一部分(例如浅沟槽隔离281)及第二部分(例如浅沟槽隔离253)。第一部分是比第二部分更靠近半导体鳍片F4，且第一部分是厚于第二部分。举例而言，将两相邻的鳍片隔离的隔离结构具有阶梯状顶面。通过这样的设计，邻近于半导体鳍片F4的浅沟槽隔离的一部分的厚度是不同于邻近于半导体鳍片F3的浅沟槽隔离的一部分的厚度。这样的厚度差异有益于提供适合的隔离给相邻的半导体鳍片F3及F4。
于部分实施方式中，浅沟槽隔离253及291的顶面所在高度是不同，浅沟槽隔离253及291的底面所在高度亦不同。这样的差异可提供进一步的适用于半导体鳍片F1及F3的不同隔离。于部分实施方式中，浅沟槽隔离253及291的顶面之间所在的高度差异是不同于浅沟槽隔离253及291的底部之间所在高度差异，这样的差异可提供适用于半导体鳍片F1及F3的具有不同厚度的进一步的不同隔离结构。
图14绘示分别位于元件区域112、114、116及118中形成栅极结构310、320、330及340。因分别在栅极结构320及330下方的浅沟槽隔离253及281的顶面所在高度不同，所以栅极结构320及330的底面所在高度是不同，举例而言，栅极结构320的底面是低于栅极结构330的底面。栅极结构310的栅极介电质312是形成，以包覆逻辑元件区域112上的半导体鳍片F6及F7。栅极结构310的栅极电极314接着是形成于栅极介电质312上，栅极结构320的栅极介电质322是形成，以包覆高电压元件区域114上的半导体鳍片F3。栅极结构320的栅极电极324接着是形成于栅极介电质322上。栅极结构330的栅极介电质322是形成，以包覆记忆体元件区域116上的半导体鳍片F4及F5。栅极结构330的栅极电极334接着是形成于栅极介电质332上。栅极结构340的栅极介电质342是形成，以包覆互补式金属氧化物半导体图像传感区域118上的半导体鳍片F1。栅极结构340的栅极电极344是接着形成于栅极介电质342上。
于部分实施方式中，栅极介电质312-342可包含介电材料，例如适合用于相对的元件区域112-118的高k介电材料，并可由适合的技术所形成，例如化学气相沉积或物理气相沉积。栅极电极314-344可包含导电物，例如适合用于相对的元件区域112-118的金属，并可由适合的技术所形成，例如化学气相沉积或物理气相沉积。用于半导体鳍片F1及F3-F7的源极/漏极区域可于形成栅极结构310-340之前或之后所形成，并可由适合的技术所形成，例如植入制程或磊晶制程与植入制程的组合所形成。因此，半导体元件可形成于元件区域112-118上。
第16至28图是根据本揭露的部分实施方式的制造集成电路的方法的剖面图。如图16所示，半导体基材410包含位于元件区域412、414、416及418中的部分。于部分实施方式中，举例而言，元件区域412、414、416及418是包含逻辑磁心区域、高电压元件区域、记忆体元件区域(例如嵌入式非挥发记忆体区域或嵌入式静态随机处理记忆体区域)、互补式金属氧化物半导体图像传感区域、类比区域、输入/输出区域、伪区域(用于形成伪图案)或类似物的不同区域。上述元件区域是绘示于图15。于部分实施方式中，元件区域412是逻辑磁心区域，元件区域414是高电压元件区域、元件区域416是记忆体元件区域，元件区域418是互补式金属氧化物半导体图像传感区域。
垫层420及遮罩层430是形成于半导体基材410上，垫层420可为包含由热氧化制程、沉积制程(例如化学气相沉积、物理气相沉积)或其他适合的制程所形成的氧化硅的薄膜。垫层420做为半导体基材410及遮罩层430之间的粘着层，且垫层420可由氮化硅所形成，举例而言，垫层420可由低压化学气相沉积、对硅热氮化、等离子辅助化学气相沉积或等离子阳极氮化所形成。
遮罩440可形成于遮罩层430上方，遮罩440可为光阻且可被图案化而成为具有开口的遮罩440，开口相当于将形成的沟槽的位置。剩余的光阻材料保护下方的材料免于被接下来图17中所执行的制程步骤所影响，例如蚀刻。
参照图17，半导体基材410的未被遮罩的部分被移除或凹陷，以形成第一沟槽451-457，半导体鳍片F11-F16亦形成。举例而言，第一沟槽451及452被蚀刻至半导体基材410，位于第一沟槽451及452之间的半导体基材410的一部分接着变成从第一沟槽451及452下方的半导体基材410的一部分突出的半导体鳍片F11。第一沟槽453-457及半导体鳍片F12-F16亦以类似方式形成，对第一沟槽451-457的蚀刻可由各种基材蚀刻技术所执行，例如控制压力、温度等的等离子蚀刻。蚀刻技术亦可蚀刻遮罩层430及垫层420。因第一沟槽451-457是使用相同蚀刻制程且同时蚀刻，第一沟槽451-457可具有实质上相同深度，例如第一深度D4。
参照图18，将图17中的遮罩440移除，举例而言，遮罩440是透过灰化制程被移除。接着，遮罩460是施加于基材410，以保护已形成于基材410上的部分第一沟槽451-457。遮罩460可为光阻，此光阻是施加于基材410整体且接着被图案化，使具有已经位在想要的深度的部分第一沟槽451-457的基材410的一些部分上方的遮罩460的一些部分保留。图案可被施加于遮罩460，此图案是用于将已位在第一深度D4的一或多个沟槽加深而变成第二深度，此图案包含在遮罩460中的开口，以露出欲加深的一或多个沟槽。
参照图19。第二沟槽471-476是位于第二深度D5，第二沟槽471-476是蚀刻至基材410。在第二深度D5的第二沟槽471-476可由对在第一深度D4的未被遮罩的沟槽执行额外的蚀刻所形成，其中第一深度D4是小于第二深度D5。换句话说，在第一深度D4的部分沟槽被加深，以形成在第二深度D5的第二沟槽471-476。部分被遮罩的沟槽未被加深，例如第一沟槽452及沟槽451及453的一些部分。对第二沟槽471-476的蚀刻可由任何各种基材蚀刻技术来执行，例如控制各种压力及温度等的等离子蚀刻。因第二沟槽471-476是由相同蚀刻制程及同时被蚀刻，第二沟槽471-476可具有实质上相同深度，例如第二深度D5。
参照图20，图19中的遮罩460被移除，举例而言，遮罩460可由灰化制程被移除。接着，遮罩480被施加于基材410，以保护已经形成在基材410上的第一沟槽451-453及第二沟槽471-476。遮罩480可为光阻，此光阻被施加于基材410整体并接着被图案化，使具有在想要的深度的部分沟槽451-453及471-476的基材410的部分上方的遮罩480的部分保留。图案被施加于遮罩480，此图案是用于加深已在第二深度D5的一或多个沟槽变成至第三深度。此图案包含在遮罩480中的开口，以露出一或多个欲加深的沟槽。
参照图21，在第三深度D6的第三沟槽491及492被蚀刻至基材410，在第三深度D6的第三沟槽491及492可由额外蚀刻在第二深度D5的未被遮罩的沟槽所形成，其中第二深度D5是小于第三深度D6。换句话说，在第二深度D5的部分沟槽被加深，以形成在第三深度D6的第三沟槽491及492。部分被遮罩的沟槽未被加深而可做为未加深的沟槽。对第三沟槽491及492的蚀刻可由各种基材蚀刻技术来执行，例如控制压力及温度等的等离子蚀刻。因第三沟槽491及492是使用相同蚀刻制程且同时被蚀刻，第三沟槽491及492可具有实质上相同的深度，例如第三深度D6。于部分实施方式中，在第二深度D5的未加深的沟槽475及476可分别邻近于在第三深度D6的加深的沟槽491及492。换句话说，第二沟槽475及深于第二沟槽475的第三沟槽491在遮罩480被移除后是连通的。相似地，第二沟槽476及深于第二沟槽476的第三沟槽492在遮罩480被移除后亦是连通的。
参照图22，将图21中的遮罩480移除，举例而言，遮罩480可由灰化制程所移除，之后，介电特征500是形成于基材410上，以覆盖半导体鳍片F11-F16并填充沟槽451-453、471-476及491-492。介电特征500包含由上述适合的技术所形成的例如氧化硅、氮化硅、氮氧化硅、低k材料、其他适合的材料或任何以上的组合的材料。
接着，如图23所示，平坦化制程(例如化学机械研磨制程)是执行，以移除位于沟槽451-453、471-476及491-492外的多余的介电特征500。平坦化制程亦可移除垫层420及遮罩层430，以露出半导体鳍片F11-F16。在平坦化之后，填充第一沟槽451-453的介电特征500的一些部分可被视为第一浅沟槽隔离501-503，填充第二沟槽471-476的介电特征500的一些部分可被视为第二浅沟槽隔离511-516，填充第三沟槽491及492的介电特征500的一些部分可被视为第三浅沟槽隔离521及522。于部分实施方式中，这些浅沟槽隔离可被视为隔离结构。
平坦化制程可降低第一、第二及第三深度D4、D5及D6分别至第一、第二及第三深度D4’、D5’及D6’。也就是说，在平坦化制程后，第一沟槽451-453具有降低的第一深度D4’，第二沟槽471-476具有降低的第二深度D5’，第三沟槽491及492具有降低的第三深度D6’。填充第一沟槽451-453的第一浅沟槽隔离501-503可具有实质上相同的厚度，此厚度是实质上相等于第一深度D4’。填充第二沟槽471-476的第二浅沟槽隔离511-516可具有实质上相同的厚度，此厚度是实质上相等于第二深度D5’。填充第三沟槽491及492的第三浅沟槽隔离521及522可具有实质上相同的厚度，此厚度是实质上相等于第三深度D6’。因平坦化制程形成用于图23所示的结构的实质上平坦的表面，降低的第一、第二及第三深度D4’、D5’及D6’可满足：D4’<D5’<D6’，类似于D4<D5<D6。因此，第三浅沟槽隔离521及522的厚度是大于第二浅沟槽隔离511-516的厚度，第二浅沟槽隔离511-516的厚度是暂时大于第一浅沟槽隔离501-503的厚度，这样的厚度差异有助于提供具有不同功能的适合用于不同元件区域412-418的各种隔离。
于部分实施方式中，第三浅沟槽隔离521及第二浅沟槽隔离515分别填充互相连通的第三沟槽491及第二沟槽475，因此，第三浅沟槽隔离521邻接第二浅沟槽隔离515，且第三浅沟槽隔离521是厚于第二浅沟槽隔离515，换句话说，第三浅沟槽隔离521及第二浅沟槽隔离515是一体成形、紧邻或互相接触，除了浅沟槽隔离521及515之外的材料是不存在于浅沟槽隔离521及515之间。举例而言，半导体特征、导电特征或以上的组合是不存在于浅沟槽隔离521及515。举例而言，第三浅沟槽隔离521具有侧壁S3，第二浅沟槽隔离515邻接侧壁S3的顶部区域，换句话说，第三浅沟槽隔离521的一部分从第二浅沟槽隔离515的底面突出。这样的设计有助于降低在邻近的使用不同的浅沟槽隔离厚度的元件区域416及418上的半导体元件之间的距离。举例而言，元件区域416及418分别具有半导体鳍片F15及F16于其上，半导体鳍片F15及F16是互相邻近，即额外的半导体鳍片是不存在于半导体鳍片F15及F16之间。隔离邻近的半导体鳍片F15及F16的浅沟槽隔离可包含邻接半导体鳍片F16的第三浅沟槽隔离521以及邻接半导体鳍片F15的第二浅沟槽隔离515，浅沟槽隔离521及515亦彼此邻接。
于部分实施方式中，第三浅沟槽隔离521及522的底面所在高度不同于第二浅沟槽隔离511-516的底面所在高度，第二浅沟槽隔离511-516的底面所在高度是不同于第一浅沟槽隔离501-503的底面所在高度。举例而言，第三浅沟槽隔离521的底面所在高度是低于邻近于第三浅沟槽隔离521的第二浅沟槽隔离515的底面所在高度。这样的底面所在高度差异有助于使第三浅沟槽隔离521厚于第二浅沟槽隔离515。换句话说，将邻近的半导体鳍片F16及F15隔离的浅沟槽隔离可包含浅沟槽隔离W3及介电突出物P3。介电突出物P3从浅沟槽隔离W3的底部突出，介电突出物P3的宽度小于浅沟槽隔离W3的宽度。介电突出物P3朝向基材410从浅沟槽隔离W3突出。半导体鳍片F16比起半导体鳍片F15更靠近介电突出物P3。举例而言，介电突出物P3邻接半导体鳍片F16且与半导体鳍片F15彼此间隔。换句话说，将邻近的半导体鳍片F15及F16隔离的隔离结构包含第一部分(例如浅沟槽隔离521)及第二部分(例如浅沟槽隔离515)，第一部分比起第二部分更靠近半导体鳍片F16，且第一部分是厚于第二部分。举例而言，将两相邻的鳍片隔离的隔离结构具有阶梯状底面，通过这样的设计，邻近于半导体鳍片F16的浅沟槽隔离的一部分的厚度是不同于邻近于半导体鳍片F15的浅沟槽隔离的一部分的厚度，这样的厚度差异有助于提供用于邻近的半导体鳍片F16及F15的适合的隔离。
参照图24，牺牲层530是形成至少于半导体鳍片F11-F16上，牺牲层530可用于屏蔽植入和在接下来的植入期间降低通道效应，举例而言，牺牲层530可为由化学气相沉积或物理气相沉积所形成的氧化物层。接着，离子植入制程是执行，以给予半导体鳍片F11-F16杂质，以形成井区于半导体基材410中，接着将牺牲层530移除，且接着经由蚀刻制程将浅沟槽隔离501-503、511-516及521-522凹陷，直到露出半导鳍片F11-F16的顶部，得到凹陷的或降低的浅沟槽隔离541-543、551-556及561-562于半导体基材410上，得到的结构如图25所示。如图所示，第一浅沟槽隔离501-503是凹陷，以形成凹陷的第一浅沟槽隔离541-543，第二浅沟槽隔离511-516是凹陷，以形成凹陷的第二浅沟槽隔离551-556，第三浅沟槽隔离521及522是凹陷，以形成凹陷的第三浅沟槽隔离561及562。于部分实施方式中，蚀刻制程可为湿式蚀刻制程，举例而言，可将基材410浸入氢氟酸。于其他实施方式中，蚀刻制程可为干式蚀刻制程，举例而言，干式蚀刻制程可使用三氟甲烷或三氟化硼做为蚀刻气体来执行。因浅沟槽隔离541-543、551-556及561-562使用相同蚀刻制程且同时被凹陷，其顶面所在高度可暂时实质上相同。于部分实施方式中，第二浅沟槽隔离555的厚度与邻接第二浅沟槽隔离555的第三浅沟槽隔离561的厚度的比例为约1/12至约1/24。
参照图26，遮罩570被施加以遮罩或覆盖基材410的一部分，使基材410的另一部分露出。遮罩270可为光阻，此光阻被施加于基材410整体且接着被图案化，使具有凹陷的第二浅沟槽隔离554-556及第三浅沟槽隔离561-562的基材410的部分上方的遮罩570的部分保留。凹陷的第二浅沟槽隔离551及552及第一浅沟槽隔离541-543被遮罩570露出。于部分实施方式中，凹陷的第二浅沟槽隔离553的一部分被覆盖，凹陷的第二浅沟槽隔离553的一部分被露出。
露出的浅沟槽隔离接着由蚀刻制程被凹陷，得到进一步的凹陷或降低的第四浅沟槽隔离581-583及第五浅沟槽隔离591-593于半导体基材410上，得到的结构是显示于图27，如图所示，凹陷的第一浅沟槽隔离541-543进一步被凹陷，以形成第四浅沟槽隔离581-583，凹陷的第二浅沟槽隔离551及552进一步被凹陷，以形成第五浅沟槽隔离591及592。凹陷的第二浅沟槽隔离553的未遮罩部分进一步被凹陷，以形成第五浅沟槽隔离593。于部分实施方式中，蚀刻制程可为湿式蚀刻制程，例如可将基材410浸入氢氟酸。于其他实施方式中，蚀刻制程可为干式蚀刻制程，举例而言，干式蚀刻制程可使用三氟甲烷或三氟化硼做为蚀刻气体来执行。因第四及第五浅沟槽隔离581-583及591-593是使用相同蚀刻制程且同时被凹陷，其顶面所在高度实质上相同，因第四及第五浅沟槽隔离581-583及591-593受到额外的蚀刻，所以第四及第五浅沟槽隔离581-583及591-593的顶面所在高度低于第二及第三浅沟槽隔离553-556及561-562的顶面所在高度。
于部分实施方式中，邻近的半导体鳍片F13及F14之间的浅沟槽隔离的一部分被凹陷，浅沟槽隔离的另一部分被遮罩。因此，在半导体鳍片F13及F14之间的所得到的浅沟槽隔离593及553可具有不同厚度。进一步而言，第二浅沟槽隔离553是厚于第五浅沟槽隔离593。于部分实施方式中，第五浅沟槽隔离593的厚度与第二浅沟槽隔离553的厚度的比例为约1/1.2至约1/1.6。举例而言，第五浅沟槽隔离593的顶面所在高度是低于第二浅沟槽隔离553的高度。第二浅沟槽隔离553及第五浅沟槽隔离593彼此邻接、一体成形、紧邻或互相接触，除了浅沟槽隔离593及553之外的材料是不存在于浅沟槽隔离593及553之间。举例而言，半导体特征、导电特征或以上的组合是不存在于浅沟槽隔离593及553之间。这样的设计有助于降低使用不同浅沟槽隔离厚度的在邻近的元件区域414及416上的半导体元件之间的距离。举例而言，元件区域414及416分别具有半导体鳍片F13及F14于其上，半导体鳍片F13及F14是互相邻近，亦即，额外的半导体鳍片是不存在于半导体鳍片F13及F14之间。将半导体鳍片F13及F14隔离的浅沟槽隔离可包含邻接半导体鳍片F14的第二浅沟槽隔离553及邻接半导体鳍片F13的第五浅沟槽隔离593。第二浅沟槽隔离553具有侧壁S4，第五浅沟槽隔离593邻接侧壁S4的底部区域。换句话说，第二浅沟槽隔离553的一部分从第五浅沟槽隔离593的顶面突出。具有不同厚度的相邻接的浅沟槽隔离553及593可提供适合的隔离给邻近的半导体鳍片F13及F14(用于形成具有不同功能的半导体元件)。相似地，具有不同厚度的第四浅沟槽隔离583及第五浅沟槽隔离592可提供适合的隔离给邻近的半导体鳍片F12及F13。于部分实施方式中，第四浅沟槽隔离583的厚度与邻接第四浅沟槽隔离583的第五浅沟槽隔离592的厚度的比例是介于约0.3至约0.8。
于部分实施方式中，半导体鳍片F13的一部分从第五浅沟槽隔离593突出且可被视为突出物FP3，半导体鳍片F14的一部分从第二浅沟槽隔离553突出且可被视为突出物FP4。因浅沟槽隔离593及553之间的厚度差异，突出物FP3及FP4具有不同厚度。
于部分实施方式中，将相邻的半导体鳍片F13及F14隔离的浅沟槽隔离可包含浅沟槽隔离W4及介电突出物P4。介电突出物P4从浅沟槽隔离W4的顶部突出，介电突出物P4的宽度小于浅沟槽隔离W4的宽度。介电突出物P4朝远离基材410的方向从浅沟槽隔离W4突出，半导体鳍片F14比半导体鳍片F13更靠近介电突出物P4，举例而言，介电突出物P4邻接半导体鳍片F14且与半导体鳍片F13彼此间隔。换句话说，隔离邻近的半导体鳍片F13及F14的隔离结构包含第一部分(例如浅沟槽隔离553)及第二部分(例如浅沟槽隔离593)。第一部分比第二部分更靠近半导体鳍片F14，且第一部分是厚于第二部分。举例而言，将两相邻鳍片隔离的隔离结构具有阶梯状顶面。通过这样的设计，邻近于半导体鳍片F14的浅沟槽隔离的一部分的厚度是不同于邻近于半导体鳍片F13的浅沟槽隔离的一部分的厚度，这样的厚度差异有助于提供适合的隔离给相邻的半导体鳍片F13及F14。
于部分实施方式中，浅沟槽隔离593及561的顶面所在高度是不同，浅沟槽隔离593及561的底面所在高度亦不同。这样的差异可提供进一步适合用于半导体鳍片F13及F16的不同的隔离，于部分实施方式中，浅沟槽隔离593及561的顶面之间所在的高度的差异是不同于浅沟槽隔离593及561的底面之间所在的高度的差异，这样的差异可进一步提供适用于半导体鳍片F13及F16的具有不同厚度的的不同隔离结构。
图28绘示分别形成栅极结构610、620、630及640于元件区域412、414、416及418中。因分别位在栅极结构620及630下方的浅沟槽隔离593及553的顶面所在高度不同，栅极结构620及630的底部所在高度是不同。举例而言，栅极结构620的底面是低于栅极结构630的底面。栅极结构610的栅极介电质612是形成，以包覆半导体鳍片F11及F12于逻辑元件区域412上。栅极结构610的栅极电极614接着被形成于栅极介电质612上，栅极结构620的栅极介电质622是形成，以包覆半导体鳍片F13于高电压元件区域414上，栅极结构620的栅极电极624接着被形成于栅极介电质622上。栅极结构630的栅极介电质632是形成，以包覆半导体鳍片F14及F15于记忆体元件区域416上，栅极结构630的栅极电极634接着是形成于栅极介电质632上，栅极结构640的栅极介电质642是形成，以包覆半导体鳍片F16于互补式金属氧化物半导体图像传感区域418上，栅极结构640的栅极电极644接着被形成于栅极介电质642上，栅极介电质及电极可包含由上述的适合的技术所形成的适合的材料，用于半导体鳍片F11-F16的源极/漏极区域可在栅极结构610-640形成之前或之后所形成，例如可由适合的技术所形成，例如植入制程或磊晶制程及植入制程的组合。因此，半导体元件可形成于元件区域412-418上。
本揭露的部分实施方式可提供具有用于不同半导体元件的具有不同厚度的隔离结构，这样的厚度差异因而有助于提供适用于不同半导体元件的各种隔离。举例而言，具有用于逻辑元件的适合的厚度的隔离结构可提升他们的表现且降低漏电流，具有用于互补式金属氧化物半导体图像传感器的适合的厚度的隔离结构可降低暗态漏电流及白画素，且可提升讯号杂讯比(signal to noise ratio；SNR)，具有用于记忆体元件的适合的厚度的隔离结构可提升它们的资料保存能力。此外，具有不同厚度的隔离结构互相邻接且是位于半导体元件之间。这样的设计有助于降低使用具有不同厚度的隔离结构的半导体元件之间的距离。
于部分实施方式中，一种半导体元件，包含一基材、一第一隔离结构、一第二隔离结构以及多个半导体鳍片。此第一隔离结构是位于此基材上且具有一第一厚度。此第二隔离结构邻接此第一隔离结构且具有一第二厚度，其中此第一厚度是不同于此第二厚度。多个半导体鳍片分别邻接此第一隔离结构与此第二隔离结构。
于部分实施方式中，此第一隔离结构的一顶面相对于此基材的一高度与此第二隔离结构的一顶面相对于此基材的一高度是不同。
于部分实施方式中，其中此第一隔离结构的一底面相对于此基材的一高度与此第二隔离结构的一底面相对于此基材的一高度不同。
于部分实施方式中，其中此第一隔离结构的一顶面所在位置是低于此第二隔离结构的一顶面。
于部分实施方式中，此第一隔离结构的一底面所在位置是高于此第二隔离结构的一底面。
于部分实施方式中，此第一隔离结构的一部分是从此第二隔离结构的一底面突出。
于部分实施方式中，此第二隔离结构的一部分是从此第一隔离结构的一顶面突出。
于部分实施方式中，其中这些半导体鳍片包含多个突出物，这些突出物分别从此第一隔离结构及此第二隔离结构突出，这些突出物相对于此基材的多个高度是不同。
于部分实施方式中，此半导体元件还包含多个栅极结构，这些栅极结构是分别位于这些半导体鳍片上且具有在多个不同高度的多个底面。
于部分实施方式中，此半导体元件还包含一第三隔离结构，此第三隔离结构与这些半导体鳍片间隔且具有一第三厚度，此第三厚度是不同于此第一厚度及此第二厚度。
于部分实施方式中，其中此第三隔离结构的一底面所在位置是高于此第一隔离结构的一底面。
于部分实施方式中，此半导体元件还包含一第四隔离结构，此第四隔离结构邻接此第三隔离结构且具有一第四厚度，其中此第四厚度是不同于此第三厚度。
一种半导体元件，包含一第一及一第二半导体鳍片以及一第一隔离结构。此第一及第二半导体鳍片是位于一基材上。此第一隔离结构是位于此第一及第二半导体鳍片之间，其中此第一隔离结构具有一第一部分及一第二部分，此第一部分比此第二部分更靠近此第一半导体鳍片，此第一部分是厚于此第二部分。
于部分实施方式中，其中此第一隔离结构具有一阶梯状顶面。
于部分实施方式中，其中此第一隔离结构具有一阶梯状底面。
于部分实施方式中，此半导体元件还包含一第二隔离结构，此第二隔离结构是位于此基材上，其中此第二隔离结构的一底面是低于此第一隔离结构的一底面。
于部分实施方式中，一种形成浅沟槽隔离的方法包含形成一第一沟槽于一半导体基材中；形成一介电结构于此第一沟槽中；以及凹陷此介电特征的一第一部分，使此介电特征的此第一部分的一厚度小于此介电特征的一第二部分的一厚度。
于部分实施方式中，此方法还包含在此凹陷之前，形成一遮罩于此介电特征的此第二部分上方，其中此介电特征的此第一部分被此遮罩露出。
于部分实施方式中，此方法还包含形成一第二沟槽于此半导体基材中，其中此第一沟槽与此第二沟槽具有多个不同深度。
于部分实施方式中，此方法还包含形成一第三沟槽于此半导体基材中，其中此第三沟槽的一深度是不同于此第一沟槽的此深度与此第二沟槽的此深度。
以上概述数个实施方式或实施例的特征，使所属领域中具有通常知识者可以从各个方面更加了解本揭露。本技术领域中具有通常知识者应可理解，且可轻易地以本揭露为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到在此介绍的实施方式或实施例相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未悖离本揭露的揭露精神与范围。在不悖离本揭露的精神与范围的前提下，可对本揭露进行各种改变、置换或修改。

Claims (1)

1.一种半导体元件，其特征在于，包含：
一基材；
一第一隔离结构，位于该基材上且具有一第一厚度；
一第二隔离结构，邻接该第一隔离结构且具有一第二厚度，其中该第一厚度是不同于该第二厚度；以及
多个半导体鳍片分别邻接该第一隔离结构与该第二隔离结构。
CN201710928152.1A 2016-11-28 2017-10-09 半导体元件及形成浅沟槽隔离的方法 Active CN108122911B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662427056P 2016-11-28 2016-11-28
US62/427,056 2016-11-28
US15/660,107 US10157770B2 (en) 2016-11-28 2017-07-26 Semiconductor device having isolation structures with different thickness and method of forming the same
US15/660,107 2017-07-26

Publications (2)

Publication Number Publication Date
CN108122911A true CN108122911A (zh) 2018-06-05
CN108122911B CN108122911B (zh) 2022-02-22

Family

ID=62190360

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710928152.1A Active CN108122911B (zh) 2016-11-28 2017-10-09 半导体元件及形成浅沟槽隔离的方法

Country Status (3)

Country Link
US (4) US10157770B2 (zh)
CN (1) CN108122911B (zh)
TW (1) TWI715808B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111200016A (zh) * 2018-11-16 2020-05-26 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
TWI848370B (zh) * 2021-11-04 2024-07-11 台灣積體電路製造股份有限公司 半導體結構及其製造方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017183636A (ja) * 2016-03-31 2017-10-05 ソニー株式会社 固体撮像素子、センサ装置、および電子機器
JP7325167B2 (ja) * 2017-03-16 2023-08-14 富士電機株式会社 半導体装置の製造方法
KR102342551B1 (ko) 2017-09-25 2021-12-23 삼성전자주식회사 아이솔레이션 영역을 포함하는 반도체 소자
US10847409B2 (en) 2018-09-27 2020-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
JP7042726B2 (ja) * 2018-10-04 2022-03-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN111199917B (zh) * 2018-11-16 2022-10-04 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
US10950610B2 (en) * 2019-07-18 2021-03-16 Globalfoundries U.S. Inc. Asymmetric gate cut isolation for SRAM
KR102755159B1 (ko) * 2019-10-21 2025-01-20 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11626401B2 (en) * 2019-10-22 2023-04-11 Samsung Electronics Co., Ltd. Integrated circuit devices and methods of manufacturing the same
EP3840036A1 (en) * 2019-12-19 2021-06-23 Imec VZW Cointegration method for forming a semiconductor device
US11302567B2 (en) * 2020-06-30 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench isolation forming method and structures resulting therefrom
US11563013B2 (en) 2020-09-28 2023-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method for forming the same
KR20220087229A (ko) 2020-12-17 2022-06-24 삼성전자주식회사 반도체 소자
US12040219B2 (en) * 2021-03-19 2024-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Etch profile control of isolation trench
US12125851B2 (en) * 2021-04-28 2024-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming the same
US12288721B2 (en) * 2021-07-08 2025-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Fin bending reduction through structure design
US12219709B2 (en) * 2022-07-29 2025-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Forming trench in IC chip through multiple trench formation and deposition processes

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103378153A (zh) * 2012-04-11 2013-10-30 台湾积体电路制造股份有限公司 用于集成有电容器的FinFET的结构和方法
CN104425493A (zh) * 2013-08-22 2015-03-18 三星电子株式会社 具有3d沟道的半导体器件及其制造方法
CN104517845A (zh) * 2013-09-27 2015-04-15 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100059823A1 (en) * 2008-09-10 2010-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive device for high-k metal gate technology and method of making
US9496178B2 (en) * 2011-08-31 2016-11-15 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device having fins of different heights and method for manufacturing the same
US8941187B2 (en) * 2012-01-13 2015-01-27 Globalfoundries Inc. Strain engineering in three-dimensional transistors based on strained isolation material
KR101953240B1 (ko) * 2012-09-14 2019-03-04 삼성전자 주식회사 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로
US10825738B2 (en) * 2013-11-28 2020-11-03 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor arrangements and methods of manufacturing the same
US9691763B2 (en) * 2013-12-27 2017-06-27 International Business Machines Corporation Multi-gate FinFET semiconductor device with flexible design width
US9368496B1 (en) * 2015-01-30 2016-06-14 Globalfoundries Inc. Method for uniform recess depth and fill in single diffusion break for fin-type process and resulting devices
US9391074B1 (en) * 2015-04-21 2016-07-12 International Business Machines Corporation Structure for FinFET fins
US20160315084A1 (en) * 2015-04-21 2016-10-27 Globalfoundries Inc. Different height of fins in semiconductor structure
US9805982B1 (en) * 2016-05-17 2017-10-31 Globalfoundries Inc. Apparatus and method of adjusting work-function metal thickness to provide variable threshold voltages in finFETs
US10037981B2 (en) * 2016-05-18 2018-07-31 Globalfoundries Inc. Integrated display system with multi-color light emitting diodes (LEDs)
US9985042B2 (en) * 2016-05-24 2018-05-29 Silicon Storage Technology, Inc. Method of integrating FinFET CMOS devices with embedded nonvolatile memory cells
TWI694614B (zh) * 2016-08-05 2020-05-21 聯華電子股份有限公司 位在矽覆絕緣層上的鰭狀場效電晶體及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103378153A (zh) * 2012-04-11 2013-10-30 台湾积体电路制造股份有限公司 用于集成有电容器的FinFET的结构和方法
US20160190122A1 (en) * 2012-04-11 2016-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for FinFET Integrated with Capacitor
CN104425493A (zh) * 2013-08-22 2015-03-18 三星电子株式会社 具有3d沟道的半导体器件及其制造方法
CN104517845A (zh) * 2013-09-27 2015-04-15 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111200016A (zh) * 2018-11-16 2020-05-26 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN111200016B (zh) * 2018-11-16 2023-07-28 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
TWI848370B (zh) * 2021-11-04 2024-07-11 台灣積體電路製造股份有限公司 半導體結構及其製造方法

Also Published As

Publication number Publication date
US11450555B2 (en) 2022-09-20
US11923235B2 (en) 2024-03-05
US20180151414A1 (en) 2018-05-31
TWI715808B (zh) 2021-01-11
US20220367248A1 (en) 2022-11-17
US20190139814A1 (en) 2019-05-09
US10157770B2 (en) 2018-12-18
TW201820534A (zh) 2018-06-01
CN108122911B (zh) 2022-02-22
US10950490B2 (en) 2021-03-16
US20210202301A1 (en) 2021-07-01

Similar Documents

Publication Publication Date Title
US11450555B2 (en) Method for forming semiconductor device having isolation structures with different thicknesses
US8932936B2 (en) Method of forming a FinFET device
US7705417B2 (en) Semiconductor device and method of fabricating isolation region
US8647949B2 (en) Structure and method of fabricating a transistor having a trench gate
TW201707111A (zh) 半導體裝置之製造方法
KR100505713B1 (ko) 쉘로우 트렌치 소자 분리막 및 쉘로우 트렌치 소자분리막의 형성 방법
US20070293045A1 (en) Semiconductor device and method for fabricating the same
CN108735670B (zh) 一种半导体器件及其制造方法和电子装置
US9070769B2 (en) Semiconductor device with a depletion channel and method of manufacturing the same
US6541342B2 (en) Method for fabricating element isolating film of semiconductor device, and structure of the same
KR20110067844A (ko) 반도체 소자의 제조 방법
KR100598174B1 (ko) 반도체 소자의 제조 방법
KR101095066B1 (ko) 반도체 소자의 제조 방법
US8097505B2 (en) Method of forming isolation layer in semiconductor device
KR100624329B1 (ko) 반도체 소자의 소자 분리막 절연성 강화 방법
KR100731079B1 (ko) 반도체 소자의 트렌치형 소자 분리막 및 그 제조 방법
KR100548519B1 (ko) 반도체 소자의 제조방법
US20060199352A1 (en) Method of manufacturing shallow trench isolation structure
KR20070001553A (ko) 반도체 소자의 소자분리막 형성방법
TW201943070A (zh) 半導體結構及其製造方法
KR20070042322A (ko) 분리 트렌치와 리세스 채널 어레이 트렌치가 동시에형성되는 반도체 소자 및 그 제조방법
KR20060009415A (ko) 반도체 소자의 소자분리막 형성방법
KR20060002142A (ko) 반도체 소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant