KR102342551B1 - 아이솔레이션 영역을 포함하는 반도체 소자 - Google Patents

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Abstract

소자분리 영역을 포함하는 반도체 소자를 제공한다. 이 반도체 소자는 기판 상에 배치되는 활성 영역들; 및 상기 활성 영역들 사이의 아이솔레이션 영역을 포함한다. 상기 아이솔레이션 영역은 제1 절연성 물질로 형성되는 제1 부분 및 상기 제1 절연성 물질과 다른 특성의 제2 절연성 물질로 형성되는 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 부분 보다 상기 활성 영역들에 가깝고, 상기 제2 부분은 상기 제1 부분의 바닥과 다른 높이로 형성되는 바닥을 갖는다.

Description

아이솔레이션 영역을 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING ISOLATION REGION}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 아이솔레이션 영역을 포함하는 반도체 소자 및 그 형성 방법들에 관한 것이다.
일반적으로, 반도체 소자의 활성 영역들은 얕은 트렌치 아이솔레이션(STI)으로 한정하고 있다. 최근, 반도체 소자의 고집적화에 따라, 상기 활성 영역들의 폭은 점점 작아지고 있다. 이와 같이 활성 영역들의 폭이 점점 작아지면서, 상기 활성 영역들에서 발생하는 불량이 점점 증가하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 활성 영역을 한정하는 아이솔레이션 영역을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 서로 다른 열변성 특성을 갖는 물질들로 형성되는 아이솔레이션 영역을 갖는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 상기 반도체 소자를 형성하는 방법들을 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다 이 반도체 소자는 제1 방향을 따라 배열되는 제1 측면들 및 상기 제1 방향과 수직한 제2 방향을 따라 배열되는 제2 측면들을 갖는 제1 활성 영역들; 상기 제1 방향을 따라 배열되는 제3 측면들 및 상기 제2 방향을 따라 배열되는 제4 측면들을 갖는 제2 활성 영역들; 상기 제1 활성 영역들의 상기 제1 및 제2 측면들과 마주보는 제1 아이솔레이션 영역; 상기 제2 활성 영역들의 상기 제3 측면들과 마주보는 제2 아이솔레이션 영역; 및 상기 제2 활성 영역들의 상기 제4 측면들과 마주보는 제3 아이솔레이션 영역을 포함한다. 상기 제1 활성 영역들은 상기 제1 방향으로 제1 거리로 이격되고, 상기 제2 활성 영역들은 상기 제1 방향으로 상기 제1 거리 보다 작은 제2 거리로 이격되고, 상기 제1 및 제2 아이솔레이션 영역들은 공통적으로 제1 절연성 물질을 포함하고, 상기 제1 아이솔레이션 영역은 상기 제2 아이솔레이션 영역 보다 제2 절연성 물질을 더 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판 상의 제1 활성 영역들; 상기 기판 상의 제2 활성 영역들; 상기 제1 활성 영역들 사이의 제1 아이솔레이션 영역; 및 상기 제2 활성 영역들 사이의 제2 아이솔레이션 영역을 포함한다. 상기 제1 및 제2 아이솔레이션 영역들은 서로 동일한 제1 절연성 물질을 포함하고, 상기 제1 아이솔레이션 영역은 상기 제2 아이솔레이션 영역 보다 제2 절연성 물질을 더 포함하고, 상기 제1 아이솔레이션 영역은 상기 제1 절연성 물질로 형성되는 제1 부분 및 상기 제2 절연성 물질로 형성되는 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 부분 보다 상기 제1 활성 영역들에 가깝게 배치되고, 상기 제2 절연성 물질은 상기 제1 절연성 물질과 다른 물질이다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판 상에 배치되는 활성 영역들; 및 상기 활성 영역들 사이의 아이솔레이션 영역을 포함한다. 상기 아이솔레이션 영역은 제1 절연성 물질로 형성되는 제1 부분 및 상기 제1 절연성 물질과 다른 특성의 제2 절연성 물질로 형성되는 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 부분 보다 상기 활성 영역들에 가깝고, 상기 제2 부분은 상기 제1 부분의 바닥과 다른 높이로 형성되는 바닥을 갖는다.
본 발명의 기술적 사상의 실시예 들에 따르면, 제1 거리로 이격되는 제1 활성 영역들 사이에 제1 아이솔레이션 영역이 형성되고, 상기 제1 거리 보다 작은 제2 거리로 이격되는 제2 활성 영역들 사이에 제2 아이솔레이션 영역이 형성될 수 있다. 상기 제1 및 제2 아이솔레이션 영역은 공통적으로 제1 절연성 물질을 포함할 수 있고, 상기 제1 아이솔레이션 영역은 상기 제2 아이솔레이션 영역 보다 제2 절연성 물질을 포함할 수 있다. 상기 제2 절연성 물질은 상기 제1 절연성 물질 보다 열 변성이 작은 물질일 수 있다. 따라서, 상기 제2 절연성 물질은 상기 제1 아이솔레이션 영역의 열변성을 작게할 수 있으므로, 상기 제1 활성 영역들에 크랙 등과 같은 불량이 발생하는 것을 방지할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 나타낸 평면도들이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 나타낸 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 9a는 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 나타낸 부분 확대도이다.
도 9b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 9c는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 9d 및 도 9e는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대도들이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 평면도이다.
도 11a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 11b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 11c는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 12 내지 도 23은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 예시적인 예를 나타낸 도면들이다.
도 24a 내지 도 28은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 변형 예를 나타낸 도면들이다.
도 29a 내지 도 32는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 변형 예를 나타낸 도면들이다.
도 33 내지 도 37은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 변형 예를 나타낸 도면들이다.
도 1a, 도 1b, 도 2a 및 도 2b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 설명하기로 한다. 도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 평면도이고, 도 2a는 도 1a 및 도 1b의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 2b는 도 1a 및 도 1b의 III-III'선 및 IV-IV'선을 따라 취해진 영역을 나타낸 단면도이다.
도 1a, 도 1b, 도 2a 및 도 2b를 참조하면, 제1 영역(A1) 및 제2 영역(A2)을 갖는 기판(3)이 제공될 수 있다. 상기 기판(3)은 실리콘 등과 같은 반도체 물질로 형성될 수 있는 반도체 기판일 수 있다. 상기 제1 영역(A1)은 제1 회로 영역일 수 있고, 상기 제2 영역(A2)은 제2 회로 영역일 수 있다. 예를 들어, 상기 제1 영역(A1)은 로직 회로 영역일 수 있고, 상기 제2 영역(A2)은 에스램 회로 영역일 수 있다.
상기 기판(3) 내에 활성 영역들을 한정하는 아이솔레이션 영역들이 배치될 수 있다.
상기 활성 영역들은 상기 제1 영역(A1) 상에 배치되는 제1 활성 영역들(12) 및 상기 제2 영역(A2) 상에 배치되는 베이스 활성 영역들(132) 및 제2 활성 영역들(112)을 포함할 수 있다.
상기 제1 영역(A1)에서, 상기 제1 활성 영역들(12)은 상기 기판(3)으로부터 수직 방향(Z)으로 연장될 수 있다. 상기 수직 방향(Z)은 상기 기판(3)의 상부로 향하는 방향일 수 있다.
상기 제1 활성 영역들(12)은 제1 방향(X)을 따라 배열되는 제1 측면들(S1) 및 상기 제1 방향(X)과 수직한 제2 방향(Y)을 따라 배열되는 제2 측면들(S2)을 가질 수 있다. 상기 제1 활성 영역들(12)은 상기 제1 방향(X)으로 제1 거리(L1)로 이격될 수 있다.
상기 제2 영역(A2)에서, 상기 베이스 활성 영역들(132)은 상기 기판(3)으로부터 상기 수직 방향(Z)으로 연장될 수 있다.
상기 제2 활성 영역들(112)은 상기 베이스 활성 영역들(132)으로부터 상기 수직 방향(Z)으로 연장될 수 있다.
상기 제2 활성 영역들(112)은 상기 제1 방향(X)을 따라 배열되는 제3 측면들(S3) 및 상기 제2 방향(Y)을 따라 배열되는 제4 측면들(S4)을 가질 수 있다.
상기 제2 활성 영역들(112)은 상기 제1 방향(X)으로 상기 제1 거리(L1) 보다 작은 제2 거리(L2)로 이격될 수 있다. 따라서, 상기 제1 방향(X)에서, 서로 인접하는 상기 제2 활성 영역들(112) 사이의 상기 제2 거리(L2)는 서로 인접하는 상기 제1 활성 영역들(12) 사이의 상기 제1 거리(L1) 보다 작을 수 있다.
상기 베이스 활성 영역들(132)의 사이의 이격 거리는 서로 인접하는 상기 제1 활성 영역들(12) 사이의 상기 제1 거리(L1) 보다 클 수 있다.
상기 제2 활성 영역들(112)의 상기 제4 측면들(S4)은 상기 베이스 활성 영역(132)의 측면과 자기정렬될 수 있다. 상기 제2 활성 영역들(112)의 상기 제3 측면들(S3)은 상기 베이스 활성 영역(132)과 중첩하며 상기 베이스 활성 영역(132)의 측면과 자기정렬되지 않을 수 있다.
상기 아이솔레이션 영역들은 상기 기판(3)의 상기 제1 영역(A1) 내에 배치되는 제1 아이솔레이션 영역(27), 상기 기판(3)의 상기 제2 영역(A2) 내에 배치되는 제2 아이솔레이션 영역(115) 및 제3 아이솔레이션 영역(136)을 포함할 수 있다.
상기 제1 아이솔레이션 영역(27)은 상기 제1 활성 영역들(12)을 한정할 수 있다. 상기 제1 아이솔레이션 영역(27)은 상기 제1 활성 영역들(12) 사이에 배치될수 있다. 상기 제1 아이솔레이션 영역(27)은 상기 제1 활성 영역들(12)의 상기 제1 측면들(S1) 및 상기 제2 측면들(S2)과 마주볼 수 있다.
상기 제1 아이솔레이션 영역(27)은 제1 부분(15) 및 제2 부분(24)을 포함할 수 있다. 상기 제1 아이솔레이션 영역(27)에서, 상기 제1 부분(15)은 상기 제2 부분(24) 보다 상기 제1 활성 영역들(12)에 가깝게 형성될 수 있다. 상기 제2 아이솔레이션 영역(115)은 상기 제2 활성 영역들(112)의 상기 제3 측면들(S3)과 마주볼 수 있다. 상기 제3 아이솔레이션 영역(136)은 상기 베이스 활성 영역(132)을 한정하며 상부로 연장될 수 있다.
상기 제3 아이솔레이션 영역(136)은 상기 베이스 활성 영역(132)의 측면을 둘러싸며 상부로 연장되어 상기 제2 활성 영역들(112)의 상기 제4 측면들(S4)과 마주볼 수 있다. 상기 제2 활성 영역들(112)의 상기 제3 측면들(S3)은 상기 제2 아이솔레이션 영역(115)과 마주보고, 상기 제2 활성 영역들(112)의 상기 제4 측면들(S4)은 상기 제3 아이솔레이션 영역(136)과 마주볼 수 있다. 따라서, 상기 제2 활성 영역들(112)은 상기 제2 및 제3 아이솔레이션 영역들(115, 136)에 의해 한정될 수 있다. 평면으로 보았을 때, 상기 제3 아이솔레이션 영역(136)은 상기 제2 활성 영역들(112) 및 상기 제2 아이솔레이션 영역(115)을 둘러쌀 수 있다.
일 예에서, 상기 제1 및 제2 아이솔레이션 영역들(27, 115)은 공통적으로 제1 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제2 아이솔레이션 영역(115) 및 상기 제1 아이솔레이션 영역(27)의 상기 제1 부분(15)은 상기 제1 절연성 물질로 형성될 수 있다. 상기 제1 아이솔레이션 영역(27)은 상기 제2 아이솔레이션 영역(115) 보다 제2 절연성 물질을 더 포함할 수 있다. 예를 들어, 상기 제1 아이솔레이션 영역(27)의 상기 제2 부분(24)은 상기 제1 절연성 물질과 다른 상기 제2 절연성 물질로 형성될 수 있다.
일 예에서, 상기 제1 절연성 물질은 상기 제2 절연성 물질과 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 제1 절연성 물질은 상기 제2 절연성 물질 보다 식각율이 높은 물질로 형성될 수 있다. 상기 제2 절연성 물질은 상기 제1 절연성 물질 보다 단단한 물질로 형성될 수 있다. 예를 들어, 상기 제1 절연성 물질은 F-CVD 산화물(Flowable-CVD oxide) 또는 유동성 산화물(flowable oxide)로 형성될 수 있고, 상기 제2 절연성 물질은 ALD 방식으로 형성되는 물질로 형성될 수 있다.
일 예에서, 상기 제1 및 제2 절연성 물질들은 산화물 계열의 물질로 형성되면서 서로 다른 밀도를 가질 수 있다. 예를 들어, 상기 제1 절연성 물질은 F-CVD 산화물(Flowable-CVD oxide) 또는 유동성 산화물(flowable oxide)로 형성될 수 있고, 상기 제2 절연성 물질은 ALD 방식으로 형성되는 실리콘 산화물로 형성될 수 있다.
일 예에서, 상기 제2 절연성 물질은 상기 제1 절연성 물질 보다 단단하거나, 밀도가 높거나, 또는 산화물 에쳔트에 의한 식각 속도가 낮은 물질일 수 있다.
일 예에서, 상기 제1 절연성 물질은 산화물 계열의 물질로 형성될 수 있고, 상기 제2 절연성 물질은 질화물 계열의 물질, 예를 들어 실리콘 질화물 또는 실리콘산질화물(SiON)으로 형성될 수 있다.
상기 제3 아이솔레이션 영역(136)은 상기 제1 절연성 물질과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제3 아이솔레이션 영역(136)은 상기 제1 절연성 물질과 다른 제3 절연성 물질을 포함할 수 있다. 상기 제3 절연성 물질은 상기 제1 절연성 물질과 식각 선택성을 가질 수 있다. 예를 들어, 상기 제1 절연성 물질은 상기 제3 절연성 물질 보다 산화물 에쳔트에 대한 식각율이 높은 물질로 형성될 수 있다. 상기 제3 절연성 물질은 상기 제1 절연성 물질 보다 단단한 물질로 형성될 수 있다. 예를 들어, 상기 제1 절연성 물질은 F-CVD 산화물(Flowable-CVD oxide) 또는 유동성 산화물(flowable oxide)로 형성될 수 있고, 상기 제3 절연성 물질은 HDP 산화물, TEOS 산화물 또는 USG 산화물 등으로 형성될 수 있다.
일 예에서, 상기 제3 절연성 물질은 상기 제1 및 제2 절연성 물질들과 다른 물질일 수 있다. 예를 들어, 상기 제1 절연성 물질은 F-CVD 산화물(Flowable-CVD oxide) 또는 유동성 산화물(flowable oxide)로 형성될 수 있고, 상기 제2 절연성 물질은 ALD 방식으로 형성되는 실리콘 산화물, 실리콘 질화물 또는 실리콘산질화물로 형성될 수 있고, 상기 제3 절연성 물질은 HDP 산화물, TEO 산화물 또는 USG 산화물 등으로 형성될 수 있다.
상기 제1 영역(A1) 내에서, 상기 제1 방향(X)으로 연장되며 상기 제1 활성 영역들(12)과 중첩하는 부분을 갖는 제1 게이트 구조체들(240), 및 상기 제1 게이트 구조체들(240) 옆에 위치하는 제1 활성 영역들(12)과 연결되는 제1 소스/드레인 영역들(210)이 배치될 수 있다.
상기 제2 영역(A2) 내에서, 상기 제1 방향(X)으로 연장되며 상기 제2 활성 영역들(122)과 중첩하는 부분을 갖는 제2 게이트 구조체들(340), 및 상기 제2 게이트 구조체들(340) 옆에 위치하는 제2 활성 영역들(122)과 연결되는 제2 소스/드레인 영역들(310)이 배치될 수 있다.
각각의 상기 제1 게이트 구조체들(240)은 제1 게이트 유전체(223), 제1 게이트 전극(226), 제1 게이트 캐핑 층(229) 및 제1 게이트 스페이서(232)를 포함할 수 있다.
상기 제1 게이트 캐핑 층(232)은 상기 제1 게이트 전극(226) 상에 배치될 수 있다. 상기 제1 게이트 스페이서(232)는 상기 제1 게이트 전극(226) 및 상기 제1 게이트 캐핑 층(229)의 측면들 상에 배치될 수 있다. 상기 제1 게이트 유전체(223)는 상기 제1 게이트 전극(226)과 상기 제1 활성 영역들(12) 사이에 배치되며 상기 제1 게이트 전극(226)과 상기 제1 게이트 스페이서(232) 사이로 연장될 수 있다.
각각의 상기 제2 게이트 구조체들(340)은 제2 게이트 유전체(323), 제2 게이트 전극(326), 제2 게이트 캐핑 층(329) 및 제2 게이트 스페이서(332)를 포함할 수 있다. 상기 제2 게이트 캐핑 층(332)은 상기 제2 게이트 전극(326) 상에 배치될 수 있다. 상기 제2 게이트 스페이서(332)는 상기 제2 게이트 전극(326) 및 상기 제2 게이트 캐핑 층(329)의 측면들 상에 배치될 수 있다. 상기 제2 게이트 유전체(323)는 상기 제2 게이트 전극(326)과 상기 제2 활성 영역들(12) 사이에 배치되며 상기 제2 게이트 전극(326)과 상기 제2 게이트 스페이서(332) 사이로 연장될 수 있다.
상기 제1 소스/드레인 영역들(210) 상에 제1 콘택 플러그들(260)이 배치될 수 있고, 상기 제2 소스/드레인 영역들(310) 상에 제2 콘택 플러그들(360)이 배치될 수 있다. 상기 제1 및 제3 아이솔레이션 영역들(27,136) 상에 층간 절연 층(250, 350)이 배치될 수 있다.
일 예에서, 상기 제2 소스/드레인 영역들(310)에서, 서로 인접하는 제2 소스/드레인 영역들(310)은 서로 연결될 수 있다. 이와 같이 서로 연결될 수 있는 제2 소스/드레인 영역들(310)과 상기 제2 아이솔레이션 영역(115) 사이에 빈 공간(308)이 형성될 수 있다.
일 실시예에서, 상기 제1 아이솔레이션 영역(27)은 제1 부분(15) 및 제2 부분(24)을 포함하되, 상기 제1 부분(15)은 상기 제2 부분(24)의 측면 및 바닥을 둘러쌀 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 제1 아이솔레이션 영역(27)의 변형 예들에 대하여 도 3, 도 4, 도 5 및 도 6을 각각 참조하여 설명하기로 한다. 도 3, 도 4, 도 5 및 도 6은 도 1a 및 도 1b의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 3을 참조하면, 상기 제1 아이솔레이션 영역(27)은 제1 부분(15) 및 제2 부분(24)을 포함하되, 상기 제2 부분(24)은 상기 제1 부분(15)을 관통하도록 변형될 수 있다.
도 4를 참조하면, 상기 제1 아이솔레이션 영역(27)은 제1 부분(15) 및 제2 부분(24)을 포함하되, 상기 제2 부분(24)은 상기 제1 부분(15)을 관통하며, 상기 기판(3) 내로 연장되도록 변형될 수 있다. 상기 제1 부분(15)은 아래 방향을 향하도록 볼록한 바닥(15b)을 가질 수 있고, 상기 제2 부분(24)은 상기 제1 부분(15)의 바닥(15b)을 관통할 수 있다. 상기 제2 부분(24)에 의해 서로 분리되고 상기 제2 부분(24) 양 옆에 위치하는 상기 제1 부분(15)의 영역들의 바닥들(15b)은 상기 제2 부분(24)을 향하는 방향으로 낮아지는 모양일 수 있다.
일 예에서, 상기 제1 부분(15)의 바닥(15b)과 상기 제2 부분(24)의 바닥(24b)은 둔각(θ1)을 형성할 수 있다.
도 5를 참조하면, 제1 아이솔레이션 영역(27)은 제1 부분(15) 및 제2 부분(24)을 포함하되, 상기 제2 부분(24)의 바닥은 상기 제1 부분(15)의 바닥 보다 높을 수 있다. 일 예에서, 상기 제1 부분(15)의 바닥(15b)은 아래로 볼록한 모양일 수 있고, 상기 제2 부분(24)의 바닥(24b)은 아래로 볼록한 모양일 수 있다.
상기 제2 부분(24) 양 옆에 위치하는 상기 제1 부분(15)은 아래를 향하는 방향으로 볼록한 모양일 수 있다. 따라서, 상기 제1 부분(15)의 바닥(15b)과 상기 제2 부분(24)의 바닥(24b)이 사이에서, 상기 기판(3)으로부터 돌출되는 돌출부(P)가 배치될 수 있다.
일 예에서, 상기 제1 부분(15)의 바닥(15b)과 상기 제2 부분(24)의 바닥(24b)은 예각(θ2)을 형성할 수 있다.
도 6을 참조하면, 제1 아이솔레이션 영역(27)은 제1 부분(15) 및 제2 부분(24)을 포함하되, 상기 제2 부분(24)은 상기 제1 부분(15)을 관통하며 상기 기판(3) 내로 연장될 수 있다. 상기 제2 부분(24)에 의해 서로 분리되고 상기 제2 부분(24) 양 옆에 위치하는 상기 제1 부분(15)의 영역들의 바닥들(15b) 각각은 아래로 볼록한 모양일 수 있다. 일 예에서, 상기 제1 부분(15)의 바닥(15b)과 상기 제2 부분(24)의 바닥(24b)은 예각(θ2)을 형성할 수 있다.
다시, 도 1a, 도 1b, 도 2a 및 도 2b를 참조하면, 상기 제3 아이솔레이션 영역(136)은 상기 제3 절연성 물질로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 제3 아이솔레이션 영역(136)의 변형 예와 함께, 상기 제1 아이솔레이션 영역(27)의 변형 예에 대하여 도 7 및 도 8을 각각 참조하여 설명하기로 한다. 도 7 및 도 8은 도 1a 및 도 1b의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 7를 참조하면, 제3 아이솔레이션 영역(136)은 제1 부분(124) 및 제2 부분(134)을 포함하도록 변형될 수 있다. 이와 같이 변형된 제3 아이솔레이션 영역(136)에서, 상기 제3 아이솔레이션 영역(136)의 상기 제1 부분(124)은 상기 제3 아이솔레이션 영역(136)의 상기 제2 부분(134)의 측면 및 바닥면을 둘러쌀 수 있다.
상기 제1 아이솔레이션 영역(27)은 제1 부분(15) 및 제2 부분(24)을 포함하되, 상기 제1 아이솔레이션 영역(27)의 상기 제2 부분(24)은 상기 제1 아이솔레이션 영역(27)의 상기 제1 부분(15)을 관통하며, 상기 기판(3) 내로 연장되도록 변형될 수 있다. 상기 제1 아이솔레이션 영역(27)의 상기 제2 부분(24)의 바닥(24b)은 상기 제1 아이솔레이션 영역(27)의 상기 제1 부분(15)의 바닥(15b)과 둔각(θ1)을 형성할 수 있다.
상기 제1 아이솔레이션 영역(27)의 상기 제1 부분(15) 및 상기 제2 아이솔레이션 영역(115)은 상기 제1 절연성 물질로 형성될 수 있고, 상기 제1 아이솔레이션 영역(27)의 상기 제2 부분(24)과 상기 제3 아이솔레이션 영역(136)의 상기 제1 부분(124)은 서로 동일한 상기 제2 절연성 물질로 형성될 수 있고, 상기 제3 아이솔레이션 영역(136)의 상기 제2 부분(134)은 상기 제3 절연성 물질로 형성될 수 있다.
도 8을 참조하면, 도 7에서 설명한 것과 동일한 상기 제1 부분(124) 및 상기 제2 부분(134)을 포함하는 상기 제3 아이솔레이션 영역(136)이 제공될 수 있다.
제1 아이솔레이션 영역(27)은 제1 부분(15) 및 제2 부분(24)을 포함하되, 상기 제1 아이솔레이션 영역(27)의 상기 제1 부분(15)은 아래로 볼록한 모양의 바닥(15b)을 갖고, 상기 제1 아이솔레이션 영역(27)의 상기 제2 부분(24)은 상기 제1 아이솔레이션 영역(27)의 상기 제1 부분(15)을 관통하며, 상기 기판(3) 내로 연장될 수 있다.
상기 제1 아이솔레이션 영역(27)의 상기 제2 부분(24)의 바닥(24b)은 상기 제1 아이솔레이션 영역(27)의 상기 제1 부분(15)의 바닥(15b)과 예각(θ2)을 형성할 수 있다.
다음으로, 본 발명의 일 실시예에 따른 상기 제1 아이솔레이션 영역(27)의 예시적인 예들에 대하여 도 9a, 도 9b 및 도 9c를 각각 참조하여 설명하기로 한다. 도 9a, 도 9b 및 도 9c은 도 2a의 'B'로 표시된 부분을 확대한 부분 확대도들이다.
상기 제1 아이솔레이션 영역(27)의 예시적인 예들은 앞에서 도 1a 내지 도 8를 참조하여 설명한 내용과 함께 도 9a, 도 9b 및 도 9c를 각각 참조하여 설명하기로 한다. 따라서, 이하에서, 도 9a, 도 9b 및 도 9c를 각각 참조하여 설명하는 경우에, 별도의 언급이 없더라도 앞에서 도 1 내지 도 8를 참조하여 설명한 내용 및 구성요소들도 같이 겹합되어 이해될 수 있다.
도 9a를 참조하면, 앞에서 설명한 바와 같이 상기 제1 아이솔레이션 영역(27)은 제1 부분(15) 및 제2 부분(24)을 포함할 수 있다. 상기 제1 부분(15)은 상기 제2 부분(24) 보다 상기 제1 활성 영역(12)에 가깝게 형성될 수 있다.
상기 제1 아이솔레이션 영역(27)은 상기 제1 활성 영역(12)의 상부면(12s) 보다 낮은 상부면을 가질 수 있다. 일 예에서, 상기 제1 아이솔레이션 영역(27)의 상부면은 제1 면(15s) 및 상기 제1 면(15s) 보다 높은 제2 면(24s)을 포함할 수 있다. 상기 제1 아이솔레이션 영역(27)의 상부면의 상기 제1 면(15s)은 상기 제2 부분(24)에 가까운 상기 제1 부분(15)의 일부의 상부면일 수 있다.
도 9b를 참조하면, 상기 제1 아이솔레이션 영역(27)과 상기 제1 소스/드레인 영역(210) 사이에 절연성 스페이서(233)가 배치될 수 있다. 따라서, 상기 제1 아이솔레이션 영역(27)과 상기 제1 소스/드레인 영역(210)은 상기 절연성 스페이서(233)에 의해 이격될 수 있다.
일 예에서, 상기 절연성 스페이서(233)는 상기 제1 및 제2 게이트 스페이서들(232, 332)과 동일한 물질로 형성될 수 있다.
일 예에서, 상기 절연성 스페이서(233)는 상기 제1 부분(15)의 상부면의 일부(15s1)를 덮고 상기 제1 부분(15)의 상부면의 나머지 부분(15s2)을 덮지 않을 수 있다.
일 예에서, 상기 절연성 스페이서(233)에 의해 덮이는 상기 제1 부분(15)의 상부면의 일부(15s1)는 상기 제2 부분(24)의 상부면(24s) 보다 높을 수 있고, 상기 절연성 스페이서(233)에 의해 덮이지 않는 상기 제1 부분(15)의 상부면의 나머지(15s2)는 상기 제2 부분(24)의 상부면(24s) 보다 낮을 수 있다.
도 9c를 참조하면, 상기 제1 아이솔레이션 영역(27)과 상기 제1 소스/드레인 영역(210) 사이에 절연성 스페이서(233)가 배치될 수 있고, 상기 절연성 스페이서(233)는 상기 제1 아이솔레이션 영역(27)의 제1 부분(15)의 상부면(15s)을 덮을 수 있다. 상기 절연성 스페이서(233)에 의해 덮이는 상기 제1 부분(15)의 상부면(15s)은 상기 제2 부분(24)의 상부면(24s) 보다 높을 수 있다.
다음으로, 본 발명의 일 실시예에 따른 반도체 소자의 변형 예에 대하여 도 9d 및 도 9e를 각각 참조하여 설명하기로 한다. 도 9d 및 도 9e은 도 2a의 'B'로 표시된 부분을 확대한 부분 확대도들이다. 이하에서, 도 9d 및 도 9e를 참조하여 설명하는 경우에, 별도의 언급이 없더라도 앞에서 도 1 내지 도 9c를 참조하여 설명한 내용 및 구성요소들도 같이 겹합되어 이해될 수 있다.
도 9d 및 도 9e를 참조하면, 상기 제1 아이솔레이션 영역(27)과 상기 제1 활성 영역들(12) 사이 및 상기 제2 아이솔레이션 영역(115)과 상기 제2 활성 영역들(112) 사이에 버퍼 산화물(13)이 형성될 수 있다. 상기 버퍼 산화물(113)은 상기 제1 및 제2 활성 영역들(12, 112)을 형성하기 위하여 진행될 수 있는 식각 공정에 의하여 발생할 수 있는 상기 제1 및 제2 활성 영역들(12, 112) 표면의 식각 손상을 치유하기 위하여 진행되는 열산화 공정에 의해 형성될 수 있다. 예를 들어, 상기 버퍼 산화물(113)은 열 산화 공정에 의해 형성될 수 있는 열 산화물(thermal oxide)일 수 있다.
다시, 도 1a, 도 1b, 도 2a 및 도 2b를 참조하면, 상기 제1 부분(15) 및 상기 제2 부분(24)을 포함하는 상기 제1 아이솔레이션 영역(27)에서, 상기 제2 부분(24)은 복수개가 배치되며 서로 이격된 라인 모양일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 제1 아이솔레이션 영역(27)의 변형 예에 대하여 도 10과 함께, 도 11a, 도 11b 및 도 11c를 각각 참조하여 설명하기로 한다. 도 11a, 도 11b 및 도 11c는 도 1a 및 도 1b의 IV-IV'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 10 및 도 11a를 참조하면, 상기 제1 및 제2 부분들(15, 24)을 포함하는 제1 아이솔레이션 영역(24)은 상기 제2 부분(24)의 어느 한 측으로부터 상기 제1 방향(X)으로 연장되어 이웃하는 제2 부분(24)과 연결되는 연결 부(25)를 더 포함할 수 있다. 따라서, 상기 제1 아이솔레이션 영역(27)에서, 상기 연결 부(25)는 상기 제2 부분(24)으로부터 연장되며 상기 제2 부분(24)과 동일한 상기 제2 절연성 물질로 형성될 수 있다. 상기 제2 부분(24)과 상기 연결 부(25)는 일체로 형성될 수 있다.
일 실시예에서, 도 2a에서 설명한 것과 같이, 상기 제2 부분(24)의 측면 및 바닥면이 상기 제1 부분(15)에 의해 둘러싸이는 경우에, 상기 연결 부(25)는 상기 제1 부분(15)에 의해 측면 및 바닥면이 둘러싸일 수 있다.
변형 예에서, 도 3에서 설명한 모양과 같이, 상기 제2 부분(24)이 상기 제1 부분(15)을 관통하는 경우에, 상기 연결 부(25)도 도 11b에 도시된 바와 같이 상기 제1 부분(15)을 관통할 수 있다.
다른 변형 예에서, 도 4에서 설명한 모양과 같은 경우에, 상기 제2 부분(24)이 상기 제1 부분(15)을 관통하며 상기 기판(3) 내로 연장되는 경우에, 상기 연결 부(25)도 도 11c에 도시된 바와 같이 상기 제1 부분(15)을 관통하며 상기 기판(3) 내로 연장될 수 있다.
이하에서, 앞에서 설명한 반도체 소자를 형성할 수 있는 다양한 방법들에 대하여 도 12 내지 도 37을 참조하여 설명하기로 한다. 도 12 내지 도 37에서, 도 12 내지 도 23은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 예시적인 예들을 나타낸 도면들이고, 도 24a 내지 도 28은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 변형 예를 나타낸 도면들이고, 도 29a 내지 도 32는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 변형 예를 나타낸 도면들이고, 도 33 내지 도 37은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 변형 예를 나타낸 도면들이다.
우선, 도 12 내지 도 23을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 예시적인 예들을 설명하기로 한다. 도 12 내지 도 23에서, 도 12, 도 14, 도 16a 및 도 20은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예를 나타낸 평면도들이고, 도 13, 도 15, 도 17, 도 18a, 도 19, 도 21a, 도 21b, 도 22 및 도 23은 도 12, 도 14, 도 16a 및 도 20의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도들이다. 도 16b는 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 변형 예를 나타낸 평면도이고, 도 18b는 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 변형 예를 나타낸 단면도이고, 도 18c는 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 변형 예를 나타낸 단면도이다.
우선, 도 12 및 도 13을 참조하면, 제1 영역(A1) 및 제2 영역(A2)을 갖는 기판(3) 상에 하드 마스크들을 형성할 수 있다. 상기 제1 영역(A1)은 제1 회로 영역일 수 있고, 상기 제2 영역(A2)은 제2 회로 영역일 수 있다. 예를 들어, 상기 제1 영역(A1)은 로직 회로 영역일 수 있고, 상기 제2 영역(A2)은 에스램 회로 영역일 수 있다. 상기 기판(3)은 실리콘 등과 같은 반도체 물질로 형성될 수 있는 반도체 기판일 수 있다.
상기 하드 마스크들은 실리콘 질화물 및/또는 실리콘 산화물 등과 같은 물질로 형성될 수 있다. 상기 하드 마스크들은 상기 제1 영역(A1)에 형성되는 제1 하드 마스크들(6a) 및 상기 제2 영역(A2) 상에 형성되는 제2 하드 마스크들(106)을 포함할 수 있다.
상기 제1 및 제2 하드 마스크들(6a, 106)은 제1 방향(X)을 따라 일정한 간격으로 배열될 수 있다. 상기 제1 및 제2 하드 마스크들(6a, 106)은 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 연장되는 라인 모양일 수 있다.
도 14 및 도 15를 참조하면, 상기 제1 하드 마드 마스크들(도 12의 6a)의 일부를 패터닝하여 제거할 수 있다. 따라서, 상기 제1 하드 마드 마스크들(도 12의 6a) 중 일부가 패터닝된 제1 하드 마스크들(6b)이 형성될 수 있다.
상기 제1 방향(X)을 따라서 배열되는 상기 패터닝된 제1 하드 마스크들(6b) 사이의 간격은 상기 제1 방향(X)을 따라서 배열되는 상기 제2 하드 마스크들(106) 사이의 간격 보다 클 수 있다.
상기 제1 및 제2 하드 마스크들(6b, 106)을 식각 마스크로 이용하는 식각 공정으로 상기 기판(3)을 식각하여, 제1 및 제2 트렌치들(9, 109)을 형성하면서 상기 제1 및 제2 하드 마스크들(6b, 106) 하부에 잔존하는 제1 및 제2 활성 영역들(12, 112)을 형성할 수 있다.
상기 제1 및 제2 트렌치들(9, 109) 중에서, 상기 제1 트렌치들(9)은 상기 제1 영역(A1) 상에 형성되어 상기 제1 활성 영역들(12)을 한정할 수 있고, 상기 제2 트렌치들(109)은 상기 제2 영역(A2) 상에 형성되어 상기 제2 활성 영역들(112)을 한정할 수 있다. 상기 제1 방향(X)을 따라 배열되는 상기 제1 활성 영역들(12) 사이의 간격은 상기 제1 방향(X)을 따라 배열되는 상기 제2 활성 영역들(112) 사이의 간격 보다 클 수 있다.
도 16a 및 도 17을 참조하면, 상기 제1 트렌치들(9) 내에 제1 예비 아이솔레이션 영역(15)을 형성할 수 있고, 상기 제2 트렌치들(109) 내에 제2 아이솔레이션 영역(115)을 형성할 수 있다.
상기 제1 예비 아이솔레이션 영역(15) 및 상기 제2 아이솔레이션 영역(115)을 형성하는 것은 상기 트렌치들(9, 109)을 갖는 기판 상에 제1 절연성 물질을 형성하고, 상기 제1 및 제2 하드 마스크들(6b, 106)이 노출될 때까지 상기 제1 절연성 물질을 평탄화하는 것을 포함할 수 있다. 상기 제1 예비 아이솔레이션 영역(15) 및 상기 제2 아이솔레이션 영역(115)은 서로 동일한 상기 제1 절연성 물질로 형성될 수 있다.
상기 제1 예비 아이솔레이션 영역(15) 및 상기 제2 아이솔레이션 영역(115)을 갖는 기판 상에 제1 포토레지스트 패턴(18)을 형성할 수 있다.
상기 제1 포토레지스트 패턴(18)은 상기 제2 영역(A2) 전체를 덮으면서 상기 제1 영역(A1)의 일부를 노출시킬 수 있다. 상기 제1 영역(A1) 상에서, 상기 제1 포토레지스트 패턴(18)은 상기 제1 하드 마스크들(6b)를 덮으면서 상기 제1 하드 마스크들(6b) 보다 큰 크기를 갖도록 형성될 수 있다. 따라서, 상기 제1 포토레지스트 패턴(18)은 상기 제2 영역(A2) 전체를 덮고, 상기 제1 영역(A1)의 상기 제1 하드 마스크들(6b)를 덮으면서 상기 제1 영역(A1)의 상기 제1 예비 아이솔레이션 영역(15)의 일부를 노출시킬 수 있다.
일 실시예에서, 상기 제1 포토레지스트 패턴(18)에서, 상기 제1 영역(A1) 상에 형성되는 부분은 서로 이격된 라인 모양들로 형성될 수 있다.
변형 예에서, 도 16b에서와 같이, 상기 제1 포토레지스트 패턴(18)에서, 상기 제1 영역(A1) 상에 형성되는 부분(18)은 일부가 절단된 라인 모양들로 변형될 수 있다. 도 16b에서와 같이 변형된 상기 제1 포토레지스트 패턴(18)은 도 10 및 도 11a에서 설명한 상기 연결 부(25)를 형성하기 위한 포토레지스트 패턴으로 이용될 수 있다.
도 18a을 참조하면, 상기 제1 포토레지스트 패턴(18)을 식각 마스크로 이용하는 식각 공정을 진행하여, 상기 제1 영역(A) 내의 상기 제1 예비 아이솔레이션 영역(15)을 부분 식각할 수 있다. 따라서, 상기 제1 영역(A) 내의 상기 제1 예비 아이솔레이션 영역(15) 내에 그루브들(21a)이 형성될 수 있다. 상기 그루브들(21a)은 상기 제1 트렌치들(9)의 바닥 보다 높은 레벨에 위치할 수 있다.
변형 예에서, 도 18b와 같이, 상기 제1 포토레지스트 패턴(18)을 식각 마스크로 이용하는 식각 공정을 진행하여, 상기 제1 영역(A) 내의 상기 제1 예비 아이솔레이션 영역(15)을 관통하며 상기 기판(3)을 노출시키는 그루브들(21b)을 형성할 수 있다
또 다른 변형 예에서, 도 18c와 같이, 상기 제1 포토레지스트 패턴(18)을 식각 마스크로 이용하는 식각 공정을 진행하여여, 상기 제1 영역(A) 내의 상기 제1 예비 아이솔레이션 영역(15)을 관통하며 상기 기판(3) 내로 연장되는 그루브들(21c)을 형성할 수 있다.
이하에서, 도 18b 및 도 18c에서와 같은 그루브들(21b, 21c) 대신에 도 18a에서와 같은 그루브들(21a)을 갖는 기판을 이용하여 설명하기로 한다. 이하에서 설명하는 도 18a에서와 같은 그루브들(21a)을 갖는 기판은 도 18b 및 도 18c에서와 같은 그루브들(21b, 21c)을 갖는 기판들로 대체될 수도 있다. 따라서, 이하에서 도 18a에서 설명한 그루브들(21a)을 갖는 기판을 중심으로 하여 설명하지만, 도 18b 및 도 18c에서와 같은 그루브들(21b, 21c)을 갖는 기판들로 대체되어 이해될 수도 있다.
도 19를 참조하면, 상기 제1 포토레지스트 패턴(18)을 제거한 후에, 상기 그루브들(21a)을 갖는 기판 상에 제2 절연성 물질을 증착하고 상기 하드 마스크들(6b, 106)이 노출될 때까지 상기 제2 절연성 물질을 평탄화하여, 제1 아이솔레이션 영역(27)을 형성할 수 있다.
실시예들에서, 상기 제1 예비 아이솔레이션 영역(15)은 상기 제1 아이솔레이션 영역(27)의 제1 부분(15)으로 명명될 수 있고, 상기 그루부들(21a)을 채우는 상기 제2 절연성 물질은 상기 제1 아이솔레이션 영역(27)의 제2 부분(24)으로 명명될 수 있다.
도 20 및 도 21a를 참조하면, 상기 제1 및 제2 아이솔레이션 영역들(27, 115)을 갖는 기판 상에 제2 포토레지스트 패턴(30)을 형성할 수 있다. 상기 제2 포토레지스트 패턴(30)은 상기 제1 영역(A1) 전체를 덮으며 상기 제2 영역(A2)의 일부를 덮을 수 있다.
도 21b를 참조하면, 상기 제2 포토레지스트 패턴(30)을 식각마스크로 이용하는 식각 공정을 진행하여, 상기 제2 영역(A2) 상의 상기 제2 아이솔레이션 영역(115) 및 상기 제2 활성 영역들(112)을 식각하여 제3 트렌치(133)를 형성할 수 있다. 상기 제3 트렌치(133)는 상기 제1 및 제2 트렌치들(9, 109)의 바닥보다 깊은 바닥을 가질 수 있다. 상기 제3 트렌치(133)에 의해 한정되는 베이스 활성 영역(132)이 형성될 수 있다. 상기 제2 활성 영역들(112)은 상기 베이스 활성 영역(132) 상에 잔존할 수 있다.
도 1a와 함께, 도 22를 참조하면, 상기 제2 포토레지스트 패턴(30)을 제거한 후에, 상기 제3 트렌치(133)를 채우는 제3 아이솔레이션 영역(136)을 형성할 수 있다. 상기 제3 아이솔레이션 영역(136)은 제3 절연성 물질로 형성될 수 있다.
도 23을 참조하면, 상기 제1 및 제2 하드 마스크들(6b, 106)을 제거한 후에, 상기 제1 내지 제3 아이솔레이션 영역들(27, 115, 136)을 에치 백하여, 상기 제1 및 제2 활성 영역들(12, 112)의 상부 영역들을 노출시킬 수 있다. 따라서, 상기 제1 및 제2 활성 영역들(12, 112)의 상부 영역들은 노출되는 핀들을 형성할 수 있다.
다시, 도 1a, 도 1b 및 도 2a 및 도 2b를 참조하면, 상기 제1 및 제2 활성 영역들(12, 112) 및 상기 제1 내지 제3 아이솔레이션 영역들(27, 115 136)을 갖는 기판에 대하여 트랜지스터 형성 공정을 진행할 수 있다. 일 예에서, 상기 트랜지스터 형성 공정은 상기 제1 및 제2 활성 영역들(12, 112)과 중첩하는 희생 게이트 구조물을 형성하고, 상기 희생 게이트 구조물의 측면 상에 게이트 스페이서들을 형성하고, 상기 희생 게이트 구조물 옆의 상기 제1 및 제2 활성 영역들(12, 112)을 식각하여 리세스 영역을 형성하고, 상기 리세스 영역으로부터 에피택시얼 층을 성장시키고 도핑시키어 소스/드레인 영역들을 형성하고, 상기 희생 게이트 구조물을 제거하고, 상기 희생 게이트 구조물이 제거된 공간 내에 게이트 유전체, 게이트 전극 및 게이트 캐핑 패턴을 형성하는 것을 포함할 수 있다.
따라서, 상기 제1 영역(A1) 내에서, 제1 방향(X)으로 연장되며 상기 제1 활성 영역들(12)과 중첩하는 부분을 갖는 제1 게이트 구조체들(240), 및 상기 제1 게이트 구조체들(240) 옆에 위치하는 제1 활성 영역들(12)과 연결되는 제1 소스/드레인 영역들(210)을 형성할 수 있고, 상기 제2 영여(A2) 내에서, 상기 제1 방향(X)으로 연장되며 상기 제2 활성 영역들(122)과 중첩하는 부분을 갖는 제2 게이트 구조체들(340), 및 상기 제2 게이트 구조체들(340) 옆에 위치하는 제2 활성 영역들(122)과 연결되는 제2 소스/드레인 영역들(310)을 형성할 수 있다.
일 예에서, 상기 제1 영역(A1) 상에 형성되는 상기 제1 소스/드레인 영역들(240)을 서로 이격될 수 있다.
일 예에서, 상기 제2 영역(A2) 상에 형성되는 상기 제2 소스/드레인 영역들(340) 중에서 서로 인접하는 소스/드레인들은 서로 연결될 수 있다. 따라서, 서로 연결되는 상기 제2 소스/드레인 영역들(340)의 하부와 상기 제1 아이솔레이션 영역(115) 사이에 빈 공간(308)이 형성될 수 있다.
다음으로, 도 24a 내지 도 28을 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기로 한다. 도 24a 내지 도 28에서, 도 24a는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 변형 예를 나타낸 평면도이고, 도 25 내지 도 28은 도 24a의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도들이다. 도 24b는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 다른 변형 예를 나타낸 평면도이다.
도 24a 및 도 25를 참조하면, 도 14 및 도 15를 참조하여 설명한 상기 제1 및 제2 트렌치들(도 15의 9, 109)까지 형성된 기판을 준비할 수 있다. 이어서, 상기 제1 트렌치(9)를 채우는 제1 예비 아이솔레이션 영역(15) 및 상기 제2 트렌치(109)를 채우는 제2 아이솔레이션 영역(109)을 형성할 수 있다. 상기 제1 예비 아이솔레이션 영역(15) 및 상기 제2 아이솔레이션 영역(109)은 제1 절연성 물질로 형성될 수 있다.
상기 제1 예비 아이솔레이션 영역(15) 및 상기 제2 아이솔레이션 영역(109이 형성된 기판 상에 포토레지스트 패턴(318)을 형성할 수 있다.
상기 제1 영역(A1)에서, 상기 포토레지스트 패턴(318)은 도 16a 및 도 17을 참조하여 설명한 상기 제1 영역(A1)에서의 상기 제1 포토레지스트 패턴(도 16a 및 도 17의 18)과 동일한 모양 및 크기로 형성될 수 있다.
상기 제2 영역(A2)에서, 상기 포토레지스트 패턴(318)은 도 20 및 도 21a를 참조하여 설명한 상기 제2 영역(A2)에서의 상기 제2 포토레지스트 패턴(도 20 및 도 21a)과 동일한 모양 및 크기로 형성될 수 있다.
변형 예에서, 도 24b에 도시된 바와 같이, 상기 제1 영역(A1)에서의 상기 포토레지스트 패턴(318)은 도 16b에서 설명한 상기 제1 영역(A1)에서의 변형된 제1 포토레지스트 패턴(도 16b의 18)과 동일한 모양 및 크기로 형성될 수 있다.
도 26을 참조하며, 상기 포토레지스트 패턴(318)을 식각 마스크로 이용하는 식각 공정을 진행하여, 상기 제1 영역(A1)에서 상기 제1 예비 아이솔레이션 영역(15)을 관통하며 상기 기판(3) 내로 연장되는 그루브들(21)을 형성함과 아울러, 상기 제2 영역(A2)에 제3 트렌치(133)를 형성할 수 있다. 상기 그루브들(21)은 도 18c를 참조하여 설명한 상기 그루브들(도 18c의 21)과 유사한 모양 및 구조일 수 있고, 상기 제3 트렌치(133)는 도 21b에서 설명한 상기 제3 트렌치(도 21b의 133)과 유사한 모양 및 구조일 수 있다.
도 27을 참조하면, 상기 포토레지스트 패턴(318)을 제거할 수 있다. 이어서, 상기 그루브들(21)을 채우며 상기 제3 트렌치(133)의 내벽을 콘포멀하게 덮으는 제2 절연성 물질 층(23)을 형성할 수 있다.
도 28을 참조하면, 상기 제2 절연성 물질 층(23)을 갖는 기판 상에 상기 제3 트렌치(133)의 나머지 부분을 채우는 제3 절연성 물질 층을 형성하고, 상기 제1 및 제2 하드 마스크들(6b, 106)이 노출될 때까지 상기 제3 절연성 물질 층 및 상기 제2 절연성 물질 층(도 27의 23)을 평탄화할 수 있다.
상기 제1 영역(A1)에서, 상기 제2 절연성 물질 층(도 27의 23)은 잔존하여 제1 아이솔레이션 영역(27)의 제2 부분(24)으로 형성될 수 있다. 상기 제1 영역(A1)에서 잔존하는 상기 제1 예비 아이솔레이션 영역(15)은 상기 제1 아이솔레이션 영역(27)의 제1 부분(15)으로 명명될 수 있다.
상기 제2 영역(A2)에서, 상기 제2 절연성 물질 층(도 27의 23)은 잔존하여 제3 아이솔레이션 영역(136)의 제1 부분(124)으로 형성될 수 있고, 상기 제3 절연성 물질 층은 잔존하여 상기 제3 아이솔레이션 영역(133)의 제2 부분(134)으로 형성될 수 있다.
이어서, 도 23에서 설명한 것과 같은 상기 제1 내지 제3 아이솔레이션 영역들(27, 115, 133)을 에치 백하는 공정을 진행한 후에, 트랜지스터 형성 공정을 진행할 수 있다.
다음으로, 도 29a 내지 도 32를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기로 한다. 도 29a 내지 도 32에서, 도 29a는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 변형 예를 나타낸 평면도이고, 도 30, 도 31a 및 도 32는 도 29a의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도들이다. 도 29b는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 다른 변형 예를 나타낸 평면도이다. 도 31b는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 다른 변형 예를 나타낸 단면도이다.
도 29a 및 도 30을 참조하면, 도 12 및 도 13에서 설명한 것과 동일한 상기 제1 및 제2 하드 마스크들(6a, 106)까지 형성된 기판(3)을 준비할 수 있다.
상기 제1 및 제2 하드 마스크들(6a, 106)을 식각마스크로 이용하는 식각 공정을 진행하여, 상기 기판(3)을 식각하여 상기 제1 영역(A1)에서, 제1 예비 트렌치들(8)을 형성하고, 상기 제2 영역(A2)에서 제2 트렌치들(109)을 형성할 수 있다.
상기 제1 예비 트렌치들(8)을 채우는 제1 예비 아이솔레이션 영역들(15) 및 상기 제2 트렌치들(109)을 채우는 제2 아이솔레이션 영역(115)을 형성할 수 있다.
상기 제1 예비 아이솔레이션 영역들(15)은 제1 예비 활성 영역들(11)을 한정할 수 있고, 상기 제2 아이솔레이션 영역들(115)은 제2 활성 영역들(112)을 한정할 수 있다.
상기 제1 예비 아이솔레이션 영역들(15) 및 상기 제2 아이솔레이션 영역(115)을 갖는 기판 상에 포토레지스트 패턴(418)을 형성할 수 있다.
상기 포토레지스트 패턴(418)은 상기 제2 영역(A2) 전체를 덮으면서 상기 제1 영역(A1)의 일부를 노출시킬 수 있다. 상기 포토레지스트 패턴(418)에 의해 상기 제1 하드 마스크들(6a)의 일부 및 상기 제1 예비 아이솔레이션 영역들(15)의 일부가 노출될 수 있다.
변형예에서, 상기 제1 하드 마스크들(6a)은 도 29b에서와 같이, 일부가 패터닝된 모양일 수 있다. 예를 들어, 제1 방향(X)으로 일정한 간격으로 배열되며 상기 제1 방향(X)으로 연장되는 라인 모양들일 수 있는 상기 제1 하드 마스크들(6a)에서, 상기 제1 하드 마스크들(6a)은 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 일부분이 패터닝되어 제거될 수 있다. 이와 같이 변형된 상기 제1 하드 마스크들(6a) 상에, 도 29b와 같이, 포토레지스트 패턴(418)을 형성할 수 있다. 도 29b에서의 포토레지스트 패턴(418)은 상기 제1 영역(A1)에서, 도 16a 및 도 17을 참조하여 설명한 상기 제1 영역(A1)에서의 상기 제1 포토레지스트 패턴(도 16a의 18)과 동일한 모양 및 크기로 형성될 수 있다.
도 31a를 참조하면, 상기 포토레지스트 패턴(418)을 식각마스크로 이용하는 식각 공정을 진행하여, 상기 제1 예비 아이솔레이션 영역들(15)의 일부, 상기 제1 하드 마스크들(6a)의 일부 및 상기 제1 예비 활성 영역들(11)의 일부를 식각하여 그루브들(21)을 형성할 수 있다.
상기 그루브들(21)을 형성한 후에 잔존하는 상기 제1 예비 활성 영역들은 제1 활성 영역들(12)로 정의될 수 있다. 상기 제1 활성 영역들(12) 사이의 간격은 상기 제1 예비 활성 영역들(도 30의 11) 사이의 간격 보다 클 수 있다. 상기 제1 활성 영역들(12) 상에 제1 하드 마스크들(6b)이 잔존할 수 있다.
일 실시예에서, 상기 그루브들(21)의 바닥은 상기 제1 예비 아이솔레이션 영역들(15)의 바닥 보다 높을 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 31b에서와 같이, 그루브들(21)은 상기 기판(3) 내로 연장되어 상기 제1 예비 아이솔레이션 영역들(15)의 바닥 보다 낮은 바닥을 갖도록 변형될 수 있따.
도 32를 참조하면, 상기 포토레지스트 패턴(418)을 제거한 후에, 도 19에서 설명한 것과 동일한 방법으로 상기 그루브들(21)을 갖는 기판 상에 제2 절연성 물질을 증착하고 상기 제1 및 제2 하드 마스크들(6b, 106)이 노출될 때까지 상기 제2 절연성 물질을 평탄화하여, 제1 아이솔레이션 영역(27)을 형성할 수 있다. 도 19에서 설명한 바와 같이, 상기 제1 예비 아이솔레이션 영역(15)은 상기 제1 아이솔레이션 영역(27)의 제1 부분(15)으로 명명될 수 있고, 상기 그루부들(21a)을 채우는 상기 제2 절연성 물질은 상기 제1 아이솔레이션 영역(27)의 제2 부분(24)으로 명명될 수 있다.
이어서, 도 20 내지 도 22에서 설명한 것과 동일한 공정을 진행하여, 상기 제2 영역(A2) 내에 도 22에서와 동일한 상기 제3 아이솔레이션 영역(136)을 형성할 수 있다.
이어서, 도 23에서 설명한 것과 같은 상기 제1 내지 제3 아이솔레이션 영역들(27, 115, 133)을 에치 백하는 공정을 진행한 후에, 트랜지스터 형성 공정을 진행할 수 있다.
다음으로, 도 33 내지 도 37을 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 설명하기로 한다. 도 33 내지 도 37에서, 도 33는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 변형 예를 나타낸 평면도이고, 도 34 내지 도 37은 도 33의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 33 및 도 37을 참조하면, 도 29a 및 도 30에서 설명한 것과 동일한 상기 제1 예비 활성 영역들(11)을 한정하는 상기 제1 예비 아이솔레이션 영역(15) 및 상기 제2 활성 영역들(112)을 한정하는 상기 제2 아이솔레이션 영역(115)까지 형성된 기판(3)을 준비할 수 있다. 상기 제1 예비 활성 영역들(11) 상에는 상기 제1 하드 마스크들(6a)이 잔존할 수 있고, 상기 제2 활성 영역들(112) 상에는 상기 제2 하드 마스크들(106)이 잔존할 수 있다.
상기 제1 예비 아이솔레이션 영역들(15) 및 상기 제2 아이솔레이션 영역(115)을 갖는 기판 상에 포토레지스트 패턴(518)을 형성할 수 있다.
상기 포토레지스트 패턴(518)은 상기 제2 영역(A2)의 일부 및 상기 제1 영역(A1)의 일부를 노출시킬 수 있다. 상기 포토레지스트 패턴(518)에 의해 상기 제1 하드 마스크들(6a)의 일부 및 상기 제1 예비 아이솔레이션 영역들(15)의 일부가 노출될 수 있다. 상기 포토레지스트 패턴(518)은 도 24a 및 도 25에서 설명한 상기 포토레지스트 패턴(318)과 동일한 모양 및 크기일 수 있다.
도 35를 참조하면, 상기 포토레지스트 패턴(518)을 식각마스크로 이용하는 식각 공정을 진행하여, 도 26에서 설명한 것과 같은 그루브들(21) 및 제3 트렌치(133)를 형성할 수 있다.
도 36을 참조하면, 상기 포토레지스트 패턴(518)을 제거한 후에, 도 27에서 설명한 것과 동일한 방법으로, 상기 그루브들(21)을 채우며 상기 제3 트렌치(133)의 내벽을 콘포멀하게 덮으는 제2 절연성 물질 층(23)을 형성할 수 있다.
도 37을 참조하면, 도 28에서 설명한 것과 동일한 방법으로, 상기 제2 절연성 물질 층(23)을 갖는 기판 상에 상기 제3 트렌치(133)의 나머지 부분을 채우는 제3 절연성 물질 층을 형성하고, 상기 제1 및 제2 하드 마스크들(6b, 106)이 노출될 때까지 상기 제3 절연성 물질 층 및 상기 제2 절연성 물질 층(도 36의 23)을 평탄화할 수 있다. 상기 제1 영역(A1)에서, 상기 제2 절연성 물질 층(도 36의 23)은 잔존하여 제1 아이솔레이션 영역(27)의 제2 부분(24)으로 형성될 수 있다. 상기 제1 영역(A1)에서 잔존하는 상기 제1 예비 아이솔레이션 영역(15)은 상기 제1 아이솔레이션 영역(27)의 제1 부분(15)으로 명명될 수 있다. 상기 제2 영역(A2)에서, 상기 제2 절연성 물질 층(도 36의 23)은 잔존하여 제2 아이솔레이션 영역(133)의 제1 부분(124)으로 형성될 수 있고, 상기 제3 절연성 물질 층은 잔존하여 상기 제2 아이솔레이션 영역(133)의 제2 부분(134)으로 형성될 수 있다.
이어서, 도 23에서 설명한 것과 같은 상기 제1 내지 제3 아이솔레이션 영역들(27, 115, 133)을 에치 백하는 공정을 진행한 후에, 트랜지스터 형성 공정을 진행할 수 있다.
본 발명의 기술적 사상의 실시예 들에 따르면, 제1 거리로 이격되는 제1 활성 영역들 사이에 제1 아이솔레이션 영역이 형성되고, 상기 제1 거리 보다 작은 제2 거리로 이격되는 제2 활성 영역들 사이에 제2 아이솔레이션 영역이 형성될 수 있다. 상기 제1 및 제2 아이솔레이션 영역은 공통적으로 제1 절연성 물질을 포함할 수 있고, 상기 제1 아이솔레이션 영역은 상기 제2 아이솔레이션 영역 보다 제2 절연성 물질을 포함할 수 있다. 상기 제2 절연성 물질은 상기 제1 절연성 물질 보다 열 변성이 작은 물질일 수 있다. 따라서, 상기 제2 절연성 물질은 상기 제1 아이솔레이션 영역의 열변성을 작게할 수 있으므로, 상기 제1 활성 영역들에 크랙 등과 같은 불량이 발생하는 것을 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
A1 : 제1 영역 A2 : 제2 영역
3 : 기판 12 : 제1 활성 영역
112 : 제2 활성 영역 132 : 베이스 활성 영역
27 : 제1 소자분리 영역 15 : 제1 소자분리 영역의 제1 부분
24 : 제2 소자분리 영역의 제2 부분 115 : 제2 소자분리 영역
136 : 제3 소자분리 영역 223, 323 : 게이트 유전체
226, 326 : 게이트 전극 229, 329 : 게이트 캐핑 층
232, 332 : 게이트 스페이서 233 : 절연성 스페이서
210, 310 : 소스/드레인 영역 250, 350 : 층간 절연 층
260, 360 : 콘택 플러그

Claims (20)

  1. 제1 방향을 따라 배열되는 제1 측면들 및 상기 제1 방향과 수직한 제2 방향을 따라 배열되는 제2 측면들을 갖는 제1 활성 영역들;
    상기 제1 방향을 따라 배열되는 제3 측면들 및 상기 제2 방향을 따라 배열되는 제4 측면들을 갖는 제2 활성 영역들;
    상기 제1 활성 영역들의 상기 제1 및 제2 측면들과 인접하는 제1 아이솔레이션 영역;
    상기 제2 활성 영역들의 상기 제3 측면들과 인접하는 제2 아이솔레이션 영역;
    상기 제2 활성 영역들의 상기 제4 측면들과 인접하는 제3 아이솔레이션 영역; 및
    베이스 활성 영역들을 포함하되,상기 제1 활성 영역들은 상기 제1 방향으로 제1 거리로 이격되고,
    상기 제2 활성 영역들은 상기 제1 방향으로 상기 제1 거리 보다 작은 제2 거리로 이격되고,
    상기 제1 및 제2 아이솔레이션 영역들은 공통적으로 제1 절연성 물질을 포함하고,
    상기 제1 아이솔레이션 영역은 제2 절연성 물질을 더 포함하고,
    상기 제2 활성 영역들은 상기 베이스 활성 영역들로부터 상부로 연장되고,
    상기 베이스 활성 영역들 중 서로 인접하는 베이스 활성 영역들 사이의 이격 거리는 상기 제1 거리 보다 큰 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 아이솔레이션 영역 내에서, 상기 제1 절연성 물질은 상기 제2 절연성 물질 보다 상기 제1 활성 영역들에 가깝게 형성되는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제2 절연성 물질은 상기 제1 절연성 물질 보다 단단하거나, 밀도가 높거나, 또는 산화물 에쳔트에 의한 식각 속도가 낮은 물질이고,
    상기 제3 아이솔레이션 영역은 상기 제1 절연성 물질과 식각 선택성을 갖는 제3 절연성 물질로 형성되는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제2 활성 영역들의 상기 제4 측면들은 상기 베이스 활성 영역들의 측면들과 자기 정렬되고,
    상기 제3 아이솔레이션 영역은 상기 베이스 활성 영역을 측면을 둘러싸며 상부로 연장되는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제1 아이솔레이션 영역은 상기 제1 절연성 물질로 형성되는 제1 부분 및 상기 제2 절연성 물질로 형성되는 제2 부분을 포함하고,
    상기 제1 부분의 상부면은 상기 제2 부분의 상부면 보다 낮은 부분을 갖는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 아이솔레이션 영역은 상기 제1 절연성 물질로 형성되는 제1 부분 및 상기 제2 절연성 물질로 형성되는 제2 부분을 포함하고,
    상기 제1 아이솔레이션 영역의 상기 제2 부분은 상기 제1 측면들과 평행한 라인 모양이고,
    상기 제1 아이솔레이션 영역은 상기 제1 아이솔레이션 영역의 상기 제2 부분의 일부분으로부터 상기 제2 측면들 사이로 연장되는 연결 부를 더 포함하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제1 활성 영역들을 가로지르는 제1 게이트 구조체들;
    상기 제1 게이트 구조체들 사이의 상기 제1 활성 영역들 상의 제1 소스/드레인 영역들;
    상기 제2 활성 영역들을 가로지르는 제2 게이트 구조체들; 및
    상기 제2 게이트 구조체들 사이의 상기 제2 활성 영역들 상의 제2 소스/드레인 영역들을 포함하되,
    상기 제1 소스/드레인 영역들은 서로 이격되고,
    상기 제2 소스/드레인 영역들 중 몇몇은 서로 연결되고,
    상기 제1 소스/드레인 영역들과 상기 제1 아이솔레이션 영역 사이에 개재되어 상기 제1 소스/드레인 영역들과 상기 제1 아이솔레이션 영역을 이격시키는 절연성 스페이서를 더 포함하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 제1 활성 영역들과 상기 제1 절연성 물질 사이, 및 상기 제2 활성 영역들과 상기 제1 절연성 물질 사이에 개재되는 버퍼 산화물을 더 포함하는 반도체 소자.
  9. 기판 상의 제1 활성 영역들;
    상기 제1 활성 영역들을 가로지르는 제1 게이트 구조물들;
    상기 제1 게이트 구조물들 사이의 상기 제1 활성 영역들 상의 제1 소스/드레인 영역들;
    상기 기판 상의 제2 활성 영역들;
    상기 제2 활성 영역들을 가로지르는 제2 게이트 구조물들;
    상기 제2 게이트 구조물들 사이의 상기 제2 활성 영역들 상의 제2 소스/드레인 영역들;
    상기 제1 활성 영역들 사이의 제1 아이솔레이션 영역; 및
    상기 제2 활성 영역들 사이의 제2 아이솔레이션 영역을 포함하되,
    상기 제1 및 제2 아이솔레이션 영역들은 서로 동일한 제1 절연성 물질을 포함하고,
    상기 제1 아이솔레이션 영역은 상기 제2 아이솔레이션 영역 보다 제2 절연성 물질을 더 포함하고,
    상기 제1 아이솔레이션 영역은 상기 제1 절연성 물질로 형성되는 제1 부분 및 상기 제2 절연성 물질로 형성되는 제2 부분을 포함하고,
    상기 제1 부분은 상기 제2 부분 보다 상기 제1 활성 영역들에 가깝게 배치되고,
    상기 제2 절연성 물질은 상기 제1 절연성 물질과 다른 물질이고,
    상기 제1 소스/드레인 영역들은 서로 이격되고,
    상기 제2 소스/드레인 영역들은 서로 연결되는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제1 및 제2 절연성 물질들은 산화물 계열의 물질이고,
    상기 제2 절연성 물질은 상기 제1 절연성 물질 보다 단단하거나, 밀도가 높거나, 또는 산화물 에쳔트에 의한 식각 속도가 낮은 물질인 반도체 소자.
  11. 제 9 항에 있어서,
    상기 제1 부분은 상기 제2 부분의 측면 및 바닥을 감싸는 반도체 소자.
  12. 제 9 항에 있어서,
    상기 제2 부분은 상기 제1 부분을 관통하며 상기 기판 내로 연장되고,
    상기 제2 부분의 바닥 및 상기 제1 부분의 바닥은 둔각 또는 예각을 형성하는 반도체 소자.
  13. 제 9 항에 있어서,
    제3 아이솔레이션 영역을 더 포함하고,
    상기 제3 아이솔레이션 영역은 상기 제2 절연성 물질과 함께 제3 절연성 물질을 포함하고,
    상기 제3 아이솔레이션 영역은 상기 제2 절연성 물질로 형성되는 제1 부분 및 상기 제3 절연성 물질로 형성되는 제2 부분을 포함하고,
    상기 제3 아이솔레이션 영역의 상기 제1 부분은 상기 제3 아이솔레이션 영역의 상기 제2 부분의 측면 및 바닥을 덮는 반도체 소자.
  14. 서로 인접하는 제1 활성 영역들;
    서로 인접하는 제2 활성 영역들;
    상기 제1 활성 영역들 사이의 제1 아이솔레이션 영역;
    상기 제2 활성 영역들 사이의 제2 아이솔레이션 영역을 포함하되,
    상기 제1 아이솔레이션 영역 및 상기 제2 아이솔레이션 영역은 각각 제1 절연성 물질을 포함하고,
    상기 제1 아이솔레이션 영역은 제2 절연성 물질을 더 포함하고,
    상기 제1 아이솔레이션 영역은 상기 제1 절연성 물질로 형성되는 제1 부분 및 상기 제1 절연성 물질과 다른 특성의 상기 제2 절연성 물질로 형성되는 제2 부분을 포함하고,
    상기 제1 부분의 적어도 일부는 상기 제2 부분의 측면들 상에 배치되고,
    상기 제1 아이솔레이션 영역의 제1 상부 영역과 상기 제1 아이솔레이션 영역의 제1 하부 영역 사이의 제1 중심 영역은 상기 제2 절연성 물질을 포함하고,
    상기 제2 아이솔레이션 영역의 제2 상부 영역과 상기 제2 아이솔레이션 영역의 제2 하부 영역 사이의 제2 중심 영역은 상기 제1 절연성 물질을 포함하는 반도체 소자.
  15. 제 14 항에 있어서,
    상기 제2 절연성 물질은 상기 제1 절연성 물질 보다 단단하거나, 밀도가 높거나, 또는 산화물 에쳔트에 의한 식각 속도가 낮은 물질인 반도체 소자.
  16. 제 14 항에 있어서,
    상기 제2 부분의 바닥은 상기 제1 부분의 바닥 보다 높은 반도체 소자.
  17. 제 14 항에 있어서,
    기판; 및
    상기 제2 부분의 바닥과 상기 제1 부분의 바닥 사이에서 상기 기판으로부터 돌출되는 돌출 부를 더 포함하는 반도체 소자.
  18. 제1 수평 방향으로 서로 인접하는 제1 활성 영역들;
    상기 제1 수평 방향으로 서로 인접하는 제2 활성 영역들;
    상기 제1 활성 영역들 사이의 제1 아이솔레이션 영역;
    상기 제2 활성 영역들 사이의 제2 아이솔레이션 영역을 포함하되,
    상기 제1 아이솔레이션 영역은 제1 절연성 물질을 포함하는 제1 부분 및 상기 제1 절연성 물질과 다른 특성을 갖는 제2 절연성 물질을 포함하는 제2 부분을 포함하고,
    상기 제2 부분은 서로 대향하는 측면들을 갖고,
    상기 제2 부분의 상기 측면들은 상기 제1 부분과 접촉하고,
    상기 제1 및 제2 활성 영역들의 각각은 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되는 라인 모양을 갖고,
    상기 제1 아이솔레이션 영역의 상기 제1 수평 방향의 폭은 상기 제2 아이솔레이션 영역의 상기 제1 수평 방향의 폭 보다 크고,
    상기 제2 아이솔레이션 영역의 하부 영역과 상부 영역 사이의 중심 영역은 상기 제1 절연성 물질을 포함하는 반도체 소자.
  19. 제1 수평 방향으로 서로 인접하는 제1 아이솔레이션 영역들;
    상기 제1 수평 방향으로 서로 인접하는 제2 아이솔레이션 영역들;
    상기 제1 아이솔레이션 영역들 사이의 제1 활성 영역;
    상기 제2 아이솔레이션 영역들 사이의 제2 활성 영역;
    베이스 활성 영역; 및
    제3 아이솔레이션 영역들을 포함하되,
    상기 제2 활성 영역 및 상기 제2 아이솔레이션 영역들은 상기 베이스 활성 영역 상에 배치되고,
    상기 베이스 활성 영역, 상기 제2 아이솔레이션 영역들 및 상기 제2 활성 영역은 상기 제3 아이솔레이션 영역들 사이에 배치되고,
    상기 제1 아이솔레이션 영역들 중 적어도 하나는 제1 절연성 물질을 포함하는 제1 부분 및 상기 제1 절연성 물질과 다른 특성을 갖는 제2 절연성 물질을 포함하는 제2 부분을 포함하고,
    상기 제1 부분의 적어도 일부는 상기 제2 부분의 측면들 상에 배치되고,
    상기 제2 아이솔레이션 영역들에서 제1 하부 영역과 제1 상부 영역 사이의 제1 중심 영역은 상기 제1 절연성 물질을 포함하고 상기 제2 절연성 물질을 포함하지 않고,
    상기 제1 및 제2 활성 영역들의 각각은 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되는 라인 모양을 갖고,
    상기 제2 아이솔레이션 영역들 각각의 하단은 상기 제3 아이솔레이션 영역들 각각의 하단 보다 높은 레벨에 배치되는 반도체 소자.
  20. 기판 상의 제1 활성 영역들;
    상기 제1 활성 영역들 상의 제1 소스/드레인 영역들;
    상기 기판 상의 제2 활성 영역들;
    상기 제2 활성 영역들 상의 제2 소스/드레인 영역들;
    상기 제1 활성 영역들 사이의 제1 아이솔레이션 영역;
    상기 제2 활성 영역들 사이의 제2 아이솔레이션 영역;
    상기 제1 소스/드레인 영역들 상의 제1 콘택 플러그들; 및
    상기 제2 소스/드레인 영역들 상의 제2 콘택 플러그를 포함하되,
    상기 제1 아이솔레이션 영역 및 상기 제2 아이솔레이션 영역은 각각 제1 절연성 물질을 포함하고,
    상기 제1 아이솔레이션 영역은 상기 제1 절연성 물질과 다른 제2 절연성 물질을 더 포함하고,
    상기 제1 아이솔레이션 영역은 상기 제1 절연성 물질을 포함하는 제1 부분 및 상기 제2 절연성 물질을 포함하는 제2 부분을 포함하고,
    상기 제1 부분의 적어도 일부는 상기 제2 부분의 측면들 상에 배치되고,
    상기 제2 아이솔레이션 영역의 하부 영역과 상부 영역 사이의 중심 영역은 상기 제1 절연성 물질을 포함하고,
    상기 제1 활성 영역들은 제1 수평 방향으로 서로 인접하고,
    상기 제2 활성 영역들은 상기 제1 수평 방향으로 서로 인접하고,
    상기 제1 및 제2 활성 영역들의 각각은 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되는 라인 모양을 갖는 반도체 소자.


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