KR101468027B1 - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 주변 회로 영역의 평탄화 공정시 발생하는 디싱 문제가 개선된 반도체 메모리 소자 및 그 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 반도체 메모리 소자는, 메모리 셀 영역의 제 1 활성 영역 및 주변 회로 영역의 제 2 활성 영역을 포함하는 반도체 기판; 상기 반도체 기판의 표면으로부터 돌출되어 상기 제 1 활성 영역 및 상기 제 2 활성 영역을 각각 정의하는 복수의 제 1 및 제 2 소자 분리막들; 및 상기 제 2 활성 영역 내에 형성되어 상기 반도체 기판의 표면으로부터 돌출된 적어도 하나 이상의 연마 방지막들을 포함한다.

Description

반도체 메모리 소자 및 그 제조 방법{Semiconductor memory device and method of fabricating the same}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 주변 회로 영역의 평탄화 공정시 발생하는 디싱 문제가 개선된 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자 중 플래시 메모리는 전기적으로 삭제 및 프로그래밍이 가능한 독출형 메모리(electrically erasable and programmable read only memory; EEPROM)의 일종이다. 전형적인 플래시 메모리 소자의 메모리 셀 영역에는 삭제 및 프로그래밍 동작이 수행되는, 플로팅 게이트를 갖는 복수의 메모리 셀들이 배치된다.
상기 메모리 셀 영역과 인접하는 주변 회로 영역에는, 상기 메모리 셀들을 구동하기 위한 구동 회로 및 이를 처리하는 논리 회로 등이 배치된다. 예를 들면, NAND 플래시를 제공하기 위해 메모리 셀 영역에는 메모리 셀 스트링이 제공되며, 주변 회로 영역에는 트랜지스터와 같은 능동 소자 또는 저항 및 캐패시터와 같은 수동 소자들이 배치되어, 다양한 구동 회로와 논리 회로가 제공된다.
통상적으로, 이러한 메모리 소자를 제조하기 위해서는, 우선 반도체 기판에 소자 분리막을 형성하여, 메모리 셀 영역의 활성 영역과 주변 회로 영역의 활성 영역을 정의한다. 이후, 상기 활성 영역들 상에 실리콘 산화막과 같은 절연막을 형성하고, 상기 절연막 상에 도전막을 증착한다. 이후, 화학기계적연마(chemical mechanical polisshing; CMP) 공정을 수행하여 상기 소자 분리막의 상부 표면이 노출될 때까지 상기 도전막에 대한 평탄화 공정을 수행한다.
상기 화학기계적연마 공정 후, 메모리 셀 영역과 주변 회로 영역의 패턴 밀도 차이에 의해 주변 회로 영역의 활성 영역 상의 도전막이 과잉 식각되어 주변 회로 영역에서 디싱(dishing) 현상이 발생하거나, 메모리 셀 영역과 주변 회로 영역 사이에 단차가 발생할 수 있다. 특히, 플래시 메모리 소자의 경우, 고용량화 및 고집적화 됨에 따라 메모리 셀간의 거리가 축소되고, 메모리 셀간의 간섭 효과를 줄이기 위해 플로팅 게이트의 두께가 점차로 작아지고 있다. 그 결과, 메모리 셀 영역과 주변 회로 영역의 패턴 밀도 차이는 더욱 증가되고 있으며, 이로 인하여 화학기계적연마 공정시 발생하는 과잉 식각 문제는 고용량화와 고집적화에 중대한 장해가 되고 있다.
화학기계적연마 공정의 과잉 식각은 주변 회로 영역의 도전막 하부의 절연막을 노출시키거나 활성 영역을 노출시켜, 반도체 메모리 소자의 신뢰성을 저해하고, 소자 성능의 산포를 초래할 수 있다. 또한, 메모리 셀 영역과 주변 회로 영역의 단차를 발생시켜, 층간 절연막 및 배선 층의 형성 공정과 같은 후속 공정에서 충분한 디포커스 마진(defocus margin)을 확보하는 것을 불가능하게 한다. 이와 같은 문제를 해결하기 위하여, 종래에는, 주변 회로 영역의 소자 분리막의 폭을 증가시켜, 메모리 셀 영역과 주변 회로 영역의 패턴 밀도의 차이를 감소시키는 기술이 제안되었으나, 이는 메모리 소자의 집적도 개선에 불리한 문제가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 메모리 셀 영역과 주변 회로 영역의 패턴 밀도 차이로 인해 화학기계적 연마 공정에서 나타나는 주변 회로 영역의 과잉 식각 문제를 해소할 수 있는 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 상술한 문제점을 해결할 수 있는 반도체 메모리 소자를 제공하는 것이다
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법은, 메모리 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 반도체 기판의 표면으로부터 돌출되어, 상기 메모리 셀 영역 및 주변 회로 영역을 각각 정의하는 제 1 및 제 2 소자 분리막들을 형성하는 단계; 및 상기 제 2 활성 영역 내에 형성되어 상기 반도체 기판의 표면으로부터 돌출된 적어도 하나 이상의 연마 방지막을 형성하는 단계를 포함한다.
일부 실시예에서, 상기 제 1 및 제 2 소자 분리막은 얕은 트렌치 분리막일 수 있다. 또한, 상기 제 1 및 제 2 소자 분리막들을 형성하는 단계 및 상기 연마 방지막을 형성하는 단계는 동시에 수행될 수 있다.
일부 실시예에서는, 상기 제 1 활성 영역 및 상기 제 2 활성 영역 상에 각각 제 1 절연막 및 제 2 절연막을 형성하는 단계를 더 수행할 수 있다. 이 경우, 상 기 제 1 절연막 및 제 2 절연막은 동시에 형성될 수도 있다. 일부 실시예에서, 상기 제 1 절연막은 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다.
일부 실시예에서, 상기 제 1 절연막 및 제 2 절연막 상에 상기 제 1 소자 분리막들 사이 및 상기 제 2 소자 분리막과 상기 연마 방지막 사이의 영역을 매립하면서, 상기 소자 분리막들과 상기 연마 방지막을 피복하는 도전막을 형성하는 단계를 더 포함할 수 있다. 이 경우, 상기 제 1 및 제 2 소자 분리막과 상기 연마 방지막의 표면이 노출될 때까지, 상기 도전막에 대하여 화학기계적연마 공정을 수행할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자는, 메모리 셀 영역의 제 1 활성 영역 및 주변 회로 영역의 제 2 활성 영역을 포함하는 반도체 기판; 상기 반도체 기판의 표면으로부터 돌출되어 상기 제 1 활성 영역 및 상기 제 2 활성 영역을 각각 정의하는 복수의 제 1 및 제 2 소자 분리막들; 및 상기 제 2 활성 영역 내에 형성되어 상기 반도체 기판의 표면으로부터 돌출된 적어도 하나 이상의 연마 방지막들을 포함한다.
일부 실시예에서, 상기 연마 방지막이 형성되는 상기 제 2 활성 영역은 캐패시터가 형성되는 영역일 수 있다. 일부 실시예에서, 상기 연마 방지막은 상기 제 2 소자 분리막으로부터 상기 제 2 활성 영역으로 연장될 수 있다. 다른 실시예에서는, 상기 연마 방지막이 상기 제 2 소자 분리막으로부터 이격되어 상기 제 2 활성 영역의 내부에 형성될 수도 있다.
본 발명의 반도체 메모리 소자의 제조 방법은, 주변 회로 영역의 제 2 활성 영역 내에 연마 방지막을 형성하여, 메모리 셀 영역과 주변 회로 영역의 패턴 밀도 차이로 인해 나타나는 화학기계적 연마 공정의 과잉 식각 문제를 해소할 수 있다.
또한, 본 발명의 반도체 메모리 소자는 상기 연마 방지막에 의해 반도체 메모리 소자의 신뢰성을 제공하고, 소자 성능의 산포를 개선할 수 있으며, 더 큰 집적도를 갖는 반도체 메모리 소자를 제공할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1a 내지 도 1d는 본 발명의 일 실시예들에 따른 반도체 메모리 소자의 제조 방법을 순차적으로 도시하는 단면도이다.
도 1a를 참조하면, 반도체 기판(10)은 메모리 셀 영역의 제 1 활성 영역(A) 및 주변 회로 영역의 제 2 활성 영역(B)을 포함한다. 제 1 활성 영역(A) 및 제 2 활성 영역(B)은 반도체 기판(10)의 표면으로부터 돌출되어 소정의 높이(h1, h2)를 갖는 제 1 소자 분리막(21) 및 제 2 소자 분리막(22)에 의해 정의된다. 제 2 소자 분리막(22)에 의해 정의된 제 2 활성 영역(B) 내에는 반도체 기판(10)의 표면으로부터 돌출되어 소정의 높이(h3)를 갖는 연마 방지막이 형성된다.
일부 실시예에서, 제 1 및 제 2 소자 분리막(21, 22)과 연마 방지막(23)의 높이(h1, h2, h3)는 각각 0.1 ㎛ 내지 0.2 ㎛일 수 있다. 제 1 및 제 2 소자 분리막(21, 22)과 연마 방지막(23)이 동시에 형성되는 경우, 서로 동일한 높이를 가질 수 있다.
제 1 및 제 2 소자 분리막(21, 22)과 연마 방지막(22)은 당해 기술 분야에 잘 알려진 바와 같이, 얕은 트렌치 분리막(shallow trench isolation) 형성 기술에 의해 제공될 수 있다. 예를 들면, 소자 분리막(21, 22) 및 연마 방지막(23)이 형성될 영역을 0.2 ㎛ 내지 0.5 ㎛ 깊이로 반도체 기판(10)을 식각하여 트렌치를 형성하고, 이후 상기 트렌치를 절연 물질, 예를 들면, 실리콘 산화물로 매립한 후, 패터닝 및, 선택적으로는, 평탄화(planarization) 공정을 수행하여, 소자 분리막(21, 22) 및 연마 방지막(23)을 형성할 수 있다.
도 1b를 참조하면, 메모리 셀 영역의 제 1 활성 영역(A) 상에는 하나 이상의 제 1 절연막(30a)이 형성될 수 있다. SONOS형 비휘발성 메모리 소자의 경우, 제 1 절연막(30a)은 예를 들면, 터널링 절연막(31), 전하 저장막(32), 블로킹 절연막(33)일 수 있다. 그러나, 이들 절연막들(31, 32, 33)은 예시적일 뿐 이에 의해 본 발명이 제한되는 것은 아니다. 예를 들면, 제1 절연막(30a)은 부유 게이트형 비휘발성 메모리 소자를 구현하기 위해 터널링 절연막만을 포함할 수도 있다. 또한, 메모리 소자의 구동 방식에 따라, 터널링 절연막(31)과 블로킹 절연막(33)의 적층 순서가 역전될 수도 있다. 또는, 필요에 따라, 다른 절연막은 물론 이들 절연막 사이에 도전막이 배치될 수도 있다.
제 2 활성 영역(B) 상에는 제 2 절연막(30b)이 형성될 수 있다. 제 2 절연막(30b)은 주변 회로인 캐패시터 구현을 위한 유전체 막일 수 있다. 일부 실시예에서, 제 2 절연막(30b)은 전술한 제 1 절연막(30a)의 형성 공정과 동일한 공정에서 형성될 수 있다. 예를 들면, 제 1 절연막(30a)의 터널링 절연막을 형성하면서, 동시에 제 2 절연막(30b)을 형성할 수 있다.
도 1c를 참조하면, 전술한 바와 같이 제 1 활성 영역(A)과 제 2 활성 영역(B) 상에 각각 제 1 절연막(30a) 및 제 2 절연막(30b)을 형성한 후, 제 1 소자 분리막들(21) 사이 및 제 2 소자 분리막(22)과 연마 방지막(23) 사이의 영역을 매립하면서 이들 소자 분리막(21, 22)과 연마 방지막(23)을 피복하는 도전막(40L)을 형성한다. 도전막(40L)은 도핑된 폴리실리콘일 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, 당해 기술 분야에 잘 알려진 전극 재료, 예를 들면, Al, Pt, Pd, Ni, Ru, Co, Cr, Mo, W, Mn, Fe, Ru, Os, Ph, Ir, Ta, Au 및 Ag 중 어느 하나, 이 들의 합금 또는 이들의 도전성 산화물일 수 있다.
도 1d를 참조하면, 이후, 화살표로 지시된 바와 같이, 도전막(40L)에 대하여 평탄화 공정인 화학기계적연마 공정(chemical mechanical polishing; CMP)을 수행한다. 상기 평탄화 공정은 제 1 및 제 2 소자 분리막(21, 22)과 연마 방지막(23)의 표면이 노출될 때까지 수행될 수 있다.
상기 평탄화 공정에 의해, 제 1 소자 분리막들(21) 사이에 그리고, 제 2 소자 분리막(22)과 연마 방지막(23) 사이에, 각각 제 1 및 제 2 도전막 패턴(40a, 40b)이 형성된다. 제 1 도전막 패턴(40a)은 비휘발성 메모리 소자의 제어 게이트 전극일 수 있다. 전슬한 바와 같이, 제 1 절연막이 터널링 절연막인 경우, 제 1 도전막 패턴(40a)은 부유 게이트 전극일 수도 있다. 이와 같이, 제 1 절연막(30a)과 제 1 도전막 패턴(40a)에 의하여 메모리 셀 트랜지스터의 게이트 스택이 제공될 수 있다.
당해 기술 분야에서 잘 알려진 바와 같이, 제 1 활성 영역(A)에 서로 직렬 연결된 상기 메모리 셀 트랜지스터의 스트링을 구현한다면, "NAND" 아키택쳐를 갖는 플래시 메모리를 구현할 수 있다. 그러나, 이것은 예시일 뿐, 당업자에게 있어서, 본 발명은 "NOR" 아키택쳐를 갖는 플래시 메모리에도 적용될 수 있음은 자명하다.
주변 회로 영역에는 제 2 활성 영역(B), 제 2 절연막(30b) 및 제 2 도전막 패턴(40b)을 포함하는 캐패시터가 제공될 수 있다. 구체적으로, 제 2 활성 영역(B)은 N+ 도전형 영역을 포함함으로써, 캐패시터의 하부 전극으로서, 제 2 절연 막(30b)은 캐패시터의 유전체 막으로서, 제 2 도전막 패턴(40b)은 캐패시터의 상부 전극으로서 기능할 수 있다.
본 발명의 일 실시예에 따라 제 2 소자 분리막(22)에 의해 한정된 제 2 활성 영역(B) 내에 제공된 연마 방지막(23)은 제 1 소자 분리막(21)과 제 2 소자 분리막(22)의 패턴 밀도 차이를 완화할 수 있다. 그 결과, 주변 회로 영역에 디싱(dishing) 현상을 초래하지 않고서 상기 평탄화 공정이 수행될 수 있다. 제 2 절연막 및/또는 제 2 활성 영역 표면의 노출 없이, 주변 회로 영역 상에 손상이 없는 캐패시터와 같은 주변 회로를 형성할 수 있다. 또한, 상기 연마 방지막을 비교적 넓은 면적을 갖는 캐패시터가 형성될 활성 영역 상에 형성함으로써, 캐패시터는 물론 이에 인접하는 다른 주변 회로의 손상도 방지할 수 있다. 이하에서는 본 발명의 실시예들에 따른 다양한 연마 방지막에 관하여 상술하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예들에 따른 다양한 연마 방지막들(23a 내지 23d)을 도시하는 평면도이다. 도 2a 내지 도 2d에서는 본 발명의 실시예에 따른 연마 방지막(23a 내지 23d)의 구성을 명확히 설명하기 위하여, 주변 회로 영역만을 도시하였다.
일부 실시예에서, 연마 방지막(23a)은, 도 2a에 도시된 바와 같이, 제 2 소자 분리막(22)으로부터 제 2 활성 영역 내부로 연장될 수 있다. 도 2b에 도시된 바와 같이, 메모리 셀 영역과 주변 회로 영역의 패턴 밀도 차이를 완화하기 위하여 2 이상의 연마 방지막(23b)이 배치될 수도 있다.
다른 실시예에서, 연마 방지막(23c)은, 도 2c에 도시된 바와 같이, 제 2 소 자 분리막(22)으로부터 이격되어 제 2 활성 영역 내부에 형성될 수 있다. 또한, 도 2d에 도시된 바와 같이, 제 2 활성 영역 내부에 2 이상의 연마 방지막(23d)이 배치될 수도 있다. 예시된 연마 방지막들(23a 내지 23d)은 서로 조합된 형태로 사용될 수 있다. 또한, 본 발명의 연마 방지막들(23a 내지 23b)은 다양한 형상을 가질 수도 있다. 예를 들면, 상기 형상과 관련하여, 도 2c 및 도 2d에 예시된 사각 기둥 형태와 달리, 연마 방지막은 원형 단면을 갖는 실린더 형상일 수도 있다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자(200)를 포함하는 시스템(100)을 도시하는 블록도이다.
도 3을 참조하면, 본 발명의 다양한 실시예들에 따른 메모리 셀 영역과 주변 회로 영역을 포함하는 반도체 메모리 소자(200)는, 당해 기술 분야에서 잘 알려진 바와 같이, 해당 로직 게이트 설계에 대응하여 "NAND" 및 "NOR" 아키텍쳐 어레이를 가질 수 있다. 메모리 뱅크(210)는 복수의 행과 열로 배치된 메모리 셀의 어레이로 이루어진 어레이 뱅크와 어레이 뱅크의 신호 검출을 위한 감지 증폭기를 포함할 수 있다. 반도체 메모리 소자(200)는 당해 기술 분야에 잘 알려진 바와 같이, 메모리 뱅크(210)를 구동하기 위한 행 디코더(220), 열 디코더(230), I/O 버퍼(240), 제어부(250), 제어 레지스터(260)를 포함할 수 있다.
반도체 메모리 소자(200)는 일반적으로 마이크로 프로세서와 같은 처리용 장치 또는 메모리 제어기인 호스트(300)에 결합된다. 비휘발성 메모리 소자(200)는 호스트(300)의 메모리 읽기 및 기록 액세스를 위한 어드레스 인터페이스(410), 제어 인터페이스(420) 및 데이터 인터페이스(430)를 더 포함할 수 있다. 상술한 인 터페이스들(410, 420, 430)은 당해 분야에 잘 알려진 바와 같이 다양하게 변형 실시될 수 있다. 예를 들어 SDRAM 또는 DDR-SDRAM 인터페이스와 같은 동기식 인터페이스일 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 내지 도 1d는 본 발명의 일 실시예들에 따른 반도체 메모리 소자의 제조 방법을 순차적으로 도시하는 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예들에 따른 다양한 연마 방지막들을 도시하는 평면도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자(200)를 포함하는 시스템(100)을 도시하는 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10: 반도체 기판 21, 22: 제 1 및 제 2 소자 분리막
23, 23a~23d: 연마 방지막 30a, 30b: 제 1 및 제 2 절연막
40a, 40b: 제 1 및 제 2 도전막 패턴

Claims (19)

  1. 메모리 셀 영역의 제 1 활성 영역 및 주변 회로 영역의 제 2 활성 영역을 포함하는 반도체 기판;
    상기 반도체 기판의 표면으로부터 돌출되어 상기 제 1 활성 영역 및 상기 제 2 활성 영역을 각각 정의하는 복수의 제 1 및 제 2 소자 분리막들; 및
    상기 제 2 활성 영역 내에 형성되어 상기 반도체 기판의 표면으로부터 돌출된 적어도 하나 이상의 연마 방지막들을 포함하고,
    상기 연마 방지막은 상기 제 2 소자 분리막으로부터 상기 제 2 활성 영역으로 연장되는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 연마 방지막이 형성되는 상기 제 2 활성 영역은 캐패시터가 형성되는 영역인 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제 1 활성 영역 상에 형성된 제 1 절연막 및 상기 제 1 절연막 상에 형성된 게이트 전극을 포함하는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제 2 활성 영역 상에 형성된 제 2 절연막 및 상기 제 2 절연막 상에 형성된 전극을 포함하는 반도체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 소자분리막과 상기 연마방지막은 상기 반도체 기판의 표면으로부터 동일한 높이로 돌출된 비휘발성 메모리 소자.
  6. 제 3 항에 있어서,
    상기 제 1 절연막은 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함하는 반도체 메모리 소자.
  7. 제 6 항에 있어서,
    상기 전하 저장막은 도전막 또는 전하 트랩층을 포함하는 반도체 메모리 소자.
  8. 삭제
  9. 삭제
  10. 메모리 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 표면으로부터 돌출되어, 상기 메모리 셀 영역의 제1 활성 영역 및 주변 회로 영역의 제2 활성 영역을 각각 정의하는 제 1 및 제 2 소자 분리막들을 형성하는 단계; 및
    상기 제 2 활성 영역 내에 형성되어 상기 반도체 기판의 표면으로부터 돌출된 적어도 하나 이상의 연마 방지막을 형성하는 단계를 포함하고,
    상기 연마 방지막은 상기 제 2 소자 분리막으로부터 상기 제 2 활성 영역으로 연장되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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