CN117015244A - 存储器装置 - Google Patents

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CN117015244A
CN117015244A CN202210500391.8A CN202210500391A CN117015244A CN 117015244 A CN117015244 A CN 117015244A CN 202210500391 A CN202210500391 A CN 202210500391A CN 117015244 A CN117015244 A CN 117015244A
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Abstract

本公开提供一种存储器装置。存储器装置包含堆叠结构、配置于堆叠结构中的下隔离结构与配置于堆叠结构中的两个存储单元串列。堆叠结构包含多个导电层。下隔离结构具有位在堆叠结构的下部的上表面。下隔离结构使多个导电层中的至少一导电层分开为第一导电条带与第二导电条带，第一导电条带与第二导电条带彼此电性隔离。两个存储单元串列分别电性连接第一导电条带与第二导电条带。

Description

存储器装置
技术领域
本公开有关于存储器装置，且特别有关于包含下隔离结构的存储器装置。
背景技术
近年来，三维存储器装置由于可达到更高的储存容量且具有更优异的电子特性而广泛应用于各种领域中。然而，随着三维存储器装置的储存密度与集成度(integration)提升，存储器装置中的元件之间的干扰问题变得更加严重。
因此，有需要提出改良的存储器装置，其可减少存储器装置运作时的干扰问题。
发明内容
本公开有关于包含下隔离结构的存储器装置，以减少存储器装置运作时的干扰问题。
根据本公开的一实施例，提供存储器装置。存储器装置包含堆叠结构、配置于堆叠结构中的下隔离结构、以及配置于堆叠结构中的二存储单元串列。堆叠结构包含多个导电层。下隔离结构具有位于堆叠结构的下部的上表面。下隔离结构使多个导电层中的至少一导电层分开为第一导电条带与第二导电条带，第一导电条带与第二导电条带彼此电性隔离。两个存储单元串列分别电性连接第一导电条带与第二导电条带。
为了对本公开的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下。
附图说明
图1A为根据本公开的一实施例的存储器装置的俯视示意图；
图1B为沿着图1A中的剖面线P1示出的存储器装置的剖面示意图；
图1C为沿着图1A中的剖面线P1-1示出的存储器装置的剖面示意图；
图1D为根据本公开的一实施例的存储器装置的等效电路图；
图2A为根据本公开的另一实施例的存储器装置的俯视示意图；
图2B为沿着图2A中的剖面线P2示出的存储器装置的剖面示意图；
图2C为根据本公开的另一实施例的存储器装置的等效电路图；
图3-10为根据本公开的一实施例的用以制造存储器装置的方法；
图11-18为根据本公开的另一实施例的用以制造存储器装置的方法；
图19为根据本公开的又一实施例的存储器装置的俯视示意图；及
图20为根据本公开的又一实施例的存储器装置的俯视示意图。
附图标记说明
10，20，40，50：存储器装置
100：基板
100u，105u，205u，501u：上表面
101：绝缘层
102，202：导电层
103：柱元件
104：上隔离结构
105，205，1905，2005：下隔离结构
106：隔离元件
107：第一上导电结构
108：第二上导电结构
109：管状元件
121，151：存储层
122：通道层
123，153：绝缘柱
124：接垫
131，132，133，134，135，136，231，232，233，234：导电条带
141：隔离膜
142：导电膜
152：虚拟通道层
161，162，163，164：串列选择晶体管
165，166，167，168，265，266，267，268：接地选择晶体管
302：介电层
401，901，1201，1701：沟道
601，1401：孔洞
701，1501：狭缝
702b，1502b：下表面
BL：位线
D1：第一方向
D2：第二方向
D3：第三方向
GSL1，GSL2，GSL3，GSL4：接地选择线
M1，M2，M3，M4：存储单元串列
P1，P1-1，P2：剖面线
S，S2，S8，S9：堆叠结构
S3，S6：层堆叠
S4，S7：绝缘堆叠结构
SL：源极线
SSL1，SSL2，SSL3，SSL4：串列选择线
T1，T2：厚度
WL：字线
具体实施方式
以下提出相关实施例，配合附图以详细说明本公开所提出的存储器装置及其制造方法。然而，本公开并不以此为限。实施例中的叙述，例如细部结构、制造方法的步骤和材料应用等，仅为举例说明之用，本公开欲保护的范围并非仅限于所述实施例。相关技术领域的技术人员当可在不脱离本公开的精神和范围的前提下，对实施例的结构和制造方法加以变化与修饰，以符合实际应用所需。因此，未于本公开提出的其他实施方面也可能可以应用。再者，附图简化以利清楚说明实施例的内容，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和附图仅作叙述实施例之用，而非用以限缩本公开保护范围。相同或相似的元件符号用以代表相同或相似的元件。
说明书与申请专利范围中所使用的序数例如“第一”、“第二”、“第三”等用词是为了修饰元件，其本身并不意含及代表该元件有任何之前的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，这些序数的使用，仅是用来使具有某命名的一元件得以和另一具有相同命名的元件能作出清楚区分。
本公开的多个实施例可应用于多种不同的三维(3-dimensional；3D)堆叠存储结构。例如，实施例可应用于，但不限于，三维与非门快闪存储器装置(NAND flash memorydevices)。
请同时参照图1A与图1B，图1A为根据本公开的一实施例的存储器装置10的俯视示意图，图1B为沿着图1A中的剖面线P1示出的存储器装置10的剖面示意图。存储器装置10可包含基板100、堆叠结构S、多个柱元件103、至少一上隔离结构104、至少一下隔离结构105、以及多个隔离元件106。
堆叠结构S配置于基板100上。堆叠结构S可包含沿着第一方向D1交错堆叠的多个绝缘层101和多个导电层102。第一方向D1、第二方向D2和第三方向D3可相互垂直。第一方向D1可为基板100的上表面的法线方向。第一方向D1可例如是Z方向，第二方向D2可例如是X方向，第三方向D3可例如是Y方向。多个绝缘层101使多个导电层102相互隔离。为简明起见，图1B未示出堆叠结构S的所有层，堆叠结构S中的层的数量当可依需求调整。在一实施例中，堆叠结构S中的导电层102具有在第一方向D1上的厚度T1，厚度T1约为200-350埃(angstrom，)。
多个柱元件103分散地配置于堆叠结构S中。柱元件103可沿着第一方向D1延伸通过堆叠结构S。柱元件103可包含存储层121、通道层122、绝缘柱123与接垫124。存储层121可围绕通道层122。存储层121可具有管状，例如是一端开口、另一端闭口的管状。通道层122可配置于存储层121与绝缘柱123之间，且围绕绝缘柱123。通道层122可具有管状，例如是一端开口、另一端闭口的管状。存储层121的下部被移除以暴露通道层122的一部分。通道层被暴露的部分电性连接基板100。在另一示例中，存储层121可具有两端开口的管状。存储层121的底部被移除以暴露通道层122的一部分。通道层被暴露的部分电性连接基板100。接垫124可配置于通道层122与绝缘柱123上，且被存储层121围绕。接垫124可电性连接至通道层122。
至少一上隔离结构104配置于堆叠结构S中。上隔离结构104可沿着第一方向D1延伸且贯穿堆叠结构S中的一或多个绝缘层101及/或一或多个导电层102。例如，在图1B所示的实施例中，上隔离结构104可配置于堆叠结构S的上部，且可贯穿位在堆叠结构S的上部的四个绝缘层101与三个导电层102。具体而言，上隔离结构104贯穿多个导电层102中最远离基板100的三个导电层102，且使这三个导电层102的每一个被分开为导电条带133、134、135、136，导电条带133、导电条带134、导电条带135与导电条带136彼此电性隔离。在一实施例中，上隔离结构104可使位在堆叠结构S的上部的至少三个导电层102分开。举例而言，上隔离结构104可使位在堆叠结构S的上部的3-7个导电层102分开。
至少一下隔离结构105配置于堆叠结构S中。下隔离结构105可沿着第一方向D1延伸且贯穿堆叠结构S中的一或多个绝缘层101及/或一或多个导电层102。例如，在图1B所示的实施例中，下隔离结构105可配置于堆叠结构S的下部，且贯穿位在堆叠结构S的下部的四个绝缘层101与三个导电层102。下隔离结构105的上表面105u可位在堆叠结构S的下部。在一示例中，下隔离结构105可从上表面105u延伸至基板100。下隔离结构105贯穿多个导电层102中最接近基板100的至少三个导电层102，且使这至少三个导电层102的每一个被分开为导电条带131、132。导电条带131(例如第一导电条带)与导电条带132(例如第二导电条带)可分别位在下隔离结构105的相对两侧。导电条带131与导电条带132彼此电性隔离。在一实施例中，下隔离结构105可使位在堆叠结构S的下部的至少三个导电层102分开。举例而言，下隔离结构105可使位在堆叠结构S的下部的3-10个导电层102分开。
在此实施例中，上隔离结构104的数量多于下隔离结构105，多个上隔离结构104中的一上隔离结构104可和下隔离结构105在第一方向D1上至少部分重叠。在一实施例中，在包含第二方向D2和第三方向D3的平面上，下隔离结构105的位置可大致对齐于多个上隔离结构104中的一上隔离结构104(例如，图1A中以虚线表示和一上隔离结构104大致对齐的下隔离结构105)。
多个隔离元件106分散地配置于堆叠结构S中。如图1A所示，隔离元件106可为沿着第二方向D2延伸的条带(stripe)。如图1B所示，隔离元件106可沿着第一方向D1延伸通过堆叠结构S。隔离元件106可包含隔离膜141与导电膜142。隔离膜141可配置于导电膜142与堆叠结构S之间。隔离膜141可用以使导电膜142电性隔离于多个导电层102。隔离膜141的底部被移除以暴露导电膜142的一部分。导电膜142被暴露的部分电性连接基板100。隔离元件106可作为源极线(source line)，例如共同源极线(common source line)。
存储器装置10还可包含配置于堆叠结构S中的多个存储单元串列。每一存储单元串列可包含沿着第一方向D1配置的多个存储单元，存储单元可定义于导电层102与柱元件103的通道层122交错处的存储层121中。为简明起见，图1A-1B中仅标示出四个存储单元串列M1、M2、M3、M4，但实务上存储器装置可包含更多的存储单元串列。存储单元串列M1可共享其所在的柱元件103的通道层122。存储单元串列M1可电性连接此通道层122、导电条带131与导电条带133。存储单元串列M2可共享其所在的柱元件103的通道层122，存储单元串列M2可电性连接此通道层122、导电条带131与导电条带134。存储单元串列M3可共享其所在的柱元件103的通道层122，存储单元串列M3可电性连接此通道层122、导电条带132与导电条带135。存储单元串列M4可共享其所在的柱元件103的通道层122，存储单元串列M4可电性连接此通道层122、导电条带132与导电条带136。
在一实施例中，存储器装置10可包含分别电性连接于存储单元串列的相对两端的至少一串列选择线(string selection line)与至少一接地选择线(ground selectionline)。例如，存储器装置10中最远离基板100的三个导电层102(导电条带133、134、135、136)可作为用于存储单元串列的串列选择线。定义于导电条带133、134、135、136与柱元件103的通道层122交错处的存储层121中的存储单元可作为串列选择晶体管(transistor)。存储器装置10中最接近基板100的三个导电层102(导电条带131、132)可作为用于存储单元串列的接地选择线。定义于导电条带131、132与柱元件103的通道层122交错处的存储层121中的存储单元可作为接地选择晶体管。存储器装置10中的其他导电层102(例如未被上隔离结构104与下隔离结构105分开的导电层102)可作为字线(word line)。在存储器装置10中，作为串列选择线的导电层102被上隔离结构104分开为导电条带133、134、135、136。导电条带133、134、135、136彼此电性隔离。因此分别电性连接存储单元串列M1、M2、M3、M4的串列选择晶体管可通过不同串列选择线独立控制。在存储器装置10中，作为接地选择线的导电层102被下隔离结构105分开为导电条带131、132。导电条带131、132彼此电性隔离。因此分别电性连接存储单元串列M1、M2的接地选择晶体管可通过一共同的接地选择线加以控制。分别电性连接存储单元串列M3、M4的接地选择晶体管可通过另一共同的接地选择线加以控制。
存储器装置10还可包含至少一第一上导电结构107与至少一第二上导电结构108。至少一第一上导电结构107与至少一第二上导电结构108可配置于堆叠结构S上方。第一上导电结构107与第二上导电结构108可分别电性连接于不同柱元件103的通道层122与接垫124。在此实施例中，第一上导电结构107与第二上导电结构108配置于沿着第三方向D3排列的八个柱元件103上方(如图1A所示)，第一上导电结构107电性连接于这八个柱元件103中的四个柱元件103的通道层122(如图1B所示)与存储单元串列M1、M2、M3、M4，第二上导电结构108电性连接于这八个柱元件103中的其他四个柱元件103的通道层122(在图1B中以虚线表示)与其他存储单元串列。第一上导电结构107与第二上导电结构108可作为位线(bitline)。
在一实施例中，存储器装置10可包含多个区块(block)，多个隔离元件106使多个区块相互隔离。每一区块可包含多个子区块(sub-block)，多个上隔离结构104使多个子区块相互隔离。可以子区块为单位对存储器装置10进行操作，例如读取操作或抹除操作等。
图1C为沿着图1A中的剖面线P1-1示出的存储器装置10的剖面示意图。在一实施例中，存储器装置10还可包含分散地配置于堆叠结构S中的多个管状元件109。管状元件109可沿着第一方向D1延伸通过堆叠结构S，且配置于上隔离结构104之下。管状元件109可包含存储层151、虚拟(dummy)通道层152与绝缘柱153。存储层151可围绕虚拟通道层152。存储层151可具有管状，例如是一端开口、另一端闭口的管状。虚拟通道层152可配置于存储层151与绝缘柱153之间，且围绕绝缘柱153。虚拟通道层152可具有管状，例如是一端开口、另一端闭口的管状。管状元件109的存储层151可相似于柱元件103的存储层121。管状元件109的绝缘柱153可相似于柱元件103的绝缘柱123。在一实施例中，虚拟通道层152可意指不具有驱动电路的通道层。在一实施例中，虚拟通道层152可理解为电性浮接(floating)的元件。
在一实施例中，控制电路，例如CMOS逻辑电路，可配置于存储器装置10的周边区域(periphery region)，以形成控制电路置于阵列附近的架构(CMOS next to array；CnA)。在一实施例中，控制电路，例如CMOS逻辑电路，可配置于存储器装置10的下方区域，以形成控制电路置于阵列的下的架构(CMOS under array，CuA)。在一实施例中，控制电路，例如CMOS逻辑电路，可接合存储器装置10，以形成控制电路接合阵列的架构(CMOS bondedarray；CbA)。
请参照图1D。图1D为图1B所示的存储器装置10中的存储单元串列M1、M2、M3、M4的等效电路图。在图1B中，每一存储单元串列M1、M2、M3、M4电性连接至三条串列选择线与三条接地选择线，但为简明起见，图1D仅示出分别连接至一存储单元串列的相对两端的一条串列选择线与一条接地选择线。
多条字线WL(例如是导电层102)电性连接存储单元串列M1、M2、M3、M4。存储单元串列M1、M2、M3、M4电性连接于位线BL(例如是第一上导电结构107)与源极线SL之间。
串列选择线SSL1(例如是导电条带133)与接地选择线GSL1(例如是导电条带131)电性连接于存储单元串列M1的相对两端。串列选择线SSL1电性连接于位线BL与存储单元串列M1之间，串列选择线SSL1与存储单元串列M1的交会处可定义为串列选择晶体管161。接地选择线GSL1电性连接于源极线SL与存储单元串列M1之间，接地选择线GSL1与存储单元串列M1的交会处可定义为接地选择晶体管165。串列选择线SSL2(例如是导电条带134)与接地选择线GSL1(例如是导电条带131)电性连接于存储单元串列M2的相对两端。串列选择线SSL2电性连接于位线BL与存储单元串列M2之间，串列选择线SSL2与存储单元串列M2的交会处可定义为串列选择晶体管162。接地选择线GSL1电性连接于源极线SL与存储单元串列M2之间，接地选择线GSL1与存储单元串列M2的交会处可定义为接地选择晶体管166。串列选择线SSL3(例如是导电条带135)与接地选择线GSL2(例如是导电条带132)电性连接于存储单元串列M3的相对两端。串列选择线SSL3电性连接于位线BL与存储单元串列M3之间，串列选择线SSL3与存储单元串列M3的交会处可定义为串列选择晶体管163。接地选择线GSL2电性连接于源极线SL与存储单元串列M3之间，接地选择线GSL2与存储单元串列M3的交会处可定义为接地选择晶体管167。串列选择线SSL4(例如是导电条带136)与接地选择线GSL2(例如是导电条带132)电性连接于存储单元串列M4的相对两端。串列选择线SSL4电性连接于位线BL与存储单元串列M4之间，串列选择线SSL4与存储单元串列M4的交会处可定义为串列选择晶体管164。接地选择线GSL2电性连接于源极线SL与存储单元串列M4之间，接地选择线GSL2与存储单元串列M4的交会处可定义为接地选择晶体管168。
当图1D所示的存储器装置10处于读取操作期间，例如是对存储单元串列M1中的一被选择的存储单元进行读取操作，对电性连接存储单元串列M1的串列选择线SSL1施加一电压以开启电性连接串列选择线SSL1的串列选择晶体管161，并对电性连接存储单元串列M1的接地选择线GSL1施加一电压以开启电性连接接地选择线GSL1的接地选择晶体管165。由于存储单元串列M1与存储单元串列M2皆电性连接至接地选择线GSL1，电性连接存储单元串列M2的接地选择晶体管166亦会在此读取操作中被开启。
在此渎取操作中，存储单元串列M3与存储单元串列M4未电性连接接地选择线GSL1，电性连接存储单元串列M3与存储单元串列M4的接地选择晶体管167与接地选择晶体管168可保持关闭，电性连接存储单元串列M3与存储单元串列M4的通道层122中不会产生电容。在一实施例中，电性连接存储单元串列M3与存储单元串列M4的通道层122可为电性浮接(floating)状态。
请同时参照图2A与图2B，图2A为根据本公开的另一实施例的存储器装置20的俯视示意图，图2B为沿着图2A中的剖面线P2示出的存储器装置20的剖面示意图。存储器装置20和存储器装置10的差异在于，存储器装置20的堆叠结构S2可不同于存储器装置10的堆叠结构S，且存储器装置20的下隔离结构205的数量与配置不同于存储器装置10的下隔离结构105。存储器装置20与存储器装置10的差异具体说明如下。
存储器装置20可包含配置于基板100上的堆叠结构S2。堆叠结构S2可包含沿着第一方向D1交错堆叠的多个绝缘层101和多个导电层102。多个绝缘层101使多个导电层102相互隔离。堆叠结构S2还可包含配置于多个导电层102下方且位于基板100上的导电层202。导电层202和导电层102之间可配置绝缘层101。导电层202和基板100之间可配置绝缘层101。为简明起见，图2B未示出堆叠结构S2的所有层，堆叠结构S2中的层的数量当可依需求调整。
存储器装置20可包含配置于堆叠结构S2中的多个下隔离结构205。下隔离结构205可沿着第一方向D1延伸且贯穿堆叠结构S2中导电层202。例如，在图2B所示的实施例中，下隔离结构205可配置于堆叠结构S2的下部，下隔离结构205的上表面205u位在堆叠结构S2的下部且贯穿位在堆叠结构S2的下部的导电层202。具体而言，下隔离结构205贯穿堆叠结构S2中最接近基板100的导电层(例如导电层202)，且多个下隔离结构205使导电层202被分开为导电条带231、232、233、234。导电条带231、232、233、234彼此电性隔离。导电条带231(例如第一导电条带)与导电条带232(例如第二导电条带)可分别位在下隔离结构205的相对两侧。导电条带232与导电条带233可分别位在下隔离结构205的相对两侧。导电条带233与导电条带234可分别位在下隔离结构205的相对两侧。
在一实施例中，存储器装置20的上隔离结构104的数量可等于下隔离结构205的数量，上隔离结构104在第三方向D3上的配置可大致相似于下隔离结构205在第三方向D3上的配置。下隔离结构205可介于由上隔离结构104所定义的多个子区块之间。在一实施例中，多个上隔离结构104可分别和多个下隔离结构205在第一方向D1上至少部分重叠。在一实施例中，在包含第二方向D2和第三方向D3的平面上，下隔离结构205的位置可大致对齐于上隔离结构104(例如，图2A中以虚线表示和上隔离结构104分别大致对齐的下隔离结构205)。
在堆叠结构S2中，导电层102(亦可理解为未被下隔离结构205分开的导电层)具有在第一方向D1上的厚度T1。接近堆叠结构S2的底部的至少一导电层202(亦可理解为做为至少一接地选择线且被下隔离结构205分开的导电层)具有在第一方向D1上的厚度T2，厚度T2可大于厚度T1。在一实施例中，厚度T2介于厚度T1的3-10倍。在一实施例中，导电层102的厚度T1约为200-350埃(angstrom；)。接近堆叠结构S2的底部的至少一导电层202的厚度T2约为1000-2500埃。厚度T2和厚度T1的比值(T2/T1)可介于4至7之间。在一示例中，导电层202的材质可不同于导电层102。导电层102包含钨。导电层202包含多晶硅。
存储器装置20的存储单元串列M1电性连接导电条带231与导电条带133。存储器装置20的存储单元串列M2电性连接导电条带232与导电条带134。存储器装置20的存储单元串列M3电性连接导电条带233与导电条带135。存储器装置20的存储单元串列M4电性连接导电条带234与导电条带136。导电条带133、134、135、136可作为用于存储单元串列的串列选择线，定义于导电条带133、134、135、136与柱元件103的通道层122交错处的存储层121中的存储单元可作为串列选择晶体管。导电条带231、232、233、234可作为用于存储单元串列的接地选择线，定义于导电条带231、232、233、234与柱元件103的通道层122交错处的存储层121中的存储单元可作为接地选择晶体管。存储器装置20中的其他导电层102(例如未被上隔离结构104分开的导电层102)可作为字线。在存储器装置20中，分别电性连接存储单元串列M1、M2、M3、M4的串列选择晶体管可通过不同串列选择线独立控制；分别电性连接存储单元串列M1、M2、M3、M4的接地选择晶体管可通过不同接地选择线独立控制。
请参照图2C。图2C为图2B所示的存储器装置20中的存储单元串列M1、M2、M3、M4的等效电路图。在图2B中，每一存储单元串列M1、M2、M3、M4电性连接至三条串列选择线与一条接地选择线，但为简明起见，图2C仅示出分别连接至一存储单元串列的相对两端的一条串列选择线与一条接地选择线。
多条字线WL(例如是导电层102)电性连接存储单元串列M1、M2、M3、M4。存储单元串列M1、M2、M3、M4电性连接于位线BL(例如是第一上导电结构107)与源极线SL之间。
串列选择线SSL1(例如是导电条带133)与接地选择线GSL1(例如是导电条带231)电性连接于存储单元串列M1的相对两端。串列选择线SSL1电性连接于位线BL与存储单元串列M1之间，串列选择线SSL1与存储单元串列M1的交会处可定义为串列选择晶体管161。接地选择线GSL1电性连接于源极线SL与存储单元串列M1之间，接地选择线GSL1与存储单元串列M1的交会处可定义为接地选择晶体管265。串列选择线SSL2(例如是导电条带134)与接地选择线GSL2(例如是导电条带232)电性连接于存储单元串列M2的相对两端。串列选择线SSL2电性连接于位线BL与存储单元串列M2之间，串列选择线SSL2与存储单元串列M2的交会处可定义为串列选择晶体管162。接地选择线GSL2电性连接于源极线SL与存储单元串列M2之间，接地选择线GSL2与存储单元串列M2的交会处可定义为接地选择晶体管266。串列选择线SSL3(例如是导电条带135)与接地选择线GSL3(例如是导电条带233)电性连接于存储单元串列M3的相对两端。串列选择线SSL3电性连接于位线BL与存储单元串列M3之间，串列选择线SSL3与存储单元串列M3的交会处可定义为串列选择晶体管163。接地选择线GSL3电性连接于源极线SL与存储单元串列M3之间，接地选择线GSL3与存储单元串列M3的交会处可定义为接地选择晶体管267。串列选择线SSL4(例如是导电条带136)与接地选择线GSL4(例如是导电条带234)电性连接于存储单元串列M4的相对两端。串列选择线SSL4电性连接于位线BL与存储单元串列M4之间，串列选择线SSL4与存储单元串列M4的交会处可定义为串列选择晶体管164。接地选择线GSL4电性连接于源极线SL与存储单元串列M4之间，接地选择线GSL4与存储单元串列M4的交会处可定义为接地选择晶体管268。
当图2C所示的存储器装置20处于读取操作期间，例如是对存储单元串列M1中的一被选择的存储单元进行读取操作，对电性连接存储单元串列M1的串列选择线SSL1施加一电压以开启电性连接串列选择线SSL1的串列选择晶体管161，并对电性连接存储单元串列M1的接地选择线GSL1施加一电压以开启电性连接接地选择线GSL1的接地选择晶体管265。
在此读取操作中，存储单元串列M2、存储单元串列M3与存储单元串列M4未电性连接接地选择线GSL1，电性连接存储单元串列M2的接地选择晶体管266、电性连接存储单元串列M3的接地选择晶体管267、以及电性连接存储单元串列M4的接地选择晶体管268可保持关闭，电性连接存储单元串列M2、存储单元串列M3与存储单元串列M4的通道层122中不会产生电容。在一实施例中，电性连接存储单元串列M2、存储单元串列M3与存储单元串列M4的通道层122可为电性浮接状态。
在一比较例中，存储器装置未包含下隔离结构，存储单元串列M1、M2、M3、M4皆电性连接至同一条接地选择线。在存储器装置的操作中，对接地选择线施加电压会开启配置于存储单元串列M1、M2、M3、M4和接地选择线交会处的所有接地选择晶体管，使得存储单元串列M1、M2、M3、M4皆被施加于皆地选择线的电压影响，并使电性连接存储单元串列M1、M2、M3、M4的通道层皆产生电容，进而造成字线负载(load)增加与读取干扰等问题。
在本公开的一实施例中，如图1A-1D所示，下隔离结构105使位于堆叠结构S的下部的至少一导电层102分开为彼此电性隔离且可作为接地选择线的导电条带131(例如第一导电条带)与导电条带132(例如第二导电条带)，电性连接至不同接地选择线的存储单元串列可被分别控制。具体而言，对其中一条接地选择线施加电压会开启电性连接存储单元串列M1、M2的接地选择晶体管165、166或电性连接存储单元串列M3、M4的接地选择晶体管167、168，而不会使电性连接存储单元串列M1、M2、M3、M4的通道层皆产生电容。因此，相较于比较例，此实施例的字线负载减轻50％，并可降低读取干扰的问题。
在本公开的另一实施例中，如图2A-2C所示，多个下隔离结构205使位于堆叠结构S2的下部的导电层202分开为彼此电性隔离且可作为接地选择线的导电条带231(例如第一导电条带)、导电条带232(例如第二导电条带)、导电条带233与导电条带234，电性连接至不同接地选择线的存储单元串列可被分别控制。具体而言，对其中一条接地选择线施加电压会开启分别电性连接存储单元串列M1、M2、M3、M4的接地选择晶体管265、266、267、268中的一个，而不会使电性连接存储单元串列M1、M2、M3、M4的通道层皆产生电容。因此，相较于比较例，此实施例的字线负载减轻75％，并可降低读取干扰的问题。
图3-10为根据本公开的一实施例的用以制造存储器装置的方法。
请参照图3。提供基板100。层堆叠S3形成于基板100上。层堆叠S3可包含沿着第一方向D1交错堆叠的至少一绝缘层101和至少一介电层302。举例而言，可通过依序沉积绝缘层101与介电层302以形成层堆叠S3。基板100可包含掺杂(doped)或未掺杂(undoped)半导体材料，例如硅。但本公开不以此为限。绝缘层101可包含氧化物例如氧化硅(siliconoxide)，或其它合适的介电材料。介电层302可包含氮化物例如氮化硅(silicon nitride)，或其它合适的介电材料。在一实施例中，绝缘层101与介电层302包含不同材料。
请参照图4。在层堆叠S3中形成下隔离结构105。下隔离结构105可朝着基板100向下延伸。下隔离结构105可沿着第一方向D1与第二方向D2延伸，且使层堆叠S3中的至少一绝缘层101与至少一介电层302分开为相互隔离的两部分。举例而言，可对层堆叠S3进行蚀刻(etching)处理，例如是湿法蚀刻(wet etching)或干法蚀刻(dry etching)，以移除部分的层堆叠S3形成沟道401；沟道401沿着第一方向D1向下延伸且停止于基板100的上表面100u上；沟道401使层堆叠S3的侧壁(同时也作为沟道401的侧壁)暴露，且使基板100的部分上表面100u(同时也作为沟道401的底部)暴露；接着，再通过沉积处理使下隔离结构105形成于沟道401中。下隔离结构105可包含介电材料，例如氧化物。
请参照图5。在层堆叠S3上形成绝缘堆叠结构S4。绝缘堆叠结构S4可覆盖下隔离结构105的上表面105u与层堆叠S3的上表面501u。下隔离结构105与层堆叠S3可位于绝缘堆叠结构S4之下。绝缘堆叠结构S4可包含沿着第一方向D1交错堆叠的多个绝缘层101和多个介电层302。举例而言，可通过依序沉积绝缘层101与介电层302以形成绝缘堆叠结构S4。在一实施例中，绝缘堆叠结构S4中的层的数量可多于层堆叠S3中的层的数量。
请参照图6。形成多个柱元件103。多个柱元件103可分散地配置于绝缘堆叠结构S4与层堆叠S3中。多个柱元件103可配置于下隔离结构105的相对两侧。柱元件103可沿着第一方向D1延伸通过绝缘堆叠结构S4与层堆叠S3。在一实施例中，柱元件103的形成可包含以下步骤。图案化(patterning)绝缘堆叠结构S4与层堆叠S3以形成相互隔离的多个孔洞601，举例而言，可通过光刻工艺(photolithography process)以图案化绝缘堆叠结构S4与层堆叠S3。孔洞601沿着第一方向D1向下延伸，且停止于基板100；孔洞601使绝缘堆叠结构S4与层堆叠S3的侧壁(同时也作为孔洞601的侧壁)暴露，且使基板100(同时也作为孔洞601的底部)暴露。接着，可通过沉积处理以使存储层121衬里式形成于孔洞601中，并通过蚀刻处理移除存储层121的底部。通道层122可沉积于存储层121的侧壁上且通过存储层121暴露的底部接触基板100。可通过沉积处理使绝缘柱123填充孔洞601内的剩余空间。接着，可通过回蚀(etching back)处理及/或化学机械抛光(chemical-mechanical planarization；CMP)处理以移除部分的通道层122与部分的绝缘柱123，并暴露存储层121的部分侧壁。接着，可通过沉积处理以使接垫124形成于通道层122与绝缘柱123上。通过施行上述包含于图6的步骤，可在绝缘堆叠结构S4与层堆叠S3中形成柱元件103。
存储层121可包含多层结构(multilayer structure)，例如，存储层121可包含配置于通道层122的外侧壁上的隧穿层(tunnel layer)、配置于隧穿层的外侧壁上的储存层(storage layer)、以及配置于储存层的外侧壁上的阻挡层(blocking layer)。在一实施例中，存储层121可包含存储器技术领域中已知的多层结构，例如ONO(氧化物-氮化物-氧化物)结构、ONONO(氧化物-氮化物-氧化物-氮化物-氧化物)结构、ONONONO(氧化物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物)结构、SONOS(硅-氧化硅-氮化硅-氧化硅-硅)结构、BE-SONOS(能带隙硅-氧化硅-氮化硅-氧化硅-硅)结构、TANOS(氮化钽-氧化铝-氮化硅-氧化硅-硅)结构、MA BE-SONOS(金属-高介电常数材料能带隙硅-氧化硅-氮化硅-氧化硅-硅)结构及其组合。通道层122可包含半导体材料，例如掺杂或未掺杂半导体材料。在一实施例中，通道层122可包含多晶硅(polysilicon)，例如掺杂的多晶硅或未掺杂的多晶硅。绝缘柱123可包含氧化物例如氧化硅，或其它合适的介电材料。接垫124可包含半导体材料，例如金属硅化物(silicide)、掺杂的半导体材料或未掺杂的半导体材料。在一实施例中，接垫124可包含多晶硅，例如掺杂的多晶硅或未掺杂的多晶硅。
请参照图7。在绝缘堆叠结构S4与层堆叠S3中形成多个狭缝701。举例而言，可对绝缘堆叠结构S4与层堆叠S3进行蚀刻处理，以移除部分的绝缘堆叠结构S4与部分的层堆叠S3形成沿着第一方向D1延伸的狭缝701；当此蚀刻处理进行至稍微超过层堆叠S3的下表面702b时停止蚀刻。狭缝701使绝缘堆叠结构S4与层堆叠S3的侧壁(同时也作为狭缝701的侧壁)暴露，且使基板100(同时也作为狭缝701的底部)暴露。
请参照图8。将绝缘堆叠结构S4与层堆叠S3中的多个介电层302置换为导电层102，并在狭缝701中形成隔离元件106。举例而言，可通过狭缝701进行蚀刻处理以移除绝缘堆叠结构S4与层堆叠S3中的多个介电层302，从而形成多个绝缘层101之间的空间。用以移除介电层302的蚀刻处理不会移除下隔离结构105。为了确保下隔离结构105不会在此蚀刻处理中被移除，下隔离结构105的材料的蚀刻选择性可不同于介电层302的材料的蚀刻选择性，例如，在一蚀刻处理中，介电层302的材料的蚀刻速率可高于下隔离结构105的材料的蚀刻速率；通过控制蚀刻处理进行的时间，可移除介电层302并保留下隔离结构105。
在一实施例中，下隔离结构105使层堆叠S3分开为相互隔离的两部分，可通过配置于下隔离结构105的相对两侧的多个狭缝701进行蚀刻处理以移除层堆叠S3中位于下隔离结构105两侧的介电层302。
接着，以导电材料填充多个绝缘层101之间的空间，形成介于多个绝缘层101之间的导电层102。形成于下隔离结构105的相对两侧的介电层302(即层堆叠S3中的介电层302)被导电材料取代后形成导电层102，下隔离结构105使这些导电层102分开为彼此电性隔离的导电条带131、132。导电层102可包含，例如多晶硅或金属等导电材料。在一实施例中，导电层102可包含钨(tungsten，W)。在一实施例中，下隔离结构105上的至少部分的导电层102可做为栅极。上述包含于图8的步骤可被理解为栅极取代(gate replacement)工艺。在形成导电层102之后，形成包含多个绝缘层101和多个导电层102的堆叠结构S。
在形成导电层102之后，使隔离膜141形成于狭缝701的侧壁上，再以导电膜142填充狭缝701内的剩余空间。隔离膜141与导电膜142可例如是通过沉积处理来形成。隔离膜141可包含介电材料，例如二氧化硅。导电膜142可包含，例如多晶硅或金属等导电材料。在一实施例中，导电膜142可包含钨。
请参照图9。在堆叠结构S中形成多个上隔离结构104。上隔离结构104可形成于堆叠结构S的上部，且沿着第一方向D1通过堆叠结构S中的一或多个绝缘层101及/或一或多个导电层102。举例而言，可对堆叠结构S进行蚀刻处理以移除部分的堆叠结构S形成沟道901，沟道901沿着第一方向D1向下延伸，通过一或多个导电层102(例如3-7个导电层102)后停止于绝缘层101中；沟道901使堆叠结构S的部分侧壁(同时也作为沟道901的侧壁)暴露，且使绝缘层101(同时也作为沟道901的底部)暴露；接着，再通过沉积处理使上隔离结构104形成于沟道901中。上隔离结构104可包含氧化物，或其它合适的介电材料。
请参照图10。在堆叠结构S上形成至少一第一上导电结构107与至少一第二上导电结构108。第一上导电结构107与第二上导电结构108可沿着第三方向D3延伸且交错配置于堆叠结构S上。第一上导电结构107与第二上导电结构108可包含例如金属等导电材料。
在一实施例中，上述制造方法还可包含形成多个管状元件109。管状元件109的形成示例性说明如下(未示出)。在图6所示的步骤中形成更多的柱元件103，其中一些柱元件103可在图9所示的步骤中被处理以形成管状元件109。用以形成管状元件109的柱元件103可形成于预定形成上隔离结构104之处。在图9所示的步骤中，上隔离结构104的形成可包含，对用以形成管状元件109的柱元件103进行蚀刻处理以移除柱元件103的上部，形成管状元件109；再通过沉积处理使上隔离结构104形成于管状元件109上。管状元件109的存储层151可和柱元件103的存储层121包含相似的材料。管状元件109的虚拟通道层152可和柱元件103的通道层122包含相似的材料。管状元件109的绝缘柱153可和柱元件103的绝缘柱123包含相似的材料。
在一实施例中，可通过施行示例性示出于图3-10的方法，得到如图1A-1C所述的存储器装置10。
图11-18为根据本公开的另一实施例的用以制造存储器装置的方法。
请参照图11。提供基板100。层堆叠S6形成于基板100上。层堆叠S6可包含多个绝缘层101与介于多个绝缘层101之间的导电层202。举例而言，可通过在基板100上依序沉积绝缘层101与导电层202以形成层堆叠S6。导电层202可包含导电材料，例如金属或多晶硅。
请参照图12。在层堆叠S6中形成多个下隔离结构205。多个下隔离结构205可朝着基板100向下延伸。多个下隔离结构205可沿着第一方向D1与第二方向D2延伸，且使导电层202与至少一绝缘层101分开为相互隔离的多个部分。下隔离结构205可使导电层202分开为彼此电性隔离的导电条带231、232、233、234。举例而言，可对层堆叠S6进行蚀刻处理以移除部分的绝缘层101与部分的导电层202形成沟道1201，沟道1201沿着第一方向D1向下延伸，停止于基板100的上表面100u上或停止于基板100与导电层202之间的绝缘层101中。接着，再通过沉积处理使下隔离结构205形成于沟道1201中。下隔离结构205可包含介电材料，例如氧化物。
请参照图13。在层堆叠S6上形成绝缘堆叠结构S7。绝缘堆叠结构S7可覆盖下隔离结构205的上表面205u与层堆叠S6的上表面1301u。下隔离结构205与层堆叠S6可位于绝缘堆叠结构S7之下。绝缘堆叠结构S7可包含沿着第一方向D1交错堆叠的多个绝缘层101和多个介电层302。举例而言，可通过依序沉积绝缘层101与介电层302以形成绝缘堆叠结构S7。
请参照图14。形成多个柱元件103。多个柱元件103可分散地配置于绝缘堆叠结构S7与层堆叠S6中。柱元件103可沿着第一方向D1延伸通过绝缘堆叠结构S7与层堆叠S6。在一实施例中，柱元件103的形成可包含以下步骤。图案化绝缘堆叠结构S7与层堆叠S6以形成相互隔离的多个孔洞1401，举例而言，可通过公开工艺以图案化绝缘堆叠结构S7与层堆叠S6。孔洞1401沿着第一方向D1向下延伸，且停止于基板100；孔洞1401使绝缘堆叠结构S7与层堆叠S6的侧壁(同时也作为孔洞1401的侧壁)暴露，且使基板100(同时也作为孔洞1401的底部)暴露。接着，可通过沉积处理以使存储层121衬里式形成于孔洞1401中，并通过蚀刻处理移除存储层121的底部。通道层122可沉积于存储层121的侧壁上且通过存储层121暴露的底部接触基板100。通过沉积处理使绝缘柱123填充孔洞1401内的剩余空间。接着，可通过回蚀处理及/或化学机械抛光处理以移除部分的通道层122与部分的绝缘柱123，并暴露存储层121的部分侧壁。接着，可通过沉积处理以使接垫124形成于通道层122与绝缘柱123上，形成柱元件103。
请参照图15。在绝缘堆叠结构S7与层堆叠S6中形成多个狭缝1501。举例而言，可对绝缘堆叠结构S7与层堆叠S6进行蚀刻处理，以移除部分的绝缘堆叠结构S7与部分的层堆叠S6形成沿着第一方向D1延伸的狭缝1501；当此蚀刻处理进行至稍微超过层堆叠S6的下表面1502b时停止蚀刻；狭缝1501使绝缘堆叠结构S7与层堆叠S6的侧壁(同时也作为狭缝1501的侧壁)暴露，且使基板100(同时也作为狭缝1501的底部)暴露。
请参照图16。将绝缘堆叠结构S7的多个介电层302置换为导电层102，并在狭缝1501中形成隔离元件106。举例而言，可通过狭缝1501进行蚀刻处理以移除绝缘堆叠结构S7中的多个介电层302，从而形成多个绝缘层101之间的空间。接着，以导电材料填充多个绝缘层101之间的空间，形成介于多个绝缘层101之间的导电层102。用以移除介电层302的蚀刻处理不会移除导电层202与下隔离结构205。在一实施例中，至少部分的导电层102可做为栅极。上述包含于图16的步骤可被理解为栅极取代工艺。在形成导电层102之后，形成包含多个绝缘层101、多个导电层102与导电层202的堆叠结构S2。
在形成导电层102之后，使隔离膜141形成于狭缝1501的侧壁上，再以导电膜142填充狭缝1501内的剩余空间。隔离膜141与导电膜142可例如是通过沉积处理来形成。
请参照图17。在堆叠结构S2中形成多个上隔离结构104。上隔离结构104可形成于堆叠结构S2的上部，且沿着第一方向D1通过堆叠结构S2中的一或多个绝缘层101及/或一或多个导电层102。举例而言，可对堆叠结构S2进行蚀刻处理以移除部分的堆叠结构S2形成沟道1701，沟道1701沿着第一方向D1向下延伸，通过一或多个导电层102(例如3-7个导电层102)后停止于绝缘层101中；沟道1701使堆叠结构S2的部分侧壁(同时也作为沟道1701的侧壁)暴露，且使绝缘层101(同时也作为沟道901的底部)暴露；接着，再通过沉积处理使上隔离结构104形成于沟道1701中。
请参照图18。在堆叠结构S2上形成至少一第一上导电结构107与至少一第二上导电结构108。第一上导电结构107与第二上导电结构108可沿着第三方向D3延伸且交错配置于堆叠结构S2上。
在一实施例中，上述制造方法还可包含形成多个管状元件109。管状元件109的形成示例性说明如下(未示出)。在图14所示的步骤中形成更多的柱元件103，其中一些柱元件103可在图17图所示的步骤中被处理以形成管状元件109。用以形成管状元件109的柱元件103可形成于预定形成上隔离结构104之处。在图17所示的步骤中，上隔离结构104的形成可包含，对用以形成管状元件109的柱元件103进行蚀刻处理以移除柱元件103的上部，形成管状元件109；再通过沉积处理使上隔离结构104形成于管状元件109上。管状元件109的存储层151可和柱元件103的存储层121包含相似的材料。管状元件109的虚拟通道层152可和柱元件103的通道层122包含相似的材料。管状元件109的绝缘柱153可和柱元件103的绝缘柱123包含相似的材料。
在一实施例中，可通过施行示例性示出于图11-18的方法，得到如图2A-2B所述的存储器装置20。在图11-18的方法中，导电条带231、232、233、234比导电层102更早形成，此实施例的方法可应用于包含多个下隔离结构的存储器装置。
如图1A、图1B、图2A与图2B所示，存储器装置10包含介于二个隔离元件106之间的三个上隔离结构104与一个下隔离结构105，存储器装置20包含介于二个隔离元件106之间的三个上隔离结构104与三个下隔离结构205，但本公开不以此为限，本公开提供的技术方案可应用于包含更多或更少的上隔离结构及/或下隔离结构及/或柱元件的存储器装置。以下将以图19-20示例性说明：
请参照图19。图19为根据本公开的一实施例的存储器装置40的俯视示意图。
存储器装置40可包含基板(未示出)、配置于基板上的堆叠结构S8、沿着第一方向D1延伸通过堆叠结构S8的多个柱元件103、配置于堆叠结构S8的上部的至少一上隔离结构104、配置于堆叠结构S8的下部的至少一下隔离结构1905、配置于上隔离结构104下方的管状元件109、多个隔离元件106、以及多个上导电结构(未示出)。堆叠结构S8可类似于图1B的堆叠结构S，或可类似于图2B的堆叠结构S2。下隔离结构1905可类似于图1B的下隔离结构105，或可类似于图2B的下隔离结构205。在包含第二方向D2和第三方向D3的平面上，存储器装置40的下隔离结构1905的位置可大致对齐于上隔离结构104(例如，图19中以虚线表示和上隔离结构104大致对齐的下隔离结构1905)。在此实施例中，下隔离结构1905使堆叠结构S8中的至少一导电层分开为两条导电条带，这两条导电条带通过下隔离结构1905彼此电性隔离，且可分别作为接地选择线。
在存储器装置40中，配置于两隔离元件106之间的柱元件103的数量少于图1A所示的存储器装置10中的两隔离元件106之间的柱元件103的数量。在存储器装置40中，配置于两隔离元件106之间的上隔离结构104的数量少于图1A所示的存储器装置10中的两隔离元件106之间的上隔离结构104的数量。存储器装置40的制造方法与具体结构可依据前述说明类推得出。
请参照图20。图20为根据本公开的一实施例的存储器装置50的俯视示意图。
存储器装置50可包含基板(未示出)、配置于基板上的堆叠结构S9、沿着第一方向D1延伸通过堆叠结构S9的多个柱元件103、配置于堆叠结构S9的上部的多个上隔离结构104、配置于堆叠结构S9的下部的多个下隔离结构2005、配置于上隔离结构104下方的管状元件109、多个隔离元件106、以及多个上导电结构(未示出)。堆叠结构S9可类似于图2B的堆叠结构S2。下隔离结构2005可类似于图2B的下隔离结构205。在包含第二方向D2和第三方向D3的平面上，存储器装置50的下隔离结构2005的位置可大致对齐于上隔离结构104(例如，图20中以虚线表示和上隔离结构104分别大致对齐的下隔离结构2005)。在此实施例中，多个下隔离结构2005使堆叠结构S9中的至少一导电层分开为五条导电条带，这五条导电条带通过下隔离结构2005彼此电性隔离，且可分别作为接地选择线。
在存储器装置50中，配置于两隔离元件106之间的柱元件103的数量多于图2A所示的存储器装置20中的两隔离元件106之间的柱元件103的数量。在存储器装置50中，配置于两隔离元件106之间的上隔离结构104的数量多于图2A所示的存储器装置20中的两隔离元件106之间的上隔离结构104的数量。存储器装置50的制造方法与具体结构可依据前述说明类推得出。
本公开提供包含下隔离结构的存储器装置及其制造方法，下隔离结构使存储器装置中的部分导电层分开为彼此电性隔离的多个导电条带。通过这样的配置，可降低单一导电条带，例如接地选择线，控制的存储单元串列的数量。具体而言，本公开提供的下隔离结构可应用于存储器装置的一区块中，使此区块中的存储单元串列由多条接地选择线控制；在存储器装置操作期间，一电压施加于电性连接至包含被选择的存储单元的存储单元串列的一接地选择线(以下以选取接地选择线表示)，以开启电性连接选取接地选择线的一或多个接地选择晶体管，此时区块中的电性连接其他接地选择线(以下以未选取接地选择线表示)的一或多个接地选择晶体管可保持关闭，电性连接至未选取接地选择线的一或多个存储单元串列不会被施加于选取接地选择线的电压影响，电性连接至未选取接地选择线的一或多个通道层不会产生电容。也就是说，在本公开的存储器装置中，被操作电压影响的存储单元串列的数量降低，可有效降低字线负载并减少读取干扰的问题。此外，在本公开提供的制造方法中，被下隔离结构分开的导电层可形成于下隔离结构之前，其有助于提升存储器装置中的下隔离结构的数量，并降低区块中单一接地选择线控制的存储单元串列数量，以降低字线负载与读取干扰的问题。本公开的存储器装置可进一步包含管状元件，配置管状元件可提升工艺容许范围(process window)。
综上所述，虽然本公开已以实施例公开如上，然而其并非用以限定本公开。本公开所属技术领域的技术人员，在不脱离本公开的精神和范围前提下，当可作各种的更动与润饰。因此，本公开的保护范围当视随附的权利要求书所界定的为准。

Claims (10)

1.一种存储器装置，包含：
一堆叠结构，包含多个导电层；
一下隔离结构，配置于该堆叠结构中且具有一上表面位于该堆叠结构的下部，该下隔离结构使这些导电层中的至少一导电层分开为一第一导电条带与一第二导电条带，该第一导电条带与该第二导电条带彼此电性隔离；以及
两个存储单元串列，配置于该堆叠结构中且分别电性连接该第一导电条带与该第二导电条带。
2.根据权利要求1所述的存储器装置，还包含一第一通道层与一第二通道层，该第一通道层与该第二通道层为管状且通过该堆叠结构，该第一通道层与该第二通道层配置于该下隔离结构的相对两侧，电性连接于该第一导电条带的这些存储单元串列中的一个电性连接该第一通道层，电性连接于该第二导电条带的这些存储单元串列中的另一个电性连接该第二通道层。
3.根据权利要求1所述的存储器装置，还包含配置于该堆叠结构中的一上隔离结构，其中该上隔离结构沿着一第一方向延伸且使配置于该堆叠结构的上部的至少一导电层分开，该上隔离结构和该下隔离结构在该第一方向上至少部分重叠。
4.根据权利要求1所述的存储器装置，还包含配置于该堆叠结构中的至少一上隔离结构，其中该至少一上隔离结构中的每一个沿着一第一方向延伸且使配置于该堆叠结构的上部的至少一导电层分开，该至少一上隔离结构中的一个和该下隔离结构在该第一方向上至少部分重叠。
5.根据权利要求3所述的存储器装置，还包含配置于该堆叠结构的上部的多于一个的该上隔离结构、以及配置于该堆叠结构的下部的多于一个的该下隔离结构，其中这些上隔离结构的每一个和这些下隔离结构的每一个在该第一方向上至少部分重叠。
6.根据权利要求1所述的存储器装置，其中该下隔离结构使这些导电层中的至少三个该导电层分开。
7.根据权利要求1所述的存储器装置，其中接近该堆叠结构的一底部的至少一导电层包含和这些导电层中的其他导电层不同的材料。
8.根据权利要求7所述的存储器装置，其中接近该堆叠结构的该底部的该至少一导电层包含多晶硅。
9.根据权利要求7所述的存储器装置，其中这些导电层中未被该下隔离结构分开的一导电层具有一第一厚度，接近该堆叠结构的该底部的该至少一导电层具有一第二厚度，该第二厚度大于该第一厚度。
10.根据权利要求9所述的存储器装置，其中该第二厚度和该第一厚度的比值介于4至7之间。
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