KR20100037406A - 공통 비트라인을 가지는 비휘발성 메모리 소자의 제조 방법 - Google Patents

공통 비트라인을 가지는 비휘발성 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 공통 비트라인을 가지는 비휘발성 메모리 소자의 제조 방법을 제공한다. 본 발명에 따른 공통 비트라인을 가지는 비휘발성 메모리 소자의 제조방법은, 기판 상에 제1 마스크층을 형성하는 단계; 제1 폭을 가지는 제1 영역과 제1 폭에 비하여 두꺼운 제2 폭을 가지는 제2 영역을 가지도록 제1 마스크층을 패터닝하는 단계; 패터닝된 제1 마스크층의 측면에 제1 마스크층에 비하여 높은 식각 저항을 가지는 스페이서를 형성하는 단계; 제1 마스크 층을 제거하는 단계; 및 스페이서를 식각 마스크로 이용하여, 기판의 일부 영역을 제거하여 트렌치를 형성하는 단계;를 포함하고, 트렌치는 제1 영역과 제2 영역에 각각 제1 활성영역과 제2 활성영역을 정의하고, 제2 활성영역은 둘 또는 그 이상의 제1 활성영역들과 전기적으로 연결된다.
비휘발성 메모리, 공통 비트라인, 식각

Description

공통 비트라인을 가지는 비휘발성 메모리 소자의 제조 방법{Method of non-volatile memory device having shared bit lines}
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로서, 더욱 상세하게는, 공통 비트라인을 가지는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
비휘발성 메모리 반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 비휘발성 메모리 반도체 장치를 구성하는 비휘발성 메모리 소자의 집적도를 높일 필요가 있다. 이러한 점에서, 다수의 메모리 스트링들이 비트라인을 공유하는 구조를 가지는 비휘발성 메모리 소자가 고려되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 다수의 메모리 스트링들이 비트라인을 공유하고 이에 따라 소자의 집적도를 향상시킬 수 있는 공통 비트라인을 가지는 비휘발성 메모리 소자의 제조방법을 제공하는 것이다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명에 따른 공통 비트라인을 가지는 비휘발성 메모리 소자의 제조 방법은, 기판 상에 제1 마스크층을 형성하는 단계; 제1 폭을 가지는 제1 영역과 상기 제1 폭에 비하여 두꺼운 제2 폭을 가지는 제2 영역을 가지도록 패터닝하는 단계; 상기 패터닝된 제1 마스크층의 측면에 상기 제1 마스크층에 비하여 높은 식각 저항을 가지는 스페이서를 형성하는 단계; 상기 제1 마스크 층을 제거하는 단계; 및 상기 스페이서를 식각 마스크로 이용하여, 상기 기판의 일부 영역을 제거하여 트렌치를 형성하는 단계;를 포함한다. 상기 트렌치는 상기 제1 영역과 상기 제2 영역에 각각 제1 활성영역과 제2 활성영역을 정의하고, 상기 제2 활성영역은 둘 또는 그 이상의 제1 활성영역들과 전기적으로 연결된다.
본 발명의 일부 실시예들에 있어서, 상기 트랜치를 형성하는 단계를 수행한 후에, 상기 트렌치를 절연물로 매립하여 소자분리막을 형성하는 단계; 상기 기판상에 층간 절연층을 형성하는 단계; 상기 층간 절연층을 식각하고 도전물을 충진하여 공통 비트라인 콘택을 형성하는 단계; 및 상기 층간 절연층 상에 상기 공통 비트라 인 콘택과 전기적으로 연결되는 공통 비트라인을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 스페이서 형성 단계는, 상기 제1 영역의 상기 제1 폭의 크기와 서로 인접한 상기 스페이서들 사이의 폭이 동일하도록 상기 스페이서를 형성할 수 있다. 또한, 상기 스페이서 형성 단계는, 상기 제2 영역에 형성되고 서로 인접한 스페이서들이 일체화되도록 형성할 수 있다.
본 발명은, 인접하는 메모리 스트링들이 하나의 공통 비트라인 콘택을 통하여 하나의 비트라인을 공유함으로써, 비트라인의 개수가 감소되면서, 비트라인 콘택들 사이의 피치를 증가시킨다. 또한, 공통 비트라인 콘택을 위한 활성영역의 연결 영역을 활성영역의 형성과 동시에 수행하여 공정단계를 간소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서, 용어들은 해당 기술 분야에서 통상적으로 알려진 의미를 가질 수 있다. 예를 들어, 적어도 하나는 최소한 하나, 즉 하나 또는 그 이 상의 수를 의미하며, 하나 또는 복수와도 동일한 의미로 사용될 수 있다. 또한, 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
도 1은 본 발명의 일부 실시예들에 따른 비휘발성 메모리 어레이(100)를 나타내는 개략도이다. 도시된 비휘발성 메모리 어레이(100)는 NAND형 비휘발성 메모리 어레이를 예시적으로 도시한다. 비휘발성 메모리 어레이(100)는 각각 직렬 접속된 복수의 메모리 셀들(M11, M12,…, M8N)을 포함하는 복수의 메모리 스트링들(MS1, MS2,…, MS8)을 포함한다. 메모리 스트링들(MS1, MS2,…, MS8)의 일 단부에는 제 1 선택 트랜지스터들(ST1, ST2,…, ST8)이 접속되고, 메모리 스트링들(MS1, MS2,…, MS8)의 타 단부에는 제 2 선택 트랜지스터들(ST'1, ST'2,…, ST'8)이 접속된다. 메모리 스트링들(MS1, MS2,…, MS8)은 2 개씩 쌍을 이루어 하나의 공통 비트라인(BL1, BL2, BL3, BL4)에 각각 접속된다. 예를 들면, 인접하는 2 개의 메모리 스트링들(MS1, MS2)의 일 단부들은 하나의 공통 비트라인 콘택(BC1)을 통하여 하나의 공통 비트라인(BL1)에 공통 접속된다. 마찬가지로, 인접하는 다른 2 개의 메모리 스트링들(MS3, MS4)의 일 단부들도 다른 하나의 공통 비트라인 콘택(BC2)를 통하여 다른 하나의 공통 비트라인(BL2)에 공통 접속된다. 메모리 스트링들(MS1, MS2,…, MS8)의 타단부는 공통 소스 라인(CSL)에 접속될 수 있다.
제 1 선택 트랜지스터들(ST1, ST2,…, ST8)은 2 이상의 스트링 선택 라인들(SSL1, SSL2)에 의해 제어되고, 제 2 선택 트랜지스터들(ST'1, ST'2,…, ST'8)은 접지 선택 라인(GSL)에 의해 제어될 수 있다. 복수의 메모리 셀들(M1, M2,…, M8)은 워드 라인들(WL1, WL2,…, WLN)에 의해 제어된다. 공통 비트라인(BL1, BL2, BL3, BL4)을 공유하는 반도체 메모리 소자를 구현하기 위한 제 1 선택 트랜지스터들(ST1, ST2,…, ST8) 및 스트링 선택 라인들(SSL1, SSL2) 그리고, 공통 소스 라인(CSL)에 관한 구성은 예로서 개시된 것이며, 본 발명의 실시예는 이에 제한되지 않는다.
인접하는 메모리 스트링들이 하나의 공통 비트라인 콘택을 통하여 하나의 공통 비트라인을 공유하므로, 비트라인의 개수가 감소되고, 비트라인 콘택들 사이의 피치(pitch)는 증가될 수 있다. 도 1에 도시된 비휘발성 메모리 어레이(100)의 경우, 하나의 메모리 스트링들마다 하나의 비트라인이 할당되는 종래의 NAND 어레이에 비하여, 비트라인의 개수는 8개에서 4개로 감소된다. 이것은, 비트라인과 비트라인 콘택을 형성하기 위한 디자인 룰이 완화되는 것을 의미한다. 또한, 비트라인과 비트라인 사이의 간격이 증가되어, 비트라인들 사이의 기생 캐패시턴스를 감소시켜 반도체 메모리 소자의 고속 동작을 가능하게 할 수 있다. 공통 비트라인(BL1, BL2, BL3, BL4)을 공유하기 위한 공통 비트라인 콘택들(BC1, BC2, BC3, BC4)은 서로 나란히 배열되어 있다. 그러나, 이는 예시적으로 본 발명은 이에 한정되는 것은 아니고, 예를 들어 서로 지그재그(zigzag)로 배열되는 것과 같이 서로 나란히 배치 되지 않도록 위치할 수 있다.
또한, 전술한 실시예에서는 2 개의 인접하는 메모리 스트링들이 하나의 비트라인을 공유하는 것을 예시하고 있으나, 본 발명은 이에 한정되는 것은 아니다. 예를 들면, 3 개 이상의 인접하는 메모리 스트링들이 하나의 공통 비트라인 콘택을 통하여 하나의 공통 비트라인을 공유할 수도 있음은 자명하다. 또한, 당업자에게 있어서, 본 개시 사항으로부터 AND 형태 또는 NOR 형태의 비휘발성 메모리 아키택쳐에서도 공통 비트라인을 공유하기 위해 본 발명의 실시예에 따른 공통 비트라인 콘택의 구조가 적용될 수 있음은 자명하다. 이하에서는, 전술한 실시예에 따른 비휘발성 메모리 어레이를 구현하기 위한 본 발명의 다양한 실시예에 따른 반도체 메모리 소자에 관하여 상술하도록 한다.
도 2는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자(200)의 평면도이다. 도 3은 도 2의 선 A-A'를 따라 각각 절취한 비휘발성 메모리 소자의 단면도이다. 설명의 편의를 위하여 도 2에서 일부 구성 부재들을 생략하였으나, 생략된 구성 부재들은 도 3에 의하여 완전히 개시된다.
도 2 및 도 3을 참조하면, 비휘발성 메모리 소자(200)는 기판(10) 상에서 제 1 방향으로 연장된 복수의 메모리 셀 컬럼들(A1, A2,…, A8)을 포함한다. 기판(10)은 예를 들어 실리콘, 실리콘-온-절연체 (silicon-on-insulator), 실리콘-온-사파이어 (silicon-on-sapphire), 게르마늄, 실리콘-게르마늄, 및 갈륨-비소 (gallium-arsenide) 중 어느 하나를 포함할 수 있다. 메모리 셀 컬럼들(A1, A2,…, A8)을 구 성하는 활성 영역들(S)은 기판(10) 내에, 예를 들면, 약 3000 Å 내지 4500 Å의 깊이를 갖는 얕은 트렌치 분리막(Shallow Trench Isolation; STI)과 같은 소자 분리막(미도시)을 형성함으로써 정의될 수 있다.
기판(10)은 P 도전형 웰 영역(11)을 포함할 수 있다. P 도전형 웰 영역(11)은 N 도전형 웰 영역(12)에 의해 둘러싸일 수 있다. 각 활성 영역들(S) 상에는 메모리 셀 트랜지스터들(M11, M12,…, M1N-1, M1N)이 형성된다. 메모리 셀 트랜지스터들(M11, M12,…, M1N-1, M1N)은 활성 영역(S) 상에 순차적으로 적층된 하부 절연층(31), 전하 저장층(32), 상부 절연층(33) 및 게이트 전극(34)을 포함하는 게이트 스택(30)을 포함한다. 게이트 스택(30)은 당해 기술 분야에 잘 알려진 바와 같이, 예를 들면, 게이트 스택(30)을 구성하는 층들(31, 32, 33, 34)을 기판(10) 상에 순차대로 적층하고 패터닝하여 형성될 수 있다. 이후, 게이트 스택(30)의 측벽에 스페이서(미도시)를 더 형성할 수 있다. 게이트 스택(30)과 상기 스페이서(미도시)를 이온 주입 마스크로 사용하여, 예를 들면 N+ 불순물 영역으로 형성된, 소오스/드레인 영역들(40)을 형성할 수 있다. 메모리 셀 트랜지스터들(M11, M12,…, M1N-1, M1N)은 게이트 스택(30)에 의해 이격된 소오스/드레인 영역(40)을 서로 공유하면서 직렬 연결되어 각각의 메모리 셀 컬럼(A1, A2,…, A8)을 정의한다. 각 메모리 셀 트랜지스터(M11, M12,…, M1N-1, M1N)의 게이트 전극(34)은 워드 라인(WL1, WL2,…, WLN-1, WN)으로서 형성될 수 있다. 워드 라인들(WL1, WL2,…, WLN-1, WN)은 복수의 메모 리 셀 컬럼들(A1, A2,…, A8)과 교차하도록 제 1 방향에 직교하는 제 2 방향으로 연장될 수 있다.
비휘발성 메모리 소자를 구현하기 위하여, 당해 기술 분야에서 잘 알려진 바와 같이, 전하 저장층(32)은 전자 또는 홀의 트랩핑 센터를 제공하는 전하 트랩층이거나 플로팅 도전층을 포함할 수 있다. 하부 절연층(31)과 상부 절연층(32)은 메모리 소자의 프로그래밍/소거의 구동 방식에 따라, 전하 저장층(32)에 대한 터널링 절연층 또는 블로킹 절연층으로 기능할 수 있다. 상기 전하 트랩층은, 예를 들면, 실리콘 질화층, 금속 질화층, 금속 산화층 또는 이들의 조합으로 이루어질 수 있다. 상기 플로팅된 도전층은, 예를 들면, 도핑된 폴리실리콘층, 금속층, 도전성 금속 질화층, 도전성 금속 산화층일 수 있다. 상기 터닐링 절연층과 블로킹 절연층은 예를 들면, 실리콘 산화층이거나, 상기 실리콘 산화층에 비하여 더 큰 유전 상수를 갖는 실리콘산소 질화층, 알루미늄 산화층, 란탄 산화층, 란탄알루미늄 산화층, 하프늄 산화층, 하프늄알루미늄 산화층, 란탄하프늄 산화층, 지르코늄 산화층 및 탄탈륨 산화층과 같은 고유전율층일 수도 있다. 전술한 게이트 스택(30)의 구조 및 이를 구성하는 각 층들(31, 32, 33, 34)의 기능, 순서 그리고 재료들은 예로서 개시된 것이며, 본 발명의 실시예가 이들 예에 의해 제한되는 것은 아니다. 예를 들면, 게이트 스택(30)을 구성하는 각 층들(31, 32, 33, 34)은 그 기능의 개선을 위해 2 이상의 층이 적층된 다층으로 형성될 수도 있으며, 이들 층들의 계면 부근에 나노 결정층과 같은 새로운 층이 개재될 수 있다. 또한, 이들 층(31, 32, 33, 34)은 표면 처리될 수도 있다. 또한, 게이트 스택(30)은 당해 기술 분야에서 잘 알려진 바와 같이, 멀티 비트 동작을 위해 스플릿 게이트 형과 같은 구조를 갖거나, 핀(fin)형과 같은 3차원 게이트 구조를 가질 수도 있다.
메모리 셀 컬럼들(A1, A2,…, A8)의 일 단부에 있는 메모리 셀 트랜지스터들(M11, M21,…, M81)의 소오스/드레인 영역(40)은 선택 트랜지스터(ST1, ST2,…, ST8)를 통하여 비트라인(BL)에 연결된다. 도시하지는 않았으나, 도 1을 참조하여 상술한 바와 같이, 메모리 셀 컬럼들(A1, A2,…, A8)의 타 단부에 있는 메모리 셀 트랜지스터들(M16, M26,…, M86)의 소오스/드레인 영역은 다른 선택 트랜지스터(도 1의 ST'1, ST'2,…, ST'8)를 통하여 공통 소스 라인(CSL)에 연결될 수 있다.
선택 트랜지스터들(ST1, ST2,…, ST8)은 당해 기술 분야에 잘 알려진 바와 같이, 예를 들면, 게이트 절연층(36)과 게이트 전극(37)을 순차대로 적층하고 이를 패터닝하여 제조될 수 있다. 게이트 스택(35)을 이온 주입 마스크로 사용하여, 소오스/드레인 영역들(40, 41, 42)을 형성할 수 있다. 전술한 메모리 셀 트랜지스터와 선택 트랜지스터들의 제조 단계는 예로서 제시된 것이며, 본 발명의 실시예가 이에 제한되는 것은 아니다. 예를 들면, 메모리 셀 트랜지스터와 선택 트랜지스터는 서로 독립적으로 형성될 수도 있다. 선택적으로는, 공통된 공정 단계, 예를 들면, 소오스/드레인 영역들(40, 41, 42)을 형성하기 위한 이온 주입 공정이 메모리 셀 트랜지스터와 선택 트랜지스터에 대하여 동시에 수행될 수도 있다.
메모리 셀 트랜지스터와 선택 트랜지스터를 형성한 후, 기판(10)에 층간 절연층(50)을 형성한다. 층간 절연층(50)은 예를 들면, PECVD에 의해 형성된 실리콘 산화층일 수 있다.
공통 비트라인들(BL1, BL2, BL3, BL4)과 선택 트랜지스터들(ST1, ST2,…, ST8)을 전기적으로 연결하기 위한 공통 비트라인 콘택들(BC1, BC2, BC3, BC4)은 인접하는 2 개의 선택 트랜지스터들(ST1, ST2,…, ST8)의 각 소오스/드레인 영역들(42)에 공통 접속된다. 그에 따라, 인접하는 한 쌍의 메모리 셀 컬럼들은 하나의 공통 비트라인에 공통 접속된다.
이와 같이, 본 발명의 일부 실시예들에 따르면, 인접하는 한 쌍의 메모리 스트링들이 하나의 공통 비트라인을 공유함으로써 비트라인 콘택의 피치를 증가시킬 수 있다. 공통 비트라인 콘택들(BC1, BC2, BC3, BC4)은 인접하는 한 쌍의 선택 트랜지스터들의 소오스/드레인 영역들(42)에 공통 접속하기 위하여, 도 4에 도시된 바와 같이, 인접하는 활성 영역들(S)과 이들 사이의 소자 분리막(20) 상에 걸쳐서 형성될 수 있다. 즉, 공통 비트라인 콘택들(BC1, BC2, BC3, BC4)은 활성 영역(S)과 비활성 영역에 걸쳐서 형성되는 보더리스 콘택(borderless contact) 구조를 가질 수 있다. 보더리스 콘택 구조를 갖는 공통 비트라인 콘택들(BC1, BC2, BC3, BC4)을 형성하기 위해서는, 층간 절연층(50) 내에 인접하는 2 개의 선택 트랜지스터들의 소오스/드레인 영역들(42)과 이들 사이의 소자 분리막(20)의 표면을 모두 노출시키는 콘택 홀(H)을 형성하고 콘택 홀(H) 내에 구리(Cu), 텅스텐(W) 또는 도핑된 폴리실리콘(Poly-Si)과 같은 도전 재료를 매립함으로써 형성할 수 있다.
공통 비트라인 콘택들(BC1, BC2, BC3, BC4)을 형성한 후, 공통 비트라인 콘택들(BC1, BC2, BC3, BC4)에 접속되는 공통 비트라인들(BL1, BL2, BL3, BL4)을 형성할 수 있다. 공통 비트라인들(BL1, BL2, BL3, BL4)은 당해 기술 분야에서 잘 알려진 바에 따라, 층간 절연층(50) 상에 알루미늄 또는 구리와 같은 도전층을 형성하고 이를 라인 형태로 패터닝함으로써 형성될 수 있다.
도 4a 내지 도 4g는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자를 공정단계에 따라 도시한 단면도들이다.
도 4a를 참조하면, 기판(10) 상에 제1 마스크층(14)을 형성한다. 상기 제1 마스크층(14)은 통상적인 포토레지스트층, 또는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물과 같은 물질을 포함하는 하드 마스크층일 수 있으며, 예를 들어 SOH(spin-on-hardmask)층일 수 있다. 또한, 상기 제1 마스크층(14)을 형성하는 단계를 수행하기 전에, 상기 기판(10) 상에 게이트 스택(30, 도 3 참조)을 형성하는 하나 또는 그 이상의 게이트 구조층들(15)을 형성하는 단계를 더 포함할 수 있다. 상기 게이트 구조층들(15)은 실리콘 산화층, 실리콘 질화층, 금속층, 또는 이들의 조합을 포함할 수 있다. 또한, 상기 게이트 구조층들(15)은 터널링 절연층, 전하 저장층, 블록킹 절연층, 및 게이트 전극층의 적어도 하나를 포함할 수 있다. 또한, 상기 제1 마스크층(14)을 형성하는 단계를 수행하기 전에, 상기 기판 상에 제2 마스크층(16)을 형성하는 단계를 더 포함할 수 있다. 상기 제2 마스크층(16)은 통상적인 포토레지스트층, 또는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물과 같은 물질을 포함하는 하드 마스크층일 수 있다.
도 4b를 참조하면, 상기 제1 마스크층(14)을 패터닝한다. 이러한 패터닝을 통하여, 제1 영역에는 제1 폭(W1)을 가지는 제1 마스크 패턴(14a)을 형성하고 제2 영역에는 제2 폭(W2)을 가지는 제2 마스크 패턴(14b)을 형성한다. 상기 제1 영역은 이후의 공정에서 게이트 스택들이 형성되는 영역으로서, 도 2의 선 B -B'를 따라 절취된 단면이 도시되어 있다. 상기 제2 영역은 공통 비트라인 콘택(BC)이 형성되는 영역으로서, 도 2의 선 C-C'를 따라 절취된 단면이 도시되어 있다. 상기 제2 폭(W2)은 상기 제1 폭(W1)에 비하여 두껍게 형성된다.
도 4c를 참조하면, 상기 패터닝된 제1 마스크층의 측면, 즉, 상기 제1 마스크 패턴(14a)과 상기 제2 마스크 패턴(14b)의 측면에 제1 스페이서(17a) 및 제2 스페이서(17b)를 각각 형성한다. 상기 제1 및 제2 스페이서(17a, 17b)는 상기 제1 마스크층(14)에 비하여 높은 식각 저항을 가진다. 여기에서, 상기 제1 영역의 상기 제1 폭(W1)의 크기와 서로 인접한 상기 제1 스페이서들(17a) 사이의 제3 폭(W3)이 동일할 수 있다. 또한, 상기 제1 폭(W1) 및/또는 상기 제3 폭(W3)과 상기 제1 스페이서들(17a)의 제4 폭(W4)이 동일할 수 있다. 또한, 상기 제1 및 제2 스페이서(17a, 17b)는 동일한 폭을 가질 수 있다. 상기 제1 및 제2 스페이서(17a, 17b)는 상기 제1 마스크층(14)에 비하여 높은 식각 저항을 가지는 물질로 형성하며, 예를 들어 원자층 증착법(atomic layer deposition, ALD)를 이용하여 형성할 수 있 다.
도 4d를 참조하면, 상기 제1 마스크 패턴(14a)과 상기 제2 마스크 패턴(14b)을 제거한다. 상술한 바와 같이, 상기 제1 및 제2 스페이서(17a, 17b)는 상기 제1 및 제2 마스크 패턴(14a, 14b)에 비하여 높은 식각 저항을 가지므로, 상기 제1 및 제2 스페이서(17a, 17b)는 각각 그 사이가 비워진다.
도 4e를 참조하면, 상기 제1 및 제2 스페이서(17a, 17b)를 식각 마스크로 이용하여 상기 제2 마스크층(16) 및 상기 게이트 구조층들(15)의 노출된 일부를 제거한다. 이에 따라 상기 제1 및 제2 영역에서는 각각 제1 게이트 구조층 패턴(15a) 및 제2 게이트 구조층 패턴(15b)이 형성된다. 상기 제1 게이트 구조층 패턴(15a)은 이후의 공정에서 게이트 스택이 되며, 반면 상기 제2 게이트 구조층 패턴(15b)은 이후의 공정에서 제거될 수 있다. 또한, 상기 제1 및 제2 영역에서는, 이후의 공정에서 소자 분리막이 형성되는 영역에 상응하는 상기 제2 마스크층(16)이 제거된다. 반면 상기 제2 영역에서는 이후의 공정에서 공통 비트라인 콘택이 형성되는 영역에 상응하는 상기 제2 마스크 층(16)은 식각되지 않거나 상측 일부만이 식각되므로, 하측의 게이트 구조층(15) 또는 기판(10)이 식각으로부터 보호될 수 있다.
도 4f를 참조하면, 상기 제1 및 제2 스페이서(17a, 17b) 및/또는 상기 제2 마스크층(16)을 식각 마스크로 이용하여, 상기 기판(10)의 일부 영역을 제거하여 상기 제1 및 제2 영역에 각각 제1 트렌치(18a) 및 제2 트렌치(18a, 18b)를 각각 형성한다. 상기 제1 및 제2 트렌치들(18a, 18b)은 상기 제1 및 제2 영역에 각각 제1 활성영역(19a)과 제2 활성영역(19b)을 정의한다. 상기 제2 활성영역(19b)은 둘 또 는 그 이상의 상기 제1 활성영역(19a)과 전기적으로 연결된다. 따라서, 상기 제2 활성영역(19b)의 폭은 상기 제1 활성영역(19a)의 폭에 비하여 크다. 이어서, 상기 제1 및 제2 스페이서(17a, 17b) 및 상기 제2 마스크층(16)을 제거한다. 또한, 상기 제2 영역의 상기 제2 게이트 구조층 패턴(15b)은 제거될 수 있다.
도 4g를 참조하면, 상기 제1 및 제2 트렌치들(18a, 18b)을 절연물로 매립하여 소자분리막(20a, 20b)을 형성한다. 또한, 상기 기판(10) 상에 층간 절연층(22)을 형성한다. 이어서, 상기 제2 영역의 상기 층간 절연층(22)을 식각하고 도전물을 충진하여 공통 비트라인 콘택(BC)을 형성한다. 이어서, 상기 층간 절연층(22) 상에 상기 공통 비트라인 콘택(BC)과 전기적으로 연결되는 공통 비트라인(BL)을 형성한다. 상기 공통 비트라인 콘택(BC)은 서로 나란히 배열되도록 위치하는 것으로 도시되어 있으나, 이는 예시적으로 본 발명은 이에 한정되는 것은 아니다. 즉, 서로 지그재그(zigzag)로 배열되는 것과 같이 서로 나란히 배열되지 않도록 위치할 수 있다.
도 5는 도 4c의 스페이서의 다른 예를 도시한다.
도 5를 참조하면, 상기 스페이서 형성 단계에서, 상기 제2 영역에 형성되고 서로 인접한 제2 스페이서들(17b)이 일체화되도록 형성된다. 이러한 경우에는 상술한 식각 단계에서, 상기 제2 마스크층(16) 및 상기 게이트 구조층들(15)이 더 보호될 수 있다.
도 6은 본 발명의 일부 실시예들에 따른 메모리 칩(4000)을 보여주는 블록도이다.
도 6을 참조하면, 메모리셀 어레이(410)는 도 1 내지 도 8에서 설명한 비휘발성 메모리 소자들 가운데 어느 하나의 구조를 포함할 수 있다. 메모리셀 어레이(410)는 X-버퍼 & 로우 디코더(420) 및 Y-버퍼 & 칼럼 디코더(430)와 신호를 주고받도록 결합될 수 있다. 예를 들어, 메모리셀 어레이(410)의 워드 라인들이 X-버퍼 & 로우 디코더(420)에 연결될 수 있다. 또한, 메모리셀 어레이(410)의 비트라인이 Y-버퍼 & 칼럼 디코더(430)에 연결될 수 있다. 제어 로직(440)은 X-버퍼 & 로우 디코더(420) 및 Y-버퍼 & 칼럼 디코더(430)에 결합되어, 이들을 제어할 수 있다.
도 7은 본 발명의 일부 실시예들에 따른 카드(5000)를 보여주는 개략도이다.
도 7을 참조하면, 제어기(510)와 메모리(520)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(510)에서 명령을 내리면, 메모리(520)는 데이터를 전송할 수 있다. 메모리(520)는 본 발명의 실시예들 중 어느 하나에 따른 비휘발성 메모리 소자를 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 비휘발성 메모리 소자들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응하여 "NAND" 및 "NOR" 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(520)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(5000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 8은 본 발명의 일부 실시예들에 따른 시스템(6000)을 보여주는 개략도이다.
도 8을 참조하면, 시스템(6000)은 제어기(610), 입/출력 장치(620), 메모리(630) 및 인터페이스(640)을 포함할 수 있다. 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(610)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(610)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(620)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(620)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(630)는 제어기(610)의 동작을 위한 코드 및/또는 데이터를 저 장하거나, 및/또는 제어기(610)에서 처리된 데이터를 저장할 수 있다. 메모리(630)는 본 발명의 실시예들 중 어느 하나에 따른 비휘발성 메모리를 포함할 수 있다. 인터페이스(640)는 상기 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(610), 입/출력 장치(620), 메모리(630) 및 인터페이스(640)는 버스(650)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일부 실시예들에 따른 비휘발성 메모리 어레이를 나타내는 개략도이다.
도 2는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자의 평면도이다.
도 3은 도 2의 선 A-A'를 따라 절취한 비휘발성 메모리 소자의 단면도이다.
도 4a 내지 도 4g는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자의 제조방법을 공정단계에 따라 도시한 단면도들이다.
도 5는 도 4c의 스페이서의 다른 예를 도시한다.
도 6은 본 발명의 일부 실시예들에 따른 메모리 칩을 보여주는 블록도이다.
도 7은 본 발명의 일부 실시예들에 따른 메모리 카드를 보여주는 개략도이다.
도 8은 본 발명의 일부 실시예들에 따른 시스템을 보여주는 개략도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10: 기판; 14: 제1 마스크층;
15: 게이트 구조층; 16: 제2 마스크층;
17a, 17b: 스페이서; 18a, 18b: 트렌치;
19a, 19b: 활성영역; 20a, 20b: 소자 분리막;
22: 층간 절연막; BC: 공통 비트라인 콘택;
BL: 공통 비트라인

Claims (10)

  1. 기판 상에 제1 마스크층을 형성하는 단계;
    제1 폭을 가지는 제1 영역과 상기 제1 폭에 비하여 두꺼운 제2 폭을 가지는 제2 영역을 가지도록 상기 제1 마스크층을 패터닝하는 단계;
    상기 패터닝된 제1 마스크층의 측면에 상기 제1 마스크층에 비하여 높은 식각 저항을 가지는 스페이서를 형성하는 단계;
    상기 제1 마스크 층을 제거하는 단계; 및
    상기 스페이서를 식각 마스크로 이용하여, 상기 기판의 일부 영역을 제거하여 트렌치를 형성하는 단계;를 포함하고,
    상기 트렌치는 상기 제1 영역과 상기 제2 영역에 각각 제1 활성영역과 제2 활성영역을 정의하고,
    상기 제2 활성영역은 둘 또는 그 이상의 제1 활성영역들과 전기적으로 연결되는 것을 특징으로 하는 공통 비트라인을 가지는 비휘발성 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 트랜치를 형성하는 단계를 수행한 후에,
    상기 트렌치를 절연물로 매립하여 소자분리막을 형성하는 단계;
    상기 기판상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층을 식각하고 도전물을 충진하여 공통 비트라인 콘택을 형성 하는 단계; 및
    상기 층간 절연층 상에 상기 공통 비트라인 콘택과 전기적으로 연결되는 공통 비트라인을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 공통 비트라인을 가지는 비휘발성 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 스페이서 형성 단계는,
    상기 제1 영역의 상기 제1 폭의 크기와 서로 인접한 상기 스페이서들 사이의 폭이 동일하도록 상기 스페이서를 형성하는 것을 특징으로 하는 공통 비트라인을 가지는 비휘발성 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 스페이서 형성 단계는,
    상기 제2 영역에 형성되고 서로 인접한 스페이서들이 일체화되도록 형성하는 것을 특징으로 하는 공통 비트라인을 가지는 비휘발성 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 제1 마스크층을 형성하는 단계를 수행하기 전에,
    상기 기판 상에 게이트 스택을 형성하는 하나 또는 그 이상의 게이트 구조층들을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 공통 비트라인을 가지는 비휘발성 메모리 소자의 제조 방법.
  6. 제 5 항에 있어서, 상기 게이트 구조층들은 실리콘 산화층, 실리콘 질화층, 금속층, 또는 이들의 조합을 포함하는 것을 특징으로 하는 공통 비트라인을 가지는 비휘발성 메모리 소자의 제조 방법.
  7. 제 5 항에 있어서, 상기 게이트 구조층들은 터널링 절연층, 전하 저장층, 블록킹 절연층, 및 게이트 전극층의 적어도 하나를 포함하는 것을 특징으로 하는 공통 비트라인을 가지는 비휘발성 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서, 상기 제1 마스크층을 형성하는 단계를 수행하기 전에, 상기 기판 상에 제2 마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 공통 비트라인을 가지는 비휘발성 메모리 소자의 제조 방법.
  9. 제 1 항에 있어서, 상기 제1 마스크층은 SOH(spin-on-hardmask)층인 것을 특징으로 하는 공통 비트라인을 가지는 비휘발성 메모리 소자의 제조 방법.
  10. 제 1 항에 있어서, 상기 스페이서는 원자층 증착법(atomic layer deposition, ALD)를 이용하여 형성하는 것을 특징으로 하는 공통 비트라인을 가지는 비휘발성 메모리 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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US10665544B2 (en) 2018-01-08 2020-05-26 Samsung Electronics Co., Ltd. Semiconductor device including conductive patterns

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