JP5178721B2 - 成形されたフローティングゲートを持つ不揮発性メモリ - Google Patents

Description

本出願は、不揮発性メモリと不揮発性メモリを形成する方法に関する。特に、本出願は、フローティングゲートを成形化と、不揮発性メモリにおける成形されたフローティングゲートの様々な配置に関する。

今日、多くの商業的に成功した不揮発性メモリ製品が使用されている。特に、フラッシュＥＥＰＲＯＭ（電気的に消去とプログラムが可能な読み出し専用メモリ）の配列を使用している小型のフォームファクタカード（ｓｍａｌｌ ｆｏｒｍ ｆａｃｔｏｒ ｃａｒｄ）がよく使用されている。１つのタイプのアーキテクチャであるＮＡＮＤアレイでは、３つ以上のメモリセル（１６個や３２個等）を含む一連のストリングを互いに接続し、セルの列を形成する。セルの列を形成するためには、一方のセルのソースが他方のセルのドレインでもあるようにする。一般的には、たとえば３２個のフローティングゲートメモリセルを直列に含む各々のＮＡＮＤストリングは、２つの選択トランジスタによって終端されている。この２つの選択トランジスタの夫々は、ストリングの夫々の端部にある。ドレイン側の選択トランジスタのソース拡散層は、このストリング上の最後のセルのドレインと同一である。ドレイン側の選択トランジスタのドレインは、グローバルビット線に接続されている。グローバルビット線は、ワード線に対して直交する方向に延在している。各々のＮＡＮＤストリングは、これにアクセスする特定のビット線の下に存在している。グローバルビット線は、数千のＮＡＮＤストリングに及ぶことがある。ＮＡＮＤストリング中の最初のフローティングゲートトランジスタのソース側拡散層は、ソース側の選択トランジスタのドレインと同一である。一般的に、ソース側の選択トランジスタのソースは、ワード線に対して並行に配置されている共有線に接続されている。ワード線は、これらの列の多くに及んで、セル上で延在している。ある列中の個々のセルは、このストリング中の他のセルをオーバードライブさせる。それにより、ストリング中を流れる電流がアドレス指定されたセルに蓄積されている電荷のレベルに従い、プログラミング中に読み出しと検証をする。ＮＡＮＤアーキテクチャアレイとメモリシステムの１部としてのその動作の一例が、米国特許第６，０４６，９３５号に開示されている。

ソース拡散層とドレイン拡散層の間に「スプリットチャネル」を有する別のタイプのアレイでは、セルのフローティングゲートは、チャネルの一部分上に存在している。そして、ワード線（制御ゲートとも呼ばれる）は、フローティングゲート上だけではなく他のチャネル部分上にも存在している。これによって、２つのトランジスタを直列に持つセルが効果的に形成される。この２つのトランジスタのうちの一方（メモリトランジスタ）では、フローティングゲート上の電荷の量と、チャネルのうちの自身の部分を流れることができる電流の量を制御するワード線上の電圧が組み合わされている。そして、他方（選択トランジスタ）では、そのゲートとしてのみ働くワード線を有している。ワード線は、１行のフローティングゲート上で延びている。このようなセルの例として、メモリシステムにおけるその用途および製造方法が、米国特許第５，０７０，０３２号、第５，０９５，３４４号、第５，３１５，５４１号、第５，３４３，０６３号、第５，６６１，０５３号および第６，２８１，０７５号に開示されている。

このスプリットチャネル式フラッシュＥＥＰＲＯＭセルの改良型では、フローティングゲートとワード線の間にステアリングゲートが追加されている。アレイ中のステアリングゲートの夫々は、ワード線に直交する１列のフローティングゲート上で延びている。これによって、ワード線は、選択されたセルを読み出しまたはプログラミングするときに、同時に２つの機能を実行する必要がない。これら２つの機能とは、（１）選択トランジスタのゲートとして働いて、選択トランジスタをオン／オフするための電圧を適正化すること、（２）ワード線とフローティングゲートの間の電界結合（容量性結合）によって、フローティングゲートの電圧を所望のレベルにまで駆動することである。このような機能の双方を単一の電圧で最適に実行することは、多くの場合困難である。ステアリングゲートが追加されると、ワード線は機能（１）だけを実行すればよい。一方、追加されたステアリングゲートが機能（２）を実行する。フラッシュＥＥＰＲＯＭアレイ中でステアリングゲートを用いることは、たとえば、米国特許第５，３１３，４２１号と第６，２２２，７６２号に記載されている。

上記したタイプのメモリセルアレイにおいても、セルのフローティングゲートは、基板からフローティングゲートに電子を注入することによってプログラムされる。このことは、チャネル領域に適切なドーピングを行い、そして、ソースとドレインと他のゲートに適切な電圧を印加することによって遂行される。

フローティングゲートから電荷を除去してメモリセルを消去する２つの技術が、上記した３つのタイプのメモリセルアレイで用いられている。１つの技術は、ソースとドレインと他のゲートに適当な電圧を印加し、電子がフローティングゲートと基板の間の誘電体層の一部分をトンネル通過するようにして消去する。他方の消去技術は、フローティングゲートから別のゲートにまで、これらの間に位置しているトンネル誘電体層を介して電子を転送させる。上記した第２のタイプのセルでは、この目的のために第３の消去ゲートが備えられている。すでに３つのゲートを有している上記した第３のタイプのセルでは、ステアリングゲートを用いているので、第４のゲートを追加する必要性なく、フローティングゲートはワード線まで消去される。この後者の技術では、ワード線によって第２の機能を実行することが追加される。しかしながら、これらの機能は、それぞれ異なった時点で実行されるので、２つの機能を実行するためになにかを犠牲にする必要がない。どちらの消去技術を利用するときにも、多数のメモリセルを一緒のグループとして同時に、すなわち「一瞬」のうちに消去する。１つの方式では、このグループには、ディスクのセクタに記憶されるユーザデータ量、より具体的にいうと、５１２バイトにいくらかのオーバーヘッドデータを足したデータ量を記憶するに十分なメモリセルが含まれる。別の方式では、夫々のグループには、多数のディスクのセクタ分のデータに等しい数千バイトのユーザデータを保持するのに十分なセルが含まれる。マルチブロック消去、故障管理および他のフラッシュＥＥＰＲＯＭシステムの特徴は、米国特許第５，２９７，１４８号に記載されている。

ほとんどすべての集積回路の応用分野と同じように、なんらかの集積回路機能を実施するために必要なシリコン基板の面積を縮小しようとする圧力が、フラッシュＥＥＰＲＯＭシステムの場合にも存在する。所定の面積のシリコン基板に記憶可能なデジタルデータの量を増加させて、所定のサイズのメモリカードや他のタイプのパッケージの記憶容量を増加させたり、あるいは、容量を増加させるとともにサイズを縮小させようとする要求が常に存在する。データの記憶密度を増大させる１つの方法は、メモリセル１つ当たりに、２ビット以上のデータを記憶することである。これは、フローティングゲートの電荷レベル電圧範囲のウインドウを、少なくとも３つ以上の状態に分割することにより実施される。このような状態を４つ用いると、夫々のセルが２ビットのデータを記憶可能となり、８つの状態にすると、夫々のセルが３ビットのデータを記憶可能となる。多重状態型のフラッシュＥＥＰＲＯＭ構造とその動作が、米国特許第５，０４３，９４０号と第５，１７２，３３８号に記載されている。

データ密度は、メモリセルおよび／またはアレイ全体の物理的サイズを縮小することによっても増加させることが可能である。集積回路のサイズの縮小化は、時間の経過とともに処理技法が改善され、特徴物のサイズを縮小することが可能となるにつれて、すべてのタイプの回路に対して一般的に行われてきた。しかしながら、このような方法で所定の回路のレイアウトを縮小することは、常に限界がある。これは、多くの場合、これ以上縮小不可能な特徴物が少なくとも１つ存在するので、レイアウト全体の縮小可能な量が制限されてしまうからである。このことが発生すると、設計者は、新たな又は異なったレイアウト、あるいは、新たな又は異なったアーキテクチャの回路を実現して、その機能を実行するために必要とされるシリコン領域の面積を縮小しようとする。上記のフラッシュＥＥＰＲＯＭ集積回路システムを縮小しようとする場合にも、同様の制限を受けることがある。

別のフラッシュＥＥＰＲＯＭアーキテクチャでは、二重フローティングゲートメモリセルを用いて、フローティングゲート１つ当たりに複数の状態を記憶するようにしている。このタイプのセルでは、２つのフローティングゲートとともに選択トランジスタを、ソース拡散層とドレイン拡散層の間のチャネル上に配置している。ステアリングゲートが各フローティングゲートの列に含まれており、ワード線がフローティングゲートの各行の上に配置されている。読み出しまたはプログラミング目的で所定のフローティングゲートにアクセスする場合、対象となるフローティングゲートを含むセルの他のフローティングゲート上にあるステアリングゲートを十分高電圧にまで上昇させ、他のフローティングゲート下のチャネルを、対象となるフローティングゲート上に存在する電荷レベルとは無関係にオンさせる。これによって効果的に、同じメモリセル中の対象となるフローティングゲートを読み出したりプログラミングしたりするときに、他のフローティングゲートがこれに影響を及ぼすことがなくなる。たとえば、セルを流れる電流の量はその状態を読み出す目的に利用可能であるが、その場合には、同じセル内の他のフローティングゲートではなく対象とされるフローティングゲート上の電荷量の関数となる。このセルアレイアーキテクチャとその操作技術の例が、米国特許第５，７１２，１８０号、第６，１０３，５７３および第６，１５１，２４８号に記載されている。

これらや他のタイプの不揮発性メモリにおいては、フローティングゲートとこの上を通過している制御ゲートの間の電場結合の量が注意深く制御される。この結合の量によって、フローティングゲートに結合される制御ゲートに印加される電圧のパーセンテージが決まる。このパーセンテージ結合は、制御ゲートの表面と重なるフローティングゲートの表面面積の量を含む多くの要因によって決まる。フローティングゲートと制御ゲート間のパーセンテージ結合は、重なる面積を最大化することにより最大化することが望ましい場合が多い。結合面積を増す１つの方法が、Ｙｕａｎらの米国特許第５，３４３，０６３号に記載されている。この特許に記載されている方式は、フローティングゲートを通常より厚く作成して、制御ゲートと結合する垂直表面を増加させる。フローティングゲートと制御ゲートを結合させる面積を増す別の方法が、Ｙｕａｎの米国特許第６，９０８，８１７号に記載されている。

隣り合うフローティングゲートと制御ゲートの間の垂直方向の結合面積を増すためには、夫々のセルが占有する基板の面積が増加しないようにすることがさらに望ましい。また、フローティングゲート同士の結合を抑制し、それにより、隣り合うフローティングゲート同士が互いに影響しないようにすることが望ましい。

ワード線方向に沿った断面においてＬ字形状であるフローティングゲートは、ビット線方向にある隣のフローティングゲートに対してはＬ字形状の面（ｆａｃｅｔ）を示す。言い換えれば、２つの隣り合ったワード線上にある２つの隣り合ったフローティングゲートは、互いに対してＬ字形状の面を示す。このＬ字形状の面は、従来の矩形のフローティングゲートよりも面積が小さいが、フローティングゲートとそのフローティングゲートに重なるワード線間の結合は同じ（またはより良好）である。加えて、２つの隣り合ったワード線上にある２つの隣り合ったフローティングゲート間の寄生結合は、面の面積を縮小しただけの場合よりもさらに減少することができる。Ｌ字形状のフローティングゲートによって、Ｌ字形状の面上のそれら自身の制御ゲートから最も遠い点の距離がかなり減少する。これらの距離は、フローティングゲート同士の距離よりも小さくすることができる。これによって、面の面積の縮小によってもたらされる減少よりも、フローティングゲート同士間の容量が減少するという事実が得られる。Ｌ字形状の面から放散する力線の数が増加することが、隣のワード線の下方にある隣のフローティングゲート上を延長して終端するのではなく、自身の制御ゲートで終端することを可能にする。フローティングゲートメモリセルのＮＡＮＤストリングに沿ったすべてのフローティングゲートは、一実施形態では同じ方向を有する。別の実施形態では、ストリングに沿ったフローティングゲートは、方向が交互に変わるＬ字形状をしている。Ｌ向きと逆Ｌ向きを持つフローティングゲートが交互に現れる。このような交互方向の１つの利点は、ビット線方向で隣り合ったフローティングゲートの対向する面の容量性結合を軽減することである。別の実施形態では、Ｌ字形状のフローティングゲートの向きが、ワード線方向に沿って交互に入れ替わる。このことは、ビット線方向に沿って交互に入れ替わることが付加されてもよい。Ｌ字形状のフローティングゲートに加えて、他の非対称の形状のフローティングゲートを形成して、その向きが交互になるように配置してもよい。

Ｌ字形状のフローティングゲートを持つメモリアレイを形成するプロセスで、ゲートの誘電体層は基板表面上に形成され、第１の導電層がこのゲートの誘電体層上に形成される。マスク層が第１の導電層上に形成され、レジスト層がマスク層上に形成される。レジスト層がパターニングされ、このパターンがマスク層に転写されてマスク部分が形成される。次に、このようなマスク部分を用いて、ｙ方向に延びるＳＴＩ構造を形成する。ＳＴＩ構造によって、第１の導電層が第１の導電部分に分割される。マスク部分は、その後第２の導電部分に置換される。第１と第２の導電部分は互いに接触して、ｙ方向に延びる電気的に導通している導電部分を形成する。このような導電部分は、パターニングされたエッチングマスクを用いて部分的にエッチングすることによって、Ｌ字形状のフローティングゲートに形成してもよい。Ｌ字形状フローティングゲートの望ましい向きよって、異なるエッチングマスクを用いてもよい。部分的エッチングによって、導電部分の領域が垂直方向に部分的にエッチングされる。エッチングされた領域は、ＳＴＩ構造の側壁に沿って延びて、隣のＳＴＩ構造の側壁に沿って延びる狭い導電部分を分離している。次いで、エッチングマスクを除去して、ＳＴＩ構造をエッチバックする。次に、誘電体層または誘電体層の組み合わせを堆積して、導電層をこの誘電体層上に堆積する。互いに分離したワード線がこの導電層から形成される。導電部分は、同じエッチステップで互いに別個のフローティングゲートに分離される。これにより、これらの特徴物が自己整合する。

本発明の実施形態に関連するメモリアレイを含むメモリシステムを示す。 フローティングゲートメモリセルのＮＡＮＤストリングを含む図１のメモリアレイの詳細図を示す。 図２のメモリセルのフローティングゲートの詳細図であり、Ｌ字の断面形状を持つフローティングゲートを示す。 矩形形状のフローティングゲートと比較した図３Ａのフローティングゲートの面を示す。 ゲート誘電体層と第１の導電層とパターニングされたレジスト層が重なっているマスク層を含む、製造の初期段階における図２のメモリアレイの断面図を示す。 レジスト層のパターンをマスク層に転写し、次にこのマスク層を用いてＳＴＩ構造の位置を設定する、同一の観察方向における図４の構造を示す。 マスク層部分を第２の導電層に置換して平坦化した後の図５の構造を示す。 マスク層部分を薄い第２の導電層を用いて置換し、誘電体層を配置した後に平坦化した、図６Ａの構造の代替構造を示す。 導電部分とＳＴＩ構造上にレジストパターンを形成して、このレジストパターンを用いて導電部分を部分的にエッチングした後の図６Ａの構造を示す。 導電部分上に部分的に存在するエッチングマスクで部分的にエッチングした後の図６Ｂの代替実施形態の個々の導電部分を示す。 レジスト部分を除去して、基板表面のレベルにまでＳＴＩ構造をエッチバックした後の図７Ａの構造を示す。 誘電体を除去した後に狭い上部部分が残っている図７Ｂの個々の導電部分を示す。 誘電体層とその誘電体層上に導電層を堆積した後の図８Ａの構造を示す。 本発明の実施形態に関連するメモリアレイのＬ字形状フローティングゲートを示す。 本発明の別の実施形態のＬ字形状フローティングゲートであり、交互に向きが入れ替わるストリングのフローティングゲート、同じ向きを有する行のフローティングゲートを示す。 導電部分から図１１のフローティングゲートを形成するために用いることができるエッチングマスクを示す。 図１２Ａのエッチングマスクでパターニングされた導電部分と、パターニングされた導電部分上に形成されたワード線の位置を示す。 導電部分から図１１のフローティングゲートを形成するために用いることができる代替のエッチングマスクを示す。 図１３Ａのエッチングマスクでパターニングされた導電部分と、このパターニングされた導電部分上に形成されたワード線の位置を示す。 本発明の別の実施形態のＬ字形状フローティングゲート、ビット線方向に沿って交互に向きが入れ替わるストリングのフローティングゲート、ワード線方向に沿って交互に向きが入れ替わる行のフローティングゲートを示す。 導電部分から図１４のフローティングゲートを形成するために用いられるエッチングマスクを示す。 図１５Ａのエッチングマスクでパターニングされた導電部分と、このパターニングされた導電部分上に形成されたワード線の位置を示す。

メモリ構造
本発明の様々な様態を含むメモリシステム１００の一例を、図１のブロック図に示す。個別にアドレス可能な多くのメモリセルが、行と列の規則的なアレイ１１０内に配列されている。しかしながら、他の物理的なセル配列ももちろん可能である。本明細書ではセルのアレイ１１０の列に沿って延びるように設計されているビット線は、線１５０を介して、ビット線デコーダと駆動回路１３０に電気的に接続している。本明細書ではセルのアレイ１１０の行に沿って延びるように設計されているワード線は、線１７０を介して、ワード線デコーダと駆動回路１９０に電気的に接続している。デコーダ１３０と１９０の夫々が、メモリコントローラ１８０からバス１６０を介して、メモリセルアドレスを受ける。デコーダと駆動回路もまた、夫々制御信号線１３５とステータス信号線１９５によってコントローラ１８０に接続されている。

コントローラ１８０は、線１４０を介して、ホストデバイス（図示せず）に接続可能である。このホストは、パソコン、ノート型パソコン、デジタルカメラ、オーディオプレーや、様々な他の手持ち式電子デバイスおよび類似物であってよい。図１のメモリシステム１００は、一般的に、ＰＣＭＣＩＡ、ＣｏｍｐａｃｔＦｌａｓｈ（登録商標）アソシエーション、ＭＭＣ（登録商標）アソシエーションや、これ以外のいくつかの既存の物理的、電気的基準のうちの１つに適合するカードなどの着脱可能メモリとして実現される。カード形式の場合、線１４０は、ホストデバイスの補完するコネクタに接続するカードのコネクタで終端する。多くのカードの電気的インタフェースがＡＴＡ基準に適合しているが、この場合、メモリシステムは、ホストにとって磁気ディスクドライブのようなものとなる。他のメモリカードインタフェース基準も存在する。カード形式の代替例として、図１に示すタイプのメモリシステムが、ホストデバイスに永久的に埋め込まれてもよい。

デコーダと駆動回路１３０および１９０がバス１６０を介してアドレス指定されると、夫々の制御線１３５とステータス線１９５上の制御信号に従って、アレイ１１０の夫々の線に適切な電圧を発生させて、プログラミング機能、読み出し機能および消去機能を実行する。電圧レベルと他のアレイパラメータを含んだステータス信号は、アレイ１１０から同じ制御線１３５とステータス線１９５を介してコントローラ１８０に出力される。回路１３０中の複数のセンスアンプが、アレイ１１０内のアドレス指定されたメモリセルの状態を示す電流または電圧レベルを受信して、読み出し動作中に線１４５を介してこれらの状態に関する情報をコントローラ１８０に提供する。多くのメモリセルの状態を同時並行に読み出し可能にするために、通常は、多くのセンスアンプが用いられる。読み出し操作とプログラム動作の間、一般的に、複数のセルの１行が回路１９０によって一時にアドレス指定されて、回路１３０で選択されたアドレス指定済みの行内の多くのセルにアクセスする。消去動作中、一般的に、多くの行の各々の行内のすべてのセルが、ブロックとして一緒にアドレス指定されて同時に消去される。

シリコン基板上に形成されたＮＡＮＤメモリセルアレイ１１０の一例の平面図を図２に示す。同図中、説明がわかりやすいように、導電性素子の繰り返し構造の小さい部分を図示し、これらの素子同士間に存在する誘電体層は詳細に示していない。浅溝隔離（ＳＴＩ）構造２１０ａ〜２１０ｄが、基板表面に延びて形成されている。本明細書のコンベンションを示すために、ＳＴＩ構造が第１の方向（ｘ方向）に互いに隔てて示されており、それらの全長は第２の方向（ｙ方向）に延びており、第１の方向と第２の方向は実質的に互いに直交している。

ＳＴＩ構造２１０ａ〜２１０ｄ同士の間には、ｙ方向に延びているメモリセルストリング２２０ａ〜２２０ｃが配置されている。したがって、ストリングの方向は、ＳＴＩ構造の方向と平行である。ストリング２２０ａ〜２２０ｃの夫々が、直列に接続された多くのメモリデバイスを含んでいる。図２は、ストリングごとに３つのメモリセルが示されているストリング２２０ａ〜２２０ｃの部分を示す。しかしながら、ストリング２２０ａ〜２２０ｃは、図２には示されていない追加のセルを含む。また、アレイ１１０は、図２には示されていない追加のストリングスを含んでいる。このタイプのアレイでは、数千のストリングを備えており、ストリングごとに１６個、３２個またはこれ以上のメモリセルを備えている。

例示しているメモリセル２２４では、フローティングゲート２３０と導電性のソース／ドレイン領域２４０ａ−２４０ｂが、ｙ方向の両側でフローティングゲート２３０に隣り合って基板内に含まれている。ＳＴＩ構造２１０ｂと２１０ｃが、隔離素子を形成している。この隔離素子が、隣のストリング２２０ａと２２０ｃ内のセルのソース／ドレイン領域とチャネル領域から、ソース／ドレイン領域２４０ａと２４０ｂを電気的に隔離している。ｙ方向に沿って、ソース／ドレイン領域２４０ａと２４０ｂが、隣のセルと共有される。ソース／ドレイン領域２４０ａと２４０ｂを含むソース／ドレイン領域は、１つのセルを次のセルに電気的に接続してストリング２２０ｂを形成している。この例のソース／ドレイン領域２４０ａと２４０ｂは、必要とされる領域の基板内に不純物を注入することによって形成されている。

図３Ａは、三次元形状が明瞭にわかるようにメモリアレイ１１０の個々のフローティングゲート２３０を示している。図３Ａのｚ軸は、基板表面と直交している。すなわち、ｚ軸は、図２の図に直交している。フローティングゲート２３０がｘ軸に沿った断面においてＬ字形状であることが確認できる。フローティングゲート２３０は、四角形の面を持つベース３０１を有しており、この四角形の側部の寸法が使用される露光技術の最小特徴物サイズ（Ｆ）に等しくなるように形成されている。これらの寸法が異なっている例もある。ベース３０１一方側から突起物３０３が延びており、フローティングゲート２３０をＬ字形状にしている。Ｌ字形状である結果、フローティングゲート２３０は、ビット線方向において隣接するフローティングゲートに対してＬ字形状の面を示す。

図３Ｂに、図３Ａのフローティングゲート２３０の面の寸法を示す。図３Ｂはまた、矩形のフローティングゲートの面の概略形状を示す。Ｌ字形状の面の面積が、同じ高さ（Ｚ１）と幅（Ｆ）を有する矩形の面の面積より小さいことがわかる。しかしながら、面の周辺の長さはまったく減少していないので、フローティングゲート２３０とその上にある制御ゲート間の結合は、矩形のフローティングゲートとほぼ同じである（結合面積は、制御ゲートが上に存在するフローティングゲートの周辺の長さに、ｙ寸法を乗算したものである）。図３Ｂの例では、寸法Ｆ−Ｘ１はＸ１にほぼ等しい。そのため、突起物３０３は、ベース部分３０１のほぼ半分の幅である。しかしながら、このことは常に当てはまるわけではない。フローティングゲートと制御ゲート間の結合は、Ｘ１の特定の値で決まるものではなく、この値はある程度の変動が容認される。

プロセスの流れ
図４に、製造の初期段階における図２の不揮発性メモリアレイのｘ方向での断面図を示す。図４の断面図は、図２のＩ−Ｉ線で示されている。図４では、ゲート誘電体層４０５が基板４０７上を延びており、第１の導電層４０９がゲート誘電体層４０５上を延びている。一般的には、ゲート誘電体層４０５は、基板４０７のシリコン表面を酸化することによって成長した二酸化シリコンで形成される。ついで、第１の導電層４０９を、化学的気相成長法（ＣＶＤ）または他の方法によってポリシリコンで形成する。誘電体（この例では窒化シリコン）のマスク層４１１が、第１の導電層４０９上に延びている。別の実施形態では、このマスク層は、ドーピングされたポリシリコンなどの１つ以上の導電体で形成することができる。ゲート誘電体４０５、第１の導電層４０９およびマスク層４１１はすべて、基板４０７全体に及ぶ全体層として形成される。レジスト部分４１３ａ〜４１３ｃが、マスク層４１１上に位置している。レジスト部分４１３ａ〜４１３ｃは、露光技術で設定されたパターンにしたがって形成される。この場合、レジスト部分４１３ａ〜４１３ｃのｘ方向の寸法は、これらを形成するために用いられる露光プロセスの最小特徴物サイズ（Ｆ）に等しい。レジスト部分４１３ａ〜４１３ｃはまた、Ｆに等しい距離だけｘ方向に互いに隔てられている。レジスト部分のｘ方向寸法がＦより大きかったり、レジストスリミング技術や他の技術を用いて、Ｆよりも小さくなるような例もある。レジスト部分４１３ａ〜４１３ｃは、ｙ方向（図４に対して直交する）に延びている。レジスト部分４１３ａ〜４１３ｃで設定されたパターンを用いて、マスク層４１１をパターニングしてマスク部分とし、次にこれをエッチングマスクとして用いてＳＴＩ構造を形成する。

図５に、マスク層４１１からマスク部分４１１ａ〜４１１ｃを形成してＳＴＩ構造５１５ａ〜５１５ｄを形成した後の、図４と同一の観察方向における構造を示す。マスク部分４１１ａ〜４１１ｃは、レジスト部分４１３ａ〜４１３ｃのパターンがマスク層４１１に転写されるように、レジスト部分４１３ａ〜４１３ｃをしかるべき位置に配置して、マスク層４１１をエッチングすることによって形成される。次に、マスク部分４１１ａ〜４１１ｃをマスクとして使用して、第１の導電層４０９、ゲート誘電体層４０５およびその下の基板４０７をエッチングすることによってＳＴＩ溝を形成する。第１の導電層４０９を貫通してエッチングすると、第１の導電層４０９は、ｙ方向に小片として延びる第１の導電部分４０９ａ〜４０９ｃに分割される。ゲート誘電体層４０５も同様に分割して、誘電体部分４０５ａ〜４０５ｃとする。第１の導電部分４０９a〜４０９ｃがＳＴＩ溝を形成する同じステップで形成されるので、これらの特徴物は自己整合する。ＳＴＩ溝を１つまたは複数の誘電体（この例では堆積された二酸化シリコン）で埋めて、ＳＴＩ構造５１５ａ〜５１５ｄが形成される。少なくとも１つの誘電体を堆積して、ＳＴＩ溝を埋めるとともにマスク部分４１１ａ〜４１１ｃをカバーする。そして、次に、マスク部分４１１ａ〜４１１ｃ上の誘電体がすべて除去されるように、たとえば、化学的／機械的研磨法を利用して平坦化する。

次いで、マスク部分４１１ａ〜４１１ｃを除去して、第２の導電部分６１７ａ〜６１７ｃが除去された箇所に形成されてもよい。第２の導電部分６１７ａ〜６１７ｃは、ポリシリコンから形成される。ポリシリコンを全体層として堆積して、次にＳＴＩ構造５１５ａ〜５１５ｄ上のポリシリコンがすべて除去されるように平坦化する。第１の導電部分４０９ａと第２の導電部分６１７ａが１つの導電部分６１８ａを形成していると考えてもよい。同様に、導電部分６１８ｂと６１８ｃは、第１の部分と第２の部分から形成される。図６Ａに示す第１の実施形態では、前もってマスク部分に占有されていた体積全体がポリシリコンで満たされる。代替例では、マスク部分４１１ａ〜４１１ｃが導電性であり、マスク部分４１１ａ〜４１１ｃが第２の導電部分を形成するために、置換ステップが不要となる。

図６Ｂに示す代替の実施形態では、ポリシリコン層は、前もってマスク部分に占有されていた体積全体が満たされないように堆積する。追加の誘電体層がポリシリコン層上に加えられて、次に平坦化が実行される。この場合、第２の導電部分６１９ａ〜６１９ｃの厚さＸ２は小さくしてもよいが、その厚さＸ２は注意深く制御される。第２の導電部分６１９ａ〜６１９ｃは、第１の導電部分４０９ａ〜４０９ｃ上に直接設けられており、第１の導電部分４０９ａ〜４０９ｃと電気的に接触している。したがって、第２の導電部分６１９ａとその下の第１の導電部分４０９ａが、１つの導電部分６２１ａであると考えてもよい。同様に、導電部分６２１ｂと６２１ｃは、第１の部分と第２の部分から形成される。どちらの実施形態でも、平坦化後は、第２の導電部分とＳＴＩ構造の平坦化された表面上に、マスク部分が形成される。

図７Ａは、ＳＴＩ構造５１５ａ〜５１５ｄと導電部分６１８ａ〜６１８ｃの上で延在するマスク部分７２３ａ〜７２３ｃを有する図６Ａの構造を示す。レジストを全体層として堆積した後にそのレジストをパターニングしてマスク部分７２３ａ〜７２３ｃを形成することによって、マスク層を形成することができる。第１の実施形態では、レジスト層を単にパターニングして、ｙ方向に延在するとともに幅Ｆを有する連続した長い部分を形成する（他のパターンは後で説明する）。マスク部分７２３ａ〜７２３ｃは、個々のレジスト部分７２３ａがＳＴＩ構造５１５ａ上の一部分と導電部分６１８ａ上の一部分に存在するように位置付けされる。このためには、レジスト部分７２３ａ〜７２３ｃ形成用のパターンと、ＳＴＩ構造５１５ａ〜５１５ｄおよび導電部分６１８ａ〜６１８ｃのパターンが整合されていることが必要である。レジスト部分７２３ａ〜７２３ｃをエッチングマスクとして用いて、図示するように導電部分６１８ａ〜６１８ｃをエッチングする。垂直方向にエッチングするために、異方性エッチングが利用される。異方性エッチングは、ＳＴＩ構造５１５ａ〜５１５ｄが実質的にエッチングされず、ポリシリコンを選択的にエッチングする化学エッチングが利用される。エッチングは、第１の導電部分４０９ａ〜４０９ｃと第２の導電部分６１７ａ〜６１７ｃ間の界面、または他のいずれかのレベルで停止させる。エッチングは、第１の導電部分４０９ａ〜４０９ｃ内にまで進行したり、第１の導電部分４０９ａ〜４０９ｃより上のレベルで停止したりする。異方性エッチング後に、追加のウエットエッチングを実施することもある。オプションとしてのウエットエッチングは、Ｌ字形状の導電部分６１８ａ〜６１８ｃの垂直方向と水平方向の寸法をさらに狭くする働きをする。ついで、部分的充填または完全充填するオプションステップを実行して、誘電体を用いたエッチングで生じた体積を埋める。次に、充填材料を平坦化して、導電部分上に延在する過剰の充填材料を除去する。代替例では、誘電体の充填と次の平坦化が不必要な場合がある。次に、ＳＴＩ構造５１５ａ〜５１５ｄを含む誘電体をエッチバックする。このエッチバックは、ポリシリコン上の誘電体に対して選択的に実行される。このエッチバックは、異方性ドライエッチングでよい。いくつかの場合、この選択性は、充填用誘電体の充填と次の平坦化を不必要とする。

図７Ｂは、上記したレジスト部分を用いてエッチングした後における、図６Ｂの代替実施形態の導電部分６２１ａを示す。図示するように、エッチング後も、誘電体７２５が幾分か残っている。第２の導電部分６１９ａと残りの誘電体７２５の幅はＸ１である。Ｘ１の値は、導電部分を形作るために用いられるエッチングマスクのレジスト部分の位置と範囲によって決まるので、この値はレジスト部分を形成するために用いられるパターンの整合に依存する。

図８Ａは、エッチバックプロセス後の図７Ａの構造を示す。このエッチバックプロセスによって、この例では、ゲート誘電体層部分４０５ａ〜４０５ｃの頂部より上のレベルにまでＳＴＩ構造５１５ａ〜５１５ｄを除去するが、ＳＴＩ構造は他のレベルにまでエッチバックされてもよい。エッチバックプロセスによって、導電部分６１８ａ〜６１８ｃの側部が露出したまま残る。導電部分６１８ａ〜６１８ｃは、この時点ではｙ方向に延在しており、図示するようにｘ方向に沿った断面においてＬ字形状である。次いで、１つ以上の誘電体層と１つ以上の制御層を、図８Ａの構造上に形成する。

図７Ｂに示すように導電部分が形成されるときには、導電部分６２１ａ上に堆積された全ての残留誘電体７２５が、図８Ｂに示すようにエッチバックステップで除去される。これによって、ｘ方向に厚さＸ２の垂直突起物８２９を持ったＬ字形状の導電部分６２１ａが残る。厚さＸ２は、堆積された第２の導電部分６１９ａの厚さに等しい。これは、エッチングマスクを用いたパターニングで決まる厚さＸ１より小さい。図８Ａの例とは対照的に、この厚さＸ２は、整合によっては決定されず、整合で決定される寸法より厳しく制御される。

図９は、図８Ａまたは図８Ｂの導電部分上に誘電体層９３１（インターポリ誘電体（ｉｎｔｅｒ−ｐｏｌｙ ｄｉｅｌｅｃｔｒｉｃ））と制御ゲート９３３を堆積した結果を示す。誘電体層９３１は、単一層（二酸化シリコン層など）であってもよいし、化合物層（酸化物−窒化物−酸化物、すなわちＯＮＯ層）であってもよい。制御ゲート９３３は、たとえば、ドーピングされたポリシリコン、いずれかの金属または金属の組み合わせ等の導電性材料から形成されている。場合によっては、ドーピングされたポリシリコンと金属シリサイドの組み合わせを利用する（たとえば、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイドなど）。代替例では、制御ゲート層は、ポリシリコン、バリア層として働く窒化タングステン、タングステンの順で構成されることもある。誘電体層９３１と制御層９３３が全体層として形成された後、結果構造をパターニングすることによりワード線を形成し、導電部分を別個のフローティングゲートに切り離す。ワード線は、ｘ方向に延在しており、一般的にはＦに近い幅を有しているとともにＦに近い距離だけ隔てられている。ワード線のピッチは、２Ｆに等しく維持される。ワード線は別個のフローティングゲートを形成する同じステップで形成されるので、ワード線は、フローティングゲートに対して自己整合される。ワード線は、メモリセル上のフローティングゲートが存在するところで制御ゲートを形成する。１つのワード線を共有しているメモリセルは、１つの行のメモリセルを形成しているとみなしてもよい。

図１０は、第１の実施形態についての隣り合う３つの行１０３５ａ〜１０３５ｃのフローティングゲートを示す。図示するように、フローティングゲート１０３７ｂのＬ字形状の面は、隣の行のフローティングゲート１０３７ａと１０３７ｃの同じＬ字形状の面に対向している。誘電体が行１０３５ａ〜１０３５ｃ間に堆積される。したがって、対向する面同士は、平行板キャパシタの板として機能する。しかしながら、その面積は、同じ寸法の矩形の面を有するフローティングゲートよりも減少しているので、ｙ方向に沿った隣同士のフローティングゲート間の結合が減少する。

対向して成形されたＬ字形状のフローティングゲート
図１１は、本発明の別の実施形態についての隣り合う３つの行１１４１ａ〜１１４１ｃのフローティングゲートの配列を示す。フローティングゲートは全て、上述したようにＬ字形状である。しかしながら、ある行のフローティングゲートは、隣の行のフローティングゲートと逆向きである。行１１４１ｂのフローティングゲートは、Ｌ向きを有しており、隣の行１１４１ａと１１４１ｃのフローティングゲートは逆Ｌ向きを有しているとみなすことができる。この配置によって、異なる行のフローティングゲート同士の上部部分間の結合が減少する。隣同士の行の対向するフローティングゲートは向きが互いに逆であり、直接的には上部部分が互いに対面しない。たとえば、上部部分１１４３ａと１１４３ｂは互いに直接的に対面しない。これによって、フローティングゲートのこのような部分間の容量性結合が減少する。この配置では、フローティングゲートの向きがある行と次の行で互い違いになっており、特定の行のフローティングゲートがすべて同じ向きである。したがって、たとえば偶数番号の行のフローティングゲートが第１の向きであり、奇数番号の行のフローティングゲートが逆の向きである。このような配置は、Ｌ時形状のフローティングゲートに限られるものではなく、ｘ方向に沿った断面がいずれかの非対照形状を有するフローティングゲートに適用してもよい。たとえば、フローティングゲートが、ｘ方向に沿った断面において三角形形状を有することもある。図１１に示すような配置を持ったフローティングゲートは、上記した図１０と類似の方法で形成されるが、Ｌ字の断面形状を形成するために導電部分をエッチングするために用いられるパターンには幾分かの相違がある。

図１２Ａは、導電部分をエッチングするために用いられる第１のチェッカーボードパターンを示す。図１２Ａはまた、このパターンを下層の構造に対してどのようにして整合させるかを示している。このパターンは、レジストから形成されており、図７Ａの断面形状に示すレジスト部分７２３ａ〜７２３ｃに類似するレジスト部分を含んでいる。このチェッカーボードパターンでは、その角に矩形部分が接触している。個々の矩形部分１２４５は、Ｆ×２Ｆの寸法を有している。チェッカーボードパターンは、導電部分１２４７ａ〜１２４７ｃとＳＴＩ構造１２４９ａ〜１２４９ｃのパターンからオフセットしている。そのため、チェッカーボードパターンの個々の矩形部分１２４５は、導電部分１２４７ｃ上に部分的に存在するとともに、ＳＴＩ構造１２４９ｃ上に部分的に存在する。このチェッカーボードパターンは、導電部分１２４７ａ〜１２４７ｃのある領域を保護し、導電部分１２４７ａ〜１２４７ｃの他の領域を露出したままにしている。レジストパターンをしかるべき位置に配置してエッチングを実行し、それにより、導電部分１２４７ａ〜１２４７ｃが露出した領域が部分的にエッチングされる（ただし、貫通するまでエッチングしない）。導電部分１２４７ａ〜１２４７ｃの保護された領域は実質的にエッチングされない。

図１２Ｂに、図１２Ａのパターンにしたがってパターニングされた後の導電部分１２４７ａ〜１２４７ｃとＳＴＩ構造１２４９ａ〜１２４９ｃを示す。レジストで保護された領域はこの図では陰影が付されている。非保護領域がエッチングされて、導電部分のエッチングされなかった領域よりも厚み（ｚ軸方向寸法）が薄くなる。誘電体層と導電層（図１２Ｂには図示せず）が、導電部分１２４７ａ〜１２４７ｃとＳＴＩ構造１２４９ａ〜１２４９ｃ上を延びるように形成される。導電部分と誘電体層と導電層を含む積層体をパターニングした後にエッチングし、ワード線を形成する。そして、上層のワード線と自己整合している分離したフローティングゲートを形成する。図１２Ｂに，ワード線１２５１ａ〜１２５１ｃの概略を示す。ワード線１２５１ａ〜１２５１ｃ間の領域をエッチングすることによって、導電層が、分離したワード線に分割される。同じエッチングにおいて、導電部分１２４７ａ〜１２４７ｃを少なくとも下層のゲート誘電体まで貫通するようにエッチングし、分離したフローティングゲートをワード線１２５１ａ〜１２５１ｃの下に形成する。

図１３Ａは、図１１に示す配置のフローティングゲートを形成するためにも用いられる代替のパターンを示す。図１３Ａのパターンにおけるレジスト部分１３５３のｘ方向の寸法はＦであり、ｙ方向の寸法は２Ｆよりも大きい。この例では、ｙ方向の寸法は２Ｆ＋Ｄであり、ＤはＦよりも小さい。レジスト部分同士の間隔のｙ方向における寸法は２Ｆ−Ｄである。したがって、単に角のところで接触する代わりに、レジスト部分は、その側部の一部分に沿って互いに接触している。これによって、導電部分１３５５ａ〜１３５５ｃの連続した領域が、レジストによって覆われる。図１２Ａまたは図１２Ｂに従ったパターンを用いて導電部分１３５５ａ〜１３５５ｃをエッチングした後、レジスト部分を除去し、ＳＴＩ構造１３５７ａ〜１３５７ｃをエッチバックし、誘電体層と導電層を基板上に上述したように堆積する。

図１３Ｂは、図１３Ａのパターンに従ってパターニングされた導電部分１３５５ａ〜１３５５ｃとＳＴＩ構造１３５７ａ〜１３５７ｃを示す。図１３Ｂの導電部分１３５５ａのエッチングされていない部分が、導電部分１３５５ａに沿って蛇行するパターンを形成する。エッチングされていない連続部分が、不連続またはほとんど接触していない構造（図１２Ｂに示すような構造）よりも機械的に強い構造を形成する。このような構造は、化学機械研磨法（ＣＭＰ）などのプロセス中に発生する潜在的なダメージに対して、より耐性がある。図１３Ｂに、ワード線１３５９ａ〜１３５９ｃの概略を示す。図１２Ｂと１３Ｂのパターンにはいくつかの違いがあるが、このような違いは、ワード線１３５９ａ〜１３５９ｃ間に位置している。そのため、エッチングして分離したワード線１３５９ａ〜１３５９ｃとフローティングゲートを形成した後に、このような異なる特徴物を除去することによって、双方のパターンにおいても同じ構造が得られる。

行に沿って対向するフローティングゲート
図１４は、本発明の別の実施形態におけるフローティングゲートの別の配置を示す。上記した場合と同様に、フローティングゲートは、ｘ方向に沿った断面においてＬ字形状である。行１４６１ｂの１つのフローティングゲートの向きは、両隣の行１４６１ａと１４６１ｃの対向するフローティングゲートの向きと反対である。しかしながら、前の例とは違って、ここでは、行１４６１ｂなどの行に沿ったフローティングゲートの向きが互い違いになっている。したがって、ある行に沿ったフローティングゲートは、互い違いに第１の向き（Ｌ向き）を有している。その行に沿った残りのフローティングゲートは、互い違いに第２の向き（逆Ｌ向き）を有している。

図１５Ａは、図１４の配置を有するフローティングゲートを形成するために用いられるパターンを示す。図１５Ａに示す段階にまで到る処理は、図４〜６に示すように実行される。図１５Ａは、導電部分１５６３ａ〜１５６３ｃを部分的にエッチングするためのエッチングマスクとして用いられるチェッカーボードパターンを示す。このパターンは、両辺の長さが２Ｆである四角形１５６５ａを含んでいる。このパターンでは、下層の導電部分１５６３ａ〜１５６３ｃとＳＴＩ構造１５６７ａ〜１５６７ｄが整合される。その結果、四角形とＳＴＩ構造１５６７ａ〜１５６７ｄ間にオフセットが存在する。四角形１５６５ｂは、ＳＴＩ構造１５６７ｂ上に位置するとともに、どちらかの側で導電部分１５６３ａと１５６３ｂ上のほぼ中間にまで延在している。すなわち、四角形１５６５ｂは、どちらかの側で導電部分１５６３ａと１５６３ｂ上にほぼＦ／２だけ延びている。図１５Ａの代替のパターンのレジスト部分は、ｙ方向に２Ｆを超えて延びており、四角形がその辺に沿って接触している。上述したように、このようなパターンを用いた結果得られる構造は、角でしか接触しない四角形を有するパターンよりも物理的に強い構造お形成する。

図１５Ｂは、図１５Ａのパターンにおけるエッチングの結果を示す。導電部分１５６３ａ〜１５６３ｄの陰影が施されていない領域をエッチングし、その垂直方向の厚さを、導電部分１５６３ａ〜１５６３ｄの残りの部分よりも薄くする。上記の例のように、ワード線１５６５ａ〜１５６５ｃの概略を示す。ここでは、あるワード線に沿ったフローティングゲートの向きが互い違いになっていることがわかる（エッチングされた領域が、導電部分の側面において互い違いになっている）。上述したように、ＳＴＩ構造と導電部分の上に、誘電体層と導電体層を堆積する。次に、ワード線のマスクを整合させる。このときに、図示されているように、パターンの角がワード線１５６３ａ〜１５６３ｃ間に位置するように、ワード線１５６５ａ〜１５６５ｃが延びるようにする。導電層を分離したワード線に分割し、これと一緒に、導電部分１５６３ａ〜１５６３ｄを分離したフローティングゲートに分割する。

図１４に示す例では、フローティングゲートの向きが、行（Ｘ方向）と列（Ｙ方向）の双方に沿って互い違いになっているが、これはすべての場合に当てはまるわけではない。別の例では、フローティングゲートの向きは、行に沿って互い違いになっているが、列に沿って互い違いになっていない。すなわち、特定の列のフローティングゲートがすべて同じ向きであるが、両隣の列のフローティングゲートの向きが異なることがある。このようなフローティングゲートは、ＳＴＩ構造のどちらかの側において、導電部分上に部分的に存在して列方向に延びる小片を含むレジストパターンを用いることによって形成することができる。

本発明の様々な態様をその例示の実施形態を参照して説明したが、本発明は、その添付請求の範囲の全範囲において適用されることが理解されるであろう。

Claims (19)

1. 第１の方向に沿って直列に接続されているとともに、各々がフローティングゲートを有する複数のメモリセルを形成する工程と、
   複数のメモリセルのうちのフローティングゲートを、第１の方向に直交する平面における断面がＬ字形状となるように成形する工程と、
   複数のワード線を形成する工程であって、前記複数のワード線が前記第１の方向と直交する第２の方向に延びており、前記複数のワード線のうちの１つのワード線に沿ってメモリセルが行を形成しており、前記行に沿った第１の交互するフローティングゲートが前記第２の方向に沿った断面において第１の向きを有しており、前記行に沿った第２の交互するフローティングゲートが前記第２の方向に沿った断面において第２の向きを有するように前記複数のワード線を形成する工程と、
   を含むＮＡＮＤフラッシュメモリを形成する方法。
2. 前記フローティングゲートのうちの第１の交互するフローティングゲートが、前記第１の方向と直交する第２の方向に沿った断面においてＬ字形状をしており、
   前記フローティングゲートのうちの第２の交互するフローティングゲートが、前記第２の方向に沿った断面において逆Ｌ字形状をしている請求項１に記載の方法。
3. 前記Ｌ字形状を成形する工程において、あるパターンにしたがって導電性のフローティングゲート材料を除去し、
   その導電性フローティングゲート材料は、フローティングゲート材料の厚み全体よりも薄い深さまで除去される請求項１又は２に記載の方法。
4. フローティングゲートを、ポリシリコン層を堆積することによって形成し、
   次いで、そのポリシリコン層を導電部分に分割する複数の浅い溝隔離構造を形成し、
   次いで、その導電部分を、チェッカーボードパターンに従ってエッチングし、
   次いで、その導電部分を、個々のフローティングゲートに分割する請求項１又は２に記載の方法。
5. 前記導電部分の上に誘電体層を形成することと、その誘電体層の上に制御ゲート層を形成することをさらに有しており、
   制御ゲート層は、あるパターンにしたがって複数のワード線に成形され、
   前記導電部分も、そのパターンに従って個々のフローティングゲートに分割される請求項４に記載の方法。
6. フローティングゲートは、第１の方向に沿って、第１の向きと第２の向きが交互に出現する請求項１に記載の方法。
7. 基板の表面に延在する第１の導電層を形成する工程と、
   第１の方向に延在しているとともに、第１の方向と直交する第２の方向において分離している複数の浅い溝隔離構造を形成し、前記複数の浅い溝隔離構造が、前記第１の導電層内を前記基板にまで延びることによって、前記第１の導電層を複数の第１の導電部分に分割する工程と、
   複数の第２の導電部分を前記複数の第１の導電部分の上に設け、個々の第２の導電部分は、前記複数の浅い溝隔離構造のうちの隣り合う溝隔離構造によって前記第２の方向に画定される、複数の第２の導電部分を形成する工程と、
   前記複数の第２の導電部分を部分的にエッチングすることによって狭い第２の導電部分を形成する工程であって、前記狭い第２の導電部分は前記第１の導電部分よりも前記第２の方向において狭く、狭い第２の導電部分は浅い溝隔離構造によって一方の側に画定される工程と、を含み、
   前記複数の第２の導電部分が、チェッカーボードパターンによって部分的にエッチングされるフラッシュメモリアレイを形成する方法。
8. さらに、前記複数の第１の導電部分とその上層に設けられている狭い第２の導電部分とを、前記第１の方向に直交する平面に沿った断面において、非対称性の形状を有する複数のフローティングゲートに切り離す工程を有する請求項７に記載の方法。
9. 前記複数の第２の導電部分の上層に誘電体層を形成する工程と、その誘電体層の上層に導電性の制御ゲート層を形成する工程とをさらに有しており、
   前記導電性制御ゲート層は、前記複数の第１の導電部分とその上層に設けられている狭い第２の導電部分とを前記複数のフローティングゲートに分離することと同じステップで個々のワード線に切り離される請求項８に記載の方法。
10. 前記複数のフローティングゲートが、前記第１の方向に沿って、第１の向きと第２の向きが交互に出現する非対称性の形状である請求項８又は９に記載の方法。
11. 前記複数のフローティングゲートが、前記第２の方向に沿って、第１の向きと第２の向きが交互に出現する非対称性の形状である請求項８又は９に記載の方法。
12. 前記複数のフローティングゲートが、前記第１の方向に沿って、第１の向きと第２の向きが交互に出現する非対称性の形状であり、また、前記第２の方向に沿って、第１の向きと第２の向きが交互に出現する非対称性の形状である請求項８又は９に記載の方法。
13. 複数のメモリセルストリングと、
    第１の方向に沿って直列に接続された複数のメモリセルを有する個々のメモリセルストリングと、
    前記第１の方向に直交する平面に沿った断面においてＬ字形状であるフローティングゲートを有する前記複数のセルのうちの個々のセルと、を備えており、
    複数のワード線が、前記第１の方向と直交する第２の方向に延びており、
    前記複数のワード線のうちの１つのワード線で接続されたメモリセルが、行を形成しており、
    前記行に沿った第１の交互するフローティングゲートが、前記第２の方向に沿った断面において第１の向きを有しており、
    前記行に沿った第２の交互するフローティングゲートが、前記第２の方向に沿った断面において第２の向きを有しているＮＡＮＤフラッシュメモリ。
14. 前記フローティングゲートは、前記第１の方向における寸法と、前記第１の方向に直交する第２の方向おける寸法が同一であり、
    前記寸法は、個々のセルを形成するために用いられる光露光プロセスの最小特徴物サイズに等しい請求項１３に記載のＮＡＮＤフラッシュメモリ。
15. 第１の交互するフローティングゲートが、前記第２の方向に沿った断面においてＬ字形状をしており、
    第２の交互するフローティングゲートが、前記第２の方向に沿った断面において逆Ｌ字形状をしている請求項１３に記載のＮＡＮＤフラッシュメモリ。
16. 前記個々のストリングに沿ったフローティングゲートの向きが、前記第２の方向に沿った断面において交互になっている請求項１３から１５のいずれか一項に記載のＮＡＮＤフラッシュメモリ。
17. 前記フローティングゲートが、前記第１の方向と直交する第２の方向において第１の寸法である下方部分と、前記第２の方向おいて第２の寸法である上方部分を備えており、
    前記第１寸法が、前記フローティングゲートを形成するために用いられる光露光プロセスの最小特徴物サイズに等しく、
    前記第２の寸法が、前記第１の寸法よりも小さい請求項１３から１６のいずれか一項に記載のＮＡＮＤフラッシュメモリ。
18. 前記第２の寸法が、前記第１の寸法の半分である請求項１７に記載のＮＡＮＤフラッシュメモリ。
19. 前記第２の寸法が、前記第１の寸法の半分未満であり、導電層の堆積によって決定され、パターン整合とは無関係である請求項１７に記載のＮＡＮＤフラッシュメモリ。

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