JP2004356381A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法 Download PDFInfo
- Publication number
- JP2004356381A JP2004356381A JP2003152298A JP2003152298A JP2004356381A JP 2004356381 A JP2004356381 A JP 2004356381A JP 2003152298 A JP2003152298 A JP 2003152298A JP 2003152298 A JP2003152298 A JP 2003152298A JP 2004356381 A JP2004356381 A JP 2004356381A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- forming
- type
- impurity
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】ソース・ドレイン間に不純物の高濃度領域を精度良く形成することのできる半導体記憶装置の製造方法を提供する。
【解決手段】ｐ型シリコン基板１３にトレンチ３５を掘って形成された凸部１２ａの頂面１２ｃ上に積層されたシリコン酸化膜３１，３３及びシリコン窒化膜３２，３４をマスクとし、シリコン基板１３の法線ｎ０に対して相対的に約＋／−４５°をなす方向ｎ２からｐ型不純物（ボロンＢ）を注入することにより、トレンチ３５の底部に形成されたソース／ドレインとして機能するｎ＋ 型の拡散領域１４ａ，１４ｂの間に、ｐ＋ 型の高濃度領域１６を形成する。また、このｐ型不純物を注入する工程の前に高温で熱処理を行うことで、シリコン基板１３内の格子間シリコンが低減して不純物の再分布が抑制されるので、高濃度領域１６が精度良く形成される。
【選択図】 図１０
【解決手段】ｐ型シリコン基板１３にトレンチ３５を掘って形成された凸部１２ａの頂面１２ｃ上に積層されたシリコン酸化膜３１，３３及びシリコン窒化膜３２，３４をマスクとし、シリコン基板１３の法線ｎ０に対して相対的に約＋／−４５°をなす方向ｎ２からｐ型不純物（ボロンＢ）を注入することにより、トレンチ３５の底部に形成されたソース／ドレインとして機能するｎ＋ 型の拡散領域１４ａ，１４ｂの間に、ｐ＋ 型の高濃度領域１６を形成する。また、このｐ型不純物を注入する工程の前に高温で熱処理を行うことで、シリコン基板１３内の格子間シリコンが低減して不純物の再分布が抑制されるので、高濃度領域１６が精度良く形成される。
【選択図】 図１０
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の製造方法に関し、さらに詳しくは多値トランジスタを用いた半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
フラッシュメモリ等の不揮発性半導体記憶装置は、携帯電話機等に搭載されて現在広く普及している。近年の携帯電話機等の電子機器の小型化、情報記憶の大規模化にともなって、不揮発性半導体記憶装置の小型化、或いはその記憶容量の大容量化を図るため、１つのセルトランジスタに２ビット以上のデータを書込む多値化技術が注目されている。本出願人はこの事情を鑑み、電気的に孤立した一対のフローティングゲートを有するセルトランジスタに２ビット（４値）のデータを記憶することができる半導体記憶装置を多数提案している（例えば特許文献１参照）。
【０００３】
図２０は、特許文献１で開示されているＬ字型のフローティングゲート構造を有するセルトランジスタ１１１の断面を示す。セルトランジスタ１１１は、一対のフローティングゲートＦＧ１，ＦＧ２を備えたｎ型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） トランジスタの構造を採っている。このセルトランジスタ１１１は、凸部１１２ａが形成されたｐ型のシリコン基板１１３と、凸部１１２ａの上に形成されたゲート絶縁膜１１５ｃと、シリコン基板１１３中の表面に形成された一対の拡散領域１１４ａ，１１４ｂと、凸部１１２ａの側面１１２ｂと拡散領域１１４ａ，１１４ｂとを覆うトンネル絶縁膜１１５ａと、トンネル絶縁膜１１５ａを介して凸部１１２ａの側面１１２ｂと拡散領域１１４ａ，１１４ｂとに対向する一対のフローティングゲートＦＧ１，ＦＧ２と、フローティングゲートＦＧ１，ＦＧ２の上に形成されたインターポリ絶縁膜１１５ｂと、インターポリ絶縁膜１１５ｂを介してフローティングゲートＦＧ１，ＦＧ２と対向し、かつゲート絶縁膜１１５ｃを介して凸部１１２ａと対向するコントロールゲートＣＧとを有する。
【０００４】
このように構成されたセルトランジスタ１１１には、一対のフローティングゲートＦＧ１，ＦＧ２の各々に、電子が蓄積されているか否かという２つの電子状態を用いて、各１ビット、合計２ビットのデータが記憶される。各フローティングゲートＦＧ１，ＦＧ２において、電子が蓄積されている状態は書き込み状態（データ“０”）、電子が蓄積されていない状態は消去状態（データ“１”）として扱われ、その結果、セルトランジスタ１１１はそれらの組み合わせにより、（ＦＧ１，ＦＧ２）＝（０，０），（０，１），（１，０），（１，１）の４つ電子状態のいずれかを呈する。
【０００５】
フローティングゲートＦＧ１に格納された上記のデータを判定する（読み出す）際には、一方の拡散領域１１４ａがソースとして接地され、他方の拡散領域１１４ｂがドレインとして例えば１．２Ｖの電位が与えられる。また、コントロールゲートＣＧに例えば５．５Ｖの電位が与えられる。このとき、凸部１１２ａの頂面１１２ｃの表層に反転層が生じ、一方の側面１１２ｂ→頂面１１２ｃ→他方の側面１１２ｂの各表層に沿ってソースからドレインへ電子の通り道となるチャネルＣＨが形成される。このチャネルＣＨ内を移動する電子量を表すドレイン電流（読出し電流）は、ソース側のフローティングゲートＦＧ１の電荷量によって強く変調されるが、他方のドレイン側のフローティングゲートＦＧ２の電荷量による変調は小さく無視することができる。フローティングゲートＦＧ１の電荷量に依存した読出し電流が所定の基準電流と比較されることで、フローティングゲートＦＧ１のデータが判定される。すなわち、データ“０”の場合には読出し電流は基準電流より小さくなり、データ“１”の場合には読出し電流は基準電流より大きくなる。以上とは逆に拡散領域１１４ｂをソース、拡散領域１１４ａをドレインとすれば、フローティングゲートＦＧ２に格納されたデータを判定することができる。
【０００６】
フローティングゲートＦＧ１，ＦＧ２に格納されたデータを確実に読み出すためには、ソースからドレインへの電子の移動が、前述の側面１１２ｂと頂面１１２ｃの各表層を通るチャネルＣＨ内に制限される必要がある。すなわち、読み出し電流は、側面１１２ｂの表層においてフローティングゲートＦＧ１又はＦＧ２から変調を受けること、及び頂面１１２ｃの表層においてコントロールゲートＣＧの電位で導通／非導通が制御されることが必要である。従って、もしソースからドレインへ直接電界が及び、ソース・ドレイン間を直線的に結んだ経路ｒ付近に電流が流れる（いわゆるパンチスルーが生じる）と、このセルトランジスタ１１１を制御することができず、データの読み出しが不確定になることのほか、他の非選択のセルトランジスタ１１１にも影響を及ぼすこととなる。また、詳細は割愛するが、このパンチスルーはデータの書込みの際にも同様に問題となる。
【０００７】
このため、同図中に示した不純物濃度プロファイルのように、シリコン基板１１３のｐ型不純物濃度を凸部１１２ａの頂面１１２ｃから深さ方向に増加させ、ソース・ドレイン間を結ぶ経路ｒ付近でｐ型の不純物濃度が最も高くなるようにして、パンチスルーを阻止するといった工夫がなされている。このようにして構成されるセルトランジスタ１１１の製造方法の主要な工程を簡単に説明する。
【０００８】
図２１（Ａ）において、ｐ型シリコン基板１１３の表面にはシリコン酸化膜１２０が積層されている。この状態で、ＢＦ２ が浅い位置にイオン注入されてｐ− 層が形成され、ボロンが深い位置に形成されてｐ＋ 層が形成される。シリコン酸化膜１２０がエッチングにより除去された後、図２１（Ｂ）において、シリコン基板１１３の表面上に、順にシリコン酸化膜１３１、シリコン窒化膜１３２、シリコン酸化膜１３３、シリコン窒化膜１３４を積層する。シリコン酸化膜１３１とシリコン窒化膜１３２とはゲート絶縁膜１１５ｃの一部を構成する。シリコン酸化膜１３３は犠牲酸化膜であり、シリコン窒化膜１３４は後のイオン注入の際のストッパである。この状態で、図示しないレジストマスクが形成され、異方性エッチングによりトレンチ１３５が掘られる。
【０００９】
次に、露出面全体にシリコン酸化膜が形成された後、異方性エッチングが行われ、図２２（Ａ）におけるサイドウォール１３６が形成される。この状態で、ヒ素がイオン注入され、トレンチ１３５の底部にｎ＋ 型の拡散領域１１４ａ，１１４ｂが形成される。そして、サイドウォール１３６を除去した後、図２２（Ｂ）において、凸部１１２ａの側面１１２ｂにヒ素をイオン注入し、ｎ型領域１１７を形成する。これらのイオン注入により、シリコン基板１１３内におけるイオンの通過した部分のシリコン単結晶が破壊れてしまう。このため、この状態において高温で熱処理（アニール）が行われ、破壊されたシリコン結晶の回復と、イオン注入された不純物の活性化とが図られる。
【００１０】
その後、然るべき製造工程を経て、トンネル絶縁膜１１５ａ、インターポリ絶縁膜１１５ｂ、フローティングゲートＦＧ１，ＦＧ２、コントロールゲートＣＧなどが形成され、セルトランジスタ１１１が完成する。このように、図２２（Ａ）においてボロンのイオン注入で形成されたｐ＋ 層（高濃度領域）を用いてソース・ドレインとなる拡散領域１１４ａ，１１４ｂの間のパンチスルーを阻止しようとしていた。
【００１１】
【特許文献１】
特願２００３−００１１８９
【００１２】
【発明が解決しようとする課題】
しかしながら、上記の製造方法では、図２２（Ａ）のイオン注入によるシリコン結晶の破壊により多数生成される格子間シリコン（シリコン単結晶格子間に入り込んだシリコン原子）が、図２２（Ｂ）後の熱処理によって拡散し、拡散領域１１４ａ，１１４ｂ間のｐ＋ 層に含有される不純物の再分布が増速されるので、熱処理前と比べてシリコン基板１１３内の不純物濃度プロファイルが大きく変化する。これにより、例えば図２３に示すように熱処理後に凸部１１２ａの頂面１１２ｃ付近の濃度が高くなるので、頂面１１２ｃ付近にチャネルＣＨが形成されにくく、経路ｒ付近でのパンチスルーが発生しやすくなる。また、これにより、セルトランジスタ１１１の閾値は上昇をきたす。従って、セルトランジスタ１１１のデータ読出し／書込み等に関する信頼性が損なわれることとなる。
【００１３】
さらに、ｐ＋ 層は、形成されるトレンチ１３５の深さのばらつきにより、拡散領域１１４ａ，１１４ｂの形成位置と相対的にずれてしまうことがあるため、たとえ不純物の再分布が起こらなくとも、高濃度領域が拡散領域１１４ａ，１１４ｂ間から位置ずれを起こし、パンチスルーを防止できなくなるといった問題が生じる。
【００１４】
本発明は、上記問題点を考慮してなされたものであり、セルトランジスタにおけるソース・ドレイン間のパンチスルーを防止する不純物の高濃度領域（パンチスルーストッパ）を精度良く形成することのできる半導体記憶装置の製造方法を提供するものである。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体記憶装置の製造方法は、（ａ）表面に絶縁膜が積層された一導電型半導体基板に複数の溝を掘り、対向する一対の側面を有し頂面上に前記絶縁膜が残存した凸部を複数形成する工程と、（ｂ）前記各溝の底部に反対導電型の不純物を注入することにより、各底部に拡散領域を形成する工程と、（ｃ）前記絶縁膜をマスクとし、前記半導体基板に対してその斜め方向から反対導電型の不純物を注入することにより、前記凸部の両側面の表層に反対導電型領域を形成する工程と、（ｄ）前記絶縁膜をマスクとし、前記半導体基板に対してその斜め方向から一導電型の不純物を注入することにより、隣接する２つの前記拡散領域の間に一導電型不純物の高濃度領域を形成する工程と、（ｅ）前記凸部の両側面と前記拡散領域とを覆うようにトンネル絶縁膜を形成する工程と、（ｆ）前記トンネル絶縁膜を介して前記凸部の側面及び前記拡散領域に対向するように前記凸部の両側に一対のフローティングゲートを形成する工程と、（ｇ）前記フローティングゲート上にインターポリ絶縁膜を形成し、該インターポリ絶縁膜上にコントロールゲートを形成する工程とを有することを特徴とするものである。
【００１６】
なお、前記（ｃ）の工程の後に熱処理を行い、前記（ｂ）及び（ｃ）の工程の不純物注入によって生成された格子間シリコンを低減させることが好ましい。
【００１７】
また、前記（ｆ）の工程において形成される前記フローティングゲートの断面形状はＬ字形であることが好ましい。
【００１８】
【発明の実施の形態】
図１において、メモリセルアレイ１０は、図中縦方向に延在する拡散領域からなる複数のビット線ＢＬと、これに交差するように横方向に延在するポリシリコンからなる複数のワード線ＷＬとによってＶＧＡ（Ｖｉｒｔｕａｌ Ｇｒｏｕｎｄ Ａｒｒａｙ）方式で構成されており、ビット線ＢＬとワード線ＷＬが交差する部分に２つずつフローティングゲートＦＧが配置されている。図中の円で囲った領域は、メモリセルアレイ１０内に形成される複数のセルトランジスタ１１のうちから１つを示している。
【００１９】
図２は、図１中のＡ−Ａ線に沿うセルトランジスタ１１の断面図を示す。シリコンに一導電型としてｐ型の不純物（例えばボロンＢ）が導入されてなるシリコン基板（半導体基板）１３には凸部１２ａが形成されている。凸部１２ａは、対向する一対の側面１２ｂと頂面１２ｃとを有する。この凸部１２ａを挟むシリコン基板１３の表面には、反対導電型としてｎ型の不純物（例えばヒ素Ａｓ）が導入されてなる一対の拡散領域１４ａ，１４ｂが形成されている。トンネル絶縁膜１５ａは、シリコン酸化膜からなり、凸部１２ａの側面１２ｂと拡散領域１４ａ，１４ｂとを覆う。このトンネル絶縁膜１５ａを介して凸部１２ａの側面１２ｂと拡散領域１４ａ，１４ｂとに対向するように一対のフローティングゲートＦＧ１，ＦＧ２が設けられている。このフローティングゲートＦＧ１，ＦＧ２上には、シリコン酸化膜からなるインターポリ絶縁膜１５ｂが形成されている。また、凸部１２ａの頂面１２ｃ上にシリコン窒化膜とシリコン酸化膜とが積層されてなるゲート絶縁膜１５ｃが形成されている。さらに、インターポリ絶縁膜１５ｂを介してフローティングゲートＦＧ１，ＦＧ２と対向し、かつゲート絶縁膜１５ｃを介して凸部１２ａの頂面１２ｃと対向するようにポリシリコンからなるコントロールゲートＣＧが形成されている。
【００２０】
各フローティングゲートＦＧ１，ＦＧ２の断面形状はＬ字形であり、インターポリ絶縁膜１５ｂを介してコントロールゲートＣＧに対向するＬ字形の頂部の面積は、トンネル絶縁膜１５ａを介して凸部１２ａの側面１２ｂに対向するＬ字形の側部の面積や、トンネル絶縁膜１５ａを介して拡散領域１４ａ，１４ｂに対向するＬ字形の底部の面積より小さい。なお、フローティングゲートＦＧ１，ＦＧ２の断面形状はこれに限られず、四角形や扇形としてもよい。
【００２１】
コントロールゲートＣＧは、メモリセルアレイ１０のワード線ＷＬを構成する。また、拡散領域１４ａ，１４ｂは、メモリセルアレイ１０のビット線ＢＬを構成し、各セルトランジスタ１１において一対のソース・ドレインとして機能するとともに、ロウ方向に隣接する２つのセルトランジスタ１１の間で共有されている。このソース・ドレインは電圧設定の変更により相互に切り替え可能である。
【００２２】
ｐ型のシリコン基板１３内には、ｐ＋ 型の高濃度領域１６が設けられている。この高濃度領域１６は、ソース・ドレインとして機能する一対の拡散領域１４ａ，１４ｂを直線的に結んだ領域にｐ型不純物（例えばボロンＢ）が高濃度に導入されてなり、およそ１×１０１８ｃｍ−３の不純物濃度を有する。シリコン基板１３内の他の部分は高濃度領域１６より不純物濃度は低く、凸部１２ａの頂面１２ｃ近傍の不純物濃度ではおよそ６×１０１７ｃｍ−３である。これにより、データ読出し／書込み時において電子がソースからドレインへ直進するように流れる、いわゆるパンチスルーが防止される。
【００２３】
また、凸部１２ａの各側面１２ｂの表層には、ｎ型不純物（例えばヒ素Ａｓ）が導入されたｎ型領域１７が形成されているので、コントロールゲートＣＧに電位が与えられ、凸部１２ａの頂面１２ｃに反転層が生じると、一方の側面１２ｂ→頂面１２ｃ→他方の側面１２ｂの各表層に沿って電子の通り道となるチャネルＣＨが形成される。
【００２４】
図３は、メモリセルアレイ１０の周辺回路を含む構成を示す。入力されたアドレス信号を増幅するアドレスバッファ２と、アドレスバッファ２から出力されるコラムアドレス信号Ｃａに基づいてビット線ＢＬを選択するコラムデコーダ３と、アドレスバッファ２から出力されるロウアドレス信号Ｒａに基づいてワード線ＷＬを選択するロウデコーダ４は、協働してメモリセルアレイ１０内の所望のセルトランジスタ１１を選択する。
【００２５】
高電圧発生回路５は、データ書込み時や消去時において高電圧を発生し、コラムデコーダ３を介してドレインとなる所望のビット線ＢＬにドレイン電位Ｖｄを印加するとともに、ロウデコーダ４を介して所望のワード線ＷＬにゲート電位Ｖｇを印加する。また、高電圧発生回路５は、基準電流発生回路６にも高電圧を供給する。
【００２６】
センスアンプ７は、データ読出し時にビット線（ドレイン）から流れ出た読出し電流Ｉｄと、基準電流発生回路６から流れ出た基準電流Ｉｒとを検出して比較する回路であって、比較結果は“０”または“１”のデータＤｏｕｔとして出力され、データラッチ８に入力される。なお、基準電流Ｉｒは、データ“０”と“１”の間の電流量をとるように設定される。
【００２７】
データラッチ８は、入力されたデータＤｏｕｔを保持し、入出力バッファ９を介してデータＤｏｕｔを外部に出力する。また、データ書込み時には、入出力バッファ９は外部から入力されるデータＤｉｎを増幅してデータラッチ８に入力するとともに、データラッチ８は制御回路２０にこの入力データＤｉｎを送る。
【００２８】
制御回路２０は外部から制御信号を受け、データ読出し／書込みなどの各動作時において、高電圧発生回路５、基準電流発生回路６、データラッチ８等の各部を制御する。なお、図示しないが、電源電圧Ｖｃｃが周辺回路の各部に供給されている。
【００２９】
図４（Ａ）は、セルトランジスタ１１のデータ書込み方法を示す。書込み時には、各フローティングゲートＦＧ１，ＦＧ２には、独立して電子が注入される。例えば、アドレス信号により選択されたセルトランジスタ１１のフローティングゲートＦＧ２に電子を注入するには、高電圧発生回路５によりコラムデコーダ３を介して拡散領域１４ｂに例えば５Ｖのドレイン電圧Ｖｄが印加され、拡散領域１４ａが接地されるとともに、ロウデコーダ４を介してコントロールゲートＣＧに例えば７Ｖのゲート電圧Ｖｇが印加される。このとき、拡散領域１４ａはソース、拡散領域１４ｂはドレインとなる。
【００３０】
正のゲート電圧Ｖｇにより凸部１２ａの頂面１２ｃの表層に反転層が生じ、側面１２ｂ、頂面１２ｃの各表層に沿ってソースからドレインへ電子の通り道となるチャネルＣＨが形成される。ソース側から流れ出た電子は、同図中の２つの経路Ｒ１，Ｒ２に分岐する。経路Ｒ１では、一部の電子がソース・ドレイン間の電位差で加速され、エネルギーを得て運動量の大きなホットエレクトロンとなる。ホットエレクトロンとなった電子は、トンネル絶縁膜１５ａのポテンシャル障壁を乗り越えてフローティングゲートＦＧ２に注入される。経路Ｒ２では、フォノンや不純物等との散乱によりエネルギーを損失し、ホットエレクトロンとなり得なかった電子がドレインに流れる。経路Ｒ１のホットエレクトロンとなった電子は、その走行方向に垂直なトンネル絶縁膜１５ａを介してフローティングゲートＦＧ２に注入されるので、書込み効率がよい。なお、上記とは逆に、拡散領域１４ａをドレイン、拡散領域１４ｂをソースとすることで、フローティングゲートＦＧ１に電子が注入される。
【００３１】
図４（Ｂ）は、セルトランジスタ１１のデータ読出し方法を示す。読出しは、各フローティングゲートＦＧ１，ＦＧ２について独立に行われる。例えば、アドレス信号により選択されたセルトランジスタ１１のフローティングゲートＦＧ２の電子状態を判定するには、拡散領域１４ａに例えば１．２Ｖのドレイン電圧Ｖｄが印加され、拡散領域１４ａが接地されるとともに、コントロールゲートＣＧに例えば５．５Ｖのゲート電圧Ｖｇが印加される。このとき、拡散領域１４ａはドレイン、拡散領域１４ｂはソースとなる。
【００３２】
ソースから流れ出た電子は、上記印加電圧によって形成されたチャネルＣＨを通ってドレインへ流れる。この電子によるドレイン電流（読出し電流）Ｉｄは、ソース側のフローティングゲートＦＧ２の電荷量によって強く変調されるが、ドレイン側のフローティングゲートＦＧ１の電荷量による変調は小さく無視することができる。すなわち、フローティングゲートＦＧ１の電子状態に依らず、フローティングゲートＦＧ２に電子が注入されている場合には、読出し電流Ｉｄは変調を受けて、基準電流発生回路６が発生する基準電流Ｉｒより小さくなり（Ｉｄ＜Ｉｒ）、センスアンプ７によりデータＤｏｕｔは“０”と判定される。また、フローティングゲートＦＧ１の電子状態に依らず、フローティングゲートＦＧ２に電子が注入されていない場合には、読出し電流Ｉｄは基準電流Ｉｒより大きくなり（Ｉｄ＞Ｉｒ）、センスアンプ７によりデータＤｏｕｔは“１”と判定される。なお、上記とは逆に、拡散領域１４ａをソース、拡散領域１４ｂをドレインとすることで、フローティングゲートＦＧ１のデータＤｏｕｔを判定することができる。
【００３３】
図５は、セルトランジスタ１１のデータ消去方法を示す。消去時には、２つのフローティングゲートＦＧ１，ＦＧ２に注入された電子が同時に放出される。また、この消去は、メモリセルアレイ１０内の全てのセルトランジスタ１１が一括して同時に行われる。まず、過消去を防止するためにフローティングゲートＦＧ１，ＦＧ２の双方をデータが書き込まれた状態にしてから、全てのビット線ＢＬ（すなわち拡散領域１４ａ，１４ｂ）及びシリコン基板１３は接地され、全てのワード線ＷＬ（すなわちコントロールゲートＣＧ）は高電圧発生回路５によって例えば１２Ｖのゲート電圧Ｖｇが印加される。この電圧印加により、フローティングゲートＦＧ１，ＦＧ２に蓄積されている電子はＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ） トンネル効果によってインターポリ絶縁膜１５ｂを通過し、コントロールゲートＣＧへと放出される。
【００３４】
こうして、セルトランジスタ１１には、２ビットのデータ“（０，０），（０，１），（１，０），（１，１）”のいずれかを書込み、読出し、消去することができる。なお、ここで用いたＬ字形のフローティングゲートＦＧ１，ＦＧ２は、その形状からいわゆる容量の結合比が小さいので、読出し電流Ｉｄのウィンドウが大きくなり、読出し速度が速くなることや、消去時のゲート電圧Ｖｄが比較的小さくて済むという利点がある。
【００３５】
図６〜図１７は、以上のように構成されたセルトランジスタ１１からなるメモリセルアレイ１０の製造方法を示す。これらの図は、図１中のＡ−Ａ線に沿う断面図である。図６（Ａ）において、ｐ型不純物（例えばボロンＢ）が導入され、不純物濃度約１×１０１６ｃｍ−３を有するシリコン基板１３を準備する。図６（Ｂ）において、シリコン基板１３の表面上に、膜厚が約１０ｎｍ程度のシリコン酸化膜３１、膜厚が約２０ｎｍ程度のシリコン窒化膜３２、膜厚が約１０ｎｍ程度のシリコン酸化膜３３、膜厚が約７０ｎｍ程度のシリコン窒化膜３４を積層する。これらの膜は絶縁膜であり、化学的気相成長（ＣＶＤ）法により形成される。また、シリコン酸化膜３３は犠牲酸化膜、シリコン窒化膜３４は後の工程で不純物をイオン注入する際のストッパである。
【００３６】
シリコン窒化膜３４上に図示しないフォトレジストを塗布し、露光・現像することにより、図示しない帯状の開口を形成する。この開口をエッチングマスクとして用い、シリコン窒化膜３４、シリコン酸化膜３３、シリコン窒化膜３２、シリコン酸化膜３１、及びシリコン基板１３を異方性エッチングによりエッチングする。これにより図７（Ａ）におけるトレンチ（溝）３５が掘られ、凸部１２ａが形成される。トレンチ３５は、セルトランジスタ１１のソース・ドレイン形成領域に掘られる。エッチングされたシリコン基板１３の深さ（すなわち凸部１２ａの高さ）は約３０ｎｍ程度であり、隣接するトレンチ３５の間隔（すなわち凸部１２ａの幅）は約９０ｎｍ程度である。また、トレンチ３５の幅は約１３５ｎｍ程度である。
【００３７】
図７（Ｂ）において、露出面全体を覆うように膜厚が約２５ｎｍのシリコン酸化膜３６をＣＶＤ法により積層する。そして、積層されたシリコン酸化膜３６を厚み方向に異方性エッチングを行い、凸部１２ａの各側面１２ｂに積層された部分を残し、図８（Ａ）におけるサイドウォール３６ｂを形成する。
【００３８】
図８（Ｂ）において、シリコン窒化膜３４及びサイドウォール３６ｂをマスクとして、隣接する２つの凸部１２ａに挟まれたトレンチ３５部分のシリコン基板１３表面にｎ型不純物（例えばヒ素Ａｓ）をイオン注入し、約３×１０１５ｃｍ−３の不純物濃度を有するｎ＋ 型の拡散領域１４ａ，１４ｂを形成する。なお、このイオン注入により、多数の格子間シリコンがシリコン基板１３中に生成される。
【００３９】
図９（Ａ）において、サイドウォール３６ｂをエッチングによって除去する。そして、図９（Ｂ）において、シリコン酸化膜３１，３３及びシリコン窒化膜３２，３４をマスクとして、斜め方向から凸部１２ａの各側面１２ｂにｎ型不純物（例えばヒ素Ａｓ）をイオン注入し、約２×１０１２ｃｍ−３の不純物濃度を有するｎ型領域１７を各側面１２ｂの表層に形成する。このとき、シリコン基板１３の法線ｎ０を、イオンの入射方向ｎ１に対して相対的に約＋３０°角度をなすように傾けてイオン注入を行い、また、イオンの入射方向ｎ１に対して相対的に約−３０°角度をなすように傾けてイオン注入を行う。その後、例えば７００℃の高温で熱処理（アニール）を行ない、図８（Ｂ）の工程でシリコン基板１３中に生成に生成された格子間シリコンを低減させてシリコン結晶を回復させるとともに、イオン注入された不純物原子のシリコン原子との置き換え、拡散領域１４ａ，１４ｂを活性化させる。
【００４０】
次に、図１０（Ａ）において、シリコン酸化膜３１，３３及びシリコン窒化膜３２，３４をマスクとし、シリコン基板１３の法線ｎ０を、イオンの入射方向ｎ２に対して相対的に約＋４５°の角度をなすように傾けてｐ型不純物（例えばボロンＢ）のイオン注入を行う。また、イオンの入射方向ｎ２に対して相対的に約−４５°の角度をなすように傾けてイオン注入を行う。これにより、シリコン基板１３内の凸部１２ａ下でかつ拡散領域１４ａ，１４ｂの間となる領域にｐ型不純物が高濃度に注入される。ここで、図１８（Ａ）は、シリコン基板１３に対して＋４５°の角度でイオン注入する様子を示し、図１８（Ｂ）は、続いて行う−４５°の角度でのイオン注入の様子を示す。
【００４１】
このイオン注入の後、再度、例えば７００℃の高温で熱処理を行う。図９（Ｂ）の工程後の熱処理によりシリコン基板１３中の格子間シリコンは既に十分低減されているため、注入された不純物（ボロンＢ）が当該熱処理によって増速拡散し再分布することは抑制される。すなわち、不純物は注入された領域から再分布せず、高濃度領域１６は図１０（Ｂ）に示すように拡散領域１４ａ，１４ｂ間を直線的に結ぶ所望の領域に形成される。また、高濃度領域１６は、図１８に示したようにイオン注入を行った位置にそのまま形成されるので、トレンチ３５の深さに対してほぼセルフアラインする。高濃度領域１６は、約１×１０１８ｃｍ−３の不純物濃度を有し、前述したソース・ドレイン間の直接的なパンチスルーを防止するように働くこととなる。
【００４２】
図１１（Ａ）において、凸部１２ａの各側面１２ｂ及び拡散領域１４ａ，１４ｂの表面に、膜厚が８ｎｍ程度のトンネル絶縁膜１５ａをプラズマ酸化法によって形成する。そして、図１１（Ｂ）において、導電性を有し、膜厚が２０ｎｍ程度のポリシリコン膜３７をトンネル絶縁膜１５ａを覆うように露出面上全体に形成する。
【００４３】
図１２（Ａ）において、ポリシリコン膜３７上にシリコン窒化膜３８を積層する。次に、図１２（Ｂ）において、シリコン窒化膜３８を異方エッチングして、トレンチ３５底部の中央部にあるポリシリコン膜３７を露出させる。図１３（Ａ）において、底部に露出したポリシリコン膜３７を異方エッチングして除去してトンネル絶縁膜１５ａを露出させる。このとき、ポリシリコン膜３７は凸部１２ａの両側に一対となるように分断され、ポリシリコン片３７ａ，３７ｂとなる。この後、熱酸化を行い、図１３（Ｂ）に示すように、露出したトンネル絶縁膜１５ａ上にシリコン酸化膜３９ａを積層し、また、ポリシリコン片３７ａ，３７ｂの露出部上にシリコン酸化膜３９ｂを積層する。
【００４４】
図１４（Ａ）において、シリコン窒化膜３４，３８をエッチングにより除去する。そして、図１４（Ｂ）において、シリコン酸化膜４０をＣＶＤ法により積層して、ポリシリコン片３７ａ，３７ｂの間の空間を絶縁体で埋めるようにする。これにより、ポリシリコン片３７ａ，３７ｂはそれぞれ電気的に分離される。図１５（Ａ）において、積層されたシリコン酸化膜４０のうち余分な部分を除去するためにまず、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ） 法により、シリコン酸化膜４０を研磨し表面を平坦化する。この研磨は、シリコン酸化膜３３が露出するまで行う。
【００４５】
図１５（Ｂ）において、露出したシリコン酸化膜３３，４０に対し、シリコン酸化膜３３が除去されてシリコン窒化膜３２が露出する深さまでエッチングを行う。そして、図１６（Ａ）において、表面から突出したポリシリコン片３７ａ，３７ｂの端部をＣＭＰ法によって研磨して除去し、表面を平坦化する。こうしてポリシリコン片３７ａ，３７ｂが成形され、フローティングゲートＦＧ１，ＦＧ２が出来上がる。
【００４６】
図１６（Ｂ）において、露出面全体に、膜厚が約１２ｎｍのシリコン酸化膜４１を積層し、この膜をプラズマ酸化する。ここで、シリコン酸化膜４１のフローティングゲートＦＧ１，ＦＧ２の表面に積載された部分は、インターポリ絶縁膜１５ｂとなり、シリコン酸化膜４１のシリコン窒化膜３２上に積載された部分は、シリコン窒化膜３２、シリコン酸化膜３１と一体となってゲート絶縁膜１５ｃとなる。
【００４７】
図１７において、シリコン酸化膜４１の上にポリシリコンを積載し、ロウ方向に一体化してなるコントロールゲートＣＧを形成する。こうして、メモリセルアレイ１０が完成する。シリコン基板１３中のｐ型不純物濃度は、同図中に示した不純物濃度プロファイルｔ１のように、ソース・ドレイン間を結ぶ経路ｒ付近で最も高くなり、頂面１２ｃ付近では低下している。このような不純物プロファイルｔ１であると、チャネルＣＨはｎ型領域１７を介して頂面１２ｃの表層に形成され、ソース・ドレイン間を直線的に結ぶ経路ｒ付近でのパンチスルーが防止される。また、製造時の諸条件により、不純物プロファイルｔ２に示すように、頂面１２ｃ付近のｐ型不純物濃度が経路ｒ付近と同等若しくは若干高くなったとしても、ｎ型領域１７の効果により頂面１２ｃの表層にチャネルＣＨが形成される。ただし、上記製造方法では不純物の再分布が抑制されるため、頂面１２ｃ付近でｐ型不純物濃度が極端に高くなることはない。
【００４８】
なお、頂面１２ｃ付近のｐ型不純物濃度を効果的に下げるためには、図１９（Ａ）に示すように、上記図６（Ａ）の工程において、ｐ型のシリコン基板１３の表層にｎ型不純物（例えばヒ素Ａｓ）を浅くイオン注入し、予めｎ型のチャネルドープ層４２を形成しておけばよい。その後、同様に図６（Ｂ）〜図１６（Ｂ）の工程を経ることによって、図１９（Ｂ）に示すメモリセルアレイ１０が完成する。
【００４９】
また、周辺回路部分は、ＣＭＯＳトランジスタによって回路構成され、上記のメモリセルアレイ１０の製造工程と両立して製造することができる。
【００５０】
また、本実施形態では、シリコン基板１３の導電型（一導電型）をｐ型、拡散領域１４ａ，１４ｂの導電型（反対導電型）をｎ型として、セルトランジスタ１１をｎ型ＭＯＳトランジスタとしたが、これに代えて、シリコン基板１３の導電型（一導電型）をｎ型とし、拡散領域１４ａ，１４ｂの導電型（反対導電型）をｐ型として、セルトランジスタ１１をｐ型ＭＯＳトランジスタとしてもよい。
【発明の効果】
以上のように、本発明によれば、凸部の頂面上に積層された絶縁膜をマスクとし、一導電型半導体基板に斜交するように一導電型不純物を注入するようにして拡散領域の間に一導電不純物の高濃度領域を形成するようにしたので、高濃度領域は、溝の深さばらつきにより位置ずれを起こすことなく、溝の深さに対してほぼセルフアラインするように形成される。
【００５１】
また、この一導電型不純物の注入前に熱処理を行い、その前の工程において発生された格子間シリコンを低減させるようにしたので、上記高濃度領域の不純物の再分布を抑制することができ、高濃度領域を精度良く拡散領域の間に形成することができる。これにより、高濃度領域はセルトランジスタのソース・ドレイン間のパンチスルーを防止できることのほか、閾値の変動も抑えられるので、半導体記憶装置のデータ読出し／書込み等の動作に関する信頼性が向上する。
【図面の簡単な説明】
【図１】メモリセルアレイの構成を示す平面図である。
【図２】メモリセルアレイの構成を示す断面図である。
【図３】周辺回路を含む電気的構成を示すブロック図である。
【図４】（Ａ）は、セルトランジスタの書込み動作を説明する図である。（Ｂ）は、セルトランジスタの読出し動作を説明する図である。
【図５】セルトランジスタの消去動作を説明する図である。
【図６】メモリセルアレイの製造方法を示す断面図（その１）である。
【図７】メモリセルアレイの製造方法を示す断面図（その２）である。
【図８】メモリセルアレイの製造方法を示す断面図（その３）である。
【図９】メモリセルアレイの製造方法を示す断面図（その４）である。
【図１０】メモリセルアレイの製造方法を示す断面図（その５）である。
【図１１】メモリセルアレイの製造方法を示す断面図（その６）である。
【図１２】メモリセルアレイの製造方法を示す断面図（その７）である。
【図１３】メモリセルアレイの製造方法を示す断面図（その８）である。
【図１４】メモリセルアレイの製造方法を示す断面図（その９）である。
【図１５】メモリセルアレイの製造方法を示す断面図（その１０）である。
【図１６】メモリセルアレイの製造方法を示す断面図（その１１）である。
【図１７】メモリセルアレイの製造方法を示す断面図（その１２）である。
【図１８】図１０（Ａ）のイオン注入の様子を示す図である。
【図１９】メモリセルアレイの別の製造方法を示す断面図である。
【図２０】従来のセルトランジスタの構成を示す断面図である。
【図２１】従来のメモリセルアレイの製造方法を示す断面図（その１）である。
【図２２】従来のメモリセルアレイの製造方法を示す断面図（その２）である。
【図２３】従来の製造方法で製造されたセルトランジスタのシリコン基板内の不純物濃度プロファイルを説明する図である。
【符号の説明】
１０ メモリセルアレイ
１１ セルトランジスタ
１２ａ 凸部
１２ｂ 側面
１２ｃ 頂面
１３ シリコン基板
１４ａ，１４ｂ 拡散領域
１５ａ トンネル絶縁膜
１５ｂ インターポリ絶縁膜
１５ｃ ゲート絶縁膜
１６ 高濃度領域
１７ ｎ型領域
３１，３３，３６，３９ａ，３９ｂ，４０，４１ シリコン酸化膜
３２，３４，３８ シリコン窒化膜
３５ トレンチ
３６ｂ サイドウォール
３７ ポリシリコン膜
３７ａ，３７ｂ ポリシリコン片
ＣＧ コントロールゲート
ＦＧ，ＦＧ１，ＦＧ２ フローティングゲート
【発明の属する技術分野】
本発明は、半導体記憶装置の製造方法に関し、さらに詳しくは多値トランジスタを用いた半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
フラッシュメモリ等の不揮発性半導体記憶装置は、携帯電話機等に搭載されて現在広く普及している。近年の携帯電話機等の電子機器の小型化、情報記憶の大規模化にともなって、不揮発性半導体記憶装置の小型化、或いはその記憶容量の大容量化を図るため、１つのセルトランジスタに２ビット以上のデータを書込む多値化技術が注目されている。本出願人はこの事情を鑑み、電気的に孤立した一対のフローティングゲートを有するセルトランジスタに２ビット（４値）のデータを記憶することができる半導体記憶装置を多数提案している（例えば特許文献１参照）。
【０００３】
図２０は、特許文献１で開示されているＬ字型のフローティングゲート構造を有するセルトランジスタ１１１の断面を示す。セルトランジスタ１１１は、一対のフローティングゲートＦＧ１，ＦＧ２を備えたｎ型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） トランジスタの構造を採っている。このセルトランジスタ１１１は、凸部１１２ａが形成されたｐ型のシリコン基板１１３と、凸部１１２ａの上に形成されたゲート絶縁膜１１５ｃと、シリコン基板１１３中の表面に形成された一対の拡散領域１１４ａ，１１４ｂと、凸部１１２ａの側面１１２ｂと拡散領域１１４ａ，１１４ｂとを覆うトンネル絶縁膜１１５ａと、トンネル絶縁膜１１５ａを介して凸部１１２ａの側面１１２ｂと拡散領域１１４ａ，１１４ｂとに対向する一対のフローティングゲートＦＧ１，ＦＧ２と、フローティングゲートＦＧ１，ＦＧ２の上に形成されたインターポリ絶縁膜１１５ｂと、インターポリ絶縁膜１１５ｂを介してフローティングゲートＦＧ１，ＦＧ２と対向し、かつゲート絶縁膜１１５ｃを介して凸部１１２ａと対向するコントロールゲートＣＧとを有する。
【０００４】
このように構成されたセルトランジスタ１１１には、一対のフローティングゲートＦＧ１，ＦＧ２の各々に、電子が蓄積されているか否かという２つの電子状態を用いて、各１ビット、合計２ビットのデータが記憶される。各フローティングゲートＦＧ１，ＦＧ２において、電子が蓄積されている状態は書き込み状態（データ“０”）、電子が蓄積されていない状態は消去状態（データ“１”）として扱われ、その結果、セルトランジスタ１１１はそれらの組み合わせにより、（ＦＧ１，ＦＧ２）＝（０，０），（０，１），（１，０），（１，１）の４つ電子状態のいずれかを呈する。
【０００５】
フローティングゲートＦＧ１に格納された上記のデータを判定する（読み出す）際には、一方の拡散領域１１４ａがソースとして接地され、他方の拡散領域１１４ｂがドレインとして例えば１．２Ｖの電位が与えられる。また、コントロールゲートＣＧに例えば５．５Ｖの電位が与えられる。このとき、凸部１１２ａの頂面１１２ｃの表層に反転層が生じ、一方の側面１１２ｂ→頂面１１２ｃ→他方の側面１１２ｂの各表層に沿ってソースからドレインへ電子の通り道となるチャネルＣＨが形成される。このチャネルＣＨ内を移動する電子量を表すドレイン電流（読出し電流）は、ソース側のフローティングゲートＦＧ１の電荷量によって強く変調されるが、他方のドレイン側のフローティングゲートＦＧ２の電荷量による変調は小さく無視することができる。フローティングゲートＦＧ１の電荷量に依存した読出し電流が所定の基準電流と比較されることで、フローティングゲートＦＧ１のデータが判定される。すなわち、データ“０”の場合には読出し電流は基準電流より小さくなり、データ“１”の場合には読出し電流は基準電流より大きくなる。以上とは逆に拡散領域１１４ｂをソース、拡散領域１１４ａをドレインとすれば、フローティングゲートＦＧ２に格納されたデータを判定することができる。
【０００６】
フローティングゲートＦＧ１，ＦＧ２に格納されたデータを確実に読み出すためには、ソースからドレインへの電子の移動が、前述の側面１１２ｂと頂面１１２ｃの各表層を通るチャネルＣＨ内に制限される必要がある。すなわち、読み出し電流は、側面１１２ｂの表層においてフローティングゲートＦＧ１又はＦＧ２から変調を受けること、及び頂面１１２ｃの表層においてコントロールゲートＣＧの電位で導通／非導通が制御されることが必要である。従って、もしソースからドレインへ直接電界が及び、ソース・ドレイン間を直線的に結んだ経路ｒ付近に電流が流れる（いわゆるパンチスルーが生じる）と、このセルトランジスタ１１１を制御することができず、データの読み出しが不確定になることのほか、他の非選択のセルトランジスタ１１１にも影響を及ぼすこととなる。また、詳細は割愛するが、このパンチスルーはデータの書込みの際にも同様に問題となる。
【０００７】
このため、同図中に示した不純物濃度プロファイルのように、シリコン基板１１３のｐ型不純物濃度を凸部１１２ａの頂面１１２ｃから深さ方向に増加させ、ソース・ドレイン間を結ぶ経路ｒ付近でｐ型の不純物濃度が最も高くなるようにして、パンチスルーを阻止するといった工夫がなされている。このようにして構成されるセルトランジスタ１１１の製造方法の主要な工程を簡単に説明する。
【０００８】
図２１（Ａ）において、ｐ型シリコン基板１１３の表面にはシリコン酸化膜１２０が積層されている。この状態で、ＢＦ２ が浅い位置にイオン注入されてｐ− 層が形成され、ボロンが深い位置に形成されてｐ＋ 層が形成される。シリコン酸化膜１２０がエッチングにより除去された後、図２１（Ｂ）において、シリコン基板１１３の表面上に、順にシリコン酸化膜１３１、シリコン窒化膜１３２、シリコン酸化膜１３３、シリコン窒化膜１３４を積層する。シリコン酸化膜１３１とシリコン窒化膜１３２とはゲート絶縁膜１１５ｃの一部を構成する。シリコン酸化膜１３３は犠牲酸化膜であり、シリコン窒化膜１３４は後のイオン注入の際のストッパである。この状態で、図示しないレジストマスクが形成され、異方性エッチングによりトレンチ１３５が掘られる。
【０００９】
次に、露出面全体にシリコン酸化膜が形成された後、異方性エッチングが行われ、図２２（Ａ）におけるサイドウォール１３６が形成される。この状態で、ヒ素がイオン注入され、トレンチ１３５の底部にｎ＋ 型の拡散領域１１４ａ，１１４ｂが形成される。そして、サイドウォール１３６を除去した後、図２２（Ｂ）において、凸部１１２ａの側面１１２ｂにヒ素をイオン注入し、ｎ型領域１１７を形成する。これらのイオン注入により、シリコン基板１１３内におけるイオンの通過した部分のシリコン単結晶が破壊れてしまう。このため、この状態において高温で熱処理（アニール）が行われ、破壊されたシリコン結晶の回復と、イオン注入された不純物の活性化とが図られる。
【００１０】
その後、然るべき製造工程を経て、トンネル絶縁膜１１５ａ、インターポリ絶縁膜１１５ｂ、フローティングゲートＦＧ１，ＦＧ２、コントロールゲートＣＧなどが形成され、セルトランジスタ１１１が完成する。このように、図２２（Ａ）においてボロンのイオン注入で形成されたｐ＋ 層（高濃度領域）を用いてソース・ドレインとなる拡散領域１１４ａ，１１４ｂの間のパンチスルーを阻止しようとしていた。
【００１１】
【特許文献１】
特願２００３−００１１８９
【００１２】
【発明が解決しようとする課題】
しかしながら、上記の製造方法では、図２２（Ａ）のイオン注入によるシリコン結晶の破壊により多数生成される格子間シリコン（シリコン単結晶格子間に入り込んだシリコン原子）が、図２２（Ｂ）後の熱処理によって拡散し、拡散領域１１４ａ，１１４ｂ間のｐ＋ 層に含有される不純物の再分布が増速されるので、熱処理前と比べてシリコン基板１１３内の不純物濃度プロファイルが大きく変化する。これにより、例えば図２３に示すように熱処理後に凸部１１２ａの頂面１１２ｃ付近の濃度が高くなるので、頂面１１２ｃ付近にチャネルＣＨが形成されにくく、経路ｒ付近でのパンチスルーが発生しやすくなる。また、これにより、セルトランジスタ１１１の閾値は上昇をきたす。従って、セルトランジスタ１１１のデータ読出し／書込み等に関する信頼性が損なわれることとなる。
【００１３】
さらに、ｐ＋ 層は、形成されるトレンチ１３５の深さのばらつきにより、拡散領域１１４ａ，１１４ｂの形成位置と相対的にずれてしまうことがあるため、たとえ不純物の再分布が起こらなくとも、高濃度領域が拡散領域１１４ａ，１１４ｂ間から位置ずれを起こし、パンチスルーを防止できなくなるといった問題が生じる。
【００１４】
本発明は、上記問題点を考慮してなされたものであり、セルトランジスタにおけるソース・ドレイン間のパンチスルーを防止する不純物の高濃度領域（パンチスルーストッパ）を精度良く形成することのできる半導体記憶装置の製造方法を提供するものである。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体記憶装置の製造方法は、（ａ）表面に絶縁膜が積層された一導電型半導体基板に複数の溝を掘り、対向する一対の側面を有し頂面上に前記絶縁膜が残存した凸部を複数形成する工程と、（ｂ）前記各溝の底部に反対導電型の不純物を注入することにより、各底部に拡散領域を形成する工程と、（ｃ）前記絶縁膜をマスクとし、前記半導体基板に対してその斜め方向から反対導電型の不純物を注入することにより、前記凸部の両側面の表層に反対導電型領域を形成する工程と、（ｄ）前記絶縁膜をマスクとし、前記半導体基板に対してその斜め方向から一導電型の不純物を注入することにより、隣接する２つの前記拡散領域の間に一導電型不純物の高濃度領域を形成する工程と、（ｅ）前記凸部の両側面と前記拡散領域とを覆うようにトンネル絶縁膜を形成する工程と、（ｆ）前記トンネル絶縁膜を介して前記凸部の側面及び前記拡散領域に対向するように前記凸部の両側に一対のフローティングゲートを形成する工程と、（ｇ）前記フローティングゲート上にインターポリ絶縁膜を形成し、該インターポリ絶縁膜上にコントロールゲートを形成する工程とを有することを特徴とするものである。
【００１６】
なお、前記（ｃ）の工程の後に熱処理を行い、前記（ｂ）及び（ｃ）の工程の不純物注入によって生成された格子間シリコンを低減させることが好ましい。
【００１７】
また、前記（ｆ）の工程において形成される前記フローティングゲートの断面形状はＬ字形であることが好ましい。
【００１８】
【発明の実施の形態】
図１において、メモリセルアレイ１０は、図中縦方向に延在する拡散領域からなる複数のビット線ＢＬと、これに交差するように横方向に延在するポリシリコンからなる複数のワード線ＷＬとによってＶＧＡ（Ｖｉｒｔｕａｌ Ｇｒｏｕｎｄ Ａｒｒａｙ）方式で構成されており、ビット線ＢＬとワード線ＷＬが交差する部分に２つずつフローティングゲートＦＧが配置されている。図中の円で囲った領域は、メモリセルアレイ１０内に形成される複数のセルトランジスタ１１のうちから１つを示している。
【００１９】
図２は、図１中のＡ−Ａ線に沿うセルトランジスタ１１の断面図を示す。シリコンに一導電型としてｐ型の不純物（例えばボロンＢ）が導入されてなるシリコン基板（半導体基板）１３には凸部１２ａが形成されている。凸部１２ａは、対向する一対の側面１２ｂと頂面１２ｃとを有する。この凸部１２ａを挟むシリコン基板１３の表面には、反対導電型としてｎ型の不純物（例えばヒ素Ａｓ）が導入されてなる一対の拡散領域１４ａ，１４ｂが形成されている。トンネル絶縁膜１５ａは、シリコン酸化膜からなり、凸部１２ａの側面１２ｂと拡散領域１４ａ，１４ｂとを覆う。このトンネル絶縁膜１５ａを介して凸部１２ａの側面１２ｂと拡散領域１４ａ，１４ｂとに対向するように一対のフローティングゲートＦＧ１，ＦＧ２が設けられている。このフローティングゲートＦＧ１，ＦＧ２上には、シリコン酸化膜からなるインターポリ絶縁膜１５ｂが形成されている。また、凸部１２ａの頂面１２ｃ上にシリコン窒化膜とシリコン酸化膜とが積層されてなるゲート絶縁膜１５ｃが形成されている。さらに、インターポリ絶縁膜１５ｂを介してフローティングゲートＦＧ１，ＦＧ２と対向し、かつゲート絶縁膜１５ｃを介して凸部１２ａの頂面１２ｃと対向するようにポリシリコンからなるコントロールゲートＣＧが形成されている。
【００２０】
各フローティングゲートＦＧ１，ＦＧ２の断面形状はＬ字形であり、インターポリ絶縁膜１５ｂを介してコントロールゲートＣＧに対向するＬ字形の頂部の面積は、トンネル絶縁膜１５ａを介して凸部１２ａの側面１２ｂに対向するＬ字形の側部の面積や、トンネル絶縁膜１５ａを介して拡散領域１４ａ，１４ｂに対向するＬ字形の底部の面積より小さい。なお、フローティングゲートＦＧ１，ＦＧ２の断面形状はこれに限られず、四角形や扇形としてもよい。
【００２１】
コントロールゲートＣＧは、メモリセルアレイ１０のワード線ＷＬを構成する。また、拡散領域１４ａ，１４ｂは、メモリセルアレイ１０のビット線ＢＬを構成し、各セルトランジスタ１１において一対のソース・ドレインとして機能するとともに、ロウ方向に隣接する２つのセルトランジスタ１１の間で共有されている。このソース・ドレインは電圧設定の変更により相互に切り替え可能である。
【００２２】
ｐ型のシリコン基板１３内には、ｐ＋ 型の高濃度領域１６が設けられている。この高濃度領域１６は、ソース・ドレインとして機能する一対の拡散領域１４ａ，１４ｂを直線的に結んだ領域にｐ型不純物（例えばボロンＢ）が高濃度に導入されてなり、およそ１×１０１８ｃｍ−３の不純物濃度を有する。シリコン基板１３内の他の部分は高濃度領域１６より不純物濃度は低く、凸部１２ａの頂面１２ｃ近傍の不純物濃度ではおよそ６×１０１７ｃｍ−３である。これにより、データ読出し／書込み時において電子がソースからドレインへ直進するように流れる、いわゆるパンチスルーが防止される。
【００２３】
また、凸部１２ａの各側面１２ｂの表層には、ｎ型不純物（例えばヒ素Ａｓ）が導入されたｎ型領域１７が形成されているので、コントロールゲートＣＧに電位が与えられ、凸部１２ａの頂面１２ｃに反転層が生じると、一方の側面１２ｂ→頂面１２ｃ→他方の側面１２ｂの各表層に沿って電子の通り道となるチャネルＣＨが形成される。
【００２４】
図３は、メモリセルアレイ１０の周辺回路を含む構成を示す。入力されたアドレス信号を増幅するアドレスバッファ２と、アドレスバッファ２から出力されるコラムアドレス信号Ｃａに基づいてビット線ＢＬを選択するコラムデコーダ３と、アドレスバッファ２から出力されるロウアドレス信号Ｒａに基づいてワード線ＷＬを選択するロウデコーダ４は、協働してメモリセルアレイ１０内の所望のセルトランジスタ１１を選択する。
【００２５】
高電圧発生回路５は、データ書込み時や消去時において高電圧を発生し、コラムデコーダ３を介してドレインとなる所望のビット線ＢＬにドレイン電位Ｖｄを印加するとともに、ロウデコーダ４を介して所望のワード線ＷＬにゲート電位Ｖｇを印加する。また、高電圧発生回路５は、基準電流発生回路６にも高電圧を供給する。
【００２６】
センスアンプ７は、データ読出し時にビット線（ドレイン）から流れ出た読出し電流Ｉｄと、基準電流発生回路６から流れ出た基準電流Ｉｒとを検出して比較する回路であって、比較結果は“０”または“１”のデータＤｏｕｔとして出力され、データラッチ８に入力される。なお、基準電流Ｉｒは、データ“０”と“１”の間の電流量をとるように設定される。
【００２７】
データラッチ８は、入力されたデータＤｏｕｔを保持し、入出力バッファ９を介してデータＤｏｕｔを外部に出力する。また、データ書込み時には、入出力バッファ９は外部から入力されるデータＤｉｎを増幅してデータラッチ８に入力するとともに、データラッチ８は制御回路２０にこの入力データＤｉｎを送る。
【００２８】
制御回路２０は外部から制御信号を受け、データ読出し／書込みなどの各動作時において、高電圧発生回路５、基準電流発生回路６、データラッチ８等の各部を制御する。なお、図示しないが、電源電圧Ｖｃｃが周辺回路の各部に供給されている。
【００２９】
図４（Ａ）は、セルトランジスタ１１のデータ書込み方法を示す。書込み時には、各フローティングゲートＦＧ１，ＦＧ２には、独立して電子が注入される。例えば、アドレス信号により選択されたセルトランジスタ１１のフローティングゲートＦＧ２に電子を注入するには、高電圧発生回路５によりコラムデコーダ３を介して拡散領域１４ｂに例えば５Ｖのドレイン電圧Ｖｄが印加され、拡散領域１４ａが接地されるとともに、ロウデコーダ４を介してコントロールゲートＣＧに例えば７Ｖのゲート電圧Ｖｇが印加される。このとき、拡散領域１４ａはソース、拡散領域１４ｂはドレインとなる。
【００３０】
正のゲート電圧Ｖｇにより凸部１２ａの頂面１２ｃの表層に反転層が生じ、側面１２ｂ、頂面１２ｃの各表層に沿ってソースからドレインへ電子の通り道となるチャネルＣＨが形成される。ソース側から流れ出た電子は、同図中の２つの経路Ｒ１，Ｒ２に分岐する。経路Ｒ１では、一部の電子がソース・ドレイン間の電位差で加速され、エネルギーを得て運動量の大きなホットエレクトロンとなる。ホットエレクトロンとなった電子は、トンネル絶縁膜１５ａのポテンシャル障壁を乗り越えてフローティングゲートＦＧ２に注入される。経路Ｒ２では、フォノンや不純物等との散乱によりエネルギーを損失し、ホットエレクトロンとなり得なかった電子がドレインに流れる。経路Ｒ１のホットエレクトロンとなった電子は、その走行方向に垂直なトンネル絶縁膜１５ａを介してフローティングゲートＦＧ２に注入されるので、書込み効率がよい。なお、上記とは逆に、拡散領域１４ａをドレイン、拡散領域１４ｂをソースとすることで、フローティングゲートＦＧ１に電子が注入される。
【００３１】
図４（Ｂ）は、セルトランジスタ１１のデータ読出し方法を示す。読出しは、各フローティングゲートＦＧ１，ＦＧ２について独立に行われる。例えば、アドレス信号により選択されたセルトランジスタ１１のフローティングゲートＦＧ２の電子状態を判定するには、拡散領域１４ａに例えば１．２Ｖのドレイン電圧Ｖｄが印加され、拡散領域１４ａが接地されるとともに、コントロールゲートＣＧに例えば５．５Ｖのゲート電圧Ｖｇが印加される。このとき、拡散領域１４ａはドレイン、拡散領域１４ｂはソースとなる。
【００３２】
ソースから流れ出た電子は、上記印加電圧によって形成されたチャネルＣＨを通ってドレインへ流れる。この電子によるドレイン電流（読出し電流）Ｉｄは、ソース側のフローティングゲートＦＧ２の電荷量によって強く変調されるが、ドレイン側のフローティングゲートＦＧ１の電荷量による変調は小さく無視することができる。すなわち、フローティングゲートＦＧ１の電子状態に依らず、フローティングゲートＦＧ２に電子が注入されている場合には、読出し電流Ｉｄは変調を受けて、基準電流発生回路６が発生する基準電流Ｉｒより小さくなり（Ｉｄ＜Ｉｒ）、センスアンプ７によりデータＤｏｕｔは“０”と判定される。また、フローティングゲートＦＧ１の電子状態に依らず、フローティングゲートＦＧ２に電子が注入されていない場合には、読出し電流Ｉｄは基準電流Ｉｒより大きくなり（Ｉｄ＞Ｉｒ）、センスアンプ７によりデータＤｏｕｔは“１”と判定される。なお、上記とは逆に、拡散領域１４ａをソース、拡散領域１４ｂをドレインとすることで、フローティングゲートＦＧ１のデータＤｏｕｔを判定することができる。
【００３３】
図５は、セルトランジスタ１１のデータ消去方法を示す。消去時には、２つのフローティングゲートＦＧ１，ＦＧ２に注入された電子が同時に放出される。また、この消去は、メモリセルアレイ１０内の全てのセルトランジスタ１１が一括して同時に行われる。まず、過消去を防止するためにフローティングゲートＦＧ１，ＦＧ２の双方をデータが書き込まれた状態にしてから、全てのビット線ＢＬ（すなわち拡散領域１４ａ，１４ｂ）及びシリコン基板１３は接地され、全てのワード線ＷＬ（すなわちコントロールゲートＣＧ）は高電圧発生回路５によって例えば１２Ｖのゲート電圧Ｖｇが印加される。この電圧印加により、フローティングゲートＦＧ１，ＦＧ２に蓄積されている電子はＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ） トンネル効果によってインターポリ絶縁膜１５ｂを通過し、コントロールゲートＣＧへと放出される。
【００３４】
こうして、セルトランジスタ１１には、２ビットのデータ“（０，０），（０，１），（１，０），（１，１）”のいずれかを書込み、読出し、消去することができる。なお、ここで用いたＬ字形のフローティングゲートＦＧ１，ＦＧ２は、その形状からいわゆる容量の結合比が小さいので、読出し電流Ｉｄのウィンドウが大きくなり、読出し速度が速くなることや、消去時のゲート電圧Ｖｄが比較的小さくて済むという利点がある。
【００３５】
図６〜図１７は、以上のように構成されたセルトランジスタ１１からなるメモリセルアレイ１０の製造方法を示す。これらの図は、図１中のＡ−Ａ線に沿う断面図である。図６（Ａ）において、ｐ型不純物（例えばボロンＢ）が導入され、不純物濃度約１×１０１６ｃｍ−３を有するシリコン基板１３を準備する。図６（Ｂ）において、シリコン基板１３の表面上に、膜厚が約１０ｎｍ程度のシリコン酸化膜３１、膜厚が約２０ｎｍ程度のシリコン窒化膜３２、膜厚が約１０ｎｍ程度のシリコン酸化膜３３、膜厚が約７０ｎｍ程度のシリコン窒化膜３４を積層する。これらの膜は絶縁膜であり、化学的気相成長（ＣＶＤ）法により形成される。また、シリコン酸化膜３３は犠牲酸化膜、シリコン窒化膜３４は後の工程で不純物をイオン注入する際のストッパである。
【００３６】
シリコン窒化膜３４上に図示しないフォトレジストを塗布し、露光・現像することにより、図示しない帯状の開口を形成する。この開口をエッチングマスクとして用い、シリコン窒化膜３４、シリコン酸化膜３３、シリコン窒化膜３２、シリコン酸化膜３１、及びシリコン基板１３を異方性エッチングによりエッチングする。これにより図７（Ａ）におけるトレンチ（溝）３５が掘られ、凸部１２ａが形成される。トレンチ３５は、セルトランジスタ１１のソース・ドレイン形成領域に掘られる。エッチングされたシリコン基板１３の深さ（すなわち凸部１２ａの高さ）は約３０ｎｍ程度であり、隣接するトレンチ３５の間隔（すなわち凸部１２ａの幅）は約９０ｎｍ程度である。また、トレンチ３５の幅は約１３５ｎｍ程度である。
【００３７】
図７（Ｂ）において、露出面全体を覆うように膜厚が約２５ｎｍのシリコン酸化膜３６をＣＶＤ法により積層する。そして、積層されたシリコン酸化膜３６を厚み方向に異方性エッチングを行い、凸部１２ａの各側面１２ｂに積層された部分を残し、図８（Ａ）におけるサイドウォール３６ｂを形成する。
【００３８】
図８（Ｂ）において、シリコン窒化膜３４及びサイドウォール３６ｂをマスクとして、隣接する２つの凸部１２ａに挟まれたトレンチ３５部分のシリコン基板１３表面にｎ型不純物（例えばヒ素Ａｓ）をイオン注入し、約３×１０１５ｃｍ−３の不純物濃度を有するｎ＋ 型の拡散領域１４ａ，１４ｂを形成する。なお、このイオン注入により、多数の格子間シリコンがシリコン基板１３中に生成される。
【００３９】
図９（Ａ）において、サイドウォール３６ｂをエッチングによって除去する。そして、図９（Ｂ）において、シリコン酸化膜３１，３３及びシリコン窒化膜３２，３４をマスクとして、斜め方向から凸部１２ａの各側面１２ｂにｎ型不純物（例えばヒ素Ａｓ）をイオン注入し、約２×１０１２ｃｍ−３の不純物濃度を有するｎ型領域１７を各側面１２ｂの表層に形成する。このとき、シリコン基板１３の法線ｎ０を、イオンの入射方向ｎ１に対して相対的に約＋３０°角度をなすように傾けてイオン注入を行い、また、イオンの入射方向ｎ１に対して相対的に約−３０°角度をなすように傾けてイオン注入を行う。その後、例えば７００℃の高温で熱処理（アニール）を行ない、図８（Ｂ）の工程でシリコン基板１３中に生成に生成された格子間シリコンを低減させてシリコン結晶を回復させるとともに、イオン注入された不純物原子のシリコン原子との置き換え、拡散領域１４ａ，１４ｂを活性化させる。
【００４０】
次に、図１０（Ａ）において、シリコン酸化膜３１，３３及びシリコン窒化膜３２，３４をマスクとし、シリコン基板１３の法線ｎ０を、イオンの入射方向ｎ２に対して相対的に約＋４５°の角度をなすように傾けてｐ型不純物（例えばボロンＢ）のイオン注入を行う。また、イオンの入射方向ｎ２に対して相対的に約−４５°の角度をなすように傾けてイオン注入を行う。これにより、シリコン基板１３内の凸部１２ａ下でかつ拡散領域１４ａ，１４ｂの間となる領域にｐ型不純物が高濃度に注入される。ここで、図１８（Ａ）は、シリコン基板１３に対して＋４５°の角度でイオン注入する様子を示し、図１８（Ｂ）は、続いて行う−４５°の角度でのイオン注入の様子を示す。
【００４１】
このイオン注入の後、再度、例えば７００℃の高温で熱処理を行う。図９（Ｂ）の工程後の熱処理によりシリコン基板１３中の格子間シリコンは既に十分低減されているため、注入された不純物（ボロンＢ）が当該熱処理によって増速拡散し再分布することは抑制される。すなわち、不純物は注入された領域から再分布せず、高濃度領域１６は図１０（Ｂ）に示すように拡散領域１４ａ，１４ｂ間を直線的に結ぶ所望の領域に形成される。また、高濃度領域１６は、図１８に示したようにイオン注入を行った位置にそのまま形成されるので、トレンチ３５の深さに対してほぼセルフアラインする。高濃度領域１６は、約１×１０１８ｃｍ−３の不純物濃度を有し、前述したソース・ドレイン間の直接的なパンチスルーを防止するように働くこととなる。
【００４２】
図１１（Ａ）において、凸部１２ａの各側面１２ｂ及び拡散領域１４ａ，１４ｂの表面に、膜厚が８ｎｍ程度のトンネル絶縁膜１５ａをプラズマ酸化法によって形成する。そして、図１１（Ｂ）において、導電性を有し、膜厚が２０ｎｍ程度のポリシリコン膜３７をトンネル絶縁膜１５ａを覆うように露出面上全体に形成する。
【００４３】
図１２（Ａ）において、ポリシリコン膜３７上にシリコン窒化膜３８を積層する。次に、図１２（Ｂ）において、シリコン窒化膜３８を異方エッチングして、トレンチ３５底部の中央部にあるポリシリコン膜３７を露出させる。図１３（Ａ）において、底部に露出したポリシリコン膜３７を異方エッチングして除去してトンネル絶縁膜１５ａを露出させる。このとき、ポリシリコン膜３７は凸部１２ａの両側に一対となるように分断され、ポリシリコン片３７ａ，３７ｂとなる。この後、熱酸化を行い、図１３（Ｂ）に示すように、露出したトンネル絶縁膜１５ａ上にシリコン酸化膜３９ａを積層し、また、ポリシリコン片３７ａ，３７ｂの露出部上にシリコン酸化膜３９ｂを積層する。
【００４４】
図１４（Ａ）において、シリコン窒化膜３４，３８をエッチングにより除去する。そして、図１４（Ｂ）において、シリコン酸化膜４０をＣＶＤ法により積層して、ポリシリコン片３７ａ，３７ｂの間の空間を絶縁体で埋めるようにする。これにより、ポリシリコン片３７ａ，３７ｂはそれぞれ電気的に分離される。図１５（Ａ）において、積層されたシリコン酸化膜４０のうち余分な部分を除去するためにまず、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ） 法により、シリコン酸化膜４０を研磨し表面を平坦化する。この研磨は、シリコン酸化膜３３が露出するまで行う。
【００４５】
図１５（Ｂ）において、露出したシリコン酸化膜３３，４０に対し、シリコン酸化膜３３が除去されてシリコン窒化膜３２が露出する深さまでエッチングを行う。そして、図１６（Ａ）において、表面から突出したポリシリコン片３７ａ，３７ｂの端部をＣＭＰ法によって研磨して除去し、表面を平坦化する。こうしてポリシリコン片３７ａ，３７ｂが成形され、フローティングゲートＦＧ１，ＦＧ２が出来上がる。
【００４６】
図１６（Ｂ）において、露出面全体に、膜厚が約１２ｎｍのシリコン酸化膜４１を積層し、この膜をプラズマ酸化する。ここで、シリコン酸化膜４１のフローティングゲートＦＧ１，ＦＧ２の表面に積載された部分は、インターポリ絶縁膜１５ｂとなり、シリコン酸化膜４１のシリコン窒化膜３２上に積載された部分は、シリコン窒化膜３２、シリコン酸化膜３１と一体となってゲート絶縁膜１５ｃとなる。
【００４７】
図１７において、シリコン酸化膜４１の上にポリシリコンを積載し、ロウ方向に一体化してなるコントロールゲートＣＧを形成する。こうして、メモリセルアレイ１０が完成する。シリコン基板１３中のｐ型不純物濃度は、同図中に示した不純物濃度プロファイルｔ１のように、ソース・ドレイン間を結ぶ経路ｒ付近で最も高くなり、頂面１２ｃ付近では低下している。このような不純物プロファイルｔ１であると、チャネルＣＨはｎ型領域１７を介して頂面１２ｃの表層に形成され、ソース・ドレイン間を直線的に結ぶ経路ｒ付近でのパンチスルーが防止される。また、製造時の諸条件により、不純物プロファイルｔ２に示すように、頂面１２ｃ付近のｐ型不純物濃度が経路ｒ付近と同等若しくは若干高くなったとしても、ｎ型領域１７の効果により頂面１２ｃの表層にチャネルＣＨが形成される。ただし、上記製造方法では不純物の再分布が抑制されるため、頂面１２ｃ付近でｐ型不純物濃度が極端に高くなることはない。
【００４８】
なお、頂面１２ｃ付近のｐ型不純物濃度を効果的に下げるためには、図１９（Ａ）に示すように、上記図６（Ａ）の工程において、ｐ型のシリコン基板１３の表層にｎ型不純物（例えばヒ素Ａｓ）を浅くイオン注入し、予めｎ型のチャネルドープ層４２を形成しておけばよい。その後、同様に図６（Ｂ）〜図１６（Ｂ）の工程を経ることによって、図１９（Ｂ）に示すメモリセルアレイ１０が完成する。
【００４９】
また、周辺回路部分は、ＣＭＯＳトランジスタによって回路構成され、上記のメモリセルアレイ１０の製造工程と両立して製造することができる。
【００５０】
また、本実施形態では、シリコン基板１３の導電型（一導電型）をｐ型、拡散領域１４ａ，１４ｂの導電型（反対導電型）をｎ型として、セルトランジスタ１１をｎ型ＭＯＳトランジスタとしたが、これに代えて、シリコン基板１３の導電型（一導電型）をｎ型とし、拡散領域１４ａ，１４ｂの導電型（反対導電型）をｐ型として、セルトランジスタ１１をｐ型ＭＯＳトランジスタとしてもよい。
【発明の効果】
以上のように、本発明によれば、凸部の頂面上に積層された絶縁膜をマスクとし、一導電型半導体基板に斜交するように一導電型不純物を注入するようにして拡散領域の間に一導電不純物の高濃度領域を形成するようにしたので、高濃度領域は、溝の深さばらつきにより位置ずれを起こすことなく、溝の深さに対してほぼセルフアラインするように形成される。
【００５１】
また、この一導電型不純物の注入前に熱処理を行い、その前の工程において発生された格子間シリコンを低減させるようにしたので、上記高濃度領域の不純物の再分布を抑制することができ、高濃度領域を精度良く拡散領域の間に形成することができる。これにより、高濃度領域はセルトランジスタのソース・ドレイン間のパンチスルーを防止できることのほか、閾値の変動も抑えられるので、半導体記憶装置のデータ読出し／書込み等の動作に関する信頼性が向上する。
【図面の簡単な説明】
【図１】メモリセルアレイの構成を示す平面図である。
【図２】メモリセルアレイの構成を示す断面図である。
【図３】周辺回路を含む電気的構成を示すブロック図である。
【図４】（Ａ）は、セルトランジスタの書込み動作を説明する図である。（Ｂ）は、セルトランジスタの読出し動作を説明する図である。
【図５】セルトランジスタの消去動作を説明する図である。
【図６】メモリセルアレイの製造方法を示す断面図（その１）である。
【図７】メモリセルアレイの製造方法を示す断面図（その２）である。
【図８】メモリセルアレイの製造方法を示す断面図（その３）である。
【図９】メモリセルアレイの製造方法を示す断面図（その４）である。
【図１０】メモリセルアレイの製造方法を示す断面図（その５）である。
【図１１】メモリセルアレイの製造方法を示す断面図（その６）である。
【図１２】メモリセルアレイの製造方法を示す断面図（その７）である。
【図１３】メモリセルアレイの製造方法を示す断面図（その８）である。
【図１４】メモリセルアレイの製造方法を示す断面図（その９）である。
【図１５】メモリセルアレイの製造方法を示す断面図（その１０）である。
【図１６】メモリセルアレイの製造方法を示す断面図（その１１）である。
【図１７】メモリセルアレイの製造方法を示す断面図（その１２）である。
【図１８】図１０（Ａ）のイオン注入の様子を示す図である。
【図１９】メモリセルアレイの別の製造方法を示す断面図である。
【図２０】従来のセルトランジスタの構成を示す断面図である。
【図２１】従来のメモリセルアレイの製造方法を示す断面図（その１）である。
【図２２】従来のメモリセルアレイの製造方法を示す断面図（その２）である。
【図２３】従来の製造方法で製造されたセルトランジスタのシリコン基板内の不純物濃度プロファイルを説明する図である。
【符号の説明】
１０ メモリセルアレイ
１１ セルトランジスタ
１２ａ 凸部
１２ｂ 側面
１２ｃ 頂面
１３ シリコン基板
１４ａ，１４ｂ 拡散領域
１５ａ トンネル絶縁膜
１５ｂ インターポリ絶縁膜
１５ｃ ゲート絶縁膜
１６ 高濃度領域
１７ ｎ型領域
３１，３３，３６，３９ａ，３９ｂ，４０，４１ シリコン酸化膜
３２，３４，３８ シリコン窒化膜
３５ トレンチ
３６ｂ サイドウォール
３７ ポリシリコン膜
３７ａ，３７ｂ ポリシリコン片
ＣＧ コントロールゲート
ＦＧ，ＦＧ１，ＦＧ２ フローティングゲート
Claims (3)
- （ａ）表面に絶縁膜が積層された一導電型半導体基板に複数の溝を掘り、対向する一対の側面を有し頂面上に前記絶縁膜が残存した凸部を複数形成する工程と、
（ｂ）前記各溝の底部に反対導電型の不純物を注入することにより、各底部に拡散領域を形成する工程と、
（ｃ）前記絶縁膜をマスクとし、前記半導体基板に対してその斜め方向から反対導電型の不純物を注入することにより、前記凸部の両側面の表層に反対導電型領域を形成する工程と、
（ｄ）前記絶縁膜をマスクとし、前記半導体基板に対してその斜め方向から一導電型の不純物を注入することにより、隣接する２つの前記拡散領域の間に一導電型不純物の高濃度領域を形成する工程と、
（ｅ）前記凸部の両側面と前記拡散領域とを覆うようにトンネル絶縁膜を形成する工程と、
（ｆ）前記トンネル絶縁膜を介して前記凸部の側面及び前記拡散領域に対向するように前記凸部の両側に一対のフローティングゲートを形成する工程と、
（ｇ）前記フローティングゲート上にインターポリ絶縁膜を形成し、該インターポリ絶縁膜上にコントロールゲートを形成する工程とを有することを特徴とする半導体記憶装置の製造方法。 - 前記（ｃ）の工程の後に熱処理を行い、前記（ｂ）及び（ｃ）の工程の不純物注入によって生成された格子間シリコンを低減させることを
特徴とする請求項１記載の半導体記憶装置の製造方法。 - 前記（ｆ）の工程において形成される前記フローティングゲートの断面形状はＬ字形であることを特徴とする請求項１または２に記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003152298A JP2004356381A (ja) | 2003-05-29 | 2003-05-29 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003152298A JP2004356381A (ja) | 2003-05-29 | 2003-05-29 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004356381A true JP2004356381A (ja) | 2004-12-16 |
Family
ID=34047546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003152298A Pending JP2004356381A (ja) | 2003-05-29 | 2003-05-29 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004356381A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006310562A (ja) * | 2005-04-28 | 2006-11-09 | Nec Electronics Corp | 半導体記憶装置およびその製造方法 |
| JP2009194106A (ja) * | 2008-02-13 | 2009-08-27 | Nec Electronics Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
| JP2010501119A (ja) * | 2006-08-16 | 2010-01-14 | サンディスク コーポレイション | 成形されたフローティングゲートを持つ不揮発性メモリ |
| JP2010504644A (ja) * | 2006-09-19 | 2010-02-12 | サンディスク コーポレイション | 基板トレンチ内にスペーサから形成されたフローティングゲートを有する不揮発性メモリセルアレイ |
| JP2014003043A (ja) * | 2011-05-23 | 2014-01-09 | Flashsilicon Inc | フィールドサイドサブビットラインｎｏｒフラッシュアレイ及びその製造方法 |
-
2003
- 2003-05-29 JP JP2003152298A patent/JP2004356381A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006310562A (ja) * | 2005-04-28 | 2006-11-09 | Nec Electronics Corp | 半導体記憶装置およびその製造方法 |
| JP2010501119A (ja) * | 2006-08-16 | 2010-01-14 | サンディスク コーポレイション | 成形されたフローティングゲートを持つ不揮発性メモリ |
| JP2010504644A (ja) * | 2006-09-19 | 2010-02-12 | サンディスク コーポレイション | 基板トレンチ内にスペーサから形成されたフローティングゲートを有する不揮発性メモリセルアレイ |
| JP4903873B2 (ja) * | 2006-09-19 | 2012-03-28 | サンディスク コーポレイション | 基板トレンチ内にスペーサから形成されたフローティングゲートを有する不揮発性メモリセルアレイおよびその作製方法 |
| JP2009194106A (ja) * | 2008-02-13 | 2009-08-27 | Nec Electronics Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
| JP2014003043A (ja) * | 2011-05-23 | 2014-01-09 | Flashsilicon Inc | フィールドサイドサブビットラインｎｏｒフラッシュアレイ及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7149126B2 (en) | Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory | |
| US7195967B2 (en) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
| KR100988135B1 (ko) | 불휘발성 반도체 장치 및 그 제조 방법 | |
| JP3573691B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| TWI244200B (en) | Flash memory with trench select gate and fabrication process | |
| KR100634266B1 (ko) | 불휘발성 메모리 장치, 이를 제조하는 방법 및 이를동작시키는 방법 | |
| US7126188B2 (en) | Vertical split gate memory cell and manufacturing method thereof | |
| US7163863B2 (en) | Vertical memory cell and manufacturing method thereof | |
| JP4965948B2 (ja) | 半導体装置 | |
| TWI342616B (en) | Nand flash memory with enhanced program and erase performance, and fabrication process | |
| JP2011029631A (ja) | 半導体装置およびその製造方法 | |
| JP2003046002A (ja) | 不揮発性半導体メモリ装置およびその動作方法 | |
| JP2005514769A (ja) | 不揮発性メモリ及びその形成方法 | |
| JP4191975B2 (ja) | トランジスタとそれを用いた半導体メモリ、およびトランジスタの製造方法 | |
| JP2009194106A (ja) | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 | |
| JP4547749B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2003224215A (ja) | トランジスタとそれを用いた半導体メモリ、およびトランジスタの駆動方法 | |
| EP1345273A1 (en) | Dual bit multi-level ballistic monos memory, and manufacturing method, programming, and operation process for the memory | |
| JP2005142354A (ja) | 不揮発性半導体記憶装置及びその駆動方法及びその製造方法 | |
| JP4854955B2 (ja) | 半導体装置及びその製造方法 | |
| JP4557678B2 (ja) | 半導体記憶装置 | |
| JP2009141248A (ja) | 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置 | |
| JP2004356381A (ja) | 半導体記憶装置の製造方法 | |
| JPWO2006035503A1 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP4521253B2 (ja) | 半導体記憶装置の製造方法 |