JP2010504644A - 基板トレンチ内にスペーサから形成されたフローティングゲートを有する不揮発性メモリセルアレイ - Google Patents
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Abstract
Description
本発明の種々の態様を具現化するメモリシステムの例を図1のブロック図により一般的に示す。多数の個々にアドレス指定可能なメモリセル11が、行と列とからなるピッチが等しいアレイに配置されているが、セルの他の物理的配置構成も確かに可能である。本願明細書でセルアレイ11の列に沿って延在するように示されているビット線は、線15を介してビット線デコーダおよびドライバ回路13と電気的に接続される。この説明ではセルアレイ11の行に沿って延在するように示されているワード線は、線17を介してワード線デコーダおよびドライバ回路19と電気的に接続される。ステアリングゲートは、アレイ11のメモリセルの列に沿って延在し、線23を介してステアリングゲートデコーダおよびドライバ回路21と電気的に接続される。デコーダ13、19,21の各々は、メモリコントローラ27からバス25を介してメモリセルアドレスを受ける。デコーダおよびドライバ回路も、それぞれの制御信号線および状態信号線29、31、33を介してコントローラ27と接続される。ステアリングゲートとビット線とに印加される電圧は、デコーダとドライバ回路13および21とを互いに接続するバス22を介して調整される。
スペーサ技術によって形成されたフローティングゲートを有する1つの集積回路チップ上に形成された例示のNORメモリアレイの構造を図2、3A、3Bに示し、この結果生じるメモリセルの等価回路を図4に記載している。主に図2の平面図を参照して、トレンチ51〜66の二次元アレイが、好ましくは、最初に長い平行トレンチをエッチングし、次いで、トレンチ内に短くされたトレンチ51〜66を画定することにより、半導体基板50の表面49に形成される。これらのトレンチは、2組の電気的に導電性のコントロールゲート線、x方向に延在する長さを有するワード線69〜72、および直交配向したy方向に延在する長さを有するステアリングゲート線75〜78によって横断される。オプションではあるが、好ましくは、導電性シールド81〜92のアレイは、y方向にトレンチ51〜66の隣接するものの間で基板50の表面49に凹に形成される。各シールドは、シールドを通過するステアリング線75〜78の1つに電気的に接続される。これらの導電性シールドおよび周囲の誘電体は、最初に形成された細長いトレンチに沿って周期的に配置されて、フローティングゲートが配置される画定された長さのトレンチ51〜66を形成する。
図2、図3A、図3Bのメモリセルアレイを作製するための1セットのプロセスステップ(製法)を以下に説明する。初期ステップは、アレイが形成される表面からブランク基板に、ホウ素などのイオンの注入を行うことである。様々なエネルギーおよび照射量のさまざまな注入は、結果生じる垂直チャネル部T1に沿ったドーピングレベルの制御を可能にする。チャネルのフローティングゲート部の垂直配向は、チャネル長に沿ったそのような選択的ドーピングが、相対的に容易にかつ信頼できる結果でなされることを可能にする。例えば、フローティングゲートチャネル長T1に沿って中間点と一致する深さで、最も高いイオン濃度をもたらすことが望ましい可能性がある。これは、チャネル長T1に沿った任意の他の点と比較して、しきい値電圧VT を中間点で最も高くし、埋設ビット線拡散部または選択ゲートによってではなく、フローティングゲートによって、より強く制御されるボトルネック点を形成する。ボトルネック点がメモリセルの挙動を規定するという程度まで、T1の中間点にボトルネック点を配置することは、ボトルネック点を、バリスティック電子注入が生じる上領域と、埋設ビット線拡散部への貫通が、消去のために選択される可能性がある下領域との両方から離す。
前述したアーキテクチャおよびプロセスになされることが可能な多くの改変例があり、それらの利点を保持し、他の利点をもたらす。1つの改変例は、図3A、図3Bに示すより浅い基板内にトレンチを作製し、次いで、基板表面および基板表面上に形成された任意のコントロールゲート誘電体材料上の距離で、トレンチからフローティングおよびステアリングゲート構造を延在することである。そのようなメモリセルアレイを図5に示し、それは前述した実施形態のために図3Aに対応する断面図である。図5に示される同一または実質的に同一である構造の素子が、図3Aと同じ参照番号によって特定され、素子の対応する部分と同じ参照番号を有する異なる素子は、2重プライム記号(”)が付加されている。
トレンチ内にフローティングゲートを形成するための前述したスペーサ技術の使用を、NANDアーキテクチャを有するメモリセルアレイを形成するために使用することもできる。1つのNANDの実施形態を、図8に直列接続されたメモリセルのNAND列の部分を通る断面で示す。一連のトレンチ163、165、167、169が、半導体基板161の表面159内に形成されている。誘電体層をトレンチの側壁および底上に形成した後、前述するように、2つのフローティングゲートを、(Poly1からの)ドープされたポリシリコン材料のスペーサの各トレンチ内に形成する。そのような8つのフローティングゲート171〜178を、図8の説明図に含む。スペーサフローティングゲートの形成後、ソース拡散部およびドレイン拡散部181〜189を、イオン注入によって形成する。前述したのとは別に、フローティングゲートを成膜する前ではあるが、トレンチを形成した後に、イオン注入を行ってもよい。
本発明の種々の態様についてその例示的な実施形態と関連して説明してきたが、本発明は添付の特許請求の範囲の最大の範囲内においてその権利が保護されるべきであることが理解されよう。
Claims (33)
- 半導体基板上に形成された不揮発性メモリであって、
基板の表面にわたって、互いに直角である第1の方向および第2の方向に沿って基板の表面に形成されたトレンチの長方形アレイであって、個々のトレンチは、基板表面に実質的に垂直であるととともに、基板表面に実質的に平行な底面によってトレンチの底で結合された対向する側壁を含む第1の方向に断面形状を有する、トレンチの長方形アレイと、
対向する側壁を越えて第1の方向にトレンチの外側に延在することなく、第1の方向にスペースをもたせて、個々のトレンチの対向する側壁に沿ってスペーサとして形成された電荷蓄積素子と、
トレンチ内で電荷蓄積素子の少なくとも1つと個々にフィールド結合されるように、第1の方向に電荷蓄積素子間のトレンチ内に配置されるとともに、第2の方向に延在する第1の導電性制御線に接続された少なくとも第1の導電性コントロールゲートと、
少なくとも個々のトレンチの底に、基板内に配置されたソース領域およびドレイン領域と、
を備える不揮発性メモリ。 - 請求項1記載の不揮発性メモリにおいて、
第1の方向にトレンチ間の基板の領域にわたって配置されるとともに、第2の制御線と接続された第2の導電性コントロールゲートをさらに備える不揮発性メモリ。 - 請求項2記載の不揮発性メモリにおいて、
前記第2のコントロールゲートは、基板の前記領域とフィールド結合されて、第1の方向にトレンチ間に選択トランジスタを形成し、第2の制御線は、第1の方向に延在する不揮発性メモリ。 - 請求項1記載の不揮発性メモリにおいて、
第1のコントロールゲートは、個々のトレンチ内の電荷蓄積素子のうちの1つとフィールド結合されているが、他の電荷蓄積素子とは結合されておらず、前記不揮発性メモリは、トレンチ内の他の電荷蓄積素子と個々にフィールド結合されているが電荷蓄積素子の1つとは結合されないように、第1の方向に電荷蓄積素子間でトレンチ内に配置されるとともに、第2の方向に延在する第2の導電性制御線に接続された第2の導電性コントロールゲートをさらに備える不揮発性メモリ。 - 請求項1記載の不揮発性メモリにおいて、
電荷蓄積素子は、導電性フローティングゲートを含む不揮発性メモリ。 - 請求項1記載の不揮発性メモリにおいて、
電荷蓄積素子は、基板表面でまたは基板表面下のトレンチ内に含まれる不揮発性メモリ。 - 請求項2記載の不揮発性メモリにおいて、
電荷蓄積素子は、第2のコントロールゲートとフィールド結合されるように基板表面にわたってトレンチから延在する不揮発性メモリ。 - 請求項7記載の不揮発性メモリにおいて、
前記第2のコントロールゲートも、基板の前記領域とフィールド結合されて、第1の方向にトレンチ間に選択トランジスタを形成し、第2の制御線は、第1の方向に延在する不揮発性メモリ。 - 請求項1記載の不揮発性メモリにおいて、
第2の方向に、隣接するトレンチ間で基板内に配置されるとともに、基板上を通るように配置された第1の制御線と電気的に接続されたシールドをさらに備える不揮発性メモリ。 - 半導体基板上に形成された不揮発性メモリであって、
基板の表面にわたって、互いに直角である第1の方向および第2の方向に沿って基板の表面に形成されたトレンチの長方形アレイであって、個々のトレンチは、略平底面によって底で結合された、対向する略平面側壁の第1の方向に断面形状を有する、トレンチの長方形アレイと、
前記対向する側壁に沿って、誘電体の第1の層をそれらの間に備えた状態で、個々のトレンチ内に、第1の方向に、対向する側壁を超えてトレンチの外側に延在することなく配置された2つのフローティングゲートと、
第1の方向に、2つのフローティングゲート間で、誘電体の第2の層を間に備えた状態で、個々のトレンチ内に配置されたコントロールゲートと、
第2の方向に延在するとともに、第2の方向に沿ってコントロールゲートと接続された長さを有する第1の導電性線のセットと、
個々のトレンチの底で基板内に配置されたソース領域およびドレイン領域と、
第1の方向に、隣接するトレンチ間で、誘電体の第3の層をそれらの間に備えた状態で、基板の表面にわたって配置された選択ゲートと、
第1の方向に延在するとともに、第1の方向に沿って選択ゲートと接続された長さを有する第2の導電性線のセットと、を備え、
それによって、個々のメモリセルアレイは、隣接する各トレンチ内の1つのフローティングゲートおよび選択ゲートに対向する領域をそれらの間に含む、第1の方向に隣接するトレンチのソース領域とドレイン領域との間で基板内を延在するチャネル領域を有する不揮発性メモリ。 - 請求項10記載の不揮発性メモリにおいて、
前記フローティングゲートは、スペーサとして、導電性にドープされたポリシリコンから形成される不揮発性メモリ。 - 請求項10記載の不揮発性メモリにおいて、
前記フローティングゲートおよびコントロールゲートは、基板表面と実質的に同一の外延を有するトレンチ内に含まれる不揮発性メモリ。 - 請求項10記載の不揮発性メモリにおいて、
前記フローティングゲートおよびコントロールゲートは、フローティングゲートが選択ゲートとフィールド結合されるための十分な距離で、基板表面上をトレンチから延在する不揮発性メモリ。 - 請求項13記載の不揮発性メモリにおいて、
前記フローティングゲートは、トレンチから選択ゲート上の距離を延在する不揮発性メモリ。 - 請求項10記載の不揮発性メモリにおいて、
誘電体の第4の層をそれらの間に備えるとともに、導電性シールドと電気的に接続した状態で、トレンチのアレイと実質的に同一の外延の深さに、第2の方向にトレンチ間でかつ基板内に配置された導電性シールドをさらに備え、それによって、第2の方向にフローティングゲート間に静電遮蔽がもたらされる不揮発性メモリ。 - 請求項15記載の不揮発性メモリにおいて、
導電性シールドとの電気的接続は、導電性シールドにわたるとともに接触して延在する第1の導電性線のセットを含む不揮発性メモリ。 - 請求項10記載の不揮発性メモリにおいて、
第2の方向に延在するとともに第1の方向に隔置された長さを有する、基板表面内の連続トレンチをさらに備え、前記トレンチは、それらの間に配置された絶縁誘電体によってトレンチの長さに沿って連続トレンチ内に形成される不揮発性メモリ。 - 請求項14記載の不揮発性メモリにおいて、
前記選択ゲートは、フローティングゲートが基板表面上を延在する距離に沿って、実質的に全体的に延在する第2の導電性線のセットの一体部分である不揮発性メモリ。 - 請求項14記載の不揮発性メモリにおいて、
前記選択ゲートは、フローティングゲートが基板表面上を延在する距離よりも著しく小さい厚みを有するとともに、断面積が第1の方向にフローティングゲート間の距離よりも著しく小さい状態で、フローティングゲートが基板表面上を延在する距離で延在する導体によって第2の導電性線のセットに接続される不揮発性メモリ。 - 請求項19記載の不揮発性メモリにおいて、
前記選択ゲートと第2の導電性線のセットとの間の導体は、表面が基板表面上を延在するフローティングゲートの上端部に対向して配置された状態で形成され、前記表面は、基板表面と鋭角を形成する不揮発性メモリ。 - 半導体基板上に形成された不揮発性メモリであって、
基板の表面にわたって、互いに直角である第1の方向および第2の方向に沿って基板の表面に形成されたトレンチの長方形アレイであって、個々のトレンチは、略平底面によって底で結合された、対向する略平面側壁の第1の方向に断面形状を有する、トレンチの長方形アレイと、
対向する側壁を越えて第1の方向にトレンチの外側に延在することなく、前記対向する側壁に沿って個々のトレンチ内に配置された2つの電荷蓄積素子と、
第1の方向に、2つの電荷蓄積素子間で個々のトレンチ内に配置された第1のコントロールゲートおよび第2のコントロールゲートであって、前記第1のコントロールゲートは、個々のトレンチ内で電荷蓄積素子のうちの1つとフィールド結合され、前記第2のコントロールゲートは、トレンチ内で電荷蓄積素子のうちのもう1つとフィールド結合される、第1のコントロールゲートおよび第2のコントロールゲートと、
第2の方向に延在するとともに、第2の方向に沿って第1のコントロールゲートと接続された長さを有する第1の導電性線のセットと、
第2の方向に延在するとともに、第2の方向に沿って第2のコントロールゲートと接続された長さを有する第2の導電性線のセットと、
個々のトレンチの底で基板内に、第1の方向にトレンチ間で基板の表面に沿って配置されたソース領域およびドレイン領域と、
を備える不揮発性メモリ。 - 請求項21記載の不揮発性メモリにおいて、
電荷蓄積素子は、導電性フローティングゲートである不揮発性メモリ。 - 請求項21記載の不揮発性メモリにおいて、
電荷蓄積素子は、基板表面下のトレンチ内に実質的に全体的に配置される不揮発性メモリ。 - 請求項21記載の不揮発性メモリにおいて、
電荷蓄積素子は、スペーサの形態である不揮発性メモリ。 - 半導体基板上に不揮発性メモリセルアレイを作製する方法であって、
基板表面にわたって第1の方向に隔置されるとともに第2の方向に隔置された基板の表面に第1のトレンチのセットを形成するステップであって、前記第1の方向および第2の方向は互いに直角であるステップと、
第1のトレンチのセットの少なくとも底面に、トレンチの長さに沿ってソース領域およびドレイン領域を形成するステップと、
第1のトレンチのセット上および第1のトレンチのセット内に第1の材料を等方的に成膜するステップと、
第1のトレンチのセットの対向する側壁に沿って、第1の方向に側壁の間にスペースをもたせてスペーサを残すように、成膜された第1の材料を異方的に取り除くステップであって、前記スペーサは、メモリセルアレイの電荷蓄積素子になるステップと、
第1の導電性コントロールゲート線が電気的に接続される第1のコントロールゲート上を第2の方向に延在する第1の導電性コントロールゲート線とともに、第1の方向にスペーサ間で第1のトレンチのセット内のスペース内に第1の導電性コントロールゲートを形成するステップと、
を含む方法。 - 請求項25記載の方法において、
第2の方向に第1のトレンチのセット間で基板内に導電性シールドを形成するステップをさらに含み、前記導電性コントロールゲート線を形成するステップは、シールド上に、かつシールドと電気的に接触して、前記線を形成するステップを含む方法。 - 請求項26記載の方法において、
前記導電性シールドを形成するステップは、第2の方向に第1のトレンチ間で基板の表面に第2のトレンチのセットを形成し、その後、第2のトレンチのセット内に導電性シールドを形成するステップを含む方法。 - 請求項25記載の方法において、
第1の材料を成膜する前に、少なくとも第1の方向にトレンチ間に第2の材料を形成するステップと、
その後、第2の材料上に、および第1のトレンチのセット上および第1のトレンチのセット内に第1の材料を成膜するステップと、
トレンチの対向する側壁およびトレンチ上の第2の材料の壁に沿ってスペーサを残すように、成膜された第1の材料を異方的に取り除くステップと、
その後、成膜された第2の材料を取り除き、それによって、基板の表面上の距離を延在するスペーサを残すステップと、
をさらに含む方法。 - 請求項28記載の方法において、
第2のコントロールゲート線が電気的に接続される第2のコントロールゲート上を第1の方向に延在する第2のコントロールゲート線に沿って、第1の方向にトレンチ間でスペース内に第2の導電性コントロールゲートを形成するステップをさらに含み、第2のコントロールゲートは、第1の方向にトレンチ間の基板表面と、基板の表面上の距離を延在する電荷蓄積素子との両方とフィールド結合されるように形成される方法。 - 請求項29記載の方法において、
前記第2のコントロールゲートおよび第2のコントロールゲート線は、共通のプロセスによって単一構造として形成される方法。 - 請求項25記載の方法において、
前記第1の材料を成膜するステップは、ポリシリコンを成膜するステップを含み、ポリシリコンの結果生じる電荷蓄積素子スペーサは、導電性フローティングゲートになる方法。 - 半導体基板上に不揮発性メモリセルアレイを作製する方法であって、
基板の表面内に、第1の方向に隔置されるとともに基板表面にわたって第2の方向に延長されたトレンチを形成するステップであって、前記第1の方向および第2の方向は互いに直角であるステップと、
トレンチの少なくとも底面にトレンチの長さに沿ってソース領域およびドレイン領域を形成するステップと、
基板にわたるとともに、第1のトレンチのセット内に第1のポリシリコン材料を成膜するステップと、
トレンチの対向する側壁に沿って、第1の方向にそれらの間にスペースをもたせて、導電性スペーサを残すように、成膜された第1のポリシリコン材料を異方的に取り除くステップと、
スペーサ間のスペース内にコントロールゲートを形成するステップと、
スペーサをフローティングゲートに分離するステップと、
第1の方向にトレンチ間で基板表面上に選択ゲートを形成し、選択ゲートを第1の方向に延長するとともに第2の方向に隔置させたワード線に接続するステップと、
を含む方法。 - 半導体基板上に不揮発性メモリセルアレイを作製する方法であって、
基板の表面内に、第1の方向に隔置されるとともに基板表面にわたって第2の方向に延長された第1のトレンチのセットを形成するステップであって、前記第1の方向および第2の方向は互いに直角であるステップと、
第1のトレンチのセットの少なくとも底面にトレンチの長さに沿ってソース領域およびドレイン領域を形成するステップと、
基板にわたるとともに、第1のトレンチのセット内に第1のポリシリコン材料を成膜するステップと、
対向する側壁に沿って、第1の方向にトレンチの外側に延在しないが、第1の方向にポリシリコン領域間にスペースを残す第1のトレンチのセット内に領域を残すように、成膜された第1のポリシリコン材料を異方的に取り除くステップと、
第1のトレンチのセット内のスペース内に第2のポリシリコン材料を形成するステップと、
基板表面および第1の方向に延長されるとともに第2の方向に隔置された第1のポリシリコン材料および第2のポリシリコン材料に第2のトレンチのセットを形成するステップであって、前記第2のトレンチのセットの深さは、第1のトレンチのセットの深さと実質的に等しく、それによって、第1のポリシリコンの側壁領域を個々のフローティングゲートに分離するステップと、
第2の方向にフローティングゲート間で第2のトレンチのセット内に導体材料を形成するステップと、
第2の方向に延長されるとともに第1の方向に隔置された導体材料のストリップを形成して、第1のトレンチのセット内の第2のポリシリコン材料および第2のトレンチのセット内の導体材料上を通るとともに接触するステップと、
第1の方向に第1のトレンチのセット間で基板表面上に選択ゲートを形成するステップであって、前記選択ゲートを第1の方向に延長するとともに第2の方向に隔置させたワード線に接続するステップと、
を含む方法。
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