KR20090075807A - 기판 트렌치에 스페이서로 형성된 플로팅 게이트를 구비하는 비휘발성 메모리 셀의 어레이 - Google Patents

기판 트렌치에 스페이서로 형성된 플로팅 게이트를 구비하는 비휘발성 메모리 셀의 어레이 Download PDF

Info

Publication number
KR20090075807A
KR20090075807A KR1020097006107A KR20097006107A KR20090075807A KR 20090075807 A KR20090075807 A KR 20090075807A KR 1020097006107 A KR1020097006107 A KR 1020097006107A KR 20097006107 A KR20097006107 A KR 20097006107A KR 20090075807 A KR20090075807 A KR 20090075807A
Authority
KR
South Korea
Prior art keywords
trenches
substrate
gate
trench
conductive
Prior art date
Application number
KR1020097006107A
Other languages
English (en)
Other versions
KR101427362B1 (ko
Inventor
니마 모클레시
Original Assignee
쌘디스크 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/533,317 external-priority patent/US7696044B2/en
Priority claimed from US11/533,313 external-priority patent/US7646054B2/en
Application filed by 쌘디스크 코포레이션 filed Critical 쌘디스크 코포레이션
Publication of KR20090075807A publication Critical patent/KR20090075807A/ko
Application granted granted Critical
Publication of KR101427362B1 publication Critical patent/KR101427362B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

주어진 수의 플래시 메모리 셀들의 어레이에 의해 점유되는 집적회로 영역을 감소시키기 위해서, 플로팅 게이트 전하 저장 소자들(103, 105, 111, 113)은 바람직하게는 도핑된 폴리실리콘 스페이서들로 형성된 기판 트렌치들(60, 61)의 측벽들을 따라 위치된다. 한 어레이의 2중 플로팅 게이트 메모리 셀들은 예로서, 이 구조를 갖는 셀들을 포함한다. NAND 어레이의 메모리 셀들은 이 셀 구조의 적용의 또 다른 예이다. 메모리 셀 및 어레이 구조들은 다양한 특정한 NOR 및 NAND 메모리 셀 어레이 구조들에 널리 적용될 수 있다.

Description

기판 트렌치에 스페이서로 형성된 플로팅 게이트를 구비하는 비휘발성 메모리 셀의 어레이{ARRAY OF NON-VOLATILE MEMORY CELLS WITH FLOATING GATES FORMED OF SPACERS IN SUBSTRATE TRENCHES}
이 발명은, 일반적으로 비휘발성 플래시 메모리 시스템들에 관한 것이고, 보다 구체적으로는 어레이의 전체 크기를 감소시키기 위해 기판 트렌치를 이용하는 메모리 셀 어레이들의 구조와 공정에 관한 것이다.
한 어레이의 플래시 EEPROM(전기적으로 소거가능하고 프로그램가능한 판독전용 메모리) 셀들을 사용하는, 특히 소형 폼 팩터(form factor) 형태로, 오늘날 사용되는 상업적으로 성공한 많은 비휘발성 메모리 제품들이 있다. NOR 또는 NAND 아키텍처를 갖는 어레이들이 일반적으로 사용된다. 메모리 셀 어레이를 내포하는 하나 이상의 집적회로 칩들은 일반적으로 제어기 칩과 결합되어 완전한 메모리 시스템을 형성한다. 대안적으로, 제어기 기능의 일부 또는 전부는 메모리 셀 어레이의 전부 또는 일부를 내포하는 동일 칩에 구현될 수 있다.
한 유형의 NOR 어레이에서, 각각의 메모리 셀은 소스 확산부와 드레인 확산부 사이에 "스플릿(split)-채널"을 갖는다. 셀의 플로팅 게이트는 채널의 한 부분에 위치되고 워드라인(제어 게이트라고도 함)은 플로팅 게이트에 위치될 뿐만 아니 라 다른 채널 부분에 위치된다. 이것은 직렬의 2개의 트랜지스터들로 셀을 효과적으로 형성하는데, 하나는(메모리 트랜지스터) 플로팅 게이트에 전하량과 채널의 부분을 통해 흐를 수 있는 전류량을 제어하는 워드라인에 전압과의 조합을 가지며, 다른 하나(선택 트랜지스터)는 이의 게이트로서만 작용하는 워드라인을 갖는다. 워드라인은 한 행의 플로팅 게이트들 위로 확장한다. 이러한 셀들, 메모리 셀들에 이들의 사용들 및 이들을 제조하는 방법들의 예들이 미국특허들 5,070,032, 5,095,344, 5,315,541, 5,343,063, 5,661,053, 6,281,075에 주어져 있다.
이러한 스플릿-채널 플래시 EEPROM 셀의 수정예는 플로팅 게이트와 워드라인 사이에 위치된 조정(steering) 게이트를 추가한다. 어레이의 각각의 조정 게이트는 워드라인들에 수직하게, 한 컬럼의 플로팅 게이트들을 위로 확장한다. 효과는 선택된 셀을 판독 또는 프로그래밍할 때와 동시에 워드 라인이 2가지 기능들을 수행해야 하는 것을 경감시킨다는 것이다. 이들 2가지 기능들은 (1) 선택 트랜지스터를 턴 온 또는 턴 오프시키는 적절한 전압을 필요로 하게 되는 것으로 선택 트랜지스터의 게이트로서 작용하는 것과, (2) 워드라인과 플로팅 게이트간의 전계 (용량성) 커플링을 통해서 원하는 레벨로 플로팅 게이트의 전압을 구동시키는 것이다. 단일 전압에 의해 최적의 방식으로 이들 기능들 둘 다를 수행하는 것은 흔히 어렵다. 조정 게이트의 추가에 의해, 워드라인은 기능(1)만을 수행하는 한편, 부가된 조정 게이트는 기능(2)를 수행한다. 플래시 EEPROM 어레이에서 조정 게이트들의 사용이 예를 들면 미국 특허 5,313,421 및 6,222,762에 기술되어 있다.
집적회로 영역을 효율적으로 이용하는 한 특정한 유형의 메모리 셀에서, 2개 의 플로팅 게이트들이 포함되며, 그 각각은 2진(플로팅 게이트 당 한 비트)으로, 또는 복수의 프로그래밍 상태들(플로팅 비트당 하나 이상의 비트)을 갖고 동작될 수 있다. 2개의 플로팅 게이트들은 소스 확산부와 드레인 확산부 사이에 선택 트랜지스터를 갖고, 이들 확산부들 사이에 기판 채널에 위치된다. 조정 게이트가 각 컬럼의 플로팅 게이트들을 따라 포함되고 이 위에 워드라인이 각 행의 플로팅 게이트들을 따라 제공된다. 판독 또는 프로그래밍을 위해 주어진 플로팅 게이트에 액세스할 때, 관계된 플로팅 게이트를 내포하는 셀의 다른 플로팅 게이트 위에 조정 게이트는 다른 플로팅 게이트에 어떤 전하 레벨이 존재하든 이 플로팅 게이트 밑에 채널을 턴 온 시키기에 충분히 높게 높아진다. 이것은 동일 메모리 셀에서 관련 플로팅 게이트를 판독 또는 프로그래밍함에 있어 팩터로서 다른 플로팅 게이트를 효과적으로 제거한다. 이때, 예를 들면, 셀의 상태를 판독하는데 사용될 수 있는 이 셀을 통해 흐르는 전류량은 동일 셀 내 다른 플로팅 게이트의 함수가 아니라 관련 플로팅 게이트에 전하량의 함수이다.
2중 플로팅 게이트 메모리 셀들을 가진 어레이, 및 이에 대한 동작 기술들의 예들은 미국특허들 5,712,180, 6,103,573 및 6,151,248에 기술되어 있다. 2중 플로팅 게이트 메모리 셀 어레이들은 일반적으로 반도체 기판의 표면에 전체적으로 형성된다. 그러나 미국특허 6,151,248은 주로 이의 도 6 및 도 7에 관련하여, 기판 표면에 트렌치 내에 그리고 트렌치에 인접한 기판의 표면 영역들을 따라 형성되는 메모리 셀들을 또한 기술한다. 미국특허 6,936,887은 기판 트렌치들에 부분적으로 형성된 한 어레이의 메모리 셀들도 기술한다.
NAND 어레이는 셀들의 컬럼들을 형성하기 위해 개개의 비트라인들과 기준전위 사이에 하나 또는 그 이상의 선택 트랜지스터들과 함께 접속되는, 이를테면 16 또는 32와 같이 2개 이상의 메모리 셀들의 일련의 스트링들을 이용한다. 워드라인들은 상당수의 이들 컬럼들에 걸쳐, 행 방향으로 셀들에 걸쳐 확장한다. 한 컬럼 내 개개의 셀은 스트링을 통해 흐르는 전류가 어드레스된 셀 내 저장된 전하 레벨에 따르도록 스트링 내 나머지 셀들이 거의 턴 온 되지 않게 함으로써 프로그래밍 동안 판독되고 검증된다. NAND 아키텍처 어레이들 및 메모리 시스템의 부분으로서 이들의 동작의 예들은 미국특허들 5,570,315, 5,774,397, 6,046,935, 6,522,580, 6,888,755, 6,925,007에서 볼 수 있다.
기판으로부터 전자들을 게이트 유전체를 통과해 플로팅 게이트로 이동시키게 하는 각종 프로그래밍 기술들이 있다. 가장 일반적인 프로그래밍 메커니즘들은 IEEE Press, section 1.2, pages 9-25 (1998)에 "Nonvolatile Semiconductor Memory Technology" 명칭으로 브라인 및 브루어가 편집한 책에 기술되어 있다. "파울러-노다임 터닐링"(1.2.1 단락)이라고 하는 한 기술은 제어 게이트와 기판 채널간 전압차에 의해 플로팅 게이트 유전체에 수립된 고전계의 영향하에 이 플로팅 게이트 유전체를 전자들이 터널링되게 한다. 또 다른 기술로서 일반적으로 "핫-전자 주입"이라고 하는 것으로서(1.2.3 단락) 드레인 영역에 채널 핫 전자 주입은 셀의 채널로부터의 전자들을 셀의 드레인에 이웃한 플로팅 게이트의 영역으로 주입한다. "소스측 주입"(1.2.4 단락)이라고 하는 또 다른 기술은 드레인으로부터 떨어진 채널영역에 전자주입을 위한 상태를 만들도록 메모리 셀 채널의 길이를 따라 기판 표 면 전위를 제어한다. 소스측 주입은 논문 Kamiya 등의 "EPROM Cell with High Gate Injection Efficiency" IEDM Technical Digest, 1982, pages 741-744 및 미국특허 4,622,656 및 5,313,421에 기술되어 있다. "발리스틱 주입"이라고 하는 또 다른 프로그래밍 기술에서, Ogura 등의 "Low Voltage, Low Current, High Speed Program Step Split Gate Cell with Ballistic Direct Injection for EEPROM/Flash", IEDM 1998, pages 987 - 990에 기술된 바와 같이, 직접 전자들을 전하저장 소자로 가속시키기 위해 고전계들이 단채널(short channel) 내에 생성된다.
메모리 셀들을 소거하기 위해서 플로팅 게이트 전하 저장 소자들로부터 전하를 제거하는 2가지 기술들 중 하나가, 위에 기술된 2가지 유형들의 메모리 셀들 둘 다에서 주로 사용된다. 하나는 플로팅 게이트와 기판 사이에 유전층의 부분을 전자들이 터널링하는 적합한 전압들을 소스, 드레인 기판 및 다른 게이트(들)에 인가함으로써 기판에 대해 소거하는 것이다.
다른 소거 기술은 플로팅 게이트와 또 다른 게이트 사이에 위치된 터널 유전층을 통해 이 플로팅 게이트에서 또 다른 게이트로 전자들을 전송한다. 위에 기술된 제 1 유형의 셀에서, 이 목적을 위해 제 3 게이트가 제공된다. 조정 게이트의 사용 때문에 3개의 게이트들을 이미 갖는, 위에 기술된 제 2 유형의 셀에서, 제 4 게이트를 추가할 필요성이 없이, 워드라인에 대해 플로팅 게이트가 소거된다. 이 후자의 기술이 워드라인에 의해 수행될 두 번째 기능을 다시 추가할지라도, 이들 기능들은 서로 다른 시간들에서 수행되며, 이에 따라 두 기능들을 수용하기 위해 타협할 필요성을 회피한다. 이들 소거 기술들 중 어느 하나가 이용될 때, 상당수의 메모리 셀들은 "플래시"로 동시에 소거되는 최소수의 셀들의 블록들로 그룹으로 분할된다. 한 방법에서, 개개의 블록들은 디스크 섹터에 저장되는 사용자 데이터의 량, 즉 512 바이트와, 이에 더하여 얼마간의 오버헤드 데이터를 저장하기에 충분한 메모리 셀들을 포함한다. 한번에 다수의 블록들의 소거, 결함 관리 및 이외 플래시 EEPROM 시스템 특징들이 미국특허 5,297,148에 기술되어 있다. 또 다른 방법에서, 각 그룹은 개별적으로 프로그램가능하고 판독가능한 8, 16, 또는 그 이상의 호스트 섹터들 분량의 데이터와 동일한 수천 바이트들의 사용자 데이터를 유지하기에 충분한 셀들을 내포한다. 이러한 큰 블록 메모리를 동작시키는 예들이 미국특허 6,968,421에 주어져 있다.
전기적으로 도전성의 플로팅 게이트들 대신에, 일부 플래시 메모리들은 전자들을 포획하는 비도전성 유전물질을 이용한다. 어느 경우이든 개개의 메모리 셀은 하나 이상의 전하 저장 소자들을 포함한다. 유전체의 사용의 예들은 위에 언급된 미국특허 6,925,007 및 이 특허에 언급된 문헌들에 기술되어 있다. 유전체에 포획되는 전하 메모리 셀의 경우에, 2 이상의 전하 저장 소자들은 이격된 단일의 연속한 유전층의 2 이상의 영역들로서 형성될 수 있다. 적합한 전하 저장 유전물질의 한 예는 3층의 산화물-질화물-산화물(ONO) 복합체이다. 또 다른 예는 단일 층의 실리콘이 농후한 이산화실리콘 물질이다. 거의 모든 집적회로 적용들에서와 같이, 어떤 집적회로 기능을 구현하기 위해 필요한 실리콘 기판 영역을 축소시키려는 압력이 플래시 EEPROM 시스템들에서도 존재한다. 주어진 크기의 메모리 카드 및 다른 유형들의 패키지들의 저장용량을 증가시키거나, 용량을 증가시킴과 아울러 크기를 감소시키기 위해서, 실리콘 기판의 주어진 영역에 저장될 수 있는 디지털 데이터량을 증가시키는 것이 계속적으로 요망된다. 데이터의 저장밀도를 증가시키는 또 다른 방법은 메모리 셀 당 1비트의 데이터보다 더 많이 저장하는 것이다. 이것은 2 이상의 상태들로 메모리 셀 임계 전압의 윈도우를 분할함으로써 달성된다. 4개의 이러한 상태들의 사용은 각각의 전하 저장 소자가 2비트의 데이터를 저장하게 하고, 8 상태는 전하 저장 소자당 3비트의 데이터를 저장하고, 등등이 된다. 복수 상태 플래시 EEPROM 구조 및 동작은 예들로서, 미국특허들 5,043,940 및 5,172,338에 기술되어 있다.
발명의 요약
한 어레이의 플로팅 게이트 전하 저장 소자 메모리 셀들은 트렌치들 또는 공동들을 사용하여 형성되는데 플로팅 게이트들은 사이에 게이트 유전체를 갖고, 트렌치들에 인접한 기판 표면에 놓이지 않고, 트렌치들의 측벽들을 따라 위치된다. 즉, 플로팅 게이트들은 평면에서 보아 트렌치들의 영역 내에 잔존한다. 이것은 바람직하게는 스페이서들을 플로팅 게이트들로서 이용함으로써 달성되는데, 이를테면 도전성으로 도핑된 폴리실리콘과 같은 플로팅 게이트 물질층은 어레이에 그리고 트렌치들 내에 등방성으로 피착되고, 이어서 트렌치 측벽들을 따라 잔존한 스페이서들을 제외하고 상기 피착된 플로팅 게이트 물질 전부를 비등방성으로 에칭한다. 이어서 도전성 제어 게이트들은 플로팅 게이트 스페이서들 사이에 트렌치들 내에 형성될 수 있고, 및/또는 선택 트랜지스터들은 메모리 셀들에 대해 요망되는 정확한 구성에 따라, 트렌치들에 인접한 기판 표면 영역들 내에 위치될 수 있다.
이러한 구조의 전체적인 이점은 기판 표면 영역의 효율적 이용이다. 메모리 셀 채널의 길이의 상당 부분이 트렌치 벽들을 따라 수직 방위로 놓이고, 이에 따라 각 메모리 셀에 대해 요구되는 기판 표면 영역의 량을 감소시킨다. 소스 및 드레인 영역들은 트렌치들 내 플로팅 게이트들 사이에 이들 트렌치들의 바닥들에 주입될 수 있다. 이 플로팅 게이트 구조 및 플로팅 게이트들을 형성하는 방법은 매우 다양한 유형들의 플래시 메모리 어레이들에서 사용될 수 있다. 예를 들면, NOR 어레이의 2중 플로팅 게이트 메모리 셀들을 형성하기 위해 사용된다면, 각각의 이러한 셀은 이웃한 트렌치들의 측벽들을 따라 2개의 플로팅 게이트들 및 이들 사이에 기판 표면에 형성된 선택 트랜지스터로부터 형성된다. NAND 어레이를 형성하기 위해 사용된다면, 일련의 스트링들의 메모리 셀 트랜지스터들은 트렌치들 내 플로팅 게이트들 사이에 이들 트렌치들의 바닥들에 그리고 이웃한 트렌치들 사이에 기판 표면을 따라 확산부들을 연결하여 트렌치 측벽들을 따라 형성된다.
기판 트렌치들의 벽들을 따라 플로팅 게이트들을 이렇게 배치하는 한 특정한 이점은, 적합한 메모리 아키텍쳐들에서, 플로팅 게이트들이 증가된 효율로 발리스틱 주입에 의해 프로그램될 수 있다는 것이다. 즉, 전자들은 트렌치들 사이에 기판 채널들의 길이들을 따라, 그리고 기판 표면에 평행하게 직접적인 라인 경로로 플로팅 게이트들로 가속되어, 플로팅 게이트와 측벽 사이에 개재된 터널 유전층과 기판 트렌치 측벽간에 계면에 수직한 또는 거의 수직한 각도로 충돌한다. 그러므로 더 일반적인 소스측 주입 및 핫-전자 주입 프로그래밍 메커니즘들 동안 일어나는 것인 스캐터링 메커니즘들에 의해 전자들이 리다이렉트(redirect)되는 것은 필요하지 않다. 트렌치들로부터 그리고 기판 표면을 따라 플로팅 게이트들을 감싸는 것을 회피하고, 선택 게이트의 VT보다 약간 높은 선택 게이트에 전압을 인가함으로써, 채널 전자들을 터널 산화물 장벽을 극복하기에 충분한 운동 에너지들로 가속시키는 높은 횡(lateral) 전계가 생성된다. 이들 핫 전자들 대다수는 이들의 운동량을 리다이렉트하기 위해서 먼저 스캐터링되어야 할 필요없이 터널 산화물에 충돌할 것이다. 플로팅 게이트에 고 전압은 전자들이 채널 영역을 횡단할 때 플로팅 게이트로의 경로를 통해 이들 전자들을 가속시키는 데에도 도움을 줄 수 있다. 플로팅 게이트들이 형성되는 트렌치들의 벽들은 기판 표면에 수직할 수 있어, 이것은 발리스틱 주입에 의해 효율적인 프로그래밍에 최적이며 메모리 셀의 크기가 최소가 될 수 있게 하는데, 그러나 이것은 요구조건을 아니다. 수직한 측벽들을 가진 기판 트렌치들은 기판 표면 내로 비등방성으로 에칭함으로써 편리하게 형성된다.
플로팅 게이트들을 메모리 셀 전하 저장 소자들로서 형성하기보다는, 유전 전하 포획 물질이 대체될 수도 있다. 예를 들면 ONO의 중간 질화물층이 동일 스페이서 기술들을 사용하여 피착될 수 있다. 균일한 두께의 산화물 층들이 ONO 구조를 제공하기 위해 질화물 스페이서의 양쪽(either side)에 있도록 형성된다. 대안적으로, 실리콘이 농후한 이산화실리콘의 스페이서들이 도전성 플로팅 게이트들과 동일한 방식으로 형성될 수 있고, 플로팅 게이트들의 양쪽(either side)에 제공된 유전층들은 이러한 유전 스페이서들에 형성될 필요가 없다.
본 발명의 추가의 면들, 이점들, 실시예들 및 특징들은 다음의 예의 설명에 포함되고 이 설명은 첨부한 도면과 함께 취해질 것이다.
모든 특허들, 특허출원들, 논문들, 책 부분, 명세들, 그외 공보들, 문서들 및 여기에서 참조된 것들은 모든 목적들을 위해 이들 전부를 참조로 여기 포함시킨다. 포함시킨 공보들, 문서들 또는 참조된 것들 중 어느 것과 본 문서의 텍스트간에 용어의 정의 또는 사용에서 어떤 불일치 또는 상충의 정도까지도, 본 문서 내 용어의 정의 또는 사용이 우선할 것이다.
도 1은 본 발명의 다양한 면들이 구현되는 플래시 EEPROM 시스템을 블록도 형태로 도시한 도면.
도 2는 부분적으로 구성된 2중 플로팅 게이트 메모리 셀 어레이의 평면도.
도 3a 및 도 3b는 각각 도 2의 A-A 및 B-B 단면에서 취한 도 2의 구조의 일 실시예의 단면도.
도 4는 도 2, 도 3a 및 도 3b의 어레이의 2중 플로팅 게이트 메모리 셀의 등가 회로도.
도 5는 도 2의 A-A 단면에서 취한, 도 2의 구조의 또 다른 실시예의 단면도.
도 6 및 도 7은 도 5의 실시예의 수정예들을 도시한, 도 2의 A-A 단면에서 취한 도 2의 구조의 단면도.
도 8은 NAND 어레이에 한 스트링의 메모리 셀들을 따라 취해진 또 다른 실시예의 단면도.
도 9는 도 8의 NAND 스트링의 등가 회로를 나타낸 도면.
메모리 시스템
본 발명의 여러 면들을 탑재한 메모리 시스템의 예가 도 1의 블록도에 전체적으로 예시되어 있다. 상당 수의 개별적으로 어드레스 가능한 메모리 셀들(11)은 보통의 어레이의 행들(row) 및 컬럼들(column)로 배열되는데, 그러나 셀들의 다른 물리적 배열들도 확실히 가능하다. 여기에서는 한 어레이(11)의 셀들의 컬럼들을 따라 확장하는 것으로 나타낸 비트라인들은 라인들(15)을 통해 비트라인 디코더 및 드라이버 회로(13)에 전기적으로 접속된다. 한 어레이(11)의 셀들의 행들을 따라 확장하는 것으로 이 설명에서 나타낸 워드라인들은 라인들(17)을 통해 워드라인 디코더 및 드라이버 회로(19)에 전기적으로 접속된다. 어레이(11)에 메모리 셀들의 컬럼들을 따라 확장하는 조정(steering) 게이트들은 라인들(23)을 통해 조정 게이트 디코더 및 드라이버 회로(21)에 전기적으로 접속된다. 디코더들(13, 19, 21) 각각은 메모리 제어기(27)로부터 버스(25)를 통해 메모리 셀 어드레스들을 수신한다. 디코더 및 구동회로들은 각각의 제어 및 상태 신호 라인들(29, 31, 33)을 통해 제어기에 접속된다. 조정 게이트들 및 비트라인들에 인가되는 전압들은 디코더 및 드라이버 회로들(13, 21)을 상호접속하는 버스(22)를 통해 조정된다.
제어기(27)는 라인들(35)을 통해 호스트 장치(도시되지 않음)에 접속될 수 있다. 호스트는 개인용 컴퓨터, 노트북 컴퓨터, 디지털 카메라, 오디오 플레이어, 이외 각종의 휴대 전자장치들, 등일 수 있다. 도 1의 메모리 시스템은 이를테면 PCMCIA, CompactFlash™ 협회, MMC™ 협회, SD 그룹 및 기타들과 같은 몇몇의 현존 의 물리적 및 전기적 표준들 중 하나로부터의 표준에 따라 카드 내에 공통적으로 구현될 것이다. 카드 포맷일 때, 라인들(35)은 호스트 장치의 상보적 커넥터에 인터페이스하는 카드상의 커넥터에서 끝난다. 많은 카드들의 전기적 인터페이스는 ATA 표준에 따르는데, 메모리 시스템은 호스트에겐 마치 자기 디스크 드라이브인 것처럼 보인다. 이외 다른 메모리 카드 인터페이스 표준들이 존재한다. 카드 포맷에 대한 대안으로서, 도 1에 도시된 유형의 메모리 시스템이 호스트 장치에 영구적으로 내장된다.
디코더 및 구동기 회로들(13, 19, 21)은 프로그래밍, 판독 및 소거 기능들을 실행하기 위해서, 각각의 제어 및 상태 라인들(29, 31, 33)에 제어 신호들에 따라, 버스(25)로 어드레스된, 어레이(11)의 상기 회로들의 각각의 라인들에 적합한 전압들을 발생한다. 전압 레벨들 및 이외 어레이 파라미터들을 포함한 어떤 상태 신호들이 어레이(11)에 의해 동일 제어 및 상태 라인들(29, 31, 33)로 제어기(27)에 제공된다. 회로(13) 내 복수의 감지 증폭기들은 어레이(11) 내 어드레스된 메모리 셀들의 상태들을 나타내는 전류 또는 전압 레벨들을 수신하고, 판독동작 동안 라인들(41)로 이들 상태들에 관한 정보를 제어기(27)에 제공한다. 병렬로 상당수의 메모리 셀들의 상태들을 판독할 수 있기 위해서 통상적으로 상당수의 감지 증폭기들이 사용된다. 판독 및 프로그램 동작들 동안에, 한 행의 셀들은 전형적으로 회로들(13, 21)에 의해 선택되는 어드레스된 행의 다수의 셀들에 액세스하기 위해 회로들(19)을 통해 한번에 어드레스된다. 소거동작 동안, 많은 행들 각각에 모든 셀들은 전형적으로 동시 소거를 위해 한 블록으로서 함께 어드레스된다.
비트라인 디코더 및 드라이버 회로(13)는 라인들(15)을 통해 전역 비트라인들에 접속되며, 이들은 이어서 어레이의 소스영역 및 드레인 영역에 선택적으로 접속된다. 컬럼들의 개개의 메모리 셀들의 소스들 및 드레인들은 버스(25)로 공급되는 어드레스들 그리고 라인들(19)로 공급된 제어신호들에 응하여 판독 또는 프로그래밍을 위한 적합한 프로그래밍 전압들에 접속된다.
조정 라인 디코더 및 드라이버 회로(21)는 라인들(23)을 통해 조정 게이트들에 접속하며 버스(25)로 제공되는 어드레스들, 라인들(33)에 제어신호들, 그리고 드라이버들 및 감지 증폭기들(13)로부터의 데이터에 응하여 조정 라인들을 개별적으로 선택하고 이들의 전압들을 제어할 수 있다.
선택 게이트 디코더 및 드라이버 회로(19)는 셀 어레이의 한 행을 개별적으로 선택하기 위해서 워드라인들에 접속된다. 그러면, 선택된 행 내 개개의 셀들은 비트라인 그리고 조정 게이트 디코더 및 드라이버 회로들(13, 21)에 의해 판독 또는 기입을 위해 활성화된다.
도 1에 도시된 바와 같은 메모리 시스템의 동작은 위에 배경기술에서 확인된 특허들에, 그리고 본 출원의 양수인인 쌘디스크 사에 양도된 그외의 특허들에 더 기술되어 있다. 또한, 미국특허 6,738,289는 데이터 프로그래밍 방법의 예를 기술하고 있다.
2중 플로팅 게이트 메모리 셀 어레이의 실시예
플로팅 게이트들이 스페이서 기술에 의해 형성된, 단일 집적회로 칩에 형성된 NOR 메모리 어레이의 예의 구조가 도 2, 도 3a, 및 도 3b에 도시되었으며, 결과 적인 메모리 셀의 등가회로가 도 4에 주어져 있다. 주로 도 2의 평면도를 참조하면, 바람직하게는 처음에 긴 평행한 트렌치들(trench)을 에칭하고 이어서 이들 내에 단축된 트렌치들(51-66)을 정의함으로써, 반도체 기판(50)의 표면(49) 내에 2차원 어레이의 트렌치들(51-66)이 형성된다. 이들 트렌치들은 2 세트들의 전기적 도전성의 제어 게이트 라인들, 즉 x방향으로 확장하는 길이들을 갖는 워드라인들(69-72) 및 직교하는 방위로 놓여진 y방향으로 확장하는 길이들을 갖는 조정 게이트 라인들(75-78)에 의해서 교차된다. 선택적이지만 바람직한 것으로, 한 어레이의 도전성 실드들(shield)(81-92)이 y방향으로 트렌치들(51-66)의 이웃한 트렌치들 사이에 기판(50)의 표면(49) 내 홈들 내에 형성된다. 각각의 실드는 이 위를 지나는 조정 라인들(75-78) 중 하나와 전기적으로 접속된다. 이들 도전성 실드들 및 주위의 유전체는 플로팅 게이트들이 배치되는 정의된 길이의 트렌치들(51-66)을 형성하기 위해서, 처음에 형성되는 긴 트렌치들을 따라 주기적으로 배치된다.
도 2의 직교하는 방위로 놓여진 단면들 A-A 및 B-B를 따라 각각 취해진 도 2의 단면도들인 도 3a 및 도 3b에 트렌치들(51-66) 내 형성되는 성분들이 도시되었다. 트렌치들(51-66) 각각은 메모리 셀 플로팅 게이트들, 선택 게이트 및 유전층들을 포함한다. 전형적인 것으로서 트렌치(61)을 취하면, 유전 물질층(101)이 트렌치의 벽들 및 바닥을 덮는다. 층(101)은 바람직하게는 이산화실리콘(예를 들면 SiO2)으로 만들어진다. 2개의 도전성 플로팅 게이트들(103, 105)이 x방향으로 트렌치의 서로 대향하는 측벽들을 따라 스페이서들로서 형성된다. 플로팅 게이트들 사이에 x 방향으로 충분한 공간이, 이 공간을 채우는 유전층(107) 및 조정 게이트(109) 용으로 남겨진다. 유전층(107)은 바람직하게는, 일반적으로 "ONO"라고 하는 구조에서, 질화실리콘(예를 들면 Si3N4)층의 서로 대향한 측들에 이산화실리콘의 2개의 층들인, 3층들로 만들어진다. ONO 층은 플로팅 게이트와 조정 게이트 사이의 영역들로 제한되고 채널 영역들을 피하는 것에 유의한다. 이것은 메모리 셀의 내구성을 개선하며, 시간에 따라 전하를 포획하는(trapping) 이 셀의 질화층에 의해 야기될 수 있는 잡음 및 교란 현상들을 감소시킨다.
게이트들(103, 105, 109), 측벽들을 따른 유전층(101), 및 중간 유전층(107)은 함께 x방향으로 트렌치(61)를 채운다. 매립된 N+ 확산부(110)는 y방향으로 연장되고 트렌치들(53, 57, 61, 65) 밑에 위치되어, 메모리 셀들의 부분인 이들을 위한 소스영역 및 드레인 영역을 제공한다. 나머지 트렌치들은 동일 구조 및 형태를 포함한다. 이하 사용을 위한 확인으로서, 이웃 트렌치(60)는 트렌치(61)와 동일한 방식으로 위치되는 플로팅 게이트들(111, 113), 조정 게이트(115) 및 유전층들을 포함한다. 매립된 확산부(117)는 트렌치(60) 밑에 존재하고 다른 트렌치들은 동일 컬럼 내 존재한다.
플로팅 게이트들은 바람직하게는 트렌치들 내에 포함하여 형성되는 전체 메모리 셀 위에 폴리실리콘 물질을 피착하고, 이어서 이 층을 이를테면 플로팅 게이트 스페이서들(103, 105)과 같은 스페이서들이 트렌치들 내에 남게 될 때까지 이방성으로 에칭함으로써 형성된다. 기판 표면(49)에 남아있을 수 있는 플로팅 게이트 스페이서 물질의 어떤 부분이든 제거하기 위해서 화학-기계-연마(CMP)가 수행될 수 있다. 이 실시예에서, 결과적인 플로팅 게이트들은 기판 표면(49) 밑에, 이들 게이트들 전체가 각각의 트렌치들 내에 위치된다. 조정 게이트들(109, 115) 또한 편리하게 기판 표면(49) 밑에 이들 게이트들 전체가 트렌치들 내에 위치된다.
도전성 제어 게이트 라인들은 기판 표면(49)에, 트렌치들을 가로질러 위치된다. 조정 게이트 라인들(75-78)은 y방향으로 트렌치들을 가로질러 확장하여, 트렌치들 내 조정 게이트들과, 그리고 트렌치들 사이에 도전성 실드들과 접촉한다. 예를 들면, 라인(77)은 가로질러 확장하여 중간 도전성 실드들(83, 87, 91)과 접촉할 뿐만 아니라, 조정 게이트(109) 및 이 컬럼 내 다른 조정 게이트들과 전기적으로 접촉한다. 조정 게이트 라인들과 이들 라인들이 가로지르는 기판 표면(49)의 임의의 부분들 사이에 유전 분리층(도시되지 않음)이 위치될 것이다. 유전 물질은 조정 게이트 라인들을 둘러싼다. 예를 들면 라인(77)은 이의 상면에 위치되고 이 표면과 같은 공간에 걸쳐있는 2개의 유전층들(121, 123)을 갖는다. 층(121)은 바람직하게는 이산화실리콘 및 질화실리콘층(123)으로 만들어진다. 스페이서들(125, 127)은 도전성 라인(77) 및 라인(77)의 상면에 유전 스트립들(121, 123)의 x방향으로 측벽들을 따라 형성된다.
워드라인들(69-72)은 이들에 수직한, 유전체로 둘러싸인 조정 게이트 라인들과 교차하여 위치된다. 중간 유전체의 두께 때문에, 워드라인과 조정 게이트 라인간에 커플링은 거의 또는 전혀 없다. 워드라인들은 게이트 유전층(129), 바람직하게는 이산화규소층에 의해 x방향으로 트렌치들 사이에 기판 표면으로부터 더 분리 된다. 게이트 유전층(129)에 인접한 워드라인들의 영역들은 메모리 셀들의 선택 게이트들을 형성한다. 선택 트랜지스터들의 채널 영역들은 트렌치들 사이에 게이트 유전층들(129)의 서로 대향한 측들에 기판 표면(49) 내에 존재한다.
실드들은 y 방향으로 양측에(either side) 플로팅 게이트들의 에지들로부터 분리하는 실드(91)의 측벽들을 따라 층들(131, 132)과 같은 유전층, 그리고 실드(91)의 바닥 표면과 기판 표면(49) 사이의 층(133)에 의해 둘러싸인다. 바닥층(133)은 실드(91)와 기판 표면(49) 사이에 커플링을 최소화하기 위해 비교적 두껍게 만들어진다. 반면, 측(side)에 층들(131, 132)은 실드의 양측에 플로팅 게이트들의 에지들과 실드(91) 간에 커플링을 최대화하기 위해 비교적 얇게 만들어진다. 실드(91)는 조정 게이트 라인(77)에 전기적으로 접속되기 때문에, 이것은 조정 게이트와 동일 컬럼 내에 각각의 플로팅 게이트들과 각각의 조정 게이트간에 커플링의 증가된 면적을 제공한다. 증가된 커플링 비를 갖는 메모리 셀들은 조정 게이트에 가해지는 더 큰 퍼센티지의 전압을, 이 조정 게이트가 용량적으로 결합되는 플로팅 게이트에 결합한다. 동시에, 플로팅 게이트들과 매립 비트라인 확산부들간에 커플링은, x방향으로 얇은 플로팅 게이트들 때문에, 도 3a에서 알 수 있는 바와 같이, 작게 유지될 수 있다.
도 2, 도 3a 및 도 3b의 어레이에 대한 한 특정한 예의 구성은 x 방향 및 y방향으로 기판 내 형성된 연속한 트레치들을 포함하며, 이에 따라 서로 교차한다. 플로팅 게이트 및 조정 게이트는 x 방향 트렌치들 사이에 y방향으로 연장된 트렌치들 내 위치된다. 실드 요소들은 y방향 트렌치들과 교차하는 곳에 x방향으로 연장된 트렌치들 내에 위치된다. 이어서 적합한 필드 유전물질이 실드 요소들 사이의 x방향 트렌치들을 채운다.
도 2, 도 3a 및 도 3b의 구조의 예는 공정에서 서로 다른 지점들에서 물질의 5번의 개별적인 피착으로부터 형성된 도핑된 폴리실리콘 또는 이외 적합한 도전성 물질을 이용한다. 위에 기술된 공정 실시예에서, 플로팅 게이트들은 도전성 물질의 제 1 피착으로부터 형성되고, 조정 게이트들은 제 2 피착으로부터, 실드 요소들은 제 3 피착으로부터, 조정 게이트 라인들은 제 4 피착으로부터, 워드라인들은 제 5 피착으로부터 형성된다. 폴리실리콘은 피착되는 동안 도핑될 수도 있고, 또는 대안적으로, 도핑없이 피착되고 이어서 피착 후에 이온 주입될 수도 있다. 워드라인들이 형성되는 폴리실리콘의 마지막 층은 결과적인 워드라인 저항을 감소시키기 위해서 실리사이드화될 수 있고, 또는 이 목적을 위해 그의 상면에 금속이 본딩될 수도 있다. 대안적으로, 워드라인들은 전체가 제 5 층으로서 금속으로부터 형성될 수도 있다.
도 4는 도 3a 및 도 3b의 한 메모리 셀의 등가회로이며, 동일 참조부호들은 프라임(')을 추가하여 사용되었다. 3개의 트랜지스터들은 매립된 비트라인 확산부들(110', 117') 간에 직렬로 접속된다. 좌측에 저장 트랜지스터는 플로팅 게이트(113')를 포함하고 우측에 저장 트랜지스터는 플로팅 게이트(103')를 포함한다. 이들 저장 트랜지스터들 사이에는 제어 게이트(71')를 구비한 선택 트랜지스터가 있다. 여기 예시된 한 어레이의 메모리 셀들은 근본적으로 앞에 언급된 미국특허 6,151,248의 2중 플로팅 게이트 메모리 셀 어레이와 동일한 방식으로 동작될 수 있 다.
도 3a에 나타낸 바와 같이, 이 하나의 메모리 셀의 기판 채널은 3개의 세그먼트들로 분할된다. 한 세그먼트(T1-좌측)은 확산부(117)와 기판 표면(49) 사이에, 플로팅 게이트(113)에 인접한 트렌치(60)의 수직 측벽을 따라 있다. 이것은 기술되는 메모리 셀의 좌측 저장 트랜지스터의 부분이다. 다음 세그먼트(T2)는 이웃한 트렌치들(60, 61)의 벽들 사이에 기판 표면(49)을 따라 있다. 제 3 세그먼트(T1-우측)은 트렌치(61)의 수직 측벽을 따라 있다. 트렌치들은 기판 표면에 걸쳐 x-크기 및 y-크기가 가공이 허용하는 만큼 작게 형성될 수 있다. 결과는 기판 표면에 걸쳐 x방향으로 매우 콤팩트한 한 어레이의 메모리 셀들이다. 이에 따라 메모리 셀 당 집적회로 면적량을 매우 작아지게 한다. 메모리 셀들의 밀도는 동일 가공 스케일이 주어졌을 때, 플로팅 게이트들이 기판 표면에 걸쳐 위치되는 경우로부터 잠재적으로 2배가 된다. 동시에, 선택 게이트 채널 길이(T1 거리)는 약간 증가될 수 있고, 플로팅 게이트 채널길이(T1)는 현저하게 증가될 수 있다.
도 3a 및 도 3b에 도시된 메모리 셀들에 대한 바람직한 프로그래밍 메커니즘은 발리스틱(ballistic) 프로그래밍이다. 즉, 전자들은 워드라인들, 선택 게이트 라인들, 매립된 비트라인 확산부 및 기판에 적합한 전압들이 인가됨으로써 기판 표면(49)에 실질적으로 평행한 방향으로 채널의 T2 영역 내에서 가속된다. 고 속도 전자들의 경로는 어느 플로팅 게이트가 프로그램되고 있는가에 따라, 넓은 평탄한 표면에 실질적으로 수직하게 플로팅 게이트들(103 또는 113) 중 하나를 타격한다. 프로그래밍 효율은 잠재적으로, 더 표준의 소스측 주입보다 더 큰 수 자리수 크기 이다. T2 영역에서 플로팅 게이트의 어느 부분도 기판 표면(49)과 겹치지 않음으로써, 이 직접적인 고 에너지 전자 경로와 인터페이스할 수 있는 전계효과들로부터 T2 영역을 자유롭게 하는 것이 바람직하다. 도 3a에 도시된 바와 같이 트렌치들의 측벽들은 가장 효율적인 발리스틱 프로그래밍을 위해서, 도시된 바와 같이, 수직한(기판 표면(49)에 수직한) 것이 바람직하나, 대안적으로는 다른 이유들로 더 편리하다면 다소 경사질 수도 있다.
메모리 셀들을 소거하기 위해 플로팅 게이트들로부터 전하를 제거하는 몇 가지 가능성들이 있으며, 이중 3가지가 여기에서 언급된다. 하나는 전자들을 플로팅 게이트의 비교적 예리한 상측 에지로부터 이웃한 워드라인(71)으로 선택 게이트 유전체(129)를 통하여 터널링하게 하는 것이다. 이를 위해서 고 소거 전압이 워드라인에 가해진다. 대안적으로, 플로팅 게이트는 이의 수직 채널 부분으로 플로팅 유전층을 통해 트렌치의 수직면을 따라 소거될 수 있다. 이를 위해서, 제로 내지 -0.5 볼트의 전압이 비트라인에 인가되며(대안적으로 비트라인에 대해서 소거할 가능성을 방지하기 위해서 비트라인은 플로팅되게 할 수 있다), 제로 볼트가 기판에 인가되고, -20볼트까지가 조정 게이트에 인가된다. 또 다른 가능성은 트렌치의 바닥에 플로팅 게이트 유전층을 통해, 플로팅 게이트와 트렌치의 바닥 밑에 매립된 확산 비트라인 사이를 소거하는 것이다. 전압들의 예는 비트라인에 5볼트, 기판에 0볼트 및 조정 게이트에 최대 -15볼트를 포함한다. 이 마지막 대안은 플로팅 게이트 또는 선택 게이트 유전층들을 통해 소거하지 않아, 이에 따라 보통 프로그래밍 및 판독에 영향을 미칠 많은 소거 동작들로부터 시간에 걸쳐 상기 층들에 전하를 포획하는 것을 회피하는 이점이 있다.
도 2, 도 3a 및 도 3b의 메모리 셀 어레이는 x방향 및 y방향으로 이웃한 플로팅 게이트들 사이에 실드를 제공하는 것에 유의한다. 조정 게이트들은 트렌치의 바닥까지 동일 트렌치 내 플로팅 게이트들 사이를 확장하기 때문에, 조정 게이트들은 x방향으로 실드를 제공한다. y방향으로, 실드 요소들(81-92)은 이러한 분리를 제공한다. 판독 오류들의 원인일 수 있는, 이웃 플로팅 게이트에 한 플로팅 게이트 상의 전하의 필드 커플링은 그에 의해 현저하게 감소된다.
2중 플로팅 게이트 메모리 셀 어레이를 제조하는 공정
도 2, 도 3a 및 도 3b의 메모리 셀 어레이를 제조하기 위한 한 세트의 공정 단계들(제조법(recipe))이 이제 기술될 것이다. 초기 단계는 어레이가 형성될 표면으로부터 비어있는(blank) 기판에 보론과 같은 이온들의 주입이다. 다양한 에너지들 및 도우즈들(dose)의 몇 번의 주입들로, 결과적인 수직 채널 부분들(T1)을 따라 도핑 레벨이 제어될 수 있다. 채널의 플로팅 게이트 부분들의 수직한 방위는 채널 길이를 따라 이러한 선택적 도핑이 비교적 용이하고 확실한 결과들로 달성될 수 있게 한다. 예를 들면, 플로팅 게이트 채널 길이(T1)를 따라 중간 지점과 일치하는 깊이에서 가장 높은 이온 농도를 제공하는 것이 바람직할 수 있다. 이것은 채널 길이(T1)를 따라 임의의 다른 지점에 비해 중간 지점에서 임계 전압(VT)을 가장 높아지게 하여, 매립 비트라인 확산부들 또는 선택 게이트들에 의한 것보다는 플로팅 게이트에 의해 더 강력하게 제어되는 병목 지점을 형성한다. 병목 지점이 메모리 셀의 거동을 통제하는 정도까지, 이를 T1의 중간 지점에 두는 것은 발리스틱 전자 주입이 일어나는 상측 영역과 매립 비트라인 확산부로의 터널링이 소거를 위해 선택될 수 있는 하측 영역 둘 다로부터 격리되게 한다.
증가하는 깊이를 따라 음이온 구배(gradient)가 기판 표면 근처에 설정될 수 있어, 이것은 프로그래밍 동안 사용되는 핫 전자들의 발생을 향상시키는데 유익하다. 또한, 선택 게이트들과 플로팅 게이트들 사이에 갭들이 존재하는 곳인 채널들의 구석들에 도핑 레벨의 제어는 갭들이 메모리 셀의 거동을 지배하지 않도록 할 수 있다.
주입 후, 얇은 산화규소층이 어레이가 형성되고 있는 기판의 표면의 영역에 성장된다. 이것은 이어서 산화층에 피착되는 질화규소층에 대한 버퍼로서 작용한다. 이어서 질화층은 마스크되고 리소그래피 및 이외 사용되는 특정한 공정의 면들을 사용하여, y방향으로 확장하는 길이들을 갖는 한 패턴의 스트립들로, 바람직하게는 가능한 한 x 방향으로 이들 간에 최소 폭 및 간격으로 에칭된다. 질화 스트립들 사이에 기판 표면 및 얇은 산화층의 영역들은 마스크로서 작용하는 질화 스트립들을 사용하여 이방성으로 에칭된다. 실질적으로 수직한 벽들을 가진 트렌치들은 이 에칭 단계에 의해 요망되는 플로팅 게이트 수직 채널 길이(T1)보다 약간 더 깊은 깊이로 기판 내에 형성된다. 결국, 트렌치들(51-66)의 각각의 컬럼(도 2)은 이들 트렌치들 중 하나에 형성된다.
이어서, 두꺼운 산화층이 질화물 스트립들에 어레이의 전체 영역에 그리고 트렌치들 내에 등방성으로 피착된다. 이 산화층은 이방성으로 에칭되어 트렌치들 및 질화물 스트립들의 공통되는 측벽들을 따라 산화물 스페이서들을 남긴다. 피착된 산화층의 두께 및 에칭은 x방향으로 스페이서들 사이에 협소한 공간을 남기게 선택된다. 이어서 이들 스페이서들 및 질화물 스트립들은 주입 마스크로서 사용된다. 스페이서들 사이에 이 마스크를 통해 트렌치들의 바닥들에, 예를 들면 비소를 사용한, 다양한 에너지들의 매립 N+ 주입들이 행해진다. 이에 따라 비트라인 확산부들이 y방향으로 트렌치들의 바닥들을 따라 확장하는 스트립들로서 형성된다. 주입된 이온들은 나중에 고양된 온도들로 추가 가공 단계들의 결과로서 x방향으로 밖으로 확산하여, 도 3a 및 도 3b에 도시된 비트라인 확산부들(110, 117) 등을 형성한다.
이어서, 산화물 스페이서들, 질화물 스트립들 및 이들 밑에 산화물은 모두 에칭된다. 이어서 전체 메모리 어레이 영역에 8nm 내지 10nm의 두께로 기판 표면의 단차가 있는 윤곽(contour)을 따라, 산화층이 성장된다. 트렌치들 내에 이 층의 부분들은 결국 도 3a 및 도 3b의 산화층(101)이 된다. 이어서 제 1 폴리실리콘층(Poly1)이 어레이 영역에 10nm 내지 20nm의 두께로 등방성으로 피착된다. 이어서 이 층은 y방향으로 트렌치 측벽들을 따라 연속적으로 확장하는 스페이서 스트립들을 남기게 비등방성으로 에치 백(etch back)되어 트렌치들 내에 x방향으로 이격된다. 이들 폴리실리콘 스트립들의 길이들의 부분들은 나중에 제거되어 어레이의 스페이서 플로팅 게이트들을 남긴다.
이어서 ONO 층이 어레이 영역에 형성되어, 플로팅 게이트들로서 남아 있는 폴리실리콘 스페이서 스트립들에 부분들은 도 3a 및 도 3b의 폴리-간(inter-poly) 유전층(107)을 형성한다. ONO 층을 형성하기 위해서, 5 ~ 6nm의 두께의 산화층이 먼저 피착되거나, 성장되거나, 피착 및 성장된다. 이어서 5 ~ 7nm 질화층이 산화층에 피착된다. 이어서 최종 5 ~ 6nm 두께의 산화층이 질화층에 성장되거나, 피착되거나, 성장 및 피착된다. 산화층들 각각을 형성한 후에 고온 산화 치밀화(densification) 단계가 수행될 수도 있다. 대안적으로, 이것은 나중에 고온 어닐링 단계들이 치밀화 작업도 수행하기 때문에, 이들 단계들이 공정에 포함된다면 생략될 수도 있다.
제 2 폴리실리콘층(Poly2)이 ONO가 피복된 Poly1 스트립들 사이에 트렌치들을 완전히 채우기에 충분한 두께로 어레이 영역에 등방성으로 피착된다. 이어서 기판 표면까지 밑으로 모든 물질을 제거하기 위해서 CMP 단계가 수행된다. 이것은 y방향으로 확장하는 Poly2 스트립들을 남기며, 이들은 나중에 분리되었을 때, 도 3a 및 도 3b의 조정 게이트들(109, 115, 등)을 형성한다.
다음 몇 개의 단계들은 질화 마스크를 형성하고 이 마스크를 사용하여 Poly1 및 Poly2 스트립들, 이들을 둘러싸는 유전층들 및 x방향으로 확장하는 길이들을 갖는 스트립들 내 기판을 에칭한다. 결과적인 x방향 트렌치들의 깊이는 바람직하게는 앞서 플로팅 게이트 트렌치들이 에칭할 때와 동일하다. Poly1, Poly2, 산화층, ONO 층 및 실리콘 기판 각각이 동일한 레이트로 에칭되도록 비-우선적(non-preferential) 에칭이 바람직하다. 이들 트렌치들에는 실드 요소들(51-66)(도 2)가 나중에 형성된다. 이러한 에칭은 도 3a 및 도 3b에 도시된 바와 같이 Poly1 및 Poly2 스트립들을 분리한다. 그리고 결과적인 조정 게이트들이 y방향으로 서로 간 에 분리되기 때문에, 조정 게이트 라인들(75-78)(도 2, 도 3a 및 도 3b)은 이들을 함께 컬럼들로 연결하기 위해 나중에 형성된다.
다음에, 이를테면 산화층을 성장시킴과 아울러 등방성으로 산화물을 피착시킴으로써, 유전층이 어레이 영역에 형성되어 x방향 트렌치들 내에 동일하지 않은 두께들의 유전층들(131, 132, 133)(도 3b)이 되게 한다. 이어서 이 산화물에, x방향 트렌치들 내에 제 3 폴리실리콘층(Poly3)이 피착된다. 이어서 이 영역에 다시 CMP를 행하여 폴리실리콘 및 산화물을 기판 표면까지 제거한다. 남는 것은 전체가 x방향 트렌치들 내에, x방향으로 확장하는 Poly3 스트립들, 및 기판 트렌치 벽들로부터 Poly3 스트립들을 분리시키는 산화물이다. 이들 Poly3 스트립들은 나중에 실드들(81-92)을 남기게 분리된다.
사실, 다음 일련의 단계들은 이러한 분리를 수행한다. 도 2의 평면도에 경우와 같이, 이웃한 트렌치들(51-66)의 폭들보다 x방향으로 결과적인 실드들이 더 크게 하는 것이 바람직하나, 그러나 이들은 대안적으로 동일 크기가 되게 할 수도 있을 것이다. 이와 같이 하는 것은 사용되는 공정의 라인 폭보다 작은 Poly 3 스트립들의 세그먼트들이 제거될 필요가 있음을 의미한다. 그러므로 제거될 Poly3 스트립들의 영역들에 정렬된 공정 라인 폭에 따라 개구들을 가진 어레이 영역에 먼저 에칭 마스크가 형성된다. 이어서 개구를 좁게 하기 위해서 y방향으로 이들 개구들의 적어도 에지들을 따라 스페이서들이 형성된다. 이들 제약된 개구들을 통해 노출된 Poly3의 부분들은 비등방성 에칭 단계에 의해 제거되고, 그럼으로써 개별적인 실드들(81-92)을 남긴다.
다음 일련의 단계들은 조정 게이트 라인들(75-78)을 형성한다. 제 4 폴리실리콘층(Poly4)이 어레이의 영역에 피착된다. 이어서, 남아서 라인들(75-78)이 될 층의 부분들을 덮기 위해서 y방향으로 확장하는 스트립들의 형태의 Poly4 층에 에칭 마스크가 형성된다. 이 마스크가 전에 형성된 다른 요소들과 정렬되지 않기 때문에, 남은 Poly4 스트립들의 폭들을 공정의 라인 폭보다 좁게 하는 것이 바람직하다. 이때 x방향으로 얼마간의 오정렬 정도는 허용될 수 있다.
이들 좁은 마스크 개구들은 먼저, x방향 폭들 및 이들 사이에 간격들을 사용되는 공정의 최소 라인폭과 동일하게 스트립들을 갖는 Poly4 층에 산화물 마스크를 형성함으로써 얻어진다. 이어서 산화물 물질의 스페이서들이 개구들의 에지들을 따라 이들 개구들을 좁히기 위해 형성된다. 이어서 산화물 스페이서들 사이에 좁혀진 개구들을 통해 산화물 물질에 그리고 Poly4 층에 질화층이 피착된다. 이어서 이 구조에 CMP를 산화물 물질까지 행하여, 요망되는 조정 게이트 라인들의 폭들을 가진 y방향으로 확장하는 질화물 스트립들을 남긴다. 이어서 질화물 스트립들 사이에 산화물 물질은 선택적 에칭에 의해 제거된다. 이어서 Poly4 층이 결과적인 질화물 마스크를 통해 비등방성으로 에칭되어 질화물 스트립들이 존재하는 곳을 제외하고 Poly4 층으로부터 물질을 제거한다. 결과는 조정 게이트 라인들(75-78)이다.
질화물 마스킹 스트립들이 도 3a 및 도 3b에 도시된 바와 같이, Poly4 스트립들에 제 위치에 남게 하는 것이 바람직하다. Poly4 스트립들(조정 게이트 라인들)과 이들 위에 형성된 워드라인들간에 충분한 분리를 제공하기 위해서 Poly4 및 질화물 스트립들의 적층의 측들을 따라 산화물 스페이서들이 형성된다. 질화층에 의해 제공된 적층에 추가된 높이로 스페이서들(도 3a의 125, 127, 등)은 Poly4 스트립(도 3a의 조정 게이트 라인(77, 등))의 영역에서 충분한 두께에 도달하게 된다.
다음에, 기판의 노출된 표면에 선택 게이트 유전층(129)(도 3a)을 형성하기 위해서, 산화물층이 성장되거나, 피착되거나, 성장 및 피착된다. 이어서, 제 5 폴리실리콘층(Poly5)이 어레이 영역에 피착되고 이로부터 워드라인들(69-72)이 형성된다. Poly5 층은 Poly4 층으로부터 좁은 조정 게이트 라인들(75-78)을 형성하기 위해 위에 기술된 바와 동일한 방식으로, 사용되는 가공의 최소 라인폭보다 좁은 워드라인들로 분리될 수 있다. 물론, 이 마스크는 이의 스트립들이 x방향으로 확장하는 방위로 놓여진다. 결과적인 폴리실리콘 스트립들의 폭들을 좁히는 이러한 공정은 y방향으로 결과적인 Poly5 라인들의 얼마간의 오정렬을 허용한다.
추가의 단계들(도시되지 않음)은 표준 가공 기술에 따라, 폴리실리콘 조정 게이트 라인들(75-78)에 이들의 길이들을 따라 주기적으로 접속되는 유전층들에 의해 분리되는 제 1 세트의 금속 라인들, 및 워드라인들(69-72)의 길이들을 따라 접속된 제 2 세트의 금속 라인들을 형성하는 것을 포함한다.
2중 플로팅 게이트 메모리 셀 어레이의 대안적 실시예들
위에 기술된 구조 및 공정의 이점들을 보유하고 다른 것들을 제공하는 이들 구조 및 공정에 행해질 수 있는 많은 수정예들이 있다. 한 수정예는 기판 내 트렌치들을 도 3a 및 도 3b에 도시된 것보다 더 얕아지게 하고 이어서 기판 표면 및 기판 표면에 형성된 임의의 제어 게이트 유전체 물질 위에 어떤 거리로 트렌치들로부 터 플로팅 및 조정 게이트 구조들을 확장하는 것이다. 이러한 메모리 셀 어레이가 도 5에 도시되었으며, 도 5는 위에 기술된 실시예에 대해 도 3a에 대응하는 단면도이다. 동일한, 또는 근본적으로 동일한 도 5에 도시된 구조의 요소들에 도 3a와 동일한 참조부호들이 사용되고, 상이한 요소들은 이들의 대응하는 것들엔 동일 참조부호에 2중 프라임(")을 추가하여 나타내었다.
도 5의 실시예의 주 잇점은 메모리 셀의 플로팅 게이트들에 대향하는 기판 채널 부분들(T1-좌 및 T1-우)의 길이들이 플로팅 게이트들 및 조정 게이트들이 동일 크기인 채로 있다면 이들 게이트들 사이에 커플링 면적을 감소시킴이 없이 감소된다는 것이다. 이것은 플로팅 게이트들 각각과 기판간에 용량성 커플링 량들이 셀의 플로팅 게이트 대 조정 게이트 커플링 비의 분모이고 플로팅 게이트와 조정 게이트간에 커플링의 레벨이 분자이기 때문에, 이 비를 바람직하게 증가시킨다. 선택 트랜지스터 채널 길이(T2)는 영향받을 필요가 없다.
도 5의 구조의 또 다른 잇점은 플로팅 게이트들 각각과 워드라인간에 증가된 중첩이다. 예를 들면 플로팅 게이트(113)의 더 많은 영역은 워드라인(71")에 대향하여 놓인다. 이것은 플로팅 게이트들과 워드라인들 사이에 유전체의 특성과 두께에 따라, 이들간에 커플링을 증가시키는 것을 가능하게 한다. 이것은 소거 동안에 워드라인들이 플로팅 게이트에의 전압들을 매립 비트라인 확산부에 또는 기판 채널에 결합하는데 사용될 수 있게 하며, 그럼으로써 소거를 향상시킨다. 워드라인들은 이를테면 한 행의 워드라인에 플로팅 게이트들의 프로그래밍을 개시하기 위해 필요로 되는 최소 플로팅 게이트 전압을 제공함으로써, 프로그래밍 동안에 플로팅 게이 트들의 전압을 제어하는데 도움을 주기 위해 사용될 수도 있다.
또한, 워드라인과 이의 행에 플로팅 게이트들간에 증가된 커플링은 잡음을 감소시키기 위해서 행에서의 판독 및 검증 동작들 동안에 교류(AC) 신호로 워드라인이 구동될 수 있게 한다. 이 기술은 미국특허 6,850,441에 기술되어 있다.
도 3a 및 도 3b의 실시예와 유사하게, 도 5로부터, 라인(76)과 같은 조정 게이트 라인들은 이를테면 조정 게이트(115) 및 조정 게이트(115)를 내포하는 트렌치(60)(도 5에서 60")의 양측에 실드 요소들(86, 90)(도 2)과 같은, 조정 게이트들 및 이것이 교차하는 중간 실드 요소들과 전기적으로 접촉하여, y방향으로 어레이를 가로질러 확장하는 것에 유의한다. 실드 요소들은 상면에 또는 기판 표면(49) 밑에 형성되기 때문에(도 3b 참조), 도 5의 융기된 게이트 구조는 조정 게이트 라인들(76) 등이 조정 게이트들(115) 등 위에서 높고 이어서 y방향으로 조정 게이트들의 양측에서는 낮아 실드 요소들(90) 등과 전기적으로 접촉하게 한다.
도 5의 수정된 어레이는 어떤 수정들을 갖고, 도 2, 도 3a 및 도 3b의 어레이에 대해 위에 기술된 공정에 의해 만들어질 수 있다. 플로팅 게이트 및 조정 게이트가 기판 표면 위에서 확장한 결과가 되게 하기 위해서, 기판 표면에 초기 단계에서 형성된 질화물 마스크는 제 1 폴리실리콘층(Poly1)이 피착될 때 그 자리에 남겨진다. 이 질화물 마스크는 트렌치들을 실리콘 표면 내로 에칭하기 위해 사용되는데, 이들은 이 수정예에서 이전만큼 깊게 만들어지지 않는다. y방향으로 확장하고 메모리 셀들의 선택 게이트 영역들을 덮는 질화물 마스크의 두께는 플로팅/조정 게이트 구조의 상면과 기판 표면(49) 간의 요망되는 거리인 치수 h와 같게 되게 제어 된다. 이어서 Poly1이 질화물 마스크 스트립들에 그리고 기판 트렌치들 및 질화물 스트립들에 의해 형성된 이들 트렌치들의 수직 확장부에 피착된다. Poly1 층의 비등방성 에칭에 기인한 플로팅 게이트 스페이서들은 거리 h만큼 기판 표면 위로, 질화물 스트립들의 상면까지 확장한다. 질화물 마스크 스트립들은 나중에 제거된다.
플로팅 게이트 스페이서들이 형성된 후에 질화물 마스크 스트립들이 남아 있기 때문에, 이때 매립 비트라인 확산부들은 질화물 스트립들 및 플로팅 게이트들을 주입 마스크로서 사용하여 주입될 수 있다. 트렌치들을 통해 이온들이 주입되는 이들 트렌치들의 폭을 플로팅 게이트들이 좁히기 때문에, Poly1이 피착되기 전에 도 3a 및 도 3b 공정의 위에 설명에서 형성된 산화물 스페이서들은 필요하지 않다. 이들 산화물 스페이서들을 형성하고 제거하기 위해 필요로 되는 추가된 단계들은 생략될 수 있다.
조정 대 플로팅 게이트 커플링 비를 증가되게 하지만 워드라인(선택 게이트) 대 플로팅 게이트 커플링 비를 유지하는 것이 요망된다면, 도 5에 도시된 워드라인 및 이의 선택 게이트 구조는 변경될 수도 있다. 플로팅 게이트들과의 커플링 영역을 감소시키는 선택 게이트 구조들의 3가지 서로 다른 예들이 도 6 및 도 7에 도시되었으며, 도 5에 도시된 것들과 동일하거나 근본적으로 동일한 요소들에는 동일 참조부호들이 사용된다. 플로팅 게이트들과의 커플링을 감소시키지만, 선택 게이트 채널 길이(T2)는 감소될 필요가 없다.
먼저, 도 6을 참조하면, 게이트들(135, 137)과 같은 선택 게이트들은 도핑된 폴리실리콘과 같은 도전성 물질로 개별적으로 형성된다. 이들 선택 게이트들은 한 행의 메모리 셀들을 따라 x방향으로 확장하는 수평 워드라인 도체(139) 및 개개의 선택 게이트들과 접촉하는 아래로 확장하는 도체들(141, 143)에 의해 함께 나중에 접속된다. 선택 게이트들의 수직 에지들을 따라, 플로팅 게이트들과의 커플링 영역은 얇은 선택 게이트들이 형성될 수 있기 때문에 작게 유지될 수 있다. 또한, 수직 부분들(141, 143, 등)은 도핑된 폴리실리콘으로 만들어질 수 있고 반면 수평 부분(139)은 금속으로 만들어진다. 대안적으로, 모든 워드라인 부분들(139, 141, 143 등)은 금속으로 만들어질 수 있다.
도 7은 도 6에서와 같이, 얇은 선택 게이트들(147, 149)이 형성되고 이어서 이 단면에서 삼각형상을 갖는 제 2 층들(151, 153)을 개별적으로 형성하는 또 다른 수정예들을 도시한 것이다. 삼각형 부분들은 플로팅 게이트들과의 사이에 얇은 유전층을 갖고, 표면들이 플로팅 게이트들의 상측의 좁은 에지들에 이웃하게 놓여지는데, 이것은 플로팅 게이트들을 선택 게이트들로 소거를 용이하게 한다. 그러나 동시에 선택 게이트와 플로팅 게이트 간에 커플링은 최소화된다. 개개의 선택 게이트 구조들은 선택 게이트 구조들에 접촉하게 아래로 내려간 부분들을 포함하는, 바람직하게는 금속인 워드라인(155)과 같은 도전성 워드라인들에 의해 접속된다.
도 2 내지 도 7의 실시예들이, 구체적인 예들로서, NOR 구조로 접속된 2중 게이트 메모리 셀들을 이용하는 것으로서 기술되었을지라도, 기술된 트렌치 게이트 구조들이 다른 메모리 셀 어레이 구성들에서도 이용될 수 있음이 이해될 것이다.
NAND 메모리 셀 어레이의 실시예
트렌치들에 플로팅 게이트들을 형성하기 위해 위에 기술된 스페이서 기술들 의 사용은 NAND 구조의 메모리 셀들의 어레이들을 형성하기 위해 사용될 수 있다. 직렬 접속된 메모리 셀들의 NAND 스트링의 부분의 단면도인 도 8에 한 NAND 실시예가 도시되었다. 반도체 기판(161)의 표면(159)에는 일련의 트렌치들(163, 165, 167, 169)이 형성된다. 2개의 플로팅 게이트들은 유전층이 트렌치의 측벽들 및 바닥에 형성된 후, 위에 기술된 방식으로, 도핑된 폴리실리콘 물질(Poly1으로부터)의 스페이서들의 각 트렌치에 형성된다. 도 8의 예시에서 8개의 이러한 플로팅 게이트들(171-178)이 포함된다. 스페이서 플로팅 게이트들의 형성 후에, 소스 및 드레인 확산부들(181-189)이 이온 주입에 의해 형성된다. 대안적으로, 트렌치들이 형성된 후에 플로팅 게이트들이 피착되기 전에 이온 주입이 행해질 수 있다.
유전층들이 플로팅 게이트들(171-178)의 노출된 표면들에 그리고 트렌치들 사이에 기판 표면들(159)에 형성된 후에, 메모리 셀 스트링의 방향에 수직한 방향으로 어레이를 가로질러 확장하게 워드라인 제어 게이트들이 형성된다. 사실, 어레이는 행들의 메모리 셀을 따라 스트링들을 가로질러 확장하는 워드라인들을 가진 평행한 컬럼들에 상당수의 이러한 스트링들로 구성된다. 각 플로팅 게이트에 교차하는 하나의 개별적인 워드라인이 있기 때문에, 2개의 이러한 워드라인들은 앞에서 기술된 실시예들의 단일 조정 게이트보다는, 트렌치들(163, 165, 167, 169) 각각에 형성될 필요가 있다.
그러므로, 워드라인들은 차례대로 피착되고 에칭되는 2개의 폴리실리콘층들로부터 형성된다. 제 1 워드라인 폴리실리콘층(Poly2)은 플로팅 게이트들 사이에 트렌치들에 확장하는 것을 포함하여 전체 어레이를 덮는다. Poly2 층에 형성된 마 스크는 제 1 세트의 워드라인들(191-194)을 메모리 셀 스트링을 따른 하나 걸러 워드라인을 남기는 패턴으로 상기 층이 제거될 수 있게 한다. 이들 워드라인들의 노출된 표면들이 유전체로 덮인 후에, 다음 폴리실리콘층(Poly3)이 트렌치들의 남은 공간 내를 포함하여 어레이에 피착된다. 이어서 Poly3 층이 마스크되고 에칭되어 어레이의 남은 워드라인들인 제 2 세트의 워드라인들(197-201)을 남긴다. 워드라인들은 스트링들의 다른 성분들과 자기-정렬되지 않고 트렌치들 각각은 4개의 폴리실리콘층들 및 5개의 유전층을 내포하기 때문에, 스트링을 따른 방향으로 트렌치들의 크기는 어떤 경우들에 있어선 사용되는 공정의 최소의 해상의 요소보다 클 필요가 있을 수 있다.
도 8의 NAND 메모리 셀 스트링의 전기적 등가회로가 도 9에 주어졌으며, 대응하는 요소들에 프라임(')을 추가하여 동일 참조부호가 사용되었다. 각 스트링의 끝들에는 전형적으로 스트링을 이의 전역 비트라인 및 접지와 같은 기준 전위에 선택적으로 접속하는 스위칭 트랜지스터들(205, 207)이 있다.
결론
본 발명의 여러 면들이 이의 실시예들에 관하여 기술되었지만, 첨부한 청구항들의 전체 범위 내에서 본 발명의 보호됨을 알 것이다.
상술한 바와 같이, 본 발명은, 일반적으로 비휘발성 플래시 메모리 시스템을 제공하고, 보다 구체적으로는 어레이의 전체 크기를 감소시키기 위해 기판 트렌치를 이용하는 메모리 셀 어레이의 구조와 공정을 제공하는데 사용된다.

Claims (33)

  1. 반도체 기판에 형성된 비휘발성 메모리에 있어서,
    상기 기판의 표면에서 서로 직교하는 제 1 방향과 제 2 방향을 따라 상기 기판의 표면에 형성된 직사각형의 트렌치 어레이로서, 상기 개별 트렌치는, 상기 기판 표면과 실질적으로 수직이고 상기 기판 표면과 실질적으로 평행한 바닥 표면에 의해 그 바닥이 결합되어 있는 서로 대향하는 측벽을 포함하는 상기 제 1 방향의 단면형상을 갖는, 직사각형의 트렌치 어레이와,
    상기 제 1 방향에서 공간이 사이에 있지만 상기 서로 대향하는 측벽을 넘어 상기 제 1 방향의 트렌치 밖으로는 뻗지 않고 개별 트렌치의 서로 대향하는 측벽을 따라 스페이서로 형성된 전하 저장 소자와,
    상기 트렌치의 상기 전하 저장 소자 중 적어도 하나와 개별적으로 필드 결합되도록 상기 제 1 방향에서 상기 전하 저장 소자 사이의 트렌치 내에 위치한 적어도 제 1 도전성 제어 게이트로서, 상기 제 1 제어 게이트는 상기 제 2 방향으로 뻗는 제 1 도전성 제어 라인에 접속되는, 제 1 도전성 제어 게이트와,
    상기 개별 트렌치의 적어도 바닥의 상기 기판 내에 위치한 소스 및 드레인 영역을
    포함하는, 비휘발성 메모리.
  2. 제 1항에 있어서, 상기 제 1 방향에서 상기 트렌치 사이의 상기 기판 영역 위에 위치하고 제 2 제어 라인과 접속된 제 2 도전성 제어 게이트를 더 포함하는, 비휘발성 메모리.
  3. 제 2항에 있어서, 상기 제 2 제어 게이트는 상기 제 1 방향에서 상기 트렌치 사이에 선택 트랜지스터를 형성하기 위해 상기 기판의 상기 영역과 필드 결합되고, 상기 제 2 제어 라인은 상기 제 1 방향으로 뻗어있는, 비휘발성 메모리.
  4. 제 1항에 있어서, 상기 제 1 제어 게이트는 상기 개별 트렌치 내 상기 전하 저장 소자 중 하나와 필드 결합되지만 다른 것과는 결합되지 않고, 상기 트렌치의 하나의 전하 저장 소자에는 필드 결합되지 않고 다른 전하 저장 소자와 개별적으로 필드 결합되도록 상기 제 1 방향으로 상기 전하 저장 소자 사이에서 상기 트렌치 내에 위치한 제 2 도전성 제어 게이트를 더 포함하고, 상기 제 2 제어 게이트는 상기 제 2 방향으로 확장하는 제 2 도전성 제어 라인들에 접속되는, 비휘발성 메모리.
  5. 제 1항에 있어서, 상기 전하 저장 소자는 도전성 플로팅 게이트를 포함하는, 비휘발성 메모리.
  6. 제 1항에 있어서, 상기 전하 저장 소자는 상기 기판 표면 또는 그 아래에서 상기 트렌치 내에 포함되는, 비휘발성 메모리.
  7. 제 2항에 있어서, 상기 전하 저장 소자는 상기 제 2 제어 게이트와 필드 결합되도록 상기 기판 표면 위에 상기 트렌치 밖으로 뻗는, 비휘발성 메모리.
  8. 제 7항에 있어서, 상기 제 2 제어 게이트는 상기 제 1 방향에서 상기 트렌치 사이에 선택 트랜지스터를 형성하기 위해 상기 기판의 상기 영역에 필드 결합되고, 상기 제 2 제어 라인은 상기 제 1 방향으로 확장하는, 비휘발성 메모리.
  9. 제 1항에 있어서, 상기 제 2 방향에서 인접한 트렌치 사이에서 상기 기판 내에 위치하고, 위를 지나도록 위치한 상기 제 1 제어 라인과 전기적으로 접속하는 실드(shield)를 더 포함하는, 비휘발성 메모리.
  10. 반도체 기판에 형성된 비휘발성 메모리에 있어서,
    상기 기판의 표면에 걸쳐 서로 직교하는 제 1 및 제 2 방향들을 따라 상기 기판의 표면 내에 형성된 사각형상의 한 어레이의 트렌치들로서, 개개의 트렌치들은 실질적으로 평탄한 바닥 표면에 의해 바닥에서 결합되는 실질적으로 평탄한 서로 대향하는 측벽들의 상기 제 1 방향으로 단면 형상을 갖는, 상기 트렌치들,
    사이에 제 1 유전층을 구비하며 상기 제 1 방향으로 상기 서로 대향하는 측벽들을 넘어 상기 트렌치들로부터 확장함이 없이, 개개의 트렌치들의 상기 서로 대향하는 측벽들을 따라 상기 트렌치들 내에 위치된 2개의 플로팅 게이트들,
    상기 제 1 방향으로 상기 2개의 플로팅 게이트들 사이에 개개의 트렌치들 내에 위치되고 사이에 제 2 유전층을 가진 제어 게이트,
    상기 제 2 방향으로 확장하는 길이들을 가지며 상기 제 2 방향을 따라 상기 제어 게이트들에 접속된 제 1 세트의 도전성 라인들,
    상기 개개의 트렌치들의 상기 바닥들에서 상기 기판 내에 위치된 소스 및 드레인 영역들,
    상기 제 1 방향으로 이웃한 트렌치들 사이에 상기 기판의 상기 표면에 위치되고 사이에 제 3 유전층을 갖는 선택 게이트들, 및
    상기 제 1 방향으로 확장하는 길이들을 가지며 상기 제 1 방향을 따라 상기 선택 게이트들에 접속된 제 2 세트의 도전성 라인들을
    포함하며,
    이에 의해서, 상기 어레이의 메모리 셀들의 개개의 셀들은 상기 이웃한 트렌치들 각각에 한 플로팅 게이트에 대향하는 영역들 및 사이에 선택 게이트를 포함하는 상기 제 1 방향으로 이웃한 트렌치들의 소스 영역과 드레인 영역 사이에 상기 기판에서 확장하는 채널 영역들을 갖는, 비휘발성 메모리.
  11. 제 10항에 있어서, 상기 플로팅 게이트들은 도전성으로 도핑된 폴리실리콘으로부터 스페이서들로서 형성되는, 비휘발성 메모리.
  12. 제 10항에 있어서, 상기 플로팅 게이트들 및 제어 게이트들은 실질적으로 상 기 기판 표면과 동일 공간에 상기 트렌치들 내에 내포된, 비휘발성 메모리.
  13. 제 10항에 있어서, 상기 플로팅 게이트와 제어 게이트는, 상기 기판 표면 위의 일정 거리에서 상기 플로팅 게이트가 상기 선택 게이트와 필드 결합하는데 충분한 거리만큼 상기 트렌치 밖으로 확장하는, 비휘발성 메모리.
  14. 제 13항에 있어서, 상기 플로팅 게이트는 상기 선택 게이트 위의 일정 거리에서 상기 트렌치 밖으로 확장하는, 비휘발성 메모리.
  15. 제 10항에 있어서, 상기 제 2 방향에서 상기 트렌치 사이에, 상기 기판 내에서 상기 트렌치 어레이와 실질적으로 동일 공간의 깊이로 위치한 도전성 실드(conductive shield)를 더 포함하고, 상기 도전성 실드와 전기 접속된 제 4 유전층을 사이에 구비하며, 이를 통해 상기 제 2 방향에서 상기 플로팅 게이트 사이에 전기적인 실딩(electrical shielding)이 제공되는, 비휘발성 메모리.
  16. 제 15항에 있어서, 상기 도전성 실드와의 전기 접속은 상기 도전성 실드와 접촉하여 뻗어있는 제 1 세트의 도전성 라인을 포함하는, 비휘발성 메모리.
  17. 제 10항에 있어서, 길이가 상기 제 2 방향으로 뻗어 있고 상기 제 1 방향으로 서로 이격된 상기 기판 표면의 연속 트렌치를 더 포함하고, 상기 트렌치는 사이 에 위치한 분리 유전체에 의해 연속적인 트렌치 내에서 그 길이를 따라 형성되어 있는, 비휘발성 메모리.
  18. 제 14항에 있어서, 상기 선택 게이트는, 상기 플로팅 게이트가 상기 기판 표면 위에서 연장되는 거리를 따라 실질적으로 전체적으로 뻗어있는 상기 제 2 세트의 도전성 라인의 일체 부분인, 비휘발성 메모리.
  19. 제 14항에 있어서, 상기 선택 게이트는 상기 기판 표면 위로 상기 플로팅 게이트가 확장하는 거리보다 훨씬 더 작은 두께를 갖고, 상기 제 1 방향에서 상기 플로팅 게이트 사이의 거리보다 훨씬 더 작은 단면을 갖는 상기 기판 표면 위로 상기 플로팅 게이트가 확장하는 거리만큼 뻗어있는 도체에 의해 상기 제 2 세트의 도전성 라인에 접속되는, 비휘발성 메모리.
  20. 제 19항에 있어서, 상기 선택 게이트와 상기 제 2 세트의 도전성 라인 사이의 상기 도체는, 표면이 상기 기판 표면 위로 확장하는 상기 플로팅 게이트의 상부 에지와 서로 대향 위치한 형상이고, 상기 표면은 상기 기판 표면과 예각을 형성하는, 비휘발성 메모리.
  21. 반도체 기판에 형성된 비휘발성 메모리에 있어서,
    기판 표면 위에 서로 직교하는 제 1 방향과 제 2 방향을 따라 상기 기판 표 면에 형성된 직사각형의 트렌치 어레이로서, 상기 개별 트렌치는, 실질적으로 평면인 바닥 표면에 의해 바닥에 결합되어 있는 실질적으로 평면인 서로 대향하는 측벽의 제 1 방향에서 단면형상을 갖는, 직사각형의 트렌치 어레이와,
    개별 트렌치 내에서 상기 서로 대향하는 그 측벽을 따라, 상기 제 1 방향에서 상기 서로 대향하는 측벽 위로 상기 트렌치 밖으로 뻗지 않으면서 위치한 두 개의 전하 저장 소자와,
    상기 제 1 방향에서 상기 2개의 전하 저장 소자 사이에서 개별 트렌치 내에 위치한 제 1 및 제 2 제어 게이트로서, 상기 제 1 제어 게이트는 개별 트렌치에서 상기 전하 저장 소자 중 적어도 하나와 필드 결합되고, 상기 제 2 제어 게이트는 상기 트렌치에서 상기 전하 저장 소자 중 다른 하나와 필드 결합되는, 제 1 및 제 2 제어 게이트와,
    상기 제 2 방향으로 길이가 확장하고, 상기 제 2 방향을 따라 상기 제 1 제어 게이트와 접속되는 제 1 세트의 도전성 라인과,
    상기 제 2 방향으로 길이가 확장하고, 상기 제 2 방향을 따라 상기 제 2 제어 게이트와 접속되는 제 2 세트의 도전성 라인과,
    상기 개별 트렌치의 상기 바닥에서 상기 기판 내에, 그리고 상기 제 1 방향으로 상기 트렌치 사이에서 상기 기판의 상기 표면을 따라 위치한 소스와 드레인 영역을
    포함하는, 비휘발성 메모리.
  22. 제 21항에 있어서, 상기 전하 저장 소자는 도전성 플로팅 게이트인, 비휘발성 메모리.
  23. 제 21항에 있어서, 상기 전하 저장 소자는 상기 기판 표면 아래 상기 트렌치 내에 실질적으로 전체가 위치한, 비휘발성 메모리.
  24. 제 21항에 있어서, 상기 전하 저장 소자는 스페이서 형태인, 비휘발성 메모리.
  25. 반도체 기판 위에 비휘발성 메모리 셀의 어레이를 제조하는 방법에 있어서,
    상기 기판 표면 전체에서 제 1 방향으로 서로 이격되어 있고 제 2 방향으로 서로 이격되어 있는 상기 기판 표면에 제 1 세트의 트렌치를 형성하는 단계로서, 제 1 방향과 제 2 방향은 서로 직교하는, 단계와,
    상기 제 1 세트의 트렌치의 적어도 바닥 표면에서 이들의 길이를 따라 소스와 드레인 영역을 형성하는 단계와,
    상기 제 1 세트의 트렌치 위와 상기 트렌치 내에 제 1 물질을 등방성으로 피착하는 단계와,
    상기 제 1 방향에서 사이에 공간을 갖는 상기 제 1 세트의 트렌치의 서로 대향하는 측벽을 따라 스페이서를 남기도록 상기 피착된 제 1 물질을 비등방성으로 제거하는 단계로서, 상기 스페이서는 상기 메모리 셀 어레이의 전하 저장 소자가 되는, 단계와,
    도전성 제 1 제어 게이트 라인이 전기적으로 접속되는 제 1 제어 게이트 위에 상기 제 2 방향으로 뻗어있는 전도성 제 1 제어 게이트 라인을 따라, 상기 제 1 방향에서 상기 스페이서 사이의 상기 제 1 세트의 트렌치의 상기 공간에 도전성 제 1 제어 게이트를 형성하는 단계를
    포함하는, 비휘발성 메모리 셀 어레이의 제조방법.
  26. 제 25항에 있어서, 상기 제 2 방향에서 상기 제 1 세트의 트렌치 사이에 상기 기판 내에서 도전성 실드를 형성하는 단계를 더 포함하고, 상기 도전성 제어 게이트 라인를 형성하는 단계는, 상기 실드 위에 이들과 전기적으로 접촉하는 상기 라인을 형성하는 단계를 포함하는, 비휘발성 메모리 셀 어레이의 제조방법.
  27. 제 26항에 있어서, 상기 도전성 실드를 형성하는 단계는, 상기 제 2 방향에서 상기 제 1 트렌치 사이의 상기 기판 표면에 제 2 세트의 트렌치를 형성하고, 이후 상기 제 2 세트의 트렌치에 상기 도전성 실드를 형성하는 단계를 포함하는, 비휘발성 메모리 셀 어레이의 제조방법.
  28. 제 25항에 있어서,
    상기 제 1 물질의 피착 전에, 적어도 상기 제 1 방향으로 상기 트렌치 사이에 제 2 물질을 형성하는 단계와,
    이후 상기 제 2 물질 위, 상기 제 1 세트의 트렌치 위와 안으로 상기 제 1 물질을 피착하는 단계와,
    상기 트렌치의 서로 대향하는 측벽을 따라 스페이서를 남기고, 상기 트렌치 위에 상기 제 2 물질의 벽을 남기도록, 상기 피착된 제 1 물질을 비등방성으로 제거하는 단계와,
    이후 상기 피착된 제 2 물질을 제거하여, 상기 기판 표면 위에 일정 거리를 뻗는 상기 스페이서를 남기는 단계를
    더 포함하는, 비휘발성 메모리 셀 어레이의 제조방법.
  29. 제 28항에 있어서, 제 2 제어 게이트 라인이 전기적으로 접속되는 제 2 제어 게이트 위에서 상기 제 1 방향으로 뻗어있는 제 2 제어 게이트 라인을 따라 상기 제 1 방향에서 상기 트렌치 사이의 공간에 도전성 제 2 제어 게이트를 형성하는 단계로서, 상기 제 2 제어 게이트는 상기 제 1 방향으로 상기 트렌치 사이의 상기 기판 표면과, 상기 기판 표면 위에 일정 거리를 뻗어있는 상기 전하 저장 소자 모두와 필드 결합되도록 형성되는, 단계를 더 포함하는, 비휘발성 메모리 셀 어레이의 제조방법.
  30. 제 29항에 있어서, 상기 제 2 제어 게이트와 제 2 제어 게이트 라인은 공통 공정에 의해 단일 구조로 형성되는, 비휘발성 메모리 셀 어레이의 제조방법.
  31. 제 25항에 있어서, 제 1 물질을 피착하는 단계는 폴리실리콘을 피착하는 단계를 포함하고, 폴리실리콘의 결과적인 전하 저장 소자 스페이서는 도전성 플로팅 게이트가 되는, 비휘발성 메모리 셀 어레이의 제조방법.
  32. 반도체 기판에 비휘발성 메모리 셀 어레이를 제조하는 방법에 있어서,
    기판 표면 전체에 제 1 방향으로 서로 이격되어 있고 제 2 방향으로 연장되어 있는 기판 표면에 트렌치를 형성하는 단계로서, 제 1 방향과 제 2 방향은 서로 직교하는, 단계와,
    상기 트렌치의 적어도 바닥 표면에서 이들의 길이를 따라 소스와 드레인 영역을 형성하는 단계와,
    상기 기판 전체에, 그리고 상기 제 1 세트의 트렌치에 제 1 폴리실리콘 물질을 피착하는 단계와,
    상기 제 1 방향으로 상기 트렌치 사이에 공간을 갖고 상기 트렌치의 서로 대향하는 측벽을 따라 도전성 스페이서를 남기도록 상기 피착된 제 1 폴리실리콘 물질을 비등방성으로 제거하는 단계와,
    상기 스페이서 사이의 상기 공간에 제어 게이트를 형성하는 단계와,
    상기 스페이서를 플로팅 게이트로 분리하는 단계와,
    상기 제 1 방향으로 상기 트렌치 사이에 상기 기판 표면에 선택 게이트를 형성하고, 이들을, 상기 제 1 방향으로 연장되고 상기 제 2 방향으로 이격된 워드 라인에 접속하는 단계를
    포함하는, 비휘발성 메모리 셀 어레이의 제조방법.
  33. 반도체 기판에 비휘발성 메모리 셀 어레이를 제조하는 방법에 있어서,
    기판 표면 전체에 제 1 방향으로 서로 이격되어 있고, 제 2 방향으로 연장된 상기 기판 표면에 제 1 세트의 트렌치를 형성하는 단계로서, 제 1 방향과 제 2 방향은 서로 직교하는, 단계와,
    상기 제 1 세트의 트렌치의 적어도 바닥 표면에 그 길이를 따라 소스와 드레인 영역을 형성하는 단계와,
    상기 기판 전체와 상기 제 1 세트의 트렌치에 제 1 폴리실리콘 물질을 피착하는 단계와,
    상기 제 1 방향으로 상기 트렌치 밖으로 뻗어있지 않지만 상기 제 1 방향으로 상기 폴리실리콘 영역 사이에 공간을 남기는 서로 대향하는 측벽을 따라 상기 제 1 세트의 트렌치 내에 영역을 남기도록, 상기 피착된 제 1 폴리실리콘 물질을 비등방성으로 제거하는 단계와,
    상기 제 1 세트의 트렌치 내의 상기 공간에 제 2 폴리실리콘 물질을 형성하는 단계와,
    상기 기판 표면에 제 2 세트의 트렌치와, 상기 제 1 방향으로 연장되고 상기 제 2 방향으로 서로 이격되어 있는 제 1 및 제 2 폴리실리콘 물질을 형성하는 단계로서, 상기 제 2 세트의 트렌치의 깊이는 실질적으로 상기 제 1 세트의 트렌치의 깊이와 동일하고, 이를 통해 상기 제 1 폴리실리콘의 상기 측벽 영역을 개별 플로 팅 게이트로 분리하는, 단계와,
    상기 제 2 방향으로 상기 플로팅 게이트 사이의 상기 제 2 세트의 트렌치에 도전성 물질을 형성하는 단계와,
    상기 제 2 방향으로 연장되고 상기 제 1 방향으로 서로 이격된 도전성 물질의 스트립을, 상기 제 1 세트의 트렌치에 상기 제 2 폴리실리콘 물질 및 상기 제 2 세트의 트렌치에 상기 도전성 물질 위로 지나 이와 접촉하도록 형성하는 단계와,
    상기 제 1 방향으로 상기 제 1 세트의 트렌치 사이에 상기 기판 표면 위에 선택 게이트를 형성하고, 이들을, 상기 제 1 방향으로 연장되고 상기 제 2 방향으로 서로 이격된 워드 라인에 접속하는 단계를
    포함하는, 비휘발성 메모리 셀 어레이의 제조방법.
KR1020097006107A 2006-09-19 2007-09-13 기판 트렌치에 스페이서로 형성된 플로팅 게이트를 구비하는 비휘발성 메모리 셀의 어레이 KR101427362B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US11/533,317 US7696044B2 (en) 2006-09-19 2006-09-19 Method of making an array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
US11/533,313 2006-09-19
US11/533,317 2006-09-19
US11/533,313 US7646054B2 (en) 2006-09-19 2006-09-19 Array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
PCT/US2007/078420 WO2008036552A2 (en) 2006-09-19 2007-09-13 Array of non-volatile memory cells with floating gates formed of spacers in substrate trenches

Publications (2)

Publication Number Publication Date
KR20090075807A true KR20090075807A (ko) 2009-07-09
KR101427362B1 KR101427362B1 (ko) 2014-08-07

Family

ID=39106139

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097006107A KR101427362B1 (ko) 2006-09-19 2007-09-13 기판 트렌치에 스페이서로 형성된 플로팅 게이트를 구비하는 비휘발성 메모리 셀의 어레이

Country Status (5)

Country Link
EP (1) EP2064733A2 (ko)
JP (1) JP4903873B2 (ko)
KR (1) KR101427362B1 (ko)
TW (1) TWI375331B (ko)
WO (1) WO2008036552A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190118103A (ko) * 2018-04-09 2019-10-17 윈본드 일렉트로닉스 코포레이션 Nor형 플래시 메모리 및 이의 제조 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110042188A (ko) * 2008-10-24 2011-04-25 가부시키가이샤 어드밴티스트 전자 디바이스 및 제조 방법
TWI559459B (zh) * 2014-12-03 2016-11-21 力晶科技股份有限公司 快閃記憶體及其製造方法
US10141323B2 (en) * 2016-01-04 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory and method of manufacturing the same
US10658479B2 (en) * 2017-11-15 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory cell structure with step-shaped floating gate
CN110010606B (zh) * 2018-01-05 2023-04-07 硅存储技术公司 衬底沟槽中具有浮栅的双位非易失性存储器单元

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5399516A (en) * 1992-03-12 1995-03-21 International Business Machines Corporation Method of making shadow RAM cell having a shallow trench EEPROM
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
US5411905A (en) * 1994-04-29 1995-05-02 International Business Machines Corporation Method of making trench EEPROM structure on SOI with dual channels
US5705415A (en) * 1994-10-04 1998-01-06 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
DE19524478C2 (de) * 1995-07-05 2002-03-14 Infineon Technologies Ag Verfahren zur Herstellung einer Festwertspeicherzellenanordnung
JPH10112511A (ja) * 1996-10-07 1998-04-28 Ricoh Co Ltd 半導体不揮発性メモリ及びその製造方法
US5929477A (en) * 1997-01-22 1999-07-27 International Business Machines Corporation Self-aligned diffused source vertical transistors with stack capacitors in a 4F-square memory cell array
US5973356A (en) * 1997-07-08 1999-10-26 Micron Technology, Inc. Ultra high density flash memory
JP2001077219A (ja) * 1999-06-29 2001-03-23 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US6103573A (en) * 1999-06-30 2000-08-15 Sandisk Corporation Processing techniques for making a dual floating gate EEPROM cell array
US6151248A (en) * 1999-06-30 2000-11-21 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
US6255689B1 (en) * 1999-12-20 2001-07-03 United Microelectronics Corp. Flash memory structure and method of manufacture
KR100364803B1 (ko) * 2000-11-15 2002-12-16 주식회사 하이닉스반도체 비휘발성 메모리 제조 방법
KR100442090B1 (ko) * 2002-03-28 2004-07-27 삼성전자주식회사 분할된 게이트 구조를 갖는 비휘발성 메모리 셀들 및 그제조방법
US6952034B2 (en) * 2002-04-05 2005-10-04 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried source line and floating gate
JP4678760B2 (ja) * 2002-06-21 2011-04-27 マイクロン テクノロジー， インク． メモリセルのアレイ、メモリアレイ、メモリデバイス及び多重状態セルを有するメモリアレイを形成する方法
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
CN1729558A (zh) * 2002-12-19 2006-02-01 皇家飞利浦电子股份有限公司 垂直分离栅非易失性存储单元及其制造方法
JP2004356381A (ja) * 2003-05-29 2004-12-16 Innotech Corp 半導体記憶装置の製造方法
US6815758B1 (en) * 2003-08-22 2004-11-09 Powerchip Semiconductor Corp. Flash memory cell
US6906379B2 (en) * 2003-08-28 2005-06-14 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried floating gate
KR100591147B1 (ko) * 2003-10-23 2006-06-19 동부일렉트로닉스 주식회사 플래쉬 메모리 및 그 제조 방법
US7049652B2 (en) * 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
KR100526478B1 (ko) * 2003-12-31 2005-11-08 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
JP4557678B2 (ja) * 2004-02-13 2010-10-06 イノテック株式会社 半導体記憶装置
US7517765B2 (en) * 2004-03-08 2009-04-14 Interuniversitair Microelektronica Centrum (Imec) Method for forming germanides and devices obtained thereof
US7388251B2 (en) * 2004-08-11 2008-06-17 Micron Technology, Inc. Non-planar flash memory array with shielded floating gates on silicon mesas
JP4209824B2 (ja) * 2004-09-17 2009-01-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7247907B2 (en) * 2005-05-20 2007-07-24 Silicon Storage Technology, Inc. Bidirectional split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing
US7250340B2 (en) * 2005-07-25 2007-07-31 Freescale Semiconductor, Inc. Method of fabricating programmable structure including discontinuous storage elements and spacer control gates in a trench
US7569888B2 (en) * 2005-08-10 2009-08-04 Toshiba America Electronic Components, Inc. Semiconductor device with close stress liner film and method of manufacturing the same
US7655536B2 (en) * 2005-12-21 2010-02-02 Sandisk Corporation Methods of forming flash devices with shared word lines

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190118103A (ko) * 2018-04-09 2019-10-17 윈본드 일렉트로닉스 코포레이션 Nor형 플래시 메모리 및 이의 제조 방법

Also Published As

Publication number Publication date
WO2008036552A2 (en) 2008-03-27
JP2010504644A (ja) 2010-02-12
TW200828597A (en) 2008-07-01
EP2064733A2 (en) 2009-06-03
WO2008036552A3 (en) 2008-09-12
KR101427362B1 (ko) 2014-08-07
TWI375331B (en) 2012-10-21
JP4903873B2 (ja) 2012-03-28

Similar Documents

Publication Publication Date Title
US7646054B2 (en) Array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
US7696044B2 (en) Method of making an array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
US6512263B1 (en) Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming
US7087951B2 (en) Non-volatile memory cells utilizing substrate trenches
KR101124259B1 (ko) 유전체 저장 엘리먼트를 사용하는 다중상태 비휘발성 집적회로 메모리 시스템
KR101032266B1 (ko) 스케일링가능 자체정렬 듀얼 플로팅 게이트 메모리 셀 어레이 및 이 어레이를 형성하기 위한 방법
US7436019B2 (en) Non-volatile memory cells shaped to increase coupling to word lines
US6420231B1 (en) Processing techniques for making a dual floating gate EEPROM cell array
US7504686B2 (en) Self-aligned non-volatile memory cell
US20080076217A1 (en) Methods of Reducing Coupling Between Floating Gates in Nonvolatile Memory
US20040070021A1 (en) Flash memory array with increased coupling between floating and control gates
KR101427362B1 (ko) 기판 트렌치에 스페이서로 형성된 플로팅 게이트를 구비하는 비휘발성 메모리 셀의 어레이
KR100977592B1 (ko) 유전체 저장 엘리먼트를 사용하는 다중상태 비휘발성집적회로 메모리 시스템

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20170704

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180628

Year of fee payment: 5