KR20190118103A - Nor형 플래시 메모리 및 이의 제조 방법 - Google Patents

Nor형 플래시 메모리 및 이의 제조 방법 Download PDF

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Abstract

[과제] 3차원 구조의 메모리 셀을 포함하는 NOR형 플래시 메모리를 제공한다.
[해결 수단] 본 발명에 따른 NOR형 플래시 메모리는, 1개의 메모리 셀이 1개의 기억 트랜지스터와 1개의 선택 트랜지스터를 포함한다. 실리콘 기판(9) 상에 공통 소스(5)가 형성되고, 공통 소스(5)과 전기적으로 접속되도록 수직방향으로 뻗는 활성영역(3)이 형성된다. 활성영역(3)의 측부를 둘러싸도록 기억 트랜지스터의 컨트롤 게이트(4)와, 선택 트랜지스터의 선택 게이트선(2)이 형성되고, 활성영역(3)의 꼭대기 부분이 비트선(1)에 전기적으로 접속된다.

Description

NOR형 플래시 메모리 및 이의 제조 방법{NOR FLASH MEMORY AND METHOD OF FABRICATING THE SAME}
본 발명은, NOR형 플래시 메모리에 관한 것으로, 3차원 구조의 플래시 메모리에 관한 것이다.
NOR형 플래시 메모리에서는, 그 집적도의 향상을 도모하기 위하여, 가상 접지 방식이나 다치 방식을 채용하고 있다. 전형적인 가상 접지 방식에서는, 메모리 셀의 소스/드레인이 행방향에 인접하는 메모리 셀의 소스/드레인과 공통이고, 공통인 소스 및 드레인이 비트선에 전기적으로 접속된다. 독출을 행할 때, 선택된 메모리 셀의 소스에 접지 전위가, 드레인에 독출 전압이 인가되어, 인접하는 메모리 셀의 소스/드레인이 플로팅(floating) 상태로 된다(특허문헌 1 및 2).
다치 방식에서는, 플로팅 게이트(floating gate) 또는 전하를 트랩(trap)하는 전하축적영역에의 전하를 제어함으로써 메모리 셀에 복수의 역치를 설정한다. 특허문헌 3은, 전하 트랩형의 다치 메모리로서 미러 비트 타입의 플래시 메모리를 개시하고 있다. 이 플래시 메모리는, 실리콘 기판 표면과 게이트 전극 사이에, 산화막-질화막-산화막의 ONO를 형성하고, 산화막과 질화막의 계면에 전하를 포획한다. 소스/드레인에 인가하는 전압을 교체함으로써, 질화막(전하축적층)의 소스측, 드레인측에 각각 전하를 보유시키고, 1개의 메모리 셀에 2비트의 정보를 기억한다. 또한, 게이트 전극의 양단 근방에 분리한 ONO막을 형성하고, 전하를 축적하는 영역을 물리적으로 떼어버리는 구성도 제안되어 있다.
JP 2003-100092 A JPH11-110987 A JP 2009-283740 A
NOR형 플래시 메모리에 있어서도, 게이트 길이나 게이트 폭을 축소시키면, 펀치 스루(punch-through)나 쇼트 채널 효과 등의 문제가 생기므로, 메모리 셀의 스케일링은 이미 한계에 와있다고 여겨진다.
도 1은 종래의 NOR형 플래시 메모리의 메모리 셀 어레이의 등가 회로, 도 2는 메모리 셀의 개략단면도이다. 셀A는, 프로그램되는 메모리 셀이며, 프로그램 동작 중, 메모리 셀A에는, 선택 워드선에 약 10V의 전압이 인가되고, 비트선(BL)에 약 4 내지 5V의 전압이 인가되며, 소스선(SL)에 GND가 공급되고, 메모리 셀A의 플로팅 게이트에 전자가 주입된다. 셀B는, 메모리 셀A에 인접하는 프로그램되지 않는 메모리 셀이다. 메모리 셀B의 비선택 워드선은 플로팅(거의 접지되는 것과 같음) 상태이며, 비트선(BL)에 4 내지 5V의 전압이 인가되고, 소스선(SL)에 GND 내지 GND에 가까운 전압이 공급된다(도 2에서 SL은 대략 0V).
메모리 셀B의 게이트 길이는, 비트선(BL)으로부터 소스선(SL)으로의 누설 전류를 억제하기 위해서, 100㎚ 이상일 필요가 있어, 게이트 길이를 더욱 축소시킬 수는 없다. 게이트 폭도 또한 독출 시에, 높은 독출 전류를 얻기 위하여, 더욱 축소시킬 수는 없다. 이러한 것으로부터, NOR형 플래시 메모리의 집적도를 높이고, 비트당의 비용을 저감시키는 것이 어렵게 되고 있다.
본 발명은, 이러한 종래의 과제를 해결하고, 3차원 구조의 메모리 셀을 포함하는 NOR형 플래시 메모리 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 NOR형 플래시 메모리는, 기판과, 상기 기판의 표면 또는 기판 상에 형성된 도전영역과, 상기 기판의 표면으로부터 수직방향으로 뻗고, 그리고 활성영역을 포함하는 복수의 주상부(柱狀部)와, 각 주상부의 측부를 둘러싸도록 형성된 기억 트랜지스터 및 선택 트랜지스터를 포함하되, 상기 기억 트랜지스터의 게이트에는 컨트롤 게이트가 접속되고, 상기 선택 트랜지스터의 게이트에 선택 게이트가 접속되며, 상기 주상부의 한쪽 단부가 비트선에 전기적으로 접속되고, 상기 주상부의 다른 쪽 단부가 상기 도전영역에 전기적으로 접속되며, 1개의 메모리 셀은 1개의 기억 트랜지스터와 1개의 선택 트랜지스터를 포함한다.
소정의 실시형태에서는, 상기 컨트롤 게이트와 상기 주상부 사이에 복수의 절연층이 형성되고, 복수의 절연층의 중앙의 절연층이 전하축적층으로서 기능한다. 소정의 실시형태에서는, 상기 주상부는 실리콘 또는 폴리실리콘으로 구성되고, 상기 실리콘 주상부와 컨트롤 게이트 사이가 복수의 절연층으로 둘러싸이며, 중앙부의 절연층이 실리콘 나이트라이드막으로 구성되고, 해당 실리콘 나이트라이드막에 기입 또는 소거 동작으로 다른 전하량을 축적한다. 소정의 실시형태에서는, 상기 주상부는 실리콘 또는 폴리실리콘으로 구성되고, 상기 실리콘 주상부와 컨트롤 게이트 사이 그리고 상기 실리콘 주상부와 선택 게이트 사이가 복수의 절연층으로 둘러싸이며, 중앙부의 절연층이 실리콘 나이트라이드막으로 구성되고, 컨트롤 게이트 밑의 해당 실리콘 나이트라이드막에 기입 또는 소거 동작으로 다른 전하량을 축적한다. 소정의 실시형태에서는, 복수의 메모리 셀을 포함하는 메모리 셀 어레이가 3차원 구조를 갖는다. 소정의 실시형태에서는, 상기 선택 게이트는 상기 컨트롤 게이트보다도 위쪽에 위치한다. 소정의 실시형태에서는, 상기 기판은, 주변회로가 형성된 실리콘 기판을 포함하고, 상기 도전영역은 절연 영역을 개재해서 상기 실리콘 기판 상에 형성된다. 소정의 실시형태에서는, 상기 컨트롤 게이트는 메모리 셀 어레이의 모든 메모리 셀에 대하여 공통이다. 소정의 실시형태에서는, 상기 도전영역은 메모리 셀 어레이의 모든 메모리 셀에 대하여 공통이다. 소정의 실시형태에서는, 플래시 메모리는, 프로그램 동작 시에, 선택 메모리 셀의 컨트롤 게이트에 제1 프로그램 전압을 인가하고, 상기 도전영역에 제2 프로그램 전압을 인가하여, 상기 선택 게이트를 개재해서 상기 선택 트랜지스터를 도통 상태로 하는 제어 수단을 더 포함한다. 소정의 실시형태에서는, 상기 제어 수단은 또한, 소거 동작 시에, 선택 메모리 셀의 컨트롤 게이트에 제1 소거 전압을 인가하고, 상기 도전영역에 제2 소거 전압을 인가하여, 상기 선택 게이트 및 비트선을 플로팅 상태로 한다. 소정의 실시형태에서는, 상기 도전영역은 복수의 도전영역을 포함하고, 상기 제어 수단은 어드레스 정보에 의거해서 도전영역을 선택한다. 소정의 실시형태에서는, 상기 컨트롤 게이트는 복수의 컨트롤 게이트를 포함하고, 상기 제어 수단은 어드레스 정보에 의거해서 컨트롤 게이트를 선택한다.
본 발명에 따른 NOR형 플래시 메모리의 제조 방법은, 기판 표면 또는 기판 상에 도전영역을 형성하는 공정, 상기 도전영역 상에 제1 절연층을 개재해서 제1 도전층을 형성하는 공정, 제1 도전층 상에 제2 절연층을 개재해서 제2 도전층을 형성하는 공정, 제2 도전층 상에 제3 절연층을 형성하는 공정, 제3 절연층으로부터 상기 도전영역에 이르는 개구를 복수개 형성하는 공정, 전하축적용의 절연층과 주상 구조의 활성영역을 각 개구 내에 형성하는 공정, 및 제2 도전층을 에칭해서 인접하는 주상 구조 사이에서 제2 도전층을 분리시키는 공정을 포함하되, 상기 활성영역의 한쪽 단부가 상기 개구의 컨택트 홀을 개재해서 상기 도전영역에 전기적으로 접속되고, 상기 활성영역의 다른 쪽 단부가 비트선에 전기적으로 접속되며, 제1 도전층 및 제2 도전층 중 한쪽은 기억 트랜지스터의 게이트이고, 다른 쪽은 선택 트랜지스터의 게이트이며, 1개의 메모리 셀은 1개의 기억 트랜지스터와 1개의 선택 트랜지스터를 포함한다.
소정의 실시형태에서는, 제조 방법은, 또한 상기 개구의 밑부분의 전하축적용의 절연층을 에칭함으로써 상기 도전영역을 노출시키는 컨택트 홀을 형성한다. 소정의 실시형태에서는, 상기 전하축적용의 절연층을 에칭할 때, 상기 전하축적용의 절연층 상에는 보호막이 형성되어 있다. 소정의 실시형태에서는, 제조 방법은 상기 기판에 주변회로를 형성하는 공정, 상기 기판 상에 절연층을 형성하는 공정 및 상기 절연층 상에 상기 도전영역을 형성하는 공정을 더 포함한다.
본 발명에 따르면, 메모리 셀을 3차원 구조로 한 것에 의해, 2차원적인 스케일링에 의한 제약을 받는 일 없이 메모리 셀의 활성영역을 형성할 수 있다. 이것에 의해, 메모리 셀의 집적화와 높은 동작 전류를 동시에 실현할 수 있다.
도 1은 종래의 NOR형 플래시 메모리의 메모리 셀의 등가 회로를 나타낸 도면이다.
도 2는 도 1에 나타낸 메모리 셀의 단면도이다.
도 3은 본 발명의 실시예에 따른 플래시 메모리의 메모리 셀 구조의 모식적인 평면도이다.
도 4a는 도 3에 나타낸 메모리 셀 구조의 A-A선 단면도이다.
도 4b는 도 3에 나타낸 메모리 셀 구조의 A-A선 단면의 다른 구성을 나타낸 단면도이다.
도 5는 도 3에 나타낸 메모리 셀 구조의 B-B선 단면도이다.
도 6은 도 3에 나타낸 메모리 셀 구조의 C-C선 단면도이다.
도 7은 도 3에 나타낸 메모리 셀 구조의 D-D선 단면도이다.
도 8은 본 발명의 실시예에 따른 메모리 셀의 등가 회로도이다.
도 9a는 본 실시예에 따른 플래시 메모리의 제조 공정을 설명하는 단면도이다.
도 9b는 본 실시예에 따른 플래시 메모리의 제조 공정을 설명하는 단면도이다.
도 9c는 본 실시예에 따른 플래시 메모리의 제조 공정을 설명하는 단면도이다.
도 9d는 본 실시예에 따른 플래시 메모리의 제조 공정을 설명하는 단면도이다.
도 9e는 본 실시예에 따른 플래시 메모리의 제조 공정을 설명하는 단면도이다.
도 10a는 본 실시예에 따른 플래시 메모리의 제조 공정을 설명하는 단면도이다.
도 10b는 본 실시예에 따른 플래시 메모리의 제조 공정을 설명하는 단면도이다.
도 10c는 본 실시예에 따른 플래시 메모리의 제조 공정을 설명하는 단면도이다.
도 10d는 본 실시예에 따른 플래시 메모리의 제조 공정을 설명하는 단면도이다.
도 10e는 본 실시예에 따른 플래시 메모리의 제조 공정을 설명하는 단면도이다.
도 10f는 본 실시예에 따른 플래시 메모리의 제조 공정을 설명하는 단면도이다.
도 10g는 본 실시예에 따른 플래시 메모리의 제조 공정을 설명하는 단면도이다.
도 10h는 본 실시예에 따른 플래시 메모리의 제조 공정을 설명하는 단면도이다.
도 10i는 본 실시예에 따른 플래시 메모리의 제조 공정을 설명하는 단면도이다.
도 11은 본 실시예에 따른 플래시 메모리의 4개의 메모리 셀의 등가 회로를 나타낸 도면이다.
도 12는 본 실시예에 따른 플래시 메모리의 독출 동작, 프로그램 동작, 소거 동작 시의 바이어스 조건을 나타내는 테이블(table)이다.
도 13은 본 발명의 변형예에 따른 플래시 메모리의 메모리 셀의 구성을 설명하는 단면도이다.
도 14는 본 발명의 변형예에 따른 플래시 메모리의 메모리 셀의 구성을 설명하는 단면도이다.
도 15는 본 발명의 변형예에 따른 디코더와 메모리 셀 어레이의 관계를 설명하는 도면이다
도 16a는 본 발명의 변형예에 따른 플래시 메모리의 메모리 셀의 구성을 설명하는 단면도이다.
도 16b는 본 발명의 변형예에 따른 플래시 메모리의 메모리 셀의 구성을 설명하는 단면도이다.
도 17은 본 발명의 변형예에 따른 플래시 메모리의 메모리 셀의 구성을 설명하는 단면도이다.
다음에, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 본 실시형태에서는 3차원 구조의 NOR형 플래시 메모리를 예시한다. 또, 도면은, 발명의 설명을 쉽게 하기 위해서 그려져 있으며, 도면에 표시된 각 부의 스케일은, 실제의 디바이스의 스케일과 반드시 일치하지 않는 것에 유의해야 한다.
[실시예]
본 발명의 실시예에 따른 NOR형 플래시 메모리는, 종래의 메모리 셀과는 달리, 1개의 메모리 셀이 1개의 선택 트랜지스터와 1개의 기억 트랜지스터로 구성된다. 또, 선택 트랜지스터 및 기억 트랜지스터는, 기판과 거의 수직방향으로 뻗는 채널을 갖는다. 도 8에 본 실시예의 메모리 셀 어레이의 등가 회로를 나타낸다. 여기에는, 4줄×2열의 메모리 어레이가 예시된다. 1개의 메모리 셀(MC)은 1개의 선택 트랜지스터(SEL)와 1개의 기억 트랜지스터(MEM)로 구성된다. 비트선(1-1)과 공통 소스(5) 사이에 각 메모리 셀의 선택 트랜지스터(SEL)와 기억 트랜지스터(MEM)가 직렬로 접속되고, 비트선(1-2)과 공통 소스(5) 사이에 각 메모리 셀의 선택 트랜지스터(SEL)와 기억 트랜지스터(MEM)가 직렬로 접속된다. 선택 게이트선(2-1, 2-2, 2-3, 2-4)은 열방향의 선택 트랜지스터(SEL)의 게이트에 전기적으로 공통으로 접속되고, 공통 컨트롤 게이트(4)는 각 메모리 셀(MC)의 기억 트랜지스터(MEM)의 컨트롤 게이트에 전기적으로 공통으로 접속된다. 선택 트랜지스터(SEL)는 기억 트랜지스터(MEM)를 선택하는 기능을 지닌다. 또, 이후의 설명에 있어서, 비트선, 선택 게이트선을 총칭할 때, 비트선(1), 선택 게이트선(2)이라 한다.
처음에, 본 실시예의 NOR형 플래시 메모리의 메모리 셀 어레이 구조의 상세에 대해서 설명한다. 도 3은 본 실시예에 따른 NOR형 플래시 메모리의 메모리 셀 어레이의 일부의 평면도를 나타내고 있다. 상기 도면에 나타낸 바와 같이, 비트선(1-1, 1-2, 1-3)이 X방향으로 뻗고, 비트선(1)보다 아래층의 선택 게이트선(2-1 내지 2-j)이 Y방향으로 뻗는다. 각 비트선(1)과 각 선택 게이트선(2)이 교차하는 영역에 수직방향으로 뻗는 활성영역(3)이 형성된다. 활성영역(3)은 선택 트랜지스터(SEL) 및 기억 트랜지스터(MEM)의 채널 영역을 제공한다.
도 4a 및 도 4b는 도 3의 A-A선 단면도, 도 5는 도 3의 B-B선 단면도, 도 6은 도 3의 C-C선 단면도, 도 7은 도 3의 D-D선 단면도이다. 도 4a에 나타낸 바와 같이, 실리콘 기판(9) 상에 공통 소스(5)가 형성된다. 공통 소스(5)는, 메모리 셀 어레이가 형성되는 영역의 전체에 형성되고, 메모리 셀 어레이의 모든 메모리 셀에 공통이다. 공통 소스(5)는, 예를 들면, 실리콘 기판(9) 내에 불순물을 이온 주입한 불순물의 확산 영역이어도 되고, 혹은 실리콘 기판(9)의 표면 상에 형성된 도전층(예를 들면, 불순물이 도핑된 도전성의 폴리실리콘층)이어도 된다.
도 4b는 다른 구성예를 도시하고 있다. 실리콘 기판(9) 상에 절연층(20)이 형성되고, 절연층(20) 상에 공통 소스(5)가 형성된다. 도 4b에 나타낸 구성에서는, 절연층(20)보다도 아래쪽의 실리콘 기판(9) 상에, CMOS 트랜지스터, 커패시터, 저항, 다이오드 등의 회로를 형성할 수 있다. 본 발명은, 도 4a 또는 도 4b의 구성의 어느 것이라도 적용하는 것이 가능하지만, 이후의 설명에서는 도 4a에 나타낸 구성을 이용한다.
공통 소스(5) 상에는 절연층(6), 컨트롤 게이트(4), 절연층(7), 선택 게이트선(2), 절연층(8), 비트선(1)이 적층된다. 비트선(1)과 선택 게이트선(2)이 교차하는 부분에 활성영역(3)이 형성된다. 채널 영역을 포함하는 활성영역(3)은, 도 4a 및 도 6에 나타낸 바와 같이, 실리콘 기판(9)에 대하여 수직방향에 형성된다. 활성영역(3)의 한쪽 단부는 공통 소스(5)에 전기적으로 접속되고, 다른 쪽 단부는 비트선(1)에 전기적으로 접속된다. 공통 소스(5)의 전체 면에 절연층(6)이 형성되고, 절연층(6)의 전체 면에 컨트롤 게이트(4)가 형성된다. 컨트롤 게이트(4)는 메모리 셀 어레이의 모든 메모리 셀에 공통이고, 즉, 컨트롤 게이트(4)는 1개의 면으로서 전체 면에 형성된다.
컨트롤 게이트(4)의 전체 면에 절연층(7)이 형성되고, 절연층(7) 상에 Y방향으로 뻗는 복수의 선택 게이트선(2-1, 2-2, ···2-j)이 형성된다. 선택 게이트선(2) 상에 절연층(8)이 형성되고, 절연층(8) 상에 X방향으로 뻗는 복수의 비트선(1-1, 1-2)이 형성된다.
이와 같이 해서, 도 8에 나타낸 바와 같은 메모리 셀 어레이가 구성된다. 1개의 메모리 셀(MC)은 1개의 선택 트랜지스터(SEL)와 1개의 기억 트랜지스터(MEM)로 구성된다. 기억 트랜지스터(MEM)는, 컨트롤 게이트(4)와, 플로팅 게이트(전하축적층)와, 활성영역(3)을 포함하고, 플로팅 게이트 내에 전자를 축적한다. 선택 트랜지스터(SEL)는, 선택 게이트선(2)과 활성영역(3)을 포함하고, 선택 게이트선(2)에 소정의 양(正)의 전압이 인가되었을 때에도, 기억 트랜지스터(MEM)가 비트선(1)에 전기적으로 접속하는 것을 가능하게 한다. 또, 도 8에는 도시되어 있지 않지만, 메모리 셀 어레이에는, 비트선(1), 선택 게이트선(2), 공통 컨트롤 게이트(4) 및 공통 소스(5)를 선택·구동하기 위한 디코더가 접속된다. 그리고, 독출 동작, 프로그램 동작, 소거 동작 시에, 비트선(1), 선택 게이트선(2), 공통 컨트롤 게이트(4) 및 공통 소스(5)의 각 노드에 디코더를 개재해서 적절한 바이어스 전압이 인가된다.
다음에, 본 실시예에 따른 NOR형 플래시 메모리의 메모리 셀 어레이의 제조 방법에 대해서 도 9a 내지 도 10i를 참조해서 상세히 설명한다.
도 9a에 나타낸 바와 같이, p형 실리콘 기판(9)에 비소(As) 또는 인(P) 등의 N형 실리콘층을 형성하기 위한 원소를 이온 주입하여, 실리콘 기판(9)의 표면에 n+의 고불순물 농도의 공통 소스(5)가 형성된다. 공통 소스(5)는 메모리 셀 어레이를 형성하는 영역의 전체 면에 형성된다. 공통 소스(5)를 포함하는 실리콘 기판(9) 상에는, 예를 들면, 실리콘 산화막 등의 절연막(6)이 형성되고, 절연막(6) 상에는 컨트롤 게이트(4)가 형성된다. 컨트롤 게이트(4)는, 예를 들면, 도전성 폴리실리콘층이다. 컨트롤 게이트(4) 상에 절연층(7)을 형성한 후, 절연층(7) 상에 선택 게이트선을 위한 예를 들면 도전성의 폴리실리콘층(2)이 형성된다. 폴리실리콘층(2) 상에는 절연층(8)이 형성된다.
다음에, 도 9b에 나타낸 바와 같이, 기판(9)에 대하여 수직방향으로 뻗는 활성영역(3)이 형성된다. 활성영역(3)의 상세한 제조 방법에 대해서는 후술한다.
다음에, 포토리소그래피 공정에 의해 절연층(8) 및 폴리실리콘층(2)을 동시에 에칭하고, 도 9c에 나타낸 바와 같이, Y방향의 에칭된 영역(10)에 의해 이간된 Y방향으로 뻗는 복수의 선택 게이트선(2)을 형성한다.
다음에, 에칭된 영역(10)을 포함하는 전체 면에 절연막(20)을 침착, 즉, 증착(deposit)시키고, 도 9d에 나타낸 바와 같이, 에칭된 영역(10)의 오목한 절연막(20)만이 남도록 한다. 소정의 실시형태에서는, 저저항의 선택 게이트선(2)을 형성하기 위하여, 에칭된 영역(10)을 개재해서 선택 게이트선(2)의 살리사이드(salicide)를 형성하는 것이 가능하다.
다음에, 활성영역(3)의 단부를 노출시키기 위한 컨택트 홀이 절연막(20)에 형성되고, 그 후, 전체 면에 금속재료가 침착되고, 금속재료를 패턴화함으로써, 도 9e에 나타낸 바와 같이, 활성영역(3) 또는 주상 구조의 폴리실리콘의 단부에 접속되는 비트선(1)이 형성된다.
다음에, 도 9e의 파선으로 둘러싸인 영역(11)을 형성하기 위한 제조 공정에 대해서 도 10을 참조해서 설명한다. 절연층(8)의 형성 후, 도 10a에 나타낸 바와 같이, 절연층(8)으로부터 공통 소스(5)에 이르는 개구(12)가 형성된다. 예를 들면, 절연층(8) 상에 에칭용 마스크층을 형성하고, 포토리소그래피 공정에 의해 에칭용 마스크층에 원 형상의 개구를 형성하며, 에칭용 마스크층을 개재해서 이방성 에칭을 행하여, 절연층(8)으로부터 공통 소스(5)에 이르는 개구를 형성한다.
다음에, 도 10b에 나타낸 바와 같이, 개구(12)를 포함하는 절연층(8) 상에, 절연층(13, 14, 15)이 적층된다. 예를 들면, 산화막(14), 질화막(15), 산화막(16)이 적층된다. 중앙의 절연층(14)은 전하를 축적하는 층으로서 기능한다.
다음에, 도 10c에 나타낸 바와 같이, 개구(12)를 포함하는 절연층(15) 상에, CVD 등에 의해 일정한 막 두께로 폴리실리콘층(16)이 증착된다. 다음에, 도 10d에 나타낸 바와 같이, 개구(12)의 밑부분의 폴리실리콘층(16) 및 절연층(13, 14, 15)이 에칭에 의해 제거되어, 공통 소스(5)의 표면이 노출된다. 폴리실리콘층(16)은 전하축적층을 구성하는 절연층(14)을 포함하는 절연막(13, 14, 15)을 에칭으로부터 보호한다.
다음에, 개구(12)를 포함하는 폴리실리콘층(16) 상에, CVD 등에 의해 2번째의 폴리실리콘층(18)을 증착시키고, 개구(12)를 폴리실리콘층(18)으로 충전시킨다. 폴리실리콘층(18)은, 예를 들면, 붕소 등이 도핑된 p형을 지닌다. 혹은 붕소 등의 불순물을 포함하지 않는 폴리실리콘층이라고 한다. 폴리실리콘층(18)은, 개구(12)의 밑부분에서 노출된 공통 소스(5)에 전기적으로 접속된다.
다음에, 도 10f에 나타낸 바와 같이, 절연층(15)이 노출될 때까지, 폴리실리콘층(16, 18)을 CMP에 의한 평탄화 처리 또는 에칭백 처리를 하며, 그 결과, 개구(12)의 내부에만 폴리실리콘층(16, 18)이 남겨진다.
다음에, 도 10g에 나타낸 바와 같이, 적층된 절연층(13, 14, 15), 선택 게이트층이 에칭되어, 패턴화된 선택 게이트선(2)이 형성된다. 인접하는 선택 게이트선(2)은 에칭에 의해 형성된 간격(19)에 의해 이간된다.
다음에, 도 10h에 나타낸 바와 같이, 전체 면에 절연층(20)이 침착된다. 공통 소스(5)는, 인이나 비소와 같은 n형의 불순물에 의해 고농도로 도핑되어 있고, n형의 불순물이 채널 영역의 밑부분으로 확산되며(예를 들면, 열확산), 거기에 n형 실리콘 영역이 형성된다. 다른 한편, 채널 영역의 표면 측에 n형의 불순물이 이온 주입되고, 거기에 n형 실리콘 영역이 형성된다.
다음에, 도 10i에 나타낸 바와 같이, 활성영역(3) 상의 절연층(20)이 에칭되고, 그리고 비트선(1)이 형성된다. 비트선(1)은, 절연층(20)의 개구를 개재해서 활성영역(3), 즉, 채널 영역(16, 18)에 전기적으로 접속된다.
다음에, 본 실시예에 따른 NOR형 플래시 메모리의 동작에 대해서 설명한다. 도 11에 나타낸 메모리 셀 어레이에 있어서, 메모리 셀(MC_1)이 선택되고, 그것 이외의 메모리 셀이 비선택인 것으로 한다. 도 12에, 독출 동작 시, 프로그램 동작 시, 소거 시의 바이어스 조건을 나타내는 테이블을 나타낸다. 또, 여기에는 도시하지 않지만, 플래시 메모리는, 독출 동작, 프로그램 동작, 소거 동작을 제어하기 위한 스테이트 머신 또는 마이크로컨트롤러를 포함하고, 이들 컨트롤러는, 외부에서부터 공급되는 어드레스나 커맨드에 의거해서 각 부의 동작을 제어한다.
독출 동작 시, 비트선(BL1)에는, 독출 전압(read1)의 바이어스가 인가된다. (read1)은, 예를 들면, 약 1 내지 2V이다. 선택 게이트선(SG1)에는, 독출 전압(read2)의 바이어스가 인가된다. (read2)는, 선택 트랜지스터(SEL)의 역치보다도 높은 전압이며, 예를 들면, 1 내지 3V이다. 컨트롤 게이트(CG)에는, 독출 전압(read3)의 바이어스가 인가된다. (read3)은, 예를 들면, 0 내지 3V이다. 그것 이외의 노드는 GND이다.
메모리 셀(MC_1)의 기억 트랜지스터(MEM)의 역치(Vt)가 독출 전압(read3)의 바이어스보다도 높을 때, 기억 트랜지스터(MEM)는 비도통 상태가 되어, 비트선(BL1)으로부터 소스(SL)에 전류는 흐르지 않고, 데이터 「0」이 인식된다. 메모리 셀(MC_1)의 기억 트랜지스터(MEM)의 역치(Vt)가 독출 전압(read3)의 바이어스보다도 낮을 때, 기억 트랜지스터(MEM)는 도통 상태가 되어, 비트선(BL1)으로부터 소스(SL)에 전류가 흘러, 데이터 「1」이 인식된다.
데이터 「0」 및 「1」의 허용할 수 있는 역치(Vt)의 범위는, 독출 전압(read3)보다도 높거나 또는 낮은 것으로 된다. 이것에 대하여, 선택 트랜지스터를 가지지 않는 종래의 1트랜지스터의 메모리 셀의 경우, 데이터 「1」의 역치(Vt)는, 컨트롤 게이트(CG)의 전압보다도 낮지 않으면 안되고, 그리고 0V보다도 높지 않으면 안 된다. 만약에 데이터 「1」의 역치(Vt)가 0V보다도 낮다면, 같은 비트선에 접속된 다른 메모리 셀이 잘못된 독출을 일으켜 버린다.
다음에, 프로그램 동작에 대해서 설명한다. 비트선(BL1)에는, 프로그램 전압(prog1)의 바이어스가 인가된다. (prog1)은 0V 내지 1V 이하의 전압이다. 비트선(BL2)에는 프로그램 전압(prog2)의 바이어스가 인가된다. (prog2)는 (prog1)보다도 크고, 비트선(BL2)으로부터 소스(SL)에의 전류를 차단한다. 소스(SL)에는 프로그램 전압(prog4)이 인가된다. (prog4)는 4 내지 6V이다. 메모리 셀(MC_1)의 컨트롤 게이트(CG)에는 프로그램 전압(prog3)이 인가된다. (prog3)은 5 내지 10V이다. 선택 게이트(SG1)에는 선택 게이트 역치보다 높은 전압(prog5)을 부여하고, 선택 게이트(SG2)에는 0V 내지 선택 게이트 역치보다 낮은 전압을 부여한다.
컨트롤 게이트(CG)와 선택 게이트선(SG1) 사이의 실리콘 표면의 가로방향의 전계는 충분히 높아지고, 컨트롤 게이트(CG)의 바로 아래의 전하축적층(14)에 핫 일렉트론이 주입되어 절연막(14)에 전자가 축적되고, 이것에 의해, 메모리 셀(MC_1)의 기억 트랜지스터(MEM)의 역치(Vt)가 높아진다. 이 프로그램 방법은, 컨트롤 게이트(CG)와 선택 게이트선(SG) 사이의 채널 영역에서 핫 일렉트론이 발생하므로, "소스 사이드 핫 일렉트론 주입"이라고 불린다. 소스 사이드 핫 일렉트론 주입은, 비트선으로부터 소스선으로의 보다 작은 소비 전류를 지닌다. 따라서, 10바이트 이상의 다수의 메모리 셀을 한번에 프로그램하는 것이 가능하여, 고속 프로그램을 실행할 수 있다. 선택 게이트선(SG2)에 인가되는 바이어스는 선택 게이트 역치 이하이기 때문에, 선택 게이트선(SG2)에 접속된 선택 트랜지스터(SEL)는 오프 상태이며, 핫 일렉트론 주입은 일어나지 않는다. 그 때문에, 메모리 셀(MC_1) 이외의 다른 메모리 셀은, 기억 트랜지스터(MEM)에서 역치(Vt)의 시프트는 일어나지 않는다.
다음에, 소거 동작에 대해서 설명한다. 소거를 행하는 방법은 2가지가 있다. 소거 방법 1에서는, 비트선(BL1, BL2), 선택 게이트선(SG1, SG2)이 플로팅 상태로 되고, 이것은 거의 0V이다라고 하는 것은, 이들 노드는, 0V의 전위의 PN 접합의 한쪽 측에 접속되어 있기 때문이다. 컨트롤 게이트(CG)에는 소거 전압(era1)이 인가되고, (era1)은 -3 내지 -5V이다. 소스(SL)에는, 소거 전압(era2)이 인가되고, (era2)은 4 내지 7V이다. 컨트롤 게이트(CG)로의 음(負)의 바이어스에서 소스(SL)의 바이어스를 크게 하는 것에 의해, 컨트롤 게이트(CG) 바로 밑의 소스(SL)로부터 기억 트랜지스터(MEM)의 전하축적층(14)으로의 홀(정공)의 주입, 또는 전하축적층(14)으로부터 소스(SL)로의 전자의 방출이 발생하여, 독출 전압(read3)보다도 낮은, 전체 메모리 셀의 기억 트랜지스터(MEM)의 역치(Vt)의 감소로 된다.
소거 방법 2에서는, 비트선(BL1, BL2), 선택 게이트(SG1, SG2)의 바이어스는 소거 방법 1과 같다. 컨트롤 게이트(CG)에는 소거 전압(era3)이 인가된다. (era3)은 대략 ∼0V이다. 소스(SL)에는 소거 전압(era4)이 인가된다. (era4)는 7 내지 10V이다. 소거 방법 1의 경우와 마찬가지로, 소스(5)에 높은 바이어스를 인가함으로써, 어레이 내의 메모리 셀의 기억 트랜지스터(MEM)의 역치(Vt)의 감소는 독출 전압(read3)보다 작아진다.
선택된 메모리 셀 어레이 내부의 모든 메모리 셀을 소거하기 위해서 상기 소거 동작을 행함으로써, 모든 메모리 셀의 기억 트랜지스터(MEM)가 데이터 「1」의 상태가 된다. 데이터 「1」의 메모리 셀의 최소한의 역치(Vt)에 대한 제한은 없으므로, 소거의 수율은 단일의 트랜지스터의 메모리 셀보다도 높아진다.
본 실시예에 따르면, 수직방향에 채널을 갖는 트랜지스터를 이용함으로써 메모리 셀 사이즈를 축소시키는 것이 가능하게 된다. 또한, 본 실시예의 메모리 셀은, 공통 소스가 채널 영역의 밑부분에 있어서 직접 채널 영역에 접속되므로, 소스선 컨택트를 위한 영역을 필요로 하지 않는다. 또한, 본 실시예의 메모리 셀은, 비트선이 채널 영역의 꼭대기 부분에 있어서 직접 채널 영역에 접속되므로, 비트선 컨택트를 위한 영역을 필요로 하지 않는다. 또한, 메모리 셀 어레이의 아래쪽에 회로를 형성함으로써, 해당 회로를 위한 영역을 삭감할 수 있고, 이것은, 칩 크기의 축소에도 공헌할 수 있다.
메모리 셀이 단일의 메모리 트랜지스터만으로 구성될 경우, 과잉소거(overerase)의 문제가 수율을 저하시킨다. 어떤 비트는, 소거 동작 후에 음의 역치 Vt일지도 모르지만, 이것은, 같은 비트선에 접속된 다른 메모리 셀의 독출 에러를 발생시킨다. 이것에 대하여, 본 실시예의 메모리 셀은, 기억 트랜지스터뿐만 아니라 선택 트랜지스터를 구비하고 있다. 그 때문에, 과잉소거의 문제는 생기지 않는다. 즉, 독출 동작 중에, 비선택 메모리 셀의 선택 게이트선은, 동일한 비트선에 접속된 다른 메모리 셀의 독출 중의 셀의 전류를 차단한다.
본 실시예에서는, 프로그램 동작 시에 소스 사이드 포토일렉트론 주입을 이용함으로써, 일렉트론 주입 효율을 높게 할 수 있다. 그 때문에, 다수의 메모리 셀을 한번에 프로그램하는 것이 가능하게 되고, 고속 프로그램이 가능하게 된다.
다음에, 본 발명의 실시예의 변형예에 대해서 설명한다. 상기 실시예에서는, 컨트롤 게이트를 먼저 형성하고, 그 후에 선택 게이트선을 형성했지만, 이것은 일례이며, 이 위치 관계는 반대이어도 된다. 이 경우, 도 13에 나타낸 바와 같이, 절연층(6) 상에 선택 게이트층을 형성하고, 선택 게이트층을 패턴화함으로써 Y방향으로 뻗는 복수의 선택 게이트선(2)을 형성한다. 그 후, 절연층(7), 컨트롤 게이트(4), 절연층(8)을 순차 형성하고, 이후, 도 10a 내지 도 10i에 나타낸 공정이 실시된다.
또한, 상기 실시예에서는, 컨트롤 게이트(4)가 모든 메모리 셀에 공통이 되도록 메모리 셀 어레이의 전체 면에 형성되었지만, 이것은 일례이며, 컨트롤 게이트를 복수개로 분할하도록 해도 된다. 이 경우, 도 14에 나타낸 바와 같이, 컨트롤 게이트를 위한 층을 형성한 후, 해당 층을 패턴화함으로써 복수의 컨트롤 게이트(4)가 형성된다. 복수의 컨트롤 게이트 중에서, 선택 메모리 셀에 관련되는 컨트롤 게이트가 선택되고, 선택된 컨트롤 게이트에는, 동작 시의 바이어스 조건에 따른 전압이 인가된다.
다음에, 본 실시예의 메모리 셀 어레이와 디코더의 관계에 대해서 설명한다. 도 15(A)에 나타낸 바와 같이, 메모리 셀 어레이를 구성하기 위한 p웰 영역(100) 또는 p형 실리콘 기판(100)이 형성된다. 행선택·구동 회로(110)는, 행 어드레스를 따라 선택 게이트선(SG)을 선택하고, 선택된 선택 게이트선(SG)에 동작 시의 바이어스 조건에 따른 전압을 인가한다. 컨트롤 게이트(CG)가 메모리 어레이의 모든 메모리 셀에 공통으로 형성되어 있을 경우에는, 행선택·구동 회로(110)는, 컨트롤 게이트(4)를 선택하는 일 없이, 동작 시의 바이어스 조건에 따른 전압을 컨트롤 게이트(4)에 인가한다. 컨트롤 게이트(4)가 복수개로 분할되어 있을 경우에는, 행선택·구동 회로(110)는 행 어드레스를 따라 컨트롤 게이트(4)를 선택하고, 선택한 컨트롤 게이트(4)에 동작 시의 바이어스 조건에 따른 전압을 인가한다.
또, 열선택·구동 회로(120)는, 열 어드레스를 따라 비트선(BL)을 선택하고, 선택한 비트선에 동작 시의 바이어스 조건에 따른 전압을 인가한다. p웰 영역(100) 또는 p형 실리콘 기판(100) 상의 n+의 소스(5)가 메모리 어레이의 모든 메모리 셀에 공통으로 형성되어 있을 경우에는, 열선택·구동 회로(120)는, 소스(5)에 동작 시의 바이어스 조건에 따른 전압을 인가한다. 또한, 도 15(B)에 나타낸 바와 같이, 소스(5)가 복수개로 분할되어 있을 경우(도면의 예에서는, 4개의 소스(5-1, 5-2, 5-3, 5-4)로 분할되어 있음), 열선택·구동 회로(120)는 열 어드레스를 따라 소스(5)를 선택하고, 선택한 소스에 동작 시의 바이어스 조건에 따른 전압을 인가한다.
도 16a에 본 발명의 다른 변형예를 나타낸다. 해당 도면에 나타낸 바와 같이, 예를 들면, n형 실리콘 기판 상에, 복수의 p웰 영역(100-1, 100-2, 100-3, 100-4)을 형성하고, 각 p웰 영역 상에 독립적인 3차원 구조의 메모리 셀 어레이를 형성하도록 해도 된다.
또한, 도 16b에 다른 본 발명의 변형예를 나타낸다. 해당 도면에 나타낸 바와 같이, 예를 들면 p형 실리콘 기판 상에 복수의 n웰(101-1, 101-2, 101-3, 101-4)로 둘러싸인 p웰(100-1, 100-2, 100-3, 100-4)을 형성하고, 각 p웰 영역 상에 독립적인 3차원 구조의 메모리 셀 어레이를 형성하도록 해도 된다. 도 16a 내지 도 16b의 예에서는, 행선택·구동 회로(110-1)는 p웰(100-1, 100-3)의 메모리 셀 어레이에 공통이고, 행선택·구동 회로(110-2)는 p웰(100-2, 100-4)의 메모리 셀 어레이에 공통이며, 열선택·구동 회로(120-1)는 p웰(100-1, 100-2)의 메모리 셀 어레이에 공통이고, 열선택·구동 회로(120-2)는 p웰 영역(100-3, 100-4)의 메모리 셀 어레이에 공통이다. 단, 이것에 한정되지 않고, 각 p웰의 메모리 셀 어레이마다 행선택·구동 회로 및 열선택·구동 회로를 각각 형성해도 된다. 이 경우에는, 비트선, 선택 게이트선, 컨트롤 게이트, 소스는, 각 p웰의 메모리 셀 어레이마다 독립적이다.
도 17에 본 발명의 다른 변형예를 나타낸다. 해당 변형예는, 실리콘 기판(200) 상에 3차원 구조의 메모리 셀 어레이(230)를 탑재하는 것이다. 실리콘 기판(200)에는, 디코더, 승압회로, 센스 회로 등의 주변회로(202)가 형성된다. 실리콘 기판(200) 상에 절연층(210)이 형성되고, 절연층(210) 상에 도전층(220)이 형성되며, 도전층(220) 상에 메모리 셀 어레이(230)가 형성된다. 도전층(220)은 메모리 셀 어레이(230)의 공통의 소스를 제공한다. 도전층(220)은, 예를 들면, n형 폴리실리콘층, 혹은 금속층과 n형 폴리실리콘층의 적층으로 구성된다. 3차원 구조의 메모리 셀 어레이(230)는, 도 4 내지 도 10에서 설명한 제조 공정을 이용해서 도전층(220) 상에 형성된다. 이와 같이 실리콘 기판(200)에 주변회로를 형성하고, 그 위에 메모리 셀 어레이를 적층함으로써, 메모리 칩의 2차원적인 면적을 작게 할 수 있다.
본 발명의 바람직한 실시형태에 대해서 상세히 기술했지만, 본 발명은, 특정 실시형태로 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 요지의 범위 내에 있어서 각종 변형·변경이 가능하다.
1: 비트선 2: 선택 게이트선
3: 활성영역 4: 공통 컨트롤 게이트
5: 공통 소스 6, 7, 8: 절연층
9: 실리콘 기판
10: 인접하는 선택 게이트선 사이의 공간
12: 개구 13: 최초의 절연층
14: 2번째의 절연층 15: 3번째의 절연층
16: 최초의 폴리실리콘층 17: 에칭된 영역
18: 2번째의 폴리실리콘층 19: 선택 게이트선의 간격
20: 절연층 100: p웰 영역 또는 p형 실리콘 기판
101: n웰 영역 110: 행선택·구동 회로
120: 열선택·구동 회로 200: 실리콘 기판
202: 주변회로 210: 절연층
220: 도전층 230: 메모리 셀 어레이

Claims (10)

  1. NOR형의 플래시 메모리로서,
    기판;
    상기 기판의 표면 또는 상기 기판 상에 형성된 도전영역;
    상기 기판의 표면으로부터 수직방향으로 뻗고, 그리고 활성영역을 포함하는 복수의 주상부(柱狀部); 및
    각 주상부의 측부를 둘러싸도록 형성된 기억 트랜지스터 및 선택 트랜지스터를 포함하되,
    상기 기억 트랜지스터의 게이트에는 컨트롤 게이트가 접속되고, 상기 선택 트랜지스터의 게이트에는 선택 게이트가 접속되며,
    상기 주상부의 한쪽 단부가 비트선에 전기적으로 접속되고, 상기 주상부의 다른 쪽 단부가 상기 도전영역에 전기적으로 접속되며,
    1개의 메모리 셀은 1개의 기억 트랜지스터와 1개의 선택 트랜지스터를 포함하는, NOR형 플래시 메모리.
  2. 제1항에 있어서, 상기 컨트롤 게이트와 상기 주상부 사이에 복수의 절연층이 형성되고, 복수의 절연층의 중앙의 절연층이 전하축적층으로서 기능하는, NOR형 플래시 메모리.
  3. 제1항에 있어서, 상기 주상부는 실리콘 또는 폴리실리콘으로 구성되고, 상기 실리콘 주상부와 컨트롤 게이트 사이가 복수의 절연층으로 둘러싸이고, 중앙부의 절연층이 실리콘 나이트라이드막으로 구성되며, 해당 실리콘 나이트라이드막에 기입 또는 소거 동작으로 다른 전하량을 축적하는, NOR형 플래시 메모리.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 주상부는 실리콘 또는 폴리실리콘으로 구성되고, 상기 실리콘 주상부와 컨트롤 게이트 사이 그리고 상기 실리콘 주상부와 선택 게이트 사이가 복수의 절연층으로 둘러싸이고, 중앙부의 절연층이 실리콘 나이트라이드막으로 구성되며, 해당 실리콘 나이트라이드막에 기입 또는 소거 동작으로 다른 전하량을 축적하는, NOR형 플래시 메모리.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 컨트롤 게이트는 메모리 셀 어레이의 모든 메모리 셀에 대하여 공통인, NOR형 플래시 메모리.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 도전영역은 메모리 셀 어레이의 모든 메모리 셀에 대하여 공통인, NOR형 플래시 메모리.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 플래시 메모리는, 프로그램 동작 시에, 선택 메모리 셀의 컨트롤 게이트에 제1 프로그램 전압을 인가하고, 상기 도전영역에 제2 프로그램 전압을 인가하여, 상기 선택 게이트를 개재해서 상기 선택 트랜지스터를 도통 상태로 하는 제어 수단을 더 포함하는, NOR형 플래시 메모리.
  8. NOR형 플래시 메모리의 제조 방법으로서,
    기판 표면 또는 기판 상에 도전영역을 형성하는 공정;
    상기 도전영역 상에 제1 절연층을 개재해서 제1 도전층을 형성하는 공정;
    제1 도전층 상에 제2 절연층을 개재해서 제2 도전층을 형성하는 공정;
    제2 도전층 상에 제3 절연층을 형성하는 공정;
    제3 절연층으로부터 상기 도전영역에 이르는 개구를 복수개 형성하는 공정;
    전하축적용의 절연층과 주상 구조의 활성영역을 각 개구 내에 형성하는 공정; 및
    제2 도전층을 에칭해서 인접하는 주상 구조 사이에서 제2 도전층을 분리시키는 공정을 포함하되,
    상기 활성영역의 한쪽 단부가 상기 개구의 컨택트 홀을 개재해서 상기 도전영역에 전기적으로 접속되고, 상기 활성영역의 다른 쪽 단부가 비트선에 전기적으로 접속되며,
    제1 도전층 및 제2 도전층 중 한쪽은 기억 트랜지스터의 게이트이고, 다른 쪽은 선택 트랜지스터의 게이트이며, 1개의 메모리 셀은 1개의 기억 트랜지스터와 1개의 선택 트랜지스터를 포함하는, NOR형 플래시 메모리의 제조 방법.
  9. 제8항에 있어서, 상기 제조 방법은 상기 개구의 밑부분의 전하축적용의 절연층을 에칭함으로써 상기 도전영역을 노출시키는 컨택트 홀을 형성하는 공정을 더 포함하는, NOR형 플래시 메모리의 제조 방법.
  10. 제9항에 있어서, 상기 전하축적용의 절연층을 에칭할 때, 상기 전하축적용의 절연층 상에는 보호막이 형성되어 있는, NOR형 플래시 메모리의 제조 방법.
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