JP2011124240A - Ｍｏｓ型半導体メモリ装置、その製造方法およびコンピュータ読み取り可能な記憶媒体 - Google Patents

Ｍｏｓ型半導体メモリ装置、その製造方法およびコンピュータ読み取り可能な記憶媒体 Download PDF

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Abstract

【課題】 電荷蓄積領域として機能する絶縁膜積層体のバンドギャップ構造を長期間維持し、優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えたＭＯＳ型半導体メモリ装置を提供する。
【解決手段】 ＭＯＳ型半導体メモリ装置６０１は、大きなバンドギャップを持つ第１の絶縁膜１１１および第５の絶縁膜１１５と、最も小さなバンドギャップを持つ第３の絶縁膜１１３との間に、両者の中間の大きさのバンドギャップを持つ第２の絶縁膜１１２および第４の絶縁膜１１４を備えている。第２の絶縁膜１１２と第３の絶縁膜１１３との間には、第１のブロック層１１２Ｂが設けられ、第３の絶縁膜１１３と第４の絶縁膜１１４との間には、第２のブロック層１１３Ｂが設けられている。
【選択図】図１

Description

本発明は、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型半導体メモリ装置、その製造方法およびコンピュータ読み取り可能な記憶媒体に関する。
現在、ＭＯＳ型半導体メモリ装置の一つとして、電気的書換え動作が可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ
ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）が知られている。この装置は、半導体基板上に酸化珪素膜を形成した後、その上に１層以上の窒化珪素膜を形成し、さらにその上に酸化珪素膜を形成し、その上に制御ゲート電極を形成した構造になっている（例えば、特許文献１）。ＥＥＰＲＯＭでは、半導体基板と制御ゲート電極との間に電圧を印加し、上記積層構造の絶縁膜（絶縁膜積層体）の、主として窒化珪素膜中、または窒化珪素膜とその上下の酸化珪素膜との界面に電子もしくは正孔を蓄積させることによって、「１」、「０」のデータの書換えが行われる。
以下に、電荷蓄積領域としての絶縁膜積層体に電子を注入する場合を例にとって、従来技術を説明する。まず、半導体基板に０Ｖを印加し、制御ゲート電極に例えば１０Ｖを印加する。すると、半導体基板と制御ゲート電極間の絶縁膜積層体に強い電界が印加されることとなり、半導体基板から窒化珪素膜へ、電子が下側の酸化珪素膜を介してトンネル現象により注入される。そして、注入された電子は、主として、窒化珪素膜中、または窒化珪素膜と下側の酸化珪素膜もしくは上側の酸化珪素膜との界面付近にトラップされ、データとして蓄積される。
ところで、ＥＥＰＲＯＭのような不揮発性半導体メモリ装置に求められる重要な性能として、データ保持特性が挙げられる。従来技術のＭＯＳ型半導体メモリ装置において、窒化珪素膜中、または窒化珪素膜と下側の酸化珪素膜もしくは上側の酸化珪素膜との界面付近にトラップされた電子を長時間安定的に保持するためには、これら上下の酸化珪素膜の膜厚を厚く形成する必要があった。しかし、上下の酸化珪素膜の膜厚を厚くすると、データを書き込む際に絶縁膜積層体に印加される電界が弱くなってデータ書き込み速度が遅くなってしまう、という問題があった。
絶縁膜積層体に加わる電界を強くすることによって上記問題の解決を図ることも可能であるが、それにはデータ書き込み電圧を上げる必要がある。しかし、そうすると、半導体メモリ装置の消費電力の増大と絶縁膜の絶縁破壊の確率が増加し、半導体メモリ装置の信頼性を大きく低下させてしまうという問題があった。
特開２００２−２０３９１７号公報（例えば、図１、図２など）
本発明者らは、ＭＯＳ型半導体メモリ装置において電荷蓄積領域として機能する絶縁膜積層体を構成する絶縁膜をプラズマＣＶＤ法で成膜する際に、圧力条件を変化させることにより、隣り合う絶縁膜のバンドギャップの大きさが異なる絶縁膜積層体を形成できること、および、このように形成された絶縁膜積層体を供えたＭＯＳ型半導体メモリ装置では、優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に実現できるとの知見を得た。しかし、圧力条件を変化させて形成された絶縁膜積層体中では、半導体プロセスで熱工程が繰り返されるうちに、隣接する絶縁膜間で異なる膜を構成する原子の移動が生じ、初期のバンドギャップ構造が変化してしまう可能性があり、その対策を講ずる必要があった。
本発明は上記実情に鑑みてなされたものであり、電荷蓄積領域として機能する絶縁膜積層体のバンドギャップ構造を長期間維持し、優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えたＭＯＳ型半導体メモリ装置を提供することを目的とする。
本発明に係るＭＯＳ型半導体メモリ装置は、半導体層とゲート電極との間に、電荷を蓄積する領域として複数の絶縁膜を積層してなる絶縁膜積層体を設けたＭＯＳ型半導体メモリ装置であって、
前記絶縁膜積層体を構成する絶縁膜のうち、前記半導体層に最も近い位置に設けられた絶縁膜および前記ゲート電極に最も近い位置に設けられた絶縁膜は、これらの中間に介在する二以上の絶縁膜と比較して大きなバンドギャップを有しているとともに、前記絶縁膜積層体に、隣接する絶縁膜の間で原子の移動を抑制するブロック層を少なくとも１層以上介在させたものである。
本発明に係るＭＯＳ型半導体メモリ装置において、前記ブロック層の膜厚が０．１ｎｍ〜５ｎｍの範囲内であることが好ましい。
また、本発明に係るＭＯＳ型半導体メモリ装置において、前記絶縁膜積層体は、
前記半導体層に最も近い位置に設けられた第１の絶縁膜と、
前記第１の絶縁膜よりも小さなバンドギャップを有する第２の絶縁膜と、
前記第２の絶縁膜よりも大きなバンドギャップを有する第３の絶縁膜と、
前記第３の絶縁膜よりも小さなバンドギャップを有する第４の絶縁膜と、
前記ゲート電極に最も近い位置に設けられ、前記第４の絶縁膜よりも大きなバンドギャップを有する第５の絶縁膜と、
前記第２の絶縁膜と前記第３の絶縁膜との間に介在する第１のブロック層と、
前記第３の絶縁膜と前記第４の絶縁膜との間に介在する第２のブロック層と、
を備えていることが好ましい。
また、本発明に係るＭＯＳ型半導体メモリ装置において、前記絶縁膜積層体は、
前記半導体層に最も近い位置に設けられた第１の絶縁膜と、
前記第１の絶縁膜よりも小さなバンドギャップを有する第２の絶縁膜と、
前記第２の絶縁膜よりも小さなバンドギャップを有する第３の絶縁膜と、
前記第３の絶縁膜よりも大きなバンドギャップを有する第４の絶縁膜と、
前記ゲート電極に最も近い位置に設けられ、前記第４の絶縁膜よりも大きなバンドギャップを有する第５の絶縁膜と、
前記第２の絶縁膜と前記第３の絶縁膜との間に介在する第１のブロック層と、
前記第３の絶縁膜と前記第４の絶縁膜との間に介在する第２のブロック層と、
を備えていることが好ましい。
また、本発明に係るＭＯＳ型半導体メモリ装置において、前記第１の絶縁膜と前記第５の絶縁膜との間に、前記第２の絶縁膜、前記第１のブロック層、前記第３の絶縁膜、前記第２のブロック層および前記第４の絶縁膜を含む中間積層体が繰り返し形成されていることが好ましい。
また、本発明に係るＭＯＳ型半導体メモリ装置において、前記第１のブロック層および前記第２のブロック層が、前記第２の絶縁膜および前記第３の絶縁膜を構成する材料の酸化物により構成されていることが好ましい。
また、本発明に係るＭＯＳ型半導体メモリ装置において、前記第２の絶縁膜および前記第４の絶縁膜の膜厚が、前記第３の絶縁膜の膜厚に比べて薄いことが好ましい。
また、本発明に係るＭＯＳ型半導体メモリ装置において、前記第１の絶縁膜と前記第５の絶縁膜の膜厚が０．５ｎｍ以上２０ｎｍ以下の範囲内であることが好ましい。
本発明に係るＭＯＳ型半導体メモリ装置の製造方法は、半導体層とゲート電極との間に、電荷を蓄積する領域として複数の絶縁膜を積層してなる絶縁膜積層体を設けたＭＯＳ型半導体メモリ装置の製造方法であって、
前記絶縁膜積層体を形成する工程は、
複数の孔を有する平面アンテナにより処理室内にマイクロ波を導入する方式のプラズマＣＶＤ装置において、第１の処理圧力でプラズマＣＶＤを行い、第１のバンドギャップを有する絶縁膜を形成する工程と、
複数の孔を有する平面アンテナにより処理室内にマイクロ波を導入する方式のプラズマ酸化処理装置において、前記第１のバンドギャップを有する絶縁膜の表面を酸化処理してブロック層を形成する工程と、
前記プラズマＣＶＤ装置において、前記第１の圧力とは異なる第２の圧力でプラズマＣＶＤを行い、前記第１のバンドギャップより大きいか、または小さな第２のバンドギャップを有する絶縁膜を形成する工程と、
前記プラズマ酸化処理装置において、前記第２のバンドギャップを有する絶縁膜の表面を酸化処理してブロック層を形成する工程と、
を備えている。
本発明に係るＭＯＳ型半導体メモリ装置の製造方法において、前記絶縁膜積層体は、第１の絶縁膜と、該第１の絶縁膜に隣接する第２の絶縁膜と、該第２の絶縁膜に隣接する第１のブロック層と、該第１のブロック層に隣接する第３の絶縁膜と、該第３の絶縁膜に隣接する第２のブロック層と、該第２のブロック層に隣接する第４の絶縁膜と、該第４の絶縁膜に隣接する第５の絶縁膜と、を有しており、
前記第１の絶縁膜と第５の絶縁膜との間に、前記第２の絶縁膜、前記第１のブロック層、前記第３の絶縁膜、前記第２のブロック層および前記第４の絶縁膜を含む中間積層体を繰り返し形成することが好ましい。
本発明に係るＭＯＳ型半導体メモリ装置の製造方法において、前記第１の絶縁膜および前記第５の絶縁膜として酸化珪素膜を形成し、前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜として窒化珪素膜を形成することが好ましい。
本発明に係るコンピュータ読み取り可能な記憶媒体は、コンピュータ上で動作する制御プログラムが記憶されたコンピュータ読み取り可能な記憶媒体であって、
前記制御プログラムは、実行時に、複数の孔を有する平面アンテナにより処理室内にマイクロ波を導入する方式のプラズマＣＶＤ装置において、第１の処理圧力でプラズマＣＶＤを行い、第１のバンドギャップを有する絶縁膜を形成する工程と、複数の孔を有する平面アンテナにより処理室内にマイクロ波を導入する方式のプラズマ酸化処理装置において、前記第１のバンドギャップを有する絶縁膜の表面を酸化処理してブロック層を形成する工程と、前記プラズマＣＶＤ装置において、前記第１の圧力とは異なる第２の圧力でプラズマＣＶＤを行い、前記第１のバンドギャップより大きいか、または小さな第２のバンドギャップを有する絶縁膜を形成する工程と、前記プラズマ酸化処理装置において、前記第２のバンドギャップを有する絶縁膜の表面を酸化処理してブロック層を形成する工程と、を備えたＭＯＳ型半導体メモリ装置の製造方法が行われるように、コンピュータに、プラズマＣＶＤ装置と前記プラズマ酸化処理装置とを備えた処理システムを制御させるものである。
本発明のＭＯＳ型半導体メモリ装置は、半導体層とゲート電極との間に設けられた絶縁膜積層体のうち、最も半導体層側および最もゲート電極側に位置する絶縁膜が、これらの間に介在する絶縁膜に比べて大きなバンドギャップを有している。このため、トンネル現象により半導体層から絶縁膜積層体への電荷の注入が起こりやすい。従って、データ書き込み時には、トンネリング確率を低下させることなく、素早い書き込みが可能になる。また、書き込みに必要な電圧を小さく抑えることができるので、加電圧であってもインパクトイオン化による電子・正孔対の生成を少なくすることができ、絶縁破壊を起こしにくい。従って、データ書き込みに高電圧を印加する必要はなく、低消費電力での動作が可能であり、かつ高い信頼性が確保される。
また、最も半導体層側および最もゲート電極側に位置する絶縁膜が大きなバンドギャップを持つことにより、これらの間に保持された電荷が抜け出ることが防止される。従って、最も半導体層側および最もゲート電極側に位置する絶縁膜を厚くしなくとも優れたデータ保持特性が得られる。
また、本発明のＭＯＳ型半導体メモリ装置は、前記絶縁膜積層体に、隣接する絶縁膜の間で原子の移動を抑制するブロック層を少なくとも１層以上介在させているので、絶縁膜間での原子の移動がブロック層によって抑制され、加熱によるバンドギャップ構造の変化が少ない。従って、長期間安定的に上記バンドギャップ構造を維持することが可能である。
このように、本発明のＭＯＳ型半導体メモリ装置は、優れたデータ保持特性と、高速のデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えたものである。
［第１の実施の形態］
以下、本発明の実施の形態に係るＭＯＳ型半導体メモリ装置について、図面を参照して詳細に説明する。図１は、本発明の第１の実施の形態に係るＭＯＳ型半導体メモリ装置６０１の概略構成を示す断面図である。また、図２は、図１のＭＯＳ型半導体メモリ装置６０１のエネルギーバンド図である。
ＭＯＳ型半導体メモリ装置６０１は、図１に示すように、半導体層としてのｐ型のシリコン基板１０１と、このｐ型のシリコン基板１０１上に積層形成された、バンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体１０２ａと、この絶縁膜積層体１０２ａの上に形成されたゲート電極１０３と、を有している。シリコン基板１０１とゲート電極１０３との間には、第１の絶縁膜１１１と、第２の絶縁膜１１２と、第１のブロック層１１２Ｂと、第３の絶縁膜１１３と、第２のブロック層１１３Ｂと、第４の絶縁膜１１４と、第５の絶縁膜１１５とを有する絶縁膜積層体１０２ａが設けられている。
シリコン基板１０１には、ゲート電極１０３の両側に位置するように、表面から所定の深さでｎ型拡散層である第１のソース・ドレイン１０４および第２のソース・ドレイン１０５が形成され、両者の間はチャネル形成領域１０６となっている。なお、ＭＯＳ型半導体メモリ装置６０１は、半導体基板内に形成されたｐウェルやｐ型シリコン層に形成されていてもよい。また、本実施の形態は、ｎチャネルＭＯＳデバイスを例に挙げて説明を行うが、ｐチャネルＭＯＳデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全てｎチャネルＭＯＳデバイス、及び、ｐチャネルＭＯＳデバイスに適用することができる。
第１の絶縁膜１１１は、例えばシリコン基板１０１の表面を熱酸化法により酸化して形成された二酸化珪素膜（ＳｉＯ２膜）である。この第１の絶縁膜１１１は、例えば８〜１０ｅＶの範囲内のエネルギーバンドギャップを有するものである。第１の絶縁膜１１１の膜厚は、例えば０．５ｎｍ〜２０ｎｍの範囲内が好ましく、１ｎｍ〜１０ｎｍの範囲内がより好ましく、１ｎｍ〜３ｎｍの範囲内が望ましい。
第２の絶縁膜１１２は、第１の絶縁膜１１１の表面に形成された窒化珪素膜（ＳｉＮ膜；ここで、ＳｉとＮとの組成比は必ずしも化学量論的に決定されず、成膜条件により異なる値をとる。以下、同様である）である。この第２の絶縁膜１１２は、例えば２．５〜４ｅＶの範囲内のエネルギーバンドギャップを有するものである。第２の絶縁膜１１２の膜厚は、例えば２ｎｍ〜２０ｎｍの範囲内が好ましく、２ｎｍ〜１０ｎｍの範囲内がより好ましく、３ｎｍ〜５ｎｍの範囲内が望ましい。
第１のブロック層１１２Ｂは、第２の絶縁膜１１２の表面をプラズマ酸化処理することによって形成された窒化酸化珪素膜（ＳｉＯＮ）膜である。第１のブロック層１１２Ｂの膜厚は、ＭＯＳ型半導体メモリ装置６０１の微細化を図りつつ、絶縁膜間での原子の移動を抑制できる膜厚範囲にする観点から、例えば０．１ｎｍ〜５ｎｍの範囲内が好ましく、０．１ｎｍ〜１ｎｍの範囲内がより好ましい。なお、図１では第１のブロック層１１２Ｂの膜厚を強調して厚く描いている。
第３の絶縁膜１１３は、第１のブロック層１１２Ｂ上に形成された窒化珪素膜である。この第３の絶縁膜１１３は、例えば５〜７ｅＶの範囲内のエネルギーバンドギャップを有するものである。第３の絶縁膜１１３の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、２ｎｍ〜１５ｎｍの範囲内がより好ましく、４ｎｍ〜１０ｎｍの範囲内が望ましい。
第２のブロック層１１３Ｂは、第３の絶縁膜１１３の表面をプラズマ酸化処理することによって形成された窒化酸化珪素膜（ＳｉＯＮ膜）である。第２のブロック層１１３Ｂの膜厚は、ＭＯＳ型半導体メモリ装置６０１の微細化を図りつつ、絶縁膜間での原子の移動を抑制できる膜厚範囲にする観点から、例えば０．１ｎｍ〜５ｎｍの範囲内が好ましく、０．１ｎｍ〜１ｎｍの範囲内がより好ましい。なお、図１では第２のブロック層１１３Ｂの膜厚を強調して厚く描いている。
第４の絶縁膜１１４は、第２のブロック層１１３Ｂ上に形成された窒化珪素膜（ＳｉＮ膜）である。この第４の絶縁膜１１４は、第２の絶縁膜１１２と同様のエネルギーバンドギャップおよび膜厚を有している。
第５の絶縁膜１１５は、第４の絶縁膜１１４上に、例えばＣＶＤ（Chemical
Vapor Deposition；化学気相堆積）法により堆積させた二酸化珪素膜（ＳｉＯ２膜）である。この第５の絶縁膜１１５は、ゲート電極１０３と第４の絶縁膜１１４との間でバリア層として機能する。この第５の絶縁膜１１５は、例えば８〜１０ｅＶの範囲内のエネルギーバンドギャップを有するものである。第５の絶縁膜１１５の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、２ｎｍ〜１５ｎｍの範囲内がより好ましく、５ｎｍ〜８ｎｍの範囲内が望ましい。
ゲート電極１０３は、例えばＣＶＤ法により成膜された多結晶シリコン膜からなり、コントロールゲート（ＣＧ）電極として機能する。また、ゲート電極１０３は、例えばＷ，Ｔｉ，Ｔａ，Ｃｕ，Ａｌ，Ａｕ，Ｐｔ等の金属を含む膜であってもよい。ゲート電極１０３は、単層に限らず、ゲート電極１０３の比抵抗を下げ、高速化する目的で、例えばタングステン、モリブデン、タンタル、チタン、白金それらのシリサイド、ナイトライド、合金等を含む積層構造にすることもできる。ゲート電極１０３は、図示しない配線層に接続されている。
本実施の形態のＭＯＳ型半導体メモリ装置６０１において、上記第１の絶縁膜１１１および第５の絶縁膜１１５としては、二酸化珪素膜（ＳｉＯ２膜）のほかに窒化酸化珪素膜（ＳｉＯＮ膜）を用いることができるが、二酸化珪素膜（ＳｉＯ２膜）を用いることが好ましい。また、第２の絶縁膜１１２、第３の絶縁膜１１３および第４の絶縁膜１１４は、前記のとおり窒化珪素膜であり、第１のブロック層１１２Ｂおよび第２のブロック層１１３Ｂは、前記のとおり窒化酸化珪素膜である。本実施の形態のように、第２の絶縁膜１１２および第３の絶縁膜１１３を構成する窒化珪素膜をプラズマ酸処理して第１のブロック層１１２Ｂおよび第２のブロック層１１３Ｂを形成することにより、絶縁膜積層体１０２ａを製造する際のスループットを向上させることができる。
なお、第１のブロック層１１２Ｂおよび第２のブロック層１１３Ｂとしては、窒化酸化珪素膜に限らず、第２〜第４の絶縁膜１１２〜１１４間の原子の移動を抑制する観点から、第２〜第４の絶縁膜１１２〜１１４を構成する材質よりも原子間の結合エネルギーが大きな材質であればよい。第１のブロック層１１２Ｂおよび第２のブロック層１１３Ｂとして好適な材質としては、例えば二酸化珪素（ＳｉＯ２）、ハフニウムアルミネート（ＨｆＡｌＯ）、酸化アルミニウム（ＡｌＯ）、酸化ハフニウム（ＨｆＯ）等を挙げることができる。
図２に示すように、ＭＯＳ型半導体メモリ装置６０１は、第１の絶縁膜１１１および第５の絶縁膜１１５のバンドギャップ１１１ａおよび１１５ａが、これらの間に介在する中間積層体である第２の絶縁膜１１２、第３の絶縁膜１１３および第４の絶縁膜１１４のバンドギャップ１１２ａ，１１３ａおよび１１４ａに比較して大きなエネルギーバンド構造を有する。また、第１の絶縁膜１１１および第５の絶縁膜１１５と、バンドギャップが最も小さな第３の絶縁膜１１３との間には、両者の中間の大きさのバンドギャップ１１２ａ，１１４ａを持つ第２の絶縁膜１１２および第４の絶縁膜１１４を介在させている。なお、図２における符号１０１ａはシリコン基板１０１のバンドギャップであり、符号１０３ａはゲート電極１０３ａのバンドギャップである。
図２では、第１のブロック層１１２Ｂおよび第２のブロック層１１３Ｂのバンドギャップは図示を省略した。第１のブロック層１１２Ｂおよび第２のブロック層１１３Ｂは、５ｎｍ以下の薄膜であるため、鏡像効果によってバリアハイトが低下し、明確なバンドギャップ構造を図示することが困難なためである。なお、ブロック層は第３の絶縁膜１１３の両側に形成されることが好ましく、そのバンドギャップは第３の絶縁膜１１３のバンドギャップ１１３ａよりも大きく、第２の絶縁膜１１２および第４の絶縁膜１１４のバンドギャップ１１２ａ，１１４ａと同等以下であることが好ましい。
ＭＯＳ型半導体メモリ装置６０１では、図２に示したようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１１１を介した電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体１０２ａに電荷を注入するために必要な書き込み電圧を小さく抑えることができる。
絶縁膜積層体１０２ａでは、バンドギャップが最も小さな第３の絶縁膜１１３を中心とする領域に主に電荷が蓄積されやすい。その一方で、一旦第３の絶縁膜１１３を中心とする領域に電荷が保持された状態では、隣接する第２の絶縁膜１１２および第４の絶縁膜１１４の存在によってエネルギー障壁が大きくなり、第１の絶縁膜１１１または第５の絶縁膜１１５を介して電荷が抜け出ることが防止される。従って、第１の絶縁膜１１１や第５の絶縁膜１１５の膜厚を厚くしなくとも、絶縁膜積層体１０２ａ内部に電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。
また、絶縁膜積層体１０２ａでは、主に電荷が蓄積される第３の絶縁膜１１３を挟み込むように、強い結合エネルギーを持つ酸化物により形成された第１のブロック層１１２Ｂおよび第２のブロック層１１３Ｂを配置している。このため、第２の絶縁膜１１２と第３の絶縁膜１１３との間、および第３の絶縁膜１１３と第４の絶縁膜１１４との間で、これらの膜を構成する原子例えば窒素原子の移動が、第１のブロック層１１２Ｂおよび第２のブロック層１１３Ｂによって妨げられる。その結果、例えば、絶縁膜積層体１０２ａを形成した後に熱が加えられた場合でも、窒素原子の移動が抑制されているため組成の変化がほとんどなく、図２に示したエネルギーバンド構造を長期間に渡って安定的に維持することができる。
以上のような構造のＭＯＳ型半導体メモリ装置６０１の動作例について説明する。まず、データ書き込み時には、シリコン基板１０１の電位を基準として、第１のソース・ドレイン１０４および第２のソース・ドレイン１０５を０Ｖに保持し、ゲート電極１０３に所定の正の電圧を印加する。このとき、チャネル形成領域１０６に電子が蓄積されて反転層が形成され、その反転層内の電荷の一部がトンネル現象により第１の絶縁膜１１１を介して絶縁膜積層体１０２ａに移動する。絶縁膜積層体１０２ａに移動した電子は、その内部に形成された電荷捕獲中心に捕獲され、データの蓄積が行われる。
データ読み出し時には、シリコン基板１０１の電位を基準として第１のソース・ドレイン１０４または第２のソース・ドレイン１０５のいずれか一方に０Ｖの電圧を印加し、もう一方に所定の電圧を印加する。さらに、ゲート電極１０３にも所定の電圧を印加する。このように電圧を印加することにより、絶縁膜積層体１０２ａ内に蓄積された電荷の有無や、蓄積された電荷の量に応じ、チャネルの電流量やドレイン電圧が変化する。従って、このチャンネル電流またはドレイン電圧の変化を検出することによって、データを外部に読み出すことができる。
データの消去時には、シリコン基板１０１の電位を基準とし、第１のソース・ドレイン１０４および第２のソース・ドレイン１０５の両方に０Ｖの電圧を印加し、ゲート電極１０３に所定の大きさの負の電圧を印加する。このような電圧の印加によって、絶縁膜積層体１０２ａ内に保持されていた電荷は第１の絶縁膜１１１を介してシリコン基板１０１のチャネル形成領域１０６に引き抜かれる。これにより、ＭＯＳ型半導体メモリ装置６０１は、絶縁膜積層体１０２ａ内の電子蓄積量が低い消去状態に戻る。
なお、ＭＯＳ型半導体メモリ装置６０１における情報の書き込み、読み出し、消去の方法は限定されるものではなく、上記とは異なる方式で書き込み、読み出しおよび消去を行ってもよい。例えば、ＦＮトンネル現象、ホットエレクトロン注入現象、ホットホール注入現象、光電効果等々の物理現象を用いて情報の書き込み、読み出し、消去を行うことができる。また、第１のソース・ドレイン１０４と第２のソース・ドレイン１０５を固定せず、交互にソースまたはドレインとなるように機能させて１メモリセルで２ビット以上の情報の書き込み・読み出しを行えるようにしてもよい。
以上のように、本発明のＭＯＳ型半導体メモリ装置６０１は、従来のＭＯＳ型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れたＭＯＳ型半導体メモリ装置である。しかも、異なるバンドギャップを有する絶縁膜間にブロック層を形成したことにより、原子の移動（拡散）が生じにくいので、バンドギャップの変化が少なく、上記諸特性を長期間維持することができる。
ブロック層を有する図１に示した構造のＭＯＳ型半導体メモリ装置６０１は、図２のバンドギャップ構造を有するものに限らず、例えば、図３に示したように、第１の絶縁膜１１１および第５の絶縁膜１１５と、中間の大きさのバンドギャップ１１３ａを持つ第３の絶縁膜１１３との間に、最も小さなバンドギャップを持つ第２の絶縁膜１１２と第４の絶縁膜１１４を介在させたエネルギーバンド構造を採用することも可能である。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１１１を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体１０２ａに電荷を注入するために必要な書き込み電圧を小さくすることができる。この場合、第３の絶縁膜１１３と、小さなバンドギャップを持つ第２の絶縁膜１１２および第４の絶縁膜１１４との界面付近に主に電荷が蓄積されやすい。その一方で、一旦これらの界面付近に電荷が保持された状態では、第２の絶縁膜１１２および第４の絶縁膜１１４の存在によってエネルギー障壁が大きくなり、第１の絶縁膜１１１または第５の絶縁膜１１５を介して電荷が抜け出ることが防止される。従って、第１の絶縁膜１１１および第５の絶縁膜１１５の膜厚を厚くしなくとも、絶縁膜積層体１０２ａ内部に電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。
また、図１に示した構造のＭＯＳ型半導体メモリ装置６０１は、例えば、図４に示したように、第３の絶縁膜１１３のバンドギャップ１１３ａの大きさが、膜の厚さ方向に膜中央部で小さく、膜の両端（つまり、第２の絶縁膜１１２および第４の絶縁膜１１４との界面付近）で大きくなるように変化するバンド構造を有しているものでもよい。
また、例えば図５に示したように、第３の絶縁膜１１３のバンドギャップの大きさが、膜の厚さ方向に第２の絶縁膜１１２との界面付近で小さく、膜中央部で一旦大きくなり、第４の絶縁膜１１４との界面付近で再び小さくなるように変化するプロファイルを有しているものであってもよい。
さらに、例えば図６に示したように、第３の絶縁膜１１３のバンドギャップの大きさが、膜の厚さ方向に第２の絶縁膜１１２との界面付近で小さく、第４の絶縁膜１１４との界面付近で大きくなるように傾斜的に変化するプロファイルを有しているものであってもよいし、逆に、図示は省略するが、第３の絶縁膜１１３のバンドギャップの大きさが、膜の厚さ方向に第２の絶縁膜１１２との界面付近で大きく、第４の絶縁膜１１４との界面付近で小さくなるように傾斜的に変化するプロファイルを有しているものであってもよい。
図３から図６に示した各エネルギーバンド構造においても、図２に示したエネルギーバンド構造と同様に、第１のブロック層１１２Ｂおよび第２のブロック層１１３Ｂを介在させることによって、絶縁膜積層体１０２ａを形成した後に熱が加えられた場合でも、異なるバンドギャップを有する絶縁膜間で窒素原子の移動が抑制されているため組成の変化がほとんどなく、エネルギーバンド構造を長期間に渡って安定的に維持することができる。なお、図３から図６では、第１のブロック層１２２Ｂおよび第２のブロック層１２３Ｂのバンドギャップは図示を省略した。
［第２の実施の形態］
次に、図７から図９を参照しながら、本発明の第２の実施の形態に係るＭＯＳ型半導体メモリ装置について説明する。図７は、本実施の形態に係るＭＯＳ型半導体メモリ装置６０２の概略構成を示す断面図である。図８は、図７のＭＯＳ型半導体メモリ装置６０２のエネルギーバンド図の一例を示し、図９は他の例を示している。
ＭＯＳ型半導体メモリ装置６０２は、図７に示したように、半導体層としてのｐ型のシリコン基板１０１と、このｐ型のシリコン基板１０１上に積層形成された、バンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体１０２ｂと、この絶縁膜積層体１０２ｂの上に形成されたゲート電極１０３と、を有している。シリコン基板１０１とゲート電極１０３との間には、絶縁膜積層体１０２ｂが設けられており、この絶縁膜積層体１０２ｂは、第１の絶縁膜１２１と、第２の絶縁膜１２２と、第１のブロック層１２２Ｂと、第３の絶縁膜１２３と、第２のブロック層１２３Ｂと、第４の絶縁膜１２４と、第５の絶縁膜１２５と、スペーサー絶縁膜１２６と、を有する。絶縁膜積層体１０２ｂにおいては、第２の絶縁膜１２２、第１のブロック層１２２Ｂ、第３の絶縁膜１２３、第２のブロック層１２３Ｂおよび第４の絶縁膜１２４の３層の積層体が一単位となり、スペーサー絶縁膜１２６を介して繰り返し３単位が積層されている。なお、図７では第１のブロック層１２２Ｂおよび第２のブロック層１２３Ｂの膜厚を強調して厚く描いている。
また、シリコン基板１０１には、ゲート電極１０３の両側に位置するように、表面から所定の深さで、ｎ型拡散層からなる第１のソース・ドレイン１０４および第２のソース・ドレイン１０５が形成され、両者の間はチャネル形成領域１０６となっている。また、本実施の形態は、ｎチャネルＭＯＳデバイスを例に挙げて説明を行うが、ｐチャネルＭＯＳデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全てｎチャネルＭＯＳデバイス、及び、ｐチャネルＭＯＳデバイスに適用することができる。
本実施の形態に係るＭＯＳ型半導体メモリ装置６０２において、第１の絶縁膜１２１、第５の絶縁膜１２５およびゲート電極１０３は、図１に示したＭＯＳ型半導体メモリ装置６０１の第１の絶縁膜１１１、第５の絶縁膜１１５およびゲート電極１０３と同様の構成であるため、説明を省略する。
第２の絶縁膜１２２は、第１の絶縁膜１２１上に形成された窒化珪素膜（ＳｉＮ膜）である。この第２の絶縁膜１２２は、例えば２．５〜４ｅＶの範囲内のエネルギーバンドギャップを有している。第２の絶縁膜１２２の膜厚は、例えば２ｎｍ〜２０ｎｍの範囲内が好ましく、２ｎｍ〜１０ｎｍの範囲内がより好ましく、３ｎｍ〜５ｎｍの範囲内が望ましい。
第１のブロック層１２２Ｂは、第２の絶縁膜１２２の表面をプラズマ酸化処理することによって形成された窒化酸化珪素膜（ＳｉＯＮ）膜である。第１のブロック層１２２Ｂの膜厚は、ＭＯＳ型半導体メモリ装置６０１の微細化を図りつつ、絶縁膜間での原子の移動を抑制できる膜厚範囲にする観点から、例えば０．１ｎｍ〜５ｎｍの範囲内が好ましく、０．１ｎｍ〜１ｎｍの範囲内がより好ましい。
第３の絶縁膜１２３は、第１のブロック層１２２Ｂ上に形成された窒化珪素膜（ＳｉＮ膜）である。この第３の絶縁膜１２３は、例えば２．５〜４ｅＶの範囲内のエネルギーバンドギャップを有している。第３の絶縁膜１２３の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、２ｎｍ〜１５ｎｍの範囲内がより好ましく、４ｎｍ〜１０ｎｍの範囲内が望ましい。
第２のブロック層１２３Ｂは、第３の絶縁膜１２３の表面をプラズマ酸化処理することによって形成された窒化酸化珪素膜（ＳｉＯＮ）膜である。第２のブロック層１２３Ｂの膜厚は、ＭＯＳ型半導体メモリ装置６０１の微細化を図りつつ、絶縁膜間での原子の移動を抑制できる膜厚範囲にする観点から、例えば０．１ｎｍ〜５ｎｍの範囲内が好ましく、０．１ｎｍ〜１ｎｍの範囲内がより好ましい。
第４の絶縁膜１２４は、第２のブロック層１２３Ｂ上に形成された窒化珪素膜（ＳｉＮ膜）である。この第４の絶縁膜１２４は、第２の絶縁膜１２２と同様のエネルギーバンドギャップおよび膜厚を有している。
スペーサー絶縁膜１２６は、第４の絶縁膜１２４上に形成された窒化珪素膜（ＳｉＮ膜）である。本実施の形態において、スペーサー絶縁膜１２６としては、第３の絶縁膜１２３と同様の膜を用いることができる。すなわち、スペーサー絶縁膜１２６は、例えば５〜７ｅＶの範囲内のエネルギーバンドギャップを有している。また、スペーサー絶縁膜１２６の膜厚は、例えば２ｎｍ〜３０ｎｍの範囲内が好ましく、４ｎｍ〜１０ｎｍの範囲内がより好ましい。
なお、第１のブロック層１２２Ｂおよび第２のブロック層１２３Ｂの材質としては、窒化酸化珪素膜に限らず、第１の実施の形態で例示したものを使用できる。
また、図８に示したように、ＭＯＳ型半導体メモリ装置６０２は、第１の絶縁膜１２１および第５の絶縁膜１２５のバンドギャップ１２１ａおよび１２５ａが、これらの間に介在する中間積層体である第２の絶縁膜１２２、第３の絶縁膜１２３、第４の絶縁膜１２４およびスペーサー絶縁膜１２６のバンドギャップ１２２ａ，１２３ａ，１２４ａおよび１２６ａに比較して大きなエネルギーバンド構造を有する。また、第１の絶縁膜１２１および第５の絶縁膜１２５に接する位置には、最もバンドギャップの小さな第２の絶縁膜１２２および第４の絶縁膜１２４を介在させている。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１２１を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体１０２ｂに電荷を注入するために必要な書き込み電圧を小さくすることができる。なお、図８では、第１のブロック層１２２Ｂおよび第２のブロック層１２３Ｂのバンドギャップは図示を省略した。ブロック層は第３の絶縁膜１２３と、スペーサー絶縁膜１２６のそれぞれ両側に形成されることが好ましく、そのバンドギャップは、第３の絶縁膜１２３およびスペーサー絶縁膜１２６のバンドギャップ１２３ａ，１２６ａと同等以下で、第２の絶縁膜１２２および第４の絶縁膜１２４のバンドギャップ１１２ａ，１１４ａよりも大きいことが好ましい。
絶縁膜積層体１０２ｂでは、第３の絶縁膜１２３と、小さなバンドギャップを持つ第２の絶縁膜１２２および第４の絶縁膜１２４との界面付近に、主に電荷が蓄積されやすい。また、一旦第３の絶縁膜１２３の界面付近を中心とする領域に電荷が保持された状態では、第２の絶縁膜１２２および第４の絶縁膜１２４の存在によって、エネルギー障壁が大きくなり、第１の絶縁膜１２１または第５の絶縁膜１２５を介して電荷が抜け出ることが防止される。従って、第１の絶縁膜１２１や第５の絶縁膜１２５の膜厚を厚くしなくとも、絶縁膜積層体１０２ｂに電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。
また、絶縁膜積層体１０２ｂでは、主に電荷が蓄積される第３の絶縁膜１２３を挟み込むように、強い結合エネルギーを持つ酸化物により形成された第１のブロック層１２２Ｂおよび第２のブロック層１２３Ｂを配置している。このため、第２の絶縁膜１２２と第３の絶縁膜１２３との間、および第３の絶縁膜１２３と第４の絶縁膜１２４との間で、窒素などの原子の移動が、第１のブロック層１２２Ｂおよび第２のブロック層１２３Ｂによって妨げられる。その結果、例えば、絶縁膜積層体１０２ｂを形成した後に熱が加えられた場合でも、図８に示したエネルギーバンド構造を長期間に渡って安定的に維持することができる。
従って、ＭＯＳ型半導体メモリ装置６０２は、従来のＭＯＳ型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れた半導体メモリ装置である。
なお、図７に示したＭＯＳ型半導体メモリ装置６０２では、第２の絶縁膜１２２、第３の絶縁膜１２３および第４の絶縁膜１２４の積層体を１単位として３単位を繰り返し積層したが、繰り返し回数は２単位または４単位以上でもよい。また、本実施の形態では、第２の絶縁膜１２２、第３の絶縁膜１２３および第４の絶縁膜１２４の積層体を、スペーサー絶縁膜１２６を介して繰り返し積層したが、スペーサー絶縁膜１２６を設けなくてもよい。
また、図７に示したＭＯＳ型半導体メモリ装置６０２において、第２の絶縁膜１２２、第３の絶縁膜１２３、第４の絶縁膜１２４およびスペーサー絶縁膜１２６のバンドギャップの大きさを逆転させてもよい。その場合のエネルギーバンド構造の一例を図９に示した。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１２１を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体１０２ｂに電荷を注入するために必要な書き込み電圧を小さくすることができる。また、第３の絶縁膜１２３を中心とする領域に、主に電荷が蓄積されやすくなり、第１の絶縁膜１２１や第５の絶縁膜１２５の膜厚を厚くしなくとも、絶縁膜積層体１０２ｂに電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。
本実施の形態にかかるＭＯＳ型半導体メモリ装置６０２の書き込み、読み出しおよび消去の動作は、第１の実施の形態と同様に行うことができる。
［第３の実施の形態］
図１０は、本発明の第３の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す断面図である。本実施の形態のＭＯＳ型半導体メモリ装置６０３は、図１０に示したように、半導体層としてのｐ型のシリコン基板１０１と、このｐ型のシリコン基板１０１上に形成された絶縁膜１３１と、この絶縁膜１３１上に形成された第１のゲート電極１３２と、この第１のゲート電極１３２上に積層形成された、バンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体１０２ｃと、この絶縁膜積層体１０２ｃの上に形成された第２のゲート電極１３３と、を有している。シリコン基板１０１には、ゲート電極１３３の両側に位置するように、表面から所定の深さで、ｎ型拡散層である第１のソース・ドレイン１０４および第２のソース・ドレイン１０５が形成され、両者の間はチャネル形成領域１０６となっている。なお、ＭＯＳ型半導体メモリ装置６０１は、半導体基板内に形成されたｐウェルやｐ型シリコン層に形成されていてもよい。また、本実施の形態は、ｎチャネルＭＯＳデバイスを例に挙げて説明を行うが、ｐチャネルＭＯＳデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全てｎチャネルＭＯＳデバイス、及び、ｐチャネルＭＯＳデバイスに適用することができる。
本実施の形態に係るＭＯＳ型半導体メモリ装置６０３において、絶縁膜１３１は、図１に示した第１の実施の形態に係るＭＯＳ型半導体メモリ装置６０１の第１の絶縁膜１１１と同様の構成であり、また、ＭＯＳ型半導体メモリ装置６０３における第１のゲート電極１３２および第２のゲート電極１３３は、第１の実施の形態に係るＭＯＳ型半導体メモリ装置６０１のゲート電極１０３と同様の構成であるため説明を省略する。
また、第１のゲート電極１３２と第２のゲート電極１３３との間の絶縁膜積層体１０２ｃとしては、上記第１および第２の実施の形態に記載した絶縁膜積層体１０２ａ，１０２ｂと同様の構造のものを用いることができる。なお、図１０では絶縁膜積層体１０２ｃを構成する個々の絶縁膜は図示を省略した。
上記第１および第２の実施の形態に係るＭＯＳ型半導体メモリ装置６０１，６０２（図１および図７）では、半導体層としてのシリコン基板１０１とゲート電極１０３との間で電荷を移動させたのに対し、本実施の形態に係るＭＯＳ型半導体メモリ装置６０３では、絶縁膜１３１上に形成された第１のゲート電極１３２と第２のゲート電極１３３との間で電荷を移動させることによりデータの書換えを行うことができる。
以上のような構造のＭＯＳ型半導体メモリ装置６０３の動作例について説明する。まず、データ書き込み時には、シリコン基板１０１の電位を基準として、第１のソース・ドレイン１０４および第２のソース・ドレイン１０５を０Ｖに保持し、第１のゲート電極１３２は浮遊として、第２のゲート電極１３３に所定の正の電圧を印加する。このとき、チャネル形成領域１０６に電子が蓄積されて反転層が形成され、その反転層内の電荷の一部がトンネル現象により絶縁膜１３１および第１のゲート電極１３２を介して絶縁膜積層体１０２ｃに移動する。もしくは、データ書き込み時に、シリコン基板１０１の電位を基準として、第１のソース・ドレイン１０４、第２のソース・ドレイン１０５および第１のゲート電極１３２を０Ｖに保持し、第２のゲート電極１３３に所定の正の電圧を印加することで、第１のゲート電極１３２から電荷の一部を絶縁膜積層体１０２ｃに移動させてもよい。そして、絶縁膜積層体１０２ｃに移動した電子は、その内部に形成された電荷捕獲中心に捕獲され、データの蓄積が行われる。この際、従来のデバイスでは、厚い絶縁膜を介して電荷を注入する必要があったために、書き込み電圧が大きいとか、書き込み速度が遅い等の問題が生じていた。これに対して、本発明によれば、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜（例えば、第２の絶縁膜１１２，１２２）の伝導帯における電子ポテンシャルエネルギーに比べて高くなるように設定することにより、薄い絶縁膜を介して電荷を注入することが可能となる（図１１（ｄ）を参照）。そのため、本発明によるデバイスでは、書き込み電圧を小さくでき、書き込み速度を高速にすることが可能となる。
データ読み出し時には、シリコン基板１０１の電位を基準として第１のソース・ドレイン１０４または第２のソース・ドレイン１０５のいずれか一方に０Ｖの電圧を印加し、もう一方に所定の電圧を印加する。さらに、第２のゲート電極１３３にも所定の電圧を印加する。第１のゲート電極１３２は浮遊とする。このように電圧を印加することにより、絶縁膜積層体１０２ｃ内に蓄積された電荷の有無や、蓄積された電荷の量に応じ、チャネルの電流量やドレイン電圧が変化する。従って、このチャンネル電流またはドレイン電圧の変化を検出することによって、データを外部に読み出すことができる。この際、従来のデバイスでは、厚い絶縁膜を介して電荷の有無やその量の情報を読み出すために、読み出し電圧が大きいとか、読み出し速度が遅い等の問題が生じていた（図１１（ｃ）を参照）。これに対して、本発明によれば、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜（例えば、第２の絶縁膜１１２，１２２）の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することにより、厚い絶縁膜を介しているものの、実効平均バリヤ障壁を小さくすることが可能となる（図１１（ｆ）を参照）。そのため、本発明によるデバイスでは、読み出し電圧を小さくでき、読み出し速度を高速にすることが可能となる。
データの消去時には、シリコン基板１０１の電位を基準とし、第１のソース・ドレイン１０４および第２のソース・ドレイン１０５の両方に０Ｖの電圧を印加し、第１のゲート電極１３２は浮遊として、第２のゲート電極１３３に所定の大きさの負の電圧を印加する。このような電圧の印加によって、絶縁膜積層体１０２ｃ内に保持されていた電子は絶縁膜１３１を介してシリコン基板１０１のチャネル形成領域１０６に引き抜かれる。これにより、ＭＯＳ型半導体メモリ装置６０３は、絶縁膜積層体１０２ｃ内の電子蓄積量が低い消去状態に戻る。もしくは、データ消去時に、シリコン基板１０１の電位を基準として、第１のソース・ドレイン１０４、第２のソース・ドレイン１０５および第１のゲート電極１３２を０Ｖに保持し、第２のゲート電極１３３に所定の負の電圧を印加することで、絶縁膜積層体１０２ｃ内に保持されていた電子を、絶縁膜１３１を介してシリコン基板１０１のチャネル形成領域１０６に引き抜いてもよい。この際、従来のデバイスでは、厚い絶縁膜を介して電荷を放出する必要があったために、消去電圧が大きいとか、消去速度が遅い等の問題が生じていた（図１１（ｂ）を参照）。これに対して、本発明によれば、シリコン基板１０１の伝導帯における電子ポテンシャルエネルギーが、第２の絶縁膜（例えば、第２の絶縁膜１１２，１２２）の伝導帯における電子ポテンシャルエネルギーに比べて高くなるように設定するために、薄い絶縁膜を介して電荷を放出することが可能となる（図１１（ｅ）を参照）。そのため、本発明によるデバイスでは、消去電圧を小さくでき、消去速度を高速にすることが可能となる。
また、絶縁膜積層体１０２ｃでは、強い結合エネルギーを持つ酸化物により形成されたブロック層（第１のブロック層１１２Ｂ，１２２Ｂおよび第２のブロック層１１３Ｂ，１２３Ｂ）を有しているため、例えば、絶縁膜積層体１０２ｃを形成した後に熱が加えられた場合でも、第２の絶縁膜１１２，１２２と第３の絶縁膜１１３，１２３との間、および第３の絶縁膜１１３，１２３と第４の絶縁膜１１４，１２４との間で、窒素などの原子の移動が妨げられ、各絶縁膜のバンドギャップの変化が抑制される。その結果、エネルギーバンド構造を長期間に渡って安定的に維持することができる。
ＭＯＳ型半導体メモリ装置６０３における情報の書き込み、読み出し、消去の方法は限定されるものではなく、上記とは異なる方式で書き込み、読み出しおよび消去を行ってもよい。また、第１のソース・ドレイン１０４と第２のソース・ドレイン１０５を固定せず、交互にソースまたはドレインとなるように機能させて１メモリセルで２ビット以上の情報の書き込み・読み出しを行えるようにしてもよい。
本実施の形態に係るＭＯＳ型半導体メモリ装置６０３は、第１、第２の実施の形態に係るＭＯＳ型半導体メモリ装置６０１，６０２と同様に、従来のＭＯＳ型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れたＭＯＳ型半導体メモリ装置である。なお、本実施の形態にかかるＭＯＳ型半導体メモリ装置６０３は、第１の実施の形態において説明した手順に準じて製造できる。
次に、再び図１１を参照しながら上記実施の形態に係るＭＯＳ型半導体メモリ装置の作用について説明する。図１１（ａ）〜（ｃ）は、従来のＭＯＳ型半導体メモリ装置の書き込み時、消去時およびデータ保持状態におけるエネルギーダイアグラムを模式的に示したものである。また、同図（ｄ）〜（ｆ）は、本発明のＭＯＳ型半導体メモリ装置の書き込み時、消去時およびデータ保持状態におけるエネルギーダイアグラムを模式的に示したものである。なお、第１〜第３の実施の形態に係るＭＯＳ型半導体メモリ装置では、電荷は第１の絶縁膜から第５の絶縁膜の間に、ある分布で保持されることになるが、主として第３の絶縁膜中またはその界面付近を中心とする領域が電荷蓄積の中心を担う部分であることから、説明の便宜上、この部分を図１１では「電荷蓄積領域」と表現している。
シリコン基板と電荷蓄積領域との間で電子が移動する確率は、エネルギー障壁ＥＢの大きさ（つまり、エネルギー障壁ＥＢの高さＨと幅Ｔ）に反比例する。第１の絶縁膜のバンドギャップを大きくすると、エネルギー障壁ＥＢの高さＨが高くなることから、シリコン基板側と電荷蓄積層側との間の電子の移動が制限される。また、第１の絶縁膜の膜厚を厚くした場合には、幅Ｔが大きくなることから、エネルギー障壁ＥＢも大きくなる。このように、第１の絶縁膜の膜厚を増加させることは、電荷蓄積領域側に保持された電子が第１の絶縁膜を介してシリコン基板側へ抜け出ることを防止する上で効果的な方法である。従って、ＭＯＳ型半導体メモリ装置において、電荷保持能力を向上させるためには、第１の絶縁膜のバンドギャップを大きく、かつ膜厚を厚くして、図１１（ｃ）に示したように、第１の絶縁膜によるエネルギー障壁ＥＢの高さＨと幅Ｔを大きくすればよい。
しかし、第１の絶縁膜の膜厚を増加させると、例えば書き込み時にトンネル効果によるシリコン基板から電荷蓄積領域への電子の注入も起こりにくくなってしまい、図１１（ａ）に示したように、書き込み時に大きな書き込み電圧を印加しなければならなくなる。また、消去時にも同図（ｂ）に示したように大きな消去用電圧が必要になる。書き込み電圧と消去用電圧を下げるためには、第１の絶縁膜のバンドギャップを小さく、かつ膜厚を薄くすればよいが、そうするとエネルギー障壁ＥＢも小さくなるため、データ保持特性が低下してしまう。
本発明では、上記第１〜第３の実施の形態に例示したように、大きなバンドギャップを有する第１の絶縁膜および第５の絶縁膜に隣接して、これらに比べて小さなバンドギャップを有する第２および第４の絶縁膜を設けた。このようなエネルギーバンド構造を採用することにより、図１１（ｄ）に示したように、書き込み時に、シリコン基板側から電子がバンドギャップの大きな第１の絶縁膜を通過して電荷蓄積領域へ移動する際には、エネルギー障壁ＥＢの幅は第１の絶縁膜相当のＴ１でよく、低い書き込み電圧でも電子の移動がスムーズに行われる。消去時も、図１１（ｅ）に示したように、電荷蓄積領域側からシリコン基板側へ電子が通過する際のエネルギー障壁ＥＢの幅はＴ１でよく、低い消去用電圧でも電子の移動がスムーズに行われる。なお、図示は省略するが、電荷蓄積領域から第５の絶縁膜を介してゲート電極１０３側へ電子を抜き出す場合も同様である。一方で、図１１（ｆ）に示したように、電荷蓄積領域に電子を保持した状態では、第１の絶縁膜（第５の絶縁膜）だけでなく、第２の絶縁膜（第４の絶縁膜）も含めてエネルギー障壁ＥＢとなることから幅Ｔは大きくなり、第１の絶縁膜（第５の絶縁膜）の膜厚を厚くしなくても、電荷蓄積領域から電荷が抜け出ることが防止され、優れた電荷保持特性が得られるのである。
以上、第１〜第３の実施の形態に関して述べたように、本発明は、絶縁膜中に存在する電荷によってメモリセルのしきい値が変化する範囲において種々変形して用いることができる。例えば、ＦＮトンネル現象、ホットエレクトロン注入現象、ホットホール注入現象、光電効果等々の物理現象を用いて情報の書き込み、読み出し、消去を行うことができる。
［ＭＯＳ型半導体メモリ装置の製造］
次に、第１の実施の形態に係るＭＯＳ型半導体メモリ装置６０１を製造する場合を例に挙げ、ＭＯＳ型半導体メモリ装置の製造方法について説明を行う。
図１２はＭＯＳ型半導体メモリ装置６０１の製造方法に利用可能なプラズマＣＶＤ装置１００ａの概略構成を模式的に示す断面図である。
プラズマＣＶＤ装置１００ａは、複数のスロット状の孔を有する平面アンテナ、特にＲＬＳＡ（Ｒａｄｉａｌ Ｌｉｎｅ Ｓｌｏｔ
Ａｎｔｅｎｎａ；ラジアルラインスロットアンテナ）にて処理室内にマイクロ波を導入してプラズマを発生させることにより、高密度かつ低電子温度のマイクロ波励起プラズマを発生させ得るＲＬＳＡマイクロ波プラズマ処理装置として構成されている。プラズマＣＶＤ装置１００ａでは、１×１０１０〜５×１０１２／ｃｍ３のプラズマ密度で、かつ０．７〜２ｅＶの低電子温度を有するプラズマによる処理が可能である。従って、プラズマＣＶＤ装置１００ａは、各種半導体装置の製造過程においてプラズマＣＶＤ法による窒化珪素膜などの絶縁膜の成膜処理の目的で好適に利用できる。
プラズマＣＶＤ装置１００ａは、主要な構成として、気密に構成されたチャンバー（処理室）１と、チャンバー１内にガスを供給するガス供給機構１８ａと、チャンバー１内を減圧排気するための排気機構としての排気装置２４と、チャンバー１の上部に設けられ、チャンバー１内にマイクロ波を導入するマイクロ波導入機構２７と、これらプラズマＣＶＤ装置１００ａの各構成部を制御する制御部５０と、を備えている。
チャンバー１は、接地された略円筒状の容器により形成されている。なお、チャンバー１は角筒形状の容器により形成してもよい。チャンバー１は、アルミニウム等の材質からなる底壁１ａと側壁１ｂとを有している。
チャンバー１の内部は、被処理体であるシリコンウエハ（以下、単に「ウエハ」と記す）Ｗを水平に支持するための載置台２が設けられている。載置台２は、熱伝導性の高い材質例えばＡｌＮ等のセラミックスにより構成されている。この載置台２は、排気室１１の底部中央から上方に延びる円筒状の支持部材３により支持されている。支持部材３は、例えばＡｌＮ等のセラミックスにより構成されている。
また、載置台２には、その外縁部をカバーし、ウエハＷをガイドするためのカバーリング４が設けられている。このカバーリング４は、例えば石英、ＡｌＮ、Ａｌ２Ｏ３、ＳｉＮ等の材質で構成された環状部材である。
また、載置台２には、温度調節機構としての抵抗加熱型のヒータ５が埋め込まれている。このヒータ５は、ヒータ電源５ａから給電されることにより載置台２を加熱して、その熱で被処理基板であるウエハＷを均一に加熱する。
また、載置台２には、熱電対（ＴＣ）６が配備されている。この熱電対６により、温度計測を行うことにより、ウエハＷの加熱温度を例えば室温から９００℃までの範囲で制御可能となっている。
また、載置台２には、ウエハＷを支持して昇降させるためのウエハ支持ピン（図示せず）を有している。各ウエハ支持ピンは、載置台２の表面に対して突没可能に設けられている。
チャンバー１の底壁１ａの略中央部には、円形の開口部１０が形成されている。底壁１ａにはこの開口部１０と連通し、下方に向けて突出する排気室１１が設けられている。この排気室１１には、排気管１２が接続されており、この排気管１２を介して排気装置２４に接続されている。
チャンバー１を形成する側壁１ｂの上端には、環状をなすガス導入部１４が設けられている。また、チャンバー１の側壁１ｂには、環状をなすガス導入部１５が設けられている。つまり、ガス導入部１４および１５は、上下２段に設けられている。各ガス導入部１４および１５は成膜原料ガスやプラズマ励起用ガスを供給するガス供給機構１８ａに接続されている。なお、ガス導入部１４および１５はノズル状またはシャワー状に設けてもよい。
また、チャンバー１の側壁１ｂには、プラズマＣＶＤ装置１００ａと、これに隣接する搬送室（図示せず）との間で、ウエハＷの搬入出を行うための搬入出口１６と、この搬入出口１６を開閉するゲートバルブＧ１とが設けられている。
ガス供給機構１８ａは、例えば窒素含有ガス（Ｎ含有ガス）供給源１９ａ、シリコン含有ガス（Ｓｉ含有ガス）供給源１９ｂおよび不活性ガス供給源１９ｃを有している。窒素含有ガス供給源１９ａは、上段のガス導入部１４に接続されている。また、シリコン含有ガス供給源１９ｂおよび不活性ガス供給源１９ｃは、下段のガス導入部１５に接続されている。なお、ガス供給機構１８ａは、上記以外の図示しないガス供給源として、例えば、チャンバー１内をクリーニングする際に用いるクリーニングガス供給源等を有していてもよい。
成膜原料ガスである窒素含有ガスとしては、例えば窒素ガス（Ｎ２）、アンモニア（ＮＨ３）、ＭＭＨ（モノメチルヒドラジン）等のヒドラジン誘導体などを用いることができる。また、他の成膜原料ガスであるシリコン含有ガスとしては、例えばシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、トリシラン（Ｓｉ３Ｈ８）、ＴＳＡ（トリシリルアミン）などを用いることができる。この中でも、特にジシラン（Ｓｉ２Ｈ６）が好ましい。さらに、不活性ガスとしては、例えばＮ２ガスや希ガスなどを用いることができる。希ガスは、プラズマ励起用ガスであり、例えばＡｒガス、Ｋｒガス、Ｘｅガス、Ｈｅガスなどを用いることができる。
窒素含有ガスは、ガス供給機構１８ａの窒素含有ガス供給源１９ａから、ガスライン２０を介してガス導入部１４からチャンバー１内に導入される。一方、シリコン含有ガスおよび不活性ガスは、シリコン含有ガス供給源１９ｂおよび不活性ガス供給源１９ｃから、それぞれガスライン２０を介してガス導入部１５からチャンバー１内に導入される。ガスライン２０には、マスフローコントローラ２１およびその前後の開閉バルブ２２が設けられ、供給されるガスの切替えや流量等の制御が出来るようになっている。
チャンバー１内のガスは、排気装置２４を作動させることにより、排気管１２を介して外部へ排気される。これにより、チャンバー１内を所定の真空度、例えば０．１３３Ｐａまで高速に減圧することが可能となっている。なお、チャンバー１には圧力ゲージ（図示省略）が配備されており、チャンバー１内の圧力を計測できるようになっている。
マイクロ波導入機構２７は、図１２に示したように、主要な構成として、透過板２８、平面アンテナ３１、遅波材３３、カバー３４、導波管３７、マッチング回路３８およびマイクロ波発生装置３９を備えている。
平面アンテナ３１は、例えば表面が金または銀メッキされた銅板またはアルミニウム板から構成されている。平面アンテナ３１は、マイクロ波を放射する多数のスロット状のマイクロ波放射孔３２を有している。マイクロ波放射孔３２は、所定のパターンで平面アンテナ３１を貫通して形成されている。
個々のマイクロ波放射孔３２は、例えば図１３に示すように、細長い長方形状（スロット状）をなしている。そして、典型的には隣接するマイクロ波放射孔３２が「Ｔ」字状に配置されている。また、このように所定の形状（例えばＴ字状）に組み合わせて配置されたマイクロ波放射孔３２は、さらに全体として同心円状に配置されている。
マイクロ波放射孔３２の長さや配列間隔は、マイクロ波の波長（λｇ）に応じて決定される。例えば、マイクロ波放射孔３２の間隔は、λｇ／４からλｇとなるように配置される。なお、図１３においては、同心円状に形成された隣接するマイクロ波放射孔３２どうしの間隔をΔｒで示している。なお、マイクロ波放射孔３２の形状は、円形状、円弧状等の他の形状であってもよい。さらに、マイクロ波放射孔３２の配置形態は特に限定されず、同心円状のほか、例えば、螺旋状、放射状等に配置することもできる。
プラズマＣＶＤ装置１００ａの各構成部は、制御部５０に接続されて制御される構成となっている。制御部５０は、コンピュータを有しており、例えば図１４に示したように、ＣＰＵを備えたプロセスコントローラ５１と、このプロセスコントローラ５１に接続されたユーザーインターフェース５２および記憶部５３を備えている。プロセスコントローラ５１は、プラズマＣＶＤ装置１００ａにおいて、例えば温度、圧力、ガス流量、マイクロ波出力などのプロセス条件に関係する各構成部（例えば、ヒータ電源５ａ、ガス供給機構１８ａ、排気装置２４、マイクロ波発生装置３９など）を統括して制御する制御手段である。
ユーザーインターフェース５２は、工程管理者がプラズマＣＶＤ装置１００ａを管理するためにコマンドの入力操作等を行うキーボードや、プラズマＣＶＤ装置１００ａの稼働状況を可視化して表示するディスプレイ等を有している。また、記憶部５３には、プラズマＣＶＤ装置１００ａで実行される各種処理をプロセスコントローラ５１の制御にて実現するための制御プログラム（ソフトウエア）や処理条件データ等が記録されたレシピが保存されている。
そして、必要に応じて、ユーザーインターフェース５２からの指示等にて任意のレシピを記憶部５３から呼び出してプロセスコントローラ５１に実行させることで、プロセスコントローラ５１の制御下、プラズマＣＶＤ装置１００ａのチャンバー１内で所望の処理が行われる。また、前記制御プログラムや処理条件データ等のレシピは、コンピュータ読み取り可能な記憶媒体、例えばＣＤ−ＲＯＭ、ハードディスク、フレキシブルディスク、フラッシュメモリ、ＤＶＤ、ブルーレイディスクなどに格納された状態のものを利用したり、あるいは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用したりすることも可能である。
次に、ＲＬＳＡ方式のプラズマＣＶＤ装置１００ａを用いたプラズマＣＶＤ法による窒化珪素膜の堆積処理について説明する。まず、ゲートバルブＧ１を開にして搬入出口１６からウエハＷをチャンバー１内に搬入し、載置台２上に載置する。次に、チャンバー１内を減圧排気しながら、ガス供給機構１８ａの窒素含有ガス供給源１９ａ、シリコン含有ガス供給源１９ｂおよび不活性ガス供給源１９ｃから、窒素含有ガス、シリコン含有ガスおよび必要に応じて不活性ガスを所定の流量でそれぞれガス導入部１４，１５を介してチャンバー１内に導入する。このようにして、チャンバー１内を所定の圧力に調節する。
次に、マイクロ波発生装置３９で発生させた所定周波数例えば２．４５ＧＨｚのマイクロ波を、平面アンテナ３１に貫通形成されたスロット状のマイクロ波放射孔３２から透過板２８を介してチャンバー１内におけるウエハＷの上方空間に放射する。この際のマイクロ波出力は、例えば５００〜３０００Ｗ（透過板２８の面積１ｃｍ２あたり０．２５〜１．５４Ｗ／ｃｍ２）程度とすることができる。
平面アンテナ３１から透過板２８を経てチャンバー１に放射されたマイクロ波により、チャンバー１内で電磁界が形成され、窒素含有ガス、シリコン含有ガスがそれぞれプラズマ化する。そして、プラズマ中で原料ガスの解離が進み、ＳｉｐＨｑ、ＳｉＨｑ、ＮＨｑ、Ｎ（ここで、ｐ、ｑは任意の数を意味する。以下同様である。）などの活性種の反応によって、窒化珪素ＳｉＮの薄膜が堆積される。
図１５は、プラズマＣＶＤ装置１００ａにより形成された窒化珪素膜の表面をプラズマ酸化処理するために使用可能なプラズマ酸化処理装置１００ｂの概略構成を示している。プラズマ酸化処理装置１００ｂは、プラズマＣＶＤ装置１００ａと略同様の構成を有するので、ここでは相違点のみ説明する。
プラズマＣＶＤ装置１００ａとの相違点として、プラズマ酸化処理装置１００ｂでは、チャンバー１の内周に、石英からなる円筒状のライナー７が設けられている。また、載置台２の外周側には、チャンバー１内を均一排気するため、多数の排気孔８ａを有する、不純物の少ない石英製のバッフルプレート８が環状に設けられている。このバッフルプレート８は、複数の支柱９により支持されている。
また、チャンバー１の側壁１ｂには、環状をなすガス導入部１５が設けられている。このガス導入部１５は、酸素含有ガスやプラズマ励起用ガスを供給するガス供給機構１８ｂに接続されている。ガス供給機構１８ｂは、例えば不活性ガス供給源１９ｄ、酸素含有ガス供給源１９ｅおよび水素ガス供給源１９ｆを有している。
不活性ガスとしては、例えばＮ２ガスや希ガスなどを用いることができる。希ガスとしては、例えばＡｒガス、Ｋｒガス、Ｘｅガス、Ｈｅガスなどを用いることができる。これらの中でも、経済性に優れている点でＡｒガスを用いることが特に好ましい。また、酸素含有ガスとしては、例えば酸素ガス（Ｏ２）、水蒸気（Ｈ２Ｏ）、一酸化窒素（ＮＯ）、二酸化窒素（ＮＯ２）、一酸化二窒素（Ｎ２Ｏ）などを用いることができる。
プラズマ酸化処理装置１００ｂにおける他の構成は、プラズマＣＶＤ装置１００ａと同様であるため、同一の構成には同一の符号を付して説明を省略する。
次に、絶縁膜積層体１０２ａを真空条件で連続的に成膜するために好適な基板処理システムについて説明する。図１６は、マルチチャンバ構造のクラスタツールとして構成されている基板処理システム８００を示す概略構成図である。基板処理システム８００は、主要な構成として、ウエハＷに対して各種の処理を行う４つのプロセスモジュール８０１ａ，８０１ｂ，８０１ｃ，８０１ｄと、これらのプロセスモジュール８０１ａ〜８０１ｄに対してゲートバルブＧ１を介して接続された真空側搬送室８０３と、この真空側搬送室８０３にゲートバルブＧ２を介して接続された２つのロードロック室８０５ａ，８０５ｂと、これら２つのロードロック室８０５ａ，８０５ｂに対してゲートバルブＧ３を介して接続されたローダーユニット８０７とを備えている。
４つのプロセスモジュール８０１ａ〜８０１ｄは、ウエハＷに対して例えばプラズマＣＶＤ処理、プラズマ酸化処理を行う処理装置である。本実施の形態では、プロセスモジュール８０１ａ〜８０１ｄにおいて、少なくとも、ウエハＷに対してＣＶＤ法による窒化珪素膜の成膜処理と、窒化珪素膜を酸化してブロック層としての窒化酸化珪素膜を形成するプラズマ酸化処理と、を行うことができるように構成されている。
真空引き可能に構成された真空側搬送室８０３には、プロセスモジュール８０１ａ〜８０１ｄやロードロック室８０５ａ，８０５ｂに対してウエハＷの受け渡しを行う第１の基板搬送装置としての搬送装置８０９が設けられている。この搬送装置８０９は、互いに対向するように配置された一対の搬送アーム部８１１ａ，８１１ｂを有している。各搬送アーム部８１１ａ，８１１ｂは同一の回転軸を中心として、屈伸及び旋回可能に構成されている。また、各搬送アーム部８１１ａ，８１１ｂの先端には、それぞれウエハＷを載置して保持するためのフォーク８１３ａ，８１３ｂが設けられている。搬送装置８０９は、これらのフォーク８１３ａ，８１３ｂ上にウエハＷを載置した状態で、プロセスモジュール８０１ａ〜８０１ｄ間、あるいはプロセスモジュール８０１ａ〜８０１ｄとロードロック室８０５ａ，８０５ｂとの間でウエハＷの搬送を行う。
ロードロック室８０５ａ，８０５ｂ内には、それぞれウエハＷを載置する載置台８０６ａ，８０６ｂが設けられている。ロードロック室８０５ａ，８０５ｂは、真空状態と大気開放状態を切り替えられるように構成されている。このロードロック室８０５ａ，８０５ｂの載置台８０６ａ，８０６ｂを介して、真空側搬送室８０３と大気側搬送室８１９（後述）との間でウエハＷの受け渡しが行われる。
ローダーユニット８０７は、ウエハＷの搬送を行う第２の基板搬送装置としての搬送装置８１７が設けられた大気側搬送室８１９と、この大気側搬送室８１９に隣接配備された３つのロードポートＬＰと、大気側搬送室８１９の他の側面に隣接配備され、ウエハＷの位置測定を行なう位置測定装置としてのオリエンタ８２１とを有している。
大気側搬送室８１９は、例えば窒素ガスや清浄空気がダウンフローしてクリーンな環境を形成する循環設備（図示省略）を備え、クリーンな環境が維持されている。大気側搬送室８１９は、平面視矩形形状をなしており、その長手方向に沿ってガイドレール８２３が設けられている。このガイドレール８２３に搬送装置８１７がスライド移動可能に支持されている。つまり、搬送装置８１７は図示しない駆動機構により、ガイドレール８２３に沿ってＸ方向へ移動可能に構成されている。この搬送装置８１７は、上下２段に配置された一対の搬送アーム部８２５ａ，８２５ｂを有している。各搬送アーム部８２５ａ，８２５ｂは屈伸及び旋回可能に構成されている。各搬送アーム部８２５ａ，８２５ｂの先端には、それぞれウエハＷを載置して保持する保持部材としてのフォーク８２７ａ，８２７ｂが設けられている。搬送装置８１７は、これらのフォーク８２７ａ，８２７ｂ上にウエハＷを載置した状態で、ロードポートＬＰのウエハカセットＣＲと、ロードロック室８０５ａ，８０５ｂと、オリエンタ８２１との間でウエハＷの搬送を行う。
ロードポートＬＰは、ウエハカセットＣＲを載置できるようになっている。ウエハカセットＣＲは、複数枚のウエハＷを同じ間隔で多段に載置して収容できるように構成されている。
オリエンタ８２１は、図示しない駆動モータによって回転される回転板８３３と、この回転板８３３の外周位置に設けられ、ウエハＷの周縁部を検出するための光学センサ８３５とを備えている。
以上のような構成を有する基板処理システム８００においては、以下の手順でウエハＷに対するＣＶＤ処理およびプラズマ酸化処理が行われる。まず、大気側搬送室８１９の搬送装置８１７のフォーク８２７ａ（または８２７ｂ）を用い、ロードポートＬＰのウエハカセットＣＲより１枚のウエハＷが取り出され、オリエンタ８２１で位置合わせされた後、ロードロック室８０５ａ（または８０５ｂ）に搬入される。ウエハＷが載置台８０６ａ（または８０６ｂ）に載置された状態のロードロック室８０５ａ（または８０５ｂ）では、ゲートバルブＧ３が閉じられ、内部が真空状態に減圧排気される。その後、ゲートバルブＧ２が開放され、真空側搬送室８０３内の搬送装置８０９のフォーク８１３ａ（または８１３ｂ）によってウエハＷがロードロック室８０５ａ（または８０５ｂ）から運び出され、プロセスモジュール８０１ａ〜８０１ｄのいずれかに搬入される。
本実施の形態では、例えばプロセスモジュール８０１ａ，８０１ｃでは、プラズマＣＶＤ装置１００ａによってウエハＷ上に絶縁膜例えば窒化珪素膜を形成するプラズマＣＶＤ処理を行なうことができるように構成されている。また、例えばプロセスモジュール８０１ｂ，８０１ｄでは、プラズマＣＶＤ処理によって形成された窒化珪素膜の表面をプラズマ酸化処理装置１００ｂによって酸化してブロック層としての窒化酸化珪素膜を形成するプラズマ酸化処理を行なうことができるように構成されている。
搬送装置８０９によりロードロック室８０５ａ（または８０５ｂ）から運び出されたウエハＷは、まず、プロセスモジュール８０１ａ（または８０１ｃ）に搬入され、ゲートバルブＧ１を閉じた後でウエハＷに対してプラズマＣＶＤ処理が行われ、ウエハＷ上に窒化珪素膜が堆積させられる。
次いで、前記ゲートバルブＧ１が開放され、窒化珪素膜が形成されたウエハＷが搬送装置８０９によりプロセスモジュール８０１ａ（または８０１ｃ）から真空状態のままプロセスモジュール８０１ｂ，８０１ｄのいずれか片方に搬入される。そして、ゲートバルブＧ１を閉じた後でウエハＷ上の窒化珪素膜に対してプラズマ酸化処理が行われる。プラズマ酸化処理によって、前記窒化珪素膜の表面にブロック層としての窒化酸化珪素膜が形成される。
次いで、前記ゲートバルブＧ１が開放され、窒化酸化珪素膜が形成されたウエハＷが搬送装置８０９によりプロセスモジュール８０１ｂ（または８０１ｄ）から真空状態のまま取り出される。そして、プロセスモジュール８０１ａ（または８０１ｃ）でのプラズマＣＶＤ処理と、プロセスモジュール８０１ｂ（または８０１ｄ）でのプラズマ酸化処理とを、必要回数繰り返し行うことによって、絶縁膜積層体１０２ａを構成する第２の絶縁膜１１２，第１のブロック層１１２Ｂ、第３の絶縁膜１１３、第２のブロック層１１３Ｂおよび第４の絶縁膜１１４を真空条件下で連続的に形成することができる。絶縁膜積層体１０２ａを形成した後で、ウエハＷは搬送装置８０９により取り出され、ロードロック室８０５ａ（または８０５ｂ）に搬入される。そして、前記とは逆の手順でロードポートＬＰのウエハカセットＣＲに処理済みのウエハＷが収納され、基板処理システム８００における１枚のウエハＷに対する処理が完了する。なお、基板処理システム８００における各処理装置の配置は、効率的に処理を行うことができる配置であれば、いかなる配置構成でもよい。さらに、基板処理システム８００におけるプロセスモジュールの数は４つに限らず、真空側搬送室８０３のポート構成により、５つ以上を配置することも可能である。
［プラズマＣＶＤ処理］
次に、プラズマＣＶＤ装置１００ａにおいて行われるプラズマＣＶＤ処理について説明する。プラズマＣＶＤ装置１００ａにおいては、窒化珪素膜を成膜する際のプラズマＣＶＤ処理の条件、特に圧力条件を選定することにより、形成される窒化珪素膜のバンドギャップを所望の大きさにコントロールすることができる。このことを実験データに基づいて説明する。図１７および図１８は、プラズマＣＶＤ装置１００ａによりプラズマＣＶＤを実施し、単膜の窒化珪素膜を形成した場合の窒化珪素膜のバンドギャップと処理圧力との関係を示している。図１７は、窒素含有ガスとしてＮＨ３ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスを使用した場合の結果であり、図１８は、窒素含有ガスとしてＮ２ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスを使用した場合の結果である。プラズマＣＶＤ条件は以下のとおりである。
［共通条件］
処理温度（載置台）：４００℃
マイクロ波パワー：２ｋＷ（パワー密度１．０２Ｗ／ｃｍ２；透過板の面積あたり）
［ＮＨ３／Ｓｉ２Ｈ６系］
処理圧力；１３．３Ｐａ（１００ｍＴｏｒｒ）〜１３３．３Ｐａ（１０００ｍＴｏｒｒ）
Ａｒガス流量；２００ｍＬ／ｍｉｎ（ｓｃｃｍ）
ＮＨ３ガス流量；２００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｓｉ２Ｈ６ガス流量；４または８ｍＬ／ｍｉｎ（ｓｃｃｍ）
［Ｎ２／Ｓｉ２Ｈ６系］
処理圧力；２．７Ｐａ（２０ｍＴｏｒｒ）〜６６．７Ｐａ（５００ｍＴｏｒｒ）
Ａｒガス流量；２００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｎ２ガス流量；２００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｓｉ２Ｈ６ガス流量；２、４または８ｍＬ／ｍｉｎ（ｓｃｃｍ）
なお、窒化珪素膜のバンドギャップは、薄膜特性測定装置ｎ＆ｋ Ａｎａｌｙｚｅｒ（商品名；ｎ＆ｋテクノロジー社製）を用いて計測した。
図１７に示したように、ＮＨ３／Ｓｉ２Ｈ６系の成膜原料ガスを使用したプラズマＣＶＤでは、処理圧力を１３．３Ｐａ〜１３３．３Ｐａの範囲内で変化させた結果、成膜される窒化珪素膜のバンドギャップが約５．１ｅＶから５．８ｅＶの範囲内で変化した。つまり、Ｓｉ２Ｈ６流量を一定にして処理圧力のみを変化させることによって、容易に所望のバンドギャップを有する窒化珪素膜を形成することができる。この場合、処理圧力を主として制御し、必要に応じてＳｉ２Ｈ６流量を従として制御することも出来る。例えば、Ｓｉ２Ｈ６流量は、３ｍＬ／ｍｉｎ（ｓｃｃｍ）以上４０ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内が好ましく、３ｍＬ／ｍｉｎ（ｓｃｃｍ）以上２０ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内がより好ましい。ＮＨ３流量は、５０ｍＬ／ｍｉｎ（ｓｃｃｍ）以上１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内が好ましく、５０ｍＬ／ｍｉｎ（ｓｃｃｍ）以上５００ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内がより好ましい。さらに、Ｓｉ２Ｈ６ガスとＮＨ３ガスとの流量比（Ｓｉ２Ｈ６／ＮＨ３）は、０．０１５以上０．２以下の範囲内が好ましく、０．０１５以上０．１以下の範囲内がより好ましい。
また、図１８に示したように、Ｎ２／Ｓｉ２Ｈ６系の成膜原料ガスを使用したプラズマＣＶＤでは、処理圧力を２．７Ｐａ〜６６．７Ｐａの範囲内で変化させた結果、成膜される窒化珪素膜のバンドギャップが約４．９ｅＶ以上５．８ｅＶ以下の範囲内で変化した。また、処理圧力が２．７Ｐａまたは６６．７Ｐａでは、Ｓｉ２Ｈ６ガスの流量を変化させることによっても、バンドギャップの大きさを変化させることができた。この場合、Ｓｉ２Ｈ６ガスとＮ２ガスとの流量比（Ｓｉ２Ｈ６／Ｎ２）は、０．０１以上０．２以下の範囲内が好ましく、０．０１以上０．１以下の範囲内がより好ましい。
以上のように、処理圧力と原料ガスの流量比を制御することにより、４．９ｅＶ以上のバンドギャップを有する窒化珪素膜を形成することが出来る。
なお、比較のため、同様に処理圧力を変化させてＬＰＣＶＤにより窒化珪素膜を形成したが、バンドギャップは４．９ｅＶ〜５ｅＶと０．１ｅＶの範囲内の変化にとどまり、ＬＰＣＶＤではバンドギャップの制御は困難であった。
以上のように、プラズマ処理装置１００を用いるプラズマＣＶＤ処理において、成膜されるバンドギャップの大きさを決定する主な要因は処理圧力である。従って、プラズマ処理装置１００を用いて、他の条件は一定にし、処理圧力のみを変化させることにより、相対的にバンドギャップの大きな窒化珪素膜と、小さな窒化珪素膜を容易に形成できることが確認された。
［バンドギャップの大きな膜を形成する場合］
成膜する窒化珪素膜のバンドギャップを大きくする（例えば、バンドギャップを５ｅＶ〜７ｅＶの範囲内にする）には、次に示す条件でプラズマＣＶＤ処理を行うことが好ましい。
窒素含有ガスとしてＮＨ３ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスなどのシラン系ガスを使用する場合は、処理圧力を１〜１３３３Ｐａの範囲内にすることが好ましく、１〜１３３Ｐａの範囲内にすることがより好ましい。なお、この場合の全ガス流量に対するＮＨ３ガスの流量比率は１０〜９９．９９％の範囲内、好ましくは９０〜９９．９％の範囲内、全ガス流量に対するＳｉ２Ｈ６ガスの流量比率は、０．０１〜９０％の範囲内、好ましくは０．１〜１０％の範囲内である。このとき、Ｓｉ２Ｈ６ガスとＮＨ３ガスとの流量比（Ｓｉ２Ｈ６ガス流量／ＮＨ３ガス流量）は、窒化珪素膜の電荷のトラップ量を多くし、書込み速度および消去速度を速くし、かつ電荷の保持性能を高くする観点から、０．０１５〜０．２の範囲内とすることが好ましい。また、希ガスの流量は２０〜２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２０〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、ＮＨ３ガスの流量は２０〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２０〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｓｉ２Ｈ６ガスの流量は０．１〜５０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは０．５〜１０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内から、上記流量比率になるように設定することができる。
また、窒素含有ガスとしてＮ２ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスなどのシラン系ガスを使用する場合は、処理圧力を１〜１３３３Ｐａの範囲内にすることが好ましく、１〜１３３Ｐａの範囲内にすることがより好ましい。なお、この場合の全ガス流量に対するＮ２ガスの流量比率は１０〜９９．９９％の範囲内、好ましくは９０〜９９．９９％の範囲内、全ガス流量に対するＳｉ２Ｈ６ガスの流量比率は、０．０１〜９０％の範囲内、好ましくは０．０１〜１０％の範囲内である。このとき、Ｓｉ２Ｈ６ガスとＮ２ガスとの流量比（Ｓｉ２Ｈ６ガス流量／Ｎ２ガス流量）は、窒化珪素膜の電荷のトラップ量を多くし、書込み速度および消去速度を速くし、かつ電荷の保持性能を高くする観点から、０．０１〜０．２の範囲内とすることが好ましい。また、希ガスの流量は２０〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２０〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｎ２ガスの流量は５０〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２００〜１５００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｓｉ２Ｈ６ガスの流量は０．１〜５０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは０．５〜５ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内から、それぞれ上記流量比率になるように設定することができる。
［バンドギャップの小さな膜を形成する場合］
成膜する窒化珪素膜中のバンドギャップを小さくする（例えば、バンドギャップを２．５〜５ｅＶ未満の範囲内にする）には、次に示す条件でプラズマＣＶＤ処理を行うことが好ましい。
窒素含有ガスとしてＮＨ３ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスなどのシラン系ガスを使用する場合は、処理圧力を１〜１３３３Ｐａの範囲内にすることが好ましく、１〜１３３Ｐａの範囲内にすることがより好ましい。なお、この場合の全ガス流量に対するＮＨ３ガスの流量比率は１０〜９９．９９％の範囲内、好ましくは９０〜９９．９％の範囲内、全ガス流量に対するＳｉ２Ｈ６ガスの流量比率は、０．００１〜１０％の範囲内、好ましくは０．０１〜１０％の範囲内である。このとき、Ｓｉ２Ｈ６ガスとＮＨ３ガスとの流量比（Ｓｉ２Ｈ６ガス流量／ＮＨ３ガス流量）は、窒化珪素膜の電荷のトラップ量を多くし、書込み速度および消去速度を速くし、かつ電荷の保持性能を高くする観点から、０．０１５〜０．２の範囲内とすることが好ましい。また、希ガスの流量は２０〜２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２００〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、ＮＨ３ガスの流量は２０〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２００〜８００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｓｉ２Ｈ６ガスの流量は０．５〜５０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは０．５〜１０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内から、それぞれ上記流量比率になるように設定することができる。
また、窒素含有ガスとしてＮ２ガス、シリコン含有ガスとしてＳｉ２Ｈ６ガスなどのシラン系ガスを使用する場合は、処理圧力を１〜１３３３Ｐａの範囲内にすることが好ましく、１〜１３３Ｐａの範囲内にすることがより好ましい。なお、この場合の全ガス流量に対するＮ２ガスの流量比率は１０〜９９．９９％の範囲内、好ましくは９０〜９９．９％の範囲内、全ガス流量に対するＳｉ２Ｈ６ガスの流量比率は、０．０１〜９０％の範囲内、好ましくは０．１〜１０％の範囲内である。このとき、Ｓｉ２Ｈ６ガスとＮ２ガスとの流量比（Ｓｉ２Ｈ６ガス流量／Ｎ２ガス流量）は、窒化珪素膜の電荷のトラップ量を多くし、書込み速度および消去速度を速くし、かつ電荷の保持性能を高くする観点から、０．０１〜０．２の範囲内とすることが好ましい。また、希ガスの流量は２０〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２００〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｎ２ガスの流量は２０〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは２００〜２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、Ｓｉ２Ｈ６ガスの流量は０．５〜５０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内、好ましくは０．５〜１０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内から、それぞれ上記流量比率になるように設定することができる。
また、上記いずれの場合も、プラズマＣＶＤ処理の処理温度は、載置台２の温度を３００℃以上、好ましくは４００〜６００℃に設定することが好ましい。
以上の条件は、制御部５０の記憶部５３にレシピとして保存されている。そして、プロセスコントローラ５１がそのレシピを読み出してプラズマＣＶＤ装置１００ａの各構成部例えばガス供給機構１８ａ、排気装置２４、マイクロ波発生装置３９、ヒータ電源５ａなどへ制御信号を送出することにより、所望の条件でプラズマＣＶＤ処理が行われる。
上記バンドギャップを大きくする場合の条件と、バンドギャップを小さくする場合の条件と、で交互にプラズマＣＶＤ処理を行なうことにより、バンドギャップが異なる窒化珪素膜を交互に堆積させることができる。特に、処理圧力のみによってバンドギャップの大小を容易に制御できることから、異なるバンドギャップを有する窒化珪素膜の積層体を形成する場合に連続的な成膜が可能になり、プロセス効率を向上させる上で極めて有利である。
また、処理圧力の調節のみによって窒化珪素膜のバンドギャップが容易に調整可能になることから、様々なバンドギャップ構造の絶縁膜積層体を簡単に製造できる。そのため、優れたデータ保持特性と、高速のデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えたＭＯＳ型半導体メモリ装置を製造するためのプロセスに好ましく適用できるものである。
［プラズマ酸化処理］
次に、プラズマ酸化処理装置１００ｂを用いて行われるプラズマ酸化処理について説明する。プラズマ酸化処理の処理ガスとしては、希ガスと酸素含有ガスとを含むガスを用いることが好ましい。希ガスとしてはＡｒガスを、酸素含有ガスとしてはＯ２ガスを、それぞれ使用することが好ましい。このとき、全処理ガスに対するＯ２ガスの体積流量比率は、１％以上１００％以下の範囲内とすることが好ましく、１％以上５０％以下の範囲内とすることがより好ましい。例えば２００ｍｍ径以上のウエハＷを処理する場合には、Ａｒガスの流量は５００ｍＬ／ｍｉｎ（ｓｃｃｍ）以上３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内、Ｏ２ガスの流量は１ｍＬ／ｍｉｎ（ｓｃｃｍ）以上２００ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内から、上記流量比になるように設定することができる。なお、水素ガス供給源１９ｆから少量の水素ガスを供給してもよい。
また、処理圧力は、低電子温度で低エネルギーのプラズマを生成する観点から、６６．７Ｐａ以上６６７Ｐａ以下の範囲内が好ましく、１３３．３Ｐａ以上６６７Ｐａ以下の範囲内がより好ましい。
また、マイクロ波のパワー密度は、プラズマの安定性を高めるとともに、改質レートを高くする観点から、０．２５Ｗ／ｃｍ２以上２．０５Ｗ／ｃｍ２以下の範囲内とすることが好ましい。なお、マイクロ波のパワー密度は、透過板２８の面積１ｃｍ２あたりに供給されるマイクロ波パワーを意味する。また、例えば２００ｍｍ径以上のウエハＷを処理する場合には、マイクロ波パワーを５００Ｗ以上４０００Ｗ以下の範囲内とすることが好ましい。
また、ウエハＷの加熱温度は、載置台２の温度として、例えば６００℃以下の範囲内とすることが好ましく、３００℃以上５００℃以下の範囲内に設定することがより好ましい。
プラズマ酸化処理時間は、１０秒〜３００秒間の範囲内で制御することが可能である。
以上の条件は、制御部５０の記憶部５３にレシピとして保存されている。そして、プロセスコントローラ５１がそのレシピを読み出してプラズマ酸化処理装置１００ｂの各構成部例えばガス供給機構１８ｂ、排気装置２４、マイクロ波発生装置３９、ヒータ電源５ａなどへ制御信号を送出することにより、所望の条件でプラズマ酸化処理が行われる。
［ＭＯＳ型半導体装置の製造］
ここでは代表的な手順の一例を挙げて説明する。まず、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などの手法で素子分離膜（図示せず）が形成されたシリコン基板１０１を準備し、その表面に、例えば熱酸化法によって第１の絶縁膜１１１を形成する。
次に、第１の絶縁膜１１１の上に、プラズマＣＶＤ装置１００ａを用いプラズマＣＶＤ法によって第２の絶縁膜１１２を形成する。次に、第２の絶縁膜１１２の表面をプラズマ酸化処理装置１００ｂを用いてプラズマ酸化処理して第１のブロック層１１２Ｂを形成する。次に、プラズマＣＶＤ装置１００ａを用いプラズマＣＶＤ法によって第３の絶縁膜１１３を形成する。次に、第３の絶縁膜１１３の表面をプラズマ酸化処理装置１００ｂを用いてプラズマ酸化処理して第１のブロック層１１３Ｂを形成する。
第３の絶縁膜１１３および第４の絶縁膜１１４を順次形成する。第２の絶縁膜１１２を形成する場合は、第１の絶縁膜１１１に比べてバンドギャップが小さくなる条件でプラズマＣＶＤを行う。第３の絶縁膜１１３を形成するときは、第２の絶縁膜１１２に比べてバンドギャップが小さくなる条件でプラズマＣＶＤを行う。第４の絶縁膜１１４を形成する場合は、第３の絶縁膜１１３に比べてバンドギャップが大きくなる条件でプラズマＣＶＤを行う。なお、本実施の形態では、第２の絶縁膜１１２と第４の絶縁膜１１４のバンドギャップの大きさが同じになるように、同じプラズマＣＶＤ条件で絶縁膜の成膜を行う。ただし、第２の絶縁膜１１２および第４の絶縁膜１１４のバンドギャップ１１２ａ，１１４ａは同一であってもよいし、あるいは異なっていてもよい。各膜のバンドギャップの大きさは、前記のとおり、プラズマＣＶＤ処理の圧力条件のみを変化させることにより制御できる。
次に、第４の絶縁膜１１４の上に、第４の絶縁膜１１４に比べてバンドギャップが大きくなるように、第５の絶縁膜１１５を形成する。この第５の絶縁膜１１５は、例えばＣＶＤ法によって形成することができる。さらに、第５の絶縁膜１１５の上に、例えばＣＶＤ法によってポリシリコン層や、Ａｌ、Ｃｕ、Ｐｔ、Ｗ、Ａｇ等の金属を含む金属層、あるいは金属シリサイド層などを成膜してゲート電極１０３となる金属膜を形成する。
次に、フォトリソグラフィー技術を用い、パターン形成したレジストをマスクとして、前記金属膜、第５〜第１の絶縁膜１１５〜１１１をエッチングすることにより、パターン形成されたゲート電極１０３と絶縁膜積層体１０２ａとを有するゲート積層構造体が得られる。次に、ゲート積層構造体の両側に隣接するシリコン表面にｎ型不純物を高濃度にイオン注入し、第１のソース・ドレイン１０４および第２のソース・ドレイン１０５を形成する。以上のようにして、図１に示した構造のＭＯＳ型半導体メモリ装置６０１を製造できる。なお、第２および第３の実施の形態に係るＭＯＳ型半導体メモリ装置６０２，６０３も同様に製造できる。
［メモリセルアレイの構成例］
次に、図１９〜図２８を参照して、本発明のＭＯＳ型半導体メモリ装置を適用可能な不揮発性メモリ（フラッシュメモリ）のメモリセルアレイの構成について説明する。上記第１〜第３の実施の形態に記載されたＭＯＳ型半導体メモリ装置を行列状に配置することにより、メモリセルアレイを形成することができる。メモリセルアレイの構造は特に限定されるものではなく、例えばＮＯＲ型、ＮＡＮＤ型などを適宜採用することができる。
図１９は、本発明の実施の形態に係るＭＯＳ型半導体メモリ装置を有するメモリセルを直列に接続したＮＡＮＤ型のメモリセルアレイ７０１の構成例を示している。図２０は、図１９におけるＡ−Ａ線矢視の断面図である。また、図２１は、図１９に示したメモリセルアレイ７０１の等価回路図である。
本実施の形態では、図１９に示したように、各ビット線ＢＬ１，ＢＬ２…に４個のメモリセル２１１〜２１４が直列に、かつ隣接するメモリセルがソース拡散層およびドレイン拡散層を共有する形で接続されている。このように直列に接続されたメモリセルがさらに多数配列されてＮＡＮＤ型のメモリセルアレイ７０１が構成される。
図２０に断面構造を示したように、ｎ型シリコン基板２０１には、ｐウェル２０２が形成され、このｐウェル２０２上にメモリセル２１１〜２１４が直列に配列されている。配列された４個のメモリセル２１１〜２１４の一方の端には選択ゲート電極２２１が設けられ、他方の端には、選択ゲート電極２２２が設けられている。ｐウェル２０２に設けられたｎ型拡散層２５０は、各メモリセル２１１〜２１４のソース、ドレインとなる。なお、各メモリセル２１１〜２１４は、ｐ型シリコン基板やｐ型シリコン層に形成されていてもよい。
各メモリセル２１１〜２１４は、ｐウェル２０２上に形成された第１の絶縁膜２３１と、第１の絶縁膜２３１上に形成された第２の絶縁膜２３２と、第２の絶縁膜２３２上に第１のブロック層を介して形成された第３の絶縁膜２３３と、第３の絶縁膜２３３上に第２のブロック層を介して形成された第４の絶縁膜２３４と、第４の絶縁膜２３４上に形成された第５の絶縁膜２３５と、第５の絶縁膜２３５の上に形成されたゲート電極２４０を有している。なお、第２の絶縁膜２３２と第３の絶縁膜２３３との間の第１のブロック層および第３の絶縁膜２３３と第４の絶縁膜２３４との間の第２のブロック層は、他の層に比べて極薄い膜であるため図示を省略している。
各メモリセル２１１〜２１４は、例えばＣＶＤ法等の方法で堆積させた絶縁膜２６０により覆われ、その上にビット線（ＢＬ１，ＢＬ２…）となるＡｌ等の金属製の配線２７０が設けられている。配線２７０は、コンタクト部２７１でｎ型拡散層２５０に接続されている。
メモリセルアレイ７０１の一端のドレイン側は、選択ゲート２２１を介してビット線ＢＬ１，ＢＬ２…に接続され、他端のソース側は選択ゲート２２２を介して共通ソース線（接地線）２８０に接続されている。各メモリセルのゲート電極２４０は、ビット線ＢＬ１，ＢＬ２…と交差する方向に配設されてワード線（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４）を構成している。
なお、図２０では、第１〜第５の絶縁膜２３１〜２３５とゲート電極２４０とを有する積層構造を示したが、各メモリセル２１１〜２１４の構成は、上記第１〜第３の実施の形態におけるＭＯＳ型半導体メモリ装置６０１〜６０３と同様にすることができる。
また、本実施の形態では、４個のメモリセルを１つの単位として多数の単位からメモリセルアレイ７０１を構成した。しかし、より多くの数のメモリセルを１単位としてメモリセルアレイ７０１を形成することもできる。
図２２〜図２４は、本発明の実施の形態に係るＭＯＳ型半導体メモリ装置を並列に接続したＮＯＲ型のメモリセルアレイの構成例を示している。図２２は、ＮＯＲ型のメモリセルアレイ７０２の平面図であり、図２３は、図２２におけるＢ−Ｂ線矢視の断面図を示す。また、図２４は、図２２のメモリセルアレイ７０２の等価回路図である。
本実施の形態では、ビット線ＢＬ１，ＢＬ２…に並列に接続されたメモリセル３１１，３１２…，３２１，３２２…が多数マトリックス状に配列されてＮＯＲ型のメモリセルアレイ７０２が構成される。
図２３に断面構造を示したように、ｎ型シリコン基板３０１にｐウェル３０２が形成され、このｐウェル３０２上にメモリセル３１１，３１２…，３２１，３２２…が形成されている。各メモリセルは、ｐウェル３０２上に形成された第１の絶縁膜３３１と、第１の絶縁膜３３１上に形成された第２の絶縁膜３３２と、第２の絶縁膜３３２の上に第１のブロック層を介して形成された第３の絶縁膜３３３と、第３の絶縁膜３３３の上に第２のブロック層を介して形成された第４の絶縁膜３３４と、第４の絶縁膜３３４上に形成された第５の絶縁膜３３５と、第５の絶縁膜３３５の上に形成されたゲート電極３４０を有している。なお、第２の絶縁膜３３２と第３の絶縁膜３３３との間の第１のブロック層および第３の絶縁膜３３３と第４の絶縁膜３３４との間の第２のブロック層は極薄い膜であるため図示を省略している。また、ｐウェル３０２に設けられたｎ型拡散層３５０は、各メモリセルのソース、ドレインとなる。なお、各メモリセルは、ｐ型シリコン基板やｐ型シリコン層に形成されていてもよい。
各メモリセルは、例えばＣＶＤ法等の方法で堆積させた絶縁膜３６０により覆われ、その上にＡｌ等の金属製の配線３７０が設けられている。配線３７０は、コンタクト部３７１でｎ型拡散層３５０に接続されている。各メモリセル３１１，３１２…，３２１，３２２…のゲート電極３４０は、ビット線ＢＬ１，ＢＬ２…と交差する方向に配設されたワード線ＷＬ１，ＷＬ２…と接続している。
なお、図２３では、第１〜第５の絶縁膜３３１〜３３５とゲート電極３４０との積層構造を有するＭＯＳ型メモリ構造を示したが、各メモリセル３１１，３１２…，３２１，３２２…の構成は、上記第１〜第６の実施の形態におけるＭＯＳ型半導体メモリ装置６０１〜６０３と同様にすることができる。
［縦型メモリセルの構成例］
本発明のＭＯＳ型半導体メモリ装置を用いて、縦型構造の半導体メモリセルを構成することもできる。図２５は縦型メモリセルの平面図であり、図２６は、図２５におけるＣ-Ｃ線矢視の断面図である。なお、図２５には、４つの縦型メモリセル４００を示している。
図２６に示したように、本実施の形態では、第１の導電型（例えばｐ型）のシリコン基板４０１を用いる。シリコン基板４０１には、格子状の溝４０２により分離された複数のシリコン柱４０３が配列されている。各縦型メモリセル４００は、各シリコン柱４０３を中心に形成されている。すなわち、ｐ型シリコン柱４０３の周囲を取り囲むように、第１の絶縁膜４１１を介して、第２の絶縁膜４１２、第１のブロック層（図示省略）、第３の絶縁膜４１３、第２のブロック層（図示省略）、第４の絶縁膜４１４および第５の絶縁膜４１５がこの順に形成され、さらにその外側にゲート電極４２０が形成されている。そして、各縦型メモリセル４００を覆うように、溝４０２には所定の厚みで絶縁膜４０４が形成されている。なお、シリコン柱４０３は、半導体基板内に形成されたｐウェルやｐ型シリコン層に形成されていてもよい。
また、各ｐ型シリコン柱４０３の上部には、第２の導電型としてｎ型拡散層のドレイン４３１が形成されている。また、ｐ型シリコン柱４０３の下方には、ｎ型拡散層のソース４３２が形成されている。このように、縦型メモリセル４００は、ＭＯＳＦＥＴ構造をなしている。
本実施の形態において、ゲート電極４２０は、図示しないワード線に接続している。縦型メモリセル４００は絶縁膜４０４により覆われ、その上にメモリセルのドレイン４３１を共通接続するビット線ＢＬとなるＡｌ等の金属配線４４０が設けられている。金属配線４４０は、ワード線（図示省略）と交差する方向に延び、コンタクト部４４１においてドレイン４３１に接続している。
本実施の形態に係る縦型メモリセル４００では、図示しない選択ワード線を介してゲート電極４２０に正の電圧を印加し、選択ビット線ＢＬに０Ｖを印加することにより、選択された縦型メモリセル４００においてシリコン基板４０１のシリコン柱４０３から電子をトンネル現象によって絶縁膜積層体に注入し、データの書き込みを行う。データが書き込まれた状態の縦型メモリセル４００は、しきい値電圧が変化するので、読み出しは、ワード線に所定の読み出し電圧を印加し、縦型メモリセルに電流が流れるか否かでデータの有無（「０」または「１」）を判断することができる。
なお、本実施の形態の各縦型メモリセル４００において、第１〜第５の絶縁膜４１１〜４１５およびゲート電極４２０は、シリコン柱４０３の側壁を取り囲むように形成してもよいし、あるいは、シリコン柱４０３の側壁の一部分に形成してもよい。
また、本実施の形態において電荷を蓄積する領域となる絶縁膜積層体（第１〜第５の絶縁膜４１１〜４１５）は、例えば第１〜第３の実施の形態のＭＯＳ型半導体メモリ装置６０１〜６０３の絶縁膜積層体１０２ａ〜１０２ｃの積層方向を横にして配置した構造にしてもよい。
［積層型メモリセルアレイの構成例］
本発明のＭＯＳ型半導体メモリ装置を適用した縦型構造の半導体メモリセルを半導体基板に対して垂直方向に積層することにより、積層型メモリセルアレイを形成することもできる。図２７は、縦型メモリセルを積層した積層型メモリセルアレイ７０３の平面図であり、図２８はそのＤ−Ｄ線矢視における断面図である。なお、図２７には、４つの積層型メモリセルアレイ７０３を示している。
図２８に示したように、本実施の形態にかかる積層型メモリセルアレイ７０３では、第１の導電型（例えばｐ型）のシリコン基板５０１を用いる。シリコン基板５０１には、格子状の溝５０２により分離された複数のシリコン柱５０３が配列され、各シリコン柱５０３を中心にそれぞれ縦型メモリセル５００が縦に複数段（図２８では２段のみ図示）配列されて、積層型メモリセルアレイ７０３が形成されている。シリコン基板５０１に形成された溝５０２には、縦型メモリセル５００を覆うように、所定の厚みで絶縁膜５０４が形成されている。なお、シリコン柱５０３は、半導体基板内に形成されたｐウェルやｐ型シリコン層に形成されていてもよい。
各縦型メモリセル５００は、シリコン柱５０３の周囲を取り囲むように形成されている。すなわち、縦型メモリセル５００は、シリコン柱５０３の側方に、第１の絶縁膜５１１、第２の絶縁膜５１２、第１のブロック層（図示省略）、第３の絶縁膜５１３、第２のブロック層（図示省略）、第４の絶縁膜５１４および第５の絶縁膜５１５が順に形成され、さらにその外側にゲート電極５２０が形成された積層構造を有している。シリコン柱５０３の上部と下部の側方には、それぞれ絶縁膜５０５を介して選択ゲート５２１，５２２が設けられている。また、シリコン柱５０３の上部には、ドレインとなる第２の導電型のｎ型拡散層５３１が形成されている。シリコン柱５０３の側部には、隣接する縦型メモリセル５００どうしを直列に接続するソース、ドレインとなるｎ型拡散層５３２が複数設けられており、さらに、シリコン柱５０３の下方には、各縦型メモリセル５００に共通したソースとして、ｎ型拡散層５３３が形成されている。このように、縦型メモリセル５００は、ＭＯＳＦＥＴ構造をなしている。なお、本実施の形態の変形例として、ｎ型拡散層５３２は設けなくてもよい。
このように、本実施の形態の積層型メモリセルアレイ７０３では、複数の縦型メモリセル５００を、シリコン基板５０１上に形成した一つのシリコン柱５０３で垂直方向に直列に接続した構造である。縦型メモリセル５００のゲート電極５２０は、行方向に連続的に配設されてワード線（図示省略）を形成している。また、縦型メモリセル５００を覆う絶縁膜５０４の上に、縦型メモリセル５００のドレイン５３１を共通接続するビット線ＢＬとなるＡｌ等の金属配線５４０が設けられている。金属配線５４０は、ワード線と交差する方向に延び、コンタクト部５４１においてドレイン５３１に接続している。そして、ドレイン側は選択ゲート５２１を介してビット線ＢＬに接続され、ソース側は選択ゲート５２２を介して共通ソース線（ｎ型拡散層５３３）に接続されている。この積層型メモリセルアレイ７０３の等価回路図は、図１９に示したＮＡＮＤ型メモリセルアレイと同様である。
なお、各縦型メモリセル５００において、第１〜第５の絶縁膜５１１〜５１５およびゲート電極５２０は、シリコン柱５０３の側壁を取り囲むように形成してもよいし、シリコン柱５０３の側壁の一部分に形成してもよい。
また、各縦型メモリセル５００において電荷を蓄積する領域となる絶縁膜積層体（第１〜第５の絶縁膜５１１〜５１５）は、例えば第１〜第３の実施の形態のＭＯＳ型半導体メモリ装置６０１〜６０３の絶縁膜積層体１０２ａ〜１０２ｃの積層方向が横になるように配置した構造にしてもよい。
以上、本発明の実施形態を述べたが、本発明は上記実施形態に制約されることはなく、種々の変形が可能である。例えば、以上に挙げた各実施形態では、ｎチャネル型のＭＯＳ型半導体メモリ装置を例に挙げたが、ｐチャネル型の半導体メモリ装置の場合は、不純物導電型を逆にすればよい。
また、上記実施の形態では、プラズマＣＶＤ処理の処理圧力を変えることによって、窒化珪素膜のバンドギャップを変化させて絶縁膜積層体を形成したが、本発明方法は、絶縁膜積層体として窒化珪素膜の積層体を有するＭＯＳ型半導体メモリ装置を製造する場合に限らず、金属酸化物膜特に高誘電率金属酸化物膜などの絶縁膜積層体を有するＭＯＳ型半導体メモリ装置を製造する場合にも適用可能である。なお、高誘電率金属酸化物としては、例えば、ＨｆＯ２、Ｈｆ−Ｓｉ−Ｏ、Ｈｆ−Ａｌ−Ｏ、ＺｒＯ２、Ａｌ２Ｏ３、ＰＺＴ［Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３；チタン酸ジルコン酸鉛］、ＢＳＴ［（Ｂａ，Ｓｒ）ＴｉＯ３］、ＳＲＯ（ＳｒＲｕＯ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９；タンタル酸ビスマスストロンチウム）、Ｔａ２Ｏ５（五酸化タンタル）、ＢａＴｉＯ３（チタン酸バリウム）、ＴｉＯ２、ＹＳＺ（イットリア安定化ジルコニア）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）、ＳＴＯ（ＳｒＴｉＯ３）、ジルコニウム・シリコン複合酸化物、Ｌａ２Ｏ３、ＣｅＯ２、Ｎａ２Ｏ３、Ｓｍ２Ｏ３、Ｅｕ２Ｏ３、Ｇｄ２Ｏ３、Ｔｂ２Ｏ３、Ｄｙ２Ｏ３、Ｈｏ２Ｏ３、Ｅｒ２Ｏ３、Ｔｍ２Ｏ３、Ｙｂ２Ｏ３、Ｌｕ２Ｏ３、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｐｒ６Ｏ１１、ＺｒＯＮ（ジルコニウムオキシナイトライド）等を用いることができる。
本発明の第１の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す説明図である。 図１に示したＭＯＳ型半導体メモリ装置のエネルギーバンド構造を示す図面である。 図１に示したＭＯＳ型半導体メモリ装置のエネルギーバンド構造の別の例を示す図面である。 図１に示したＭＯＳ型半導体メモリ装置のエネルギーバンド構造のさらに別の例を示す図面である。 図１に示したＭＯＳ型半導体メモリ装置のエネルギーバンド構造の他の例を示す図面である。 図１に示したＭＯＳ型半導体メモリ装置のエネルギーバンド構造のさらに他の例を示す図面である。 本発明の第２の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す説明図である。 図７に示したＭＯＳ型半導体メモリ装置のエネルギーバンド構造を示す図面である。 図７に示したＭＯＳ型半導体メモリ装置のエネルギーバンド構造の他の例を示す図面である。 本発明の第３の実施の形態に係るＭＯＳ型半導体メモリ装置の概略構成を示す説明図である。 従来技術との対比において本発明の作用を説明する原理図であり、（ａ）〜（ｃ）は従来技術におけるエネルギーダイアグラムを示し、（ｄ）〜（ｆ）は本発明におけるエネルギーダイアグラムを示す。 絶縁膜の形成に適したプラズマＣＶＤ装置の一例を示す概略断面図である。 平面アンテナの構造を示す図面である。 制御部の構成を示す説明図である。 プラズマ酸化処理装置の一例を示す概略断面図である。 絶縁膜積層体の製造に適したクラスタツールの概略平面図である。 成膜原料ガスとしてアンモニアを用いたプラズマＣＶＤにおける処理圧力とバンドギャップとの関係を示すグラフ図面。 成膜原料ガスとして窒素を用いたプラズマＣＶＤにおける処理圧力とバンドギャップとの関係を示すグラフ図面。 本発明のＭＯＳ型半導体メモリ装置を適用可能なＮＡＮＤ型メモリセルアレイの平面図である。 図１９におけるＡ−Ａ線矢視の断面図である。 図１９に示したメモリセルアレイの等価回路図である。 本発明のＭＯＳ型半導体メモリ装置を適用可能なＮＯＲ型メモリセルアレイの平面図である。 図２２におけるＢ−Ｂ線矢視の断面図である。 図２２に示したメモリセルアレイの等価回路図である。 本発明のＭＯＳ型半導体メモリ装置を適用可能な縦型メモリセルアレイの平面図である。 図２５におけるＣ−Ｃ線矢視の断面図である。 本発明のＭＯＳ型半導体メモリ装置を適用可能な積層型メモリセルアレイの平面図である。 図２７におけるＤ−Ｄ線矢視の断面図である。
符号の説明
１…チャンバー（処理室）、２…載置台、３…支持部材、５…ヒータ、１２…排気管、１４，１５…ガス導入部、１６…搬入出口、１８ａ，１８ｂ…ガス供給機構、１９ａ…窒素含有ガス供給源、１９ｂ…Ｓｉ含有ガス供給源、１９ｃ…不活性ガス供給源、２４…排気装置、２７…マイクロ波導入機構、２８…透過板、３１…平面アンテナ、３２…マイクロ波放射孔、３７…導波管、３９…マイクロ波発生装置、５０…制御部、１００ａ…プラズマＣＶＤ装置、１００ｂ…プラズマ酸化処理装置、１０１…シリコン基板、１０２ａ，１０２ｂ，１０２ｃ…絶縁膜積層体、１０３…ゲート電極、１０４…第１のソース・ドレイン、１０５…第２のソース・ドレイン、１１１…第１の絶縁膜、１１２…第２の絶縁膜、１１３…第３の絶縁膜、１１４…第４の絶縁膜、１１５…第５の絶縁膜、６０１，６０２，６０３…ＭＯＳ型半導体メモリ装置、Ｗ…半導体ウエハ（基板）、Ｇ１…ゲートバルブ、

Claims (12)

  1. 半導体層とゲート電極との間に、電荷を蓄積する領域として複数の絶縁膜を積層してなる絶縁膜積層体を設けたＭＯＳ型半導体メモリ装置であって、
    前記絶縁膜積層体を構成する絶縁膜のうち、前記半導体層に最も近い位置に設けられた絶縁膜および前記ゲート電極に最も近い位置に設けられた絶縁膜は、これらの中間に介在する二以上の絶縁膜と比較して大きなバンドギャップを有しているとともに、前記絶縁膜積層体に、隣接する絶縁膜の間で原子の移動を抑制するブロック層を少なくとも１層以上介在させたことを特徴とするＭＯＳ型半導体メモリ装置。
  2. 前記ブロック層の膜厚が０．１ｎｍ〜５ｎｍの範囲内であることを特徴とする請求項１に記載のＭＯＳ型半導体メモリ装置。
  3. 前記絶縁膜積層体は、
    前記半導体層に最も近い位置に設けられた第１の絶縁膜と、
    前記第１の絶縁膜よりも小さなバンドギャップを有する第２の絶縁膜と、
    前記第２の絶縁膜よりも大きなバンドギャップを有する第３の絶縁膜と、
    前記第３の絶縁膜よりも小さなバンドギャップを有する第４の絶縁膜と、
    前記ゲート電極に最も近い位置に設けられ、前記第４の絶縁膜よりも大きなバンドギャップを有する第５の絶縁膜と、
    前記第２の絶縁膜と前記第３の絶縁膜との間に介在する第１のブロック層と、
    前記第３の絶縁膜と前記第４の絶縁膜との間に介在する第２のブロック層と、
    を備えていることを特徴とする請求項２に記載のＭＯＳ型半導体メモリ装置。
  4. 前記絶縁膜積層体は、
    前記半導体層に最も近い位置に設けられた第１の絶縁膜と、
    前記第１の絶縁膜よりも小さなバンドギャップを有する第２の絶縁膜と、
    前記第２の絶縁膜よりも小さなバンドギャップを有する第３の絶縁膜と、
    前記第３の絶縁膜よりも大きなバンドギャップを有する第４の絶縁膜と、
    前記ゲート電極に最も近い位置に設けられ、前記第４の絶縁膜よりも大きなバンドギャップを有する第５の絶縁膜と、
    前記第２の絶縁膜と前記第３の絶縁膜との間に介在する第１のブロック層と、
    前記第３の絶縁膜と前記第４の絶縁膜との間に介在する第２のブロック層と、
    を備えていることを特徴とする請求項２に記載のＭＯＳ型半導体メモリ装置。
  5. 前記第１の絶縁膜と前記第５の絶縁膜との間に、前記第２の絶縁膜、前記第１のブロック層、前記第３の絶縁膜、前記第２のブロック層および前記第４の絶縁膜を含む中間積層体が繰り返し形成されていることを特徴とする請求項３または請求項４に記載のＭＯＳ型半導体メモリ装置。
  6. 前記第１のブロック層および前記第２のブロック層が、前記第２の絶縁膜および前記第３の絶縁膜を構成する材料の酸化物により構成されていることを特徴とする請求項３から請求項５のいずれか１項に記載のＭＯＳ型半導体メモリ装置。
  7. 前記第２の絶縁膜および前記第４の絶縁膜の膜厚が、前記第３の絶縁膜の膜厚に比べて薄いことを特徴とする請求項３から請求項６のいずれか１項に記載のＭＯＳ型半導体メモリ装置。
  8. 前記第１の絶縁膜と前記第５の絶縁膜の膜厚が０．５ｎｍ以上２０ｎｍ以下の範囲内であることを特徴とする請求項３から請求項７のいずれか１項に記載のＭＯＳ型半導体メモリ装置。
  9. 半導体層とゲート電極との間に、電荷を蓄積する領域として複数の絶縁膜を積層してなる絶縁膜積層体を設けたＭＯＳ型半導体メモリ装置の製造方法であって、
    前記絶縁膜積層体を形成する工程は、
    複数の孔を有する平面アンテナにより処理室内にマイクロ波を導入する方式のプラズマＣＶＤ装置において、第１の処理圧力でプラズマＣＶＤを行い、第１のバンドギャップを有する絶縁膜を形成する工程と、
    複数の孔を有する平面アンテナにより処理室内にマイクロ波を導入する方式のプラズマ酸化処理装置において、前記第１のバンドギャップを有する絶縁膜の表面を酸化処理してブロック層を形成する工程と、
    前記プラズマＣＶＤ装置において、前記第１の圧力とは異なる第２の圧力でプラズマＣＶＤを行い、前記第１のバンドギャップより大きいか、または小さな第２のバンドギャップを有する絶縁膜を形成する工程と、
    前記プラズマ酸化処理装置において、前記第２のバンドギャップを有する絶縁膜の表面を酸化処理してブロック層を形成する工程と、
    を備えたことを特徴とするＭＯＳ型半導体メモリ装置の製造方法。
  10. 前記絶縁膜積層体は、第１の絶縁膜と、該第１の絶縁膜に隣接する第２の絶縁膜と、該第２の絶縁膜に隣接する第１のブロック層と、該第１のブロック層に隣接する第３の絶縁膜と、該第３の絶縁膜に隣接する第２のブロック層と、該第２のブロック層に隣接する第４の絶縁膜と、該第４の絶縁膜に隣接する第５の絶縁膜と、を有しており、
    前記第１の絶縁膜と第５の絶縁膜との間に、前記第２の絶縁膜、前記第１のブロック層、前記第３の絶縁膜、前記第２のブロック層および前記第４の絶縁膜を含む中間積層体を繰り返し形成することを特徴とする請求項９に記載のＭＯＳ型半導体メモリ装置の製造方法。
  11. 前記第１の絶縁膜および前記第５の絶縁膜として酸化珪素膜を形成し、前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜として窒化珪素膜を形成することを特徴とする請求項１０または請求項１１に記載のＭＯＳ型半導体メモリ装置の製造方法。
  12. コンピュータ上で動作する制御プログラムが記憶されたコンピュータ読み取り可能な記憶媒体であって、
    前記制御プログラムは、実行時に、複数の孔を有する平面アンテナにより処理室内にマイクロ波を導入する方式のプラズマＣＶＤ装置において、第１の処理圧力でプラズマＣＶＤを行い、第１のバンドギャップを有する絶縁膜を形成する工程と、複数の孔を有する平面アンテナにより処理室内にマイクロ波を導入する方式のプラズマ酸化処理装置において、前記第１のバンドギャップを有する絶縁膜の表面を酸化処理してブロック層を形成する工程と、前記プラズマＣＶＤ装置において、前記第１の圧力とは異なる第２の圧力でプラズマＣＶＤを行い、前記第１のバンドギャップより大きいか、または小さな第２のバンドギャップを有する絶縁膜を形成する工程と、前記プラズマ酸化処理装置において、前記第２のバンドギャップを有する絶縁膜の表面を酸化処理してブロック層を形成する工程と、を備えたＭＯＳ型半導体メモリ装置の製造方法が行われるように、コンピュータに、プラズマＣＶＤ装置と前記プラズマ酸化処理装置とを備えた処理システムを制御させるものであることを特徴とするコンピュータ読み取り可能な記憶媒体。
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