JP2015512567A - ロジックｃｍｏｓフローへのｏｎｏ統合の方法 - Google Patents

ロジックｃｍｏｓフローへのｏｎｏ統合の方法 Download PDF

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Abstract

不揮発性メモリ装置をロジックMOSフローに統合する方法の実施形態について説明する。一般的には、方法は次のステップを含む： MOS装置のパッド誘電体層を基板の第１の領域の上に形成するステップと；表面の上の半導体物質の薄膜から該メモリ装置のチャネルを該基板の第２の領域の上に形成するステップであって該チャネルは該メモリ装置のソースとドレインを接続する、ステップと；該チャネルの上のパターン化誘電体スタックを該第２の領域の上に形成するステップであって該パターン化誘電体スタックはトンネル層と電荷トラッピング層と犠牲的な最上層とを備える、ステップと；該基板の第２の領域から該犠牲的な最上層を、また、該基板の第１の領域から該パッド誘電体層を同時的に除去するステップと；該基板の第１の領域の上にゲート誘電体層を、また、該電荷トラッピング層の上にブロッキング誘電体層を同時的に形成するステップ。【選択図】図１２

Description

本願発明の実施形態は、半導体装置の分野に関する。
関連出願の相互参照
本願は、2011年12月6日に出願された同時係属中の米国特許出願第13/312,964号の一部継続出願であり、これ自体は2009年10月29日に出願された仮出願ではない米国特許出願第12/608,886号（現米国特許第8,071,453号、発行日：2011年12月6日）の継続出願であり、これ自体は2009年6月1日に出願された米国仮特許出願第61/183,021号及び2009年4月24日に出願された米国仮特許出願第61/172,324号についての35 U.S.C. 119(e)による優先権の利益を主張するものであり、これらは全て参照によって本願に組み込まれる。
ロジック製品用の集積回路の作製は、通常、金属酸化膜半導体電界効果トランジスタ（MOSFET）の製造のためのベースラインプロセスを含む。このようなベースラインプロセスにおいては、各オペレーションについて厚さ、ジオメトリ、アラインメント、濃度等を厳密に制御して、これらが特定の許容範囲内に収まることを保証して製造されるMOSFETが適正に機能するものとなるようにする。システムオンチップ等の用途のためには、多くの場合シリコン−酸化物−窒化物−酸化物−半導体（SONOS, silicon-oxide-nitride-oxide-semiconductor）FETがMOSFETロジック製造プロセスに統合される。この統合は、ベースラインMOSFETプロセスに重大な影響を与える場合があり、一般的には、複数のマスクセットと出費を伴う。
本願の構造及び方法についてのこれら及び他の様々な特徴及び利点は、以下の詳細な説明を、添付の図面と添付の請求の範囲と共に参照することによって明らかなものとなる。
本願発明の実施形態による、基板上でのディープウェルの形成を示す図である。 本願発明の実施形態による、基板上でのディープウェルの形成を示す図である。 本願発明の実施形態による、基板上でのディープウェルの形成を示す図である。 本願発明の実施形態による、基板上でのディープウェルの形成を示す図である。 本願発明の実施形態にしたがって基板の不揮発性装置の領域からパッド層を除去する様子を示す図である。 本願発明の実施形態にしたがって基板の不揮発性装置の領域からパッド層を除去する様子を示す図である。 本願発明の実施形態による、誘電体スタックの形成を示す図である。 本願発明の実施形態による、多層電荷トラッピング層を示す図である。 本願発明の実施形態による、多層電荷トラッピング層を示す図である。 本願発明の実施形態による、基板の不揮発性装置の領域の上のパターン化誘電体スタックを示す図である。 本願発明の実施形態による、ドープされたチャネル領域の形成を示す図である。 本願発明の実施形態による、ドープされたチャネル領域の形成を示す図である。 本願発明の実施形態による、MOS装置領域からのパッド層の除去及び基板の不揮発性装置の領域からの犠牲的な最上層の除去を示す図である。 本願発明の実施形態による、ゲート誘電体層及びブロッキング誘電体層の形成を示す図である。 本願発明の実施形態による、電荷トラッピング層の一部を消費するブロッキング誘電体層の形成を示す図である。 本願発明の実施形態による、電荷トラッピング層の一部を消費するブロッキング誘電体層の形成を示す図である。 本願発明の実施形態による、多層ゲート誘電体層及び多層ブロッキング誘電体層を示す図である。 本願発明の実施形態による、ゲート誘電体層の形成を示す図である。 本願発明の実施形態による、基板の上でのゲート層の形成を示す図である。 本願発明の実施形態による、MOS装置及び不揮発性装置ゲートスタックのパターニングを示す図である。 分割電荷トラッピング領域を含む非平面マルチゲート装置を示す図である。 図１１Ａの非平面マルチゲート装置の断面図である。 ロジックMOS装置と統合された非平面マルチゲート装置をファブリケートするのに用いられる特定のモジュールのシーケンスを示すフローチャートである。 分割電荷トラッピング領域及び水平ナノワイヤチャネルを含む非平面マルチゲート装置を示す図である。 分割電荷トラッピング領域及び水平ナノワイヤチャネルを含む非平面マルチゲート装置を示す図である。 図１３Ａの非平面マルチゲート装置の垂直ストリングの断面図である。 分割電荷トラッピング領域及び垂直ナノワイヤチャネルを含む非平面マルチゲート装置を示す図である。 分割電荷トラッピング領域及び垂直ナノワイヤチャネルを含む非平面マルチゲート装置を示す図である。 図１４Ａの非平面マルチゲート装置をファブリケートするためのゲート先行スキームを示す図である。 図１４Ａの非平面マルチゲート装置をファブリケートするためのゲート先行スキームを示す図である。 図１４Ａの非平面マルチゲート装置をファブリケートするためのゲート後行スキームを示す図である。 図１４Ａの非平面マルチゲート装置をファブリケートするためのゲート後行スキームを示す図である。
本願発明の実施形態は、MOSフローへのONO統合の方法を開示する。本願発明について十分な理解を可能とするため、具体的な設定、構成及び工程等の種々の具体的な詳細を本願明細書にて示す。また、本願発明の理解を不必要に損なわないため、周知の工程及び製造手法に関しての具体的な詳細は割愛する。さらに、図中の種々の実施形態は例示的なものであり、必ずしも縮尺を合わせて描写している訳ではないものと理解されるべきである。
「〜の上」、「〜上」「〜の間」及び「〜に」の用語は、ある１つの層の、他の層との関係での相対的位置を指し示すために用いられる。他の層の上に又は下に堆積又は配置されているある１つの層は、他の層と直接的に接触している場合もあれば、間に１以上の層が介在している場合もある。層と層の間に堆積又は配置されているある１つの層は、それらの層と直接的に接触している場合もあれば、間に１以上の層が介在している場合もある。対照的に、第１の層が第２の層の「直上」にあるとその第２の層と接触していることになる。
不揮発性メモリ装置及びMOS（metal-oxide-semiconductor）装置を統合する方法が提供される。１つの実施形態では、MOS装置は揮発性メモリ装置、ロジック装置及び／又はアナログ装置である。本願発明の特定の実施形態がMOSFET装置との関係で説明されるが、実施形態はそこまで限定されていないものと理解される。１つの実施形態では、不揮発性メモリ装置は、酸化物−窒化物−酸化物（ONO, oxide-nitride-oxide）誘電体スタックを有する任意の装置である。１つの実施形態では、不揮発性メモリ装置は、消去可能−プログラム可能−読取−専用メモリEEPROM装置である。１つの実施形態では、不揮発性メモリ装置は、フローティングゲートFLASH装置である。別の実施形態では、不揮発性メモリ装置は、半導体−酸化物−窒化物−酸化物−半導体（SONOS, semiconductor-oxide-nitride-oxide-semiconductor）等の不揮発性電荷トラップメモリ装置である。SONOS中の最初の「半導体」はチャネル領域物質を指し示し、最初の「酸化物」はトンネル層を指し示し、「窒化物」は電荷トラッピング層を指し示し、２番目の「酸化物」はブロッキング誘電体層を指し示し、２番目の「半導体」はゲート層を指し示す。もっとも、SONOS型装置はこれらの具体的な材料には限定されない。例えば、具体的な装置に応じて、電荷トラッピング層は導体層、半導体層又は絶縁体層を含むことができる。後述する本願発明の実施形態はSONOS不揮発性メモリ装置の図面を参照して説明されるものの、実施形態はこれらには限定されない。
１つの観点においては、本願発明の実施形態は、MOS装置（例えば、MOSFET）のゲート誘電体層及び不揮発性メモリ装置（例えば、SONOS FETのブロッキング誘電体層）の最上ONO層を同時的に形成することを開示する。ONO誘電体スタックの作製を、MOSFETゲート誘電体層の形成のためのベースラインMOSFET製造プロセスに統合することができる。基板の揮発性装置領域の上にパッド誘電体層を形成する。基板の不揮発性装置領域の上にパターン化誘電体スタックを形成する。パターン化誘電体スタックは、トンネル層、電荷トラッピング層及び犠牲的な最上層を備えることができる。そして、犠牲的な最上層は、基板の不揮発性装置領域にある誘電体スタックから除去される。パッド誘電体層は、基板の揮発性装置領域から除去される。そして、基板の揮発性装置領域の上にゲート誘電体層が、及び、基板の不揮発性装置領域の上の電荷トラッピング層の上にブロッキング誘電体層が、同時的に形成される。
別の観点においては、本願発明の実施形態は、MOS装置（例えば、MOSFET）にチャネルインプラントを添加する前に、ONO誘電体スタックの第１の酸化物の層及び窒化物の層を形成することを開示する。ONO誘電体スタックを形成することに関しての熱的制約は、MOS装置のチャネルドーパントプロファイルに影響を与えない場合がある。パッド誘電体層が、基板の上にて、ブランケット堆積されるか成長される。SONOSチャンネルドーパントが、基板の不揮発性装置領域内にインプラントされる。パッド誘電体層が基板の不揮発性装置領域から除去され、及び、パッド誘電体層が除去された箇所たる基板の不揮発性装置領域の上に誘電体スタックが形成される。パターン化誘電体スタックは、トンネル層、電荷トラッピング層及び犠牲的な最上層を備えることができる。そして、MOSFETチャネルドーパントがパッド誘電体層を通じて基板のMOS領域内にインプラントされる。基板の不揮発性装置領域から犠牲的な最上層が除去されるのと同時的に、基板のMOS装置領域からパッド誘電体層が除去される。
図１Ａを参照するに、１つの実施形態では、プロセスは基板１００の表面の上にパッド層１０２を形成するステップで開始される。基板１００は、半導体装置作製に適切な任意の物質で構成されることができる。１つの実施形態では、基板１００は単結晶で構成されるバルク基板であることができ、その材料としてはシリコン、ゲルマニウム、シリコン−ゲルマニウム又はＩＩＩ−Ｖ半導体化合物が含まれることができるが、これらには限定されない。別の実施形態では、基板１００は、トップエピタキシャル層を伴うバルク層を含む。特定の実施形態では、バルク層は単結晶で構成されており、その材料としてはシリコン、ゲルマニウム、シリコン−ゲルマニウム、ＩＩＩ−Ｖ半導体化合物及び石英が含まれることができるがこれらには限定されない。一方、トップエピタキシャル層は単結晶層で構成され、これにはシリコン、ゲルマニウム、シリコン−ゲルマニウム及びＩＩＩ−Ｖ半導体化合物が含まれることができるがこれらには限定されない。別の実施形態では、基板１００は、下側バルク層の上にある中間絶縁層の上にあるトップエピタキシャル層を含む。例えば、絶縁体は二酸化ケイ素、窒化ケイ素及び酸窒化ケイ素等の物質から構成されることができる。
隔離領域１０４を、基板１００に形成することができる。１つの実施形態では、隔離領域１０４は、MOS装置領域及び不揮発性装置領域を分離する。特定の実施形態では、隔離領域１０４は、高電圧電界効果トランジスタ（HVFET）領域１０５、SONOS FET領域１０８、イン／アウト選択電界効果トランジスタ（10 FET）１０６及び低電圧電界効果トランジスタ（LVFET）領域１０７を分離する。１つの実施形態では、基板１００はシリコン基板であり、パッド層１０２は酸化ケイ素であり、また、隔離領域１０４は浅いトレンチ隔離領域である。パッド層１０２は自然酸化物、又は熱的に成長された若しくは堆積された層であることができる。１つの実施形態では、パッド層１０２は、ドライ酸化手法を用いて、８００°C〜９００°Cの温度で厚さおよそ１００オングストローム（A）まで熱的に成長される。
そして、ドーパントは基板１００内にインプラントされて任意のドーパントタイプ及び濃度のディープウェルが形成される。図１Ａ〜１Ｄは、基板の各装置領域における別個のディープウェル形成を図示するが、基板の複数の装置領域に関して同時にディープウェルを形成できることにも留意すべきである。図１Ａに示される特定の実施形態では、フォトレジスト層１１０がパッド層１０２の上に形成及びパターン化されてHVFET領域１０５の上に開口部が形成される。ドーパントが基板内にインプラントされて基板のHVFET領域１０５にディープウェル１１１が形成される。図１Ｂに示されるように、リソグラフィ手法、パターニング及びインプランテーションを用いて別個のパターン化されたフォトレジスト層１１５を及び10 FET領域１０６にディープウェル１１２を形成することができる。図１Ｃに示されるように、リソグラフィ手法、パターニング、及びインプランテーションを用いて別個のパターン化されたフォトレジスト層１１７を及びLVFET領域１０７にディープウェル１１３を形成することができる。図１Ｄに示されるように、リソグラフィ手法、パターニング、及びインプランテーションを用いて別個のパターン化されたフォトレジスト層１１９を及びSONOS FET領域１０８にディープウェル１１４を形成することができる。また、ドーパントは基板１００内にインプラントされてドープチャネル領域１１６が形成される。図１Ｄの実施形態に示されるように、後続の高温オペレーション中に外側方向拡散が起こらないように、ドープチャネル領域はMOSFET領域１０５、１０６、又は１０７には形成されず、ドープチャネル領域におけるベースラインMOSFET作製プロセスは変更される必要がない。
別の実施形態では、図１Ａ〜Ｄに示されるインプラントオペレーション中において、10 FET領域１０６、LVFET領域１０７及びHVFET領域１０５についてもドープチャネル領域が形成される。このような実施形態では、ドープチャネル領域は後続の処理オペレーション中に拡散する場合がある。したがって、ベースラインMOSFET作製プロセスの再設計にこのような拡散を考慮に入れる必要がある場合がある。
図２Ａ〜２Ｂを参照するに、パッド層１０２が不揮発性装置領域１０８から除去される。１つの実施形態では、パッド層１０２はドライ−ウェット手法を用いて除去される。図２Ａを参照するに、パッド層１０２のバルクは、例えばフッ素系の化学薬品等の任意の適切なドライエッチング手法を用いて除去される。１つの実施形態では、不揮発性装置領域１０８上のパッド層１０２の少なくとも８５％がドライエッチング手法を用いて除去される。そして図２Ｂを参照するに、パターン化されたフォトレジスト層１１９が硫酸型のケミストリ等の適切なフォトレジスト除去ケミストリを用いて、酸素型のプラズマ及びアッシング又は両者の組合せをもって除去される。そして、基板にゲート事前洗浄ケミストリが適用されて不揮発性装置領域１０８においてパッド層１０２の残部が基板１００の表面から除去される。１つの実施形態では、事前洗浄ケミストリは、希釈フッ酸（HF）溶液又はHF及びフッ化アンモニウム（NH4F）を含むバファードオキサイドエッチング（BOE）溶液である。このような実施形態では、不揮発性装置領域１０８の上の開口部にてパッド層１０２の側方エッチングが最小となり、また、基板の他の領域の上にてもパッド層１０２は若干エッチングを受ける。１つの実施形態では、領域１０５、１０６及び１０７から、パッド層１０２の元の厚さの２５％以内が除去される。
そして、図３Ａの実施形態に示されるように、基板１００の上に誘電体スタック１２０が形成される。１つの実施形態では、誘電体スタック１２０はトンネル層１２２、電荷トラッピング層１２４及び犠牲的な最上層１２６を含む。トンネル層１２２は、任意の材料であることができ、印加されたゲートバイアス下で電荷キャリアが電荷トラッピング層内へとトンネリングすることを許容し、それとともに装置がバイアスされていないときにはリークに対して適切な障害を維持することを可能とする任意の厚さであることができる。１つの実施形態では、トンネル層１２２は二酸化ケイ素、酸窒化ケイ素又はこれらの組合せである。トンネル層１２２は、成長又は堆積させることができる。１つの実施形態では、トンネル層１２２は熱的酸化プロセスによって成長される。例えば、ドライ酸化を用いて、７５０°Ｃ〜８００°Ｃにて、酸素雰囲気下で、二酸化ケイ素の層を成長させることができる。１つの実施形態では、トンネル層１２２は、ラジカル酸化プロセスによって成長させる。例えば、二酸化ケイ素の層を、原位置蒸気発生（ISSG, in-situ steam generation）を用いて成長させることができる。別の実施形態では、トンネル層１２２は、化学気相成長（CVD）又は原子層堆積（ALD）によって堆積され、誘電体層を備えることができ、これには二酸化ケイ素、酸窒化ケイ素、窒化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、ケイ酸ジルコニウム、酸窒化ハフニウム、酸化ハフニウム−ジルコニウム及び酸化ランタンが含まれ得るがこれらには限定されない。別の実施形態では、トンネル層１２２は、ボトム層とトップ層を含む２層誘電体領域であり、ボトム層は二酸化ケイ素又は酸窒化ケイ素等で構成され得るがこれらには限定されず、トップ層は窒化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、計算式ジルコニウム、酸窒化ハフニウム、酸化ハフニウム−ジルコニウム及び酸化ランタンを含み得るがこれらには限定されない。そして、１つの実施形態では、トンネル層１２２は高誘電率（high-K）誘電体部分を含む。特定の実施形態では、トンネル層１２２は１８〜２０オングストロームの厚さを有する。
電荷トラッピング層１２４は、任意の材料であることができ、電荷を蓄積するのに適切な名目的厚さより大きい厚さを有することができる。なぜならば、電荷トラッピング層１２４の最上部の一部が後続の処理オペレーションで消費されるからである。１つの実施形態では、電荷トラッピング層の厚さは１０５〜１３５オングストロームである。１つの実施形態では、電荷トラッピング層１２４は、CVD手法で形成され、化学量論的窒化ケイ素、ケイ素リッチな窒化ケイ素、酸窒化ケイ素、及び酸素リッチな酸窒化ケイ素を含み得るがこれらには限定されない誘電体物質で構成される。１つの実施形態では、電荷トラッピング層１２６は、アンモニア（NH3）気体、亜酸化窒素（N2O）及びジクロロシラン（SiH2Cl2）のフローレートを変更することによって作成される複数の層を含む。ジクロロシランの流量を増加させて窒化ケイ素等のケイ素リッチな膜を作成することができる。亜酸化窒素のフローレートを増加させて酸窒化ケイ素等の酸化物リッチな膜を作成することができる。アンモニアのフローレートを増加させて窒化ケイ素等の窒素リッチな膜を作成することができる。
１つの実施形態では、電荷トラッピング層１２４は、下側の層及び上側の層で構成され、下側の層に比して上側の層がより容易に酸化されるものである。１つの実施形態では、下側の層が上側の層より高い酸素含有量を有し、上側の層が下側の層よりも高いケイ素含有量を有する。例えば、図３Ｂに示すように、電荷トラッピング層１２４は下側層１２４Ａ及び上側層１２４Ｂで構成される。下側層１２４Ａは、酸窒化ケイ素を備えることができこれは上側層１２４Ｂよりも多くの酸素を含み、また、上側層１２４Ｂは窒化ケイ素又は酸窒化ケイ素を備えることができこれは下側層１２４Ａよりも多くのケイ素を含む。１つの実施形態では、下側層１２４Ａは、原子百分率で、酸素を30% ±5%、窒素を20% ±10%、及びケイ素を50% ±10%有するものとして構成される。１つの実施形態では、上側層は、原子百分率で、酸素を0-7%、窒素を30-57%、及びケイ素を43-65%有するものとして構成される。１つの実施形態では、上側層１２４Ｂは化学量論的Si3N4を備える。１つの実施形態では、下側層１２４Ａは、ジクロロシラン、アンモニア及び亜酸化窒素を、温度およそ７５０°Ｃ〜８５０°ＣのCVDチャンバに流入させることによって堆積される。１つの実施形態では、下側層１２４Ａは厚さが４０〜５０オングストロームであり、上側層１２４Ｂの厚さはおよそ７０〜８０オングストロームである。
図３Ｃに示す別の実施形態では、電荷トラッピング層１２４は下側層、中間層、及び上側層で構成される。１つの実施形態では、下側層１２４Ａ′は酸素リッチであり、中間層１２４Ｃ′はケイ素リッチであり、上側層１２４Ｂ′はケイ素及び／又は窒素リッチである。１つの実施形態では、下側層１２４Ａ′は酸窒化ケイ素で構成され、中間層１２４Ｃ′は酸窒化ケイ素で構成され、上側層１２４Ｂ′は酸窒化ケイ素若しくはSi3N4で構成される。１つの実施形態では、下側層１２４Ａ′は原子百分率で酸素を30% ±5%、窒素を20% ±10%及びケイ素を50% ±10%有するものとして構成される。１つの実施形態では、中間層１２４Ｃ′は原子百分率で酸素を5% ±2%、窒素を40% ±10%及びケイ素を55% +/- 10%有するものとして構成される。１つの実施形態では、上側層１２４Ｂ′は原子百分率で酸素を0-7%、窒素を30-57%及びケイ素を43-65%有するものとして構成される。上側層１２４Ｂ′の厚さは、図７Ｃで説明されるオペレーション中に中間層１２４Ｃ′が最大で10%までしか消費されないようにするように調整される。１つの実施形態では、下側層１２４Ａ′の厚さは４０〜５０オングストロームであり、中間層１２４Ｃ′の厚さは４０〜５０オングストロームであり、上側層１２４Ｂ′の厚さはおよそ３０オングストロームである。
図３Ａを再度参照するに、犠牲的な最上層１２６は電荷トラッピング層１２４の上にブランケット堆積される。１つの実施形態では、犠牲的な最上層１２６は二酸化ケイ素である。１つの実施形態では、犠牲的な最上層１２６はジクロロシラン及び亜酸化窒素等のプリカーサを用いるCVD手法を用いて堆積される。１つの実施形態では、誘電体スタック１２０の全体を、例えば低圧CVD（LPCVD）チャンバ等のCVDチャンバ内で形成することができる。１つの実施形態では、電荷トラッピング層１２４及び犠牲的な最上層１２６の両者がLPCVDチャンバ内で堆積される間に、トンネル層１２２はLPCVDチャンバ内で熱的に成長される。
そして、誘電体スタック１２０は、図４の実施形態にあるように標準的なリソグラフィ手法を用いて不揮発性装置領域の上にパターン化される。１つの実施形態では、パターニングはフッ素系のケミストリを用いたドライエッチングを伴う。１つの実施形態では、エッチングはパッド層１０２上で停止し、MOS装置領域１０６において基板１００は剥き出しにされない。このような実施形態では、パッド層１０２が基板１００の最上面を後続のインプラントオペレーション中の損壊から保護することができる。代替的な実施形態では、パッド層１０２は、希釈HF溶液等の従来的な事前洗浄ケミストリを用いて基板から除去されることができる。このような実施形態では、図１Ａ〜１Ｄに示すディープウェル形成等の先行する処理オペレーションにおいてドープチャネル領域が既に形成されている場合もある。
図５Ａの実施形態を参照するに、基板の上にフォトレジスト層１２８が形成されてMOS装置領域１０６の上でパターン化される。ドーパントが基板１００内にインプラントされてドープチャネル領域１３０が形成される。１つの実施形態では、パッド層１０２が基板１００の最上面をインプラントオペレーション中の損壊から保護することができる。図５Ｂに示すように、リソグラフィ及びインプランテーション手法を反復してドープチャネル領域１３１及び１３３を形成することができる。
図６を参照するに、フォトレジスト層１２８、パッド層１０２及び犠牲的な最上層１２６は、除去される。フォトレジスト層１２８は、任意の適切なフォトレジスト除去ケミストリを用いて除去される。１つの実施形態では、パッド層１０２及び犠牲的な最上層１２６は、同時的に除去される。１つの実施形態では、希釈HF溶液又はBOE溶液等の標準的なゲート事前洗浄ケミストリに基板が曝されて犠牲的な最上層１２６及びパッド層１０２が除去される。図６に示すように、ゲート事前洗浄ケミストリへの暴露時間及びトンネル層１２２の形成方法によっては、パッド層１０２の幾らかはトンネル層１２２のエッジの下に残存する場合がある。
図７Ａの実施形態を参照するに、ゲート誘電体層１３２及びブロッキング誘電体層１３４が同時的に形成される。層１３２及び１３４は、MOS装置のゲート誘電体層の形成に適切な任意の手法を用いて形成されることができる。１つの実施形態では、層１３２及び１３４を、基板１００及び電荷トラッピング層１２４の両者を酸化することのできる手法を用いて、形成することができる。１つの実施形態では、ゲート誘電体層１３２及びブロッキング誘電体層１３４は、ISSG又はプラズマ酸化等のラジカル酸化手法を用いて形成され、基板１００及び電荷トラッピング層１２４の一部が消費される。
１つの実施形態では、確立されているMOSFETベースラインプロセスに即する形でブロッキング誘電体層１３４をゲート誘電体層１３２と同時的に形成することができるように、電荷トラッピング層１２４の厚さ及び図６に示すゲート事前洗浄に際して行われる犠牲層１２６の完全な除去を適合させることができる。このため、電荷トラッピング層１２４を、統合がない場合のスキームにおけるゲート誘電体層１３２を形成するための確立しているベースラインMOSFETプロセスと同じパラメータを用いた確立しているベースラインMOSFETプロセスに統合することができる。また、図４に示す誘電体スタック１２０を形成するのに用いる７５０°Ｃ〜８５０°Ｃの等の高温は、不揮発性装置ドープチャネル領域１３０におけるベースラインドーパントプロファイルに影響を与えるものではない。なぜならば、トンネル層１２２と電荷トラッピング層１２４はドープチャネル領域１３０のインプランティングの前に形成されており、また、ブロッキング誘電体層１３４はゲート誘電体層１３２と同時的に形成されるからである。このため、このような実施形態では、ゲート誘電体層１３２の形成中にみられるチャネルドーパントの拡散は、ベースラインMOSFETロジック製造プロセスにおいて織り込まれている。
１つの実施形態では、ブロッキング誘電体層１３４は、任意の材料で構成されることができ、並びに、不揮発性装置ゲートスタックのキャパシタンスを大きく損なわないでいて電荷リークに対しての障害を維持できるのに適切な任意の厚さとすることができる。１つの実施形態では、ブロッキング誘電体層１３４の厚さは、ゲート誘電体層１３２の設計上の厚さと電荷トラッピング層１２４の最上部の組成によって決定される。図７Ｂ及び７Ｃに示す実施形態では、ブロッキング誘電体層１３４は電荷トラッピング層１２４の上側の部分を消費することによって成長される。図７Ｂに示す１つの実施形態では、ブロッキング誘電体層１３４は、図３Ｂの上側層１２４Ｂの一部を消費することによって成長される。１つの実施形態では、ブロッキング誘電体層１３４はブロッキング誘電体層１３４をおよそ２５〜３５オングストローム消費している。図７Ｃに示す１つの実施形態では、ブロッキング誘電体層１３４は図３Ｃの上側層１２４Ｂの一部を消費することによって成長される。１つの実施形態では、上側層１２４Ｂ′は完全に消費されて均一な組成を持つブロッキング誘電体層１３４が提供される。１つの実施形態では、上側層１２４Ｂ′は完全に消費され、ブロッキング誘電体層１３４の形成中において中間層１２４Ｃ′の厚さの１０％未満が消費される。１つの実施形態では、上側層１２４Ｂ又は１２４Ｂ′は原子百分率で窒素を３０〜５７％有する酸窒化ケイ素である。ブロッキング誘電体層１３４がISSGによって形成されるこのような実施形態では、ブロッキング誘電体層１３４は原子百分率で１０％未満の窒素を有する均一な酸窒化ケイ素で組成される場合がある。１つの実施形態では、ブロッキング誘電体層１３４の厚さはおよそ２５〜３５オングストロームである。
別の実施形態では、ゲート誘電体層１３２及び／又はブロッキング誘電体層１３４は複数の層を含むことができる。図７Ｄに示す実施形態では、基板及び電荷トラッピング層の酸化部分たる１３２Ａ及び１３４Ａの上に第２の誘電体層１３２Ｂ／１３４Ｂが堆積される。１つの実施形態では、第２の層１３２Ｂ／１３４Ｂは、その下にある酸化部分１３２Ａ／１３４Ａのよりも大きい誘電率を有することができる。例えば、層１３２Ｂ／１３４Ｂは、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸窒化ハフニウム、酸化ハフニウム−ジルコニウム又は酸化ランタン等の物質で構成されることができるがこれらには限定されない。
図８を参照するに、特定の実施形態によれば、フォトレジスト層１３８が基板の上に形成されてパターン化がなされてLVFET領域１０７の上に開口部が形成される。そして、ゲート誘電体層１３２はLVFET領域１０７から除去される。１つの実施形態では、ゲート誘電体層１３２は希釈HF溶液又はBOE溶液へさらされて除去される。そして、代替ゲート誘電体層１３６が基板の露出している部分の上に形成される。ドライ酸化又はISSG等のMOSメモリ装置のゲート誘電体層を形成するための任意の適切な方法を用いることができるがこれらには限定されない。そして、フォトレジスト層１３８は任意の適切なフォトレジスト除去ケミストリを用いて基板から除去される。
そして、図９の実施形態を参照するに、ゲート層１４０が基板の上に堆積される。ゲート層１４０は、不揮発性及びMOS装置の動作中にバイアスを許容するのに適切な任意の導電体又は半導体物質で構成されることができる。１つの実施形態によれば、ゲート層１４０はCVDプロセスによって形成されるのであり、ドープ多結晶シリコンで構成される。別の実施形態では、ゲート層１４０は物理的気相成長法（PVD）で形成されるのであり、金属窒化物、金属炭化物、金属シリサイド、ハフニウム、ジルコニウム、チタニウム、タンタル、アルミニウム、ルテニウム、パラジウム、プラチナ、コバルト及びニッケル等を含み得るがこれらには限定されないメタル含有材料で構成される。１つの実施形態では、ゲート層１４０は高ワークファンクションゲート層である。
図１０の実施形態を参照するに、不揮発性装置及びMOS装置のゲートスタック１４６〜１４９は、実質的に真っ直ぐな側壁を高い選択性をもって基板１００の上にて提供するのに適切な任意のプロセスで、形成されることができる。１つの実施形態によれば、ゲートスタック１４６〜１４９は、リソグラフィ及びエッチングによってパターン化される。１つの実施形態では、エッチングは異方性であり、四フッ化炭素（CF4）、臭化水素（HBr）及び塩素（Cl2）等のガスを用いるがこれらには限定されない。特定の実施形態では、HVFETゲートスタック１４７は、ゲート層１４５及びゲート誘電体層１３２を備える。SONOS FETゲートスタック１４６は、ゲート層１４２、ブロッキング誘電体層１３４、電荷トラッピング層１２４及びトンネル層１２２を備える。10 FETゲートスタック１４８は、ゲート層１４４及びゲート誘電体層１３２を備える。LVFETゲートスタック１４９は、ゲート層１４７及びゲート誘電体層１３６を備える。
MOS（例えば、MOSFET）及び不揮発性（例えば、SONOS FET）メモリ装置の作製は、ソースとドレイン領域、スペーサ及びコンタクト領域を形成するための従来的な半導体プロセス手法を用いて完了されることができる。
実施及び代案について
別の観点においては、本願の開示はマルチゲート又はマルチゲート−表面メモリ装置に関係しており、基板の表面の上又は上方に形成されたチャネルの２以上の面上にある電荷トラッピング領域及びこれをファブリケートする方法が含まれる。マルチゲート装置には、平面型及び非平面型の装置の両者が含まれる。平面マルチゲート装置（不図示）は、一般的にダブルゲート平面型装置を含み、これにおいては、幾つかの第１の層が堆積されて後に形成されるチャネルの下に第１のゲートが形成され、また、その上に幾つかの第２の層が堆積されて第２のゲートが形成される。非平面マルチゲート装置は、一般的に、基板の表面の上又は上方に形成されておりかつ３つ以上の側面においてゲートによって囲まれている水平又は垂直チャネルを含む。
図１１Ａは非平面マルチゲート装置１１００の１つの実施形態を示すものであり、同装置には基板の第１の領域の上に形成された電荷トラッピング層及びその隣に一体的に第２の領域で形成されたMOS装置１１０１が含まれる。図１１Ａを参照するに、通例finFETと称されるメモリ装置１１００は、メモリ装置のソース１１０８及びドレイン１１１０を接続する基板１１０６上の面１１０４の上にある半導体物質の薄い膜又は層から形成されるチャネル１１０２を含む。チャネル１１０２は３つの側において装置のゲート１１１２となるフィンによって囲われている。ゲート１１１２の（ソースからドレインへの方向に向かって測る）厚さが装置の実効的チャネル長を決定する。
本願開示によれば、図１１Ａの非平面マルチゲート装置１１００は、分割電荷トラッピング領域を含むことができる。図１１Ｂは図１１Ａの非平面マルチゲート装置の一部の断面図であり、基板１１０６、チャネル１１０２及びゲート１１１２の一部が含まれており、分割電荷トラッピング領域が描写されている。ゲート１１１２は、チャネル１１０２の上のトンネル酸化物１１１６、ブロッキング誘電体１１１８及びブロッキング層の上のメタルゲート層１１２０をさらに含み、メモリ装置１１００の制御ゲートが形成されている。一部の実施形態では、メタルの代わりにドープポリシリコンを堆積させてポリシリコンゲート層を提供することができる。チャネル１１０２及びゲート１１１２は、基板１１０６又は基板の上若しくは上方に形成された埋没酸化物層等の絶縁性若しくは誘電性のある層１１２２の上に直接的に形成されることができる。
図１１Ｂを参照するに、分割電荷トラッピング領域１１１４は、トンネル酸化物１１１６寄りの窒化物を備える少なくとも１つの下側又はボトム電荷トラッピング層１１２４とボトム電荷トラッピング層の上にある上側又はトップ電荷トラッピング層１１２６とを含む。一般的には、トップ電荷トラッピング層１１２６は、ケイ素リッチで酸素リーンな窒化物層を備え、複数の電荷トラッピング層に分布している電荷トラップの多数を備えるのであり、ボトム電荷トラッピング層１１２４は酸素リッチな窒化物若しくは酸窒化ケイ素を備え、電荷トラップの個数を減少するためにトップ電荷トラッピング層に比して相対的に酸素リッチである。ここで酸素リッチとは、ボトム電荷トラッピング層１１２４内での酸素濃度がおよそ１５％からおよそ４０％にある場合を指し、トップ電荷トラッピング層１１２６についての酸素濃度はおよそ５％未満とされる。
１つの実施形態では、ブロッキング誘電体１１１８はHTO等の酸化物をも含み、ONNO構造を提供する。チャネル１１０２及び上方にあるONNO構造は、基板１１０６の上に直接的に形成されることができ、また、ドープポリシリコンゲート層１１２０で覆われてSONNOS構造を提供することができる。
図１１Ｂ等に示す一部の実施形態では、分割電荷トラッピング領域１１１４は、酸化物等の誘電体を備える薄い中間層或いは防トンネリング層１１２８をさらに含むのであって、同層はトップ電荷トラッピング層１１２６をボトム電荷トラッピング層１１２４から分離する。防トンネリング層１１２８は、プログラミング時において上側窒化物層１１２６の境界に蓄積する電子電荷がボトム窒化物層１１２４へとトンネリングする確率を大幅に低下させ、これにより従来的な構造に比べてリーク電流がより低いものとなる。
上述した実施形態において述べたように、ボトム電荷トラッピング層１１２４及びトップ電荷トラッピング層１１２６の片方又は双方は窒化ケイ素又は酸窒化ケイ素を含むことができ、例えばN2O/NH3及びDCS/NH3を含む気体混合物によって、CVDプロセスで形成されることができ、混合比及びフローレートはケイ素リッチ且つ酸素リッチな酸窒化物層が得られるように調整される。そして、多層電荷蓄積構造の第２の窒化物層は、中間酸化物層の上に形成される。トップ電荷トラッピング層１１２６は、ボトム電荷トラッピング層１１２４とは異なる酸素、窒素及び／又はケイ素の化学量論的組成を有しており、その形成或いは堆積もDCS/NH3及びN2O/NH3の気体混合物を含むプロセスガスを用いたCVDプロセスによることができ、混合比及びフローレートはケイ素リッチ且つ酸素リーンなトップ窒化物層が得られるように調整される。
酸化物を備える中間層又は防トンネリング層１１２８を含む実施形態では、ラジカル酸化を用いて所望の深さまでボトム酸窒化物層を酸化させることによって防トンネリング層を形成することができる。ラジカル酸化は、例えば、１０００°Ｃ〜１１００°Ｃの温度で単一のウェハツールを用いて、又は、８００°Ｃ〜９００°Ｃの温度でバッチリアクタツールを用いて行うことができる。バッチプロセスにおいてはH2及びO2の気体混合物を圧力300〜500 Torで用いることができ、シングルヴェーパツールを使う場合には圧力10〜15 Torとして、シングルウェハツールの場合は処理時間を１〜２分として、バッチプロセスにおいては処理時間を３０分から１時間とする。
最後に、酸化物を含むブロッキング誘電体１１１８を含む実施形態では、酸化物を任意の適切な手段で形成又は堆積させることができる。１つの実施形態では、ブロッキング誘電体１１１８の酸化物は、HTO CVDプロセスにおいて堆積された高温酸化物である。代替的には、ブロッキング誘電体１１１８又はブロッキング酸化物層は、熱的に成長させることができる。もっとも、この実施形態ではトップ窒化物の厚さを調整又は増加することがあるということに留意されたい。なぜならば、トップ窒化物の一部が、ブロッキング酸化物層を熱的に成長させるプロセスの進行中に実質的に消費又は酸化されてしまうからである。第３の選択肢は、トップ窒化物層を所望の深さまでラジカル酸化を用いて酸化することである。
ボトム電荷トラッピング層１１２４の適切な厚さはおよそ３０Åからおよそ８０Åであり（幾らかの変化は許容される。例えば、±10Å。）、このうちおよそ５〜２０Åが防トンネリング層１１２８を形成するためのラジカル酸化によって消費される。トップ電荷トラッピング層１１２６の適切な厚さは少なくとも３０Åであることができる。特定の実施形態では、トップ電荷トラッピング層１１２６は、厚さ１３０Åまで形成することができ、このうち３０〜７０Åがブロッキング誘電体１１１８を形成するためのラジカル酸化によって消費される。一部の実施形態では、ボトム電荷トラッピング層１１２４とトップ電荷トラッピング層１１２６との厚さの比率はおよそ１：１であるが、他の比率も可能である。
他の実施形態では、トップ電荷トラッピング層１１２６及びブロッキング誘電体１１１８の片方又は双方が高誘電率誘電体で構成されることができる。適切な高誘電率誘電体には、HfSiON、HfSiOやHfO等のハフニウム系材料、ZrSiON、ZrSiOやZrO等のジルコニウム系材料、及びY2O3等のイットリウム系の材料が含まれる。
図１１Ａに示す実施形態では、MOS装置１１０１はfinFETでもあり、MOS装置のソース１１０５及びドレイン１１０７を接続するチャネル１１０３を含み、同チャネルは基板１１０６の上の面１１０４の上の半導体物質の薄膜又は薄層から形成されるものである。チャネル１１０３はまた、装置のゲートをなすフィンによって三面から囲まれている。もっとも、MOS装置１１０１は図１１Ｃに示す平面型装置を含むことができ、これは図１Ａ〜１０との関係で説明してきた任意の方法又は実施形態に従って基板面の上又はその中に形成されている。例えば１つの実施形態ではMOS装置１１０１は、基板の第２の領域１１３８内に形成されたディープウェル１１３６内にあるドープチャネル領域１１３４の上にあるゲート１１３０とゲート誘電体層１１３２を含むFETなのであり、浅型トレンチアイソレーション領域等のアイソレーション領域１１４２によって第１の領域１１４０内のメモリ装置１１００から分離されている。特定の実施形態では、MOS装置１１０１を形成することは、熱的に酸化を行ってブロッキング層１１１８を熱的に再酸化するのと同時にMOS装置のゲート誘電体層１１３２を形成するステップを備える。１つの特定の実施形態では方法は、上述の窒化プロセスを行ってゲート誘電体層１１３２及びブロッキング層１１１８を同時的に窒化するステップをさらに備えることができる。
図１２は、本願の特定の実施形態による、ロジックMOS装置と統合された不揮発性電荷トラップメモリ装置の作製プロセスに用いられる特定のモジュールのシーケンスを示すフローチャートである。図１２を参照するに、方法は、MOS装置のパッド誘電体層を基板の第１の領域或いはMOS領域の上に形成するステップで開始される（モジュール１２０２）。８００°Ｃ〜９００°Ｃの温度でドライ酸化手法を用いて熱的におよそ１００Åにまで成長させる等の従来的手法によってパッド誘電体層を堆積又は成長させることができるが手法はこれらには限定されない。MOS装置と同じ基板上に非平面マルチゲート装置を含めるために、第２のメモリ装置領域において基板の表面の上に半導体物質の薄膜が形成され、それがパターン化されてメモリ装置のソース及びドレインを接続するチャネルが形成される（モジュール１２０４）。半導体物質の薄膜は、ケイ素、ゲルマニウム、シリコン−ゲルマニウム、又はＩＩＩ−Ｖ半導体化合物等の単結晶の材料で構成されることができるがこれらには限定されず、LPCVDチャンバ内でのエピタキシャル堆積等の従来的手法によって堆積されることができるがこれらには限定されない。
不揮発性メモリ装置のパターン化誘電体スタックが第２のメモリ装置領域の上に形成され、チャネルの上にない誘電体スタックの部分を除去するようにパターン化される（モジュール１２０６）。誘電体スタックは一般的に、トンネル層、電荷トラッピング層及び電荷トラッピング層の上にある犠牲的な最上層を含む。誘電体スタックの個々の層は、シリコン酸化物、シリコン窒化物並びに酸素、窒素及び／又はケイ素を含む様々な化学量論的組成を含むことができ、酸化物の熱的成長、ラジカル酸化及びCVDプロセス等の任意の従来的手法を用いて堆積又は成長させることができるがこれらには限定されない。
そして、一部の実施形態では、犠牲層が誘電体スタックの最上部から除去されるのと同時にパッド誘電体層が基板の第１の領域から除去され（モジュール１２０８）、及び、ゲート誘電体層が基板の第１の領域の上に形成されるのと同時にブロッキング誘電体層が電荷トラッピング層の上に形成される（モジュール１２１０）。一般的に、犠牲層及びパッド層の除去は、基板を希釈HF溶液又はBOE溶液等の標準的なゲート事前洗浄ケミストリにさらすことによって行われる。ゲート誘電体層及びブロッキング誘電体層は、基板及び電荷トラッピング層の双方を酸化することのできる手法を用いることによって形成することができる。１つの実施形態では、ゲート誘電体層及びブロッキング誘電体層は、ISSG又はプラズマ系酸化等のラジカル酸化手法を用いて形成されるのであり、各々においては基板及び電荷トラッピング層の一部が消費される。
図１３Ａ及び１３Ｂに示す別の実施形態では、メモリ装置は、基板の表面の上の半導体物質の薄膜から形成されているナノワイヤチャネルを含むことができ、これはメモリ装置のソース及びドレインを接続するものである。ナノワイヤチャネルとは、シリコン結晶材料の細いストリップ内に形成された導電性のチャネルであり、断面寸法は最大で１０ナノメーター（nm）であり、より好適にはおよそ６nm未満である。随意的には、チャネルの長軸との関係で＜１００＞の表面結晶方位を有するようにチャネルを形成することができる。
図１３Ａを参照するに、メモリ装置１３００は、基板１３０６の表面の上又は上方にある半導体物質の薄膜又薄層から形成されている水平ナノワイヤチャネル１３０２を含み、これはメモリ装置のソース１３０８及びドレイン１３１０を接続する。図示されている実施形態では、装置はゲートオールアラウンド（gate-all-around, GAA）構造を有しており、ナノワイヤチャネル１３０２は全方向において装置のゲート１３１２によって囲まれている。ゲート１３１２の（ソースからドレイン方向で測った場合の）厚さは、装置の実効的チャネル長を決定する。
本願の開示によれば、図１３Ａの非平面マルチゲート装置１３００は、分割電荷トラッピング領域を含むことができる。図１３Ｂは図１３Ａの非平面マルチゲート装置の一部の断面図であり、基板１３０６、チャネル１３０２及びゲート１３１２の一部が含まれており、分割電荷トラッピング領域が描写されている。図１３Ｂを参照するに、ゲート１３１２は、ナノワイヤチャネル１３０２の上にあるトンネル酸化物１３１４、分割電荷トラッピング領域、ブロッキング誘電体１３１６及びゲート層１３１８を含み、メモリ装置１３００の制御ゲートが形成されている。ゲート層１３１８はメタル又はドープポリシリコンで構成されることができる。分割電荷トラッピング領域は、トンネル酸化物１３１４寄りの窒化物を備える少なくとも１つの内側電荷トラッピング層１３２０と内側電荷トラッピング層の上にある外側電荷トラッピング層１３２２とを含む。一般的に、外側電荷トラッピング層１３２２はケイ素リッチで酸素リーンな窒化物層を備え、複数の電荷トラッピング層に分布している電荷トラップの多数を備えるのであり、内側電荷トラッピング層１３２０は酸素リッチな窒化物若しくは酸窒化ケイ素を備え、電荷トラップの個数を減少するために外側電荷トラッピング層に比して相対的に酸素リッチである。
示されているような一部の実施形態では、分割電荷トラッピング領域は酸化物等の誘電体を備える薄い中間層或いは防トンネリング層１３２４をさらに含むのであって、同層は外側電荷トラッピング層１３２２を内側電荷トラッピング層１３２０から分離する。防トンネリング層１３２４は、プログラミング時において外側電荷トラッピング層１３２２の境界に蓄積する電子電荷が内側電荷トラッピング層１３２０へとトンネリングする確率を大幅に低下させ、これによりリーク電流がより低いものとなる。
上述した実施形態において述べたように、内側電荷トラッピング層１３２０及び外側電荷トラッピング層１３２２の片方又は双方は窒化ケイ素又は酸窒化ケイ素を含むことができ、例えばN2O/NH3及びDCS/NH3を含む気体混合物によって、CVDプロセスで形成されることができ、混合比及びフローレートはケイ素リッチ且つ酸素リッチな酸窒化物層が得られるように調整される。そして、多層電荷蓄積構造の第２の窒化物層は、中間酸化物層の上に形成される。外側電荷トラッピング層１３２２は、内側電荷トラッピング層１３２０とは異なる酸素、窒素及び／又はケイ素の化学量論的組成を有しており、その形成或いは堆積もDCS/NH3及びN2O/NH3の気体混合物を含むプロセスガスを用いたCVDプロセスによることができ、混合比及びフローレートはケイ素リッチ且つ酸素リーンなトップ窒化物層が得られるように調整される。
酸化物を備える中間層又は防トンネリング層１３２４を含む実施形態では、ラジカル酸化を用いて所望の深さまで内側電荷トラッピング層１３２０を酸化させることによって防トンネリング層を形成することができる。ラジカル酸化は、例えば、１０００°Ｃ〜１１００°Ｃの温度で単一のウェハツールを用いて、又は、８００°Ｃ〜９００°Ｃの温度でバッチリアクタツールを用いて行うことができる。バッチプロセスにおいてはH2及びO2の気体混合物を圧力300〜500 Torで用いることができ、シングルヴェーパツールを使う場合には圧力10〜15 Torとして、シングルウェハツールの場合は処理時間を１〜２分として、バッチプロセスにおいては処理時間を３０分から１時間とする。
最後に、酸化物を含むブロッキング誘電体１３１６を含む実施形態では、酸化物を任意の適切な手段で形成又は堆積させることができる。１つの実施形態では、ブロッキング誘電体１３１６の酸化物は、HTO CVDプロセスにおいて堆積された高温酸化物である。代替的には、ブロッキング誘電体１３１６又はブロッキング酸化物層は、熱的に成長させることができる。もっとも、この実施形態では外側電荷トラッピング層１３２２の厚さを調整又は増加することがあるということに留意されたい。なぜならば、トップ窒化物の一部が、ブロッキング酸化物層を熱的に成長させるプロセスの進行中に実質的に消費又は酸化されてしまうからである。
内側電荷トラッピング層１３２０の適切な厚さはおよそ３０Åからおよそ８０Åであり（幾らかの変化は許容される。例えば、±10Å。）、このうちおよそ５〜２０Åが防トンネリング層１３２４を形成するためのラジカル酸化によって消費される。外側電荷トラッピング層１３２２の適切な厚さは少なくとも３０Åであることができる。特定の実施形態では、外側電荷トラッピング層１３２２は、厚さ１３０Åまで形成することができ、このうち３０〜７０Åがブロッキング誘電体１３１６を形成するためのラジカル酸化によって消費される。一部の実施形態では、内側電荷トラッピング層１３２０と外側電荷トラッピング層１３２２との厚さの比率はおよそ１：１であるが、他の比率も可能である。
他の実施形態では、外側電荷トラッピング層１３２２及びブロッキング誘電体１３１６の片方又は双方が高誘電率誘電体で構成されることができる。適切な高誘電率誘電体には、HfSiON、HfSiOやHfO等のハフニウム系材料、ZrSiON、ZrSiOやZrO等のジルコニウム系材料、及びY2O3等のイットリウム系の材料が含まれる。
図１３Ｃは、ビットコストスケーラブル（Bit-Cost Scalable, BiCS）アーキテクチャ１３２６とされた図１３Ａの非平面マルチゲート装置１３００の垂直ストリングの断面図である。アーキテクチャ１３２６は、非平面マルチゲート装置１３００の垂直ストリング又はスタックを備え、各装置又はセルはチャネル１３０２を含み、これは基板１３０６の上にあって、メモリ装置のソース及びドレイン（本図では不図示）を接続し、ゲート１３１２によって全方向においてナノワイヤチャネル１３０２が囲まれるゲートオールアラウンド（gate-all-around, GAA）構造を有している。BiCSアーキテクチャは、単に層をスタッキングする場合に比べて重要なリソグラフィ行程を減らすのであり、メモリビット当たりのコストが削減されることにつながる。
別の実施形態では、メモリ装置は、非平面装置であって基板上の幾つかの半導体層の上に又はそこから伸びる半導体物質の中で或いはそれから形成される垂直ナノワイヤチャネルを備える、非平面装置であるかそのような装置を含む。図１４Ａに断面図が示されているこの実施形態の１つのバージョンでは、メモリ装置１４００は、装置のソース１４０４及びドレイン１４０６を接続する半導体物質の円筒の中で形成された垂直ナノワイヤチャネル１４０２を、備える。チャネル１４０２は、トンネル酸化物１４０８、電荷トラッピング領域１４１０、ブロッキング層１４１２及びブロッキング層の上のゲート層１４１４に囲まれており、メモリ装置１４００の制御ゲートが形成されている。チャネル１４０２は、半導体物質の実質的にソリッドな円筒の外側の層に環状領域を、又は、誘電体充填物質の円筒上に形成された環状層を含むことができる。上述した水平ナノワイヤと同様、チャネル１４０２は、ポリシリコン又は再結晶ポリシリコンを備えることができ、単結晶チャネルが形成される。随意的には、チャネル１４０２が結晶シリコンを含む場合、チャネルの長軸との関係で＜１００＞の表面結晶方位を有するようにチャネルを形成することができる。
図１４Ｂに示すような一部の実施形態では、電荷トラッピング領域１４１０は、トンネル酸化物１４０８に最も近い第１或いは内側電荷トラッピング層１４１６及び第２或いは外側電荷トラッピング層１４１８を少なくとも含む分割電荷トラッピング領域であることができる。随意的には、第１及び第２の電荷トラッピング層は、中間酸化物層或いは防トンネリング層１４２０によって分離されることができる。
上述した実施形態と同様に、第１の電荷トラッピング層１４１６及び第２の電荷トラッピング層１４１８の片方又は双方は、窒化ケイ素又は酸窒化ケイ素を含むことができ、例えばN2O/NH3及びDCS/NH3を含む気体混合物によって、CVDプロセスで形成されることができ、混合比及びフローレートはケイ素リッチ且つ酸素リッチな酸窒化物層が得られるように調整される。
最後に、第２の電荷トラッピング層１４１８及びブロッキング層１４１２の片方又は双方は、HfSiON、HfSiO、HfO、ZrSiON、ZrSiO、ZrO又はY2O3等の高誘電率誘電体を備えることができる。
第１の電荷トラッピング層１４１６の適切な厚さはおよそ３０Åからおよそ８０Åであり（幾らかの変化は許容される。例えば、±10Å。）、このうちおよそ５〜２０Åが防トンネリング層１４２０を形成するためのラジカル酸化によって消費される。第２の電荷トラッピング層１４１８の適切な厚さは少なくとも３０Åであることができ、また、ブロッキング層１４１２の適切な厚さはおよそ３０〜７０Åからである。
図１４Ａのメモリ装置１４００は、ゲート先行又はゲート後行スキームによって作成することができる。図１５Ａ〜Ｆは、図１４Ａの非平面マルチゲート装置をファブリケートするためのゲート先行スキームを示す。図１６Ａ〜Ｆは、図１４Ａの非平面マルチゲート装置をファブリケートするためのゲート後行スキームを示す。
図１５Ａを参照するに、ゲート先行スキームにおいては、基板１５０６内のソース又はドレイン等の拡散領域１５０４の上にブロッキング酸化物等の第１の或いは下側誘電体層１５０２が形成される。第１の誘電体層１５０２の上にゲート層１５０８が堆積されて装置の制御ゲートが形成され、その上に第２の或いは上側誘電体層１５１０が形成される。上述した実施形態と同様、第１及び第２の誘電体層１５０２、１５１０は、CVD若しくはラジカル酸化によって堆積されることができ、又は、基板の下側にある部分の酸化によって形成されることができる。ゲート層１５０８は、堆積させたメタル又はCVDによって堆積されたドープポリシリコンを備えることができる。一般的に、ゲート層１５０８の厚さはおよそ４０〜５０Åからであり、第１及び第２の誘電体層１５０２、１５１０はおよそ２０〜８０Åからである。
図１５Ｂを参照するに、上にあるゲート層１５０８並びに第１及び第２の誘電体層１５０２、１５１０を通って、基板１５０６内の拡散領域１５０４まで第１の開口部１５１２がエッチングされる。そして、トンネル酸化物１５１４、電荷トラッピング領域１５１６及びブロッキング誘電体１５１８の各層が順次堆積され並びに上側誘電体層１５１０の表面が平坦化されて図１５Ｃに示す中間的構造が得られる。
図示はされていないが、上述した実施形態と同様に、電荷トラッピング領域１５１６は、トンネル酸化物１５１４寄りの１つの下側或いはボトム電荷トラッピング層及びボトム電荷トラッピング層の上にある上側或いはトップ電荷トラッピング層を少なくとも備える分割電荷トラッピング領域を含むことができると理解されるであろう。一般的に、トップ電荷トラッピング層はケイ素リッチで酸素リーンな窒化物層を備え、複数の電荷トラッピング層に分布している電荷トラップの多数を備えるのであり、ボトム電荷トラッピング層は酸素リッチな窒化物若しくは酸窒化ケイ素を備え、電荷トラップの個数を減少するためにトップ電荷トラッピング層に比して相対的に酸素リッチである。一部の実施形態では、電荷トラッピング領域１５１６は酸化物等の誘電体を備える薄い中間層或いは防トンネリング層を少なくとも１つさらに含むのであって、同層はトップ電荷トラッピング層をボトム電荷トラッピング層から分離する。
そして、図１５Ｄにあるように、第２の或いはチャネルの開口部１５２０が異方性エッチングでトンネル酸化物１５１４、電荷トラッピング領域１５１６及びブロッキング誘電体１５１８を通るようにされる。図１５Ｅを参照するに、チャネル開口部に半導体物質が堆積されてその中に垂直チャネル１５２４が形成される。垂直チャネル１５２４は半導体物質の実質的にソリッドな円筒の外側の層に環状領域を、又は、図１５Ｅに示すように誘電体充填物質１５２６の円筒を囲む別個の半導体物質１５２２の層を含むことができる。
図１５Ｆを参照するに、上側誘電体層１５１０の表面は平坦化されており、そこに形成されたソースやドレイン等の第２の拡散領域１５３０を含む半導体物質層１５２８が上側誘電体層の上に堆積されて図示の装置が形成される。
図１６Ａを参照するに、ゲート後行スキームにおいては、酸化物等の誘電体層１６０２が基板１６０６の表面の上の犠牲層１６０４の上に形成されて、誘電体層及び犠牲層を通って開口部がエッチングされて、及び、その中に垂直チャネル１６０８が形成される。上述した実施形態と同じように、垂直チャネル１６０８は、多結晶若しくは単結晶のシリコン等の半導体物質１６１０の実質的にソリッドな円筒の外側の層に環状領域を、又は、誘電体充填物質（不図示）の円筒を囲む別個の半導体物質層を含むことができる。誘電体層１６０２は、後ほど形成されるメモリ装置１４００のゲート層をそれよりも上位の電気的にアクティブな層又は他のメモリ装置から電気的に絶縁することができる酸化シリコン等の任意の適切な誘電体材料で構成されることができる。犠牲層１６０４は、誘電体層１６０２、基板１６０６及び垂直チャネル１６０８の材料との関係で高い選択性をもってエッチング又は除去されることのできる任意の適切な材料で構成されることができる。
図１６Ｂを参照するに、誘電体層１６０２及び犠牲層１６０４を通じて第２の開口部１６１２が基板１６０６へとエッチングされ、犠牲層１６０４はエッチング又は除去される。犠牲層１６０４は、誘電体層１６０２、基板１６０６及び垂直チャネル１６０８との関係で高い選択性をもってエッチング又は除去できる任意の適切な材料で構成されることができる。１つの実施形態では、犠牲層１６０４は、バファードオキサイドエッチング（BOE）で除去できる二酸化ケイ素で構成されている。
図１６Ｃ及び１６Ｄを参照するに、トンネル酸化物１６１４、電荷トラッピング領域１６１６及びブロッキング誘電体１６１８の各層が開口部に順次堆積され、並びに、誘電体層１６０２の表面が平坦化されて図１６Ｃに示される中間的構造が得られる。図１６Ｄ等に示す一部の実施形態では、電荷トラッピング領域１６１６は分割電荷トラッピング領域であることができ、それはトンネル酸化物１６１４に最も近い第１の或いは内側の電荷トラッピング層１６１６ａ並びに第２の或いは外側の電荷トラッピング層１６１６ｂを少なくとも含むことができる。選択的には、第１の及び第２の電荷トラッピング層は、中間酸化物又は防トンネリング層１６２０によって分離されることができる。
そして、第２の開口部１６１２にゲート層１６２２が堆積され、及び、誘電体層１６０２の表面が平坦化されて図１６Ｅに示す中間的構造が得られる。上述した実施形態と同じく、ゲート層１６２２はメタルが堆積された又はドープされたポリシリコンで構成されることができる。最後に、ゲート層１６２２を通って開口部１６２４がエッチングされて別個のメモリ装置１６２６の制御ゲートが形成される。
本願明細書では、不揮発性メモリ及びMOSメモリ装置を統合するための本願発明の様々な実施形態を述べた。ある実施形態では、MOS装置チャネルドーパント及びゲート誘電体層を形成するためのベースラインプロセスに影響を与えずにして不揮発性装置の誘電体スタックをMOSメモリプロセスフローに統合することができる。実施形態はここまで限定されていないことが理解されることになる。なお、添付の請求の範囲で画定されるより広範な精神及び発明の範囲から逸脱せずに、種々の修正及び変更を加えることができると理解される。したがって、明細書及び図面は限定的なものとしてではなく例示的なものとして捉えられるべきである。

Claims (20)

  1. MOS装置のパッド誘電体層を基板の第１の領域の上に形成するステップと、
    表面の上の半導体物質の薄膜から不揮発性メモリ装置のチャネルを前記基板の第２の領域の上に形成するステップであって、前記チャネルは前記メモリ装置のソースとドレインを接続する、ステップと、
    前記チャネルの上の不揮発性メモリ装置のパターン化誘電体スタックを前記第２の領域の上に形成するステップであって、前記パターン化誘電体スタックはトンネル層と電荷トラッピング層と犠牲的な最上層とを備える、ステップと、
    前記基板の前記第２の領域から前記犠牲的な最上層を、また、前記基板の前記第１の領域から前記パッド誘電体層を、同時的に除去するステップと、
    前記基板の前記第１の領域の上にゲート誘電体層を、また、前記電荷トラッピング層の上にブロッキング誘電体層を、同時的に形成するステップ
    とを備える、方法。
  2. 前記電荷トラッピング層は、トンネル酸化物寄りの窒化物を備える下側電荷トラッピング層と、前記下側電荷トラッピング層に比して相対的に酸素リーンで且つ複数の電荷トラッピング層に分布している電荷トラップの多数を備える上側電荷トラッピング層とを含む、複数の電荷トラッピング層を備える、請求項１に記載の方法。
  3. 前記ゲート誘電体層は、高誘電率ゲート誘電体を備える、請求項２に記載の方法。
  4. 前記高誘電率ゲート誘電体の上にメタルゲート層を形成するステップをさらに備える、請求項３に記載の方法。
  5. 前記電荷トラッピング層は、前記上側電荷トラッピング層と前記下側電荷トラッピング層とを分離する中間酸化物層をさらに備え、前記ゲート誘電体層は高誘電率ゲート誘電体を備える、請求項３に記載の方法。
  6. 前記高誘電率ゲート誘電体の上にメタルゲート層を形成するステップをさらに備える、請求項５に記載の方法。
  7. 前記チャネルを形成するステップは、前記チャネルの長軸方向との関係で＜１００＞の表面結晶方位を有するシリコンから前記チャネルを形成するステップを備える、請求項１に記載の方法。
  8. 前記チャネルの上の不揮発性メモリ装置のパターン化誘電体スタックを形成するステップは、前記パターン化誘電体スタックを前記チャネルの複数の面の上に形成するステップを備える、請求項１に記載の方法。
  9. 基板の表面の上に、少なくとも１つの誘電体層によって分離された少なくとも２つのゲート層を含むゲート層のスタックを形成するステップと、
    前記ゲート層のスタックの第１の領域内に不揮発性メモリ装置を形成するステップであって、該ステップは：
    前記ゲート層のスタックの最上面から前記ゲート層のスタックの下面へ延長している第１の開口部を形成するステップと、
    前記第１の開口部の側壁に電荷トラッピング層を形成するステップと、
    前記電荷トラッピング層の内側側壁に半導体物質の薄層を形成して、及び、前記半導体物質の薄層と前記電荷トラッピング層とで前記ゲート層のスタックから分離された誘電体物質で前記第１の開口部を実質的に充填するステップ
    と備える、ステップと、
    前記ゲート層のスタックの第２の領域内にMOS装置を形成するステップ
    とを備える、方法。
  10. 前記MOS装置を形成するステップは、
    前記ゲート層のスタックの最上面から前記ゲート層のスタックの下面へ延長している第２の開口部を形成するステップと、
    前記第２の開口部の側壁にゲート誘電体を形成するステップと、
    前記ゲート誘電体の内側側壁に半導体物質の薄層を形成して、及び、前記半導体物質の薄層と前記ゲート誘電体とで前記ゲート層のスタックから分離された誘電体物質で前記第１の開口部を実質的に充填するステップ
    とを備える、請求項９に記載の方法。
  11. 前記電荷トラッピング層は、トンネル酸化物寄りの窒化物を備える下側電荷トラッピング層と、前記下側電荷トラッピング層に比して相対的に酸素リーンで且つ複数の電荷トラッピング層に分布している電荷トラップの多数を備える上側電荷トラッピング層とを含む、複数の電荷トラッピング層を備える、請求項１０に記載の方法。
  12. 前記複数の電荷トラッピング層のジャンクションをアニーリングするステップをさらに備える、請求項１１に記載の方法。
  13. 前記ゲート誘電体は、高誘電率ゲート誘電体を備える、請求項１１に記載の方法。
  14. 前記ゲート層は、メタルゲート層を備える、請求項１３に記載の方法。
  15. 前記電荷トラッピング層は、前記上側電荷トラッピング層と前記下側電荷トラッピング層とを分離する中間酸化物層をさらに備える、請求項１４に記載の方法。
  16. 前記複数の電荷トラッピング層のジャンクションをアニーリングするステップをさらに備える、請求項１５に記載の方法。
  17. 前記電荷トラッピング層は、前記上側電荷トラッピング層と前記下側電荷トラッピング層とを分離する中間酸化物層をさらに備える、請求項１４に記載の方法。
  18. 基板の表面の上に、少なくとも１つの犠牲層によって分離された少なくとも２つの誘電体層を含む誘電体層のスタックを形成するステップと、
    前記誘電体層のスタックの第１の領域内に不揮発性メモリ装置を形成するステップであって、該ステップは：
    前記誘電体層のスタックの最上面から前記誘電体層のスタックの下面へ延長している第１の開口部と第２の開口部とを前記誘電体層のスタック内に形成するステップと、
    前記第１の開口部の側壁に半導体物質の薄層を形成するステップと、
    前記第２の開口部の側壁に電荷トラッピング層を形成して、及び、前記電荷トラッピング層の内側側壁に導電物質のゲート層を形成するステップ
    と備える、ステップと、
    前記誘電体層のスタックの第２の領域内にMOS装置を形成するステップ
    とを備える方法。
  19. 前記MOS装置を形成するステップは、
    前記誘電体層のスタックの最上面から前記誘電体層のスタックの下面へ延長している第３の開口部と第４の開口部とを前記誘電体層のスタック内に形成するステップと、
    前記第３の開口部の側壁に半導体物質の薄層を形成するステップと、
    前記第４の開口部の側壁にゲート誘電体を形成して、及び、前記ゲート誘電体の内側側壁に導電物質のゲート層を形成するステップ
    とを備える、請求項１８に記載の方法。
  20. 前記電荷トラッピング層は、トンネル酸化物寄りの窒化物を備える下側電荷トラッピング層と前記下側電荷トラッピング層に比して相対的に酸素リーンで且つ複数の電荷トラッピング層に分布している電荷トラップの多数を備える上側電荷トラッピング層とを含む、複数の電荷トラッピング層を備える、請求項１９に記載の方法。
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