TW201743437A - Ｏｎｏ整合入邏輯ｃｍｏｓ流的方法 - Google Patents

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Abstract

本發明說明一種整合非揮發性記憶體元件入邏輯MOS流之方法的實施例。一般來說，該方法包含：在基板的第一區之上形成MOS元件的觸墊介電質層；以半導體材料製成的薄膜形成記憶體元件的通道，疊置在該基板之第二區之上的表面上方，該通道連接該記憶體元件的源極與汲極；形成已圖樣化介電質堆疊，疊置在該第二區之上的該通道上方，該已圖樣化介電質堆疊包括一穿隧層、一電荷捕獲層以及一犧牲頂端層；同步從該基板之該第二區處移除該犧牲頂端層並且從該基板之該第一區處移除該觸墊介電質層；以及同步在該基板之該第一區之上形成一閘極介電質層並且在該電荷捕獲層之上形成一阻隔介電質層。

Description

ONO整合入邏輯CMOS流的方法
本發明的實施例和半導體元件的領域有關。
相關申請案之交叉參考
本申請案係2011年12月6日提申之共同待審美國申請案序號第13/312,964號的部分接續案，該案係2009年10月29日提申之美國非臨時申請案第12/608,886號的接續案，目前已於2011年12月6日獲頒美國專利案第8,071,453號，其在35 U.S.C.119(e)的規範下主張2009年6月1日提申之美國臨時專利申請案序號第61/183,021號以及2009年4月24日提申之美國臨時專利申請案序號第61/172,324號的優先權權利。本文以引用的方式將前述相關案全部併入。
用於邏輯產品之積體電路的製作通常包含用於生產金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的基線製程。厚度、幾何形狀、對準、濃度等在此類的基線製程的每一次操作中會受到嚴格控制，用以確保它們落在特定的公差範圍裡面，俾使得最終的MOSFET會正確地運作。在諸如晶片上系統的應用中，矽-氧化物-氮化物-氧化物-半導體 (Silicon-Oxide-Nitride-Oxide-Semiconductor，SONOS)FET經常被整合入MOSFET邏輯製程中。此整合會嚴重衝擊基線MOSFET製程，而且通常需要數個遮罩組和昂貴的經費。
於一項態樣中，本發明的實施例揭示同步形成MOS元件(舉例來說，MOSFET)之閘極介電質層以及非揮發性記憶體元件之頂端ONO層(舉例來說，SONOS FET的阻隔介電質層)。ONO介電質堆疊之製作可以整合入基線MOSFET製程，用以形成MOSFET閘極介電質層。一觸墊介電質層會被形成在一基板的揮發性元件區之上。一已圖樣化的介電質堆疊會被形成在該基板的非揮發性元件區之上。該已圖樣化的介電質堆疊可能包括穿隧層、電荷捕獲層以及犧牲頂端層。該犧牲頂端層接著會從該基板的非揮發性元件區中的介電質堆疊處被移除。該觸墊介電質層會從該基板的揮發性元件區處被移除。接著，同步地，一閘極介電質層會被形成在該基板的揮發性元件區之上且一阻隔介電質層會被形成在該基板之非揮發性元件區之上的電荷捕獲層之上。
於另一項態樣中，本發明的實施例揭示在添加通道植入物至MOS元件(舉例來說，MOSFET)中之前先形成ONO介電質堆疊的第一氧化物層與氮化物層。用以形成該ONO介電質堆疊的熱預算(thermal budget)可以不衝擊用於該MOS元件的通道摻雜物輪廓。一觸墊介電質層會被地毯式的沉積或成長在該基板之上。SONOS通道摻雜物會被植入該基板的非揮發性元件區之中。該觸墊介電質層會從該基板的非揮發性元件區處被移除，而且一介電質堆疊會被形成在已移除該觸墊介電質層的該基板的非揮發性元 件區之上。該已圖樣化的介電質堆疊可能包括穿隧層、電荷捕獲層以及犧牲頂端層。MOSFET通道摻雜物接著會被植入穿過該觸墊介電質層並且進入該基板的MOS區之中。該觸墊介電質層會從該基板的MOS元件區處被移除，該犧牲頂端層則同步從該基板的非揮發性元件區處被移除。
100‧‧‧基板
102‧‧‧觸墊層
104‧‧‧隔離區
105‧‧‧高電壓場效電晶體(HVFET)區
106‧‧‧輸入/輸出選擇場效電晶體/IO FET區
107‧‧‧低電壓場效電晶體(LVFET)區
108‧‧‧SONOS FET區
110‧‧‧光阻層
111-114‧‧‧深井
115‧‧‧已圖樣化光阻層
116‧‧‧有摻雜的通道區
117‧‧‧已圖樣化光阻層
119‧‧‧已圖樣化光阻層
120‧‧‧介電質堆疊
122‧‧‧穿隧層
124‧‧‧電荷捕獲層
124A‧‧‧下方層
124B‧‧‧上方層
124A’‧‧‧下方層
124B’‧‧‧上方層
124C’‧‧‧中間層
126‧‧‧犧牲頂端層
128‧‧‧光阻層
130-131‧‧‧有摻雜的通道區
132‧‧‧閘極介電質層
132A‧‧‧已氧化部分
132B‧‧‧第二介電質層
133‧‧‧有摻雜的通道區
134‧‧‧阻隔介電質層
134A‧‧‧已氧化部分
134B‧‧‧第二介電質層
136‧‧‧替換閘極介電質層
138‧‧‧光阻層
140‧‧‧閘極層
142‧‧‧閘極層
144-146‧‧‧閘極層
147‧‧‧閘極層
147‧‧‧HVFET閘極堆疊
148‧‧‧IO FET閘極堆疊
149‧‧‧LVFET閘極堆疊
1100‧‧‧非平面式多閘極記憶體元件
1101‧‧‧MOS元件
1102‧‧‧通道
1103‧‧‧通道
1104‧‧‧表面
1105‧‧‧源極
1106‧‧‧基板
1107‧‧‧汲極
1108‧‧‧源極
1110‧‧‧汲極
1112‧‧‧閘極
1114‧‧‧分離電荷捕獲區
1116‧‧‧穿隧氧化物
1118‧‧‧阻隔介電質
1120‧‧‧有摻雜的多晶矽閘極層
1122‧‧‧絕緣/介電質層
1124‧‧‧電荷捕獲層/氮化物層
1126‧‧‧電荷捕獲層/氮化物層
1128‧‧‧抗穿隧層
1130‧‧‧閘極
1132‧‧‧閘極介電質層
1134‧‧‧有摻雜的通道區
1136‧‧‧深井
1138‧‧‧第二區
1140‧‧‧第一區
1142‧‧‧隔離區
1202-1210‧‧‧步驟
1300‧‧‧記憶體元件
1302‧‧‧水平奈米線通道
1306‧‧‧基板
1308‧‧‧源極
1310‧‧‧汲極
1312‧‧‧閘極
1314‧‧‧穿隧氧化物
1316‧‧‧阻隔介電質
1318‧‧‧閘極層
1320‧‧‧內電荷捕獲層
1322‧‧‧外電荷捕獲層
1324‧‧‧抗穿隧層
1326‧‧‧位元可變成本(BiCS)架構
1400‧‧‧記憶體元件
1402‧‧‧垂直奈米線通道
1404‧‧‧源極
1406‧‧‧汲極
1408‧‧‧穿隧氧化物
1410‧‧‧電荷捕獲區
1412‧‧‧阻隔層
1414‧‧‧閘極層
1416‧‧‧第一(內)電荷捕獲層
1418‧‧‧第二(外)電荷捕獲層
1420‧‧‧抗穿隧層
1502‧‧‧第一(下方)介電質層
1504‧‧‧擴散區
1506‧‧‧基板
1508‧‧‧閘極層
1510‧‧‧第二(上方)介電質層
1512‧‧‧第一開口
1514‧‧‧穿隧氧化物
1516‧‧‧電荷捕獲區
1518‧‧‧阻隔介電質
1520‧‧‧通道開口
1522‧‧‧半導體材料
1524‧‧‧垂直通道
1526‧‧‧介電質填充材料製成之圓柱
1528‧‧‧半導體材料層
1530‧‧‧擴散區
1602‧‧‧介電質層
1604‧‧‧犧牲層
1606‧‧‧基板
1608‧‧‧垂直通道
1610‧‧‧半導體材料製成之圓柱
1612‧‧‧第二開口
1614‧‧‧穿隧氧化物
1616‧‧‧電荷捕獲區
1616a‧‧‧電荷捕獲層
1616b‧‧‧電荷捕獲層
1618‧‧‧阻隔介電質
1620‧‧‧抗穿隧層
1622‧‧‧閘極層
1624‧‧‧開口
1626‧‧‧記憶體元件
閱讀後面的詳細說明時，配合附圖和下面提供之隨附的申請專利範圍便會明白本發明之結構與方法的前述與各種其它特點和優點，其中：圖1A至1D所示的係根據本發明的實施例在基板中形成深井。
圖2A至2B所示的係根據本發明的實施例從基板的非揮發性元件區處移除觸墊層。
圖3A所示的係根據本發明的實施例形成介電質堆疊。
圖3B至3C所示的係根據本發明之實施例的多層電荷捕獲層。
圖4所示的係根據本發明的實施例位於基板的非揮發性元件區之上的已圖樣化介電質堆疊。
圖5A至5B所示的係根據本發明的實施例形成有摻雜的通道區。
圖6所示的係根據本發明的實施例從MOS元件區處移除觸墊層並且從基板的非揮發性元件區處移除犧牲頂端層。
圖7A所示的係根據本發明的實施例形成閘極介電質層與阻隔介電質層。
圖7B至7C所示的係根據本發明的實施例形成阻隔介電質層，其會消耗電荷捕獲層的一部分。
圖7D所示的係根據本發明之實施例的多層閘極介電質層與多層阻隔介電質層。
圖8所示的係根據本發明的實施例形成閘極介電質層。
圖9所示的係根據本發明的實施例在基板之上形成閘極層。
圖10所示的係根據本發明的實施例圖樣化MOS元件和非揮發性元件閘極堆疊。
圖11A所示的係包含分離電荷捕獲區的非平面式多閘極元件。
圖11B所示的係圖11A之非平面式多閘極元件的剖面圖。
圖11C所示的係包含一平面式元件的MOS元件的剖面圖。
圖12所示的係在製作與整合邏輯MOS元件整合之非平面式多閘極元件中所運用之特殊模組序列的流程圖。
圖13A與13B所示的係包含一分離電荷捕獲區和一水平奈米線通道的非平面式多閘極元件。
圖13C所示的係由圖13A之多個非平面式多閘極元件組成之垂直串的剖面圖。
圖14A與14B所示的係包含一分離電荷捕獲區和一垂直奈米線通道的非平面式多閘極元件。
圖15A至15F所示的係用以製作圖14A之非平面式多閘極元件的閘極優先(gate first)之規劃。
圖16A至16F所示的係用以製作圖14A之非平面式多閘極元件的閘極最後(gate last)之規劃。
本發明的實施例揭示ONO整合入MOS流的方法。在下面的說明中會提出許多明確細節，例如，明確的配置、複合物以及製程等，以便徹底瞭解本發明。於其它實例中，眾所熟知的製程和製造技術並不會特別詳細說明，以免不必要地混淆本發明。再者，應該瞭解的係，圖中所示的各種實施例為解釋性代表例，而且未必依照比例繪製造。
本文中所使用之「…之上(above)」、「…上方(over)」、「…之間(between)」以及「…上(on)」等術語係指其中一層相對於其它層的相對位置。被沉積在或是被設置在另一層之上或底下的其中一層可能直接接觸該另一層或者可能有一或更多個中間層。被沉積在或是被設置在多層之間的其中一層可能直接接觸該些層或者可能有一或更多個中間層。相反地，位於第二層「上」的第一層則會接觸該第二層。
本發明說明一種整合非揮發性記憶體元件和金屬氧化物半導體(Metal-Oxide-Semiconductor，MOS)元件的方法。於一實施例中，該MOS元件係揮發性記憶體元件、邏輯元件、及/或類比元件。本文中雖然參考MOSFET元件來說明本發明的特殊實施例；不過，應該瞭解的係，本發明的實施例並不受限於此。於一實施例中，該非揮發性記憶體元件為具有氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)介電質堆疊的任何元件。於一實施例中，該非揮發性記憶體元件為可抹除程式化唯讀記憶體EEPROM元件。於一實施例中，該非揮發性記憶體元件為漂浮閘極快閃元件。於另一實施例中，該非揮發性記憶體元件為非揮發性電荷捕獲記憶體元件，例如，半導體-氧化物-氮化物-氧化物-半導體(Semiconductor-Oxide-Nitride-Oxide-Semiconductor，SONOS)。SONOS中的第 一個「半導體」係指通道區材料，第一個「氧化物」係指通道層，「氮化物」係指電荷捕獲層，第二個「氧化物」係指阻隔介電質層，而第二個「半導體」係指閘極層。然而，SONOS類型的元件並不受限於此等特定材料。舉例來說，端視該特定元件而定，電荷捕獲層可能包含導體層、半導體層、或是絕緣體層。本文中雖然參考SONOS非揮發性記憶體元件之圖例來說明本發明的下面實施例；不過，本發明的實施例並不受限於此。
參考圖1A，於一實施例中，該製程從在基板100的表面之上形成保護觸墊層102開始。基板100可能由適合半導體元件製作的任何材料所構成。於其中一實施例中，基板100係一由單晶材料構成的塊狀基板(bulk substrate)，其可能包含，但是並不受限於，矽、鍺、矽-鍺、或是III-V化合物半導體材料。於另一實施例中，基板100包含一具有頂端磊晶層的塊狀層。於一特定的實施例中，該塊狀層係由單晶材料所構成，其可能包含，但是並不受限於，矽、鍺、矽-鍺、III-V化合物半導體材料以及石英；而該頂端磊晶層係由單晶層構成，其可能包含，但是並不受限於，矽、鍺、矽-鍺以及III-V化合物半導體材料。於另一實施例中，基板100包含一位於中間絕緣體層之上的頂端磊晶層，該中間絕緣體層位於一下方塊狀層之上。舉例來說，該絕緣體層可能係由諸如下面的材料所構成：二氧化矽、氮化矽以及氮氧化矽。
隔離區104可能被形成在基板100中。於一實施例中，隔離區104會分開MOS元件區和非揮發性元件區。於一特殊的實施例中，隔離區104會分開高電壓場效電晶體(High Voltage Field-Effect Transistor，HVFET)區105、SONOS FET區108、輸入/輸出選擇場效電晶體(IO FET)106以及低 電壓場效電晶體(Low Voltage Field-Effect Transistor，LVFET)區107。於一實施例中，基板100為矽基板，觸墊層102為氧化矽，而隔離區104為淺溝槽隔離區。觸墊層102可能係原生氧化物，或者，可能係熱成長層或沉積層。於一實施例中，觸墊層102係利用乾式氧化技術在溫度800℃至900℃熱成長至厚度約100埃(Å)。
摻雜物接著會被植入基板100之中，用以形成任何摻雜物類型和濃度的深井。圖1A至1D雖然顯示分開形成該基板之每一個特殊元件區的深井；然而，應該明白的係，多個深井可同時針對該基板的多個元件區被形成。於圖1A中所示的特殊實施例中，光阻層110被形成在觸墊層102之上，並且被圖樣化用以在HVFET區105之上形成一開口。摻雜物會被植入該基板之中，用以在該基板的HVFET區105中形成深井111。如圖1B中所示，可以使用微影技術、圖樣化以及植入來形成一分開的已圖樣化光阻層115並且在IO FET區106中形成深井112。如圖1C中所示，可以使用微影技術、圖樣化以及植入來形成一分開的已圖樣化光阻層117並且在LVFET區107中形成深井113。如圖1D中所示，可以使用微影技術、圖樣化以及植入來形成一分開的已圖樣化光阻層119並且在SONOS FET區108中形成深井114。摻雜物還會被植入基板100之中用以形成有摻雜的通道區116。如圖1D的實施例中所示，有摻雜的通道區不會形成在MOSFET區105、106、或107中，因此，在後續的高溫操作期間不會發生向外擴散，而且不需要改變用於該有摻雜通道區的基線MOSFET製程。
於另一實施例中，有摻雜的通道區也會在圖1A至1D中所示的植入操作期間針對IO FET區106、LVFET區107以及HVFET區105被 形成。於此種實施例中，該些有摻雜的通道區在後續的處理操作期間可能會擴散。據此，此擴散可能必須被納入重新設計基線MOSFET製程的考量中。
參考圖2A至2B，觸墊層102接著會從該非揮發性元件區108處被移除。於其中一實施例中，觸墊層102係運用乾-濕技術來移除。參考圖2A，該觸墊層102之塊體係利用任何合宜的乾式蝕刻技術來移除，例如，基於氟的化學作用。於一實施例中，非揮發性元件區108之上的觸墊層102中至少85%係以該乾式蝕刻技術來移除。參考圖2B，已圖樣化光阻層119接著會運用合宜的光阻移除化學作用來移除，例如，基於硫酸的化學作用、基於氧的電漿與灰化、或是兩者之組合。閘極前置清洗化學作用接著會被套用至該基板，用以在該非揮發性元件區108中從基板100的表面處移除剩餘的觸墊層102。於一實施例中，該前置清洗化學作用為稀釋的氫氟酸(HF)溶液，或是含有HF和氟化銨(NH4F)的緩衝氧化物蝕刻劑(Buffered Oxide Etch，BOE)溶液。於此種實施例中，在該非揮發性元件區108之上的開口中的觸墊層102會發生最小橫向蝕刻，而且觸墊層102也會在該基板的其它區域之上被輕微蝕刻。於一實施例中，觸墊層102之原始厚度中不超過25%會從上面的區域105、106以及107處被移除。
如圖3A之實施例中所示，介電質堆疊120接著會被形成在基板100之上。於一實施例中，介電質堆疊120包含穿隧層122、電荷捕獲層124以及犧牲頂端層126。穿隧層122可為任何材料並且具有任何厚度，適合在外加的閘極偏壓下允許電荷載子穿隧至該電荷捕獲層之中，同時在該元件沒有受到偏壓時維持合宜的障壁以阻礙漏電流。於一實施例中，穿 隧層122為二氧化矽、氮氧化矽、或是它們的組合。穿隧層122能夠被成長或被沉積。於其中一實施例中，穿隧層122係藉由熱氧化製程來成長。舉例來說，二氧化矽層可在氧氣環境中於攝氏750度(℃)至800℃運用乾式氧化來成長。於其中一實施例中，穿隧層122係藉由基氧化製程來成長。舉例來說，二氧化矽層可運用原位水汽生成(In-Situ Steam Generation，ISSG)來成長。於另一實施例中，穿隧介電質層122係藉由化學氣相沉積或原子層沉積來沉積並且由可能包含，但是並不受限於，下面的介電質層所構成：二氧化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鋯、矽酸鉿、矽酸鋯、氮氧化鉿、氧化鉿鋯以及氧化鑭。於另一實施例中，穿隧層122係雙層介電質區，其包含：由諸如，但是並不受限於二氧化矽或氮氧化矽的材料製成的底部層；以及由諸如，但是並不受限於氮化矽、氧化鋁、氧化鉿、氧化鋯、矽酸鉿、矽酸鋯、氮氧化鉿、氧化鉿鋯以及氧化鑭的材料製成的頂端層。因此，於其中一實施例中，穿隧層122包含高K介電質部分。於一特定的實施例中，穿隧層122的厚度為18至20埃。
電荷捕獲層124可為任何材料，而且厚度大於適合儲存電荷的標稱厚度，因為電荷捕獲層124的頂端部分會在後續的處理操作期間被消耗。於一實施例中，電荷捕獲層124的厚度為105至135埃。於一實施例中，電荷捕獲層124係藉由化學氣相沉積技術所形成並且由可能包含，但是並不受限於，下面的介電質材料所構成：化學計量的氮化矽、富矽的氮化矽、氮氧化矽以及富氧的氮氧化矽。於一實施例中，電荷捕獲層124包含多層，它們係藉由調控氨(NH3)氣、氧化亞氮(N2O)以及二氯化矽烷(SiH2Cl2)的流速所創造。二氯化矽烷的流速可提高，以便創造富矽膜，例如，氮化 矽。氧化亞氮的流速可提高，以便創造富氧化物膜，例如，氮氧化矽。氨的流速可提高，以便創造富氮膜，例如，氮化矽。
於其中一實施例中，電荷捕獲層124係由下方層與上方層所構成，上方層比下方層更容易氧化。於一實施例中，下方層的氧含量大於上方層，而上方層的矽含量大於下方層。舉例來說，如圖3B中所示，電荷捕獲層124係由下方層124A與上方層124B所構成。下方層124A可能包括氮氧化矽，其含有的氧大於上方層124B；而上方層124B可能包括氮化矽或氮氧化矽，其含有的矽大於下方層124A。於一實施例中，下方層124A包括30%±5%原子百分比的氧、20%±10%原子百分比的氮以及50%±10%原子百分比的矽。於一實施例中，該上方層包括0至7%原子百分比的氧、30至57%原子百分比的氮以及43至65%原子百分比的矽。於一實施例中，上方層124B包括化學計量的Si3N4。於一實施例中，下方層124A係藉由將二氯化矽烷、氨以及氧化亞氮流入處在約750℃至850℃溫度的化學氣相沉積腔室之中來沉積。於一實施例中，下方層124A的厚度為40至50埃，而上方層124B的厚度為約70至80埃。
於圖3C中所示的另一實施例中，電荷捕獲層124係由下方層、中間層以及上方層所構成。於一實施例中，下方層124A’為富氧化物，中間層124C’為富矽，而上方層124B’為富矽及/或氮。於一實施例中，下方層124A’係由氮氧化矽所構成，中間層124C’係由氮氧化矽所構成，而上方層124B’係由氮氧化矽或Si3N4所構成。於一實施例中，下方層124A’包括30%±5%原子百分比的氧、20%±10%原子百分比的氮以及50%±10%原子百分比的矽。於一實施例中，中間層124C’包括5%±2%原子百分比的氧、 40%±10%原子百分比的氮以及55%±10%原子百分比的矽。於一實施例中，上方層124B’包括0至7%原子百分比的氧、30至57%原子百分比的氮以及43至65%原子百分比的矽。上方層124B’的厚度經過調整俾使得不超過10%的中間層124C’會在依照圖7C所述之操作期間被消耗。於一實施例中，下方層124A的厚度為40至50埃，中間層124C’的厚度為40至50埃，而上方層124B的厚度為約30埃。
再次參考圖3A，犧牲頂端層126會被地毯式的沉積在電荷捕獲層124之上。於一實施例中，犧牲頂端層126為二氧化矽。於一實施例中，犧牲頂端層126係運用化學氣相沉積技術來沉積，其運用諸如二氯化矽烷和氧化亞氮的前驅體。於一實施例中，整個介電質堆疊120會在化學氣相沉積腔室中被形成，例如，低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)腔室。於其中一實施例中，穿隧層122在LPCVD腔室中被熱成長，而電荷捕獲層124與犧牲頂端層126兩者則在LPCVD腔室中被沉積。
介電質堆疊120接著會運用標準的微影技術在該非揮發性元件區之上被圖樣化，如圖4的實施例中所示。於一實施例中，圖樣化包括利用基於氟的化學作用進行乾式蝕刻。於一實施例中，蝕刻會終止在觸墊層102上而且不會露出MOS元件區106中的基板100。於此種實施例中，觸墊層102會保護基板100的頂端表面，避免在後續的植入操作期間遭到破壞。於一替代實施例中，觸墊層102可運用習知的前置清洗化學作用(例如，經過稀釋的HF溶液)從該基板處被移除。於此種實施例中，有摻雜的通道區可能已在先前的處理操作期間(例如，在圖1A至1D中所示之深井形成期 間)被形成在該基板中。
參考圖5A的實施例，光阻層128會被形成在該基板之上並且在MOS元件區106之上被圖樣化。摻雜物會被植入該基板100之中，用以形成有摻雜的通道區130。於一實施例中，觸墊層102會保護基板100的頂端表面，避免在植入操作期間遭到破壞。該些微影技術與植入技術可以反覆進行，用以形成如圖5B中所示之有摻雜的通道區131與133。
參考圖6，光阻層128、觸墊層102以及犧牲頂端層126會被移除。光阻層128係運用任何合宜的光阻移除化學作用來移除。於一實施例中，觸墊層102和犧牲頂端層126係同步被移除。於一實施例中，該基板會曝露在標準的閘極前置清洗化學作用中，例如，稀釋的HF溶液或BOE溶液，以便移除該犧牲頂端層126與觸墊層102。如圖6中所示，特定量值的觸墊氧化物層102可能殘留在穿隧層122之邊緣底下，端視曝露在閘極前置清洗化學作用中的時間以及形成穿隧層122的方法而定。
參考圖7A的實施例，閘極介電質層132與阻隔介電質層134係同步形成。層132與134可運用適合形成MOS元件閘極介電質層的任何技術來形成。於一實施例中，層132與134可運用能夠氧化基板100和電荷捕獲層124兩者的技術來形成。於一實施例中，閘極介電質層132與阻隔介電質層134係運用基氧化技術來形成，例如，ISSG或是基於電漿的氧化，其分別會消耗基板100與電荷捕獲層124的一部分。
於一實施例中，電荷捕獲層124的厚度以及圖6中所示之閘極前置清洗操作期間的完整犧牲層126移除會經過設計，俾使得阻隔介電質層134會根據已確立之MOSFET基線製程和該閘極介電質層132同步形 成。因此，電荷捕獲層124會運用和在非整合之方案中用於形成閘極介電質層132的基線MOSFET製程中所確立之參數相同的參數整合至已確立之基線MOSFET製程之中。此外，可用以形成如圖4中所示之介電質閘極堆疊120的高溫，例如，750℃至850℃亦不會影響該非揮發性元件有摻雜通道區130中的基線摻雜物輪廓，因為穿隧層122和電荷捕獲層124係在植入該有摻雜通道區130之前先被形成，而阻隔介電質層134則與形成該閘極介電質層132同步被形成。據此，於此種實施例中，在閘極介電質層132之形成期間的通道摻雜物之任何擴散都會被考量在該基線MOSFET邏輯製程中。
於一實施例中，阻隔介電質層134可由任何材料構成並且具有任何厚度，適合維持電荷障壁以阻礙漏電流而不會顯著降低該非揮發性元件閘極堆疊的電容。於其中一實施例中，阻隔介電質層134的厚度取決於其閘極介電質層132要達成的厚度以及電荷捕獲層124之最上方部分的複合物。於圖7B與圖7C中所示的實施例中，阻隔介電質層134係藉由消耗電荷捕獲層124的上方部分來成長。於圖7B中所示的其中一實施例中，阻隔介電質層134係藉由消耗圖3B中的上方層124B的一部分來成長。於一實施例中，阻隔介電質層134消耗約25至35埃的阻隔介電質層134。於圖7C中所示的其中一實施例中，阻隔介電質層134係藉由消耗圖3C中的上方層124B的一部分來成長。於一實施例中，該上方層124B’會被完全消耗，用以提供具有均勻複合物的阻隔介電質層134。於一實施例中，在阻隔介電質層134之形成期間，上方層124B’會被完全消耗而中間層124C’之厚度不到10%會被消耗。於一實施例中，上方層124B或124B’為含有約30至 57%原子百分比的氮的氮氧化矽。於此種實施例中，阻隔介電質層134係藉由ISSG來形成，該阻隔層134可以有均勻的氮氧化矽複合物，其含有少於10%原子百分比的氮。於一實施例中，該阻隔介電質層134的厚度為約25至35埃。
於另一實施例中，閘極介電質層132及/或阻隔介電質層134可能包含多層。於圖7D中所示的實施例中，第二介電質層132B/134B會被沉積在該基板的已氧化部分132A之上以及該電荷捕獲層的已氧化部分134A之上。於一實施例中，該第二層132B/134B的介電常數大於下方的已氧化部分132A/134A。舉例來說，層132B/134B可能包括諸如，但是並不受限於下面的材料：氧化鋁、氧化鉿、氧化鋯、氮氧化鉿、氧化鉿鋯以及氧化鑭。
參考圖8，根據特定實施例，光阻層138會被形成在該基板之上，並且並圖樣化用以在LVFET區107之上形成一開口。閘極介電質層132接著會從LVFET區107處被移除。於一實施例中，閘極介電質層132係藉由曝露在稀釋的HF溶液或BOE溶液中被移除。替換閘極介電質層136接著會被形成在基板100的外露部分之上。可以運用用以在MOS記憶體元件中形成閘極介電質層的任何合宜方法，例如，包含，但是並不受限於乾式氧化或ISSG。光阻層138接著會運用任何合宜的光阻移除化學作用從該基板處被移除。
參考圖9的實施例，閘極層140接著會被沉積在該基板之上。閘極層140可以由適合在該些非揮發性記憶體元件和MOS記憶體元件的操作期間適應於偏壓的任何導體或半導體材料構成。根據一實施例，閘 極層140係藉由化學氣相沉積製程所形成並且係由有摻雜的多晶矽所構成。於另一實施例中，閘極層140係藉由物理氣相沉積所形成並且係由含有金屬的材料所構成，其可能包含，但是並不受限於：金屬氮化物、金屬碳化物、金屬矽化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷以及鎳。於其中一實施例中，閘極層140係高功函數閘極層。
參考圖10的實施例，非揮發性元件和MOS元件閘極堆疊146至149可經由適合提供實質筆直側壁且對基板100有高選擇性的任何製程來形成。根據一實施例，閘極堆疊146至149藉由微影術和蝕刻被圖樣化。於一實施例中，蝕刻為非等向性，並且運用諸如，但是並不受限於下面的氣體：四氟化碳(CF4)、O2、溴化氫(HBr)以及氯(Cl2)。於一特殊的實施例中，HVFET閘極堆疊147包括閘極層145以及閘極介電質層132。SONOS FET閘極堆疊146包括閘極層142、阻隔介電質層134、電荷捕獲層124以及穿隧層122。IO FET閘極堆疊148包括閘極層144以及閘極介電質層132。LVFET閘極堆疊149包括閘極層147以及閘極介電質層136。
MOS(舉例來說，MOSFET)記憶體元件與非揮發性(舉例來說，SONOS FET)記憶體元件的製作可運用習知的半導體處理技術形成源極區與汲極區、間隔物以及接觸區來完成。
施行方式與替代例
於另一項態樣中，本發明關於多閘極或多閘極表面記憶體元件，其包含疊置在被形成於一基板之表面上或之上的通道的二或更多個側邊之上的電荷捕獲區；並且本發明還關於製作多閘極或多閘極表面記憶體 元件的方法。多閘極元件包含平面式元件與非平面式元件。平面式多閘極元件(圖中並未顯示)通常包含雙閘極平面式元件，其中，數層第一層會被沉積，用以在一接續形成的通道底下形成一第一閘極，而且數層第二層會被沉積於其上方，用以形成一第二閘極。非平面式多閘極元件通常包含一水平或垂直通道，被形成在一基板之表面上或之上，而且三或更多個側邊被一閘極包圍。
圖11A所示的係一非平面式多閘極記憶體元件1100的其中一種實施例，其包含一被形成在一基板之第一區之上的電荷捕獲區，而且一MOS元件1101被整合形成在第二區中與其相鄰。參考圖11A，記憶體元件1100，一般稱為finFET，包含一通道1102，其係由疊置在基板1106的表面1104上方的半導體材料製成的薄膜或層所形成，用以連接該記憶體元件的源極1108與汲極1110。通道1102的三邊被形成該元件之閘極1112的鳍部圍住。閘極1112的厚度(在從源極至汲極的方向測得)決定該元件的有效通道長度。
根據本發明，圖11A的非平面式多閘極記憶體元件1100可能包含一分離電荷捕獲區。圖11B所示的係圖11A之非平面式記憶體元件之一部分的剖面圖，包含基板1106的一部分、通道1102以及閘極1112，用以圖解分離電荷捕獲區1114。閘極1112進一步包含一疊置在隆起通道1102上方的穿隧氧化物1116、一阻隔介電質1118以及一疊置在該阻隔層上方的金屬閘極層1120，用以形成該記憶體元件1100的控制閘極。於某些實施例中，一有摻雜的多晶矽可能會被沉積，取代金屬，用以提供一多晶矽閘極層。通道1102和閘極1112會直接被形成在基板1106上或是被形成在已形 成於該基板上或上方的絕緣層或介電質層1122(例如，埋置氧化物層)上。
參考圖11B，該分離電荷捕獲區1114包含：包括氮化物的至少一下方或底部電荷捕獲層1124，比較靠近該穿隧氧化物1116；以及一疊置在該底部電荷捕獲層上方的上方或頂端電荷捕獲層1126。一般來說，頂端電荷捕獲層1126包括一富矽貧氧的氮化物層並且包括分佈在多個電荷捕獲層中的大量電荷捕獲阱；而底部電荷捕獲層1124則包括一富氧的氮化物或氮氧化矽，而且相對於該頂端電荷捕獲層為富氧，以便減少其中的電荷捕獲阱的數量。富氧的意義為，底部電荷捕獲層1124中的氧的濃度從約15%至約40%，而頂端電荷捕獲層1126中的氧的濃度則少於約5%。
於其中一實施例中，阻隔介電質1118同樣包括一氧化物(例如，HTO)，用以提供ONNO結構。該通道1102與該疊置的ONNO結構會直接被形成在一矽基板1106上並且疊置一有摻雜的多晶矽閘極層1120，以便提供SONNOS結構。
於某些實施例中，例如，圖11B中所示的實施例，該分離電荷捕獲區1114進一步包含至少一薄的、中介或抗穿隧層1128，其包括介電質(例如，氧化物)，用以分開該頂端電荷捕獲層1126與該底部電荷捕獲層1124。該抗穿隧層1128顯著降低在程式化期間累積在該上方氮化物層1126之邊界處的電子電荷穿隧至該底部電荷捕獲層1124的機率，從而導致低於習知結構的漏電流。
如同上面所述實施例，該底部電荷捕獲層1124與該頂端電荷捕獲層1126中的任一者或兩者可能包括氮化矽或氮氧化矽，並且舉例來說，可藉由包含N2O/NH3以及DCS/NH3氣體混合物的CVD製程來形成，該 些氣體混合物的比例和流速經過設計，用以提供富矽且富氧的氮氧化物層。該多層電荷儲存結構中的第二氮化物層接著會被形成在該中間氧化物層上。該頂端電荷捕獲層1126之由氧、氮、及/或矽製成的化學計量複合物不同於該底部電荷捕獲層1124之由氧、氮、及/或矽製成的化學計量複合物，並且同樣可藉由使用包含DCS/NH3以及N2O/NH3氣體混合物之製程氣體的CVD製程來形成或沉積，該些氣體混合物的比例和流速經過設計，用以提供富矽貧氧的頂端氮化物層。
於包含包括氧化物之中介或抗穿隧層1128的實施例中，該抗穿隧層可藉由該底部氮氧化物層之氧化來形成，利用基氧化形成至選定的深度。舉例來說，基氧化可以利用單晶圓治具在1000至1100℃的溫度實施，或者，利用批次反應器治具在800至900℃的溫度實施。H2氣體與O2氣體之混合物可在300至500托的壓力運用於批次製程，或是在10至15托的壓力使用單氣相治具，使用單晶圓治具的持續時間為1至2分鐘，或者，使用批次製程的持續時間為30分鐘至1小時。
最後，於包含包括氧化物之阻隔介電質1118的實施例中，該氧化物可以藉由任何合宜的手段來形成或沉積。於其中一實施例中，阻隔介電質1118的氧化物為在HTO CVD製程中所沉積的高溫氧化物。或者，該阻隔介電質1118或阻隔氧化物層亦可被熱成長；然而，應該明白的係，於此實施例中，該頂端氮化物厚度可能會調整或提高，因為該頂端氮化物的一部分會在熱成長該阻隔氧化物層的製程期間被有效地消耗或氧化。第三種作法係使用基氧化來氧化該頂端氮化物層至選定的深度。
底部電荷捕獲層1124的合宜厚度可能從約30Å至約80Å(允 許特定變異量，舉例來說，±10Å)，其中約5至20Å可能被基氧化消耗，用以形成該抗穿隧層1128。頂端電荷捕獲層1126的合宜厚度可能為至少30Å。於特定的實施例中，該頂端電荷捕獲層1126可能形成厚達130Å，其中的30至70Å可能被基氧化消耗，用以形成該阻隔介電質1118。於某些實施例中，底部電荷捕獲層1124和頂端電荷捕獲層1126之間的厚度比約1：1，不過，亦可採用其它比例。
於其它實施例中，該頂端電荷捕獲層1126與該阻隔介電質1118中的任一者或兩者可能包括高K介電質。合宜的高K介電質包含基於鉿的材料(例如，HfSiON、HfSiO、或是HfO)、基於鋯的材料(例如，ZrSiON、ZrSiO、或是ZrO)以及基於釔的材料(例如，Y2O3)。
於圖11A中所示的實施例中，MOS元件1101同樣係finFET，並且包含一通道1103，其係由疊置在基板1106的表面1104上方的半導體材料製成的薄膜或層所形成，用以連接該MOS元件的源極1105與汲極1107。通道1103的三邊同樣被構成該元件之閘極的鳍部圍住。然而，該MOS元件1101可能還包含一平面式元件，如圖11C中所示，藉由上面有關圖1A至10所述的任何方法或實施例被形成在該基板的該表面中或該表面上。舉例來說，於其中一實施例中，該MOS元件1101係一FET，包含一閘極1130和閘極介電質層1132，疊置於深井1136之中有摻雜的通道區1134的上方，其被形成在該基板的第二區1138之中並且藉由隔離區1142(例如，淺溝槽隔離區)和第一區1140之中的記憶體元件1100分開。於特定的實施例中，形成該MOS元件1101包括實施熱氧化，用以在熱再氧化該阻隔層1118時，同步形成該MOS元件的閘極介電質層1132。於其中一特殊的實施例中，該 方法可能進一步包括實施如上面所述的氮化製程，以便同步氮化該閘極介電質層1132與該阻隔層1118。
圖12所示的係根據本發明特殊實施例在與邏輯MOS元件整合之非揮發性電荷捕獲記憶體元件的製程中所運用之特殊模組序列的流程圖。參考圖12，該方法從在一基板的第一區或MOS區之上形成MOS元件的觸墊介電質層開始(模組1202)。觸墊介電質層可藉由任何習知技術被沉積或被成長於其上，例如，但是並不受限於，在800℃至900℃的溫度，以乾式氧化技術進行熱成長至約100Å的厚度。為在和MOS元件相同的基板上包含非平面式多閘極非揮發性記憶體元件，一由半導體材料製成的薄膜會於第二記憶體元件區中被形成在該基板的表面上方，並且被圖樣化用以形成一連接該記憶體元件之源極與汲極的通道(模組1204)。該由半導體材料製成的薄膜可能係藉由任何習知技術(例如，但是並不受限於，在LPCVD腔室中進行磊晶沉積)所沉積之包含，但是不受限於下面材料的單晶：矽、鍺、矽-鍺、或是III-V化合物半導體材料。
該非揮發性記憶體元件之已圖樣化介電質堆疊係被形成在該第二記憶體元件區上方，並且被圖樣化用以移除該介電質堆疊中沒有疊置在該通道上方的部分(模組1206)。該介電質堆疊通常包含一穿隧層、一電荷捕獲層以及一疊置在該電荷捕獲層上方的犧牲頂端層。該介電質堆疊的個別層可能包含氧化矽、氮化矽以及具有氧、氮及/或矽之各種化學計量複合物的氮化矽，並且可以藉由任何習知技術來沉積或成長，例如，但是並不受限於，如上面所述的熱成長氧化製程、基氧化製程以及CVD製程。
接著，於某些實施例中，該犧牲層會從該介電質堆疊之頂端 處被移除，而該觸墊介電質層會同步從該基板之第一區處被移除(模組1208)，並且一閘極介電質層會被形成在該基板的第一區之上，而一阻隔介電質層會同步被形成在該電荷捕獲層之上(模組1210)。一般來說，該犧牲層與觸墊層會藉由讓該基板曝露於標準閘極前置清洗化學作用中而被移除，例如，利用稀釋的HF溶液或BOE溶液加以移除。該閘極介電質層與該阻隔介電質層可運用能夠氧化基板與電荷捕獲層兩者的技術來形成。於其中一實施例中，該閘極介電質層與該阻隔介電質層係運用基氧化技術來形成，例如，ISSG或是基於電漿的氧化，其分別會消耗基板與電荷捕獲層的一部分。
於圖13A與13B中所示的另一實施例中，該記憶體元件可能包含一奈米線通道，由疊置在基板的一表面上方的半導體材料製成的薄膜所形成，用以連接該記憶體元件的源極與汲極。奈米線通道的意義為形成在由結晶矽材料製成的薄帶之中的導體通道，最大剖面維度為約10奈米(nm)或更小，且更佳的係，小於約6nm。視情況，該通道會被形成相對於該通道之長軸具有<100>的表面結晶定向。
參考圖13A，記憶體元件1300包含一水平奈米線通道1302，由位於基板1306的一表面上或是疊置在基板1306的一表面上方的半導體材料製成的薄膜或層所形成，並且連接該記憶體元件的源極1308與汲極1310。於圖中所示的實施例中，該元件具有環繞式閘極(Gate-All-Around，GAA)結構，其中，該奈米線通道1302的所有側邊都被該元件之閘極1312圍住。閘極1312的厚度(在從源極至汲極的方向測得)決定該元件的有效通道長度。
根據本發明，圖13A的非平面式多閘極記憶體元件1300可 能包含一分離電荷捕獲區。圖13B所示的係圖13A之非平面式記憶體元件之一部分的剖面圖，包含基板1306的一部分、奈米線通道1302以及閘極1312，用以圖解分離電荷捕獲區。參考圖13B，閘極1312包含一疊置在奈米線通道1302上方的穿隧氧化物1314、一分離電荷捕獲區、一阻隔介電質1316以及一疊置在該阻隔層上方的閘極層1318，用以形成該記憶體元件1300的控制閘極。該閘極層1318可能包括金屬或是有摻雜的多晶矽。該分離電荷捕獲區包含：包括氮化物的至少一內電荷捕獲層1320，比較靠近該穿隧氧化物1314；以及一疊置在該內電荷捕獲層上方的外電荷捕獲層1322。一般來說，外電荷捕獲層1322包括一富矽貧氧的氮化物層並且包括分佈在多個電荷捕獲層中的大量電荷捕獲阱；而內電荷捕獲層1320則包括一富氧的氮化物或氮氧化矽，而且相對於該外電荷捕獲層為富氧，以便減少其中的電荷捕獲阱的數量。
於某些實施例中，例如圖中所示的實施例，該分離電荷捕獲區進一步包含至少一薄的、中間或抗穿隧層1324，其包括介電質(例如，氧化物)，用以分開外電荷捕獲層1322與內電荷捕獲層1320。該抗穿隧層1324顯著降低在程式化期間累積在該外電荷捕獲層1322之邊界處的電子電荷穿隧至該內電荷捕獲層1320的機率，從而導致較低的漏電流。
如同上面所述實施例，該內電荷捕獲層1320與該外電荷捕獲層1322中的任一者或兩者可能包括氮化矽或氮氧化矽，並且舉例來說，可藉由包含N2O/NH3以及DCS/NH3氣體混合物的CVD製程來形成，該些氣體混合物的比例和流速經過設計，用以提供富矽且富氧的氮氧化物層。該多層電荷儲存結構中的第二氮化物層接著會被形成在該中間氧化物層上。 該外電荷捕獲層1322之由氧、氮、及/或矽製成的化學計量複合物不同於該內電荷捕獲層1320之由氧、氮、及/或矽製成的化學計量複合物，並且同樣可藉由使用包含DCS/NH3以及N2O/NH3氣體混合物之製程氣體的CVD製程來形成或沉積，該些氣體混合物的比例和流速經過設計，用以提供富矽貧氧的頂端氮化物層。
於包含包括氧化物之中間或抗穿隧層1324的實施例中，該抗穿隧層可藉由該內電荷捕獲層1320之氧化來形成，利用基氧化形成至選定的深度。舉例來說，基氧化可以利用單晶圓治具在1000至1100℃的溫度實施，或者，利用批次反應器治具在800至900℃的溫度實施。H2氣體與O2氣體之混合物可在300至500托的壓力運用於批次製程，或是在10至15托的壓力使用單氣相治具，使用單晶圓治具的持續時間為1至2分鐘，或者，使用批次製程的持續時間為30分鐘至1小時。
最後，於包含包括氧化物之阻隔介電質1316的實施例中，該氧化物可以藉由任何合宜的手段來形成或沉積。於其中一實施例中，阻隔介電質1316的氧化物為在HTO CVD製程中所沉積的高溫氧化物。或者，該阻隔介電質1316或阻隔氧化物層亦可被熱成長；然而，應該明白的係，於此實施例中，該外電荷捕獲層1322的厚度可能需要調整或提高，因為該頂端氮化物的一部分會在熱成長該阻隔氧化物層的製程期間被有效地消耗或氧化。
內電荷捕獲層1320的合宜厚度可能從約30Å至約80Å(允許特定變異量，舉例來說，±10Å)，其中約5至20Å可能被基氧化消耗，用以形成該抗穿隧層1324。外電荷捕獲層1322的合宜厚度可能為至少30Å。於 特定的實施例中，該外電荷捕獲層1322可能形成厚達130Å，其中的30至70Å可能被基氧化消耗，用以形成該阻隔介電質1316。於某些實施例中，內電荷捕獲層1320和外電荷捕獲層1322之間的厚度比約1：1，不過，亦可採用其它比例。
於其它實施例中，該外電荷捕獲層1322與該阻隔介電質1316中的任一者或兩者可能包括高K介電質。合宜的高K介電質包含基於鉿的材料(例如，HfSiON、HfSiO、或是HfO)、基於鋯的材料(例如，ZrSiON、ZrSiO、或是ZrO)以及基於釔的材料(例如，Y2O3)。
圖13C所示的係由圖13A之多個非平面式多閘極元件1300組成之垂直串的剖面圖，其被排列在一位元可變成本(Bit-Cost Scalable)或稱為BiCS架構1326之中。該架構1326係由多個非平面式多閘極元件1300組成之垂直串或堆疊所構成，其中，每一個元件或胞體皆包含一通道1302，該通道疊置在基板1306的上方並且連接該記憶體元件的源極與汲極(此圖中並未顯示)；而且每一個元件或胞體皆具有環繞式閘極(GAA)結構，其中，該奈米線通道1302的所有側邊都被閘極1312圍住。相較於簡單的層堆疊，該BiCS架構減少關鍵微影步驟的數量，從而導致每個記憶體位元的成本下降。
於另一實施例中，該記憶體元件係或者包含非平面式元件，包括被形成在半導體材料中的垂直奈米線通道或是由半導體材料所形成的垂直奈米線通道，其突出在基板上數個導體層、半導體層之上或是從基板上數個導體層、半導體層處突出。於圖14A中剖視圖所示之此實施例的其中一種版本中，記憶體元件1400包括一垂直奈米線通道1402，形成在半導 體材料製成的圓柱中，用以連接該元件的源極1404與汲極1406。通道1402被一穿隧氧化物1408、一電荷捕獲區1410、一阻隔層1412以及一疊置在該阻隔層上方的閘極層1414包圍，用以形成該記憶體元件1400的控制閘極。該通道1402可能包含一位於由半導體材料製成之實質實心圓柱之外層中的環狀區，或者可能包含一被形成在由介電質填充材料製成之圓柱上方的環狀層。如同上面所述之水平奈米線，通道1402可能包括多晶矽或再結晶多晶矽，用以形成單晶通道。視情況，當通道1402包含結晶矽時，該通道會被形成相對於該通道之長軸具有<100>的表面結晶定向。
於某些實施例中，例如圖14B中所示的實施例，電荷捕獲區1410可能係一分離電荷捕獲區，包含：至少一第一或內電荷捕獲層1416，最靠近穿隧氧化物1408；以及一第二或外電荷捕獲層1418。視情況，該第一與第二電荷捕獲層會被一中介氧化物或是抗穿隧層1420分開。
如同上面所述實施例，該第一電荷捕獲層1416與該第二電荷捕獲層1418中的任一者或兩者可能包括氮化矽或氮氧化矽，並且舉例來說，可藉由包含N2O/NH3以及DCS/NH3氣體混合物的CVD製程來形成，該些氣體混合物的比例和流速經過設計，用以提供富矽且富氧的氮氧化物層。
最後，該第二電荷捕獲層1418與該阻隔層1412中的任一者或兩者可能包括高K介電質，例如，HfSiON、HfSiO、HfO、ZrSiON、ZrSiO、ZrO、或是Y2O3。
第一電荷捕獲層1416的合宜厚度可能從約30Å至約80Å(允許特定變異量，舉例來說，±10Å)，其中約5至20Å可能被基氧化消耗，用以形成該抗穿隧層1420。第二電荷捕獲層1418的合宜厚度可能為至少 30Å，而阻隔介電質1412的合宜厚度可能約30至70Å。
圖14A的記憶體元件1400可利用閘極優先(gate first)或閘極最後(gate last)之規劃來製造。圖15A至15F所示的係用以製作圖14A之非平面式多閘極元件的閘極優先之規劃。圖16A至16F所示的係用以製作圖14A之非平面式多閘極元件的閘極最後之規劃。
參考圖15A，在閘極優先之規劃中，第一或下方介電質層1502(例如，阻隔氧化物)會被形成在基板1506中的第一、有摻雜的擴散區1504(例如，源極或汲極)上方。一閘極層1508會被沉積在該第一介電質層1502上方，用以形成該元件的控制閘極，而第二或上方介電質層1510則被形成在其上方。如同上面所述實施例，該第一介電質層1502和第二介電質層1510可藉由CVD、基氧化來沉積，或者，可藉由氧化下方層或基板的一部分來形成。該閘極層1508可能包括藉由CVD所沉積的金屬或是有摻雜的多晶矽。一般來說，閘極層1508的厚度為約40至50Å，而該第一介電質層1502和第二介電質層1510的厚度為約20至80Å。
參考圖15B，第一開口1512會被蝕穿該疊置閘極層1508以及該第一介電質層1502和第二介電質層1510，抵達基板1506中的擴散區1504。接著，由穿隧氧化物1514、電荷捕獲區1516以及阻隔介電質1518組成的各層會依序被沉積在該開口中和上方介電質層1510的表面中，平坦化以產生圖15C中所示的中介結構。
圖中雖然並未顯示；不過，應該瞭解的係，如同上面所述實施例中，電荷捕獲區1516可能包含一分離電荷捕獲區，包括：至少一下方或底部電荷捕獲層，比較靠近該穿隧氧化物1514；以及一疊置在該底部電 荷捕獲層上方的上方或頂端電荷捕獲層。一般來說，該頂端電荷捕獲層包括一富矽貧氧的氮化物層並且包括分佈在多個電荷捕獲層中的大量電荷捕獲阱；而該底部電荷捕獲層則包括一富氧的氮化物或氮氧化矽，而且相對於該頂端電荷捕獲層為富氧，以便減少其中的電荷捕獲阱的數量。於某些實施例中，該分離電荷捕獲區1516進一步包含至少一薄的、中介或抗穿隧層，其包括介電質(例如，氧化物)，用以分開該頂端電荷捕獲層與該底部電荷捕獲層。
接著，一第二或通道開口1520會被非等向蝕穿穿隧氧化物1514、電荷捕獲區1516以及阻隔介電質1518，圖15D。參考圖15E，半導體材料1522會被沉積在該通道開口之中，用以於其中形成一垂直通道1524。垂直通道1524可能包含一位於由半導體材料製成之實質實心圓柱之外層中的環狀區，或者，如圖15E中所示，可能包含一由半導體材料1522製成的分開層，包圍介電質填充材料製成之圓柱1526。
參考圖15F，上方介電質層1510的表面會被平坦化，而且一半導體材料層1528(其包含形成於其中的第二、有摻雜的擴散區1530，例如，源極或汲極)會被沉積在該上方介電質層上方，用以形成圖中所示的元件。
參考圖16A，於閘極最後之方案中，一介電質層1602(例如，氧化物)會被形成在基板1606之表面上的一犧牲層1604的上方，一開口會被蝕穿該些介電質層與犧牲層，而且一垂直通道1608會被形成在該開口之中。如同上面所述實施例，垂直通道1608可能包含一位於由半導體材料(例如，多晶矽或單晶矽)製成之實質實心圓柱1610之外層中的環狀區，或者， 可能包含一由半導體材料製成的分開層，包圍介電質填充材料製成之圓柱(圖中並未顯示)。介電質層1602可能包括任何合宜的介電質材料，例如，氧化矽，其能夠電隔離該記憶體元件1400中後續形成的閘極層和疊置電氣作用層或是另一記憶體元件。該犧牲層1604可能包括能夠以相對於該介電質層1602、基板1606以及垂直通道1608之材料有高選擇性之方式被蝕刻或被移除的任何合宜材料。
參考圖16B，一第二開口1612會被蝕穿該已被蝕穿的介電質層1602與犧牲層1604，抵達基板1606，而且該犧牲層1604會被蝕刻或是被移除。該犧牲層1604可能包括能夠以相對於該介電質層1602、基板1606以及垂直通道1608之材料有高選擇性之方式被蝕刻或是被移除的任何合宜材料。於其中一實施例中，該犧牲層1604包括能夠被緩衝氧化物蝕刻(BOE蝕刻)移除的二氧化矽。
參考圖16C與16D，由穿隧氧化物1614、電荷捕獲區1616以及阻隔介電質1618組成的各層會依序被沉積在該開口中和介電質層1602的表面中，平坦化以產生圖16C中所示的中介結構。於某些實施例中，例如圖16D中所示的實施例，電荷捕獲區1616可能係一分離電荷捕獲區，包含：至少一第一或內電荷捕獲層1616a，最靠近穿隧氧化物1614；以及一第二或外電荷捕獲層1616b。視情況，該第一與第二電荷捕獲層會被一中介氧化物或是抗穿隧層1620分開。
接著，一閘極層1622會被沉積至該第二開口1612之中以及該上方介電質層1602的表面，平坦化以產生圖16E中所示的中介結構。如同上面所述實施例，該閘極層1622可能包括經沉積的金屬或是有摻雜的多 晶矽。最後，一開口1624會被蝕穿該閘極層1622，用以形成多個個別的記憶體元件1626的控制閘極。
在前面的詳細說明中，本文已經針對整合非揮發性記憶體元件和MOS記憶體元件來說明本發明的各種實施例。於一實施例中，非揮發性元件的介電質閘極堆疊會被整合入MOS記憶體製程流之中，不會影響用以形成該些MOS元件通道摻雜物和閘極介電質層的基線製程。應該明白的係，本發明的實施例並未受此限制。然而，顯見的係，可以對本發明進行各種修正與改變，其並不會脫離隨附申請專利範圍中所提出之本發明的更廣泛精神與範疇。據此，說明書與圖式應被視為解釋性，而沒有限制意義。
1202-1210‧‧‧步驟

Claims (20)

  1. 一種方法，包括：在基板的第一區之上形成MOS元件的觸墊介電質層；以由半導體材料製成的薄膜形成非揮發性記憶體元件的通道，疊置在該基板之第二區之上的表面上方，該通道連接該記憶體元件的源極與汲極；形成非揮發性記憶體元件的已圖樣化介電質堆疊，疊置在該第二區之上的該通道上方，該已圖樣化介電質堆疊包括穿隧層、電荷捕獲層以及犧牲頂端層；同步從該基板之該第二區處移除該犧牲頂端層並且從該基板之該第一區處移除該觸墊介電質層；以及同步在該基板之該第一區之上形成一閘極介電質層並且在該電荷捕獲層之上形成一阻隔介電質層。
  2. 根據申請專利範圍第1項的方法，其中，該電荷捕獲層包括多個電荷捕獲層，其包含：包括氮化物的下方電荷捕獲層，其比較靠近該穿隧氧化物；以及上方電荷捕獲層，其相對於該下方電荷捕獲層為貧氧並且包括分佈在多個電荷捕獲層中的大量電荷捕獲阱。
  3. 根據申請專利範圍第2項的方法，其中，該閘極介電質層包括高K閘極介電質。
  4. 根據申請專利範圍第3項的方法，進一步包括在該高K閘極介電質上方形成金屬閘極層。
  5. 根據申請專利範圍第3項的方法，其中，該電荷捕獲層進一步包括中間氧化物層，用以分開該上方電荷捕獲層與該下方電荷捕獲層，且其中， 該閘極介電質層包括高K閘極介電質。
  6. 根據申請專利範圍第5項的方法，進一步包括在該高K閘極介電質上方形成金屬閘極層。
  7. 根據申請專利範圍第1項的方法，其中，形成該通道包括以相對於該通道之長軸具有<100>表面結晶定向的矽來形成該通道。
  8. 根據申請專利範圍第1項的方法，其中，形成非揮發性記憶體元件的該已圖樣化介電質堆疊疊置在該通道上方包括於該通道之複數個表面上方形成該已圖樣化介電質堆疊。
  9. 一種方法，包括：在基板的表面之上形成閘極層堆疊，包含被至少一介電質層分開的至少兩個閘極層；在該閘極層堆疊的第一區中形成非揮發性記憶體元件，包括：形成第一開口，從該閘極層堆疊之頂端表面延伸至該閘極層堆疊的下方表面；在該第一開口的側壁上形成電荷捕獲層；以及在該電荷捕獲層的內側側壁上形成由半導體材料製成的薄層，並且實質上以介電質材料來填充該第一開口，該介電質材料與該閘極層堆疊藉由半導體材料製成的該薄層與該電荷捕獲層被分開；以及在該閘極層堆疊的第二區中形成MOS元件。
  10. 根據申請專利範圍第9項的方法，其中，形成該MOS元件包括：形成第二開口，從該閘極層堆疊之頂端表面延伸至該閘極層堆疊的下方表面； 在該第二開口的側壁上形成閘極介電質層；以及在該閘極介電質層的內側側壁上形成由半導體材料製成的薄層，並且實質上以介電質材料來填充該第一開口，該介電質材料與該閘極層堆疊藉由半導體材料製成的該薄層與該閘極介電質被分開。
  11. 根據申請專利範圍第10項的方法，其中，該電荷捕獲層包括多個電荷捕獲層，其包含：包括氮化物的下方電荷捕獲層，其比較靠近該穿隧氧化物；以及上方電荷捕獲層，其相對於該下方電荷捕獲層為貧氧並且包括分佈在多個電荷捕獲層中的大量電荷捕獲阱。
  12. 根據申請專利範圍第11項的方法，進一步包括退火該些多個電荷捕獲層的接面。
  13. 根據申請專利範圍第11項的方法，其中，該閘極介電質包括高K閘極介電質。
  14. 根據申請專利範圍第13項的方法，其中，該些閘極層包括金屬閘極層。
  15. 根據申請專利範圍第14項的方法，其中，該電荷捕獲層進一步包括中間氧化物層，用以分開該上方電荷捕獲層與該下方電荷捕獲層。
  16. 根據申請專利範圍第15項的方法，進一步包括退火該些多個電荷捕獲層的接面。
  17. 根據申請專利範圍第14項的方法，其中，該電荷捕獲層進一步包括中間氧化物層，用以分開該上方電荷捕獲層與該下方電荷捕獲層。
  18. 一種方法，包括：在基板的表面之上形成介電質層堆疊，包含被至少一犧牲層分開的至 少兩個介電質層；在該介電質層堆疊的第一區中形成非揮發性記憶體元件，包括：在該介電質層堆疊中形成第一開口與第二開口，從該介電質層堆疊之頂端表面延伸至該介電質層堆疊的下方表面；在該第一開口的側壁上形成由半導體材料製成的薄層；在該第二開口的側壁上形成電荷捕獲層，並且在該電荷捕獲層的內側側壁上形成由導體材料製成的閘極層；以及在該介電質層堆疊的第二區中形成MOS元件。
  19. 根據申請專利範圍第18項的方法，於其中形成MOS元件，包括：在該介電質層堆疊中形成第三開口與第四開口，從該介電質層堆疊之頂端表面延伸至該介電質層堆疊的下方表面；在該第三開口的側壁上形成由半導體材料製成的薄層；在該第四開口的側壁上形成閘極介電質，並且在該閘極介電質的內側側壁上形成由導體材料製成的閘極層。
  20. 根據申請專利範圍第19項的方法，其中，該電荷捕獲層包括多個電荷捕獲層，其包含：包括氮化物的下方電荷捕獲層，其比較靠近該穿隧氧化物；以及上方電荷捕獲層，其相對於該下方電荷捕獲層為貧氧並且包括分佈在多個電荷捕獲層中的大量電荷捕獲阱。
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