TWI581432B - 包含具有分離的氮化物記憶體層的ｓｏｎｏｓ堆疊的記憶體元件及相關的製造製程 - Google Patents

包含具有分離的氮化物記憶體層的ｓｏｎｏｓ堆疊的記憶體元件及相關的製造製程 Download PDF

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TWI581432B
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賽普拉斯半導體公司
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Description

包含具有分離的氮化物記憶體層的SONOS堆疊的記憶體元件及相關的製造製程
本發明的實施例和半導體元件的領域有關。
相關申請案之交叉參考
本申請案係2010年4月26日提申之共同待審美國申請案序號第12/767,105號的部分接續案，該案在35 U.S.C.119(e)的規範下主張2009年4月24日提申之美國臨時專利申請案序號第61/172,324號的優先權權利。本文以引用的方式將兩案併入。
非揮發性半導體記憶體，例如，分離閘極快閃記憶體，有時候使用堆疊式漂浮閘極結構，其中，電子會藉由偏壓一控制閘極並且將其上形成記憶體胞的基板的主體區接地而被誘發至要被程式化之記憶體胞的漂浮閘極之中。
氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)堆疊可作為電荷儲存層，如同在矽-氧化物-氮化物-氧化物-矽(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)電晶體中；或者作為漂浮閘極和控制閘極之間的隔離層，如同在分離閘極快閃記憶體中。
圖1所示的係具有SONOS閘極堆疊或結構102的半導體元 件100的結構的部分剖面圖。結構100包含習知的ONO堆疊104，形成在矽基板108的表面106上方。元件100通常進一步包含一或更多個擴散區110，例如，源極與汲極區，它們會對準該閘極堆疊並且藉由通道區112被分開。SONOS結構102包含多晶矽閘極層114，形成在ONO堆疊104之上並且接觸該ONO堆疊104。多晶閘極114藉由ONO堆疊104與基板108分開或電隔離。ONO堆疊104通常包含：一下方(穿隧)氧化物層116；一氮化物或氮氧化物層118，充當元件100的電荷儲存層或記憶體層；以及一頂端氧化物層120，疊置在該氮化物或氮氧化物層118上方。
此種習知SONOS結構102的其中一項問題係氮化物或氮氧化物層118之不良的資料保留能力，這會因為漏電流穿過該層的關係而限制元件100壽命及/或限制元件100在數種應用中的使用。習知SONOS結構102的另一項問題係層118的化學計量在該層之厚度中並不均勻。明確地說，層118在習知技術中係利用單一製程氣體混合物以及固定或恆定的處理條件於單一步驟中被形成或被沉積，試圖提供在該相對為厚的層的厚度中具有高氮濃度與高氧濃度的均質層。然而，這卻可能導致氮濃度、氧濃度以及矽濃度在整個習知層118中會不相同。結果，電荷儲存特性會受到負面的影響，尤其是利用ONO堆疊104所製成之記憶體元件100的程式化與抹除速度以及資料保留能力。
圖2至5所示的係習知SONOS結構(例如，圖1中所示的結構)中的電荷保留與遷移。多個電荷捕獲阱分佈在氮化物層118中。在理想的化學計量條件下之捕獲阱的分佈係均勻的(圖2)；但是一般來說，分佈情形並不會如此理想均勻。當實施抹除時(圖3)，電洞朝阻隔氧化物120遷移。 電子電荷會在程式化(圖4)之後累積於層邊界處。此被儲存電荷的分佈會因為氮化物邊界處之穿隧的關係而導致嚴重的洩漏，舉例來說，由圖5能量圖中所示過程引起，其中，被儲存電荷會在捕獲狀態(舉例來說，ETA、ETD)之間轉變而導致洩漏。
因此，一直以來都需要一種呈現改善的資料保留能力和改善的化學計量的記憶體元件。
電荷儲存電路可以由包含具有不同濃度之氧、氮、及/或矽的多個氮化物層的多個電荷儲存層來形成。該些氮化物層可能包含至少一頂端氮化物層以及一底部氮化物層。至少該底部氮化物層可能包括氮氧化矽(舉例來說，SixOyNx)。該些層的化學計量複合物可能經過設計或選擇，俾使得該下方或底部氮化物具有高的氧含量與矽含量；而該頂端氮化物層則具有高的矽濃度與高的氮濃度以及低的氧濃度，用以產生富矽氮化物或氮氧化物。富矽且富氧的底部氮化物層會降低被儲存電荷損失，但不會損及元件速度或程式化電壓與抹除電壓之間的初始(壽命的起點)差異。富矽、貧氧的頂端氮化物層會在該結構運用在記憶體元件中時提高程式化電壓與抹除電壓之間的差異，從而改善元件速度、提高資料保留能力以及延長元件的操作壽命。
然而，此結構在電荷保留能力方面仍有缺點。所以，一中間氧化物層可能被形成在該兩個氮化物層之間，形成一分離電荷捕獲區，其包括藉由一相對薄的氧化物層分開的兩個氮化物層。於其中一實施例中，該兩個氮化物層有約略相等的厚度。每一個氮化物層可能為至少30Å。該 中間氧化物層可能為至少5Å。其還會設計針對製程變異的特定公差，舉例來說，±2Å。一般來說，該中間氧化物層相對於該兩個氮化物層為薄，其中，「相對…為薄」的意義為至少有約.75：1的比例。其中一個氮化物層(該底部層)可能比較靠近基板，而且相對於另一個(上方)氮化物層為富氧。
用於製造此半導體元件的其中一種製程包含：在矽基板上形成第一氧化物層；於該第一氧化物層上形成第一氮化物層；對該第一氮化物層施加基氧化，用以形成第二氧化物層；以及於該第二氧化物層上形成第二氮化物層。該第一氮化物層會藉由改變製程參數而被製成相對於該第二氮化物層為富氧。舉例來說，每一個氮化物層可以利用低壓CVD製程來形成，使用矽源、氮源以及含氧的氣體。利用適當的製程參數，底部氮氧化物層可被形成為富矽且富氧，而頂端氮化物層可被形成為富矽、富氮、但是貧氧。於其中一實施例中，該第一(下方)氮化物層會被形成為厚度介於35Å與50Å之間，被氧化至深度介於5Å與20Å之間以便形成中間氧化物層，並且接著該第二氮化物層會被形成在該中間氧化物層上方而具有厚度介於30Å與60Å之間。矽基板上的第一(穿隧)氧化物層可能被形成為厚度約15至20Å。再次地，其會設計針對製程變異的特定公差，舉例來說，±2Å。
一第三氧化物層可能被形成在該第二氮化物層的上方，厚度為約40至50Å，而且一多晶矽或金屬閘極層可能被形成在該第三氧化物層的上方。
100‧‧‧半導體元件/結構
102‧‧‧SONOS閘極堆疊/結構
104‧‧‧ONO堆疊
106‧‧‧表面
108‧‧‧基板
110‧‧‧擴散區
112‧‧‧通道區
114‧‧‧多晶矽閘極層
116‧‧‧下方(穿隧)氧化物層
118‧‧‧氮化物或氮氧化物層
120‧‧‧頂端氧化物層
800‧‧‧半導體記憶體元件
802‧‧‧SONNOS閘極堆疊
804‧‧‧ONNO結構
818‧‧‧頂端氮化物層
819‧‧‧底部氮化物層
1500‧‧‧半導體記憶體元件
1502‧‧‧SONONOS堆疊
1504‧‧‧ONONO結構
1518‧‧‧含氮化物的層
1519‧‧‧含氮化物的層
1521‧‧‧中介氧化物層
1600‧‧‧非平面式多閘極記憶體元件
1602‧‧‧通道
1604‧‧‧表面
1606‧‧‧基板
1608‧‧‧源極
1610‧‧‧汲極
1612‧‧‧閘極
1614‧‧‧分離電荷捕獲區
1616‧‧‧穿隧氧化物
1618‧‧‧阻隔介電質
1620‧‧‧有摻雜的多晶矽閘極層
1622‧‧‧絕緣/介電質層
1624‧‧‧電荷捕獲層/氮化物層
1626‧‧‧電荷捕獲層/氮化物層
1628‧‧‧抗穿隧層
1700‧‧‧記憶體元件
1702‧‧‧水平奈米線通道
1706‧‧‧基板
1708‧‧‧源極
1710‧‧‧汲極
1712‧‧‧閘極
1714‧‧‧穿隧氧化物
1716‧‧‧阻隔介電質
1718‧‧‧閘極層
1720‧‧‧內電荷捕獲層
1722‧‧‧外電荷捕獲層
1724‧‧‧抗穿隧層
1800‧‧‧記憶體元件
1802‧‧‧垂直奈米線通道
1804‧‧‧源極
1806‧‧‧汲極
1808‧‧‧穿隧氧化物
1810‧‧‧電荷捕獲區
1812‧‧‧阻隔層
1814‧‧‧閘極層
1816‧‧‧第一(內)電荷捕獲層
1818‧‧‧第二(外)電荷捕獲層
1820‧‧‧抗穿隧層
1902‧‧‧第一(下方)介電質層
1904‧‧‧擴散區
1906‧‧‧基板
1908‧‧‧閘極層
1910‧‧‧第二(上方)介電質層
1912‧‧‧第一開口
1914‧‧‧穿隧氧化物
1916‧‧‧電荷捕獲區
1918‧‧‧阻隔介電質
1920‧‧‧通道開口
1922‧‧‧半導體材料
1924‧‧‧垂直通道
1926‧‧‧介電質填充材料製成之圓柱
1928‧‧‧半導體材料層
1930‧‧‧擴散區
2002‧‧‧介電質層
2004‧‧‧犧牲層
2006‧‧‧基板
2008‧‧‧垂直通道
2010‧‧‧半導體材料製成之圓柱
2012‧‧‧第二開口
2014‧‧‧穿隧氧化物
2016‧‧‧電荷捕獲區
2016a‧‧‧電荷捕獲層
2016b‧‧‧電荷捕獲層
2018‧‧‧阻隔介電質
2020‧‧‧抗穿隧層
2022‧‧‧閘極層
2024‧‧‧開口
2026‧‧‧記憶體元件
ETA‧‧‧捕獲狀態
ETD‧‧‧捕獲狀態
閱讀後面的詳細說明時，配合附圖和下面提供之隨附的申請專利範圍便會明白本發明之結構與方法的前述與各種其它特點和優點，其 中：圖1所示的係習知SONOS結構的剖面圖。
圖2至4所示的係習知SONOS結構(例如，圖1中所示的結構)中的電荷保留與遷移。
圖5所示的係習知SONOS結構的能帶圖，其中，被儲存電荷會在捕獲狀態(舉例來說，ETA、ETD)之間轉變而導致洩漏。
圖6所示的係SONNOS結構的剖面圖。
圖7至9所示的係SONNOS結構(例如，圖6中所示的結構)中的電荷保留與遷移。
圖10所示的係SONNOS結構的能帶圖，其中，被儲存電荷會在捕獲狀態(舉例來說，ETA、ETD)之間轉變而導致洩漏。
圖11所示的係SONONOS結構的剖面圖。
圖12至14所示的係SONONOS結構(例如，圖11中所示的結構)中的電荷保留與遷移。
圖15所示的係SONONOS結構的能帶圖，其中，被儲存電荷會在捕獲狀態(舉例來說，ETA、ETD)之間轉變而導致洩漏。
圖16A所示的係包含分離電荷捕獲區的非平面式多閘極元件。
圖16B所示的係圖16A之非平面式多閘極元件的剖面圖。
圖17A與17B所示的係包含一分離電荷捕獲區和一水平奈米線通道的非平面式多閘極元件。
圖18A與18B所示的係包含一分離電荷捕獲區和一垂直奈米線通道的非平面式多閘極元件。
圖19A至19F所示的係用以製作圖18A之非平面式多閘極元件的閘極優先(gate first)之方案。
圖20A至20F所示的係用以製作圖18A之非平面式多閘極元件的閘極最後(gate last)之方案。
本文中引用到「其中一實施例」或「一實施例」可能表示相同實施例；但並未必表示相同實施例。
除非前後文明確需要，否則，在整篇說明和申請專利範圍中，「包括(comprise/comprising)」及類似用字應被視為包容性(inclusive)意義，不同於排外性(exclusive)或竭盡性(exhaustive)意義；也就是，具有「包含，但是並不受限於…」的意義。使用單數或複數的用字同樣分別包含複數或單數。除此之外，當本申請案中使用到「本文中(herein)」、「上述(above)」、「下述(below)」以及雷同含義的用字時係指本申請案整體，而並非本申請案之任何特殊部分。當申請專利範圍配合由二或更多個項目所組成之列舉來使用「或(or)」用字時，該用字涵蓋下面所有解釋：列舉中的任何項目、列舉中的所有項目以及列舉中之項目的任何組合。
多層電荷儲存結構
圖6所示的係半導體記憶體元件800之一部分的剖面側視方塊圖。記憶體元件800包含SONNOS閘極堆疊802，其包含一被形成在基板108上的矽層表面106上方的ONNO結構804。元件800進一步包含一或更多個擴散區110，例如，源極與汲極區，它們會對準閘極堆疊802並且藉由 通道區112被分開。一般來說，SONNOS結構802包含閘極層114，形成在ONNO結構804之上並且接觸該ONNO結構804。閘極114藉由該ONNO結構804與基板108隔離。ONNO結構804包含：一薄的下方氧化物層或穿隧氧化物層116，其會隔離該閘極堆疊802與該通道區112；一頂端或阻隔氧化物層120；以及一多層電荷儲存層804，其包含多個含氮化物的層。較佳的係，該多層電荷儲存層804包含至少兩個氮化物層，其包含一頂端氮化物層818以及一底部氮化物層819。
圖7至9所示的係SONNOS結構(例如，圖6中所示的結構)中的電荷保留與遷移。多個電荷捕獲阱分佈在氮化物層818、819中，在理想的化學計量條件下的分佈係均勻的(圖7)。因為抹除(圖8)的關係，電洞朝阻隔氧化物120遷移。電子電荷會在程式化(圖9)之後累積於上方氮化物層818的邊界處，而在下方氮化物層819之下方邊界處有較少的電荷累積。這可能造成較低的洩漏電流。然而，此電荷分佈卻可能因為該些氮化物邊界處之穿隧的關係而導致電荷洩漏，舉例來說，如圖10中所示，其圖解電荷在程式化之後如何在不同的捕獲狀態(舉例來說，ETA、ETD)之間轉變而導致洩漏。
氧化物分離多層電荷儲存結構
圖11所示的係半導體記憶體元件1500的剖面側視方塊圖。記憶體元件1500包含SONONOS堆疊1502，其包含一被形成在基板108之表面106上方的ONONO結構1504。基板108包含一或更多個擴散區110，例如，源極與汲極區，它們會對準閘極堆疊1502並且藉由通道區112被分 開。一般來說，SONONOS結構1502包含多晶矽或金屬閘極層114，形成在ONONO結構1504之上並且接觸該ONONO結構1504。閘極114藉由該ONONO結構1504與基板108分開或電隔離。ONONO結構1504包含：一薄的下方氧化物層或穿隧氧化物層116，其會分開或電隔離該堆疊1502與該通道區112；一頂端或阻隔氧化物層120；以及一多層電荷儲存層1504，其包含多個含氮化物的層1518、1519。較佳的係，該多層電荷儲存層1504包含至少兩個氮化物層，其包含一頂端氮化物層1518、一底部氮氧化物層1519以及一中介氧化物層1521。
元件1500中的各層可被製作為特定的厚度。本文中說明該些厚度的不同可能性，代表可能的不同實施例。一般來說，該中間氧化物層相較於該些兩個氮化物層為比較薄。舉例來說，該中間氧化物可能為介於約5Å與20Å之間。該些氮化物層可能為彼此相同或不同的厚度，但是，通常至少約30Å。隨著製程技術和材料科學的發展，氮化物厚度在不久的未來可能低至20Å。
圖12至14所示的係SONONOS結構(例如，圖11中所示的結構)中的電荷保留與遷移。多個電荷捕獲阱分佈在該些兩個氮化物層1518、1519中，於中介氧化物層1521存在的地方會有不連續(僅有少數甚至沒有任何捕獲阱形成在該氧化物層1521中)。大量的捕獲阱形成在頂端氮化物層1518中。於每一個氮化物層裡面，在理想的化學計量條件下的捕獲阱分佈大致係均勻的(圖12)。因為抹除(圖13)的關係，電洞雖然朝阻隔氧化物120遷移；但是，大量被捕獲的電洞電荷仍形成在頂端氮化物層1518中。電子電荷會在程式化(圖14)之後累積於上方氮化物層1518的邊界處，而在 下方氮化物層1519之下方邊界處有較少的電荷累積。再者，由於該中介氧化物層1521的關係，被上方氮化物層1518中被捕獲的電子電荷穿隧的可能性會顯著下降。這可能造成比圖1和圖6中所示之結構更低的洩漏電流。此電荷分佈會大幅降低來自該上方氮化物層之穿隧的可能性，舉例來說，如圖15中的能帶圖所示，其圖解當電荷在程式化之後於不同的捕獲狀態(舉例來說，ETA、ETD)之間轉變時遭遇到的穿隧障礙。
製作技術
用以形成具有優越電荷保留能力之SONOS結構的製程從在基板上方形成ONO結構的第一氧化物層(例如，穿隧氧化物層)開始。舉例來說，該基板可能為多晶矽，或是矽質表面的鍺基板。接著，一多層電荷儲存結構的第一氮化物層會被形成在該第一氧化物層上。舉例來說，此第一或底部氮化物層可藉由包含N2O/NH3以及DCS/NH3氣體混合物的CVD製程來形成，該些氣體混合物的比例和流速經過設計，用以提供富矽且富氧的氮氧化物層。該第一氮化物層接著會利用基氧化被氧化至選定的深度。這會形成中間氧化物層。舉例來說，基氧化可以利用單晶圓治具在1000至1100℃的溫度實施，或者，利用批次反應器治具在800至900℃的溫度實施。H2氣體與O2氣體之混合物可在300至500托的壓力運用於批次製程，或是在10至15托的壓力使用單氣相治具，使用單晶圓治具的持續時間為1至2分鐘，或者，使用批次製程的持續時間為30分鐘至1小時。
該多層電荷儲存結構中的第二氮化物層接著會被形成在該中間氧化物層上。該第二氮化物層之由氧、氮、及/或矽製成的化學計量複 合物不同於該第一(下方)氮化物層。該第二氮化物層可藉由使用包含DCS/NH3以及N2O/NH3氣體混合物之製程氣體的CVD製程來形成或沉積，該些氣體混合物的比例和流速經過設計，用以提供富矽貧氧的頂端氮化物層。最後，該ONO結構的第二氧化物層接著會被形成在該第二氮化物層的表面上。此頂端或阻隔氧化物層可以藉由任何合宜的手段來形成或沉積。於其中一實施例中，該頂端氧化物為在HTO CVD製程中所沉積的高溫氧化物。或者，該頂端或阻隔氧化物亦可被熱成長；然而，應該明白的係，於此實施例中，該頂端氮化物厚度可能會調整或提高，因為該頂端氮化物的一部分會在熱成長該阻隔氧化物層的製程期間被有效地消耗或氧化。第三種作法係使用基氧化來氧化該頂端氮化物層至選定的深度。
於某些實施例中，可能實施下面的製作，從而利用雙腔室製程來形成該半導體元件：於CVD治具的其中一個腔室中形成該穿隧氧化物層；接著，於該CVD治具的第二腔室中形成該底部氮氧化物層；接著，於該第一腔室中基氧化該下方氮氧化物層；接著，於該第二腔室中沉積更多氮化物；接著，再次於該第一腔室中基氧化該第二氮化物層。
製作可能進一步涉及在該第二氧化物層的表面上形成或沉積一含矽的層來完成一SONOS堆疊。舉例來說，該含矽的層可能係藉由CVD製程所沉積的多晶矽層，以便形成SONOS電晶體或元件的控制閘極。於某些實施例中，可能會沉積金屬以取代多晶矽。
一般來說，基板108可能包含任何已知的基於矽半導體材料，包含：矽基板、矽-鍺基板、絕緣體上矽基板、或是藍寶石上矽基板。或者，基板108亦可能包含被形成在基於非矽半導體材料(例如，砷化鎵、 鍺、氮化鎵、或是磷化鋁)上的矽層。較佳的係，基板108為有摻雜或是沒有摻雜的矽基板。
該下方氧化物層或穿隧氧化物層116通常包含從約15Å至約22Å之相對薄的二氧化矽(SiO2)層，且更佳的係，約18至20Å，有特定製程變異量(舉例來說，±1Å)。該穿隧氧化物層116可以藉由任何合宜的手段來形成或沉積，舉例來說，其包含熱成長或是利用化學氣相沉積(Chemical Vapor Deposition，CVD)來沉積。於其中一實施例中，該穿隧氧化物層係利用蒸氣退火(steam anneal)來形成或成長。這涉及濕式氧化製程，其中，基板108會被放置在一沉積腔室或處理腔室中，加熱至從約700℃至約850℃的溫度，以及曝露在濕蒸氣中維持預設的時間週期，該預設的時間週期係依據最終穿隧氧化物層116之所希望之厚度來選擇。示範性製程時間係從約5分鐘至約20分鐘。氧化可以在大氣壓力下或是在低壓下實施；或者，利用乾式製程，使用批次晶圓治具或單晶圓治具在周遭條件下進行。
該多層電荷儲存結構通常包含：至少兩個氮化物層，具有由矽、氧以及氮製成之不同的複合物；以及一介於該些兩個氮化物層之間的中間氧化物層。於一較佳的實施例中，該些氮化物層係利用矽源(例如，矽烷(SiH4)、氯化矽烷(SiH3Cl)、二氯化矽烷(SiH2Cl2)、四氯化矽烷(SiCl4)、或是雙叔丁胺基矽烷(Bis-TertiaryButylAmino Silane，BTBAS))、氮源(例如，氮(N2)、氨(NH3)、三氧化氮(NO3)、或是氧化亞氮(N2O))以及含氧的氣體(例如，氧(O2)或是N2O)在低壓CVD製程中被形成或被沉積。或者，可能使用氫被重氫取代的氣體，舉例來說，其包含以氘代氨(ND3)取代NH3。以重氫取代氫可有利地鈍化矽-氧化物介面處的Si懸空鍵(dangling bond)，從而提高元件的耐用 性。
舉例來說，下方或底部氮氧化物層819、1519可藉由下面方式被沉積在穿隧氧化物層116的上方：將基板108放置在沉積腔室中並且引入包含N2O、NH3以及DCS的製程氣體，同時將該腔室保持在從約5毫托(mT)至約500mT的壓力，並且保持該基板的溫度從約700℃至約850℃，且更佳的係，至少約780℃，持續週期從約2.5分鐘至約20分鐘。製程氣體可能包含以從約8：1至約1：8的比例混合N2O與NH3而製成的第一氣體混合物，以及以從約1：7至約7：1的比例混合DCS與NH3而製成的第二氣體混合物，並且可以從每分鐘約5個至約200個標準立方公分數(standard cubic centimeter per minute，sccm)的流速被引入。在此等條件下所生產或沉積的層會產出富矽、富氧的底部氮氧化物層819，其會在程式化之後和在抹除之後減少電荷損失率，這可在保留模式中的小電壓偏移中獲得證實。
頂端氮化物層818、1518可以在使用包含N2O、NH3以及DCS之製程氣體的CVD製程中被沉積，腔室壓力從約5mT至約500mT，而基板溫度從約700℃至約850℃，且更佳的係，至少約780℃，持續週期從約2.5分鐘至約20分鐘。製程氣體可能包含以從約8：1至約1：8的比例混合N2O與NH3而製成的第一氣體混合物，以及以從約1：7至約7：1的比例混合DCS與NH3而製成的第二氣體混合物，並且可以從約5個sccm至約20個sccm的流速被引入。在此等條件下所生產或沉積的層會產出富矽、富氮以及貧氧的頂端氮化物層818、1518。
較佳的係，頂端氮化物層818、1518係在形成中間氧化物層之後於和用來形成底部氮氧化物層819、1519相同的製程腔室中依序被沉 積，在底部氮氧化物層819、1519之沉積期間不用改變溫度至該基板108被加熱的溫度。於其中一實施例中，頂端氮化物層818、1518會在沉積底部氮氧化物層819、1519之後藉由下面方式依序被沉積：(1)移往不同的製程腔室，用以藉由該底部氮氧化物層之基氧化來形成該中間氧化物層，(2)返回用以形成該底部氮氧化物層的製程腔室，並且相對於DCS/NH3氣體混合物來降低N2O/NH3氣體混合物的流速，以便提供用以產出富矽、富氮以及貧氧之頂端氮化物層818、1518的氣體混合物所希望的流速。
底部氮氧化物層819、1519的合宜厚度可能從約30Å至約80Å(允許特定變異量，舉例來說，±10Å)，其中約5至20Å可能被基氧化消耗，用以形成該中間氧化物層。頂端氮化物層818、1518的合宜厚度可能為至少30Å。於特定的實施例中，該上方氮化物層可能形成厚達130Å，其中的30至70Å可能被基氧化消耗，用以形成該頂端氧化物層。於某些實施例中，該底部氮氧化物層和該頂端氮化物層之間的厚度比約1：1，不過，亦可採用其它比例。
頂端氧化物層120包含相對厚的SiO2層，從約30Å至約70Å，而且更佳的係，約40至50Å。該頂端氧化物層120可以藉由任何合宜的手段來形成或沉積，舉例來說，包含被熱成長或利用CVD被沉積。於其中一實施例中，該頂端氧化物層120係利用CVD製程所沉積的高溫氧化物(High-Temperature-Oxide，HTO)。此沉積製程涉及在沉積腔室中將基板108曝露於矽源(例如，矽烷、氯化矽烷、或是二氯化矽烷)以及含氧的氣體(例如，O2或是N2O)，壓力從約50mT至約1000mT，持續週期從約10分鐘至約120分鐘，同時保持基板在從約650℃至約850℃的溫度。
頂端氧化物層120可藉由氧化頂端氮化物層818、1518而形成。這可以在和用來形成氮化物層116、818、819相同的腔室中達成。於雙腔室治具中，氮化物層818、819、1518、1519可能在第一腔室中被形成，而氧化物層116、1521、120可能在第二腔室中被形成。舉例來說，合宜的治具包含位於美國加州斯科特谷的AVIZA Technology市售的ONO AVP。
上面雖然已顯示且說明有兩個氮化物層，也就是，一頂端層與一底部層；但是，本發明並不受限於此，而且該多層電荷儲存結構可以包含數個(n個)氮化物層，其中的任何或全部氮化物層可能具有不同之由氧、氮、及/或矽製成的化學計量複合物。明確地說，本發明涵蓋高達五個，而且可能更多個氮化物層的多層電荷儲存結構，各具有不同化學計量複合物。至少某些此等層係藉由一或更多個相對薄的氧化物層與其它層分開。然而，熟習本技術的人士便會明白，通常希望運用盡量較少的層來達成所希的結果，減少用以生產該元件所需要的製程步驟，並且從而提供更簡單且更強健的製程。又，運用盡量較少的層還會導致較高的產量，因為控制該些較少層的化學計量複合物以及維度會比較簡單。
進一步會明白的係，雖然可運用充當SONOS記憶體元件中的SONOS堆疊的一部分；不過，本發明的結構與方法並不受限於此，而且ONO結構可以使用在任何半導體技術中或是配合任何半導體技術來使用，或者可以使用在需要電荷儲存層或堆疊或是需要介電質層或堆疊的任何元件中，舉例來說，包含分離閘極快閃記憶體、TaNOS堆疊、1T(電晶體)SONOS胞(cell)、2T SONOS胞、3T SONOS胞、局部化2位元胞以及多位準規劃或多位準胞(multilevel programming or cell)，其並不會脫離本發明的範疇。
根據本發明實施例的ONO結構以及製造其之方法優於先前或習知方式的優點包含：(i)使用藉由將氮化物層分割成複數個膜或層並且設計每一層中的氧、氮以及矽之輪廓的結構而能夠提高記憶體元件中的資料保留能力，其具有一中介氧化物層用以降低電荷穿隧的可能性；(ii)能夠提供記憶體元件的速度，但卻不損及資料保留能力；(iii)能夠符合甚至超越用於至少約125℃之溫度處使用本發明實施例之ONO結構的記憶體元件的資料保留能力規格和速度規格；以及(iv)提供100,000個循環甚至更多的強大負荷程式化抹除循環。
施行方式與替代例
於另一項態樣中，本發明關於多閘極或多閘極表面記憶體元件，其包含疊置在被形成於一基板之表面上或之上的通道的二或更多個側邊之上的電荷捕獲區；並且本發明還關於製作多閘極或多閘極表面記憶體元件的方法。多閘極元件包含平面式元件與非平面式元件。平面式多閘極元件(圖中並未顯示)通常包含雙閘極平面式元件，其中，數層第一層會被沉積，用以在一接續形成的通道底下形成一第一閘極，而且數層第二層會被沉積於其上方，用以形成一第二閘極。非平面式多閘極元件通常包含一水平或垂直通道，被形成在一基板之表面上或之上，而且三或更多個側邊被一閘極包圍。
圖16A所示的係一非平面式多閘極記憶體元件1600的其中一種實施例，其包含一電荷捕獲區。參考圖16A，記憶體元件1600，一般稱為finFET，包含一通道1602，其係由疊置在基板1606的表面1604上方的 半導體材料製成的薄膜或層所形成，用以連接該記憶體元件的源極1608與汲極1610。通道1602的三邊被構成該元件之閘極1612的鳍部圍住。閘極1612的厚度(在從源極至汲極的方向測得)決定該元件的有效通道長度。
根據本發明，圖16A的非平面式多閘極記憶體元件1600可能包含一分離電荷捕獲區。圖16B所示的係圖16A之非平面式記憶體元件之一部分的剖面圖，包含基板1606的一部分、通道1602以及閘極1612，用以圖解分離電荷捕獲區1614。閘極1612進一步包含一疊置在隆起通道1602上方的穿隧氧化物1616、一阻隔介電質1618以及一疊置在該阻隔層上方的金屬閘極層1620，用以形成該記憶體元件1600的控制閘極。於某些實施例中，一有摻雜的多晶矽可能會被沉積，取代金屬，用以提供一多晶矽閘極層。通道1602和閘極1612會直接被形成在基板1606上或是被形成在已形成於該基板上或上方的絕緣層或介電質層1622(例如，埋置氧化物層)上。
參考圖16B，該分離電荷捕獲區1614包含：包括氮化物的至少一下方或底部電荷捕獲層1624，比較靠近該穿隧氧化物1616；以及一疊置在該底部電荷捕獲層上方的上方或頂端電荷捕獲層1626。一般來說，頂端電荷捕獲層1626包括一富矽貧氧的氮化物層並且包括分佈在多個電荷捕獲層中的大量電荷捕獲阱；而底部電荷捕獲層1624則包括一富氧的氮化物或氮氧化矽，而且相對於該頂端電荷捕獲層為富氧，以便減少其中的電荷捕獲阱的數量。富氧的意義為，底部電荷捕獲層1624中的氧的濃度從約15%至約40%，而頂端電荷捕獲層1626中的氧的濃度則少於約5%。
於其中一實施例中，阻隔介電質1618同樣包括一氧化物(例如，HTO)，用以提供ONNO結構。該通道1602與該疊置的ONNO結構會 直接被形成在一矽基板1606上並且疊置一有摻雜的多晶矽閘極層1620，以便提供SONNOS結構。
於某些實施例中，例如，圖16B中所示的實施例，該分離電荷捕獲區1614進一步包含至少一薄的、中介或抗穿隧層1628，其包括介電質(例如，氧化物)，用以分開該頂端電荷捕獲層1626與該底部電荷捕獲層1624。該抗穿隧層1628顯著降低在程式化期間累積在該上方氮化物層1626之邊界處的電子電荷穿隧至該底部電荷捕獲層1624的機率，從而導致低於圖1與圖6中所示之結構的漏電流。
如同上面所述實施例，該底部電荷捕獲層1624與該頂端電荷捕獲層1626中的任一者或兩者可能包括氮化矽或氮氧化矽，並且舉例來說，可藉由包含N2O/NH3以及DCS/NH3氣體混合物的CVD製程來形成，該些氣體混合物的比例和流速經過設計，用以提供富矽且富氧的氮氧化物層。該多層電荷儲存結構中的第二氮化物層接著會被形成在該中間氧化物層上。該頂端電荷捕獲層1626之由氧、氮、及/或矽製成的化學計量複合物不同於該底部電荷捕獲層1624之由氧、氮、及/或矽製成的化學計量複合物，並且同樣可藉由使用包含DCS/NH3以及N2O/NH3氣體混合物之製程氣體的CVD製程來形成或沉積，該些氣體混合物的比例和流速經過設計，用以提供富矽貧氧的頂端氮化物層。
於包含包括氧化物之中介或抗穿隧層1628的實施例中，該抗穿隧層可藉由該底部氮氧化物層之氧化來形成，利用基氧化形成至選定的深度。舉例來說，基氧化可以利用單晶圓治具在1000至1100℃的溫度實施，或者，利用批次反應器治具在800至900℃的溫度實施。H2氣體與O2 氣體之混合物可在300至500托的壓力運用於批次製程，或是在10至15托的壓力使用單氣相治具，使用單晶圓治具的持續時間為1至2分鐘，或者，使用批次製程的持續時間為30分鐘至1小時。
最後，於包含包括氧化物之阻隔介電質1618的實施例中，該氧化物可以藉由任何合宜的手段來形成或沉積。於其中一實施例中，阻隔介電質1618的氧化物為在HTO CVD製程中所沉積的高溫氧化物。或者，該阻隔介電質1618或阻隔氧化物層亦可被熱成長；然而，應該明白的係，於此實施例中，該頂端氮化物厚度可能會調整或提高，因為該頂端氮化物的一部分會在熱成長該阻隔氧化物層的製程期間被有效地消耗或氧化。第三種作法係使用基氧化來氧化該頂端氮化物層至選定的深度。
底部電荷捕獲層1624的合宜厚度可能從約30Å至約80Å(允許特定變異量，舉例來說，±10Å)，其中約5至20Å可能被基氧化消耗，用以形成該抗穿隧層1628。頂端電荷捕獲層1626的合宜厚度可能為至少30Å。於特定的實施例中，該頂端電荷捕獲層1626可能形成厚達130Å，其中的30至70Å可能被基氧化消耗，用以形成該阻隔介電質1618。於某些實施例中，底部電荷捕獲層1624和頂端電荷捕獲層1626之間的厚度比約1：1，不過，亦可採用其它比例。
於其它實施例中，該頂端電荷捕獲層1626與該阻隔介電質1618中的任一者或兩者可能包括高K介電質。合宜的高K介電質包含基於鉿的材料(例如，HfSiON、HfSiO、或是HfO)、基於鋯的材料(例如，ZrSiON、ZrSiO、或是ZrO)以及基於釔的材料(例如，Y2O3)。
於圖17A與17B中所示的另一實施例中，該記憶體元件可 能包含一奈米線通道，由疊置在基板的一表面上方的半導體材料製成的薄膜所形成，用以連接該記憶體元件的源極與汲極。奈米線通道的意義為形成在由結晶矽材料製成的薄帶之中的導體通道，最大剖面維度為約10奈米(nm)或更小，且更佳的係，小於約6nm。視情況，該通道會被形成相對於該通道之長軸具有<100>的表面結晶定向。
參考圖17A，記憶體元件1700包含一水平奈米線通道1702，由位於基板1706的一表面上或是疊置在基板1706的一表面上方的半導體材料製成的薄膜或層所形成，並且連接該記憶體元件的源極1708與汲極1710。於圖中所示的實施例中，該元件具有環繞式閘極(Gate-All-Around，GAA)結構，其中，該奈米線通道1702的所有側邊都被該元件之閘極1712圍住。閘極1712的厚度(在從源極至汲極的方向測得)決定該元件的有效通道長度。
根據本發明，圖17A的非平面式多閘極記憶體元件1700可能包含一分離電荷捕獲區。圖17B所示的係圖17A之非平面式記憶體元件之一部分的剖面圖，包含基板1706的一部分、奈米線通道1702以及閘極1712，用以圖解分離電荷捕獲區。參考圖17B，閘極1712包含一疊置在奈米線通道1702上方的穿隧氧化物1714、一分離電荷捕獲區、一阻隔介電質1716以及一疊置在該阻隔層上方的閘極層1718，用以形成該記憶體元件1700的控制閘極。該閘極層1718可能包括金屬或是有摻雜的多晶矽。該分離電荷捕獲區包含：包括氮化物的至少一內電荷捕獲層1720，比較靠近該穿隧氧化物1714；以及一疊置在該內電荷捕獲層上方的外電荷捕獲層1722。一般來說，外電荷捕獲層1722包括一富矽貧氧的氮化物層並且包括分佈在多個電荷捕獲層中的大量電荷捕獲阱；而內電荷捕獲層1720則包括 一富氧的氮化物或氮氧化矽，而且相對於該外電荷捕獲層為富氧，以便減少其中的電荷捕獲阱的數量。
於某些實施例中，例如圖中所示的實施例，該分離電荷捕獲區進一步包含至少一薄的、中介或抗穿隧層1724，其包括介電質(例如，氧化物)，用以分開外電荷捕獲層1722與內電荷捕獲層1720。該抗穿隧層1724顯著降低在程式化期間累積在該外電荷捕獲層1722之邊界處的電子電荷穿隧至該內電荷捕獲層1720的機率，從而導致較低的漏電流。
如同上面所述實施例，該內電荷捕獲層1720與該外電荷捕獲層1722中的任一者或兩者可能包括氮化矽或氮氧化矽，並且舉例來說，可藉由包含N2O/NH3以及DCS/NH3氣體混合物的CVD製程來形成，該些氣體混合物的比例和流速經過設計，用以提供富矽且富氧的氮氧化物層。該多層電荷儲存結構中的第二氮化物層接著會被形成在該中間氧化物層上。該外電荷捕獲層1722之由氧、氮、及/或矽製成的化學計量複合物不同於該內電荷捕獲層1720之由氧、氮、及/或矽製成的化學計量複合物，並且同樣可藉由使用包含DCS/NH3以及N2O/NH3氣體混合物之製程氣體的CVD製程來形成或沉積，該些氣體混合物的比例和流速經過設計，用以提供富矽貧氧的頂端氮化物層。
於包含包括氧化物之中介或抗穿隧層1724的實施例中，該抗穿隧層可藉由該內電荷捕獲層1720之氧化來形成，利用基氧化形成至選定的深度。舉例來說，基氧化可以利用單晶圓治具在1000至1100℃的溫度實施，或者，利用批次反應器治具在800至900℃的溫度實施。H2氣體與O2氣體之混合物可在300至500托的壓力運用於批次製程，或是在10至15 托的壓力使用單氣相治具，使用單晶圓治具的持續時間為1至2分鐘，或者，使用批次製程的持續時間為30分鐘至1小時。
最後，於包含包括氧化物之阻隔介電質1716的實施例中，該氧化物可以藉由任何合宜的手段來形成或沉積。於其中一實施例中，阻隔介電質1716的氧化物為在HTO CVD製程中所沉積的高溫氧化物。或者，該阻隔介電質1716或阻隔氧化物層亦可被熱成長；然而，應該明白的係，於此實施例中，該外電荷捕獲層1722的厚度可能需要調整或提高，因為該頂端氮化物的一部分會在熱成長該阻隔氧化物層的製程期間被有效地消耗或氧化。
內電荷捕獲層1720的合宜厚度可能從約30Å至約80Å(允許特定變異量，舉例來說，±10Å)，其中約5至20Å可能被基氧化消耗，用以形成該抗穿隧層1724。外電荷捕獲層1722的合宜厚度可能為至少30Å。於特定的實施例中，該外電荷捕獲層1722可能形成厚達130Å，其中的30至70Å可能被基氧化消耗，用以形成該阻隔介電質1716。於某些實施例中，內電荷捕獲層1720和外電荷捕獲層1722之間的厚度比約1：1，不過，亦可採用其它比例。
於其它實施例中，該外電荷捕獲層1722與該阻隔介電質1716中的任一者或兩者可能包括高K介電質。合宜的高K介電質包含基於鉿的材料(例如，HfSiON、HfSiO、或是HfO)、基於鋯的材料(例如，ZrSiON、ZrSiO、或是ZrO)以及基於釔的材料(例如，Y2O3)。
於另一實施例中，該記憶體元件係或者包含非平面式元件，包括被形成在半導體材料中的垂直奈米線通道或是由半導體材料所形成的 垂直奈米線通道，其突出在基板上數個導體層、半導體層之上或是從基板上數個導體層、半導體層處突出。於圖18A中剖視圖所示之此實施例的其中一種版本中，記憶體元件1800包括一垂直奈米線通道1802，形成在半導體材料製成的圓柱中，用以連接該元件的源極1804與汲極1806。通道1802被一穿隧氧化物1808、一電荷捕獲區1810、一阻隔層1812以及一疊置在該阻隔層上方的閘極層1814包圍，用以形成該記憶體元件1800的控制閘極。該通道1802可能包含一位於由半導體材料製成之實質實心圓柱之外層中的環狀區，或者可能包含一被形成在由介電質填充材料製成之圓柱上方的環狀層。如同上面所述之水平奈米線，通道1802可能包括多晶矽或再結晶多晶矽，用以形成單晶通道。視情況，當通道1802包含結晶矽時，該通道會被形成相對於該通道之長軸具有<100>的表面結晶定向。
於某些實施例中，例如圖18B中所示的實施例，電荷捕獲區1810可能係一分離電荷捕獲區，包含：至少一第一或內電荷捕獲層1816，最靠近穿隧氧化物1808；以及一第二或外電荷捕獲層1818。視情況，該些第一與第二電荷捕獲層會被一中介氧化物或是抗穿隧層1820分開。
如同上面所述實施例，該第一電荷捕獲層1816與該第二電荷捕獲層1818中的任一者或兩者可能包括氮化矽或氮氧化矽，並且舉例來說，可藉由包含N2O/NH3以及DCS/NH3氣體混合物的CVD製程來形成，該些氣體混合物的比例和流速經過設計，用以提供富矽且富氧的氮氧化物層。
最後，該第二電荷捕獲層1818與該阻隔層1812中的任一者或兩者可能包括高K介電質，例如，HfSiON、HfSiO、HfO、ZrSiON、ZrSiO、ZrO、或是Y2O3。
第一電荷捕獲層1816的合宜厚度可能從約30Å至約80Å(允許特定變異量，舉例來說，±10Å)，其中約5至20Å可能被基氧化消耗，用以形成該抗穿隧層1820。第二電荷捕獲層1818的合宜厚度可能為至少30Å，而阻隔介電質1812的合宜厚度可能約30至70Å。
圖18A的記憶體元件1800可利用閘極優先(gate first)或閘極最後(gate last)之方案來製造。圖19A至19F所示的係用以製作圖18A之非平面式多閘極元件的閘極優先之方案。圖20A至20F所示的係用以製作圖18A之非平面式多閘極元件的閘極最後之方案。
參考圖19A，在閘極優先之方案中，第一或下方介電質層1902(例如，阻隔氧化物)會被形成在基板1906中的第一、有摻雜的擴散區1904(例如，源極或汲極)上方。一閘極層1908會被沉積在該第一介電質層1902上方，用以形成該元件的控制閘極，而第二或上方介電質層1910則被形成在其上方。如同上面所述實施例，該些第一介電質層1902和第二介電質層1910可藉由CVD、基氧化來沉積，或者，可藉由氧化下方層或基板的一部分來形成。該閘極層1908可能包括藉由CVD所沉積的金屬或是有摻雜的多晶矽。一般來說，閘極層1908的厚度為約40至50Å，而該些第一介電質層1902和第二介電質層1910的厚度為約20至80Å。
參考圖19B，第一開口1912會被蝕穿該疊置閘極層1908以及該些第一介電質層1902和第二介電質層1910，抵達基板1906中的擴散區1904。接著，由穿隧氧化物1914、電荷捕獲區1916以及阻隔介電質1918組成的各層會依序被沉積在該開口中和上方介電質層1910的表面中，平坦化以產生圖19C中所示的中介結構。
圖中雖然並未顯示；不過，應該瞭解的係，如同上面所述實施例中，電荷捕獲區1916可能包含一分離電荷捕獲區，包括：至少一下方或底部電荷捕獲層，比較靠近該穿隧氧化物1914；以及一疊置在該底部電荷捕獲層上方的上方或頂端電荷捕獲層。一般來說，該頂端電荷捕獲層包括一富矽貧氧的氮化物層並且包括分佈在多個電荷捕獲層中的大量電荷捕獲阱；而該底部電荷捕獲層則包括一富氧的氮化物或氮氧化矽，而且相對於該頂端電荷捕獲層為富氧，以便減少其中的電荷捕獲阱的數量。於某些實施例中，該分離電荷捕獲區1916進一步包含至少一薄的、中介或抗穿隧層，其包括介電質(例如，氧化物)，用以分開該頂端電荷捕獲層與該底部電荷捕獲層。
接著，一第二或通道開口1920會被非等向蝕穿穿隧氧化物1914、電荷捕獲區1916以及阻隔介電質1918，圖19D。參考圖19E，半導體材料1922會被沉積在該通道開口之中，用以於其中形成一垂直通道1924。垂直通道1924可能包含一位於由半導體材料製成之實質實心圓柱之外層中的環狀區，或者，如圖19E中所示，可能包含一由半導體材料1922製成的分開層，包圍介電質填充材料製成之圓柱1926。
參考圖19F，上方介電質層1910的表面會被平坦化，而且一半導體材料層1928(其包含形成於其中的第二、有摻雜的擴散區1930，例如，源極或汲極)會被沉積在該上方介電質層上方，用以形成圖中所示的元件。
參考圖20A，於閘極最後之方案中，一介電質層2002(例如，氧化物)會被形成在基板2006之表面上的一犧牲層2004的上方，一開口會 被蝕穿該些介電質層與犧牲層，而且一垂直通道2008會被形成在該開口之中。如同上面所述實施例，垂直通道2008可能包含一位於由半導體材料(例如，多晶矽或單晶矽)製成之實質實心圓柱2010之外層中的環狀區，或者，可能包含一由半導體材料製成的分開層，包圍介電質填充材料製成之圓柱(圖中並未顯示)。介電質層2002可能包括任何合宜的介電質材料，例如，氧化矽，其能夠電隔離該記憶體元件1800中後續形成的閘極層和疊置電氣作用層或是另一記憶體元件。該犧牲層2004可能包括能夠以相對於該介電質層2002、基板2006以及垂直通道2008之材料有高選擇性之方式被蝕刻或被移除的任何合宜材料。
參考圖20B，一第二開口2012會被蝕穿該些已被蝕穿的介電質層2002與犧牲層2004，抵達基板2006，而且該犧牲層2004會被蝕刻或是被移除。該犧牲層2004可能包括能夠以相對於該介電質層2002、基板2006以及垂直通道2008之材料有高選擇性之方式被蝕刻或是被移除的任何合宜材料。於其中一實施例中，該犧牲層2004包括能夠被緩衝氧化物蝕刻(BOE蝕刻)移除的二氧化矽。
參考圖20C與20D，由穿隧氧化物2014、電荷捕獲區2016以及阻隔介電質2018組成的各層會依序被沉積在該開口中和介電質層2002的表面中，平坦化以產生圖20C與20D中所示的中介結構。於某些實施例中，例如圖20D中所示的實施例，電荷捕獲區2016可能係一分離電荷捕獲區，包含：至少一第一或內電荷捕獲層2016a，最靠近穿隧氧化物2014；以及一第二或外電荷捕獲層2016b。視情況，該些第一與第二電荷捕獲層會被一中介氧化物或是抗穿隧層2020分開。
接著，一閘極層2022會被沉積至該第二開口2012之中以及該上方介電質層2002的表面，平坦化以產生圖20E中所示的中介結構。如同上面所述實施例，該閘極層2022可能包括經沉積的金屬或是有摻雜的多晶矽。最後，一開口2024會被蝕穿該閘極層2022，用以形成多個個別的記憶體元件2026的控制閘極。
「邏輯(logic)」係指可被施加用以影響元件之操作的訊號及/或資訊。軟體、硬體以及韌體則為邏輯的範例。硬體邏輯可以具現在電路中。一般來說，邏輯可能包括軟體、硬體、及/或韌體的組合。
本文中所述之電荷保留元件的實施例可以運用在邏輯電路中，用以充當機器-記憶體。熟習本技術的人士便會明白，有各種邏輯施行方式可以具現已述結構，而且較佳的方式將會隨著該些製程被部署的背景而改變。舉例來說，倘若施行者決定速度和精確性為最重要的話，施行者可能會選擇硬體及/或韌體方式；或者，倘若靈活性為最重要的話，施行者則可能會選擇僅有軟體的施行方式；又，或者，同樣為替代方式，施行者可能會選擇硬體、軟體、及/或韌體的某種組合。所以，雖然有許多方式可以運用本文中所述的元件；但是，沒有任何一種方式本質上優於另一種方式，因為要被運用的任何方式係相依於該方式被部署的背景以及施行者的特定關切事物(舉例來說，速度、靈活性、或是可預期性)，任何一者皆可能改變。熟習本技術的人士便會理解，施行方式的可見態樣可能涉及可見導向的硬體、軟體、及/或韌體。
前面的詳細說明已經透過使用方塊圖、流程圖、及/或範例提出前述元件及/或製程的各種實施例。只要此等方塊圖、流程圖、及/或範 例含有一或更多項功能及/或操作，本技術領域內的人士便會瞭解，此等方塊圖、流程圖、或範例裡面的每一項功能及/或操作能夠藉由廣泛範圍的硬體、軟體、韌體、或是實際上它們的任何組合來個別及/或共同施行。
本文中所述之結構的實施例可以運用在特定應用積體電路(Application Specific Integrated Circuit，ASIC)、可場程式化閘陣列(Field Programmable Gate Array，FPGA)、中央處理單MOS元件(Central Processing Unit，CPU)、數位訊號處理器(Digital Signal Processor，DSP)、或是其它積體形式之中。然而，熟習本技術的人士便會理解，本文中所揭示之實施例的某些態樣，全部或者部分，可以等效施行在專屬的記憶體電路中，用以達到將資料之數位資訊及/或在一或更多部電腦上運轉之程式(舉例來說，在一或更多個電腦系統上運轉之一或更多個程式)儲存成為在一或更多個處理器上運轉之一或更多個程式(舉例來說，儲存成為在一或更多個微處理器上運轉之一或更多個程式)、韌體、或是實際上它們之任何組合的目的。
依照一般的意義，熟習本技術的人士便會理解，本文中所述的各種結構可藉由廣泛範圍的電氣電路系統來個別及/或共同具現。如本文中的用法，「電氣電路系統」包含，但是並不受限於：具有至少一離散電氣電路的電氣電路系統；具有至少一積體電路的電氣電路系統；具有至少一特定應用積體電路的電氣電路系統；形成由電腦程式配置而成之一般用途計算元件(舉例來說，由至少部分實行本文中所述之製程及/或元件的電腦程式配置而成之一般用途電腦，或是由至少部分實行本文中所述之製程及/或元件的電腦程式配置而成之微處理器)的電氣電路系統；形成記憶體元件(舉例來說，各種形式的隨機存取記憶體)的電氣電路系統；及/或形成通訊元件 (舉例來說，數據機、通訊交換機、或是光電設備)的電氣電路系統。
熟習本技術的人士便會理解，在本技術裡常見以本文中提出的方式來說明元件及/或製程並且接著使用標準的工程手法將此等已述元件及/或製程整合至較大型系統之中。也就是，不需要過度數量的試驗便能夠將本文中所述元件及/或製程的至少一部分整合至網路處理系統之中。
106‧‧‧表面
108‧‧‧基板
110‧‧‧擴散區
112‧‧‧通道區
114‧‧‧多晶矽閘極層
116‧‧‧下方(穿隧)氧化物層
120‧‧‧頂端氧化物層
800‧‧‧半導體記憶體元件
802‧‧‧SONNOS閘極堆疊
804‧‧‧ONNO結構
818‧‧‧頂端氮化物層
819‧‧‧底部氮化物層

Claims (20)

  1. 一種記憶體元件，包括：通道，由疊置在基板的表面上方的半導體材料製成的薄膜所形成，用以連接該記憶體元件的源極與汲極；穿隧氧化物，疊置在該通道上方；以及分離電荷捕獲區，疊置在該穿隧氧化物上方，該分離電荷捕獲區包括含有氮化物的底部電荷捕獲層，其比較靠近該穿隧氧化物，以及頂端電荷捕獲層，其中，該底部電荷捕獲層會藉由包括氧化物的薄抗穿隧層和該頂端電荷捕獲層分開，其中，該頂端電荷捕獲層包括富矽貧氧的氮化物，該底部電荷捕獲層包括富氧的氮化物。
  2. 根據申請專利範圍第1項的記憶體元件，進一步包括疊置在該分離電荷捕獲區上方的阻隔層。
  3. 根據申請專利範圍第2項的記憶體元件，其中，該頂端電荷捕獲層包括分佈在分離電荷捕獲區中的大量電荷捕獲阱。
  4. 根據申請專利範圍第2項的記憶體元件，其中，該阻隔層包括高K介電質。
  5. 根據申請專利範圍第2項的記憶體元件，其中，該通道係由相對於該通道之長軸具有<100>表面結晶定向的矽所製作。
  6. 根據申請專利範圍第2項的記憶體元件，其中，該通道包括多晶矽。
  7. 根據申請專利範圍第2項的記憶體元件，其中，該通道包括再結晶多晶矽。
  8. 根據申請專利範圍第2項的記憶體元件，其中，該通道包括矽奈米線。
  9. 根據申請專利範圍第2項的記憶體元件，其中，該穿隧氧化物包括氮化氧化物。
  10. 根據申請專利範圍第1項的記憶體元件，其中，該頂端電荷捕獲層包括高K介電質。
  11. 根據申請專利範圍第1項的記憶體元件，其中，該通道突出在基板的該表面之上，並且進一步包括鰭部，該鰭部和該通道的至少一部分相交並且疊置在該通道的至少一部分上方，該鰭部包括該穿隧氧化物以及疊置在該穿隧氧化物上方的分離電荷捕獲區。
  12. 根據申請專利範圍第11項的記憶體元件，其中，該頂端電荷捕獲層包括富矽貧氧的氮化物，該底部電荷捕獲層包括富氧的氮化物層，而且進一步包括疊置在該分離電荷捕獲區上方的阻隔氧化物層。
  13. 根據申請專利範圍第12項的記憶體元件，進一步包括疊置在該阻隔氧化物層上方的金屬閘極層。
  14. 一種記憶體元件，包括：垂直通道，由半導體材料製成的薄突出部所形成，從被形成在基板之表面上的第一擴散區延伸至被形成在該基板之該表面上方的第二擴散區，該垂直通道會將該第一擴散區電氣連接至該第二擴散區；穿隧氧化物，鄰接該垂直通道；分離電荷捕獲區，鄰接該穿隧氧化物，該分離電荷捕獲區包括含有富氧之氮化物的第一電荷捕獲層，其比較靠近該穿隧氧化物，以及第二電荷捕獲層，包括富矽貧氧的氮化物，疊置在該第一電荷捕獲層上方， 其中，該第二電荷捕獲層包括分佈在分離電荷捕獲區中的大量電荷捕獲阱。
  15. 根據申請專利範圍第14項的非平面式記憶體元件，其中，該第一電荷捕獲層會藉由包括氧化物的薄抗穿隧層和該第二電荷捕獲層分開。
  16. 根據申請專利範圍第15項的非平面式記憶體元件，其中，該垂直通道包括矽。
  17. 根據申請專利範圍第15項的非平面式記憶體元件，進一步包括和該分離電荷捕獲區鄰接的高K介電質阻隔層。
  18. 根據申請專利範圍第14項的非平面式記憶體元件，進一步包括和該分離電荷捕獲區鄰接的高K介電質阻隔層。
  19. 一種製造半導體元件的製程，該製程包括：由疊置在基板的表面上方的半導體材料製成的薄膜來形成通道，用以連接該記憶體元件的源極與汲極；形成穿隧氧化物，疊置在該通道上方；在該穿隧氧化物上方形成分離電荷捕獲區，該分離電荷捕獲區包括含有富氧之氮化物的底部電荷捕獲層，其疊置在該穿隧氧化物上方，包括氧化物的薄抗穿隧層，其疊置在該穿隧氧化物底部電荷捕獲層上方，以及包括富矽貧氧之氮化物的頂端電荷捕獲層，其疊置在該薄抗穿隧層的上方，其中，該頂端電荷捕獲層包括分佈在分離電荷捕獲區中的大量電荷捕獲阱。
  20. 根據申請專利範圍第19項的製程，其中，形成該通道包括由疊置在該 基板的該表面上方的半導體材料製成的薄膜來形成通道，其用以連接源極與汲極，隆起在該基板的該表面之上。
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