JP6422430B2 - 非平面メモリデバイス及び半導体デバイスを製造する方法 - Google Patents

非平面メモリデバイス及び半導体デバイスを製造する方法 Download PDF

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Description

関連出願の相互参照
本出願は、３５U.S.C119(e)に基づいて２００９年４月２４日に出願された米国仮特許出願第６１／１７２，３２０号の優先権の利益を主張して２０１０年４月２６日に出願された同時継続米国出願第１２／７６７，１０５号の一部継続出願であり、その両出願とも引用することにより本明細書に援用されるものとする。
本発明の実施形態は、半導体デバイスの分野に関する。
スプリットゲートフラッシュメモリ等の不揮発性半導体メモリは、時として、積層フローティングゲート構造を使用する。この型の電界効果トランジスタでは、制御ゲートをバイアスするとともにメモリセルが形成されている基板の本体領域を接地することによって、プログラムすべきメモリセルのフローティングゲート内に電子が誘起される。
酸化物−窒化物−酸化物（ＯＮＯ）積層体は、シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）トランジスタにおいて電荷蓄積層として使用され、またスプリットゲートフラッシュメモリにおいて、フローティングゲート及び制御ゲートとの間の絶縁層として使用され得る。
図１は、ＳＯＮＯＳゲート積層体又は構造１０２を有する半導体デバイス１００の構造の部分断面図である。このデバイス１００は、シリコン基板１０８の表面１０６上に形成された従来のＯＮＯ積層体１０４を含む。更に、デバイス１００は、典型的には、ゲート積層体にアライメントされ且つチャネル領域１１２で分離された、ソース及びドレイン領域等の１つ以上の拡散領域１１０を更に含む。ＳＯＮＯＳ構造１０２は、ＯＮＯ積層体１０４上に形成されこれと接触するポリシリコンゲート層１１４を含む。このポリゲート１１４はＯＮＯ積層体１０４によって基板１０８から分離され、電気的に絶縁される。ＯＮＯ積層体１０４は一般に下部（トンネル）酸化物層１１６、デバイス１００の電荷蓄積層又はメモリ層として作用する窒化物層又は酸窒化物層１１８、及び窒化物層又は酸窒化物層１１８を覆う上部酸化物層１２０を含む。
この従来のＳＯＮＯＳ構造１０２と関連する一つの問題は、窒化物層又は酸窒化物層１１８のデータ保持性能が悪く、この層を通して漏れるリーク電流のために、デバイス１００の寿命及び／又はいくつかの用途における使用が制限される点にある。ＳＯＮＯＳ構造１０２と関連する別の問題は、層１１８の化学量論的組成が層の厚さに亘って均一にならない点にある。特に、層１１８は、従来、比較的厚い層の厚さに亘って高い窒素及び高い酸素濃度を有する均一な層を得るために、単一のプロセスガス混合物及び固定又は一定の処理条件を用いて単一のステップで形成又は堆積されている。しかし、このことは、窒素、酸素及びシリコンの濃度が従来の層１１８の至る所で変化するという結果になる。従って、ＯＮＯ積層体１０４からなるメモリデバイス１００は電荷蓄積特性、特にプログラミング及び消去速度及びデータ保持性能が悪影響を受けている。
図２−５は、図１に示すような従来のＳＯＮＯＳ構造の電荷保持及び電荷移動を示す図である。電荷トラップが窒化物層１１８全体に分布している。トラップの分布は理想的な化学量論的条件の下では均一である（図２）が、典型的には分布はそれほど理想的に均一ではないであろう。消去（図３）実行時には、ホールは阻止酸化物１２０へ向かって移動する。プログラミング後電子電荷は層の境界に蓄積する（図４）。蓄えられた電荷の分布は、例えば図５のエネルギー図に示すプロセスにより、窒化物の境界でトンネリングにより大幅な漏れを引き起こす可能性がある。図５では、蓄えられた電荷が捕獲状態（例えばＥＴＡ、ＥＴＤ）の間を遷移して漏れを引き起こす。
従って、メモリ層として改善されたデータ保持性能及び改善された化学量論組成を示すメモリデバイスが現在必要とされている。
本発明の構造及び方法のこれらの及び他の様々な特徴及び利点は、以下の詳細な説明を添付図面及び特許請求の範囲とともに参照することによって明らかになる。
従来のＳＯＮＯＳ構造の断面図である。 図１に示すような従来のＳＯＮＯＳ構造の電荷保持及び電荷移動を示す図である。 図１に示すような従来のＳＯＮＯＳ構造の電荷保持及び電荷移動を示す図である。 図１に示すような従来のＳＯＮＯＳ構造の電荷保持及び電荷移動を示す図である。 従来のＳＯＮＯＳ構造に対するエネルギーバンド図であり、この図では蓄積された電荷が捕獲状態（例えばＥＴＡ、ＥＴＤ）の間を遷移して漏れを引き起こす。 ＳＯＮＮＯＳ構造の断面図である。 図６に示すようなＳＯＮＮＯＳ構造の電荷保持及び電荷移動を示す図である。 図６に示すようなＳＯＮＮＯＳ構造の電荷保持及び電荷移動を示す図である。 図６に示すようなＳＯＮＮＯＳ構造の電荷保持及び電荷移動を示す図である。 ＳＯＮＮＯＳ構造のエネルギーバンド図であり、この図では蓄積された電荷が捕獲状態（例えばＥＴＡ、ＥＴＤ）の間を遷移して漏れを引き起こす。 ＳＯＮＯＮＯＳ構造の断面図である。 図１４に示すようなＳＯＮＯＮＯＳ構造の電荷保持及び電荷移動を示す図である。 図１４に示すようなＳＯＮＯＮＯＳ構造の電荷保持及び電荷移動を示す図である。 図１４に示すようなＳＯＮＯＮＯＳ構造の電荷保持及び電荷移動を示す図である。 ＳＯＮＯＮＯＳ構造のエネルギーバンド図であり、この図では蓄積された電荷が捕獲状態（例えばＥＴＡ、ＥＴＤ）の間を遷移して漏れを引き起こす。 図１６Ａは分割電荷トラップ領域を含む非平面状マルチゲートデバイスを示す図である。図１６Ｂは図１６Ａの非平面状マルチゲートデバイスの断面図である。 図１７Ａ及び図１７Ｂは分割電荷トラップ領域及び水平ナノワイヤチャネルを含む非平面状マルチゲートデバイスを示す図である。 図１８Ａ及び図１８Ｂは分割電荷トラップ領域及び垂直ナノワイヤチャネルを含む非平面状マルチゲートデバイスを示す図である。 図１９Ａ及び図１９Ｂは図１８Ａの非平面状マルチゲートデバイスを製造するためのゲート最初のスキームを示す図である。 図２０Ａ及び図２０Ｂは図１８Ａの非平面状マルチゲートデバイスを製造するためのゲート最後のスキームを示す図である。
「一つの実施形態」又は「一実施形態」とは、同じ実施形態を指すこともあるが、必ずしも同じ実施形態を指すものではない。
文脈上明白に他の意味に解すべき場合を除き、明細書及び特許請求の範囲の全体にわたって、用語「備える」、「備えている」等は、排他的な意味又は網羅的な意味とは対照的な両立的な意味に構成されるべきであり、すなわち「含んでいる」の意味に構成されるべきであるが、これに限定されない。単数又は複数を用いる語は、それぞれ複数又は単数も含む。さらに、用語「ここに（herein）」、「前述」、「後述」及び同様の意味の語は、この出願で用いられた場合に、この出願全体を指し、この出願の任意の特定の部分を指すものではない。特許請求の範囲で、２つ以上の項目のリストに関して用語「又は」を用いる場合には、当該用語の解釈は以下の全ての解釈に及び、その解釈とは、リストの項目の全て、リストの項目の全て及びリストの項目の任意の組み合わせである。
＜要旨＞
異なる濃度の酸素、窒素及び／又はシリコンを有する多層窒化物層を含む複数の電荷蓄積層で電荷蓄積回路を形成することができる。これらの窒化物層は、少なくとも上部窒化物層及び下部窒化物層を含むことができる。少なくとも下部窒化物層はシリコン酸窒化物（例えばＳｉXＯYＮX）を含むことができる。これらの層の化学量論的組成は、下側、すなわち下部窒化物層が高い酸素及びシリコン含量を有するように且つ上部窒化物層が高いシリコン及び高い窒素濃度及び低い酸素濃度を有しシリコンリッチな窒化物又は酸窒化物を生成するように調整又は選択することができる。シリコンリッチ及び酸素リッチな下部窒化物層は、デバイス速度又は初期（寿命初期）のプログラミング電圧と消去電圧の差を低下することなく蓄積電荷の損失を低減する。シリコンリッチで酸素リーンな上部窒化物層は、このような構造をメモリデバイスに用いる場合に、プログラミング電圧と消去電圧の差を増大し、それによりデバイス速度を向上し、デバイス保持性能を増大し、デバイスの動作寿命を延長する。
しかしながら、この構造も電荷保持に関して欠点を有する。従って２つの窒化物層の間に中間酸化物層を形成することができ、比較的薄い酸化物層で分離される２つの窒化物層を備える分割電荷トラップ領域を形成することができる。一実施形態では、２つの窒化物層をほぼ等しい厚さとする。各窒化物層を少なくとも３０Åとすることができる。中間酸化物層を少なくとも５Ａとすることができる。プロセスの変動に対するある許容範囲も想定され、例えば±２Åである。一般に、中間酸化物層は２つの窒化物層と比較して薄いであろう。ここで「比較して薄い」とは、少なくとも約 .．７５：１の比を言う。ある窒化物層（下部層）を基板により近づけることができ、他の（上部）窒化物層と比較して酸素リッチとすることができる。
そのような半導体デバイスを製造するためのある方法は、シリコン基板上に第１の酸化物層を形成するステップ、第１の酸化物層上に第１の窒化物層を形成するステップ、第１の窒化物層にラジカル酸化を適用して第２の酸化物層を形成するステップ、及び第２の酸化物層上に第２の窒化物層を形成するステップを含む。プロセスのパラメータを変えることによって、第１の窒化物層を第２の窒化物層と比較して酸素リッチとする。例えば、シリコンソース、窒素ソース及び酸素含有ガスを用いた減圧ＣＶＤプロセスを用いてそれぞれの窒化物層を形成することができる。適切なプロセスのパラメータによって、シリコンリッチで酸素リッチな下部酸窒化物層を形成することができ、シリコンリッチで窒素リッチで酸素リーンな上部窒化物層を形成することができる。一実施形態では、第１の（下部）窒化物層を３５Åから５０Åの間の厚さで形成し、５Åから２０Åの間の深さまで酸化して中間酸化物層を形成し、その後第２の窒化物層を中間酸化物層を覆って３０Åから６０Åの間の厚さまで形成する。第１の（トンネル）酸化物層をシリコン基板上に約１５−２０Åの厚さまで形成することができる。さらに、プロセスの変動に対してある許容範囲が想定され、例えば±２Åである。
第２の窒化物層を覆って第３の酸化物層を約４０−５０Åの間の厚さまで形成することができ、第３の酸化物層を覆ってポリシリコン又は金属ゲート層を形成することができる。
＜多層電荷蓄積構造＞
図６は、半導体メモリデバイス８００の一部分の断面を示すブロック線図である。メモリデバイス８００は、基板１０８上のシリコン層の表面１０６上に形成された、ＯＮＮＯ構造８０４を含むＳＯＮＮＯＳゲート積層体８０２を含む。更に、デバイス８００は、ゲート積層体８０２にアライメントされ且つチャネル領域１１２で分離されたソース及びドレイン領域等の１つ以上の拡散領域１１０を含む。一般に、ＳＯＮＮＯＳ構造８０２は、ＯＮＮＯ構造８０４上に形成され該構造と接触するゲート層１１４を含む。ゲート１１４はＯＮＮＯ構造８０４によって基板１０８から絶縁される。ＯＮＮＯ構造８０４は、ゲート積層体８０２をチャネル領域１１２から絶縁する薄い下部酸化物層又はトンネル酸化物層１１６、上部又は阻止酸化物層１２０及び複数の窒化物含有層を含む多層電荷蓄積層８０４を含む。好ましくは、多層電荷蓄積層８０４は上部窒化物層８１８及び下部窒化物層８１９を含む、少なくとも２つの窒化物層を含む。
図７−９は、図６に示すようなＳＯＮＮＯＳ構造の電荷保持及び電荷移動を示す図である。電荷トラップが窒化物層８１８、８１９全体に分布しており、理想的な化学量論的条件の下では分布は均一である（図７）。消去（図８）の結果、ホールは阻止酸化物１２０へ向かって移動する。プログラミング後電子電荷は上部窒化物層８１８の境界に蓄積し（図９）、下部窒化物層８１９の下部境界では電荷の蓄積はより少ない。このことは、漏れ電流をより小さくすることができる。とはいえ、例えば図１０に示すように、この電荷の分布は窒化物の境界でトンネル現象による電荷の漏れを引き起こす可能性がある。図１０は、プログラミング後に、どのように電荷が異なる捕獲状態（例えばＥＴＡ、ＥＴＤ）の間を遷移して漏れを引き起こす可能性があるかを示す図である。
＜酸化物で分離する多層電荷蓄積構造＞
図１１は、半導体メモリデバイス１５００の断面を示すブロック線図である。メモリデバイス１５００は、基板１０８上の表面１０６上に形成された、ＯＮＯＮＯ構造１５０４を含むＳＯＮＯＮＯＳ積層体１５０２を備える。基板１０８は、ゲート積層体１５０２にアライメントされ且つチャネル領域１１２で分離されたソース及びドレイン領域等の１つ以上の拡散領域１１０を含む。一般に、ＳＯＮＯＮＯＳ構造１５０２は、ＯＮＯＮＯ構造１５０４上に形成され該構造と接触するポリシリコン又は金属ゲート層１１４を含む。ゲート１１４はＯＮＯＮＯ構造１５０４によって基板１０８から分離され又は電気的に絶縁される。ＯＮＯＮＯ構造１５０４は、積層体１５０２をチャネル領域１１２から分離又は電気的に絶縁する薄い下部酸化物層又はトンネル酸化物層１１６と、上部又は阻止酸化物層１２０と、複数の窒化物含有層１５１８、１５１９を含む多層電荷蓄積層１５０４とを含む。好ましくは、多層電荷蓄積層１５０４は、上部窒化物層１５１８、下部酸窒化物層１５１９及び中間酸化物層１５２１を含む、少なくとも２つの窒化物層を含む。
デバイス１５００の様々な層を特定の厚さで製造することができる。本明細書には厚さに対する様々な可能性が説明されており、様々な予想される実施形態を示している。一般に、中間酸化物層は２つの窒化物層と比較して比較的薄いであろう。例えば、中間酸化物層を約５Åから２０Åの間とすることができる。窒化物層を互いに同じ厚さ又は異なる厚さとすることができるが、窒化物層は典型的には少なくとも約３０Åであろう。加工技術及び材料科学の進歩によって、近い将来には窒化物層の厚さを２０Åまで小さくすることもできる。
図１２−１４は、図１１に示すようなＳＯＮＯＮＯＳ構造の電荷保持及び電荷移動を示す図である。電荷トラップが２つの窒化物層１５１８、１５１９に分布しており、中間酸化物層１５２１が存在する場所で断絶している（酸化物層１５２１ではトラップはほとんど又は全く生じない）。トラップの大部分は上部窒化物層１５１８で生じる。それぞれの窒化物層内で、理想的な化学量論的条件の下、トラップの分布はおおよそ均一である（図１２）。消去（図１３）の結果、ホールは阻止酸化物１２０へ向かって移動するが、捕獲されたホール電荷の大部分は上部窒化物層１５１８に生じる。プログラミング後電子電荷は上部窒化物層１５１８の境界に蓄積し（図１４）、下部窒化物層１５１９の下部境界では電荷の蓄積はより少ない。さらに、中間酸化物１５２１により、捕獲された電子電荷による上部窒化物層１５１８でのトンネル効果の可能性が大幅に低減される。このことは、漏れ電流を、図１及び図６に示す構造より小さくすることができる。この電荷の分布は、例えば図１５のエネルギーバンド図に示すように、上部窒化物層からのトンネル効果の確率を著しく低下させる。図１５は、プログラミング後に、電荷が異なる捕獲状態（例えばＥＴＡ、ＥＴＤ）の間を遷移するような遭遇を課すトンネル効果の障壁を示す図である。
＜製造技術＞
電荷保持に優れたＳＯＮＯＳ構造を形成する方法は、基板を覆うＯＮＯ構造の第１の酸化物層（トンネル酸化物層等）を形成することから始まる。基板を、例えばポリシリコン又はシリコン表面のゲルマニウム基板とすることができる。次に、第１の酸化物層の上に、多層電荷蓄積層の第１の窒化物層を形成する。例えばシリコンリッチ及び酸素リッチな酸窒化物層が得られるように調整された比及び流量でＮ２Ｏ／ＮＨ３及びＤＣＳ／ＮＨ３ガス混合物を含むＣＶＤプロセスによって、この第１又は下部窒化物層を形成することができる。ラジカル酸化を用いて、第１の窒化物層をその後選択された深さまで酸化させる。これにより中間酸化物層を形成する。例えば、１０００−１１００℃の温度でシングルウェハーツールを用いて、又は８００−９００℃でバッチ反応器ツールを用いて、ラジカル酸化を行うことができる。水素及び酸素ガスの混合物を、３００−５００トルの圧力でバッチプロセスに対して、又は１０−１５トルでシングル蒸発ツールを用いて、１−２分間シングルウェハーツールを用いて、又は３０分−１時間バッチプロセスを用いて、使用することができる。
それから、多層電荷蓄積構造の第２の窒化物層を、中間酸化物層の上に形成する。第２の窒化物層は、第１の（下部）窒化物層とは異なる酸素、窒素及び／又はシリコンの化学量論的組成を有する。シリコンリッチ及び酸素リーンな上窒化物層が得られるように調整された比及び流量でＤＣＳ／ＮＨ３及びＮ２Ｏ／ＮＨ３ガス混合物を含むプロセスガスを用いるＣＶＤプロセスによって、第２の窒化物層を形成又は堆積することができる。最後に、ＯＮＯ構造の第２の酸化物層を、第２の窒化層の表面上に形成する。この上部又は阻止酸化物層を任意の適切な手段によって形成又は堆積することができる。ある実施形態では、上部酸化物は、ＨＴＯ ＣＶＤプロセスで堆積された高温酸化物である。あるいは、上部又は阻止酸化物層を熱的に成長させることができるが、この実施形態では、阻止酸化物層を熱的に成長させるプロセスの間、上部窒化物のいくつかを有効に消費又は酸化するため、上部窒化物の厚さを調整又は増加できることが理解されるであろう。第３の選択肢は、上部窒化物層を、ラジカル酸化を用いて選択された深さまで酸化させることである。
ある実施形態では、ＣＶＤツールのあるチャンバでトンネル酸化物層を形成することにより製造することが可能であり、その後ＣＶＤツールの第２チャンバで下部酸窒化物層を形成し、その後第１チャンバで下部酸窒化物層をラジカル酸化させ、その後第２チャンバで追加の窒化物層を堆積させて、その後第１チャンバで第２の窒化物層を再びラジカル酸化させ、このようにして２つのチャンバのプロセスを用いて半導体デバイスを形成することができる。
製造では、第２の酸化物層の表面上にシリコン含有層を形成又は堆積して、ＳＯＮＯＳ積層体を完成するステップを更に含むことができる。シリコン含有層を、例えば、ＣＶＤプロセスによって堆積されるポリシリコン層として、ＳＯＮＯＳトランジスタ又はデバイスの制御ゲートを形成することができる。ある実施形態では、ポリシリコンの代わりに金属を堆積することができる。
一般に、基板１０８は、シリコン、シリコン−ゲルマニウム、シリコン・オン・インシュレータ又はシステム・オン・サファイヤ基板等の任意の既知のシリコンベース半導体材料を含むことができる。代わりに、基板１０８は砒化ガリウム、ゲルマニウム、窒化ガリウム又は燐化アルミニウム等の非シリコンベースの半導体材料上に形成されたシリコン層を含むことができる。好ましくは、基板１０８はドープ又はアンドープシリコン基板とする。
下部酸化物層又はトンネル酸化物層１１６は一般的には約１５Å〜約２２Å、より好ましくは約１８Å−２０Åの、あるプロセスの変動（例えば±１Å）を有する、二酸化シリコン（ＳｉＯ２）の比較的薄い層を含む。トンネル酸化物層１１６は任意の適切な手段によって形成又は堆積することができ、例えば熱的に成長させる、又は化学気相成長（ＣＶＤ）を用いて堆積することができる。一実施形態においては、トンネル酸化物層はスチームアニールを用いて形成または成長される。これはウェット酸化プロセスを含み、このプロセスでは基板１０８を堆積又は処理チャンバ内に置き、約７００℃〜約８５０℃の温度に加熱し、完成トンネル酸化物層１１６の所望の厚さに基づいて選択される所定の期間に亘って湿り蒸気に暴露する。模範的な処理時間は約５〜約２０分である。酸化は大気圧又は低圧力で実行でき、又はバッチ若しくはシングルウェハーツールを用いた環境条件の下でドライプロセスを用いて実行できる。
多層電荷蓄積構造は一般にシリコン、酸素及び窒素の異なる組成を有する少なくとも２つの窒化物層と、２つの窒化物層の間の中間酸化物層とを含むことができる。好適な実施形態においては、窒化物層は、シラン（ＳｉＨ４）、クロロシラン（ＳｉＨ３Ｃｌ）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、テトラクロロシラン（ＳｉＣｌ４）又はビスターシャルブチル アミンシラン（ＢＴＢＡＳ）等のシリコン源、窒素（Ｎ２）、アンモニア（ＮＨ３）、三酸化窒素（ＮＯ３）又は亜酸化窒素（Ｎ２Ｏ）等の窒素源、及び酸素（Ｏ２）又はＮ２Ｏなどの酸素含有ガスを用いて低圧ＣＶＤプロセスで形成又は堆積される。代わりに、水素が重水素で置換されたガスを使用することもでき、例えばＮＨ３の代りに重水素化されたアンモニア（ＮＤ３）を使用することができる。水素を重水素と置換すると、シリコン−酸化物界面におけるＳｉダングリングボンドが不活性化され、よってデバイスの耐久性が増大する。
例えば、下側、すなわち下部酸窒化物層８１９、１５１９は、基板１０８を堆積チャンバ内に置き、約２．５分〜約２０分の期間に亘ってチャンバを約５ミリトル（ｍＴ）〜約５００ｍＴの圧力に維持するとともに、基板を約７００℃〜約８５０℃、より好ましくは少なくとも約７８０℃の温度に維持しながら、Ｎ２Ｏ，ＮＨ３及びＤＣＳを含むプロセスガスを導入することによって、トンネル酸化物層１１６の上に堆積することができる。プロセスガスは、約８：１〜１：８の比で混合されたＮ２Ｏ及びＮＨ３の第１のガス混合物及び約７：１〜１：７の比で混合されたＤＣＳ及びＮＨ３の第２のガス混合物を含むことができ、約５〜２００立方センチメートル毎分（ｓｃｃｍ）の流量で導入することができる。これらの条件で生成又は堆積された層はシリコンリッチで酸素リッチな下部酸窒化物層８１９をもたらし、この下部酸窒化物層はプログラミング後及び消去後の電荷損失レートを減少し、保持状態における電圧シフトを小さくすることができる。
上部窒化物層８１８、１５１８は、Ｎ２Ｏ，ＮＨ３及びＤＣＳを含むプロセスガスを使用し、約５ｍＴ〜約５００ｍＴのチャンバ圧力及び約７００℃〜約８５０℃、より好ましくは少なくとも約７８０℃の基板温度で、約２．５分〜約２０分の期間に亘るＣＶＤプロセスによって堆積することができる。プロセスガスは、約８：１〜１：８の比で混合されたＮ２Ｏ及びＮＨ３の第１のガス混合物及び約７：１〜１：７の比で混合されたＤＣＳ及びＮＨ３の第２のガス混合物を含むことができ、約５〜約２０ｓｃｃｍの流量で導入することができる。これらの条件で生成又は堆積された層はシリコンリッチ、窒素リッチ及び酸素リーンな上部窒化物層８１８、１５１８をもたらす。
好ましくは、上部窒化物層８１８、１５１８は、中間酸化物層を形成した後、下部酸窒化物層８１９、１５１８の形成に使用したプロセスチャンバと同じプロセスチャンバ内において、下部酸窒化物層８１９、１５１９の堆積中に加熱される基板１０８の温度を変更することなく連続的に堆積される。一実施形態においては、上部窒化物層８１８、１５１８は、シリコンリッチ、窒素リッチ及び酸素リーンな上部酸窒化物８１８、１５１８が生成されるように、（１）異なるプロセスチャンバに移って、下部酸窒化物層のラジカル酸化により中間酸化物層を形成することと、（２）下部酸窒化物層の形成に用いたプロセスチャンバに戻り、ＤＣＳ／ＮＨ３ガス混合物に対してＮ２Ｏ／ＮＨ３ガス混合物の流量を減少させて所望の比のガス混合物を供給することとによって、下部酸窒化物層８１９、１５１９の堆積の後に連続的に堆積される。
下部酸窒化物層８１９、１５１９の適切な厚さは、（ある変動、例えば±１０Ａを許容して）約３０Å〜約８０Åであり、下部酸窒化物層８１９、１５１９の約５−２０Åをラジカル酸化により消費して中間酸化物層を形成することができる。上部窒化物層８１８、１５１８の適切な厚さを少なくとも３０Åとすることができる。ある実施形態では、上部窒化物層の厚さを最大で１３０Åに形成することができ、上部窒化物層の約３０−７０Åをラジカル酸化により消費して上部酸化物層を形成することができる。ある実施形態では、下部酸窒化物層及び上部窒化物層の厚さの比は約１：１であるが、他の比とすることも可能である。
上部酸化物層１２０は、約３０Å〜約７０Å、より好ましくは約４０〜５０Åの比較的厚いＳｉＯ２層を含む。上部酸化物層１２０を、任意の適切な手段で形成又は堆積することができ、例えば熱成長又はＣＶＤを用いて成長又は堆積することができる。一実施形態においては、上部酸化物層１２０はＣＶＤプロセスを用いて堆積された高温酸化物（ＨＴＯ）である。この堆積プロセスは、堆積チャンバ内において、基板１０８を約６５０℃〜約８５０℃の温度に維持しながら、約５０ｍＴ〜約１０００ｍＴの圧力で、約１０分〜約１２０分の期間に亘って、シラン、クロロシラン又はジクロロシラン等のシリコン源及びＯ２又はＮ２Ｏ等の酸素含有ガスに暴露するステップを含む。
上部窒化物層８１８、１５１８を酸化させることによって、上部酸化物層１２０を形成することができる。このことは、窒化物層１１６、８１８、８１９の形成に使用したチャンバと同じチャンバ内で遂行することができる。２つのチャンバツールの第１のチャンバで窒化物層８１８、８１９、１５１８、１５１９を形成することができ、２つのチャンバツールの第２のチャンバで酸化物層１１６、１５２１、１２０を形成することができる。適切なツールは、例えばカリフォルニア州スコッツバレーのＡＶＩＺＡテクノロジー社から商業的に入手し得るＯＮＯ、ＡＶＰである。
２つの窒化物層、すなわち上部及び下部層を有することについて図示し前述したが、本発明はそれに限定されず、多層電荷蓄積構造は、ｎ層の窒化物層を含むことができ、当該層のいずれか又は全ては、酸素、窒素及び／又はシリコンの異なる化学量論的組成を有することができる。特に、最大５層まで（場合によりさらに多層）の、窒化物層を有し、それぞれの層の化学量論的組成が異なる多層電荷蓄積構造が考慮される。これらの層の少なくともいくつかは、１層以上の比較的薄い酸化物層によって他の層から分離されるであろう。しかしながら、デバイスを製造するのに必要な方法のステップを減らし、それによってより単純でより頑健な製造方法をもたらすという望ましい結果を得るために、できるだけ少ない層を利用することが一般に望ましいことを、当業者は理解するであろう。さらに、できるだけ少ない層を利用することは、より少ない層の化学量論的組成及び寸法の制御がより単純になるために、より高い生産量ももたらす。
更に当然のことながら、本発明の構造及び方法をＳＯＮＯＳメモリデバイスのＳＯＮＯＳ積層体の一部に適用できるが、本発明の構造及び方法はそれに限定されず、本発明の範囲から逸脱すること無しに、電荷蓄積層若しくは誘電体層、又は電荷蓄積積層体若しくは誘電体積層体を必要とする、任意の半導体技術で若しくは任意の半導体技術とともに、又は任意のデバイスで、ＯＮＯ構造を用いることができる。当該デバイスは例えば、分割ゲートフラッシュメモリ、ＴａＮＯＳスタック、１Ｔ（トランジスタ）ＳＯＮＯＳ型セル、２ＴＳＯＮＯＳ型セル、３Ｔ ＳＯＮＯＳ型セル、局所化２ビットセル、マルチレベルプログラミング又はセルを含む。
本発明の実施形態に従うＯＮＯ構造又はＯＮＯ構造の製造方法の、以前又は従来の取り組みを越える利点は、以下を含む。
（ｉ）電荷のトンネル現象の確率を低減する中間酸化物層を用いて、窒化物層を複数の膜又は層に分割するとともに、各層にわたる酸素、窒素及びシリコンのプロファイルを調整することにより、当該構造を用いたメモリデバイスのデータ保持性能を強化する能力、
（ｉｉ）データ保持性能を損なうことなくメモリデバイスの速度を強化する能力、
（ｉｉｉ）少なくとも約１２５℃で、本発明の実施形態のＯＮＯ構造を用いるメモリデバイスに対するデータ保持性能及び速度の仕様を満足し又は上回る能力、及び
（ｉｖ）過酷な１００，０００サイクル以上のプログラム消去サイクルへの耐久性。
＜実装及び代替手段＞
他の態様において、本開示は、基板の表面上に形成されるチャネルの２つ以上の面を覆う電荷トラップ領域を含む、マルチゲートの又はマルチゲート表面のメモリデバイスに向けられたものであり、また当該メモリデバイスを製造する方法に向けられたものである。マルチゲートデバイスは、平面状デバイスも非平面状デバイスも含む。（図示しない）平面状マルチゲートデバイスは一般に、多数の第1の層が堆積されて、後に形成されるチャネルの下に第1のゲートを形成し、多数の第2の層がその上に堆積されて、第2のゲートを形成する、ダブルゲート型平面状デバイスを含む。非平面状マルチゲートデバイスは一般に、基板の表面の上に形成される水平又は垂直チャネルを含み、３つ以上の面上でゲートによって取り囲まれる。
図１６Ａは、電荷トラップ領域を含む非平面状マルチゲートメモリデバイスの一実施形態を示す。図１６Ａを参照すると、一般にｆｉｎＦＥＴと呼ばれる、メモリデバイス１６００は、基板１６０６の表面１６０４上を覆う半導体材料の薄い膜または層から形成され、メモリデバイスのソース１６０８とドレイン１６１０とを接続する、チャネル１６０２を含む。チャネル１６０２は３つの面で、デバイスのゲート１６１２を形成するフィンによって囲まれる。（ソースからドレインへの方向で測定される）ゲート１６１２の厚さは、デバイスの有効チャネル長を決定する。
本開示に従って、図１６Ａの非平面型マルチゲートメモリデバイス１６００は、分割電荷トラップ領域を含むことができる。図１６Ｂは、図１６Ａの非平面状メモリデバイスの一部の断面図であり、基板１６０６、チャネル１６０２、及び分割電荷トラップ領域１６１４を示すゲート１６１２の一部を含む。ゲート１６１２は更に、隆起したチャネル１６０２を覆うトンネル酸化物１６１６と、阻止誘電体１６１８と、阻止層を覆いメモリデバイス１６００の制御ゲートを形成する金属ゲート層１６２０とを含む。ある実施形態では、ドープされたポリシリコンを金属の代わりに堆積して、ポリシリコンのゲート層を設けることができる。チャネル１６０２及びゲート１６１２を、基板１６０６上に直接形成することができ、又は、当該基板上に形成される、埋設された酸化物層等の、絶縁層若しくは誘電体層１６２２上に直接形成することができる。
図１６Ｂを参照すると、分割電荷トラップ領域１６１４は、トンネル酸化物層１６１６に更に近い窒化物を含む、少なくとも１層の、下側の、すなわち下部電荷トラップ層１６２４を備える。そして分割電荷トラップ領域１６１４は、当該下部電荷トラップ層を覆う、上側の、すなわち上部電荷トラップ層１６２６を含む。一般的に、上部電荷トラップ層１６２６は、シリコンリッチで酸素リーンな窒化物層を備え、多数の電荷トラップ層に分布する電荷トラップの大部分を含み、その一方で、下部電荷トラップ層１６２４は、酸素リッチな窒化物又はシリコン酸窒化物を含み、上部電荷トラップ層に対して酸素リッチとして下部電荷トラップ層８２４内の電荷トラップの数を低減させている。酸素リッチとは、下部電荷トラップ層１６２４中の酸素濃度を約１５〜約４０％とするのに対して、上部電荷トラップ層１６２６中の酸素濃度を約５％未満とすることを意味する。
ある実施形態では、阻止誘電体１６１８は、ＨＴＯ等の酸化物も含み、ＯＮＮＯ構造を提供する。チャネル１６０２及びチャネル１６０２の上を覆うＯＮＮＯ構造を、シリコン基板１６０６上に直接形成し、ドープされたポリシリコンゲート層１６２０で覆い、ＳＯＮＮＯＳ構造を提供することができる。
例えば図１６Ｂに示されるような、ある実施形態では、分割電荷トラップ領域１６１４は、酸化物等の誘電体を含む、少なくとも１層の薄い中間層又は反トンネル層１６２８を更に含み、上部電荷トラップ１６２６を下部電荷トラップ層１６２４から分離する。反トンネル層１６２８は、プログラムしている間に上部窒化物層１６２６の境界で蓄積する、トンネル層から下部窒化物層１６２４への電子電荷の確率を、実質的に低減し、図１及び図６に示される構造に対する漏れ電流よりも少ない漏れ電流をもたらす。
上述した実施形態と同様に、下部電荷トラップ層１６２４及び上部電荷トラップ層１６２６のいずれか又は両方は、シリコン窒化物又はシリコン酸窒化物を含むことができ、例えばシリコンリッチ及び酸素リッチな酸窒化物層が得られるように比及び流量が調整されたＮ２Ｏ／ＮＨ３及びＤＣＳ／ＮＨ３ガスの混合物を含むＣＶＤプロセスによって、形成されることができる。多層電荷蓄積構造の第２の窒化物層はその後、中間酸化層上に形成される。上部電荷トラップ層１６２６は、下部電荷トラップ層１６２４と異なる酸素、窒素及び／又はシリコンの化学量論的組成を有し、シリコンリッチ及び酸素リーンな上部窒化物層が得られるように比及び流量が調整されたＤＣＳ／ＮＨ３及びＮ２Ｏ／ＮＨ３ガスの混合物を含むプロセスガスを用いるＣＶＤプロセスによって形成又は堆積されることもできる。
酸化物を含む中間又は反トンネル層１６２８を備える実施形態において、ラジカル酸化を用いて、下部酸窒化物を選んだ深さまで酸化させることによって反トンネル層を形成することができる。例えば、１０００−１１００℃の温度でシングルウェハーツールを用いて、又は８００−９００℃でバッチ反応器ツールを用いて、ラジカル酸化を行うことができる。水素及び酸素ガスの混合物を、３００−５００トルの圧力でバッチプロセスに対して、又は１０−１５トルでシングル蒸発ツールを用いて、１−２分間シングルウェハーツールを用いて、又は３０分−１時間バッチプロセスを用いて、使用することができる。
最後に、酸化物を含む阻止誘電体１６１８を含む実施形態において、当該酸化物を任意の適切な手段によって形成又は堆積することができる。ある実施形態では、阻止誘電体１６１８の酸化物は、ＨＴＯ ＣＶＤプロセスで堆積された高温酸化物である。あるいは、阻止誘電体１６１８又は阻止酸化物層を熱的に成長させることができるが、この実施形態では、阻止酸化物層を熱的に成長させるプロセスの間、上部窒化物のいくつかを有効に消費又は酸化するため、上部窒化物の厚さを調整又は増加できることが理解されるであろう。第３の選択肢は、上部窒化物を、ラジカル酸化を用いて選択された深さまで酸化させることである。
下部電荷トラップ層１６２４の厚さを、約３０Åから約８０Åまで（ある許容される変動、たとえば±１０Ａで）適切に形成することができる。ラジカル酸化により下部電荷トラップ層８２４の約５−２０Åを消費して反トンネル層１６２８を形成することができる。上部電荷トラップ層１６２６の適切な厚さを、少なくとも３０Åとすることができる。ある実施形態では、上部電荷トラップ層１６２６の厚さを最大で１３０Åとすることができ、ラジカル酸化により上部電荷トラップ層１６２６の３０−７０Åを消費して阻止誘電体１６１８を形成することができる。ある実施形態では、下部電荷トラップ層１６２４と上部電荷トラップ層１６２６との間の厚さの比を約１：１とすることができるが、他の比も可能である。
他の実施形態では、上部電荷トラップ層１６２６及び阻止誘電体１６１８のいずれか又は両方は、高誘電率誘電体を含むことができる。適切な高誘電率誘電体は、ＨｆＳｉＯＮ、ＨｆＳｉＯ又はＨｆＯ等の材料をベースにしたハフニウムと、ＺｒＳｉＯＮ、ＺｒＳｉＯ又はＺｒＯ等の材料をベースにしたジルコニウムと、Ｙ２Ｏ３等の材料をベースにしたイットリウムとを含むことができる。
図１７Ａ及び１７Ｂに示される、他の実施形態では、メモリデバイスは、基板の表面を覆う半導体材料の薄膜から形成され、メモリデバイスのソースとドレインとを接続するナノワイヤチャネルを含むことができる。ナノワイヤチャネルとは、結晶シリコン材料の薄いストリップに形成される伝導チャネルという意味であり、当該伝導チャネルは約１０ナノメートル（ｎｍ）以下の最大断面寸法を有し、より好ましくは６ｎｍ未満の最大断面寸法を有する。任意に、当該チャネルの長軸線に対する面結晶方位が＜１００＞となるように、当該チャネルを形成することができる。
図１７Ａを参照すると、メモリデバイス１７００は、基板１７０６の表面上に又は表面を覆う、半導体材料の薄膜又は薄層から形成される水平ナノワイヤチャネル１７０２を含む。ナノワイヤチャネル１７０２は、メモリデバイスのソース１７０８とドレイン１７１０とを接続する。図示される実施形態では、当該デバイスは、デバイスのゲート１７１２がナノワイヤチャネル１７０２の全側面を取り囲む、全周ゲート（ＧＡＡ）構造を有する。（ソースからドレインへの方向で計測される）ゲート１７１２の厚さは、デバイスの有効チャネル長を決定する。
本開示に従って、図１７Ａの非平面状マルチゲートメモリデバイス１７００は、分割電荷トラップ領域を含むことができる。図１７Ｂは、図１７Ａの非平面状メモリデバイスの一部の断面図であり、基板１７０６、ナノワイヤチャネル１７０２、及び、分割電荷トラップ領域を示すゲート１７１２の一部を含む。図１７Ｂを参照すると、ゲート１７１２は、ナノワイヤチャネル１７０２を覆うトンネル酸化物層１７１４と、分割電荷トラップ領域と、阻止誘電体１７１６と、阻止層を覆いメモリデバイス１７００の制御ゲートを形成するゲート層１７１８とを含む。ゲート層１７１８は、金属又はドープされたポリシリコンを含むことができる。分割電荷トラップ領域は、トンネル酸化物層１７１４により近い、窒化物を含む、少なくとも１層の内側電荷トラップ層１７２０と、当該内側電荷トラップ層を覆う外側電荷トラップ層１７２２とを備える。一般に、外側電荷トラップ層１７２２は、シリコンリッチで酸素リーンな窒化物層を備え、複数の電荷トラップ層に分布する電荷トラップの大部分を含み、その一方で、内側電荷トラップ層１７２０は、酸素リッチな窒化物又はシリコン酸窒化物を含み、外側電荷トラップ層に対して酸素リッチとして内側電荷トラップ層９２０内の電荷トラップ数を低減させている。
例えば図示されるような、ある実施形態では、分割電荷トラップ領域は、酸化物等の誘電体を含む、少なくとも１層の薄い、中間層又は反トンネル層１７２４を更に含み、外側電荷トラップ１７２２を内側電荷トラップ層１７２０から分離する。反トンネル層１７２４は、プログラムしている間に外側電荷トラップ１７２２の境界で蓄積する、トンネル層から内側電荷トラップ層１７２０への電子電荷の確率を実質的に低減し、より少ない漏れ電流をもたらす。
上述した実施形態と同様に、内側電荷トラップ層１７２０及び外側電荷トラップ層１７２２のいずれか又は両方は、シリコン窒化物又はシリコン酸窒化物を含むことができ、例えばシリコンリッチ及び酸素リッチな酸窒化物層が得られるように比及び流量が調整されたＮ２Ｏ／ＮＨ３及びＤＣＳ／ＮＨ３ガスの混合物を含むＣＶＤプロセスによって、形成されることができる。多層電荷蓄積構造の第２の窒化物層はその後、中間酸化層上に形成される。外側電荷トラップ層１７２２は、内側電荷トラップ層１７２０と異なる酸素、窒素及び／又はシリコンの化学量論的組成を有し、シリコンリッチ及び酸素リーンな上部窒化物層が得られるように比及び流量が調整されたＤＣＳ／ＮＨ３及びＮ２Ｏ／ＮＨ３ガスの混合物を含むプロセスガスを用いるＣＶＤプロセスによって形成又は堆積されることもできる。
酸化物を含む中間又は反トンネル層１７２４を含む実施形態において、ラジカル酸化を用いて、内側電荷トラップ層１７２０を選んだ深さまで酸化させることによって反トンネル層を形成することができる。例えば、１０００−１１００℃の温度でシングルウェハーツールを用いて、又は８００−９００℃でバッチ反応器ツールを用いて、ラジカル酸化を行うことができる。水素及び酸素ガスの混合物を、３００−５００トルの圧力でバッチプロセスに対して、又は１０−１５トルでシングル蒸発ツールを用いて、１−２分間シングルウェハーツールを用いて、又は３０分−１時間バッチプロセスを用いて、使用することができる。
最後に、阻止誘電体１７１６が酸化物を含む実施形態において、当該酸化物を適切な手段によって形成又は堆積することができる。ある実施形態では、阻止誘電体１７１６の酸化物は、ＨＴＯ ＣＶＤプロセスで堆積された高温酸化物である。あるいは、阻止誘電体１７１６又は阻止酸化物層を熱的に成長させることができるが、この実施形態では、阻止酸化物層を熱的に成長させるプロセスの間、上部窒化物のいくつかを有効に消費又は酸化するため、外側電荷トラップ層１７２２の厚さを調整又は増加する必要があることが理解されるであろう。
内側電荷トラップ層１７２０の厚さを、約３０Åから約８０Åまで（ある許容される変動、たとえば±１０Ａで）適切に形成することができる。ラジカル酸化により内側電荷トラップ層９２０の約５−２０Åを消費して反トンネル層１７２４を形成することができる。外側電荷トラップ層１７２２の適切な厚さを、少なくとも３０Åとすることができる。ある実施形態では、外側電荷トラップ層１７２２の厚さを最大で１３０Åとすることができ、ラジカル酸化により外側電荷トラップ層９２２の３０−７０Åを消費して阻止誘電体１７１６を形成することができる。ある実施形態では、内側電荷トラップ層１７２０と外側電荷トラップ層１７２２との間の厚さの比を約１：１とすることができるが、他の比も可能である。
他の実施形態では、外側電荷トラップ層１７２２及び阻止誘電体１７１６のいずれか又は両方は、高誘電率誘電体を含むことができる。適切な高誘電率誘電体は、ＨｆＳｉＯＮ、ＨｆＳｉＯ又はＨｆＯ等の材料をベースにしたハフニウムと、ＺｒＳｉＯＮ、ＺｒＳｉＯ又はＺｒＯ等の材料をベースにしたジルコニウムと、Ｙ２Ｏ３等の材料をベースにしたイットリウムとを含むことができる。
他の実施形態では、メモリデバイスは、基板上の多数の導電層、半導体層の上に突出し又はこれらの層から突出する、半導体材料に形成され又はこの半導体材料から形成される、垂直ナノワイヤチャネルを含む非平面状デバイスであり又はこの非平面状デバイスを含む。図１８Ａに切断図で示す、この実施形態のあるバージョンでは、メモリデバイス１８００は、デバイスのソース１８０４及びドレイン１８０６を接続する半導体材料の円筒に形成される垂直ナノワイヤチャネル１８０２を含む。チャネル１８０２は、トンネル酸化物層１８０８、電荷トラップ領域１８１０、阻止層１８１２、及び当該阻止層を覆いメモリデバイス１８００の制御ゲートを形成するゲート層１８１４に取り囲まれている。チャネル１８０２は、半導体材料の十分堅固な円柱の外側層に、環状の領域を含むことができ、又は誘電体の充填材の円柱上に形成される環状層を含むことができる。上述した水平ナノワイヤと同様に、チャネル１８０２は、ポリシリコン又は再結晶ポリシリコンを含んで、単結晶チャネルを形成することができる。チャネル１８０２が結晶性シリコンを含む場合には、任意に、当該チャネルの長軸線に対しする面結晶方位が＜１００＞となるように、チャネルを形成することができる。
図１８Ｂに示すような、ある実施形態では、電荷トラップ領域１８１０を、少なくとも、トンネル酸化物層１８０８に最も近い第１又は内側電荷トラップ層１８１６と、第２又は外側電荷トラップ１８１８とを含む、分割電荷トラップ領域とすることができる。任意に、中間の酸化物層又は反トンネル層１８２０によって、当該第１及び第２電荷トラップ層を分離させることができる。
上述した実施形態と同様に、第１電荷トラップ層１８１６及び第２電荷トラップ層１８１８のいずれか又は両方は、シリコン窒化物又はシリコン酸窒化物を含むことができ、例えばシリコンリッチ及び酸素リッチな酸窒化物層が得られるように比及び流量が調整されたＮ２Ｏ／ＮＨ３及びＤＣＳ／ＮＨ３のガス混合物を含むＣＶＤプロセスによって、形成されることができる。
最後に、第２電荷トラップ層１８１８及び阻止層１８１２のいずれか又は両方は、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ又はＹ２Ｏ３等の、高誘電率誘電体を含むことができる。
第１電荷トラップ層１８１６の厚さを、約３０Åから約８０Åまで（許容される変動、たとえば±１０Ａで）適切に形成することができる。ラジカル酸化により第１電荷トラップ層１０１６の約５−２０Åを消費して反トンネル層１８２０を形成することができる。第２電荷トラップ層１８１８の適切な厚さを少なくとも３０Åとすることができ、阻止誘電体１８１２の適切な厚さを約３０−７０Åとすることができる。
図１８Ａのメモリデバイス１８００を、ゲート最初のスキーム又はゲート最後のスキームのいずれか一方を用いて製造することができる。図１９Ａ−Ｆは、図１８Ａの非平面状マルチゲートデバイスを製造するためのゲート最初のスキームを示す。図２０Ａ−Ｆは、図１８Ａの非平面状マルチゲートデバイスを製造するためのゲート最後のスキームを示す。
図１９Ａを参照すると、ゲート最初のスキームにおいて、阻止酸化物等の、第１又は下部誘電体層１９０２を、ソース又はドレイン等の、基板１９０６内の第１のドープされた拡散領域１９０４上に形成する。ゲート層１９０８を第１誘電体層１９０２上に堆積してデバイスの制御ゲートを形成し、第２又は上部誘電体層１９１０をその上に形成する。上述した実施形態と同様に、第１及び第２誘電体層１９０２、１９１０を、ＣＶＤ若しくはラジカル酸化によって堆積することができ、又は、下層又は下部基板の一部の酸化によって形成することができる。ゲート層１９０８は、ＣＶＤによって堆積された、金属又はドープされたポリシリコンを含むことができる。一般に、ゲート層１９０８の厚さは約４０Å−５０Åであり、第１及び第２誘電体層１９０２、１９１０の厚さは約２０Å−８０Åである。
図１９Ｂを参照して、上を覆うゲート層１９０８並びに第１及び第２誘電体層１９０２、１９１０を貫通して基板１９０６内の拡散領域１９０４へ達する第１開口部１９１２をエッチングして形成する。次に、トンネル酸化物１９１４、電荷トラップ領域１９１６及び阻止誘電体１９１８の層を開口部に連続的に堆積し、上部誘電体層１９１０の表面を平坦化して、図１９Ｃに示す中間構造を産出する。
当然のことながら、図示はしないが、上述した実施形態において、電荷トラップ領域１９１６は、トンネル酸化物１９１４に最も近い少なくとも１層の下側の、すなわち下部電荷トラップ層と、当該下部電荷トラップ層を覆う上側の、すなわち上部電荷トラップ層と、を含む分割電荷トラップ領域を含むことができる。一般に、上部電荷トラップ層は、シリコンリッチで酸素リーンな窒化物層を備え、複数の電荷トラップ層に分布する電荷トラップの大部分を含み、その一方で、下部電荷トラップ層は、酸素リッチな窒化物又はシリコン酸窒化物を含み、下部電荷トラップ層を上部電荷トラップに対して酸素リッチとして下部電荷トラップ内の電荷トラップの数を低減させている。ある実施形態では、分割電荷トラップ領域１９１６は、酸化物等の誘電体を含む、少なくとも１層の薄い、中間層又は反トンネル層を更に含み、上部電荷トラップを下部電荷トラップ層から分離する。
次に、トンネル酸化物１９１４、電荷トラップ領域１９１６及び阻止誘電体１９１８を貫通する第２又はチャネル開口部１９２０を、異方的にエッチングして形成する（図１９Ｄ）。図１９Ｅを参照して、チャネル開口部に半導体材料１９２２を堆積して、開口部内に垂直チャネル１９２４を形成する。垂直チャネル１９２４は、半導体材料の十分に堅固な円柱の外側層に、環状領域を含むことができ、又は、図１９Ｅに示すように、垂直チャネル１９２４は、誘電体の充填材１９２６の円柱を取り囲む、別個の層状半導体材料１９２２を含むことができる。
図１９Ｆを参照して、上部誘電体層１９１０の表面を平坦化する。そしてソース又はドレイン等の、第２のドープされた拡散領域１９３０をその中に形成した、半導体材料１９２８の層を上部誘電体層の上に堆積して、図示のデバイスを形成する。
図２０を参照して、ゲート最後のスキームにおいて、酸化物等の誘電体層２００２を基板２００６表面の犠牲層２００４上に形成し、誘電体及び犠牲層を貫通する開口部をエッチングで形成し、垂直チャネル２００８を当該開口部内に形成する。上述した実施形態と同様に、垂直チャネル２００８は、多結晶シリコン若しくは単結晶シリコン等の半導体材料２０１０の十分に堅固な円柱の外側層に環状領域を含むことができ、又は、（図示はしないが）垂直チャネル２００８は、誘電体の充填材の円柱を取り囲む、別個の層状半導体材料を含むことができる。誘電体層２００２は、酸化シリコン等の任意の適切な誘電材料を含むことができ、メモリデバイス１８００の、続いて形成されるゲート層を、ゲート層上を覆う電気的に活性な層又は他のメモリデバイスから、電気的に絶縁することができる。犠牲層２００４は、誘電体層２００２、基板２００６及び垂直チャネル２００８の材料に対して高い選択性を有する、エッチング又は除去可能な任意の適切な材料を含むことができる。
図２０Ｂを参照して、誘電体層及び犠牲層２００２、２００４を貫通し基板１９０６に達する第２開口部２０１２をエッチングして形成し、犠牲層２００４をエッチング又は除去する。犠牲層２００４は、誘電体層２００２、基板２００６及び垂直チャネル２００８の材料に対して高い選択性を有する、エッチング又は除去可能な任意の適切な材料を含むことができる。ある実施形態では、犠牲層２００４は緩衝酸化物エッチング（ｂｕｆｆｅｒｅｄ ｏｘｉｄｅ ｅｔｃｈ、ＢＯＥ ｅｔｃｈ）によって除去可能な二酸化ケイ素を含む。
図２０Ｃ及び２０Ｄを参照して、トンネル酸化物層２０１４、電荷トラップ領域２０１６及び阻止誘電体２０１８の層を順に開口部に堆積し、誘電体層２００２の表面を平坦化して図２０Ｃ及び２０Ｄに示す中間構造を産出する。図２０Ｄに示すような、ある実施形態では、電荷トラップ領域２０１６を、少なくとも、トンネル酸化物層２０１４に最も近い第１又は内側電荷トラップ層２０１６ａと第２又は外側電荷トラップ層２０１６ｂと、を含む分割電荷トラップ領域とすることができる。任意に、第１及び第２電荷トラップ層を、中間酸化物又は反トンネル層２０２０によって分離することができる。
次に、ゲート層２０２２を第２開口部２０１２内へ堆積し、上部誘電体層２００２の表面を平坦化して、図２０Ｅに示す中間構造を産出する。上述した実施形態と同様に、ゲート層２０２２は、堆積した金属又はドープされたポリシリコンを含むことができる。最後に、ゲート層２０２２を貫通する開口部２０２４をエッチングで形成して、単独のメモリデバイス２０２６の制御ゲートを形成する。
「ロジック」は、適用されてデバイスの働きに影響を与えることができる、信号及び／又は情報に言及する。ソフトウェア、ハードウェア及びファームウェアはロジックの例である。ハードウェアのロジックは回路で具体化することができる。一般に、ロジックはソフトウェア、ハードウェア及び／又はファームウェアの組み合わせを含むことができる。
本明細書に記載された電荷保持デバイスの実施形態を論理回路に用いて、マシンメモリとして機能させることができる。当業者は、記載された構造を具現化できる様々なロジックの実装が存在し、好ましい手段はプロセスが展開される事情によって変化することを理解できる。例えば、実装者が速度及び精度を最重要と決定した場合には、実装者はハードウェア手段及び／又はファームウェア手段を選ぶことができ、あるいは、柔軟性を最重要と決定した場合には、実装者はソフトウェア実装だけを選ぶことができ、又は、更に代案として、実装者はハードウェア、ソフトウェア及び／又はファームウェアの組み合わせを選ぶことができる。従って、本明細書に記載されるデバイスを用いる多数の手段が存在し、利用される任意の手段は、変化しうる、当該手段を用いる事情及び実装者の特定の関心事項（例えば速度、柔軟性又は予測可能性）によって決まる選択物であるから、これらの手段のいずれも、他の手段より本質的に優れるものではない。当業者は、実施形態の光学的態様が、光学的に配向されるハードウェア、ソフトウェア及び／又はファームウェアを含むことを認識することができる。
前述の詳細な説明では、ブロック図、フローチャート及び／又は実施例により、デバイス及び／又は方法の様々な実施形態を説明した。そのようなブロック図、フローチャート及び／又は実施例は、１つ以上の機能及び／又は動作を含む限りでは、そのようなブロック図、フローチャート又は実施例内の、各機能及び／又は動作を、広範囲のハードウェア、ソフトウェア、ファームウェア又はこれらの事実上任意の組み合わせによって、単独に及び／又は共同で実装することができることを、当業者は周知として理解できる。
本明細書で説明した構造の実施形態を、特定用途向け集積回路（ＡＳＩＣｓ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡｓ）、中央演算処理装置（ＣＰＵｓ）、デジタル・シグナル・プロセッサ（ＤＳＰｓ）又は他の統合された構成で用いることができる。しかしながら当業者は、データに対するデジタル情報及び／又は１つ以上のコンピュータを実行させるプログラム（例えば１つ以上のコンピュータシステム上で動作する１つ以上のプログラム、１つ以上のプロセッサ上で動作する１つ以上のプログラム、１つ以上のマイクロプロセッサ上で動作する１つ以上のプログラム）、ファームウェア又はこれらの事実上任意の組み合わせを記憶することを目的として、本明細書に記載された実施形態のいくつかの態様を、全体として又は一部として、専用のメモリ回路で同等に実装することができることを認識することができる。
一般的な意味で、当業者は、本明細書に記載された様々な構造を、単独に及び／又は共同で、広範囲の電気回路によって具体化できることを認識することができる。本明細書で用いる「電気回路」は、少なくとも１つの個別の電気回路を有する電気回路、少なくとも１つの集積回路を有する電気回路、少なくとも１つの特定用途向け集積回路を有する電気回路、コンピュータプログラムにより設定される汎用コンピュータ・デバイス（例えば、コンピュータプログラムにより設定され、本明細書に記載される方法及び／又はデバイスを少なくとも部分的に実行する汎用コンピュータ、又は、コンピュータプログラムにより設定され、本明細書に記載される方法及び／又はデバイスを少なくとも部分的に実行するマイクロプロセッサ）を形成する電気回路、メモリデバイスを形成する（例えばランダムアクセスメモリを形成する）電気回路、及び／又は、（モデム、通信スイッチ又は光電気装置等の）通信機器を形成する電気回路を含むが、これらに限定されない。
当業者は、本明細書に記載したようなデバイス及び／又は方法を説明することが、通常、当業者の技術の範囲内であることを認識することができ、従って標準の技術的手法を用いてそのような説明したデバイス及び／又は方法をより大きなシステムに組み込むことが当業者の技術の範囲内であることを認識することができる。すなわち、本明細書に記載されたデバイス及び／又は方法の少なくとも一部を、過度の量の実験を行うことなく、ネットワーク処理システムに組み込むことができる。

Claims (5)

  1. 基板表面に形成される第１の拡散領域から前記基板表面の上に形成される第２の拡散領域まで延びる、半導体材料の薄い突起から形成される垂直チャネルと、
    前記垂直チャネルに当接するトンネル酸化物と、
    前記トンネル酸化物に当接する分割電荷トラップ領域とを備える、非平面メモリデバイスであり、
    前記垂直チャネルは、前記第１の拡散領域を第２の拡散領域へ電気的に接続し、
    前記分割電荷トラップ領域は、前記トンネル酸化物により近い酸素リッチな窒化物を含む第１の電荷トラップ層と、シリコンリッチで酸素リーンな窒化物を含み、前記第１の電荷トラップ層を覆う第２の電荷トラップ層とを備え、
    第２の電荷トラップ層は、分割電荷トラップ領域に分布する電荷トラップの大部分を備え、
    前記第１の電荷トラップ層は、酸化物を含む薄い反トンネル層によって前記第２の電荷トラップ層から分離される、非平面メモリデバイス。
  2. 請求項１に記載の非平面状メモリデバイスであり、前記垂直チャネルはシリコンを含む、非平面状メモリデバイス。
  3. 請求項１に記載の非平面状メモリデバイスであり、前記非平面状メモリデバイスは前記分割電荷トラップ領域に当接する高誘電率誘電体阻止層を更に備える、非平面状メモリデバイス。
  4. 半導体デバイスを製造する方法であり、前記方法は、
    基板の表面を覆う半導体材料の薄膜から、メモリデバイスのソース及びドレインを接続するチャネルを形成するステップ、
    前記チャネルを覆うトンネル酸化物を形成するステップ、及び
    前記トンネル酸化物を覆い酸素リッチな窒化物を含む下部電荷トラップ層と、前記トンネル酸化物の下部電荷トラップ層を覆う酸化物を含む薄い反トンネル層と、前記薄い反トンネル層を覆うシリコンリッチで酸素リーンな窒化物を含む上部電荷トラップ層とを備える分割電荷トラップ領域を、前記トンネル酸化物上に形成するステップを含み、
    前記上部電荷トラップ層は分割電荷トラップ領域に分布する電荷トラップの大部分を含む、方法。
  5. 請求項４に記載の方法であり、前記チャネルを形成するステップが、前記基板の表面を覆う半導体材料の薄膜から、ソース及びドレインを接続するとともに前記基板の表面上に隆起するチャネルを形成するステップを含む、方法。
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