CN104254921B - 具有分离氮化物存储层的sonos堆栈 - Google Patents

具有分离氮化物存储层的sonos堆栈 Download PDF

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Abstract

描述了包括分离电荷俘获区的非平面存储设备和形成所述非平面存储设备的方法的实施例。通常所述设备包括：由覆盖在衬底的表面的半导体材料的薄膜形成的沟道，所述沟道连接存储设备的源极和漏极；覆盖沟道的隧道氧化物；覆盖隧道氧化物的分离电荷俘获区，分离电荷俘获区包括底部电荷俘获层和顶部电荷俘获层，底部电荷俘获层包括更靠近隧道氧化物的氮化物，其中，底部电荷俘获层被包含氧化物的薄的反隧穿层从顶部电荷俘获层分开。本申请还公开了其它的实施例。

Description

具有分离氮化物存储层的SONOS堆栈
相关申请的交叉引用
本申请是2010年4月26日递交的序列号为12/767,105的共同未决的美国申请的延续部分，其根据美国法典第35条119(e)款要求2009年4月24日递交的序列号为61/172,320的美国临时专利申请的优先权益，这两个申请通过引用并入本文。
技术领域
本发明的实施例涉及半导体设备领域。
背景
非易失性半导体存储器，例如分离栅极闪存，有时使用堆栈的浮栅结构，其中电子被引入到存储器单元的浮栅中以通过偏置控制栅极和将其上形成存储器单元的衬底的主体区域接地以进行编程。
氧化物氮化物氧化物(ONO)堆栈可以用作如在硅氧化物氮化物氧化物硅(SONOS)晶体管中的电荷储存层，或如在分离栅极闪存中的浮栅和控制栅极之间的隔离层。
图1是具有SONOS栅极堆栈或结构102的半导体设备100的结构的部分横截面图。结构100包括在硅衬底108的表面106上方形成的常规ONO堆栈104。设备100通常还包括对准栅极堆栈并且被沟道区112分开的一个或多个扩散区110，例如源极区和漏极区。SONOS结构102包括形成在ONO堆栈104上的并且与ONO堆栈104接触的多晶硅栅极层114。ONO堆栈104将多晶硅栅极114与衬底108分开、或将多晶硅栅极114与衬底108电隔离。ONO堆栈104通常包括下部(隧道)氧化物层116、用作设备100的电荷储存层或存储层的氮化物层或氮氧化物层118、以及覆盖氮化物层或氮氧化物层118的顶部氧化物层120。
这种常规SONOS结构102存在的一个问题是氮化物层或氮氧化物层118的差的数据保留，其由于通过层的漏电流，限制了设备100的寿命和/或限制其在一些应用中的使用。常规SONOS结构102的另一个问题是层118的化学计量在整个层的厚度上是不均匀的。特别地，层118常规以使用单个工艺气体混合物的单个步骤形成或沉积，和固定或恒定加工条件以试图提供穿过相对厚的层的厚度、具有高氮浓度和高氧浓度的均匀层。然而，这可能导致氮、氧和硅浓度在整个常规层118变化。因此，电荷储存特性，并且特别是使用ONO堆栈104制成的存储设备100的编程和擦除速度和数据保持，被不利地影响。
图2-5示出了在例如图1中示出的一个常规SONOS结构中的电荷保持和迁移。电荷陷阱被分布遍及氮化物层118。陷阱的分布在理想化学计量条件(图2)下是均匀的，但是通常分布将不是如此的理想均匀的。当ERASE(图3)被执行时，空穴朝向阻挡氧化物120迁移。在编程之后电子电荷在层边界累积(图4)。由于在氮化物边界的隧穿，该储存的电荷分布可以导致显著的泄漏，例如通过在能量图5中示出的过程，其中处于俘获状态(例如ETA、ETD)中的储存的电荷跃迁引起泄漏。
因此，存在对表现出改进的数据保持和改进的化学计量的存储设备的持续需求。
附图简述
在结合附图阅读下文详细描述和后面所附权利要求之后，本结构和方法的这些和各种其它的特征和优点将是明显的，在附图中：
图1是常规SONOS结构的横截面图。
图2-4示出了在例如图1中示出的一个常规SONOS结构的中的电荷保持和迁移。
图5示出了关于常规SONOS结构的能带图，其中，处于俘获状态(例如ETA、ETD)中的储存的电荷跃迁引起泄漏。
图6是SONNOS结构的横截面图。
图7-9示出了在例如在图6中示出的一个SONNOS机构中的电荷保持和迁移。
图10示出了关于SONNOS结构的能带图，其中，处于俘获状态(例如ETA、ETD)中的储存的电荷跃迁引起泄漏。
图11是SONONOS结构的横截面图。
图12-14示出了在例如在图14中示出的一个SONONOS结构中的电荷保持和迁移。
图15示出了关于SONONOS结构的能带图，其中，处于俘获状态(例如ETA、ETD)中的储存的电荷跃迁引起泄漏。
图16A示出了包括分离电荷俘获区的非平面多栅极设备。
图16B示出了图16A的非平面多栅极设备的横截面图。
图17A和17B示出了包括分离电荷俘获区和水平纳米线沟道的非平面多栅极设备。
图18A和18B示出了包括分离电荷俘获区和垂直纳米线沟道的非平面多栅极设备。
图19A和19B示出了用于制造图18A的非平面多栅极设备的栅极第一方案。
图20A和20B示出了用于制造图18A的非平面多栅极设备的栅极最后方案。
详述
参考“一个实施例”或参考“实施例”不一定指的是相同的实施例，尽管它们可能指的是相同的实施例。
除非文中明确要求，否则整个说明书和权利要求书中，词语“包括(comprise)”、“包括(comprising)”等是解释为包含的意思，而不是排它的或穷举的意思；也就是说，是“包括，但不限于”的意思。使用单数或复数的词语也分别包括复数或单数。此外，词语“本文(herein)”、“以上(above)”、“以下(below)”和类似含义的词语，当在本申请中使用时，指的是本申请作为整体并且不是本申请的任何特定的部分。当权利要求使用关于两个或更多项目的列表的词语“或”时，该词语覆盖该词语的所有以下的解释：在列表中的任何项目，在列表中的所有项目和在列表中的项目的任何组合。
概述
电荷储存电路可以被形成具有多个电荷储存层，该多个电荷储存层包括具有不同浓度的氧、氮和/或硅的多个氮化物层。氮化物层可以包括至少顶部氮化物层和底部氮化物层。至少底部氮化物层可以包括氮氧化硅(例如SixOyNx)。层的化学计量组合物可以被定制或被选择使得下部氮化物或底部氮化物具有高的氧和硅含量，并且顶部氮化物层具有高浓度硅和高浓度氮但低浓度氧以产生富硅氮化物或富硅氮氧化物。富硅和富氧底部氮化物层减少储存的电荷损失而不影响设备速度或在程序和擦除电压之间的初始(寿命开始)差。当在存储设备中采用该结构时，富硅、贫氧顶部氮化物层增加了编程和擦除电压之间的差，从而提高设备速度、增加数据保持、以及延长设备的运行寿命。
然而，该结构在电荷保持方面还是具有缺点。因此，可以在两个氮化物层之间形成中间氧化物层，形成包括被相对薄的氧化物层分开的两个氮化物层的分离电荷俘获区。在一个实施例中，两个氮化物层厚度大约相等。每个氮化物层可以是至少
Figure BDA0000577817150000041
中间氧化物层可以是至少5A。关于工艺变化的一些容差也在考虑之内，例如
Figure BDA0000577817150000042
一般而言，中间氧化物层相对于两个氮化物层将是薄的，其中“相对薄”指的是至少大约.75:1的比例。一个氮化物层(底部层)可以更接近衬底、并且相对于其它的(上部)氮化物层是富氧的。
用于制造这样的半导体设备的一种工艺包括：在硅衬底上形成第一氧化物层；在第一氧化物层上形成第一氮化物层；对第一氮化物层应用自由基氧化以形成第二氮化物层；并且在第二氧化物层上形成第二氮化物层。通过改变工艺参数使第一氮化物层被制造为相对于第二氮化物层富氧。例如，可以使用低压CVD工艺形成每个氮化物层，该低压CVD工艺使用硅源、氮源和含氧气体。使用合适的工艺参数，底部氮氧化物层可以形成是富硅和富氧，而顶部氮化物层可以形成是富硅、富氮和贫氧。在一个实施例中，第一(下部)氮化物层被形成为厚度在
Figure BDA0000577817150000051
和
Figure BDA0000577817150000052
之间，深度被氧化到在
Figure BDA0000577817150000053
和
Figure BDA0000577817150000054
之间，以形成中间氧化物层，并且然后第二氮化物层被形成在中间氧化物层上方，其厚度在
Figure BDA0000577817150000055
和
Figure BDA0000577817150000056
之间。在硅衬底上的第一(隧道)氧化物层的厚度可以被形成为大约
Figure BDA0000577817150000057
再次，关于工艺变化的一些容差也被考虑到，例如
Figure BDA0000577817150000058
第三氧化物层可以被形成在第二氮化物层上方，其厚度大约为
Figure BDA0000577817150000059
的厚度，并且多晶硅栅极层或金属栅极层可以被形成第三氧化物层上方。
多层电荷储存结构
图6是示出了半导体存储设备800的一部分的横截面侧视图的框图。存储设备800包括SONNOS栅极堆栈802，其包括在衬底108上的硅层的表面106上方形成的ONNO结构804。设备800还包括对准栅极堆栈802并且被沟道1区112分开的一个或多个扩散区110，例如源极区和漏极区。一般而言，SONNOS结构802包括形成在ONNO结构804上并且与ONNO结构804接触的栅极层114。栅极114通过ONNO结构804与衬底108隔离。ONNO结构804包括将栅极堆栈802与沟道区112隔离的薄的、下部氧化物层或遂道氧化物层116、顶部或者阻挡氧化物层120、以及包括多个包含氮化物的层的多层电荷储存层804。优选地，多层电荷储存层804包括至少两个氮化物层，其包括顶部氮化物层818和底部氮化物层819。
图7-9示出了在例如在图6中示出的一个SONNOS结构中的电荷保持和迁移。电荷陷阱被分布遍及氮化物层818、819，且分布在理想化学计量条件下是均匀的(图7)。由于ERASE(图8)，空穴迁移朝向阻挡氧化物120。在编程后(图9)，电子电荷在上部氮化物层818的边界累积，并且在下部氮化物层819的下部边界存在较少的电荷的累积。这可能导致低漏电流。尽管如此，由于在氮化物边界的隧穿，该电荷分布可能导致电荷泄漏，如例如在图10中所示，其示出了在编程之后电荷可以怎样在不同的俘获的状态(例如ETA、ETD)之间跃迁以引起泄漏，
氧化物分离多层电荷储存结构
图11是示出了半导体存储设备1500的横截面侧视图的框图。存储设备1500包括SONONOS堆栈1502，其包括在衬底108的表面106上方形成的ONONO结构1504。衬底108包括对准栅极堆栈1502并且被沟道区112分开的一个或多个扩散区110，例如源极区和漏极区。一般而言，SONONOS结构1502包括在ONONO结构1504上形成并与ONONO结构1504接触的多晶硅栅极层或金属栅极层114。栅极114通过ONONO结构1504与衬底108分离或电气隔离。ONONO结构1504包括将堆栈1502从沟道区112分开或电气隔离的薄的下部氧化物层或隧穿氧化物层116、顶部或阻挡氧化物层120、以及包括多个包含氮化物的层1518、1519的多层电荷储存层1504。优选地，多层电荷储存层1504包括至少两个氮化物层，其包括顶部氮化物层1518、底部氮氧化物层1519、和中间体氧化物层1521。
设备1500的各个层可以以一定的厚度被制造。本文描述了厚度的不同可能性，表示可能的不同的实施例。一般而言，与两个氮化物层相比较，中间氧化物层将相对薄。例如，中间氧化物可以大约在
Figure BDA0000577817150000061
和
Figure BDA0000577817150000062
之间。氮化物层可以彼此厚度相同或彼此厚度不同，但是通常为至少大约
Figure BDA0000577817150000063
随着工艺技术和材料科学的进步，在不久的将来，氮化物厚度低至
Figure BDA0000577817150000064
或许是可能的。
图12-14示出了在例如在图11中示出的一个SONONOS结构中的电荷保持和迁移。电荷陷阱被分布在两个氮化物层1518、1519中，及中间氧化物层1521存在于一个地方不连续(在氧化物层1521中形成很少陷阱或不形成陷阱)处。在顶部氮化物层1518中形成大多数陷阱。在每个氮化物层内，陷阱分布在理想化学计量条件下或多或少是均匀的(图12)。由于ERASE(图13)，空穴迁移朝向阻挡氧化物120，但是在顶部氮化物层1518中形成大多数俘获的空穴电荷。在编程后，电子电荷在上部氮化物层1518的边界累积(图14)，并且在下部氮化物层1519的下部边界存在较少的电荷累积。此外，由于中间氧化物1521，实质上减少了在上部氮化物层1518中被俘获的电子电荷隧穿的可能性。与在图1和图6中示出的结构相比，这可能导致低漏电流。该电荷分布显著降低从上部氮化物层隧穿的可能性，如例如在图15中的能带图中所示，其示出了在编程之后当它们在不同的俘获的状态(例如ETA、ETD)之间跃迁时电荷遇到的隧穿的障碍。
制造技术
形成具有优异的电荷保持的SONOS结构的工艺开始于形成在衬底上方的ONO结构的第一氧化物层，例如隧穿氧化物层。衬底可以是，例如多晶硅或硅表面的锗衬底。接着，多层电荷储存结构的第一氮化物层在第一氧化物层上形成。该第一或底部氮化物层可以，例如通过CVD工艺形成，该CVD工艺包括成比例和以定制的流速的N2O/NH3和DCS/NH3气体混合物以提供富硅和富氧氮氧化物层。然后，使用自由基氧化将第一氮化物层氧化到选定的深度。这形成了中间氧化物层。例如在1000-1100℃的温度使用单个晶片工具，或在800-900℃的温度使用批量反应器工具，可以执行自由基氧化。对于批量处理，在300-500托尔的压力下可以采用H2气体和O2气体的混合物，或在10-15托尔的压力下使用单个蒸汽工具可以采用H2气体和O2气体的混合物，使用单个晶片工具持续采用1-2分钟的时间，或使用批量处理持续采用30分钟-1小时的时间。
多层电荷储存结构的第二氮化物层然后在中间氧化物层上形成。第二氮化物层具有不同于第一(下部)氮化物层的化学计量组合物的氧、氮、和/或硅的化学计量组合物。第二氮化物层可以通过CVD工艺形成或沉积，该CVD工艺使用包括成比例和以定制的流速的DCS/NH3和N2O/NH3气体混合物的工艺气体以提供富硅、贫氧顶部氮化物层。最后，ONO结构的第二氧化物层在第二氮化物层的表面上形成。该顶部或阻挡氧化物层可以通过任何合适的方式形成或沉积。在一个实施例中，顶部氧化物是以HTO CVD工艺沉积的高温氧化物。可选地，顶部氧化物层或阻挡氧化物层可以被热生长，然而要理解的是，在该实施例中，因为在热生长阻挡氧化物层的过程期间，顶部氮化物中的一些将被有效消耗或氧化，故顶部氮化物厚度可以被调整或增加。第三选择是使用自由基氧化将顶部氮化物层氧化到选定的深度。
在一些实施例中，通过在CVD工具的一个腔中形成隧穿氧化物层，然后在CVD工具的第二腔中形成底部氮氧化物层，然后在第一腔中自由基氧化下部氮氧化物层，然后在第二腔中沉积更多的氮化物，然后在第一腔中再次自由基氧化第二氮化物层，从而使用两腔工艺形成半导体设备，来执行制造是可能的。
制造还可以包括在第二氧化物层的表面上形成或沉积包含硅的层以完成SONOS堆栈。包含硅的层可以是例如通过CVD工艺沉积以形成SONOS晶体管或设备的控制栅极的多晶硅层。在一些实施例中，金属可以取代多晶硅沉积。
一般而言，衬底108可以包括包含硅、硅-锗、硅-绝缘体，或硅-蓝宝石衬底的任何已知的基于硅的半导体材料。可选地，衬底108可以包括在例如砷化镓、锗、氮化镓或磷化铝的非基于硅的半导体材料上形成的硅层。优选地，衬底108是掺杂的硅衬底或未掺杂的硅衬底。
下部氧化物层或隧穿氧化物层116通常包括从大约
Figure BDA0000577817150000081
到大约
Figure BDA0000577817150000082
的相对薄的二氧化硅(SiO2)层，并且更加优选的是大约
Figure BDA0000577817150000083
具有一些工艺变化(例如
Figure BDA0000577817150000084
)。隧穿氧化物层116可以通过任何合适的方式被形成或沉积，包括例如使用化学蒸汽沉积(CVD)热生长或沉积。在一个实施例中，使用蒸汽退火形成或生长隧穿氧化物层。这涉及湿式氧化工艺，其中衬底108放置在沉积或处理腔中，加热到从大约700℃到大约850℃的温度，并且暴露到湿式蒸汽基于完成的隧穿氧化物层116的所期望的厚度而选定的一个预定的时间段。示例性处理时间从大约5分钟到大约20分钟。可以在大气压下或在低压下，或在常压条件下使用干式工艺、使用分批或单个晶片工具执行氧化。
多层电荷储存结构通常包括至少两个氮化层，其具有硅、氧和氮的不同组合物，以及在这两个氮化物层之间的中间氧化物层。在优选的实施例中，以使用例如烷(SiH 4)、氯硅烷(SiH3Cl)、二氯硅烷(SiH2Cl2)、四氯硅烷(SiC14)或二-叔丁基氨基硅烷(BTBAS)的硅源、例如氮气(N2)、氨(NH3)、三氧化氮(NO3)或一氧化二氮(N2O)的氮源、以及例如氧气(O2)或N2O的含氧的气体的低压CVD工艺形成或沉积氮化物层。可选地，可以使用其中氢已经被氘取代的气体，该气体包括例如代替NH3的氘化氨(ND3)。氘取代氢有利地在氧化硅接口钝化Si悬空键，从而增加设备的耐久性。
例如，通过将衬底108放置在沉积腔中并且引入包含N2O、NH3和DCS的工艺气体，同时保持腔在从大约5毫托(mT)到大约500mT的压力，和保持衬底在从大约700℃到大约850℃的温度，并且更加优选地，在至少约780℃的温度，在从大约2.5分钟到大约20分钟的时间段，下部氮氧化物层819或底部氮氧化物层1519可以被沉积在隧穿氧化物层116上方。工艺气体可以包括以从大约8：1到大约1：8的比例混合的N2O和NH3的第一气体混合物和以从大约1：7到大约7：1比例混合的DCS和NH3的第二气体混合物，并且可以以从大约5到大约200标准立方厘米每分钟(sccm)的流速引入。在这些条件下制造的或沉积的层产生富硅、富氧的底部氮氧化物层819，这在编程和擦除之后减少电荷损耗率，其可能表现为在保持模式中的小的电压漂移。
可以用CVD工艺在从大约5mT到大约500mT的腔压下，并且在从大约700℃到大约850℃的衬底温度下，而更加优选地在至少大约780℃，在从大约2.5分钟到大约20分钟的时间段，来沉积顶部氮化物层818、1518，该CVD工艺使用包括N2O、NH3和DCS的工艺气体。工艺气体可以包括以从大约8:1到大约1:8的比例混合的N2O和NH3的第一气体混合物、和以从大约1:7到大约7:1的比例混合的DCS和NH3的第二气体混合物，并且工艺气体可以以从大约5sccm到大约20sccm的流速被引入。在这些条件下产生的或沉积的层产生富硅、富氮、和贫氧顶部氮化物层818、1518。
优选地，在形成中间氧化物层之后，顶部氮化物层818、1518被依次沉积在所使用的相同的工艺腔中，以形成底部氮氧化物层819、1519，而不改变在底部氮氧化物层819、1519的沉积期间衬底108被加热到的温度。在一个实施例中，顶部氮化物层818、1518顺序沉积，接着是通过以下方式来沉积底部氮氧化物层819、1519：(1)通过底部氮氧化物层的自由基氧化，移动到不同的工艺腔以形成中间氧化物层，(2)返回到所使用的工艺腔以形成底部氮氧化物层并且减少N2O/NH3气体混合物相对于DCS/NH3气体混合物的流速以提供期望的气体混合物的比例以产生富硅、富氮、和贫氧顶部氮化物层818、1518。
底部氮氧化物层819、1519的合适的厚度可以从大约
Figure BDA0000577817150000101
到大约
Figure BDA0000577817150000102
(具有一些允许的容差，例如±10A)，其中大约
Figure BDA0000577817150000103
可能被自由基氧化消耗以形成中间氧化物层。顶部氮化物层818、1518的合适的厚度可以是至少
Figure BDA0000577817150000104
在某些实施例中，上部氮化物层可以形成高达
Figure BDA0000577817150000105
厚度，其中
Figure BDA0000577817150000106
可能被自由基氧化消耗以形成顶部氧化物层。在一些实施例中，在底部氮氧化物层和顶部氮化物层之间的厚度的比例是大约1：1，但是其它的比例也是可能的。
顶部氧化物层120包括相对厚度从大约
Figure BDA0000577817150000107
到大约
Figure BDA0000577817150000108
(并且更加优选的是大约
Figure BDA0000577817150000109
)的SiO2层。顶部氧化物层120可以通过任何合适的方式形成或沉积，包括，例如使用CVD热生长或沉积。在一个实施例中，顶部氧化物层120是使用CVD工艺沉积的高温氧化物(HTO)。该沉积工艺包括在沉积腔中在从约50mT到约1000mT的压力下、在从大约10分钟到大约120分钟的时间段将衬底108暴露给例如硅烷、氯硅烷、或二氯甲硅烷的硅源和例如O2或N2O的含氧气体，同时保持衬底在从大约650℃到大约850℃的温度。
可以通过氧化顶部氮化物层818、1518形成顶部氧化物层120。这可以在所使用的相同的腔中完成以形成氮化物层116、818、819。在两腔工具中的第一腔中可以形成氮化物层818、819、1518、1519，并且在两腔工具中的第二腔中可以形成氧化物层116、1521、120。合适的工具包括例如可从加利福尼亚的斯科茨谷的AVIZA技术购得的ONO AVP。
尽管以上示出和描述为具有两个氮化物层，即顶部层和底部层，本发明不限于此，并且多层电荷储存结构可以包括数量为n的氮化物层，氮化物层中的任何层或所有层可以具有氧、氮和/或硅的不同的化学计量组合物。特别地，多层电荷储存结构具有高达五个氮化物层，且可能多于五个的氮化物层，该氮化物层中的每层具有不同的化学计量组合物是预期的。这些层中的至少一些层将被一个或多个相对薄的氧化物层与其它层分离。然而，本领域的技术人员应当理解，通常期望利用尽可能少的层以实现期望的结果，减少生产设备必须的工艺步骤，并且从而提供更简单和更可靠的制造工艺。此外，因为控制更少层的尺寸的化学计量组合物和尺寸更加简单，故利用尽可能少的层还导致更高的产量。
还应当理解，尽管适用于作为在SONOS存储设备中的SONOS堆栈的一部分，本发明的结构和方法并不限于此，并且ONO结构可以在任何半导体技术中使用或与任何半导体技术一起使用，或在需要电荷储存或介电层或堆栈的任何设备中使用，包括，例如，在分离栅极闪存、TaNOS堆栈中，在1T(晶体管)SONOS单元、2T SONOS单元、3T SONOS单元、局部2位单元中、和在多级编程或单元中使用而不脱离本发明的范围。
相比于先前和常规方法，根据本发明的实施例形成的ONO结构和方法的优点，包括：(i)使用通过将氮化物层分成多个薄膜或层的并且定制贯穿每层的氧、氮和硅轮廓的及具有减少电荷隧穿的可能性的中间氧化物层的结构来增加在存储设备中的数据保持能力；(ii)增加存储设备的速度而不影响数据保持的能力；(iii)在至少大约125℃的温度使用本发明的实施例的ONO结构，满足或超出存储设备规范的数据保持和速度的能力；和(iv)提供100,000次循环或更多的重型程序擦除循环。
实施和可选方案
另一个方面，本公开涉及多栅极或多栅极表面存储设备和制造所述多栅极或多栅极表面存储设备的方法，多栅极或多栅极表面存储设备包括覆盖在衬底的表面上或之上形成的沟道的两侧或多于两侧的电荷俘获区。多栅极设备包括平面设备和非平面设备两者。平面多栅极设备(未示出)通常包括双栅极设备，其中大量第一层被沉积以在随后形成的沟道的下面形成第一栅极，并且大量第二层被沉积在其上以形成第二栅极。非平面多栅极设备通常包括在衬底的表面上或之上形成的、并且被栅极在三个侧面或多于三个侧面上包围的水平的沟道或垂直的沟道。
图16A示出了包括电荷俘获区的非平面多栅极存储设备的一个实施例。参考图16A，存储设备1600通常指的是finFET，其包括由覆盖在衬底1606上的表面1604的半导体材料的薄膜或层形成的沟道1602，其连接存储设备的源极1608和漏极1610。沟道1602被鳍片在三个侧面上包围，鳍片形成设备的栅极1612。栅极1612的厚度(从源极到漏极的方向测量的)确定设备的有效沟道长度。
根据本公开，图16A的非平面多栅极存储设备1600可以包括分离电荷俘获区。图16B是图16A的非平面存储设备的一部分的横截面图，其包括衬底1606、沟道1602和栅极1612的一部分，示出了分离电荷俘获区1614。栅极1612还包括覆盖凸起的沟道1602的隧道氧化物1616、阻挡介质1618和覆盖阻挡层的金属栅极层1620以形成存储设备1600的控制栅极。在一些实施例中，掺杂的多晶硅可以取代金属被沉积，以提供多晶硅栅极层。沟道1602和栅极1612可以直接在衬底1606上形成或直接在绝缘层或介电层1622上形成，例如在衬底上或上方形成的衬底的埋氧化物层。
参考图16B，分离电荷俘获区1614包括至少一个下部或底部电荷俘获层1624和覆盖底部电荷俘获层的上部或顶部电荷俘获层1626，下部或底部电荷俘获层1624包括更靠近隧道氧化物1616的氮化物。通常，顶部电荷俘获层1626包括富硅、贫氧氮化物层并且包括分布在多个电荷俘获层中的大多数电荷陷阱，而底部电荷俘获层1624包括富氧氮化物或氮氧化硅，并且相对于顶部电荷俘获层是富氧的以减少在其中电荷陷阱的数量。所谓富氧是指其中在底部电荷俘获层1624中的氧的浓度是从大约15％到大约40％，而在顶部电荷俘获层1626中的氧的浓度是小于约5％。
在一个实施例中，阻挡介质1618还包括例如HTO的氧化物以提供ONNO结构。沟道1602和覆盖的ONNO结构可以直接在硅衬底1606上形成并且覆盖有掺杂的多晶硅栅极层1620以提供SONNOS结构。
在一些实施例中，例如在图16B中所示，分离电荷俘获区1614还包括至少一个薄的中间体或反隧穿层1628，其包含例如氧化物的介质，该至少一个薄的中间体或反隧穿层1628将顶部电荷俘获层1626与底部电荷俘获层1624分开。反隧穿层1628实质上减少了在从隧道进入底部氮化物层1624编程期间在上部氮化物层1626的边界累积的电子电荷的可能性，导致比在图1和图6中示出的结构的漏电流更低的漏电流。
正如以上描述的实施例，底部电荷俘获层1624和顶部电荷俘获层1626的一者或两者可以包括氮化硅或氮氧化硅，并且可以例如通过CVD工艺来形成，该CVD工艺包括成比例和以定制的流速的N2O/NH3和DCS/NH3气体混合物以提供富硅和富氧氮氧化物层。多层电荷储存结构的第二氮化物层然后在中间氧化物层上形成。顶部电荷俘获层1626具有不同于底部电荷俘获层1624的化学计量化合物的氧、氮和/或硅的化学计量化合物，并且还可以通过CVD工艺形成沉积，该CVD工艺使用包括成比例和以定制的流速的DCS/NH3和N2O/NH3气体混合物的工艺气体以提供富硅、贫氧顶部氮化物层。
在包括包含氧化物的中间体或反隧穿层1628的那些实施例中，反隧穿层可以通过使用自由基氧化将底部氮氧化物层氧化到选定的深度来形成。可以例如在1000-1100℃的温度使用单个晶片工具、或在800-900℃的温度使用批量反应器工具来执行自由基氧化。可以针对批量处理在300-500托尔的压力下，或在使用单个蒸汽工具的10-15托尔的压力下采用H2气体和O2气体的混合物，使用单个晶片工具持续采用1至2分钟的时间、或使用批量处理持续采用30分钟至1小时的时间。
最后，在包括包含氧化物的阻挡介质1618的那些实施例中，氧化物可以通过任何合适的方式被形成或沉积。在一个实施例中，阻挡介质1618的氧化物是以HTO CVD工艺被沉积的高温氧化物。可选地，阻挡介质1618或阻挡氧化物层可以是热生长的，然而应当理解的是，在该实施例中，顶部氮化物厚度可以被调整或增加，因为在热生长阻挡氧化物层的工艺期间顶部氮化物中的一些将被有效消耗或氧化。第三选择是使用自由基氧化将顶部氮化物层氧化到选定的深度。
底部电荷俘获层1624的合适的厚度可以从大约
Figure BDA0000577817150000141
到大约
Figure BDA0000577817150000142
(具有一些允许的偏差，例如±10A)，其中大约
Figure BDA0000577817150000143
可以被自由基氧化消耗以形成反隧穿层1628。顶部电荷俘获层1626的合适的厚度可以是至少
Figure BDA0000577817150000144
在某些实施例中，顶部电荷俘获层1626可以形成高达
Figure BDA0000577817150000145
的厚度，其中
Figure BDA0000577817150000146
可以被自由基氧化消耗以形成阻挡介质1618。在一些实施例中，在底部电荷俘获层1624和顶部电荷俘获层1626之间的厚度的比例是大约1：1，但是其它的比例也是可能的。
在其它的实施例中，顶部电荷俘获层1626和阻挡介质1618中的一者或两者可以包括高K介质。合适的高K介质包括例如HfSiON、HfSiO或HfO的基于铪的材料、或例如ZrSiON、ZrSiO或ZrO的基于锆的材料、和例如Y2O3的基于钇的材料。
在图17A和17B中示出的另一个实施例中，存储设备可以包括由覆盖在衬底上的表面的半导体材料的薄膜形成的纳米线沟道，其连接存储设备的源极和漏极。所谓纳米线沟道指的是在结晶硅材料的薄带中形成的导电沟道，其具有大约10纳米(nm)或更少的最大横截面尺寸，并且更加优选的少于约6nm。可选地，沟道可以形成具有相对于沟道的长轴的<100>表面结晶取向。
参考图17A，存储设备1700包括水平纳米线沟道1702，其由在衬底1706上的表面上或覆盖在衬底1706上的表面的半导体材料的薄膜或层形成，该水平纳米线沟道1702连接存储设备的源极1708和漏极1710。在示出的实施例中，设备具有环绕栅极(GAA)结构，其中纳米线沟道1702被设备的栅极1712在所有的侧面上包围。栅极1712的厚度(在从源极到漏极的方向测量的)确定设备的有效沟道长度。
根据本公开，图17A的非平面多栅极存储设备1700可以包括分离电荷俘获区。图17B是图17A的非平面存储设备的一部分的横截面图，其包括衬底1706、纳米线沟道1702和栅极1712的一部分，示出了分离电荷俘获区。参考图17B，栅极1712包括覆盖纳米线沟道1702的隧道氧化物1714、分离电荷俘获区、阻挡介质1716和覆盖阻挡层的栅极层1718以形成存储设备1700的控制栅极。栅极层1718可以包括金属或掺杂的多晶硅。分离电荷俘获区包括至少一个内部电荷俘获层1720和外部电荷俘获层1722，内部电荷俘获层1720包括更靠近隧道氧化物1714的氮化物，外部电荷俘获层1722覆盖内部内涵俘获层。通常，外部电荷俘获层1722包括富硅、贫氧氮化物层并且包括在多个电荷俘获层中分布的大多数电荷陷阱，而内部电荷俘获层1720包括富氧氮化物或氮氧化硅，并且相对于外部电荷俘获层是富氧的以减少其中电荷陷阱的数量。
在例如所示的一些实施例中，分离电荷俘获区还包括至少一个薄的中间体或反隧穿层1724，其包括例如氧化物的介质，至少一个薄的中间体或反隧穿层1724将外部电荷俘获层1722与内部电荷俘获层1720分开。反隧穿层1724实质上减少了在编程从隧道进入内部电荷俘获层1720期间在外部电荷俘获层1722的边界累积的电子电荷的可能性，导致更低的泄漏电流。
正如以上描述的实施例，内部电荷俘获层1720和外部电荷俘获层1722中的一者或两者可以包括氮化硅或氮氧化硅，并且可以例如通过CVD工艺形成，该CVD工艺包括成比例和以定制的流速的N2O/NH3和DCS/NH3气体混合物以提供富硅和富氧氮氧化物层。多层电荷储存结构的第二氮化物层然后在中间氧化物层上形成。外部电荷俘获层1722具有不同于内部电荷俘获层1720的化学计量组合物的氧、氮和/或硅的化学计量组合物，并且可以通过CVD工艺被形成或沉积，该CVD工艺使用包括成比例和以定制的流速的DCS/NH3和N2O/NH3气体混合物的工艺气体以提供富硅、贫氧顶部氮化物层。
在包括包含氧化物的中间体或反隧穿层1724的那些实施例中，反隧穿层可以通过氧化内部电荷俘获层1720形成到使用自由基氧化选定的深度。例如在1000-1100℃的温度使用单个晶片工具或在800-900℃的温度使用批量反应器工具可以执行自由基氧化。对于批量处理，可以在300-500托尔的压力下采用H2和O2气体的混合物，或在10-15托尔的压力下使用单个蒸汽工具，使用单个晶片工具1-2分钟的时间、或使用批量处理30分钟-1小时的时间。
最后，在其中阻挡介质1716包括氧化物的那些实施例中，氧化物可以通过任何合适的方式形成或沉积。在一个实施例中，阻挡介质1716的氧化物是以HTO CVD工艺被沉积的高温氧化物。可选地，阻挡介质1716或阻挡氧化物层可以是热生长的，然而应当理解的是，在该实施例中因为在热生长阻挡氧化物层的工艺期间顶部氮化物中的一些将被有效消耗或氧化，所以外部电荷俘获层1722的厚度可能需要被调整或增加。
内部电荷俘获层1720的合适的厚度可以从大约
Figure BDA0000577817150000161
到大约
Figure BDA0000577817150000162
(具有一些允许的偏差，例如±10A)，其中大约
Figure BDA0000577817150000166
可以被自由基氧化消耗以形成反隧穿层1724。外部电荷俘获层1722的合适的厚度可以是至少
Figure BDA0000577817150000163
在某些实施例中，外部电荷俘获层1722可以形成高达
Figure BDA0000577817150000164
的厚度，其中
Figure BDA0000577817150000165
可以被自由基氧化消耗以形成阻挡介质1716。在一些实施例中，内部电荷俘获层1720和外部电荷俘获层1722之间的厚度的比值是大约1：1，但是其它的比例也是可能的。
在其它的实施例中，外部电荷俘获层1722和阻挡介质1716中的一者或两者可以包括高K介质。合适的高K介质包括例如HfSiON、HfSiO或HfO的基于铪的材料、例如ZrSiON、ZrSiO或ZrO的基于锆的材料、和例如Y2O3的基于钇的材料。
在另一个实施例中，存储设备是非平面设备或包括非平面设备，其包括在半导体材料上形成的或由半导体材料形成的垂直纳米线沟道，其在衬底上的大量导电的、半导电层上或从在衬底上的大量导电的、半导电体的层凸出。在图18A中的剖切面中所示的该实施例的一个变体中，存储设备1800包括在半导体材料的圆筒中形成的垂直纳米线沟道1802，该垂直纳米线沟道1802连接设备的源极1804和漏极1806。沟道1802被隧道氧化物1808、电荷俘获区1810、阻挡层1812和覆盖阻挡层的栅极层1814围绕以形成存储设备1800的控制栅极。沟道1802可以包括在半导体材料的实质上固体圆筒的外层中的环形区，或可以包括在介质填充材料的圆筒上方形成的环形区。正如以上描述的水平纳米线，沟道1802可以包括多晶硅或再结晶的多晶硅以形成单晶沟道。可选地，其中沟道1802包括晶体硅，沟道可以形成以具有相对于沟道的长轴的<100>表面结晶取向。
在例如图18B中所示的一些实施例中，电荷俘获区1810可以是分离电荷俘获区，其包括至少第一或内部电荷俘获层1816和第二或外部电荷俘获层1818，第一或内部电荷俘获层1816最靠近隧道氧化物1808。可选地，第一电荷俘获层和第二电荷俘获层可以被中间体氧化物或反隧穿层1820分开。
正如以上描述的实施例，第一电荷俘获层1816和第二电荷俘获层1818中的一者或者两者可以包括氮化硅或氮氧化硅，并且可以例如通过CVD工艺形成，该CVD工艺包括成比例和以定制的流速的N2O/NH3和DCS/NH3气体混合物以提供富硅和富氧氮氧化物层。
最后，第二电荷俘获层1818和阻挡层1812中的一者或两者可以包括高K介质，例如HfSiON、HfSiO、HfO,、ZrSiON、ZrSiO、ZrO或Y2O3。
第一电荷俘获层1816的合适的厚度可以从大约
Figure BDA0000577817150000171
到大约
Figure BDA0000577817150000172
(具有一些允许的偏差，例如±10A)，其中大约
Figure BDA0000577817150000173
至
Figure BDA0000577817150000174
可以被自由基氧化消耗以形成反隧穿层1820。第二电荷俘获层1818的合适的厚度可以是至少
Figure BDA0000577817150000177
并且阻挡介质1812的合适的厚度可以从大约
Figure BDA0000577817150000175
至
Figure BDA0000577817150000176
可以使用栅极第一方案或栅极最后方案制造图18A的存储设备1800。图19A-F示出了用于制造图18A的非平面多栅极设备的栅极第一方案。图20A-F示出了用于制造图18A的非平面多栅极设备的栅极最后方案。
参考图19A，在栅极第一方案中，例如阻挡氧化物的第一或下部介电层1902在例如在衬底1906中的源极和漏极的第一掺杂扩散区1904上方形成。栅极层1908被沉积在第一介电层1902上方以形成设备的控制栅极，并且在其上形成第二或上部介电层1910。正如以上描述的实施例，第一介电层1902和第二介电层1910可以通过CVD、自由基氧化被沉积或通过氧化下层或衬底的一部分来形成。栅极层1908可以包括通过CVD沉积的金属或通过CVD沉积的掺杂的多晶硅。通常栅极层1908的厚度是从大约40至
Figure BDA0000577817150000181
并且第一介电层1902和第二介电层1910的厚度是从大约20至
Figure BDA0000577817150000182
参考图19B，第一开口1912蚀刻通过上覆的栅极层1908、和第一介电层1902和第二介电层1910到在衬底1906中的扩散区1904。接着，包含隧道氧化物1914、电荷俘获区1916、和阻挡介质1918的层被顺序沉积在开口中，并且上部介电层1910的表面平面化以产生图19C中示出的中间体结构。
尽管未示出，应当理解的是，如在以上描述的实施例中，电荷俘获区1916可以包括分离电荷俘获区，其包括至少一个下部或底部电荷俘获层和上部或顶部电荷俘获层，下部或底部电荷俘获层更靠近隧道氧化物1914，上部或顶部电荷俘获层覆盖底部电荷俘获层。通常顶部电荷俘获层包括富硅、贫氧氮化物层并且包括在多个电荷俘获层中分布的大多数电荷陷阱，而底部电荷俘获层包括富氧氮化物或氮氧化硅，并且相对于顶部电荷俘获层是富氧的以减少其中电荷陷阱的数量。在一些实施例中，分离电荷俘获区1916还包括至少一个薄的中间层或反隧穿层，其包含例如氧化物的介质，该至少一个薄的中间层或反隧穿层将顶部电荷俘获层与底部电荷俘获层分开。
接着，第二开口或沟道开口1920被各向异性蚀刻通过隧道氧化物1914、电荷俘获区1916和阻挡介质1918，图19D。参考图19E，半导体材料1922被沉积在沟道开口中以在其中形成垂直沟道1924。垂直沟道1924可以包括在半导体材料的实质上固体圆筒的外层中的环形区，或如在图19E中所示，可以包括围绕介质填充材料1926的圆筒的分离的层半导体材料1922。
参考图19F，上部介电层1910的表面被平面化并且半导体材料1928的层包括在其中形成的沉积在上部介电层上方的第二掺杂的扩散区1930(例如源极和漏极)以形成示出的设备。
参考图20，在栅极最后方案中，例如氧化物的介电层2002被形成在衬底2006上的表面上的牺牲层2004上方，开口蚀刻通过介质和牺牲层，并且垂直沟道2008在其中形成。正如以上描述的实施例，垂直沟道2008可以包括在例如多晶硅或单晶硅的半导体材料2010的实质上固体圆筒的外层中的环形区，或可以包括围绕介质填充材料的圆筒的分离的层半体电材料(未示出)。介电层2002可以包括例如氧化硅的能够将随后形成的存储设备1800的栅极层与上覆的电活性层或另一个存储设备电气隔离的任何合适的介质材料。牺牲层2004可以包括任何合适的材料，其可以相对于介电层2002、衬底2006、和垂直沟道2008的材料具有高选择性而蚀刻或移除。
参考图20B，第二开口2012被蚀刻通过蚀刻通过介电层2002和牺牲层2004到衬底1906，并且牺牲层2004被蚀刻或移除。牺牲层2004可以包括任何合适的材料，其可以相对于介电层2002、衬底2006和垂直沟道2008的材料具有高选择性而蚀刻或移除。在一个实施例中，牺牲层2004包括可以通过缓冲氧化物蚀刻(BOE蚀刻)而被移除的二氧化硅。
参考图20C和20D，隧道氧化物2014、电荷俘获区2016和阻挡介质2018的层被顺序沉积在开口中，并且介电层2002的表面平面化以产生图20C和20D中示出的中间体结构。在一些实施例中，例如在图20D中所示，电荷俘获区2016可以是分离电荷俘获区，其包括至少第一或内部电荷俘获层2016a和第二或外部电荷俘获层2016b，至少第一或内部电荷俘获层2016a最靠近隧道氧化物2014。可选地，第一电荷俘获层和第二电荷俘获层可以被中间体氧化物或反隧穿层2020分开。
接着，栅极层2022被沉积到第二开口2012中，并且上部介电层2002的表面被平面化以产生在图20E中示出的中间体结构。正如以上描述的实施例，栅极层2022可以包括被沉积的金属或掺杂的多晶硅。最后，开口2024被蚀刻通过栅极层2022以形成分离的存储设备2026的控制栅极。
“逻辑”指的是可以被应用而影响设备的操作的信号和/或信息。软件、硬件和固件是逻辑的示例。硬件逻辑可以以电路来实施。一般而言，逻辑可以包括软件、硬件和/或固件的组合。
本文描述的电荷保持设备的实施例可以用逻辑电路来实施以充当机器存储器。本领域技术人员将理解的是，存在可以实施所描述的结构的不同的逻辑实施方式，并且优选的媒介将随着其中工艺被配置的环境而变化。例如，如果实施者确定速度和精度是最重要的，那么实施者可以选择硬件和/或固件媒介；可选地，如果灵活性是最重要，那么实施者可以选择单独的软件实施方式；或，而又可选地，实施者可以选择硬件、软件、和/或固件的某种组合。因此，存在可以实施本文描述的设备的很多的媒介，其中没有一个媒介是固定优于其它媒介的，因为任何将被利用的媒介是基于媒介将被配置的环境而被选择的，并且任何实施者的特定的关注(例如速度、灵活性、或可预测性)可能有所不同。本领域的技术人员将认识到，实施方式的可选择的方面可以包括可定向选择的硬件、软件、和或固件。
前面的详细描述已经通过使用框图、流程图、和/或示例阐述了设备和/或工艺的各个实施例。这样的框图、流程图和/或示例的范围之内包括一个或多个功能和/或操作，被本领域技术人员将理解的是，在这样的框图、流程图、或示例范围内的每个功能和/或操作可以通过宽范围的硬件、软件、固件、或实际上它们的任意组合来单独地和/或共同地实施。
本文描述的结构的实施例可以以专用集成电路(ASIC)、现场可编程门阵列(FPGA)、中央处理单元(CPU)、数字信号处理器(DSP)或其它的集成形式来实施。然而，本领域技术人员将认识到，出于储存运行在一个或多个计算机上的数据和/或程序(例如，如，在一个或多个计算机系统上运行的一个或多个程序)的目的，本文公开的实施例的某些方面可以整个地或部分地在专用存储电路中等价实施，所述数据和/或程序犹如在一个或多个处理器上运行的一个或多个程序(例如，如在一个或多个微处理器上运行的一个或多个程序)、犹如固件，或犹如实际上它们的任意组合。
在一般意义上，本领域技术人员将认识到的是，可以通过宽范围的电路单独地和/或共同地实施本文描述的各个结构。如本文使用的“电路(electrical circuitry)”包括但不限于,具有至少一个分立电路的电路、具有至少一个集成电路的电路、具有至少一个专用集成电路的电路、形成通过计算机程序配置的通用计算设备的电路(例如通过计算机程序配置的通用计算机，其至少部分执行本文描述的过程和/或设备，或被计算机程序配置的微处理器，其至少部分执行本文描述的过程和/或设备)、形成存储设备的电路(例如，随机存取存储器的形式)、和/或形成通信设备的电路(例如，调制解调器、通信交换机、或光电设备)。
本领域的技术人员将认识到的是，在本文所阐述的形式中，以本领域常见的方式描述设备和/或工艺、并且随后使用标准工程实践以集成这样描述的设备和/或工艺到更大的系统中。也就是说，在没有实践不当的情况下，本文描述的设备和/或工艺的至少一部分可以被集成到网络处理系统中。

Claims (18)

1.一种存储设备，包括：
沟道，所述沟道由覆盖基于硅的半导体材料的衬底上的表面的半导体材料的薄膜形成，所述沟道连接所述存储设备的源极和漏极，其中绝缘层设置在所述衬底的所述表面和所述沟道之间；
隧道氧化物，所述隧道氧化物覆盖所述沟道；
分离电荷俘获区，所述分离电荷俘获区覆盖所述隧道氧化物，所述分离电荷俘获区包括底部电荷俘获层和顶部电荷俘获层，所述底部电荷俘获层包括更靠近于所述隧道氧化物的氮化物，其中所述底部电荷俘获层被包括氧化物的薄的反隧穿层从所述顶部电荷俘获层分开，
其中，所述隧道氧化物和所述分离电荷俘获区被布置成在所述沟道的三个侧面上包围，
以及其中，所述顶部电荷俘获层包括富硅、贫氧氮化物，所述底部电荷俘获层包括富氧氮化物，并且还包括覆盖所述分离电荷俘获区的阻挡介电层。
2.根据权利要求1所述的存储设备，其中，所述顶部电荷俘获层包括分布在分离电荷俘获区中的大多数电荷陷阱。
3.根据权利要求1所述的存储设备，其中，所述阻挡介电 层包括高K介质。
4.根据权利要求1所述的存储设备，其中，所述沟道由硅制造，所述硅具有相对于所述沟道的长轴的<100>表面结晶取向。
5.根据权利要求1所述的存储设备，其中，所述沟道包括多晶硅。
6.根据权利要求1所述的存储设备，其中，所述沟道包括再结晶的多晶硅。
7.根据权利要求1所述的存储设备，其中，所述沟道包括硅纳米线。
8.根据权利要求1所述的存储设备，其中，所述隧道氧化物包括氮化的氧化物。
9.根据权利要求1所述的存储设备，其中，所述顶部电荷俘获层包括高K介质。
10.根据权利要求1所述的存储设备，其中，所述沟道凸出到所述衬底上的表面之上，并且还包括与所述沟道的至少一部分相交并覆盖所述沟道的至少一部分的鳍片，所述鳍片包括所述隧道氧化物和覆盖所述隧道氧化物的所述分离电荷俘获区。
11.根据权利要求10所述的存储设备，其中，所述顶部电荷俘获层包括富硅、贫氧氮化物，所述底部电荷俘获层包括富氧氮化物层，并且还包括覆盖所述分离电荷俘获区的阻挡氧化物层。
12.根据权利要求11所述的存储设备，还包括覆盖所述阻挡氧化物层的金属栅极层。
13.一种存储设备，包括：
垂直沟道，所述垂直沟道由半导体材料的薄的凸出形成，所述半导体材料的薄的凸出从在衬底的表面上形成的第一扩散区延伸到在所述衬底的表面上方形成的第二扩散区，所述垂直沟道将所述第一扩散区电连接到所述第二扩散区，其中所述第一扩散区和所述第二扩散区垂直排列；
隧道氧化物，所述隧道氧化物邻接所述垂直沟道；
分离电荷俘获区，所述分离电荷俘获区邻接所述隧道氧化物，所述分离电荷俘获区包括第一电荷俘获层和第二电荷俘获层，所述第一电荷俘获层包括更靠近所述隧道氧化物的富氧氮化物，所述第二电荷俘获层包括覆盖所述第一电荷俘获层的富硅、贫氧氮化物，
其中，所述第二电荷俘获层包括分布在分离电荷俘获区中的大多数电荷陷阱，并且其中所述第一电荷俘获层通过包含氧化物的薄的反隧穿层从所述第二电荷俘获层分开。
14.根据权利要求13所述的存储设备，其中，所述垂直沟道包括硅。
15.根据权利要求13所述的存储设备，还包括邻接所述分离电荷俘获区的高K介质阻挡层。
16.根据权利要求13所述的存储设备，还包括邻接所述分离电荷俘获区的高K介质阻挡层。
17.一种制造半导体设备的方法，所述方法包括：
由覆盖绝缘层的半导体材料的薄膜形成沟道，其中所述绝缘层设置在基于硅的半导体材料的衬底上的表面上，所述沟道连接存储设备的源极和漏极；
形成覆盖并且包围所述沟道的三个侧面的隧道氧化物；
在所述隧道氧化物上方形成分离电荷俘获区，所述分离电荷俘获区包括底部电荷俘获层、薄的反隧穿层、以及顶部电荷俘获层，所述底部电荷俘获层包括覆盖所述隧道氧化物的富氧氮化物，所述薄的反隧穿层包括覆盖所述隧道氧化物底部电荷俘获层的氧化物，所述顶部电荷俘获层包括覆盖所述薄的反隧穿层的富硅、贫氧氮化物，
其中，所述顶部电荷俘获层包括分布在分离电荷俘获区中的大多数电荷陷阱。
18.根据权利要求17所述的方法，其中，形成所述沟道包括，由覆盖在所述衬底上的表面的半导体材料的所述薄膜形成沟道，所述沟道连接在所述衬底上的表面之上凸起的源极和漏极。
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