CN107924952A - 双功能混合存储单元 - Google Patents

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Abstract

公开了一种双功能混合存储单元。在一方面，存储单元包括衬底、形成在衬底上的底部电荷俘获区、形成在底部电荷俘获区上的顶部电荷俘获区，以及形成在顶部电荷俘获区上的栅极层。在另一方面，公开了一种用于编程存储单元的方法，该存储单元具有衬底、底部电荷俘获层、顶部电荷俘获层以及栅极层。该方法包括对衬底的沟道区进行偏置，在栅极层和沟道区之间施加第一电压差，基于第一电压差将电荷从沟道区注入到底部电荷俘获层中。该方法还包括在栅极层和沟道区之间施加第二电压差，并基于第二电压差将电荷从底部电荷俘获层注入到顶部电荷俘获层中。

Description

双功能混合存储单元
优先权
本申请主张2015年4月24日提交的、申请号为62/152813、标题为“SONONS–DRAMand NVM Dual-Function Hybrid Memory”的美国临时申请的优先权，其整体通过引用的方式并入本文。
技术领域
本发明的示例性实施例涉及半导体和集成电路领域，特别是涉及存储和贮存装置。
背景技术
存储装置广泛地用于各种数字电子设备中。一种类型的存储装置是动态随机存取存储(DRAM)装置。DRAM装置可用于形成低成本高密度的存储阵列。例如，DRAM的其中一个最大应用是用作现代计算机的主存储器。不幸的是，由于其配置的动态性，除非执行周期性的存储器刷新周期，否则存储在DRAM中的信息最终将丢失。因此，尽管DRAM存储单元的尺寸可能很小，但由于刷新需求，它们也可能消耗大量的电量。
另一种类型的存储装置是非易失性存储(NVM)装置，其在无需使用刷新周期的情况下具有长时间的数据保持。这种存储器也被成为静态存储器。与DRAM相比，NVM存储装置可能更昂贵，但耗电更少。非易失性存储器的一些例子包括只读存储器(ROM)和快闪(FLASH)存储器。
因此，系统设计者需要为他们设计的系统选择合适的存储器类型。这意味着考虑不同存储器类型的尺寸、成本、速度和易失性之间的协调。在一些情况下，将更多的资源(例如，尺寸和成本)分配给需要多种类型存储器的以获得期望的存储特性的存储器。例如，为了速度利用DRAM存储器并且为了数据保持利用NVM存储器可能会提高系统的总体空间和尺寸要求。
因此，期望有在单个存储单元中同时提供DRAM存储器和NVM存储器的功能的存储单元，从而在提高双重功能的同时减少存储阵列的成本和尺寸。
发明内容
在各种示例性实施例中，公开了一种新型双功能混合存储单元。该双功能混合存储单元包括在单元的栅极和沟道之间的两个电荷俘获层。底部电荷俘获层直接形成在硅或多晶硅沟道的顶部。这允许电荷以短得多的写入时间和较低的写入电压存储在底部电荷俘获层中。顶部电荷俘获层通过介电层隔离，并因此提供更久的数据保持。结果，单个单元可能用作双功能存储单元，例如，DRAM(动态随机存取存储器)和NVM(非易失性存储器)。在一个实施例中，电荷俘获层和介电层通过氮化物层和氧化物层形成。因此，根据单元的垂直结构的材料，该单元被称为硅-氧化物-氮化物-氧化物-氮化物-硅(SONONS)单元。除了新的单元结构外，还公开了允许对顶部电荷俘获层和底部电荷俘获层中的任一者或两者进行编程的一些新的编程偏置条件。
在一方面，存储单元包括衬底、形成在衬底上的底部电荷俘获区、形成在底部电荷俘获区上的顶部电荷俘获区，以及形成在顶部电荷俘获区上的栅极层。
在另一方面，公开了编程存储单元的方法，该存储单元具有衬底、底部电荷俘获层、顶部电荷俘获层以及栅极层。该方法包括对衬底的沟道区进行偏置，在栅极层和沟道区之间施加第一电压差，基于第一电压差将电荷从沟道区注入到底部电荷俘获层中。该方法还包括在栅极层和沟道区之间施加第二电压差，并基于第二电压差将电荷从底部电荷俘获层注入到顶部电荷俘获层中。
本发明的其他特征和优点将通过如下所述的具体实施方式、附图和权利要求而变得明显。
附图说明
从下面给出的具体描述和本发明的各实施例的附图中将更充分地理解本发明的示例性实施例，然而这些示例性实施例并不意味着将本发明限制为特定实施例，而只是用于解释和理解本发明。
图1展示了利用根据本发明的双功能混合存储单元结构的示例性实施例的存储阵列的示例性实施例；
图2A-D展示了根据本发明构造的新型双功能混合存储单元结构的示例性实施例；
图3A-F展示了说明如图2所示的新型双功能混合存储单元结构的编程操作的示例性实施例；
图4A-F展示了说明如图2所示的新型双功能混合存储单元结构的编程操作的示例性实施例，其中所述操作使用空穴而不是电子作为电荷载体；
图5展示了说明新型双功能混合存储单元的DRAM模式和NVM模式之间的示例性数据保持对比的图；
图6A-8C展示了采用FinFET工艺实现的新型双功能混合存储单元(SONONS单元)的示例性实施例；
图9A-F展示了采用SOI工艺实现的新型双功能混合存储单元(SONONS单元)的示例性实施例；
图10A-C展示了包括新型双功能混合存储单元(SONONS单元)的NAND阵列结构的示例性实施例；
图11A-E展示了包括新型双功能混合存储单元(SONONS单元)的其他阵列结构；以及
图12展示了用于编程新型双功能混合存储单元的方法的示例性实施例。
具体实施方式
本发明的示例性实施例描述了用于提供新型双功能混合存储单元的工艺、器件、方法和装置。
本领域普通技术人员将认识到以下详细描述仅是说明性的，而并不以任何方式做出限制。得益于本说明书公开的内容，技术人员将容易想到本发明的其他实施例。现在将结合附图对本发明的示例性实施例的实现进行详细描述。在附图和以下详细描述中使用的相同的附图标记表示相同或相似的部分。
需要注意的是，示例性实施例不仅限于SONONS单元，并且所公开的各方面可以应用于其他类型的电荷俘获单元。为了使用公开的SONONS或其他电荷俘获类型的单元来实现低成本、高灵活性的存储阵列，示例性实施例公开了新的阵列和新的工作条件。这些实施例和条件允许阵列在仍能执行所期望的存储器操作的同时减小尺寸。
图1展示了利用根据本发明的双功能混合存储单元结构的示例性实施例的存储阵列200的示例性实施例。例如，阵列200构造成“NOR”阵列，其中多条位线(BL)连接到共用共同选择线(SL)的存储单元。
阵列200包括双功能混合存储单元，例如存储单元202，使用由控制器204生成的控制信号对存储单元202进行编程、擦除和读取。例如，在示例性实施例中，存储单元包括SONONS单元，SONONS单元包括顶部电荷俘获层216和底部电荷俘获层218。控制器204包括CPU、处理器、状态机、离散逻辑、RAM、ROM和/或任何其他合适的硬件中的至少一个。
在工作过程中，控制器204输出选择栅(SG)206控制信号、控制栅(CG)208控制信号，以及连接到存储阵列的选择线(SL)210控制信号。多条位线(BL)212在存储阵列和控制器204之间携带数据。控制器204还输出连接到存储单元的N-阱和/或衬底偏置电压214。因此，控制器204使用各种控制和偏置信号将数据存储至存储单元，并且从存储单元取回数据。
在示例性实施例中，存储阵列包括选择栅晶体管和控制栅晶体管。选择栅晶体管(例如晶体管202)用作存储单元来存储电荷。控制栅晶体管同时包括顶部电荷俘获层216和底部电荷俘获层218。如下所公开，顶部电荷俘获层用来提供NVM的功能，底部电荷俘获层用来提供DRAM的功能。因此，存储单元的工作同时提供了短期和长期数据存储。例如，在示例性实施例中，长期存储的数据(例如操作系统数据)存储在顶部电荷俘获层中。该层具有长的数据保持时间。短期存储的数据(例如动态参数)存储在底部电荷俘获层中。该层具有短的数据保持时间，但也能够被快速访问。因此，双功能混合存储单元在单个设备上提供两种功能，其降低了成本并节省了管芯空间。下面提供新型双功能混合存储单元结构的更详细的说明。
图2A-E展示了根据本发明构造的双功能混合存储单元结构的示例性实施例。
图2A展示了根据本发明构建的单元结构220的示例性实施例。单元220包括由导电材料，例如多晶硅或金属形成的栅极101，和顶部介电层102，例如氧化物、高介电常数材料或其他合适的材料。单元结构220还包括顶部电荷俘获层103，例如氮化物、纳米晶硅、富硅氧化物、Ge纳米晶或其他合适的材料。因此，由层102和层103形成顶部电荷俘获区。单元结构还包括底部介电层104，例如氧化物、高介电常数或其他合适材料，和底部电荷俘获层105，例如参照上面顶部电荷俘获层103所提到的氮化物或其他材料。因此，由层104和层105形成底部电荷俘获区。单元结构还包括硅衬底106。单元结构220没有源极结和漏极结，并因此可以称为“无结”单元。
在示例性实施例中，氮化物层103和105的厚度在5纳米(nm)到20nm的范围内。它们可以具有相同或不同的厚度，以优化性能。例如，底部氮化物层105可以更薄，以提高写速度，但牺牲数据保持；而顶部氮化物层可以更厚，以提高数据保持，但牺牲写速度。氧化物层102和104可以具有一些不同的厚度结构。在一个实施例中，底部氧化物层104的厚度在5nm至15nm的范围内。这种薄的氧化物可以允许电子或空穴隧穿，并因此也被称为隧道氧化物(TOX)。同时，顶部氧化物层102具有在15nm到30nm范围内的更厚的厚度，以防止电子或空穴隧穿，并因此也称为“阻挡氧化物”。这种结构将允许电子或空穴隧穿底部氧化物104，从而存储在顶部氮化物层103中或从顶部氮化物层103移除(如图3C-D所示)。在另一示例性实施例中，顶部氧化物102是隧道氧化物并且底部氧化物104是阻挡氧化物。这种结构将允许电子或空穴隧穿顶部氧化物层102，从而存储在顶部氮化物层103中或从顶部氮化物层103移除(如图3E-F所示)。然而在另一示例性实施例中，顶部氧化物层102和底部氧化物层104都是隧道氧化物。这允许电子或空穴的双向隧穿顶部氧化物层或底部氧化物层。
为了说明的清晰性和容易性，将描述带有氧化物的介电层和氮化物的电荷俘获层的单元结构220的示例性实施例。因此，单元结构220根据在其垂直结构中所使用的材料可以被称为硅-氧化物-氮化物-氧化物-氮化物-硅(SONONS)单元。然而，应当注意的是，顶部和底部介电层和电荷俘获层的材料不限于氧化物和氮化物，在示例性实施例范围内可以使用其他合适的材料。还应当注意的是，衬底106可以具有P型掺杂或N型掺杂。当使用P型衬底时，该单元通常称为N沟道单元或NMOS单元。当使用N型衬底时，该单元通常称为P沟道单元或PMOS单元。
图2B展示了根据本发明构建的单元结构222的另一实施例。单元结构222类似于单元结构220，区别在于单元222具有源极扩散区107和漏极扩散区108。在示例性实施例中，扩散区107、108具有与衬底106相反的掺杂类型。
图2C展示了根据本发明构建的单元结构224的示例性实施例。单元结构224类似于单元结构222，区别在于单元224具有侧壁隔离物109a和109b以限定轻掺杂漏极(LDD)区域110a和110b，以改善沟道穿通泄露。这种单元结构在更先进的工艺结点中的使用是很流行的。
图2D展示了根据本发明构建的单元结构226的示例性实施例。单元结构226类似于单元结构224，区别在于单元226使用晕环注入区111a和111b来改善沟道穿通泄露。
在各种示例性实施例中，公开的SONONS单元用作动态随机存取存储器(DRAM)单元或非易失性存储器(NVM)单元。将其用作DRAM单元，电子电荷存储在底部电荷俘获层105中。这将改变单元的阈值电压(Vt)。因为底部电荷俘获层直接在沟道的顶部形成，其用于电子电荷在硅衬底和电荷俘获层之间移动的能量势垒较低。因此，可以使用较低的电压(例如3V至5V)并且在较短的持续时间内写入数据。然而，因为更容易丢失存储的电荷，其数据保持时间可能是几秒钟到几分钟。因此，该单元结构适用于DRAM应用。
当单元用作NVM单元时，应用更高的写入电压(例如8V至10V)以及更长的写入持续时间(例如10us至1ms)，以将电荷移入或移出顶部电荷俘获层103。因为顶部电荷俘获层被介电层102和104隔离，因此与使用底部电荷俘获层105的数据存储相比，存在久得多的数据保持时间。因此，该单元结构可以长时间存储数据，例如，10年。通过在一个单元内结合两个电荷俘获层，示例性实施例可以用作DRAM和NVM。这提供了比作为DRAM或NVM工作的传统设备更显着的优点。
图3A-F展示了说明如图2A所示的新型双功能混合存储单元结构的编程操作的示例性实施例。对于每一个实施例，施加电压到栅极101和衬底部分106。为了简单起见，仅示出了栅极电压，但所示的电压不一定是栅极端子上的绝对电压。所示的电压代表栅极101和沟道(例如衬底106)之间的电压差。例如，当栅极电压显示为4V时，这可以意味着施加4V到栅极并施加0V到沟道，或施加2V到栅极并施加-2V到沟道，或者施加0V到栅极并施加-4V到沟道。因此，所示的栅极电压可以通过各种方式来实现，以获得栅极和沟道之间的期望的电压差。此外，根据器件的类型和状态，沟道电压可以由衬底106、源极107或漏极108(参见图2B)提供。例如，当单元在积累模式下，沟道截止，因此沟道电压是衬底电压。
当单元在反转模式下，沟道电压由源极和漏极提供。此外，写入电压取决于单元结构，例如介电层的结构、电荷俘获层的厚度和工艺技术。因此，所示电压值只是示例性的，而没有将电压的变化限制在示例性实施例的范围内。
图3A-B展示工作在DRAM模式中的示例性写入条件。在图3A中，例如，施加中等电压电平(例如3V至5V)到栅极101以形成栅极到沟道的电压差。这将吸引电子从衬底106向栅极101注入。由于电压不够大，无法将电子注入顶部电荷俘获层103中，因此电子将会被俘获在底部电荷俘获层105中。对于N沟道单元，这将增加单元的Vt。对于P沟道单元，这将减少单元的Vt。因此，将单元的数据改变为单层单元(SLC)中的“0”或“1”，或更改为多级单元(MLC)中的多个数据位。
在图3B中，例如，向栅极101施加负的中等电压电平，例如-3V至-5V。这会将俘获在底部电荷俘获层105中的电子朝向衬底106驱逐。这将减少N沟道单元的Vt并增加P沟道单元的Vt。
在图3A-B中说明了将数据(例如1和0)写入到单元的DRAM部分(底部电荷俘获层105)的操作的写入条件。在示例性实施方式中，写入操作的实现可以通过改变栅极电压，在两个写入周期中分别写入0和1，或通过施加相同的栅极电压和不同的漏极电压(例如，将连接单元的漏极侧以接收位线电压)，在一个周期中同时写入0和1。
图3C-F展示了在NVM模式下单元的示例性写入条件。在图3C-D所示的实施例中，单元具有薄的底部介电层104。在图3C中，向栅极101施加高电压电平，例如8V至10V。当电场高于10mV/cm时，诱发Fowler-Nordheim(FN)隧穿以将电子从沟道和底部电荷俘获层105通过薄的底部介电层104注入到顶部电荷俘获层103中。这将增大N沟道器件的Vt并减少P沟道器件的Vt。
在图3D中，向栅极101施加负的高电压电平，例如-8V至-10V。当电场高于10mV/cm时，诱发FN隧穿以将电子从顶部电荷俘获层103通过底部介电层104朝向沟道注入。这将减少N沟道器件的Vt并增加P沟道器件的Vt。
应当注意的是，虽然在图3C-D所示的NVM单元的实施例是通过FN隧穿擦除和编程的，但是单元的操作不仅限于任何特定的机制。实际上，有许多其他的机制可以用于擦除和编程单元，例如带带隧穿(BTBT)注入、沟道热电子(CHE)注入、沟道热空穴吸收热电子(CHHIHE)注入、热空穴注入(HHI)以及穿通辅助热电子注入(PAHE)等等。因此，公开的单元结构可以通过在实施例范围内的任何合适的机制来擦除或编程。
图3E-F展示了用于与NVM单元结合使用的写入状态的示例性实施例。在这些实施例中，该单元具有薄的顶部介电层102。在图3E中，向栅极101施加负的高电压，例如-8V至-10V，垂直电场将电子从栅极101通过顶部介电层102注入到顶部电荷俘获层103中。在图3F中，例如，当施加负的正电压(例如8V至10V)到栅极101，垂直电场将从顶部电荷俘获层103通过顶部介电层102注入电子到栅极101。
图4A-F展示了使用空穴而不是电子作为电荷载体的新型双功能混合存储单元的编程操作的示例性实施例。图4A-F中所示的操作分别类似于图3A-F中所示的操作。主要的区别在于图3A-F中的栅极的极性与图4A-F中的相反。当施加正电压到栅极101时，如图4B所示空穴将被驱逐。当施加负电压到栅极101时，如图4A所示空穴将被吸引。此外，对于N沟道单元，将空穴注入到电荷俘获层中将降低单元的Vt。对于P沟道单元，将空穴注入到电荷俘获层中将增大单元的Vt。由于图4A-F中的操作类似于参照图3A-F所说明和所描述的操作，这里不提供额外的说明。读者可以参照图3A-F所提供的详细的说明。
在所示的示例性实施例中，通过施加合适的读取电压到栅极101来读取单元的数据。读取电压可以在表示数据1和0的Vt之间。这将根据单元的Vt导通或截止单元的沟道。例如，向单元的漏极和源极施加电压差，例如1V。如果单元的沟道被导通，这将导致沟道电流在漏极和源极之间流动。传感电路连接到漏极或源极，以感测电流并确定数据。
在各种示例性实施例中，SONONS单元可以通过在底部电荷俘获层中存储数据而用作DRAM单元，或通过在顶部电荷俘获层中存储数据而用作NVM单元。因此，包括SONONS单元的单元阵列可用作NVM阵列，以存储用于操作系统或应用程序的程序代码。(存储在顶部电荷俘获层的)NVM单元的数据可以读取并载入(写入)到DRAM单元(底部电荷俘获层)，以便高速执行。在另一操作中，单元阵列可以用作DRAM阵列来存储数据，例如文件、视频、音频或需要被快速访问的任何其他数据。系统可以从互联网或任何来源中下载数据，以存储在单元的DRAM部分(底部电荷俘获层)。因此，单元提供高速读取和写入操作。在数据被下载或编辑后，数据可以被写入到单元的NVM部分(顶部电荷俘获层)，以便非易失性存储。
图5展示了说明新型双功能混合存储单元的DRAM模式和NVM模式之间的示例性数据保持对比的图500。例如，图500展示了DRAM模式中的数据保持时间，其中点连线502表示数据1的Vt，点连线504表示数据0的Vt。图500还展示了NVM模式中的数据保持时间，其中点连线506表示数据1的Vt，点连线500表示数据0的Vt。如图500所描述，DRAM模式对于其较低的写入电压和较短的写入时间具有在数据0和1之间较小的Vt电压差。然而，与可以是几年的NVM数据保持时间相比，DRAM的数据保持时间要短得多(例如，只有几秒钟到几分钟)。
应当注意的是，公开的SONONS单元可以使用任何合适的工艺和技术制造，并不限于任何特定的工艺或技术。例如，单元可以在CMOS、FinFET、SOI(Silicon-On-Insulator，绝缘体硅片)和任何其他技术中实现。
图6A-8C展示了采用FinFET工艺(也被称为三栅工艺)实现的新型双功能混合存储单元(SONONS单元)的示例性实施例。
图6A-C展示了在SOI工艺中使用FinET的SONONS单元的示例性实施例。图6A展示了沿字线(WL)的截面视图，图6B-C展示了沿位线(BL)的截面视图。图6A-C展示了栅极601(例如多晶硅或金属)、顶部介电层602(例如氧化物)、顶部电荷俘获层603(例如氮化物)、底部介电层604(例如氧化物)以及底部电荷俘获层605(例如氮化物)。还展示了硅或多晶硅“鳍”606、隐隐埋氧化化物(BOX)607以及硅衬底608。图6B展示了“无结”单元，图6C展示了具有扩散结609和610的单元，扩散结609和610具有与沟道606相反的掺杂类型。
图7A-C展示了在一般晶片工艺(也称为“体硅”工艺)中使用FinFET的SONONS单元的示例性实施例。该实施例类似于先前如图6A-7C所示的实施例，区别在于单元不是形成在隐隐埋氧化化物层607的顶部。相反，该单元的形成是通过刻蚀硅衬底608以形成鳍606，然后沉积浅沟槽隔离(STI)氧化物701a和701b。因此，沟道区606实际上连接到衬底608。为了清楚起见，图7A-C中的附图标记与图6A-C中的附图标记保持一致。对于每个引用的特征的详细说明，读者可以参考图6A-C的描述。应当注意的是，除了图6A-C中所示的实施例以外，还有许多其他FinFET技术可应用于实现SONONS单元结构的示例性实施例。
图8A-C展示了使用另一FinFET技术的SONONS单元的示例性实施例。由于这些实施例与图6A所示的类似，为了清楚起见，附图标记与图6A中保持一致。
在图8A中，单元结构包括位于例如鳍606的顶部的硬掩膜801(例如氮化物层)，以限定鳍的刻蚀图案。在图8B中，在鳍606顶部的ONON层被刻蚀，并填充有绝缘层802，以仅在鳍的两侧形成ONON层。该单元结构也被成为“双栅”器件。在图8C中，由局部氧化形成的场氧层803a和803b取代隐隐埋氧化化物层607。这允许单元在一般晶片(体硅)工艺中具有与衬底608隔离的沟道606。
应当注意的是，如图6A-8C所示的基于FinFET工艺的单元结构是示例性的，并且在实施例的范围内可以使用许多其他的FinFET工艺以实现新型单元结构。
图9A-F展示了采用SOI工艺实现的新型双功能混合存储单元(SONONS单元)的示例性实施例。
图9A展示了新型SONONS单元沿字线的横截面的示例性实施例。该单元包括栅极901(例如多晶硅或金属)、顶部介电层902(例如氧化物)、顶部电荷俘获层903(例如氮化物)、底部介电层904(例如氧化物)、底部电荷俘获层905(例如氮化物)以及作为单元的沟道的多晶硅层906。该单元还包括场隔离907(例如STI)、隐埋氧化物(BOX)层908以及硅衬底909。
图9B展示了使用FD-SOI(全耗尽SOI)工艺实现的新型SONONS单元的示例性实施例。该单元结构类似于图9A中所示的单元结构，区别在于超薄隐埋氧化物层910取代了隐埋氧化物层908，并且场氧化物907穿透超薄掩隐埋氧化物层910。
图9C-D展示了新型SONONS沿位线的截面图。图9C展示了“无结”单元，图9D展示了具有扩散结911a和911b的单元，该单元具有与沟道906相反的掺杂类型。
图9E-F展示了使用“背栅”或“双栅“SOI工艺构建的新型SONONS单元结构的示例性实施例。在该实施例中，单元具有埋在氧化物909中的额外的“背栅”913。背栅由导体层(例如多晶硅或金属)形成。
在图9E中，背栅913通过栅极介电层912(例如氧化物)连接到沟道906。该单元结构允许单元具有两个栅极。前栅901可以用作SONONS单元，背栅可以用作传输晶体管。
在如图9F所示的另一实施例中，顶部电荷俘获层914、顶部介电荷俘获层915、底部电荷俘获层916和底部介电层917形成在背栅913上方。该结构允许前栅901和背栅913同时用作SONONS单元。由于这两个栅极可以单独地操作，前栅和背栅可以存储不同的数据，因此该实施例相当于两个单元。
公开的SONONS单元的各种示例性实施例可以用于实现任何类型的存储阵列架构，例如NAND阵列、NOR阵列、AND阵列、虚拟接地阵列和许多其他阵列架构。因此，单元不限于任何特定的阵列类型。
图10A-C展示了包括新型双功能混合存储单元(SONONS单元)的NAND阵列架构的示例性实施例。
图10A展示了包括新型SONONS单元的NAND阵列架构的示例性实施例。该阵列包括位线(BL0-BLn)1001和字线(WL0-WLn)1002。可以使用任何合适的工艺(例如COMS、FinFET、SOI和许多其他工艺类型)来制造阵列。
图10B展示了基于FinFET工艺的包括SONONS单元的NAND阵列架构的示例性实施例。如图10B所示，字线是由多晶硅或金属1010形成的。位线是由硅鳍或多晶硅鳍1011形成的。在字线和位线之间，形成了ONON层1012以执行双功能存储。位线可以形成在隐埋氧化物层1013和硅衬底1014的顶部。根据示例性实施例，单元可以是无结单元或一般的有结单元。
图10C展示了基于SOI工艺的包括SONONS单元的NAND阵列架构的示例性实施例。如图10C所示，字线是由多晶硅或金属(参见1015)形成的。还展示了由硅或多晶硅扩散层(参见1016)形成的位线、ONON层1017、场隔离1018(例如STI)、隐埋氧化物层1019和硅衬底1020。根据示例性实施例，单元可以是无结单元或一般的有结单元。
图11A-E展示了包括新型双功能混合存储单元(SONONS单元)的其他阵列结构。
图11A展示了单晶体管(1T)NOR阵列单元，该阵列单元由字线1101、连接到垂直金属位线(未图示)的位线接触1102以及源极线(SL)1103形成。
图11B展示了两个晶体管(2T)NOR阵列单元的示例性实施例，该阵列单元由连接到字线1104和1105的两个晶体管形成。位线接触1106连接到垂直金属位线(未图示)。还包括源极线1107。在一个示例性实施例中，在字线1104中的晶体管是选择栅，在字线1105中的晶体管是新型单元。在另一示例性实施例中，在字线1104中的晶体管是单元，在字线1105种的晶体管是选择栅。在又一个示例性实施例中，在字线1104和1105中的晶体管均由新型单元组成。
图11C展示了在“虚拟接地”阵列或“埋置扩散”阵列中的新型SONONS单元的示例性实施例，其中字线1108跨越平行的扩散位线1109和源极线1110。相邻的单元可以共用位线和源极线。在另一实施例中，单元的位线和源极线通过场隔离(例如STI)与相邻单元的位线和源极线分开。以这种方式实现的阵列称为AND阵列。
图11D展示了在金属位线AND阵列中的新型SONONS单元的示例性实施例，其中字线1111跨越平行的金属位线1112和源极线1113。
图11E展示了在2T金属位线AND阵列中的新型SONONS单元的示例性实施例，2T金属位线AND阵列具有字线1114和1115，以及位线1116和源极线1117。类似于图11B，在字线1114和1115中的晶体管可以是一个新型SONONS单元和一个选择晶体管或者两个都是SONONS单元。
图12展示了用于编程新型双功能混合存储单元(SONONS单元)的示例性实施例。例如，该方法适用于与如图2A-D所示的SONONS单元结合使用，SONONS单元包括用于短期存储的底部电荷俘获层105和用于长期存储的顶部电荷俘获层103。
方法1200工作为在DRAM模式下编程新型SONONS单元，以便短期数据存储。
在方框1202处，为SONONS单元的衬底的沟道区设定偏置电压，并且如果有必要，为SONONS单元的源极和漏极也设定偏置电压。例如，通过控制器204将偏置电压施加到衬底106。
在方框1204处，设定中等栅极电压差电平，以便启用在底部电荷俘获层中的电荷存储。例如，控制器204向单元提供中等栅极电压差。在示例性实施例中，栅极和衬底的沟道区之间的电压差设定为在3-5伏特范围内的中等电压电平。
在方框1206处，由于中等栅极电压差电平，电子被注入到底部电荷俘获层中。例如，如图3A所示，电子从沟道注入到底部电荷俘获层105。根据以上描述，电子电荷的注入改变单元的Vt。
因此，方法1200工作为在DRAM模式下编程新型SONONS单元，以便短期数据存储。
方法1208工作在NVM模式下编程新型SONONS单元，以便长期数据存储。
在方框1210处，为SONONS单元的衬底的沟道区设定偏置电压，并且如果有必要，为SONONS单元的源极和漏极设定偏置电压。例如，通过控制器204将偏置电压施加到衬底106。
在方框1212处，设定了大的栅极电压差电平，以便启用在底部电荷俘获层中的电荷存储。例如，控制器204向单元提供大的栅极电压差。在示例性实施例中，栅极和衬底的沟道区之间的电压差设定为在8-10伏特范围内的大的电压电平。
在方框1214处，由于大的栅极电压差电平，电子被注入到顶部电荷俘获层中。例如，如图3C所示，电子从沟道注入到顶部电荷俘获层103。根据以上描述，电子电荷的注入改变单元的Vt。
因此，方法1208工作为在NVM模式下编程新型SONONS单元，以便长期数据存储。应当注意的是，方法1200和1208都是示例性的，并且所公开的操作在实施例的范围内可以结合、重新排列和/或修改。
应当注意的是，在说明书和附图中展示的电压值是示例性的，而不将所述的电压限制为确切的电压值。显然，实际使用的电压取决于技术、工艺和/或其他因素。还应注意的是，所公开的单元和偏置条件可以以任何类型的阵列结构实现，并且偏置条件不限于特定的阵列类型。
尽管描述并展示了本发明的示例性实施例，但是对于本领域普通技术人员来说，基于本发明的教导，显然可以做出一些变化和修改，而不脱离本发明示例性实施例和它们更广泛的方面。因此，所附权利要求旨在包括在其范围内所有变化和修改，并且这些变化和修改包括在本发明的真实精神和范围内。

Claims (20)

1.一种装置，包括：
衬底；
形成在所述衬底上的底部电荷俘获区；
形成在所述底部电荷俘获区上的顶部电荷俘获区；以及
形成在所述顶部电荷俘获区上的栅极层。
2.根据权利要求1所述的装置，其特征在于，所述底部电荷俘获区包括形成在所述衬底上的底部氮化物层以及形成在所述底部氮化物层上的底部氧化物层。
3.根据权利要求2所述的装置，其特征在于，所述底部氮化物层具有在5nm至20nm范围内的厚度，并且所述底部氧化物层具有在5nm至30nm范围内的厚度。
4.根据权利要求2所述的装置，其特征在于，所述顶部电荷俘获区包括形成在所述底部氧化物层上的顶部氮化物层，以及形成在所述顶部氮化物层和所述栅极层之间的顶部氧化物层。
5.根据权利要求4所述的装置，其特征在于，所述顶部氮化物层具有在5nm至20nm范围内的厚度，并且所述顶部氧化物层具有在5nm至30nm范围内的厚度。
6.根据权利要求1所述的装置，其特征在于，所述顶部电荷俘获区包括形成在所述底部电荷俘获层上的顶部氮化物层，以及形成在所述顶部氮化物层和所述栅极层之间的顶部氧化物层。
7.根据权利要求1所述的装置，其特征在于，在所述栅极层和所述衬底的沟道区之间的第一电压差引起电荷在所述衬底和所述底部电荷俘获层之间流动。
8.根据权利要求7所述的装置，其特征在于，所述第一电压差是在3-5伏特的电压范围内的电压电平。
9.根据权利要求8所述的装置，其特征在于，在所述栅极层和所述衬底层的所述沟道区之间的第二电压差引起电荷在所述底部电荷俘获层和所述顶部电荷俘获层之间流动。
10.根据权利要求7所述的装置，其特征在于，所述第二电压差是在8-10伏特的电压范围内的电压电平。
11.根据权利要求1所述的装置，其特征在于，在所述栅极层和所述衬底的所述沟道区之间的电压差引起电荷在所述衬底层和所述顶部电荷俘获层之间流动。
12.根据权利要求11所述的装置，其特征在于，所述电压差是在8-10伏特的电压范围内的电压电平。
13.根据权利要求1所述的装置，其特征在于，在所述栅极层和所述衬底的沟道区之间的电压差引起电荷在所述栅极层和顶部电荷俘获层之间流动。
14.根据权利要求13所述的装置，其特征在于，所述电压差是在在8-10伏特的电压范围内的电压电平。
15.根据权利要求1所述的装置，其特征在于，所述装置还包括沉积在所述衬底中的源极扩散和漏极扩散。
16.根据权利要求1所述的装置，其特征在于，所述装置还包括沉积在所述衬底中的轻掺杂漏极(LDD)区。
17.根据权利要求1所述的装置，其特征在于，所述装置还包括沉积在所述衬底中的晕环注入区。
18.一种用于编程存储单元的方法，所述存储单元具有衬底、底部电荷俘获层、顶部电荷俘获层以及栅极层，所述方法包括：
对所述衬底的沟道区进行偏置；
在所述栅极层和所述沟道区之间施加第一电压差；以及
基于所述第一电压差将电荷从所述沟道区注入到所述底部电荷俘获层中。
19.根据权利要求18所述的方法，其特征在于，所述方法还包括：
在所述栅极层和所述沟道区之间施加第二电压差；以及
基于所述第二电压差将电荷从所述底部电荷俘获层注入到所述顶部电荷俘获层。
20.一种用于编程存储单元的方法，所述存储单元具有衬底、底部电荷俘获层、顶部电荷俘获层以及栅极层，所述方法包括：
对所述衬底的沟道区进行偏置；
在所述栅极层和所述沟道区之间施加电压差；
基于所述电压差将电荷从所述沟道区注入到所述顶部电荷俘获层。
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