JP5132877B2 - フラッシュメモリ素子及びその動作方法 - Google Patents

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Description

本発明は、半導体素子に係り、特に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を利用したマルチビット（ｍｕｌｔｉ−ｂｉｔ）フラッシュメモリ素子及びその動作方法に関する。
現在、メモリ密度が高まるにつれ、メモリセルを小さくしようとする試みが非常に注目されている。これと共に、メモリセルの記録可能な状態の数（ｎｕｍｂｅｒ ｏｆ ｐｏｓｓｉｂｌｅ ｓｔａｔｅｓ）を増やして記録密度を高くする試みも注目されている。例えば、特許文献１には、マルチフローティングゲート（ｍｕｌｔｉ ｆｌｏａｔｉｎｇ ｇａｔｅ）を有するフラッシュメモリセルを提示し、かかるセルのフローティングゲートが４つの電荷を有することができ、同時に２ビットを保存することができると開示している。
ところで、これまで提示されているメモリセルは、二次元素子から具現されている。二次元メモリセルは、基板にソース領域及びドレイン領域が形成され、ソース領域とドレイン領域との間の基板領域にチャンネルを備え、チャンネル上にゲートを備える平面的トランジスタ構造を基本的に採用している。
このような二次元素子では、２ビットは具現できると報告されている。例えば、フローティングゲートや電荷捕獲層（ｃｈａｒｇｅ ｔｒａｐ ｌａｙｅｒ）を採用する二次元平面トランジスタ構造で、フローティングゲートまたは電荷捕獲層のソース領域またはドレイン領域に近隣する両端部位の局部領域を電荷保存位置または保存ノードとして設定し、２ビット動作を具現している。しかしながら、かかる二次元構造の素子で、３ビット以上のマルチビットを具現することは非常に困難であると見られており、また、書き込みまたは消去ならびに読み取りの動作を具現するのが非常に困難である。
二次元構造で、フローティングゲートに互いに異なる電荷レベルを具現するマルチレベルメモリセルもまた提示されているが、２ビット以上の動作、例えば、４ビット動作を具現するためには、少なくとも２４、すなわち１６種の電荷レベルが必要になる。実質的に、ｎＭＯＳＦＥＴの単一素子の場合、スレショルド電圧Ｖｔｈのウインドウがチャンネルまたは基板のドーピング濃度によって変わる。すなわち、スレショルド電圧Ｖｔｈのウインドウは、ドナーの数（Ｎｄ）の増加によって増加し、Ｎｄがほぼ１×１０８ｃｍ３のドーピング濃度で、ほぼ３Ｖほどと予測される。従って、スレショルド電圧のウインドウ（ΔＶｔｈ）は、３Ｖであると予測される。かかるスレショルド電圧のウインドウで、１０程度の異なる電圧状態レベルを具現することは、非常に困難であり、また書き込みまたは消去ならびに読み取り動作を具現し難いと予測される。
従って、１つのメモリセルで２ビットより多くのビット、例えば、４ビットや８ビットを具現するためには、少なくとも２ヵ所に電荷保存位置または保存ノードを有することができる新しい構造のメモリセルが要求される。
米国特許第６，７３４，０５５Ｂ１号明細書
本発明が解決しようとする課題は、２ビットより多くのマルチビット動作を具現できるメモリセル構造を有するマルチビットフラッシュメモリ素子を提供するところにある。
かかる課題を解決するために本発明に係るフラッシュメモリ素子は、基板上にメサ状に形成された第１活性層と、前記第１活性層上に形成され、前記第１活性層と反対の性質の導電型の第２活性層と、前記第１活性層と前記第２活性層との間に形成される、前記第１活性層と前記第２活性層とを電気的に隔離するための活性層間分離層と、前記第１活性層及び前記第２活性層のスタックの互いに対向する二側面にそれぞれ形成された共通ソース及び共通ドレインと、
前記共通ソース及び共通ドレインが形成された前記第１活性層及び前記第２活性層のスタックの側面と異なる、互いに対向する二側面にそれぞれ形成された共通第１ゲート及び共通第２ゲートと、前記共通第１ゲート及び共通第２ゲートと前記第１活性層及び前記第２活性層との間に導入されたトンネル誘電層と、前記トンネル誘電層と前記共通第１ゲート及び前記共通第２ゲートとの間に形成され、前記トンネル誘電層をトンネリングした電荷を保存する電荷捕獲層と、を備える。
かかるメモリ素子の書き込み動作は、前記電荷捕獲層に電荷が局部的に捕獲されるようにするために、前記第１ゲート、前記第２ゲート、前記補助制御電極及び前記第１活性層にそれぞれ印加される電圧の組み合わせにより、前記メモリセルにそれぞれ異なる状態の書き込み動作を行うことによってなされる。
このとき、前記第１ゲートには、−１５Ｖ〜１５Ｖの間で選択される電圧が印加され、前記第２ゲートには、−１５Ｖ〜１５Ｖの間で選択される電圧が印加され、前記補助制御電極には、−１０Ｖ〜１０Ｖの間で選択される電圧が印加され、前記第１活性層には、基板を介した０Ｖが印加されるか、または接地されうる。かかる電圧条件の変化により、相異なる状態の書き込み動作が行われる。
このとき、前記電荷をＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング機構で前記電荷捕獲層にトンネリングさせるために、前記ソース及びドレインは、接地またはフローティングされる。
前記電荷をＣＨＥＩ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ）機構で前記電荷捕獲層に注入させるために、前記ソース及びドレイン間には、ホット電子を発生するための電界が印加される。
本発明によれば、２ビットより多くのマルチビット動作を具現できるメモリセル構造を有するマルチビットフラッシュメモリ素子を提供できる。
本発明に係るフラッシュメモリ素子は、三次元構造で具現される素子中に少なくとも４ヵ所以上の電荷保存ノードを形成することができる。したがって、相異なる電圧または電界条件の組み合わせにより、メモリ素子が４ビットまたは８ビットのように、少なくとも４ビット以上のマルチビット動作を行える。
また、本発明に係るフラッシュメモリ素子は、４ヵ所以上の電荷保存ノードにそれぞれ独立的に書き込み、消去または読み取り動作を行うことができる。すなわち、分離書き込み、消去または読み取り動作が具現可能である。これにより、書き込み、消去または読み取り動作時に高速動作を具現できる。また、保有特性の向上及び信頼性の向上を具現できる。
以下、図面を参照し、発明を実施するための最良の形態を詳細に説明する。しかし、本実施形態は、さまざまな他の形態に変形可能であり、本発明の技術的範囲が後述の実施形態により限定されるものと解釈されることがあってはならない。本実施形態は、当業者に本発明をさらに完全に説明するために提供されるものであると解釈されることが望ましい。
本実施形態では、三次元構造のマルチビットフラッシュメモリ素子を提示する。本実施形態によるメモリ素子は、それぞれチャンネルが形成される活性層が二層積層され、その間に絶縁層として活性層間分離層が導入されている六面体のスタックを備え、かかるスタックの側面上に、ソース、ドレイン及びゲートが導入されて形成される。スタックの互いに対面する側面に、それぞれ共通ソース及びドレインが導入され、スタックの互いに対面する他の側面には、それぞれ共通ゲートが導入される。ゲートと活性層の側面との間には、電荷捕獲のための電荷捕獲層が導入される。追加的に、スタック上面の上には、相対的に上側に位置する活性層にボディ電圧を印加するための別途の補助制御電極が導入され、下側に位置する活性層は、基板に電気的に連結され、基板を介してボディ電圧を印加させる。
かかる三次元構造のメモリ素子を含むセルは、活性層を互いに異なる導電型で導入することにより、活性層のスタックのいずれか一側面に電荷を保存する保存ノードを少なくとも２個ずつ具現できる。これにより、１つのメモリセルに少なくとも全４つの保存位置、場合によって８つの保存位置を具現できる。積層された活性層がそれぞれｐ型導電型及びｎ型導電型を有するように形成されることにより、２つの活性層の側面上に形成される１つのゲートに、ｎＭＯＳ型トランジスタとｐＭＯＳ型トランジスタとが相補型に共通するようになる。これにより、１つのゲート下に、少なくとも２つ以上の保存位置が具現される。このように分離された保存ノードに、電荷を相互独立的に保存することが可能なので、少なくとも４ビット以上のマルチビット書き込み、消去及び読み取り方式が可能である。
図１は、本実施形態に係るマルチビットフラッシュメモリ素子を説明するために概略的に図示した等価回路図である。
図１に示すように、本実施形態に係るメモリ素子は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとを共通ドレイン、共通ソース及び共通ゲートによって作動させるように構成される。共通ドレインを介し、ドレイン電圧ＶＤをｎＭＯＳトランジスタとｐＭＯＳトランジスタとに共通に印加して、共通ソースを介してソース電圧ＶＳをｎＭＯＳトランジスタとｐＭＯＳトランジスタと共通に印加する。このように、共通ドレイン、共通ソース及び共通ゲートにｎＭＯＳトランジスタとｐＭＯＳトランジスタとが共通に接続されて制御されるために、ｎＭＯＳトランジスタのｎチャンネルのための第１活性層とｐＭＯＳトランジスタのｐチャンネルのための第２活性層は、相互間に積層された形態で導入される。なお、図４では、第１活性層の上に第２活性層が積層されている構造のものを例示している。
図２は、本実施形態に係るマルチビットフラッシュメモリ素子のための活性層のスタックを説明するために概略的に図示した断面図である。
図２に示すように、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとが共通のソース、ドレイン及びゲートにより制御されるように、素子の構造を構成するために、基板１００上に第１活性層１１０及び第２活性層１３０が積層された活性層のスタックを考慮することができる。例えば、ｐ型の導電型の基板（半導体基板）１００、例えば、アクセプタのドーパントがほぼ１×１０８／ｃｍ３ほどドーピングされているシリコン基板上にボトム酸化物層（ＢＯＸ：Ｂｏｔｔｏｍ Ｏｘｉｄｅ）のような活性層間分離層２１０が導入され、活性層間分離層２１０上に第２活性層１３０がｎ型の導電型の基板（例えば、シリコン基板）として導入されている積層構造を考慮することができる。このとき、活性層間分離層（例えば、ボトム酸化物層）２１０の下の一定の厚さの領域は、第１活性層１１０として設定できる。
かかる第１活性層１１０及び第２活性層１３０、第１活性層１１０及び第２活性層１３０の間の活性層間分離層２１０の積層構造は、公知のＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｉｎｇ）基板を形成する技術を利用して形成可能である。ただし、公知のＳＯＩ技術を利用し、第１活性層１１０と第２活性層１３０の導電型が反対になるようにすれば、図２に提示されているような積層構造を得ることができる。
かかる活性層積層構造を有する基板にパターニング過程を行い、六面体の活性層スタックを形成することにより、六面体のスタックの側面に共通ソース、ドレイン及び共通ゲートを導入できる。
図３は、本実施形態に係るマルチビットフラッシュメモリ素子を説明するために概略的に図示した斜視図である。図４は、図３のIV−IV’断面斜視図である。図５は、本実施形態によるマルチビットフラッシュメモリ素子の電荷捕獲層の位置を説明するために概略的に図示した断面図である。
図３及び図４に示すように、本実施形態に係るメモリ素子は、基板１００上にメサ状の第１活性層１１０、活性層間分離層２１０及び第２活性層１３０のスタックのパターンを備えて形成される。第１活性層１１０と第２活性層１３０は、互いに反対の性質を有する導電型の半導体物質層により形成可能である。このような第１活性層１１０と第２活性層１３０のスタックは、例えば、図２に示すように、ＳＯＩ基板で第１活性層１１０がメサ状にパターニングされるように、第２活性層１３０、活性層間分離層２１０及び基板１００を選択的エッチングでパターニングして形成可能である。このとき、第１活性層１１０と第２活性層１３０のスタックは、六面体状のメサ構造で形成可能である。
基板１００は、アクセプタ数（Ｎａ）がほぼ１×１０８／ｃｍ３ほどのドーピング濃度にドーピングされているｐ型シリコン基板であり、これにより第１活性層１１０は、基板１００と同じｐ型シリコン層である。第２活性層１３０は、シリコン酸化物と同じ絶縁層を備えるボトム酸化物層である活性層間分離層２１０上に形成されるｎ型シリコン層である。このとき、ドナーの数（Ｎｄ）がほぼ１×１０８／ｃｍ３ほどのドーピング濃度にドーピングされているｐ型シリコン層である。かかる第１活性層１１０には、ｎＭＯＳトランジスタのｎチャンネルが形成され、第２活性層１３０には、ｐＭＯＳトランジスタのｐチャンネルが形成可能である。
このようにパターニングされた第１活性層１１０、活性層間分離層２１０及び第２活性層１３０のスタックは、図３に示すように、望ましくは六面体のメサ状に形成される。六面体のメサ状のスタックの互いに対面する側面には、ソース５１０及びドレイン５５０がそれぞれ形成される。ソース５１０及びドレイン５５０は、導電物質や導電性が付与されている半導体物質を備えて形成可能である。また、ソース５１０及びドレイン５５０それぞれは、スタックを構成する２つの第１活性層１１０及び第２活性層１３０の側面を覆うように形成される。これにより、ソース５１０及びドレイン５５０は、共通ソース及び共通ドレインとして導入される。
ソース５１０及びドレイン５５０が形成されたスタックの側面と異なる互いに対面する側面には、第１ゲート４１０及び第２ゲート４３０が形成されている。第１ゲート４１０及び第２ゲート４３０は、導電物質層を含んで形成可能であるが、このとき、第１ゲート４１０及び第２ゲート４３０は、第１活性層１１０及び第２活性層１３０の側面を覆うように形成される。従って、第１ゲート４１０及び第２ゲート４３０は、いずれも第１活性層１１０及び第２活性層１３０に形成されるチャンネル領域に重畳されるように形成される共通ゲートとして導入される。
これにより、第１ゲート４１０または第２ゲート４３０は、第１活性層１１０及び第２活性層１３０に形成される２つのチャンネルを同時に制御できる。すなわち、第１ゲート４１０（または、第２ゲート４３０）に電圧を印加することにより、第１活性層１１０に形成されたｎチャンネルを介して選択的に電流が流れるか、または第２活性層１３０に形成されたｐチャンネルを介して選択的に電流が流れる。
第１ゲート４１０、第２ゲート４３０及び活性層間分離層２１０と第１活性層１１０の間、並びに第１ゲート４１０、第２ゲート４３０及び活性層間分離層２１０と第２活性層１３０との間には、トンネル誘電層２３０が誘電物質層、例えば、シリコン酸化物層を含んで導入される。トンネル誘電層２３０は、第１活性層１１０または第２活性層１３０に形成されるチャンネルを介して移動する電荷をトンネリングさせる誘電層と解釈できる。
また、トンネル誘電層２３０と第１ゲート４１０との間、並びにトンネル誘電層２３０と第２ゲート４３０との間には、トンネリングされた電荷が捕獲される電荷捕獲層３００が、図５に示すように導入される。電荷捕獲層３００は、電荷を局部的に保存することができるように、電荷捕獲サイトを有する物質層、例えば、シリコンドットの層、金属ドットの層、炭素ナノチューブ、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）素子で捕獲層として使われるＯＮＯ層、強磁性層、強誘電層、ナノワイヤの層または量子ドット（ｑｕａｎｔｕｍ ｄｏｔ ｌａｙｅｒ）の層を含んで形成可能である。電荷は、ＦＮトンネリングや、またはＣＨＥＩ機構により、トンネル誘電層２３０を過ぎて電荷捕獲層３００に捕獲される。なお、ＣＨＥＩ機構により電荷捕獲層３００に電荷を注入するためには、ソース５１０及びドレイン５５０間にはホット電子を発生させるために電圧が印加されなければならない。電荷が捕獲された位置及び捕獲されているか否かにより、異なる電荷状態が具現可能である。
図４は、かかる電荷捕獲層３００としてシリコン窒化物（Ｓｉ３Ｎ４）からなる層であるシリコン窒化物層３１０を導入し、シリコン窒化物層３１０上にシリコン酸化物層３３０を導入した場合を例示している。かかる電荷捕獲層３００は、第１ゲート４１０及び第２ゲート４３０が、第１活性層１１０及び第２活性層１３０に共通するように、第１活性層１１０及び第２活性層１３０の側壁上領域を覆うように延びる。
一方、本実施形態に係るメモリ素子に情報を保存するとき、互いに区分される保存ノードに独立的にそれぞれ電荷を捕獲させる必要があり、そのためには第１活性層１１０または第２活性層１３０のボディにボディ電圧をそれぞれ印加する必要がある。基板１００と電気的に接続されている下側の第１活性層１１０には、基板１００に第１ボディ電圧を印加することにより、実質的に第１活性層１１０にボディ電圧を印加する効果を得ることができる。上側の第２活性層１３０に第１活性層１１０と独立的に第２ボディ電圧が印加される必要があるので、第２ボディ電圧を印加するための補助制御電極４５０を第２活性層１３０の上面に電気的に連結されるように形成する。この補助制御電極４５０は、導電物質層を含んで形成可能である。
一方、第１ゲート４１０及び第２ゲート４３０が垂直に活性層スタック側面に形成されるので、第１ゲート４１０及び第２ゲート４３０と基板１００との間には、絶縁のための第１絶縁層６１０が導入される。かかる第１絶縁層６１０は、シリコン酸化物層を含んで形成可能である。また、補助制御電極４５０と第１ゲート４１０及び第２ゲート４３０とを電気的に隔離させるために、第２絶縁層６３０が形成される。この第２絶縁層６３０は、シリコン酸化物層などを含んで形成可能である。
以上説明したように、本実施形態に係るメモリ素子は、１つのセルにｐＭＯＳトランジスタとｎＭＯＳトランジスタとが相補的に融合された形態であると分かる。これにより、１つのゲート（第１ゲート４１０または第２ゲート４３０）に一定範囲内の不連続的な電圧、例えば、ほぼ−５Ｖ〜＋５Ｖの電圧を順次にスキャンして印加し、ドレイン５５０にほぼ１Ｖほどのドレイン電圧ＶＤを印加し、ソース５１０を接地（ＶＳ＝０）することにより読み取り動作を行うことができる。ｐＭＯＳトランジスタとｎＭＯＳトランジスタは、チャンネル形成と電流疎通とのための電圧条件が異なるので、共通ゲート（第１ゲート４１０または第２ゲート４３０）及びソース５１０またはドレイン５５０によって独立的に動作可能である。
図６は、本実施形態に係るマルチビットフラッシュメモリ素子を説明するために概略的に図示したｐＭＯＳトランジスタの断面図である。図７は、本実施形態に係るマルチビットフラッシュメモリ素子を説明するために概略的に図示したｎＭＯＳトランジスタの断面図である。
図６に示すように、フラッシュ素子としてのｐＭＯＳトランジスタは、ドレインＤとソースＳとの間の電圧ＶＤＳがほぼ−３Ｖであり、ゲートとソースＳとの間の電圧ＶＧＳ（ｐ）がほぼ−３Ｖであるとき、チャンネル形成及び電流疎通を具現できる。このとき、基板ボディとソースＳとの間の電圧ＶＢＳは、フローティングさせるか、または接地させることができる。また、図７に示すように、典型的なフラッシュ素子としてのｎＭＯＳトランジスタは、ドレインＤとソースＳとの間の電圧ＶＤＳがほぼ−３Ｖであり、ゲートとソースＳとの間の電圧ＶＧＳ（ｎ）がほぼ−３Ｖであるとき、チャンネル形成及び電流疎通を具現できる。一方、ｐＭＯＳトランジスタの場合、ＦＮトンネリングのための電圧ＶＧＳ（ｐ）は、ｎＭＯＳトランジスタの場合の電圧ＶＧＳ（ｎ）より相対的に大きくなる。
従って、図４に示す本実施形態に係るメモリ素子によれば、１つのゲート（図４の第１ゲート４１０または第２ゲート４３０）に共通のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタは、それぞれゲート及びソース又はドレインに印加される電圧条件により、図７に示すｎＭＯＳトランジスタが動作するか、またはこれと独立的に図６に示すｐＭＯＳトランジスタが動作する。
結局、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとは、互いに異なるスレショルド電圧Ｖｔｈを有するが、本発明の実施形態では、かかるスレショルド電圧差を利用して１つのゲート（図４の第１ゲート４１０または第２ゲート４３０）下に共通するｎＭＯＳトランジスタとｐＭＯＳトランジスタとを選択して書き込み及び／又は読み取り動作を行う。かかるスレショルド電圧Ｖｔｈは、実質的に基板のドーピング程度、すなわち第１活性層（図４の第１活性層１１０）及び第２活性層（図４の第２活性層１３０）のドーピング濃度によって変わる。
図８は、ドーピングとスレショルド電圧値との関係を概略的に図示したグラフである。図９は、ゲート電圧とドレイン−ソース電流との関係を概略的に図示したグラフである。
図８に示すように、第１活性層（図４の第１活性層１１０）及び第２活性層（図４の第２活性層１３０）にドーピングされているドナーまたはアクセプタのようなドーパントの濃度（図９のＮｄまたはＮａ）が濃くなることにより、スレショルド電圧は、その極性は異なるが、増加するようになる。
Ｎａ及びＮｄが１×１０１８ｃｍ３であるとき、ゲート電圧Ｖｇａｔｅによるドレイン−ソース電流ＩＤＳの変化は、図９に示しているようになる。かかる図９は、結局本発明に係るメモリ素子のように、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとを相補的に融合させる場合、ほぼ７Ｖのスレショルド電圧ウインドウ（ΔＶｔｈ）を活用できるということを示している。従って、トランジスタ別のスレショルド電圧Ｖｔｈを異なって設定すれば、データを保存するレベルをいくつか設定できる。かかるマルチレベル動作のためには、スレショルド電圧ウインドウ（ΔＶｔｈ）を広く具現することが重要である。
一般的なｎＭＯＳトランジスタは、−３Ｖのスレショルド電圧ウインドウ（ΔＶｔｈ）を具現し、ｐＭＯＳトランジスタは、＋４Ｖのスレショルド電圧ウインドウ（ΔＶｔｈ）を具現するのに過ぎないのに比べ、本発明では、図９に示すようにさらに広く、−４Ｖから＋３Ｖに至るほぼ７Ｖのスレショルド電圧ウインドウ（ΔＶｔｈ）を具現できる。これにより、動作ビット数を大きく増やすことができる。
図１０は、本実施形態に係るマルチビットフラッシュメモリ素子の電荷保存場所を説明するために概略的に図示した断面図である。
図１０に示すように、本実施形態に係るメモリ素子は、ＦＮトンネリングにより電荷を捕獲させるとき、４つの電荷保存場所、すなわち電荷保存ノード７００を有することができる。４つの電荷保存ノード７００は、メモリ素子に印加されるバイアス条件により、相異なるサイズと方向の電界が加えられる。従って、ゲート電圧ＶＧ、ドレイン電圧ＶＤ、ソース電圧ＶＳ及びボディ電圧ＶＢの条件によってメモリ素子に異なる電界を加え、ＦＮトンネリングを利用して電子を捕獲させる。このようなＦＮトンネリングによる書き込み動作の例を以下説明する。なお、例えば、第１ゲート４１０には、−１５Ｖ〜１５Ｖの間で選択される電圧が印加され、第２ゲート４３０には、−１５Ｖ〜１５Ｖの間で選択される電圧が印加され、補助制御電極４５０には、−１０Ｖ〜１０Ｖの間で選択される電圧が印加され、第１活性層１１０には、基板１００を介した０Ｖが印加され、あるいは接地されている。
図１１から図２６は、本実施形態に係るマルチビットフラッシュメモリ素子への書き込み動作を説明するために概略的に図示した断面図である。
図１１に示すように、第１活性層１１０がｐ型基板であり、第２活性層１３０がｎ型基板である場合、第１ゲート４１０及び第２ゲート４３０にそれぞれほぼ−１０Ｖを印加し、補助制御電極４５０及び基板１００にそれぞれ０Ｖを印加する場合を考慮することができる。かかる場合、実質的な電荷のトンネリング及び捕獲はなされない。従って、かかる電界または電圧条件の場合、［００００］のデータをメモリ素子に書き込むための電圧条件と理解される。
図１２に示すように、第１ゲート４１０にほぼ０Ｖ、第２ゲート４３０にほぼ１０Ｖ、基板１００を介した第１ボディ電圧をほぼ０Ｖとし、補助制御電極４５０を介した第２ボディ電圧をほぼ１０Ｖ印加とすれば、第１活性層１１０と第２ゲート４３０との間の１０Ｖの電圧差により、第１活性層１１０と第２ゲート４３０との間の電荷捕獲層３００の電荷保存ノード７００に電荷が局部的に捕獲される。従って、かかる電界または電圧条件の場合、［０００１］のデータをメモリ素子に書き込むための電圧条件と理解される。
図１３に示すように、第１ゲート４１０にほぼ−１０Ｖ、第２ゲート４３０にほぼ０Ｖ、基板１００を介した第１ボディ電圧をほぼ０Ｖとし、補助制御電極４５０を介した第２ボディ電圧をほぼ−１０Ｖとすれば、第２活性層１３０と第２ゲート４３０との間の１０Ｖの電圧差により、第２活性層１３０と第２ゲート４３０の間の電荷捕獲層３００の電荷保存ノード７００に電荷が局部的に捕獲される。従って、かかる電界または電圧条件の場合、［００１０］のデータをメモリ素子に書き込むための電圧条件と理解される。
図１４に示すように、第１ゲート４１０にほぼ０Ｖ、第２ゲート４３０にほぼ１０Ｖ、第１ボディ電圧をほぼ０Ｖ、第２ボディ電圧をほぼ０Ｖとすれば、第１活性層１１０及び第２活性層１３０と第２ゲート４３０との間の１０Ｖの電圧差により、第１活性層１１０と第２ゲート４３０との間及び第２活性層１３０と第２ゲート４３０との間の２つの電荷保存ノード７００に電荷が局部的に捕獲される。従って、かかる電界または電圧条件の場合、［００１１］のデータをメモリ素子に書き込むための電圧条件と理解される。
図１５から図１８に示すように、第１ゲート４１０にほぼ１０Ｖを印加し、第２ゲート４３０にほぼ０Ｖ、１０Ｖ、５Ｖ、１５Ｖをそれぞれ印加し、第１ボディ電圧をほぼ０Ｖとし、第２ボディ電圧をほぼ５Ｖ、１０Ｖ、−５Ｖ、５Ｖとすれば、かかる電界または電圧条件により、［０１００］、［０１０１］、［０１１０］、［０１１１］のデータがそれぞれメモリ素子に書き込まれる。
図１９から図２２に示すように、第１ゲート４１０にほぼ５Ｖ、−５Ｖ、５Ｖ、５Ｖをそれぞれ印加し、第２ゲート４３０にほぼ０Ｖ、１０Ｖ、５Ｖ、１０Ｖをそれぞれ印加し、第１ボディ電圧をほぼ０Ｖとし、第２ボディ電圧をほぼ−５Ｖ、５Ｖ、−５Ｖ、５Ｖをそれぞれ印加すれば、かかる電界または電圧条件により、［１０００］、［１００１］、［１０１０］、［１０１１］のデータが素子にプログラムまたは書き込まれる。
図２３から図２６に示すように、第１ゲート４１０にほぼ１０Ｖ、−１５Ｖ、１０Ｖ、１０Ｖをそれぞれ印加し、第２ゲート４３０にほぼ０Ｖ、１０Ｖ、５Ｖ、１０Ｖをそれぞれ印加し、第１ボディ電圧をほぼ０Ｖとし、第２ボディ電圧をほぼ０Ｖ、５Ｖ、−５Ｖ、０Ｖとすれば、かかる電界または電圧条件により、［１１００］、［１１０１］、［１１１０］、［１１１１］のデータが素子にプログラムまたは書き込まれる。
このように、四つの電荷保存ノード７００には、メモリ素子に印加されるバイアス条件によって相異なるサイズと方向の電圧が印加され、かかる電圧差によって四つの電荷保存ノード７００に電荷が捕獲される。このように、ＦＮトンネリング機構を利用し、１６種の異なる電界状態を具現でき、本実施形態によるメモリ素子は、４ビット動作を具現できる。このように、書き込み動作時に各電荷保存ノード７００別に分離された動作が可能であり、書き込み動作時の高速動作が具現できる。
一方、図１１から図２６に提示されているように、ＦＮトンネリング機構を利用してプログラム書き込み動作を行うことができるが、ＣＨＥＩ機構を利用して書き込み動作を行う事も可能である。ＣＨＥＩ機構を利用する場合、電荷を局部的に保存することが可能であり、さらに多数の電界状態を具現できる。例えば、３２種の状態を具現できる。また、スレショルド電圧ウインドウ内でスレショルド電圧をさらに細分化したり、電荷が保存される位置をさらに細分したりして局部化することにより、さらに多くの電界状態を具現できる。これにより、本発明のメモリ素子は、４ビット以上、例えば８ビット動作も具現可能である。
一方、このように書き込み動作が行われたメモリ素子は、ＦＮトンネリング機構を利用して一括消去も可能である。または、それぞれの電荷保存ノード（図１０の７００）別に電界条件を異にすることにより、電荷保存ノード７００別に電界状態を変えることも可能である。このように、各電荷保存ノード７００別に消去動作が可能であり、すなわち分離消去動作が可能であり、消去動作速度の高速化を具現できる。
また、読み取り動作は、第１ゲート４１０を−５Ｖから５Ｖにスキャンし、これと独立して第２ゲート４３０を−５Ｖから５Ｖにスキャンし、ドレイン５５０に１Ｖを印加し、ソース５１０を０Ｖまたはフローティングさせることによって行われる。このとき、第１ゲート４１０及び第２ゲート４３０に区分されて印加される電圧条件と感知される電流とを組み合わせることにより、電荷保存ノード７００に保存された電界状態による相異なるデータを読み込める。このように、第１ゲート４１０及び第２ゲート４３０別に分離読み取りが可能であり、読み取り動作速度の高速化が具現可能である。
以上説明したような本実施形態によるマルチビットフラッシュメモリ素子は、基板上に六面体のメサ状に形成されるが、互いに反対になる導電型で積層された第１活性層及び第２活性層のスタック、第１活性層と第２活性層との間に形成されるが、第２活性層の電気的隔離のための活性層間分離層、スタックの互いに対向する側面にそれぞれ導入されている共通ソース及び共通ドレイン、スタックの他の互いに対向する側面にそれぞれ導入されている共通第１ゲート及び共通第２ゲート、第１ゲート及び第２ゲートと第１活性層及び第２活性層との間に導入されているトンネル誘電層、及びトンネル誘電層と第１ゲート及び第２ゲートとの間に導入され、トンネル誘電層をトンネリングした電荷を保存する電荷捕獲層を備えてメモリセルを構成できる。
このとき、第２活性層に連結され、ボディ電圧を印加するための補助制御電極をさらに備えることができる。また、基板は、第１活性層と電気的に連結され、第１活性層にドーピングされているドーパントの導電型と同じ導電型のドーパントがドーピングされているものである。そして、第１活性層は、基板の表面をメサ状にパターニングして形成されたものである。
また、本実施形態によるフラッシュメモリ素子は、基板上にソース及びドレインを共通して使用し、独立したゲートを使用してゲートの下に電荷捕獲層を備える２つのｎＭＯＳトランジスタ、２つのｎＭＯＳトランジスタ上に積層されるが、ソース及びドレインを共通して使用し、ゲートをそれぞれ共通して使用し、電荷捕獲層を有する２つのｐＭＯＳトランジスタ、及び２つのｎＭＯＳトランジスタと２つのｐＭＯＳトランジスタとの間に導入され、ｎ−チャンネル及びｐ−チャンネルを電気的に隔離する分離層を備えることができる。
このとき、２つのｎＭＯＳトランジスタは、１つのｐ型の第１活性層を共通して使用し、２つのｐＭＯＳトランジスタは、第１活性層上に分離層を挟んで積層された１つのｎ型の第２活性層を共通して使用するものである。ゲートは、第１活性層及び第２活性層が積層されたスタックの互いに対向する側面に相互間に独立的に導入され、ソース及びドレインは、スタックの他の側面に導入されているものである。
以上、本発明を具体的な実施形態を介して詳細に説明したが、本発明は、これに限定されず、本発明の技術的思想内で当分野の当業者によりその変形や改良が可能であることは、明白である。すなわち、本発明の技術的範囲は、特許請求の範囲の記載に基づいて定められ、実施形態により限定されるものと解してはならない。
本発明は、マルチビット動作が可能である不揮発性メモリ素子を具現するのに効果的に適用可能である。
本実施形態に係るマルチビットフラッシュメモリ素子を説明するために概略的に図示した等価回路図である。 本実施形態に係るマルチビットフラッシュメモリ素子のための活性層のスタックを説明するために概略的に図示した断面図である 本実施形態に係るマルチビットフラッシュメモリ素子を説明するために概略的に図示した斜視図である。 図３のIV−IV’断面斜視図である。 本実施形態によるマルチビットフラッシュメモリ素子の電荷捕獲層の位置を説明するために概略的に図示した断面図である。 本実施形態に係るマルチビットフラッシュメモリ素子を説明するために概略的に図示したｐＭＯＳトランジスタの断面図である。 本実施形態に係るマルチビットフラッシュメモリ素子を説明するために概略的に図示したｎＭＯＳトランジスタの断面図である。 ドーピングとスレショルド電圧値との関係を概略的に図示したグラフである。 図９は、ゲート電圧とドレイン−ソース電流との関係を概略的に図示したグラフ。 本実施形態に係るマルチビットフラッシュメモリ素子の電荷保存場所を説明するために概略的に図示した断面図である。 本実施形態に係るマルチビットフラッシュメモリ素子の動作を説明するために概略的に図示した断面図である。 本実施形態に係るマルチビットフラッシュメモリ素子の動作を説明するために概略的に図示した断面図である。 本実施形態に係るマルチビットフラッシュメモリ素子の動作を説明するために概略的に図示した断面図である。 本実施形態に係るマルチビットフラッシュメモリ素子の動作を説明するために概略的に図示した断面図である。 本実施形態に係るマルチビットフラッシュメモリ素子の動作を説明するために概略的に図示した断面図である。 本実施形態に係るマルチビットフラッシュメモリ素子の動作を説明するために概略的に図示した断面図である。 本実施形態に係るマルチビットフラッシュメモリ素子の動作を説明するために概略的に図示した断面図である。 本実施形態に係るマルチビットフラッシュメモリ素子の動作を説明するために概略的に図示した断面図である。 本実施形態に係るマルチビットフラッシュメモリ素子の動作を説明するために概略的に図示した断面図である。 本実施形態に係るマルチビットフラッシュメモリ素子の動作を説明するために概略的に図示した断面図である。 本実施形態に係るマルチビットフラッシュメモリ素子の動作を説明するために概略的に図示した断面図である。 本実施形態に係るマルチビットフラッシュメモリ素子の動作を説明するために概略的に図示した断面図である。 本実施形態に係るマルチビットフラッシュメモリ素子の動作を説明するために概略的に図示した断面図である。 本実施形態に係るマルチビットフラッシュメモリ素子の動作を説明するために概略的に図示した断面図である。 本実施形態に係るマルチビットフラッシュメモリ素子の動作を説明するために概略的に図示した断面図である。 本実施形態に係るマルチビットフラッシュメモリ素子の動作を説明するために概略的に図示した断面図である。
符号の説明
１００ 基板
１１０ 第１活性層
１３０ 第２活性層
２１０ 活性層間分離層
２３０ トンネル誘電層
３００ 電荷捕獲層
３１０ シリコン窒化物層
３３０ シリコン酸化物層
４１０ 第１ゲート
４３０ 第２ゲート
４５０ 補助制御電極
５１０ ソース
５５０ ドレイン
６１０ 第１絶縁層
６３０ 第２絶縁層
７００ 電荷保存ノード

Claims (20)

  1. 基板上にメサ状に形成された第１活性層と、
    前記第１活性層上に形成され、前記第１活性層と反対の性質の導電型の第２活性層と、
    前記第１活性層と前記第２活性層との間に形成される、前記第１活性層と前記第２活性層とを電気的に隔離するための活性層間分離層と、
    前記第１活性層及び前記第２活性層のスタックの互いに対向する二側面にそれぞれ形成された共通ソース及び共通ドレインと、
    前記共通ソース及び共通ドレインが形成された前記第１活性層及び前記第２活性層のスタックの側面と異なる、互いに対向する二側面にそれぞれ形成された共通第１ゲート及び共通第２ゲートと、
    前記共通第１ゲート及び共通第２ゲートと前記第１活性層及び前記第２活性層との間に導入された共通トンネル誘電層と、
    前記トンネル誘電層と前記共通第１ゲート及び前記共通第２ゲートとの間に形成され、前記トンネル誘電層をトンネリングした電荷を保存する共通電荷捕獲層と、
    を備えることを特徴とするフラッシュメモリ素子。
  2. 前記基板は、前記第１活性層と電気的に連結され、前記第１活性層にドーピングされているドーパントの導電型と同じ導電型のドーパントがドーピングされていることを特徴とする請求項１に記載のフラッシュメモリ素子。
  3. 前記第１活性層は、ｐ型ドーパントがドーピングされているシリコン層を備え、
    前記第２活性層は、ｎ型ドーパントがドーピングされているシリコン層を備える
    ことを特徴とする請求項２に記載のフラッシュメモリ素子。
  4. 前記第１活性層は、前記基板の表面をメサ状にパターニングして形成されたことを特徴とする請求項１に記載のフラッシュメモリ素子。
  5. 前記第２活性層に連結され、ボディ電圧を印加するための補助制御電極をさらに備えることを特徴とする請求項１に記載のフラッシュメモリ素子。
  6. 前記第１ゲート及び前記第２ゲートは、それぞれ前記第１活性層の側面及び前記第２活性層の側面を覆うことを特徴とする請求項１に記載のフラッシュメモリ素子。
  7. 前記電荷捕獲層は、シリコンドットの層、金属ドットの層、炭素ナノチューブの層、酸化物−窒化物−酸化物の層、強磁性層、強誘電層、ナノワイヤの層または量子ドットの層を備えることを特徴とする請求項１に記載のフラッシュメモリ素子。
  8. 前記第１活性層及び前記第２活性層のスタックは、六面体の形状を有することを特徴とする請求項１に記載のフラッシュメモリ素子。
  9. 基板上に六面体のメサ状に形成され、互いに反対の性質を有する導電型で積層された第１活性層及び第２活性層のスタックと、
    前記第１活性層と前記第２活性層との間に形成され、前記第１活性層と前記第２活性層を電気的に隔離するための活性層間分離層と、
    前記第２活性層に連結され、ボディ電圧を印加するための補助制御電極と、
    前記スタックの互いに対向する二側面にそれぞれ形成された共通ソース及び共通ドレインと、
    前記スタックの他の互いに対向する二側面にそれぞれ形成された共通第１ゲート及び共通第２ゲートと、
    前記共通第１ゲート及び前記共通第２ゲートと前記第１活性層及び前記第２活性層との間に導入された共通トンネル誘電層と、
    前記トンネル誘電層と前記共通第１ゲート及び前記共通第２ゲートとの間に形成され、前記トンネル誘電層をトンネリングした電荷を保存する共通電荷捕獲層と、
    を備えることを特徴とするフラッシュメモリ素子。
  10. 前記基板は、前記第１活性層と電気的に連結され、前記第１活性層にドーピングされているドーパントの導電型と同じ導電型のドーパントがドーピングされていることを特徴とする請求項９に記載のフラッシュメモリ素子。
  11. 前記第１活性層は、ｐ型ドーパントがドーピングされているシリコン層を備え、
    前記第２活性層は、ｎ型ドーパントがドーピングされているシリコン層を備える
    ことを特徴とする請求項１０に記載のフラッシュメモリ素子。
  12. 前記第１活性層は、前記基板の表面をメサ状にパターニングして形成されたことを特徴とする請求項９に記載のフラッシュメモリ素子。
  13. 基板上にソース及びドレインを共通して使用し、独立したゲートを使用して前記ゲート下にトンネル誘電層及び電荷捕獲層を備える２つのｎＭＯＳトランジスタと、
    前記２つのｎＭＯＳトランジスタ上に積層され、前記ソース及び前記ドレインを共通して使用し、前記ゲートをそれぞれ共通して使用し、前記トンネル誘電層及び前記電荷捕獲層を有する２つのｐＭＯＳトランジスタと、
    前記２つのｎＭＯＳトランジスタと前記２つのｐＭＯＳトランジスタとの間に導入され、ｎ−チャンネル及びｐ−チャンネルを電気的に隔離する分離層と、を備え、
    前記２つのｎＭＯＳトランジスタ及び前記２つのｐＭＯＳトランジスタは、前記トンネル誘電層及び電荷捕獲層を共有することを特徴とするフラッシュメモリ素子。
  14. 前記２つのｎＭＯＳトランジスタは、１つのｐ型の第１活性層を共通して使用し、
    前記２つのｐＭＯＳトランジスタは、前記第１活性層上に前記分離層を挟んで積層された１つのｎ型の第２活性層を共通して使用する
    ことを特徴とする請求項１３に記載のフラッシュメモリ素子。
  15. 前記ゲートは、前記第１活性層及び前記第２活性層が積層されたスタックの互いに対向する二側面に相互間に独立的に形成され、
    前記ソース及び前記ドレインは、前記スタックの他の二側面に形成されている
    ことを特徴とする請求項１４に記載のフラッシュメモリ素子。
  16. 前記第１活性層は、前記基板に電気的に連結され、
    前記第２活性層に連結され、ボディ電圧を印加するための補助制御電極をさらに備えることを特徴とする請求項１５に記載のフラッシュメモリ素子。
  17. 基板上に六面体のメサ状に形成され、互いに反対の性質である導電型で積層された第１活性層及び第２活性層のスタックと、
    前記第１活性層と前記第２活性層との間に形成され、前記第１活性層と前記第２活性層を電気的に隔離するための活性層間分離層と、
    前記第２活性層に連結され、前記第２活性層にボディ電圧を印加するための補助制御電極と、
    前記スタックの互いに対向する二側面にそれぞれ形成されている共通ソース及び共通ドレインと、
    前記スタックの他の互いに対向する二側面にそれぞれ形成されている共通第１ゲート及び共通第２ゲートと、
    前記共通第１ゲート及び前記共通第２ゲートと前記第１活性層及び前記第２活性層との間に導入されている共通トンネル誘電層と、
    前記トンネル誘電層と前記共通第１ゲート及び前記共通第２ゲートとの間に形成され、電荷を保存する共通電荷捕獲層とを備えるフラッシュメモリ素子の動作方法であって、
    前記フラッシュメモリ素子の電荷捕獲層に電荷が局部的に捕獲されるようにするために、前記共通第１ゲート、前記共通第２ゲート、前記補助制御電極及び前記第１活性層にそれぞれ印加される電圧の組み合わせにより、前記フラッシュメモリ素子にそれぞれ異なる状態の書き込み動作を行うことを特徴とするフラッシュメモリ素子の動作方法。
  18. 前記共通第１ゲートには、−１５Ｖ〜１５Ｖの間で選択される電圧が印加され、
    前記共通第２ゲートには、−１５Ｖ〜１５Ｖの間で選択される電圧が印加され、
    前記補助制御電極には、−１０Ｖ〜１０Ｖの間で選択される電圧が印加され、
    前記第１活性層には、基板を介した０Ｖが印加され、あるいは接地されている
    ことを特徴とする請求項１７に記載のフラッシュメモリ素子の動作方法。
  19. 前記電荷をＦＮトンネリング機構で前記電荷捕獲層にトンネリングさせるために、前記共通ソース及び前記共通ドレインは、接地またはフローティングされることを特徴とする請求項１８に記載のフラッシュメモリ素子の動作方法。
  20. 前記電荷をＣＨＥＩ機構で前記電荷捕獲層に注入させるために、前記ソース及びドレイン間には、ホット電子を発生するための電圧が印加されることを特徴とする請求項１７に記載のフラッシュメモリ素子の動作方法。
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