WO2010128698A1 - 멀티비트 플래시 메모리 소자 및 플래시 메모리, 그리고 플래시 메모리 소자의 구동 장치 및 방법 - Google Patents

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memory device
gate
voltage
read voltage
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김태환
오세웅
박상수
이대욱
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한양대학교 산학협력단
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    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Definitions

  • the present invention relates to a multi-bit flash memory device and a flash memory, and to a device and a method for driving the flash memory device, and more particularly, to a non-volatile flash memory device operating in a multi-bit, a flash consisting of an array of a plurality of flash memory devices.
  • nonvolatile memory device Unlike a volatile memory device, a nonvolatile memory device retains previous data even when power is not supplied. Therefore, nonvolatile memory devices such as flash memory devices are widely used in file systems, memory cards, portable devices, and the like.
  • CMOS semiconductor devices which have a structure similar to flash memory devices, have excellent scaling down characteristics, and thus, their size is reduced to 100 nm or less, resulting in improved integration, and high power consumption with low power consumption. It became. As a result, the performance of the system has been greatly improved, such as the size and power consumption of various electric and electronic systems using CMOS devices are reduced. Unlike CMOS devices, however, flash memory devices have storage electrodes that store charge between the control electrode and the channel of the device. A tunneling oxide film exists under the storage electrode, and the scaling down of the device is not easy because the thickness of the tunneling oxide film cannot be made thin in proportion to the size reduction of the device.
  • the device deteriorates due to problems such as stress induced leakage current (SILC), and the charge stored in the storage electrode is discharged back to the channel.
  • SISC stress induced leakage current
  • the retention characteristics of the memory are deteriorated, so it is very difficult to reduce the thickness of the tunneling oxide layer to about 6 nm or less.
  • a short channel effect occurs due to a decrease in the channel length, thereby eliminating the saturation current region of the transistor and continuously increasing with voltage. Therefore, the improvement of the operation characteristics of the device is inhibited, the leakage current increases and the threshold voltage decreases.
  • the impurity concentration of the channel is increased to suppress the short channel effect, the nonuniformity of the impurity concentration is increased, and thus, the electrical characteristics of the device may be severely changed.
  • Floating gate series which is most widely used in flash memory in terms of process technology, realizes memory characteristics using potential wells, and an EPROM Tunnel Oxide (ETOX) structure is typical.
  • ETOX EPROM Tunnel Oxide
  • polysilicon is used as the floating gate, so if any defect is present, the retention time of the charge is significantly reduced.
  • a tunnel oxide having a thickness of about 70 GPa or more positioned under the floating gate causes limitations in implementing low voltage operation and high speed operation.
  • a relatively thick tunnel oxide film is used to guarantee the memory life of the device in the conventional flash memory. This thick oxide film facilitates a process for depositing an oxide film and contributes to the commercialization of a floating gate-based flash memory.
  • the thickness of the oxide film becomes thin due to the proportional shrinkage of the device, which causes a problem such as leakage of stored charges.
  • the present invention provides a multi-bit flash memory device and a plurality of flash memory devices in which a charge trap layer operates independently, and a plurality of flash memory devices are arranged in a matrix form. To provide a flash memory.
  • Another technical problem to be achieved by the present invention is to drive a flash memory device capable of determining the state of the device with or without a drain current by changing the magnitude of the read voltage in order to read information programmed in the multi-bit flash memory device; To provide a way.
  • a flash memory device a silicon substrate; A fin channel having a shape extending in one direction and having both sides in the thickness direction perpendicular to the silicon substrate, wherein each end in the longitudinal direction acts as a source and a drain, respectively; A first insulating layer formed on the silicon substrate to be in contact with a side of the fin channel; A tunneling insulating layer, a charge trap layer, and a blocking insulating layer formed on each side of the fin channel so as to be spaced apart from each other in the longitudinal direction of the fin channel, and sequentially stacked in a direction perpendicular to each side of the fin channel.
  • a flash memory comprises a plurality of memory elements arranged in a matrix form of N ⁇ M, each memory element comprising: a silicon substrate; A fin channel having a shape extending in one direction and having both sides in the thickness direction perpendicular to the silicon substrate, wherein each end in the longitudinal direction acts as a drain and a source, respectively; A first insulating layer formed on the silicon substrate to be in contact with a side of the fin channel; A tunneling insulating layer, a charge trap layer, and a blocking insulating layer formed on each side of the fin channel so as to be spaced apart from each other in the longitudinal direction of the fin channel, and sequentially stacked in a direction perpendicular to each side of the fin channel.
  • a driving device of a flash memory device includes a plurality of gates formed so that both ends are spaced apart from each other by sharing a source and a drain on a pin channel operating as a source and a drain, respectively.
  • a voltage applying unit configured to apply a first read voltage or a second read voltage to a first gate selected from the gates of a flash memory device including a plurality of charge trap layers, and apply a pass voltage to the second gate. It is determined whether or not charge is stored in the second charge trap layer on the second gate side based on the presence or absence of a drain current flowing in the pin channel by applying the first read voltage.
  • a state discriminating unit determining whether or not electric charge is stored in the first charge trap layer on the first gate side based on the presence or absence of a drain current flowing through the fin channel; And a controller configured to determine the magnitude of the second read voltage to be applied to the first gate according to whether charge is stored in the second charge trap layer.
  • a method of driving a flash memory device comprising: a plurality of gates formed so that both ends are spaced apart from each other by sharing a source and a drain on a fin channel operating as a source and a drain, respectively And applying a first read voltage to a first gate selected from the gates of a flash memory device including a plurality of charge trap layers, and applying a pass voltage to a second gate.
  • the multi-bit flash memory device and the flash memory according to the present invention by using the pin channel structure and the plurality of gate structures formed to be spaced apart from each other, it is possible to reduce the leakage current to suppress the short channel effect due to the size reduction of the device .
  • the charge trap layer made of silicon nitride it increases the retention time of the charge and enables the integration of the device and low voltage, low power, high speed operation.
  • a plurality of charge trap layers can be independently operated by using an insulating material having a low dielectric constant.
  • the memory device operates in a multi-bit while maintaining the same area of the device, thereby realizing a large capacity flash memory device.
  • the size of the read voltage applied to the selected one of the plurality of gates is changed, and accordingly the memory device based on the presence or absence of the drain current flowing in the pin channel The information programmed in can be read.
  • FIG. 1 is a perspective view showing a schematic structure of a preferred embodiment of a flash memory device according to the present invention
  • FIG. 2 is a plan view from above of the flash memory device shown in FIG. 1;
  • FIG. 3 shows a cell array of elements for a preferred embodiment of a flash memory according to the present invention
  • FIGS. 4 to 6 are plan views of flash memory devices in which a program voltage is applied to a first gate positioned at a source side to perform a program operation, respectively, and according to a program voltage application time when a program voltage is applied to a first gate.
  • a graph showing the amount of charge filled in the first charge trap layer on the gate side, and comparing the amount of charge in the first charge trap layer and the second charge trap layer depending on whether the program voltage is applied to the first and second gates. Graph shown by
  • FIG. 7 illustrates a flash memory device to which an erase voltage is applied to perform an erase operation on a programmed flash memory device
  • FIG. 8 is a block diagram showing a configuration of a preferred embodiment of a drive device of a flash memory device according to the present invention used to perform a read operation;
  • FIG. 9 illustrates a flash memory device to which a read voltage and a pass voltage are applied to perform a read operation
  • FIG. 10 is a graph illustrating a change in the magnitude of the drain current flowing through the pin channel according to the magnitude of the read voltage applied to the first gate for each state of a programmed flash memory device;
  • FIG. 11 is a flowchart illustrating a process of performing a preferred embodiment of the method for driving a flash memory device according to the present invention.
  • FIG. 1 is a perspective view showing a schematic structure of a preferred embodiment of a flash memory device according to the present invention
  • Figure 2 is a plan view of the flash memory device shown in FIG.
  • a flash memory device 100 may include a silicon substrate 110, a fin channel 120, a first insulating layer 130, a plurality of dielectric layers 140 and 150, and a plurality of dielectric layers 140 and 150. Second insulating layers 160 and 170 and a plurality of gates 180 and 190.
  • the silicon substrate 110 is a substrate for a semiconductor device that is generally used and may be formed to a thickness of 100 ⁇ 120nm.
  • the fin channel 120 has a constant thickness and extends in one direction and is formed such that both sides in the thickness direction are perpendicular to the silicon substrate, and each end in the longitudinal direction operates as the source 122 and the drain 124, respectively. do.
  • the fin channel 120 is formed by etching after being deposited on the silicon substrate 110 by chemical vapor deposition (CVD) or the like.
  • CVD chemical vapor deposition
  • the silicon substrate 110 may be formed by etching at the same time, and may be formed of silicon in the same manner as the silicon substrate 110.
  • the silicon substrate 110 may be formed to have a height of 140 to 150 nm from the top surface of the silicon substrate 110.
  • the fin channel 120 structure may have a short channel effect according to the ratio of the thickness and the length of the fin channel 120, it is not necessary to consider the problem of non-uniformity of impurity concentration due to the high concentration of impurities injected into the channel.
  • the short channel effect of the device may be controlled by adjusting the thickness and length of the fin channel 120. As a result, leakage current can be significantly reduced and driving current can be increased compared to a general bulk MOSFET.
  • Each end of the fin channel 120 is doped n-type to operate as the source 122 and the drain 124, and the impurity concentration may be 6x10 < 20 > per cm < 3 >.
  • the region between each end of the fin channel 120 acts as a channel region 126 connecting the source 122 and the drain 124 and is doped p-type.
  • the impurity concentration of the channel region 126 adjacent to the end acting as the source 122 is 1 ⁇ 10 16 per cm 3
  • the impurity concentration of the channel region 126 adjacent to the end acting as the drain 124 is 1 cm 3.
  • 2.5 x 10 can be 19 pieces.
  • the impurity concentration of the channel region 126 adjacent to the drain 124 is higher than that of the channel region 126 adjacent to the end of the source 122. Since the amount of charge stored may vary according to which gate of the gates 180 and 190 is applied, the flash memory device may operate in a multi-bit manner. In addition, as the impurity concentration of the channel region 126 toward the drain 124 increases, the width of the depletion region decreases, thereby preventing the drain leakage current.
  • the first insulating layer 130 is formed on the silicon substrate 110 by a deposition method such as CVD to contact the side of the fin channel 120.
  • the material constituting the first insulating layer 130 may be made of silicon oxide, and preferably 70-80 nm thick.
  • a plurality of dielectric layers 140 and 150 are formed on each side of the fin channel 120 so as to be spaced apart from each other in the longitudinal direction of the fin channel 120, and are sequentially stacked in directions perpendicular to both sides of the fin channel 120.
  • the tunneling insulating layers 142 and 152, the charge trap layers 144 and 154 and the blocking insulating layers 146 and 156 constituting each of the dielectric layers 140 and 150 are symmetrically positioned at both sides of the fin channel 120.
  • charges are simultaneously stored in charge trap layers 144 and 154 that are symmetrically positioned during a program operation.
  • Tunneling insulating layers 142 and 152, charge trap layers 144 and 154 and blocking insulating layers 146 and 156 are also formed by deposition and etching, respectively.
  • the reactive ion etching (RIE) method among the etching methods used is effective when etching the layer made of silicon oxide.
  • the material constituting the tunneling insulating layers 142 and 152 and the blocking insulating layers 146 and 156 is preferably made of silicon oxide, and the tunneling insulating layers 142 and 152 are blocked 2 nm from the side of the fin channel 120.
  • the insulating layers 146 and 156 may have a thickness of 5 nm.
  • the charge trap layers 144 and 154 that store charges are preferably silicon nitride having a thickness of 6 nm.
  • a plurality of second insulating layers 160 and 170 are formed in the same number as the dielectric layers 140 and 150 by deposition and etching so as to cover the tops of the dielectric layers 140 and 150 and the fin channel 120. It is preferable that the insulating layer 130 is made of silicon oxide.
  • a plurality of gates 180 and 190 may be formed to surround each of the dielectric layers 140 and 150 and the second insulating layers 160 and 170, and each of the gates 180 and 190 may include a source 122 and a drain 124. ) Are sharing.
  • the material constituting the plurality of gates 180 and 190 may be made of polysilicon, and is preferably formed by deposition and etching so that the thickness of the fin channel 120 in the longitudinal direction is 6 nm.
  • the space between the two gates 180 and 190 may have a width of 8 nm.
  • the use of a plurality of separate gates 180 and 190 can greatly improve the short channel effect that occurs as the size of the device is reduced, and can be independent of each other according to the bias combination applied to each of the gates 180 and 190. Can operate in bit state. To this end, as described above, when the impurity concentration of the channel region 126 on the drain 124 side of the fin channel 120 is increased, a voltage is applied only to the gate 180 on the source 122 side and the drain 124. The state when the voltage is applied only to the side gate 190 can be distinguished.
  • the coupling effect between the gates 180 and 190 is suppressed through a material having a lower dielectric constant than a material forming the first insulating layer 130 in the space between the plurality of gates 180 and 190. can do.
  • FIG. 3 shows a cell array of devices for a preferred embodiment of a flash memory according to the present invention.
  • a flash memory according to the present invention is formed by arranging the flash memory devices 100 according to the present invention in a matrix form of N ⁇ M, and each flash memory device 100 includes an adjacent flash memory device ( The fin channel 120 and the respective gates 180 and 190 are shared with each other to form an array.
  • the voltage is reduced by using the pin channel 120 as one common bit line 310 and the plurality of gates 180 and 190 as word lines 320.
  • the flash memory may operate in 2 bits.
  • a program voltage In order to perform a program operation on the flash memory device 100 selected from the flash memory devices constituting the flash memory, a program voltage must be applied to at least one of the plurality of gates 180 and 190.
  • FIGS. 4 to 6 are plan views of a flash memory device in which a program voltage is applied to the first gate 180 positioned on the source 122 side in order to perform a program operation, and a program voltage is applied to the first gate 180.
  • the charge trap layer 144 is positioned above the first charge trap layer 144.
  • a program voltage must be applied to the first gate 180.
  • the applied voltage of the first gate 180 is preferably set to 15V. Since no charge is stored in the second charge trap layer 154 toward the drain 124, a voltage of 0V is applied to the second gate 190 on the second charge trap layer.
  • the second charge trap layer 154 is located above the second charge trap layer 154.
  • a program voltage must be applied to the gate 190.
  • the magnitude of the program voltage applied to the second gate 190 may also be set to 15V.
  • a voltage of 0 V is applied to the first gate 180.
  • the initial state of the flash memory device 100 in which the charge is not filled in the second charge trap layer 154 is represented by a '1' state
  • the state of the charge filled flash memory device 100 is represented by a '0' state. do.
  • the concentration of impurities in the channel region 126 on the drain 124 side of the fin channel 120 may be a source. This is because the concentration of impurities in the channel region 126 on the side 122 is higher. Therefore, as shown in FIG. 6, the state in which the charge is filled only in the first charge trap layer 144 and the state in which the charge is filled only in the second charge trap layer 154 may be distinguished.
  • a program voltage In order to store charge in both the first charge trap layer 144 and the second charge trap layer 154, a program voltage must be applied to both the first gate 180 and the second gate 190. Referring to FIG. 6, after a predetermined time has passed after applying a program voltage of 15V to the first gate 180 and the second gate 190, the first charge trap layer 144 and the second charge trap layer 154 are provided. At the same time the charge starts to be filled, and finally the charge amount is about -3.5 ⁇ 10 -16 C / um. Since there are two charge trap layers 144 and 154 in which charges can be stored, the state of the flash memory device 100 according to the state where the charges are filled can be expressed in four ways, which are the charge trap layers 144 and 154.
  • the state In the initial state in which no charge is filled, the state is '11', the state in which the charge is filled only in the first charge trap layer 144 is '10' state, and the state in which the charge is filled only in the second charge trap layer 154 is '01'.
  • the state and the state in which the charge is filled in both the first charge trap layer 144 and the second charge trap layer 154 are expressed as a '00' state.
  • FIG. 7 illustrates a flash memory device to which an erase voltage is applied to perform an erase operation on a programmed flash memory device.
  • the source 122 and the drain 124 are electrically cut off, and the erase voltage Is applied to the gates 180 and 190.
  • the erase voltage is -15V.
  • the erase voltage is applied, the electrons filled in the charge trap layers 144 and 154 are again tunneled through the tunneling insulating layers 142 and 152 to the fin channel 120, thereby reducing the flash memory device 100 to an initial state.
  • FIG. 8 is a block diagram showing the configuration of a preferred embodiment of a drive device for a flash memory device according to the present invention used to perform such a read operation.
  • a driving apparatus of a flash memory device includes a voltage applying unit 610, a state determination unit 620, and a control unit 630.
  • the voltage applying unit 610 includes a plurality of gates and a plurality of gates of a flash memory device, each of which is formed so as to be spaced apart from each other by sharing a source and a drain on a fin channel operating as a source and a drain, respectively. A first read voltage or a second read voltage is applied to the selected first gate, and a pass voltage is applied to the second gate.
  • FIG. 9 illustrates a flash memory device to which a read voltage and a pass voltage are applied to perform a read operation. 9, when the read operation is performed, the source 122 is grounded and the drain 124 is applied with the drain voltage V DD . In addition, a first read voltage or a second read voltage is applied to the first gate 180 and a pass voltage is applied to the second gate 190. The reason for applying the pass voltage is 32 in the NAND flash memory structure. The memory devices are connected in series to turn on the remaining 31 memory devices except for the selected flash memory device 100 to open a passage through which current flows. This pass voltage is selected within the range of 7-8V.
  • the read operation on the flash memory device 100 is performed by applying two read voltages.
  • the voltage applying unit 610 applies a voltage between the threshold voltage of the '10' state and the threshold voltage of the '01' state as the first read voltage to the first gate 180.
  • the second read voltage applied to the first gate 180 is a voltage between the threshold voltage of the '11' state and the threshold voltage of the '10' state or the threshold voltage of the '01' state and the '00' state. Is the voltage between the threshold voltages.
  • both the first read voltage and the second read voltage have a value smaller than the pass voltage.
  • the magnitude of the first read voltage may be selected in the range of about 3.4 to 3.5V.
  • the state determining unit 620 stores the charge in the second charge trap layer 154 toward the second gate 190 based on the presence or absence of the drain current flowing in the pin channel 120 by applying the first read voltage. It is determined whether or not the charge is stored in the first charge trap layer 144 toward the first gate 180 based on the presence or absence of a drain current flowing in the pin channel 120 by applying the second read voltage. Determine whether or not.
  • the flash memory device 100 When the drain current flows when the first read voltage is applied to the first gate 180, as shown in FIG. 8, the flash memory device 100 is in an '11' state or a '10' state. The memory device 100 is in a '01' state or a '00' state. That is, it is possible to know whether the charge is filled in the second charge trap layer 154 by the first read voltage.
  • the second read voltage When the second read voltage is applied to the first gate 180, it is determined whether or not the charge is filled in the first charge trap layer 144.
  • the magnitude of the second read voltage is between the threshold voltage of the '11' state and the threshold voltage of the '10' state
  • the state of the flash memory device 100 is determined between the '11' state and the '10' state
  • the second read voltage If the magnitude of the value is between the threshold voltage of the '01' state and the threshold voltage of the '00' state, the state of the flash memory device 100 is determined between the '01' state and the '00' state.
  • the controller 630 determines the magnitude of the second read voltage to be applied to the first gate 180 according to whether charge is stored in the second charge trap layer 154.
  • the controller determines whether charge is stored in the second charge trap layer 154 based on the presence or absence of the drain current by the first read voltage applied by the voltage applying unit 610
  • the controller determines the magnitude of the second read voltage as a voltage between the threshold voltage of the '11' state and the threshold voltage of the '10' state or the voltage between the threshold voltage of the '01' state and the threshold voltage of the '00' state.
  • the voltage applying unit 610 applies the second read voltage determined by the controller 630 to the first gate 180.
  • FIG. 11 is a flowchart illustrating a process of performing a preferred embodiment of the method for driving a flash memory device according to the present invention.
  • the voltage applying unit 610 may be spaced apart from each other by sharing the source 122 and the drain 124 on the pin channel 120 at which both ends operate as the source 122 and the drain 124, respectively.
  • a voltage is applied and a pass voltage is applied to the second gate 190 (S910).
  • the first read voltage is determined between the threshold voltage of the flash memory device 100 programmed in the '10' state and the threshold voltage of the flash memory device 100 programmed in the '01' state. Has the size of.
  • the state determination unit 620 detects the presence or absence of the drain current flowing through the pin channel 120 by applying the first read voltage (S915), and if the drain current exists, the second charge trap layer 154. Since the charge is not filled in the state, the state of the flash memory device 100 is determined as the '11' state or the '10' state (S920), and when there is no drain current, the second charge trap layer 154 charges. Since is filled, the state of the flash memory device 100 is determined as a '01' state or a '00' state (S925).
  • the controller 630 determines the magnitude of the second read voltage to be applied to the first gate 180 based on whether charge is stored in the second charge trap layer 154 determined by the state determiner 620. .
  • the second read voltage is determined as a voltage between the threshold voltage of the '11' state and the threshold voltage of the '10' state, and the voltage is applied.
  • the unit 610 applies this to the first gate 180 (S930).
  • the second read voltage is determined as a voltage between the threshold voltage of the '01' state and the threshold voltage of the '00' state, and the voltage is applied.
  • the unit 610 applies this to the first gate 180 (S935). At this time, the pass voltage applied to the second gate 190 is maintained as it is.
  • the state determining unit 620 determines whether there is a drain current flowing in the pin channel 120 by applying the second read voltage (S940 and S945).
  • the state of the flash memory device 100 is determined as the '11' state or the '10' state when the first read voltage is applied, when the drain current exists, the flash memory device 100 is determined as the '11' state ( In operation S950, if the drain current does not exist, the flash memory device 100 is determined to be in a '10' state (S955).
  • the flash memory device 100 When the state of the flash memory device 100 is determined as the '01' state or the '00' state when the first read voltage is applied, the flash memory device 100 is determined as the '01' state when a drain current exists ( In operation S960, if the drain current does not exist, the flash memory device 100 is determined to be in a '00' state (S965). Whether the charge is filled in the first charge trap layer 144 may be determined by applying the second read voltage.

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Abstract

멀티비트 플래시 메모리 소자 및 플래시 메모리, 그리고 플래시 메모리 소자의 구동 장치 및 방법이 개시된다. 멀티비트 플래시 메모리 소자는 실리콘 기판, 핀 채널, 제1절연층, 순차적으로 적층된 터널링 절연층, 전하트랩층 및 블로킹 절연층을 포함하는 복수의 유전층, 복수의 제2절연층 및 복수의 게이트를 포함하고, 플래시 메모리는 복수의 플래시 메모리 소자가 N×M의 매트릭스 형태로 배열되어 이루어지며 각각의 메모리 소자는 인접한 메모리 소자와 상기 핀 채널 및 상기 게이트를 공유하여 어레이를 이룬다. 플래시 메모리 소자의 구동 장치는 복수의 게이트 중 제1게이트에 읽기전압을 인가하고 제2게이트에 패스전압을 인가하는 전압 인가부, 읽기전압의 인가에 의해 핀 채널에 흐르는 드레인 전류의 유무를 기초로 플래시 메모리 소자의 상태를 결정하는 상태 판별부 및 플래시 메모리 소자의 상태를 기초로 읽기전압의 크기를 결정하는 제어부를 구비한다. 본 발명에 따르면, 소자의 크기 감소에 따른 단채널 효과를 억제하고, 소자의 집적화 및 저전압, 저파워, 고속 동작을 가능하게 하며, 메모리 소자가 동일한 소자의 면적을 유지하면서 멀티비트로 동작하게 되어 대용량 플래시 메모리 소자의 구현이 가능하다.

Description

멀티비트 플래시 메모리 소자 및 플래시 메모리, 그리고 플래시 메모리 소자의 구동 장치 및 방법
본 발명은 멀티비트 플래시 메모리 소자 및 플래시 메모리, 그리고 플래시 메모리 소자의 구동 장치 및 방법에 관한 것으로서, 보다 상세하게는, 멀티비트로 동작하는 비휘발성 플래시 메모리 소자, 복수의 플래시 메모리 소자의 어레이로 이루어진 플래시 메모리, 그리고 플래시 메모리 소자에 프로그램된 정보를 판독하는 장치 및 방법에 관한 것이다.
비휘발성 메모리 소자는 휘발성 메모리 소자와 달리 전원이 공급되지 않아도 이전 상태의 정보(previous data)가 유지되는 특성을 갖는다. 따라서 플래시 메모리 소자와 같은 비휘발성 메모리 소자는 파일 시스템, 메모리 카드, 휴대용 장치 등에 널리 사용되고 있다.
플래시 메모리 소자와 유사한 구조를 가지는 실리콘 CMOS 반도체 소자의 경우, 스케일링 다운 특성이 우수하기 때문에 그 크기가 100nm급 또는 그 이하로 줄어들면서 집적도가 향상되어 전력소모가 적으면서 속도가 빠른 VLSI를 구현할 수 있게 되었다. 따라서 CMOS 소자를 사용하는 각종 전기 전자 시스템의 크기가 작아지고 전력소모가 줄어드는 등 시스템의 성능이 크게 개선되었다. 그러나 플래시 메모리 소자는 CMOS 소자와 달리 컨트롤 전극과 소자의 채널 사이에 전하를 저장하는 저장 전극을 가지고 있다. 이러한 저장 전극 아래에는 터널링 산화막이 존재하는데, 이 터널링 산화막의 두께를 소자의 크기 감소에 비례하여 얇게 할 수 없기 때문에 소자의 스케일링 다운이 용이하지 않다.
소자의 크기가 줄어듦에 따라 터널링 산화막의 두께가 얇아지게 되면 SILC(stress induced leakage current) 등의 문제로 소자가 열화되어 저장 전극에 저장되어 있는 전하가 다시 채널로 빠져나가게 된다. 이로 인해 메모리의 유지(retention) 특성이 나빠지므로 터널링 산화막의 두께를 약 6nm 이하로 낮추기가 매우 어렵다. 또한 채널 길이의 감소로 단채널 효과(Short channel effect)가 발생하여 트랜지스터의 포화 전류영역이 없어지고 전압에 따라서 계속 증가하는 현상이 발생한다. 따라서 소자의 동작 특성 향상이 저해되고, 누설전류가 증가하며 문턱전압이 감소하는 현상이 나타나게 된다. 이러한 단채널 효과를 억제시키기 위해 채널의 불순물 농도를 증가시키게 되면 불순물 농도의 불균일성이 증가하게 되어 소자의 전기적 특성이 심하게 변하는 현상이 발생할 수 있다.
공정기술 측면에서 플래시 메모리에 가장 널리 응용되고 있는 플로팅 게이트(Floating gate) 계열은 전위 우물(Potential well)을 이용하여 기억 특성을 구현하며, ETOX(EPROM Tunnel Oxide) 구조가 대표적이다. 일반적인 플래시 메모리에서 플로팅 게이트로 폴리실리콘을 사용하기 때문에 이곳에 한 개의 결함(defect)이라도 존재한다면 전하의 유지 시간(retention time)이 현저하게 떨어지게 된다. 그리고 플로팅 게이트 하부에 위치하는 약 70Å 이상의 두께를 가지는 터널 산화막(tunnel oxide)으로 인해 저전압 동작(low voltage operation) 및 고속 동작(high speed operation)을 구현하는데 한계가 생기게 된다. 또한 종래의 플래시 메모리에서 소자의 기억 수명도를 보장하기 위해 상대적으로 두꺼운 터널 산화막을 사용하였는데, 이러한 두꺼운 산화막은 산화막의 증착을 위한 공정을 용이하게 하고 플로팅 게이트 계열의 플래시 메모리의 상용화에 기여하였다. 그러나 앞서 언급한 바와 같이 소자의 비례 축소에 따라 산화막의 두께가 얇아져 저장된 전하가 누설되는 등의 문제가 발생하게 되었다.
본 발명이 이루고자 하는 기술적 과제는, 소자의 크기가 감소하면서 발생하는 단채널 효과를 억제하고, 전하트랩층이 각각 독립적으로 동작하는 멀티비트 플래시 메모리 소자 및 복수의 플래시 메모리 소자가 매트릭스 형태로 배열되어 이루어진 플래시 메모리를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 멀티비트 플래시 메모리 소자에 프로그램된 정보를 판독하기 위해 읽기전압의 크기를 변화시켜 드레인 전류의 유무로 소자의 상태를 판별할 수 있는 플래시 메모리 소자의 구동 장치 및 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 플래시 메모리 소자는, 실리콘 기판; 일방향으로 길게 뻗은 형상을 가지고 두께방향으로의 양 측면이 상기 실리콘 기판과 수직하도록 형성되며, 길이방향의 각 단부가 각각 소스 및 드레인으로 동작하는 핀 채널; 상기 핀 채널의 측면에 접하도록 상기 실리콘 기판 상에 형성된 제1절연층; 상기 핀 채널의 각 측면에 상기 핀 채널의 길이방향으로 서로 이격되도록 형성되며, 상기 핀 채널의 각각의 측면으로부터 수직하는 방향으로 순차적으로 적층된 터널링 절연층, 전하트랩층 및 블로킹 절연층을 포함하는 복수의 유전층; 상기 각각의 유전층 및 상기 핀 채널의 상부를 덮도록 형성되는 복수의 제2절연층; 및 상기 각각의 유전층 및 상기 제2절연층을 감싸도록 형성된 복수의 게이트;를 구비한다.
상기의 다른 기술적 과제를 달성하기 위한, 본 발명에 따른 플래시 메모리는 복수의 메모리 소자가 N×M의 매트릭스 형태로 배열되어 이루어지며, 각각의 메모리 소자는, 실리콘 기판; 일방향으로 길게 뻗은 형상을 가지고 두께방향으로의 양 측면이 상기 실리콘 기판과 수직하도록 형성되며, 길이방향의 각 단부가 각각 드레인과 소스로 동작하는 핀 채널; 상기 핀 채널의 측면에 접하도록 상기 실리콘 기판 상에 형성된 제1절연층; 상기 핀 채널의 각 측면에 상기 핀 채널의 길이방향으로 서로 이격되도록 형성되며, 상기 핀 채널의 각각의 측면으로부터 수직하는 방향으로 순차적으로 적층된 터널링 절연층, 전하트랩층 및 블로킹 절연층을 포함하는 복수의 유전층; 상기 각각의 유전층 및 상기 핀 채널의 상부를 덮도록 형성되는 복수의 제2절연층; 및 상기 각각의 유전층 및 상기 제2절연층을 감싸도록 형성된 복수의 게이트;를 포함하고, 각각의 메모리 소자는 인접한 메모리 소자와 상기 핀 채널 및 상기 게이트를 공유하여 어레이를 이루고 있는 것을 특징으로 한다.
상기의 또 다른 기술적 과제를 달성하기 위한, 본 발명에 따른 플래시 메모리 소자의 구동 장치는, 양 단부가 각각 소스 및 드레인으로 동작하는 핀 채널 상에 소스 및 드레인을 공유하여 서로 이격되도록 형성된 복수의 게이트 및 복수의 전하트랩층을 포함하는 플래시 메모리 소자의 상기 게이트들 중에서 선택된 제1게이트에 제1읽기전압 또는 제2읽기전압을 인가하고, 제2게이트에 패스전압을 인가하는 전압 인가부; 상기 제1읽기전압의 인가에 의해 핀 채널에 흐르는 드레인 전류의 유무를 기초로 상기 제2게이트 쪽의 제2전하트랩층에 전하가 저장되어 있는지 여부를 판단하고, 상기 제2읽기전압의 인가에 의해 핀 채널에 흐르는 드레인 전류의 유무를 기초로 상기 제1게이트 쪽의 제1전하트랩층에 전하가 저장되어 있는지 여부를 판단하는 상태 판별부; 및 상기 제2전하트랩층에 전하가 저장되었는지 여부에 따라 상기 제1게이트에 인가될 상기 제2읽기전압의 크기를 결정하는 제어부;를 구비한다.
상기의 또 다른 기술적 과제를 달성하기 위한, 본 발명에 따른 플래시 메모리 소자의 구동 방법은, 양 단부가 각각 소스 및 드레인으로 동작하는 핀 채널 상에 소스 및 드레인을 공유하여 서로 이격되도록 형성된 복수의 게이트 및 복수의 전하트랩층을 포함하는 플래시 메모리 소자의 상기 게이트들 중에서 선택된 제1게이트에 제1읽기전압을 인가하고, 제2게이트에 패스전압을 인가하는 단계; 상기 제1읽기전압의 인가에 의해 상기 핀 채널에 흐르는 드레인 전류의 유무를 기초로 상기 제2게이트 쪽의 제2전하트랩층의 전하 저장 여부를 판단하는 단계; 상기 제2전하트랩층에 전하가 저장되었는지 여부에 따라 상기 제1게이트에 인가될 제2읽기전압의 크기를 결정하는 단계; 상기 제1게이트에 상기 제2읽기전압을 인가하는 단계; 및 상기 제2읽기전압의 인가에 의해 상기 핀 채널에 흐르는 드레인 전류의 유무를 기초로 상기 제1게이트 쪽의 제1전하트랩층의 전하 저장 여부를 판단하여 상기 플래시 메모리 소자의 상태를 결정하는 단계;를 갖는다.
본 발명에 따른 멀티비트 플래시 메모리 소자 및 플래시 메모리에 의하면, 핀 채널 구조 및 서로 이격되어 형성된 복수의 게이트 구조를 사용함으로써, 누설전류를 감소시켜 소자의 크기 감소에 따른 단채널 효과를 억제할 수 있다. 또한 실리콘 질화물로 구성된 전하트랩층에 전하를 저장함으로써, 전하의 유지 시간을 증가시키고 소자의 집적화 및 저전압, 저파워, 고속 동작을 가능하게 한다. 나아가 핀 채널의 양 단부 중 드레인으로 동작하는 단부에 인접한 영역의 불순물 농도를 높이고 복수의 게이트 사이의 공간에 채워지는 물질로 낮은 유전율을 가지는 절연 물질을 사용하여 복수의 전하트랩층이 독립적으로 동작하게 함으로써, 메모리 소자가 동일한 소자의 면적을 유지하면서 멀티비트로 동작하게 되어 대용량 플래시 메모리 소자의 구현이 가능하다. 또한 본 발명에 따른 플래시 메모리 소자의 구동 장치 및 방법에 의하면, 복수의 게이트 중 선택된 하나의 게이트에 인가되는 읽기전압의 크기를 변화시키고, 그에 따라 핀 채널에 흐르는 드레인 전류의 유무를 기초로 메모리 소자에 프로그램된 정보를 판독할 수 있다.
도 1은 본 발명에 따른 플래시 메모리 소자의 바람직한 실시예에 대한 대략적인 구조를 도시한 사시도,
도 2는 도 1에 도시한 플래시 메모리 소자를 위에서 내려다본 평면도,
도 3은 본 발명에 따른 플래시 메모리의 바람직한 실시예에 대한 소자의 셀어레이를 도시한 도면,
도 4 내지 도 6은 각각 프로그램 동작을 수행하기 위해 소스 쪽에 위치하는 제1게이트에 프로그램 전압이 인가된 플래시 메모리 소자의 평면도, 제1게이트에 프로그램 전압이 인가되었을 때 프로그램 전압 인가 시간에 따라 제1게이트 쪽의 제1전하트랩층에 채워지는 전하량을 나타낸 그래프, 그리고 제1게이트와 제2게이트에 대한 프로그램 전압의 인가 여부에 따라 제1전하트랩층 및 제2전하트랩층에 채워지는 전하량을 비교하여 나타낸 그래프,
도 7은 프로그램된 플래시 메모리 소자에 대해 소거 동작을 수행하기 위해 소거 전압이 인가된 플래시 메모리 소자를 도시한 도면,
도 8은 읽기 동작을 수행하기 위해 사용되는 본 발명에 따른 플래시 메모리 소자의 구동 장치에 대한 바람직한 실시예의 구성을 도시한 블록도,
도 9는 읽기 동작의 수행을 위해 읽기전압 및 패스전압이 인가된 플래시 메모리 소자를 도시한 도면,
도 10은 프로그램된 플래시 메모리 소자의 각 상태별로 제1게이트에 인가하는 읽기 전압의 크기에 따른 핀 채널에 흐르는 드레인 전류의 크기 변화를 나타낸 그래프, 그리고,
도 11은 본 발명에 따른 플래시 메모리 소자의 구동 방법에 대한 바람직한 실시예의 수행과정을 도시한 흐름도이다.
이하에서 첨부된 도면들을 참조하여 본 발명에 따른 플래시 메모리 소자 및 플래시 메모리, 그리고 플래시 메모리 소자의 구동 장치 및 방법의 바람직한 실시예에 대해 상세하게 설명한다. 우선 각 도면의 구성요소들에 참조번호를 부여함에 있어서, 동일한 구성요소들에 있어서는 비록 다른 도면상에 표시되더라도 동일한 번호를 가지도록 한다. 또한 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1은 본 발명에 따른 플래시 메모리 소자의 바람직한 실시예에 대한 대략적인 구조를 도시한 사시도이고, 도 2는 도 1에 도시한 플래시 메모리 소자를 위에서 내려다본 평면도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 플래시 메모리 소자(100)는 실리콘 기판(110), 핀 채널(120), 제1절연층(130), 복수의 유전층(140, 150), 복수의 제2절연층(160, 170) 및 복수의 게이트(180, 190)를 구비한다.
실리콘 기판(110)은 일반적으로 사용되는 반도체 소자용 기판이며, 100~120nm 두께로 형성될 수 있다.
핀 채널(120)은 일정한 두께를 가지고 일방향으로 길게 뻗은 형상을 가지고 두께방향으로의 양 측면이 실리콘 기판과 수직하도록 형성되며, 길이방향의 각 단부가 각각 소스(122) 및 드레인(124)으로 동작한다. 핀 채널(120)은 실리콘 기판(110) 상에 화학적 증착법인 CVD(chemical vapor deposition) 등에 의해 증착된 후 식각에 의해 형성된다. 또는 실리콘 기판(110)이 형성될 때 식각에 의해 동시에 형성되어 실리콘 기판(110)과 동일하게 실리콘으로 구성될 수 있으며, 실리콘 기판(110)의 상면으로부터 140~150nm 높이로 형성되는 것이 바람직하다. 이러한 핀 채널(120) 구조는 핀 채널(120)의 두께와 길이의 비에 따라 단채널 효과가 발생할 수 있기 때문에, 채널에 주입되는 불순물의 농도가 높아짐으로 인한 불순물 농도의 불균일성 문제를 고려할 필요 없이 핀 채널(120)의 두께와 길이를 조절하여 소자의 단채널 효과를 제어할 수 있다. 따라서 일반적인 벌크 MOSFET에 비해 누설전류를 크게 줄일 수 있으며, 구동전류도 증가시킬 수 있다.
핀 채널(120)의 각 단부는 소스(122) 및 드레인(124)으로 동작하도록 하기 위해 n형으로 도핑되며, 불순물 농도는 1cm3당 6×1020개가 되도록 할 수 있다. 핀 채널(120)의 각 단부 사이의 영역은 소스(122) 및 드레인(124)을 연결하는 채널 영역(126)으로 동작하며, p형으로 도핑된다. 이때 소스(122)로 동작하는 단부에 인접한 채널 영역(126)의 불순물 농도는 1cm3당 1×1016개로, 드레인(124)으로 동작하는 단부에 인접한 채널 영역(126)의 불순물 농도는 1cm3당 2.5×1019개로 할 수 있다. 이와 같이 소스(122)로 동작하는 단부에 인접한 채널 영역(126)보다 드레인(124)으로 동작하는 단부에 인접한 채널 영역(126)의 불순물 농도를 높게 함으로써, 플래시 메모리 소자의 프로그램 동작시 복수의 게이트들(180, 190) 중 어느 게이트에 전압을 인가하였는지에 따라 저장되는 전하의 양을 다르게 할 수 있으므로 플래시 메모리 소자가 멀티비트로 동작하도록 할 수 있다. 또한 드레인(124) 쪽 채널 영역(126)의 불순물 농도가 높아짐에 따라 공핍영역의 폭이 감소하기 때문에 드레인 누설전류를 막아주는 효과도 생기게 된다.
제1절연층(130)은 핀 채널(120)의 측면에 접하도록 실리콘 기판(110) 상에 CVD와 같은 증착 방법에 의해 형성된다. 제1절연층(130)을 구성하는 물질은 실리콘 산화물로 할 수 있으며, 70~80nm 두께가 되도록 하는 것이 바람직하다.
유전층(140, 150)은 핀 채널(120)의 각 측면에 핀 채널(120)의 길이방향으로 서로 이격되도록 복수 개가 형성되며, 핀 채널(120)의 양 측면으로부터 각각 수직하는 방향으로 순차적으로 적층된 터널링 절연층(142, 152), 전하트랩층(144, 154) 및 블로킹 절연층(146, 156)을 포함한다. 각각의 유전층(140, 150)을 구성하는 터널링 절연층(142, 152), 전하트랩층(144, 154) 및 블로킹 절연층(146, 156)은 핀 채널(120)의 양 측면에 대칭으로 위치하며, 프로그램 동작시 대칭으로 위치하는 전하트랩층(144, 154)에 동시에 전하가 저장된다.
터널링 절연층(142, 152), 전하트랩층(144, 154) 및 블로킹 절연층(146, 156)도 각각 증착 및 식각에 의해 형성된다. 이때 사용되는 식각방법 중 반응성 이온 식각(reactive ion etch : RIE) 방법은 실리콘 산화물로 이루어진 층에 대한 식각을 수행할 때 효과적이다. 터널링 절연층(142, 152) 및 블로킹 절연층(146, 156)을 구성하는 물질은 실리콘 산화물로 하는 것이 바람직하며, 터널링 절연층(142, 152)은 핀 채널(120)의 측면으로부터 2nm, 블로킹 절연층(146, 156)은 5nm의 두께를 갖도록 할 수 있다. 또한 전하를 저장하는 전하트랩층(144, 154)은 6nm의 두께를 갖는 실리콘 질화물인 것이 바람직하다.
종래의 플래시 메모리에 전하를 저장하는 부유 게이트로 사용된 다결정 실리콘 대신 본 발명에 따른 플래시 메모리 소자(100)에 전하트랩층(144, 154)을 구성하는 물질로 실리콘 질화물을 사용함으로써, 소자의 고집적화에 유리할 뿐 아니라 작동 전압도 크게 줄일 수 있게 된다. 또한 실리콘 질화물은 폴리실리콘에 비해 공정상의 결함에 대한 민감도가 작으므로 전하의 유지 시간에 미치는 영향이 상대적으로 작아진다. 나아가 종래의 플래시 메모리에서 사용되던 터널 산화막보다 얇은 두께의 터널링 절연층(142, 152)을 사용함으로써, 저전압, 저파워 동작 및 고속동작이 가능하게 된다.
제2절연층(160, 170)은 각각의 유전층(140, 150) 및 핀 채널(120)의 상부를 덮도록 증착 및 식각에 의해 유전층(140, 150)과 동일한 갯수로 복수 개가 형성되며, 제1절연층(130)과 동일하게 실리콘 산화물로 이루어지는 것이 바람직하다.
게이트(180, 190)는 각각의 유전층(140, 150) 및 제2절연층(160, 170)을 감싸도록 복수 개가 형성되며, 각각의 게이트(180, 190)는 소스(122) 및 드레인(124)을 공유하고 있다. 복수의 게이트들(180, 190)을 구성하는 물질은 폴리실리콘으로 할 수 있고, 핀 채널(120)의 길이 방향으로의 두께가 각각 6nm가 되도록 증착 및 식각에 의해 형성되는 것이 바람직하다. 또한 핀 채널(120)의 길이 방향을 따라 두 개의 게이트(180, 190)가 형성되는 경우 두 개의 게이트(180, 190) 사이의 공간은 그 너비가 8nm가 되도록 할 수 있다.
복수의 분리된 게이트(180, 190)를 사용하게 되면 소자의 크기가 감소함에 따라 나타나는 단채널 효과를 크게 개선할 수 있으며, 각각의 게이트(180, 190)에 인가하는 바이어스 조합에 따라 독립적인 2 비트 상태로 동작하게 할 수 있다. 이를 위해 앞서 언급한 바와 같이 핀 채널(120)의 드레인(124) 쪽 채널 영역(126)의 불순물 농도를 높임으로써, 소스(122) 쪽 게이트(180)에만 전압이 인가되었을 때와 드레인(124) 쪽 게이트(190)에만 전압이 인가되었을 때의 상태를 구분할 수 있게 된다.
또한 복수의 게이트들(180, 190)이 소스(122)와 드레인(124)을 공유하면서 분리되어 있기 때문에 인접한 게이트들(180, 190) 사이에서 커플링 효과가 일어날 수 있으며, 이로 인하여 문턱전압이 불안정하게 되어 소자의 프로그램, 소거, 읽기 동작의 신뢰성이 떨어지게 된다. 따라서 이를 방지하기 위해 복수의 게이트들(180, 190) 사이의 공간에 제1절연층(130)을 구성하는 물질보다 유전율이 낮은 물질을 개재하여 게이트들(180, 190) 간의 커플링 효과를 억제할 수 있다.
도 3은 본 발명에 따른 플래시 메모리의 바람직한 실시예에 대한 소자의 셀어레이를 도시한 도면이다.
도 3을 참조하면, 본 발명에 따른 플래시 메모리는 본 발명에 따른 플래시 메모리 소자(100)가 N×M의 매트릭스 형태로 배열되어 이루어지며, 각각의 플래시 메모리 소자(100)는 인접한 플래시 메모리 소자(100)와 핀 채널(120) 및 각각의 게이트(180, 190)를 공유하여 어레이를 이룬다.
본 발명에 따른 플래시 메모리 소자(100)를 사용함으로써, 핀 채널(120)을 하나의 공통 비트 라인(310)으로 하고 복수의 게이트들(180, 190)을 워드 라인들(320)로 하여 전압이 인가되는 게이트들(180, 190)의 선택에 따라 플래시 메모리가 2 비트로 동작할 수 있게 된다.
이러한 플래시 메모리를 구성하는 플래시 메모리 소자들 중에서 선택된 플래시 메모리 소자(100)에 프로그램 동작을 수행하기 위해서는 복수의 게이트들(180, 190) 중 적어도 하나에 프로그램 전압을 인가해야 한다.
도 4 내지 도 6은 각각 프로그램 동작을 수행하기 위해 소스(122) 쪽에 위치하는 제1게이트(180)에 프로그램 전압이 인가된 플래시 메모리 소자의 평면도, 제1게이트(180)에 프로그램 전압이 인가되었을 때 프로그램 전압 인가 시간에 따라 제1게이트 쪽의 제1전하트랩층(144)에 채워지는 전하량을 나타낸 그래프, 그리고 제1게이트(180)와 제2게이트(190)에 대한 프로그램 전압의 인가 여부에 따라 제1전하트랩층(144) 및 제2전하트랩층(154)에 채워지는 전하량을 비교하여 나타낸 그래프이다.
도 4를 참조하면, 복수의 전하트랩층(144, 154) 중에서 소스(122) 쪽의 제1전하트랩층(144)에 전하를 저장시키기 위해서는 제1전하트랩층(144)의 상부에 위치하는 제1게이트(180)에 프로그램 전압을 인가해야 한다. 이때 제1게이트(180)의 인가전압의 크기는 15V로 하는 것이 바람직하다. 드레인(124) 쪽의 제2전하트랩층(154)에는 전하를 저장시키지 않으므로 제2전하트랩층 상의 제2게이트(190)에는 0V의 전압이 인가된다.
제1게이트(180)에 프로그램 전압이 인가되면 핀 채널(120)의 반전층에서 생성된 전자들이 터널링 절연층(142)을 터널링하여 핀 채널(120)을 중심으로 대칭으로 위치하는 제1전하트랩층(144)에 동시에 전하가 채워지게 된다. 이때 발생하는 터널링 현상은 파울러-노드하임(Fowler-Nordheim) 터널링이며, 도 5에 도시된 바와 같이 제1게이트(180)에 프로그램 전압을 인가한 후 일정 시간이 경과하면 저장된 전하량이 증가하여 약 -1.65×10-16C/um까지 채워진 후 더 이상 증가하지 않는다. 제1전하트랩층(144)에 전하가 채워지지 않았을 때의 플래시 메모리 소자(100)의 초기상태는 '1' 상태, 전하가 채워졌을 때의 플래시 메모리 소자(100)의 상태는 '0' 상태로 표현된다.
위 경우와 마찬가지로 복수의 전하트랩층(144, 154) 중에서 드레인(124) 쪽의 제2전하트랩층(154)에 전하를 저장시키기 위해서는 제2전하트랩층(154)의 상부에 위치하는 제2게이트(190)에 프로그램 전압을 인가해야 한다. 제1게이트(180)에 인가된 프로그램 전압과 같이 제2게이트(190)에 인가되는 프로그램 전압의 크기도 15V로 하는 것이 바람직하다. 또한 제1게이트(180)에는 0V의 전압이 인가된다.
제1게이트(180)에 프로그램 전압이 인가되었을 때와 같이 제2게이트(190)에 프로그램 전압이 인가되면 핀 채널(120)의 반전층에서 생성된 전자들이 터널링 절연층(152)을 파울러-노드하임 터널링에 의해 터널링하여 핀 채널(120)을 중심으로 대칭으로 위치하는 제2전하트랩층(154)에 동시에 전하가 채워진다. 도 6을 참조하면, 제2게이트(190)에 프로그램 전압을 인가한 후 일정 시간이 경과하면 저장된 전하량이 증가하기 시작하며, 약 -1.85×10-16C/um까지 채워진다. 이 경우에도 제2전하트랩층(154)에 전하가 채워지지 않은 플래시 메모리 소자(100)의 초기상태는 '1' 상태, 전하가 채워진 플래시 메모리 소자(100)의 상태는 '0' 상태로 표현된다. 제2전하트랩층(154)에 채워지는 전하량이 제1전하트랩층(144)에 채워지는 전하량보다 많은 것은 핀 채널(120)의 드레인(124) 쪽 채널 영역(126)에서 불순물의 농도가 소스(122) 쪽 채널 영역(126)의 불순물 농도보다 높기 때문이다. 따라서 도 6에 도시된 바와 같이 제1전하트랩층(144)에만 전하가 채워진 상태와 제2전하트랩층(154)에만 전하가 채워진 상태를 구분할 수 있다.
제1전하트랩층(144)과 제2전하트랩층(154) 모두에 전하를 저장시키기 위해서는 제1게이트(180)와 제2게이트(190) 모두에 프로그램 전압을 인가하여야 한다. 도 6을 참조하면, 제1게이트(180)와 제2게이트(190)에 15V의 프로그램 전압을 인가한 후 일정 시간이 경과하면 제1전하트랩층(144)과 제2전하트랩층(154)에 동시에 전하가 채워지기 시작하며, 최종적으로 약 -3.5×10-16C/um의 전하량이 채워진다. 전하가 저장될 수 있는 전하트랩층(144, 154)이 두 개이므로 전하가 채워진 상태에 따른 플래시 메모리 소자(100)의 상태는 모두 네 가지로 표현할 수 있는데, 어느 전하트랩층(144, 154)에도 전하가 채워지지 않은 초기상태는 '11' 상태, 제1전하트랩층(144)에만 전하가 채워진 상태는 '10' 상태, 제2전하트랩층(154)에만 전하가 채워진 상태는 '01' 상태, 그리고 제1전하트랩층(144)과 제2전하트랩층(154)에 모두 전하가 채워진 상태는 '00' 상태로 표현된다.
도 7은 프로그램된 플래시 메모리 소자에 대해 소거 동작을 수행하기 위해 소거 전압이 인가된 플래시 메모리 소자를 도시한 도면이다. 위에서 언급한 프로그램 동작에 의해 전하트랩층(144, 154)에 전하가 채워진 플래시 메모리 소자(100)에 대해 소거 동작을 수행하기 위해서는 소스(122)와 드레인(124)을 전기적으로 차단하고, 소거 전압을 게이트(180, 190)에 인가한다. 이때 프로그램 전압의 크기를 15V로 하였으므로 소거 전압은 -15V로 한다. 소거 전압을 인가하면 전하트랩층(144, 154)에 채워져 있던 전자들은 다시 터널링 절연층(142, 152)을 통해 핀 채널(120)로 터널링하여 플래시 메모리 소자(100)는 초기 상태로 환원된다.
프로그램된 상태의 플래시 메모리 소자(100)에 저장된 정보를 판독하기 위해서는 읽기 전압을 인가하여 전하트랩층(144, 154)에 전하가 채워진 상태를 판별하는 방법을 사용한다. 도 8은 이와 같은 읽기 동작을 수행하기 위해 사용되는 본 발명에 따른 플래시 메모리 소자의 구동 장치에 대한 바람직한 실시예의 구성을 도시한 블록도이다.
도 8을 참조하면, 본 발명에 따른 플래시 메모리 소자의 구동 장치는, 전압 인가부(610), 상태 판별부(620) 및 제어부(630)를 구비한다.
전압 인가부(610)는 양 단부가 각각 소스 및 드레인으로 동작하는 핀 채널 상에 소스 및 드레인을 공유하여 서로 이격되도록 형성된 복수의 게이트 및 복수의 전하트랩층을 포함하는 플래시 메모리 소자의 게이트들 중에서 선택된 제1게이트에 제1읽기전압 또는 제2읽기전압을 인가하고, 제2게이트에 패스전압을 인가한다.
도 9는 읽기 동작의 수행을 위해 읽기전압 및 패스전압이 인가된 플래시 메모리 소자를 도시한 도면이다. 도 9를 참조하면, 읽기 동작이 수행될 때 소스(122)는 접지시키고 드레인(124)에는 드레인 전압(VDD)을 인가한다. 또한 제1게이트(180)에는 제1읽기전압 또는 제2읽기전압을 인가하고 제2게이트(190)에는 패스전압을 인가하는데, 패스전압을 인가하는 이유는 낸드(NAND) 플래시 메모리 구조에서 32개의 메모리 소자가 직렬로 연결되어 있어 선택한 플래시 메모리 소자(100)를 제외한 나머지 31개의 메모리 소자를 턴온(turn on)시켜 전류가 흐르는 통로를 열어주기 위해서이다. 이러한 패스전압은 7~8V의 범위 내에서 선택된다.
플래시 메모리 소자(100)에 대한 읽기 동작은 두 가지의 읽기전압을 인가함으로써 수행된다. 먼저 전압 인가부(610)는 '10' 상태의 문턱전압과 '01' 상태의 문턱전압 사이의 전압을 제1읽기전압으로 하여 제1게이트(180)에 인가한다. 제1게이트(180)에 인가되는 두 번째 읽기전압인 제2읽기전압은 '11' 상태의 문턱전압과 '10' 상태의 문턱전압 사이의 전압 또는 '01' 상태의 문턱전압과 '00' 상태의 문턱전압 사이의 전압이 된다. 또한, 제1읽기전압과 제2읽기전압은 모두 패스전압보다 작은 값을 가진다.
도 9는 프로그램된 플래시 메모리 소자(100)의 각 상태별로 제1게이트(180)에 인가하는 읽기 전압의 크기에 따른 핀 채널(120)에 흐르는 드레인 전류의 크기 변화를 나타낸 그래프이다. 도 10을 참조하면, 제1읽기전압의 크기는 약 3.4~3.5V의 범위에서 선택될 수 있다.
상태 판별부(620)는 제1읽기전압의 인가에 의해 핀 채널(120)에 흐르는 드레인 전류의 유무를 기초로 제2게이트(190) 쪽의 제2전하트랩층(154)에 전하가 저장되어 있는지 여부를 판단하고, 제2읽기전압의 인가에 의해 핀 채널(120)에 흐르는 드레인 전류의 유무를 기초로 제1게이트(180) 쪽의 제1전하트랩층(144)에 전하가 저장되어 있는지 여부를 판단한다.
제1게이트(180)에 제1읽기전압이 인가되었을 때 드레인 전류가 흐르면 도 8에 도시된 바와 같이 플래시 메모리 소자(100)는 '11' 상태 또는 '10' 상태이며, 드레인 전류가 흐르지 않으면 플래시 메모리 소자(100)는 '01' 상태 또는 '00' 상태이다. 즉, 제1읽기전압에 의해 제2전하트랩층(154)에 전하가 채워져 있는지 여부를 알 수 있다.
제2읽기전압이 제1게이트(180)에 인가되면 제1전하트랩층(144)에 전하가 채워져 있는지 여부가 결정된다. 제2읽기전압의 크기가 '11' 상태의 문턱전압과 '10' 상태의 문턱전압 사이이면 플래시 메모리 소자(100)의 상태는 '11' 상태와 '10' 상태 중에서 결정되며, 제2읽기전압의 크기가 '01' 상태의 문턱전압과 '00' 상태의 문턱전압 사이이면 플래시 메모리 소자(100)의 상태는 '01' 상태와 '00' 상태 중에서 결정된다.
제어부(630)는 제2전하트랩층(154)에 전하가 저장되었는지 여부에 따라 제1게이트(180)에 인가될 제2읽기전압의 크기를 결정한다. 전압 인가부(610)에 의해 인가된 제1읽기전압에 의한 드레인 전류의 유무를 기초로 상태 판별부(620)에서 제2전하트랩층(154)에 전하가 저장되었는지 여부를 결정하면, 제어부(630)는 제2읽기전압의 크기를 '11' 상태의 문턱전압과 '10' 상태의 문턱전압 사이의 전압 또는 '01' 상태의 문턱전압과 '00' 상태의 문턱전압 사이의 전압으로 결정한다. 전압 인가부(610)는 제어부(630)에 의해 결정된 제2읽기전압을 제1게이트(180)에 인가한다.
도 11은 본 발명에 따른 플래시 메모리 소자의 구동 방법에 대한 바람직한 실시예의 수행과정을 도시한 흐름도이다.
도 11을 참조하면, 전압 인가부(610)는 양 단부가 각각 소스(122) 및 드레인(124)으로 동작하는 핀 채널(120) 상에 소스(122) 및 드레인(124)을 공유하여 서로 이격되도록 형성된 복수의 게이트(180, 190) 및 복수의 전하트랩층(144, 154)을 포함하는 플래시 메모리 소자(100)의 게이트들(180, 190) 중에서 선택된 제1게이트(180)에 제1읽기전압을 인가하고, 제2게이트(190)에 패스전압을 인가한다(S910). 이때 제1읽기전압은 '10' 상태로 프로그램된 플래시 메모리 소자(100)의 문턱전압과 '01' 상태로 프로그램된 플래시 메모리 소자(100)의 문턱전압의 사이에서 결정되며, 약 3.4~3.5V의 크기를 갖는다.
다음으로 상태 판별부(620)는 제1읽기전압의 인가에 의해 핀 채널(120)에 흐르는 드레인 전류의 유무를 감지하여(S915), 드레인 전류가 존재하는 경우에는 제2전하트랩층(154)에 전하가 채워져 있지 않은 것이므로 플래시 메모리 소자(100)의 상태를 '11' 상태 또는 '10' 상태로 결정하고(S920), 드레인 전류가 존재하지 않는 경우에는 제2전하트랩층(154)에 전하가 채워져 있는 것이므로 플래시 메모리 소자(100)의 상태를 '01' 상태 또는 '00' 상태로 결정한다(S925).
다음으로 제어부(630)는 상태 판별부(620)에서 결정된 제2전하트랩층(154)에 전하가 저장되었는지 여부를 기초로 제1게이트(180)에 인가될 제2읽기전압의 크기를 결정한다. 플래시 메모리 소자(100)의 상태가 '11' 상태 또는 '10' 상태인 경우에는 제2읽기전압을 '11' 상태의 문턱전압과 '10' 상태의 문턱전압 사이의 전압으로 결정하고, 전압 인가부(610)는 이를 제1게이트(180)에 인가한다(S930). 플래시 메모리 소자(100)의 상태가 '01' 상태 또는 '00' 상태인 경우에는 제2읽기전압을 '01' 상태의 문턱전압과 '00' 상태의 문턱전압 사이의 전압으로 결정하고, 전압 인가부(610)는 이를 제1게이트(180)에 인가한다(S935). 이때 제2게이트(190)에 인가된 패스전압은 그대로 유지된다.
다음으로 상태 판별부(620)는 제2읽기전압의 인가에 의해 핀 채널(120)에 흐르는 드레인 전류가 존재하는지 여부를 판단한다(S940, S945). 제1읽기전압을 인가하였을 때 플래시 메모리 소자(100)의 상태가 '11' 상태 또는 '10' 상태로 결정된 경우, 드레인 전류가 존재하면 플래시 메모리 소자(100)는 '11' 상태로 결정되고(S950), 드레인 전류가 존재하지 않으면 플래시 메모리 소자(100)는 '10' 상태로 결정된다(S955). 제1읽기전압을 인가하였을 때 플래시 메모리 소자(100)의 상태가 '01' 상태 또는 '00' 상태로 결정된 경우, 드레인 전류가 존재하면 플래시 메모리 소자(100)는 '01' 상태로 결정되고(S960), 드레인 전류가 존재하지 않으면 플래시 메모리 소자(100)는 '00' 상태로 결정된다(S965). 제2읽기전압의 인가로 제1전하트랩층(144)에 전하가 채워져 있는지 여부를 알 수 있다.
이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.

Claims (15)

  1. 실리콘 기판;
    일방향으로 길게 뻗은 형상을 가지고 두께방향으로의 양 측면이 상기 실리콘 기판과 수직하도록 형성되며, 길이방향의 각 단부가 각각 소스 및 드레인으로 동작하는 핀 채널;
    상기 핀 채널의 측면에 접하도록 상기 실리콘 기판 상에 형성된 제1절연층;
    상기 핀 채널의 각 측면에 상기 핀 채널의 길이방향으로 서로 이격되도록 형성되며, 상기 핀 채널의 각각의 측면으로부터 수직하는 방향으로 순차적으로 적층된 터널링 절연층, 전하트랩층 및 블로킹 절연층을 포함하는 복수의 유전층;
    상기 각각의 유전층 및 상기 핀 채널의 상부를 덮도록 형성되는 복수의 제2절연층; 및
    상기 각각의 유전층 및 상기 제2절연층을 감싸도록 형성된 복수의 게이트;를 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  2. 제 1항에 있어서,
    상기 제1절연층을 구성하는 물질보다 유전율이 낮은 물질이 상기 복수의 게이트 사이에 개재되는 것을 특징으로 하는 플래시 메모리 소자.
  3. 제 1항 또는 제 2항에 있어서,
    상기 핀 채널의 드레인으로 동작하는 단부에 인접한 영역의 불순물 농도가 소스로 동작하는 단부에 인접한 영역의 불순물 농도보다 높은 것을 특징으로 하는 플래시 메모리 소자.
  4. 제 1항에 있어서,
    상기 핀 채널은 상기 실리콘 기판과 동일한 물질로 구성되는 것을 특징으로 하는 플래시 메모리 소자.
  5. 제 1항에 있어서,
    상기 제1절연층 및 상기 제2절연층은 실리콘 산화물로 구성되는 것을 특징으로 하는 플래시 메모리 소자.
  6. 제 1항에 있어서,
    상기 게이트는 폴리실리콘으로 구성되는 것을 특징으로 하는 플래시 메모리 소자.
  7. 제 1항에 있어서,
    상기 터널링 절연층 및 상기 블로킹 절연층은 실리콘 산화물로 구성되는 것을 특징으로 하는 플래시 메모리 소자.
  8. 제 1항 또는 제 7항에 있어서,
    상기 전하트랩층은 실리콘 질화물로 구성되는 것을 특징으로 하는 플래시 메모리 소자.
  9. 복수의 메모리 소자가 N×M의 매트릭스 형태로 배열되어 이루어진 플래시 메모리에 있어서,
    상기 메모리 소자는,
    실리콘 기판;
    일방향으로 길게 뻗은 형상을 가지고 두께방향으로의 양 측면이 상기 실리콘 기판과 수직하도록 형성되며, 길이방향의 각 단부가 각각 소스 및 드레인으로 동작하는 핀 채널;
    상기 핀 채널의 측면에 접하도록 상기 실리콘 기판 상에 형성된 제1절연층;
    상기 핀 채널의 각 측면에 상기 핀 채널의 길이방향으로 서로 이격되도록 형성되며, 상기 핀 채널의 각각의 측면으로부터 수직하는 방향으로 순차적으로 적층된 터널링 절연층, 전하트랩층 및 블로킹 절연층을 포함하는 복수의 유전층;
    상기 각각의 유전층 및 상기 핀 채널의 상부를 덮도록 형성되는 복수의 제2절연층; 및
    상기 각각의 유전층 및 상기 제2절연층을 감싸도록 형성된 복수의 게이트;를 포함하고,
    상기 각각의 메모리 소자는 인접한 메모리 소자와 상기 핀 채널 및 상기 게이트를 공유하여 어레이를 이루고 있는 것을 특징으로 하는 플래시 메모리.
  10. 제 9항에 있어서,
    상기 제1절연층을 구성하는 물질보다 유전율이 낮은 물질이 상기 복수의 게이트 사이에 개재되는 것을 특징으로 하는 플래시 메모리.
  11. 제 9항 또는 제 10항에 있어서,
    상기 핀 채널의 드레인으로 동작하는 단부에 인접한 영역의 불순물 농도가 소스로 동작하는 단부에 인접한 영역의 불순물 농도보다 높은 것을 특징으로 하는 플래시 메모리.
  12. 양 단부가 각각 소스 및 드레인으로 동작하는 핀 채널 상에 소스 및 드레인을 공유하여 서로 이격되도록 형성된 복수의 게이트 및 복수의 전하트랩층을 포함하는 플래시 메모리 소자의 상기 게이트들 중에서 선택된 제1게이트에 제1읽기전압 및 제2읽기전압을 인가하고, 제2게이트에 패스전압을 인가하는 전압 인가부;
    상기 제1읽기전압의 인가에 의해 핀 채널에 흐르는 드레인 전류의 유무를 기초로 상기 제2게이트의 제2전하트랩층에 전하가 저장되어 있는지 여부를 판단하고, 상기 제2읽기전압의 인가에 의해 핀 채널에 흐르는 드레인 전류의 유무를 기초로 상기 제1게이트의 제1전하트랩층에 전하가 저장되어 있는지 여부를 판단하는 상태 판별부; 및
    상기 제2게이트의 전하트랩층에 전하가 저장되었는지 여부에 따라 상기 제1게이트에 인가될 상기 제2읽기전압의 크기를 결정하는 제어부;를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 구동 장치.
  13. 제 12항에 있어서,
    상기 패스전압의 크기는 7V에서 8V의 범위 내에서 선택되며, 상기 제1읽기전압 및 상기 제2읽기전압의 크기는 상기 패스전압의 크기보다 작은 것을 특징으로 하는 플래시 메모리 소자의 구동 장치.
  14. 양 단부가 각각 소스 및 드레인으로 동작하는 핀 채널 상에 소스 및 드레인을 공유하여 서로 이격되도록 형성된 복수의 게이트 및 복수의 전하트랩층을 포함하는 플래시 메모리 소자의 상기 게이트들 중에서 선택된 제1게이트에 제1읽기전압을 인가하고, 제2게이트에 패스전압을 인가하는 단계;
    상기 제1읽기전압의 인가에 의해 상기 핀 채널에 흐르는 드레인 전류의 유무를 기초로 상기 제2게이트의 제2전하트랩층의 전하 저장 여부를 판단하는 단계;
    상기 제2게이트의 전하트랩층에 전하가 저장되었는지 여부에 따라 상기 제1게이트에 인가될 제2읽기전압의 크기를 결정하는 단계;
    상기 제1게이트에 상기 제2읽기전압을 인가하는 단계; 및
    상기 제2읽기전압의 인가에 의해 상기 핀 채널에 흐르는 드레인 전류의 유무를 기초로 상기 제1게이트의 제1전하트랩층의 전하 저장 여부를 판단하여 상기 플래시 메모리 소자의 상태를 결정하는 단계;를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 구동 방법.
  15. 제 14항에 있어서,
    상기 패스전압의 크기는 7V에서 8V의 범위 내에서 선택되며, 상기 제1읽기전압 및 상기 제2읽기전압의 크기는 상기 패스전압의 크기보다 작은 것을 특징으로 하는 플래시 메모리 소자의 구동 장치.
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