KR20170069256A - 메모리 셀 및 불휘발성 반도체 기억 장치 - Google Patents

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Abstract

양자 터널 효과에 의해 전하 축적층(EC)에 전하를 주입하는 데 필요한 전하 축적 게이트 전압에 구속되지 않고, 제1 선택 게이트 구조체(5) 및 제2 선택 게이트 구조체(6)에서, 비트선(BL1) 및 채널층(CH)의 전기적인 접속이나, 소스선(SL) 및 채널층(CH)의 전기적인 접속을 차단하는 데 필요한 전압값으로까지, 비트선(BL1) 및 소스선(SL)의 전압값을 낮출 수 있으므로, 이들 비트선(BL1) 및 소스선(SL)에서의 전압 저감에 맞추어, 제1 선택 게이트 구조체(5)의 제1 선택 게이트 절연막(30)이나, 제2 선택 게이트 구조체(6)의 제2 선택 게이트 절연막(33)의 각 막두께를 얇게 할 수 있고, 그만큼, 고속 동작을 실현할 수 있고, 또한 비트선(BL1)이나 소스선(SL)에서의 전압 저감에 따라, 메모리 셀을 제어하는 주변 회로에 있어서도 전계 효과 트랜지스터의 게이트 절연막의 막두께를 얇게 할 수 있고, 그만큼, 주변 회로의 면적을 작게 할 수 있다.

Description

메모리 셀 및 불휘발성 반도체 기억 장치 {MEMORY CELL AND NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE}
본 발명은 메모리 셀 및 불휘발성 반도체 기억 장치에 관한 것이다.
종래, 일본 특허 공개 제2011-129816호 공보(특허문헌 1)에는, 2개의 선택 게이트 구조체 사이에 메모리 게이트 구조체가 배치된 메모리 셀이 개시되어 있다(특허문헌 1에 있어서의 도 16 참조). 실제상, 이 메모리 셀에서는, 비트선이 접속된 드레인 영역과, 소스선이 접속된 소스 영역을 구비하고, 이들 드레인 영역으로부터 소스 영역을 향하여 메모리 웰 상에, 하나의 선택 게이트 구조체, 메모리 게이트 구조체 및 다른 선택 게이트 구조체가 순서대로 배치 형성되어 있다. 이러한 구성으로 이루어지는 메모리 셀에는, 메모리 게이트 구조체에 전하 축적층이 형성되어 있고, 당해 전하 축적층에 전하를 주입함으로써 데이터가 기입되거나, 혹은 전하 축적층 내의 전하를 방출함으로써 데이터가 소거될 수 있도록 이루어져 있다.
실제상, 이러한 메모리 셀에서는, 전하 축적층에 전하를 주입하는 경우, 소스선에 접속된 다른 선택 게이트 구조체에서 전압을 차단하면서, 비트선으로부터의 저전압의 비트 전압을 하나의 선택 게이트 구조체를 통하여 메모리 게이트 구조체의 채널층에 인가한다. 이때, 메모리 게이트 구조체에는, 메모리 게이트 전극에 고전압의 메모리 게이트 전압이 인가되고, 비트 전압과 메모리 게이트 전압의 전압차에 의해 발생하는 양자 터널 효과에 의해 전하 축적층에 전하를 주입할 수 있다.
이러한 구성으로 이루어지는 메모리 셀이 행렬 형상으로 배치된 불휘발성 반도체 기억 장치에서는, 고전압의 메모리 게이트 전압이 인가되는 메모리 게이트선을, 복수의 메모리 셀에서 공유하고 있다. 그 때문에, 하나의 메모리 셀의 전하 축적층에 전하를 주입하기 위해 고전압의 메모리 게이트 전압을 메모리 게이트선에 인가하면, 당해 메모리 게이트선을 공유하는 다른 메모리 셀에서는, 전하 축적층에 전하를 주입하지 않을 때에도, 고전압의 메모리 게이트 전압이 메모리 게이트 전극에 인가되어 버린다.
따라서, 이 경우, 전하 축적층에 전하를 주입시키지 않는 메모리 셀에서는, 소스선에 접속된 다른 선택 게이트 구조체에서 채널층으로의 전압 인가를 차단하면서, 하나의 선택 게이트 구조체에 의해, 비트선으로부터의 고전압의 비트 전압을 메모리 게이트 구조체의 채널층에 인가한다. 이에 의해, 고전압의 메모리 게이트 전압이 메모리 게이트 전극에 인가된 메모리 게이트 구조체에서는, 고전압의 비트 전압이 채널층에 인가된다는 점에서, 메모리 게이트 전극과 채널층의 전압차가 작아지고, 그 결과, 양자 터널 효과가 발생하지 않고 전하 축적층에 전하가 주입될 수 없다.
일본 특허 공개 제2011-129816호 공보
이와 같이, 종래, 전하 축적층에 전하를 주입하지 않는 메모리 셀에서는, 전하 축적층으로의 전하 주입을 저지하기 위해, 고전압의 메모리 게이트 전압에 맞추어, 비트선으로부터 채널층으로 고전압의 비트 전압을 인가할 필요가 있었다. 그 때문에, 이러한 구성으로 이루어지는 메모리 셀에서는, 비트선에 접속된 하나의 선택 게이트 구조체의 선택 게이트 절연막을, 고전압의 비트 전압에 견딜 수 있도록 막두께를 두껍게 할 필요가 있고, 그만큼, 고속 동작을 실현하기 어렵다고 하는 문제가 있었다.
또한, 이와 같이 종래의 메모리 셀에서는, 전하 축적층으로의 전하 주입을 저지할 때, 비트선에 고전압의 비트 전압을 인가하는 경우도 있기 때문에, 메모리 셀을 제어하는 주변 회로에 있어서도, 고전압의 비트 전압에 견딜 수 있도록, 전계 효과 트랜지스터의 게이트 절연막의 막두께를 두껍게 할 필요가 있고, 그만큼, 주변 회로의 면적이 커져 버린다고 하는 문제도 있었다.
따라서, 본 발명은 이상의 점을 고려하여 이루어진 것이며, 종래보다 고속 동작을 실현하면서, 주변 회로의 면적도 작게 할 수 있는 메모리 셀 및 불휘발성 반도체 기억 장치를 제안하는 것을 목적으로 한다.
이러한 과제를 해결하기 위해 본 발명의 메모리 셀은, 메모리 웰 표면에 형성되고, 비트선이 접속된 드레인 영역과, 상기 메모리 웰 표면에 형성되고, 소스선이 접속된 소스 영역과, 상기 드레인 영역 및 상기 소스 영역 사이에 형성되고, 상기 메모리 웰 상에 하부 메모리 게이트 절연막, 전하 축적층, 상부 메모리 게이트 절연막 및 메모리 게이트 전극의 순으로 적층 형성된 메모리 게이트 구조체와, 상기 드레인 영역 및 상기 메모리 게이트 구조체 사이의 상기 메모리 웰 상에 제1 선택 게이트 절연막을 개재시켜 제1 선택 게이트 전극이 형성된 구성을 갖고, 상기 메모리 게이트 구조체의 하나의 측벽에 하나의 측벽 스페이서를 개재시켜 인접한 제1 선택 게이트 구조체와, 상기 소스 영역 및 상기 메모리 게이트 구조체 사이의 상기 메모리 웰 상에 제2 선택 게이트 절연막을 개재시켜 제2 선택 게이트 전극이 형성된 구성을 갖고, 상기 메모리 게이트 구조체의 다른 측벽에 다른 측벽 스페이서를 개재시켜 인접한 제2 선택 게이트 구조체를 구비하고 있고, 양자 터널 효과에 의해 상기 전하 축적층에 전하를 주입하는 데 필요한 전하 축적 게이트 전압이 상기 메모리 게이트 전극에 인가되고, 상기 메모리 게이트 전극이 대향한 상기 메모리 웰 표면에 채널층이 형성되어도, 상기 제1 선택 게이트 구조체에 의해 상기 드레인 영역 및 상기 채널층의 전기적인 접속을 차단하고, 또한 상기 제2 선택 게이트 구조체에 의해 상기 소스 영역 및 상기 채널층의 전기적인 접속도 차단함으로써, 상기 전하 축적 게이트 전압에 기초하여 채널 전위가 상승한 상기 채널층을 둘러싸도록 공핍층을 형성하고, 상기 메모리 게이트 전극 및 상기 채널층 사이의 전압차를 작게 하여 상기 전하 축적층 내로의 전하 주입을 저지하면서, 상기 공핍층에 의해 상기 채널층으로부터 상기 제1 선택 게이트 절연막 및 상기 제2 선택 게이트 절연막으로의 채널 전위의 도달을 저지하는 것을 특징으로 한다.
또한, 본 발명의 메모리 셀은, 메모리 웰 표면에 형성되고, 비트선이 접속된 드레인 영역과, 상기 메모리 웰 표면에 형성되고, 소스선이 접속된 소스 영역과, 상기 드레인 영역 및 상기 소스 영역 사이에 형성되고, 상기 메모리 웰 상에 하부 메모리 게이트 절연막, 전하 축적층, 상부 메모리 게이트 절연막 및 메모리 게이트 전극의 순으로 적층 형성된 메모리 게이트 구조체와, 상기 드레인 영역 및 상기 메모리 게이트 구조체 사이의 상기 메모리 웰 상에 제1 선택 게이트 절연막을 개재시켜 제1 선택 게이트 전극이 형성된 구성을 갖고, 상기 메모리 게이트 구조체의 하나의 측벽에 하나의 측벽 스페이서를 개재시켜 인접한 제1 선택 게이트 구조체와, 상기 소스 영역 및 상기 메모리 게이트 구조체 사이의 상기 메모리 웰 상에 제2 선택 게이트 절연막을 개재시켜 제2 선택 게이트 전극이 형성된 구성을 갖고, 상기 메모리 게이트 구조체의 다른 측벽에 다른 측벽 스페이서를 개재시켜 인접한 제2 선택 게이트 구조체를 구비하고 있고, 상기 메모리 게이트 구조체는, 상기 메모리 게이트 전극과 상기 메모리 웰이 대향한 영역에만 상기 전하 축적층이 형성되어 있고, 상기 메모리 게이트 구조체 및 상기 제1 선택 게이트 구조체 사이의 상기 하나의 측벽 스페이서와, 상기 메모리 게이트 구조체 및 상기 제2 선택 게이트 구조체 사이의 상기 다른 측벽 스페이서에는, 상기 전하 축적층이 비형성된 구성을 갖고, 상기 측벽 스페이서를 개재시켜 상기 메모리 게이트 전극의 측벽을 따라 대향 배치된 상기 제1 선택 게이트 전극 및 상기 제2 선택 게이트 전극이 상기 메모리 게이트 전극에 대하여 사이드 월 형상으로 형성되어 있는 것을 특징으로 한다.
이러한 메모리 셀에서는, 양자 터널 효과에 의해 전하 축적층에 전하를 주입하는 데 필요한 전하 축적 게이트 전압이 메모리 게이트 전극에 인가되고, 메모리 게이트 전극이 대향한 메모리 웰 표면에 채널층이 형성되어도, 제1 선택 게이트 구조체에 의해 드레인 영역 및 채널층의 전기적인 접속을 차단하고, 또한 제2 선택 게이트 구조체에 의해 소스 영역 및 채널층의 전기적인 접속도 차단함으로써, 전하 축적 게이트 전압에 기초하여 채널 전위가 상승한 채널층을 둘러싸도록 공핍층을 형성할 수 있고, 그 결과, 메모리 게이트 전극 및 채널층 사이의 전압차를 작게 하여 전하 축적층 내로의 전하 주입을 저지하면서, 공핍층에 의해 상기 채널층으로부터 제1 선택 게이트 절연막 및 상기 제2 선택 게이트 절연막으로의 채널 전위의 도달을 저지할 수 있다.
또한, 본 발명의 불휘발성 반도체 기억 장치는, 비트선 및 소스선이 접속된 메모리 셀이 행렬 형상으로 배치된 불휘발성 반도체 기억 장치이며, 상기 메모리 셀이 청구항 중 어느 것에 기재된 메모리 셀인 것을 특징으로 한다.
본 발명에 따르면, 양자 터널 효과에 의해 전하 축적층에 전하를 주입하는 데 필요한 전하 축적 게이트 전압에 구속되지 않고, 제1 선택 게이트 구조체 및 제2 선택 게이트 구조체에서, 비트선 및 채널층의 전기적인 접속이나, 소스선 및 채널층의 전기적인 접속을 차단하는 데 필요한 전압값으로까지, 비트선 및 소스선의 전압값을 낮출 수 있으므로, 이들 비트선 및 소스선에서의 전압 저감에 맞추어, 제1 선택 게이트 구조체의 제1 선택 게이트 절연막이나, 제2 선택 게이트 구조체의 제2 선택 게이트 절연막의 각 막두께를 얇게 할 수 있고, 그만큼, 고속 동작을 실현할 수 있다.
또한, 본 발명에 따르면, 비트선이나 소스선에 인가되는 전압을 저감할 수 있기 때문에, 메모리 셀을 제어하는 주변 회로에 있어서도 전계 효과 트랜지스터의 게이트 절연막의 막두께를 얇게 할 수 있고, 그만큼, 주변 회로의 면적을 작게 할 수 있다.
도 1은 본 발명의 메모리 셀을 구비한 불휘발성 반도체 기억 장치의 회로 구성을 도시하는 회로도이다.
도 2는 본 발명에 의한 메모리 셀의 측단면 구성을 도시하는 단면도이다.
도 3은 메모리 게이트 구조체에 있어서의 게이트 절연막 용량과 공핍층 용량의 설명에 제공하는 개략도이다.
도 4는 데이터의 기입 동작 시, 데이터의 판독 동작 시, 및 데이터의 소거 동작 시의 각 부위에 있어서의 전압값의 일례를 나타내는 표이다.
도 5의 A는, 메모리 게이트 전극 및 제1 선택 게이트 전극 사이의 측벽 스페이서 내에도 전하 축적층이 형성된 비교예 1의 메모리 셀에 있어서, 전하 축적층에 전하를 주입한 직후의 모습을 도시하는 개략도이고, 도 5의 B는, 도 5의 A의 전하 축적층에 전하를 주입한 후, 시간 경과에 수반하여, 전하 축적층 내의 전하가 확산되어 갔을 때의 모습을 도시하는 개략도이다.
도 6은 본 발명에 의한 메모리 셀에 있어서 전하 축적층에 전하를 주입하였을 때의 모습을 도시하는 개략도이다.
도 7의 A는, 메모리 게이트 구조체 및 제1 선택 게이트 구조체 사이의 메모리 웰 표면과, 메모리 게이트 구조체 및 제2 선택 게이트 구조체 사이의 메모리 웰 표면에 각각 불순물 확산 영역이 형성된 비교예 2의 메모리 셀을 도시하고, 도 7의 B는, 본 발명의 메모리 셀에 있어서의 공핍층의 폭을 도시한 개략도이고, 도 7의 C는, 메모리 웰의 불순물 농도를 바꾸었을 때의 공핍층의 폭을 도시하는 개략도이다.
이하, 본 발명을 실시하기 위한 형태에 대하여 설명한다. 또한, 설명은 이하에 나타내는 순서대로 한다.
1. 불휘발성 반도체 기억 장치의 전체 구성
2. 메모리 셀의 상세 구성
3. 기입 선택 메모리 셀에 있어서 전하 축적층에 전하를 주입시키는 동작 원리에 대하여
4. 고전압의 전하 축적 게이트 전압이 메모리 게이트 전극에 인가된 기입 비선택 메모리 셀에 있어서, 전하 축적층에 전하가 주입되지 않는 동작 원리에 대하여
5. 불휘발성 반도체 기억 장치에 있어서의 각종 동작 시의 전압에 대하여
6. 본 발명의 메모리 셀에 있어서의 전하 축적층의 구성에 대하여
7. 작용 및 효과
8. 다른 실시 형태
(1) 불휘발성 반도체 기억 장치의 전체 구성
도 1에 있어서, 도면 부호 1은 불휘발성 반도체 기억 장치를 나타내고, 본 발명에 의한 메모리 셀(2a, 2b, 2c, 2d)이 행렬 형상으로 배치된 구성을 갖는다. 불휘발성 반도체 기억 장치(1)는, 이들 메모리 셀(2a, 2b, 2c, 2d) 중, 일방향(이 경우, 열방향)으로 배열되는 메모리 셀(2a, 2c(2b, 2d))에서 하나의 비트선 BL1(BL2)을 공유하고 있고, 비트 전압 인가 회로(10)에 의해 각 비트선 BL1, BL2마다 소정의 비트 전압이 일률적으로 인가될 수 있다. 또한, 불휘발성 반도체 기억 장치(1)는, 일방향과 직교하는 타방향(이 경우, 행방향)으로 배치된 메모리 셀(2a, 2b(2c, 2d))에서 하나의 제1 선택 게이트선 DGL1(DGL2)을 공유하고 있고, 제1 선택 게이트 전압 인가 회로(11)에 의해 각 제1 선택 게이트선 DGL1, DGL2마다 소정의 제1 선택 게이트 전압이 일률적으로 인가될 수 있다.
또한, 이 실시 형태의 경우, 불휘발성 반도체 기억 장치(1)에서는, 하나의 메모리 게이트선 MGL과, 하나의 제2 선택 게이트선 SGL과, 하나의 소스선 SL을 모든 메모리 셀(2a, 2b, 2c, 2d)에서 공유하고 있고, 메모리 게이트 전압 인가 회로(13)에 의해 메모리 게이트선 MGL에 소정의 메모리 게이트 전압이 인가되고, 제2 선택 게이트 전압 인가 회로(14)에 의해 제2 선택 게이트선 SGL에 소정의 제2 선택 게이트 전압이 인가되고, 소스 전압 인가 회로(15)에 의해 소스선 SL에 소정의 소스 전압이 인가될 수 있다.
또한, 이 실시 형태에 있어서는, 하나의 메모리 게이트선 MGL과, 하나의 제2 선택 게이트선 SGL과, 하나의 소스선 SL을 모든 메모리 셀(2a, 2b, 2c, 2d)에서 공유하도록 한 경우에 대하여 설명하지만, 본 발명은 이에 한정되지 않고, 타방향(행방향)으로 배치된 메모리 셀(2a, 2b(2c, 2d))마다, 각각 메모리 게이트선과 제2 선택 게이트선과 소스선을 공유시키도록 해도 된다.
이와 관련하여, 이 불휘발성 반도체 기억 장치(1)에서는, 예를 들어 P형으로 이루어지는 하나의 메모리 웰 MPW에 모든 메모리 셀(2a, 2b, 2c, 2d)이 형성되어 있고, 기판 전압 인가 회로(17)에 의해 메모리 웰 MPW에 소정의 기판 전압이 인가될 수 있도록 이루어져 있다. 여기서, 이들 메모리 셀(2a, 2b, 2c, 2d)은 모두 동일 구성을 갖고 있다는 점에서, 1행 1열째 메모리 셀(2a)에 착안하여 이하 설명한다.
이 경우, 메모리 셀(2a)은, 메모리 웰 MPW 표면에 형성된 드레인 영역(도시하지 않음)에 비트선 BL1이 접속되어 있음과 함께, 메모리 웰 MPW 표면에 형성된 소스 영역(도시하지 않음)에 소스선 SL이 접속되어 있고, 이들 드레인 영역 및 소스 영역 사이의 메모리 웰 MPW 상에, 메모리 게이트 구조체(4)와, 제1 선택 게이트 구조체(5)와, 제2 선택 게이트 구조체(6)가 형성된 구성을 갖는다.
실제상, 메모리 셀(2a)은, 드레인 영역 및 소스 영역 사이의 메모리 웰 MPW 상에 형성된 메모리 게이트 구조체(4)의 하나의 측벽에 측벽 스페이서(도시하지 않음)를 개재시켜 제1 선택 게이트 구조체(5)가 배치되고, 메모리 게이트 구조체(4)의 다른 측벽에 측벽 스페이서를 개재시켜 제2 선택 게이트 구조체(6)가 배치되어 있고, 비트선 BL1로부터 소스선 SL을 향하여 메모리 웰 MPW 상에, 제1 선택 게이트 구조체(5), 메모리 게이트 구조체(4) 및 제2 선택 게이트 구조체(6)의 순으로 배치되어 있다.
여기서, 제1 선택 게이트 구조체(5)에는, 측벽 스페이서와 드레인 영역 사이의 메모리 웰 MPW 상에 제1 선택 게이트 절연막을 개재시켜 제1 선택 게이트 전극 DG가 형성되어 있고, 제1 선택 게이트 전극 DG에 제1 선택 게이트선 DGL1이 접속되어 있다. 제1 선택 게이트 구조체(5)는, 비트선 BL1로부터 일단의 메모리 웰 MPW 표면의 드레인 영역으로 인가되는 비트 전압과, 제1 선택 게이트선 DGL1로부터 제1 선택 게이트 전극 DG로 인가되는 제1 선택 게이트 전압의 전압차에 의해, 제1 선택 게이트 전극 DG와 대향한 메모리 웰 MPW 표면에 채널층을 형성할 수 있다.
이 경우, 제1 선택 게이트 구조체(5)는, 제1 선택 게이트 전극 DG와 대향한 메모리 웰 MPW 표면에 채널층이 형성됨으로써, 비트선 BL1과, 메모리 게이트 구조체(4)가 배치된 메모리 웰 MPW 표면의 채널층이 전기적으로 접속되고, 비트선 BL1로부터의 비트 전압을 메모리 게이트 구조체(4)의 채널층에 인가할 수 있다. 한편, 제1 선택 게이트 구조체(5)는, 제1 선택 게이트 전극 DG와 대향한 메모리 웰 MPW 표면에 채널층을 비형성으로 함으로써, 비트선 BL1과, 메모리 게이트 구조체(4)에 의해 형성된 채널층의 전기적인 접속을 차단할 수 있고, 비트선 BL1로부터 메모리 게이트 구조체(4)의 채널층으로의 비트 전압의 인가를 저지할 수 있다.
제2 선택 게이트 구조체(6)는, 측벽 스페이서와 소스 영역 사이의 메모리 웰 MPW 상에 제2 선택 게이트 절연막을 개재시켜 제2 선택 게이트 전극 SG가 형성되어 있고, 제2 선택 게이트 전극 SG에 제2 선택 게이트선 SGL이 접속되어 있다. 제2 선택 게이트 구조체(6)는, 소스선 SL로부터 일단의 메모리 웰 MPW 표면의 소스 영역으로 인가되는 소스 전압과, 제2 선택 게이트선 SGL로부터 제2 선택 게이트 전극 SG로 인가되는 제2 선택 게이트 전압의 전압차에 의해, 제2 선택 게이트 전극 SG와 대향한 메모리 웰 MPW 표면에 채널층을 형성할 수 있다.
이 경우, 제2 선택 게이트 구조체(6)는, 제2 선택 게이트 전극 SG와 대향한 메모리 웰 MPW 표면에 채널층이 형성됨으로써, 소스선 SL과, 메모리 게이트 구조체(4)가 배치된 메모리 웰 MPW 표면의 채널층이 전기적으로 접속될 수 있다. 한편, 제2 선택 게이트 구조체(6)는, 제2 선택 게이트 전극 SG와 대향한 메모리 웰 MPW 표면에 채널층을 비형성으로 함으로써, 소스선 SL과, 메모리 게이트 구조체(4)의 채널층의 전기적인 접속을 차단할 수 있고, 소스선 SL로부터 메모리 게이트 구조체(4)의 채널층으로의 소스 전압의 인가를 저지할 수 있다.
제1 선택 게이트 구조체(5) 및 제2 선택 게이트 구조체(6) 사이의 메모리 웰 MPW 상에 있는 메모리 게이트 구조체(4)는, 메모리 웰 MPW 상에 하부 게이트 절연막, 전하 축적층 EC, 상부 게이트 절연막 및 메모리 게이트 전극 MG의 순으로 적층 형성된 구성을 갖고, 당해 메모리 게이트 전극 MG에 메모리 게이트선 MGL이 접속되어 있다. 이러한 구성으로 이루어지는 메모리 게이트 구조체(4)는, 메모리 게이트 전극 MG와 메모리 웰 MPW의 전압차에 의해 양자 터널 효과를 발생시키고, 전하 축적층 EC에 전하를 주입하거나, 혹은 당해 전하 축적층 EC 내로부터 전하를 방출하도록 이루어져 있다.
(2) 메모리 셀의 상세 구성
여기서, 도 2는 메모리 셀(2a(2b))의 측단면 구성을 도시하는 단면도이다. 실제상, 도 2에 도시하는 바와 같이, 예를 들어 메모리 셀(2a)은, SiO2 등의 절연 기판(20) 상에 N형의 딥 웰층 DNW를 개재시켜 P형의 메모리 웰 MPW가 형성되어 있고, N형의 트랜지스터 구조를 형성하는 메모리 게이트 구조체(4)와, N형의 MOS(Metal-Oxide-Semiconductor) 트랜지스터 구조를 형성하는 제1 선택 게이트 구조체(5)와, 동일하게 N형의 MOS 트랜지스터 구조를 형성하는 제2 선택 게이트 구조체(6)가 당해 메모리 웰 MPW에 형성되어 있다.
실제상, 메모리 웰 MPW의 표면에는, 제1 선택 게이트 구조체(5)의 일단에 있는 드레인 영역(31)과, 제2 선택 게이트 구조체(6)의 일단에 있는 소스 영역(34)이 소정 거리를 두고 형성되어 있고, 드레인 영역(31)에 비트선 BL1이 접속되어 있음과 함께, 소스 영역(34)에 소스선 SL이 접속되어 있다. 또한, 이 실시 형태의 경우, 드레인 영역(31) 및 소스 영역(34)은, 불순물 농도가 1.0E21/㎤ 이상으로 선정되어 있고, 한편, 메모리 웰 MPW는, 채널층 CH가 형성되는 표면 영역(예를 들어, 표면에서부터 50[nm]까지의 영역)의 불순물 농도가 1.0E19/㎤ 이하, 바람직하게는 3.0E18/㎤ 이하로 선정되어 있다.
메모리 게이트 구조체(4)는, 드레인 영역(31) 및 소스 영역(34) 사이의 메모리 웰 MPW 상에, SiO2 등의 절연 부재를 포함하는 하부 게이트 절연막(24a)을 개재시켜, 예를 들어 질화실리콘(Si3N4)이나, 산질화실리콘(SiON), 알루미나(Al2O3) 등으로 이루어지는 전하 축적층 EC를 갖고 있고, 또한 이 전하 축적층 EC 상에, 동일하게 절연 부재로 이루어지는 상부 게이트 절연막(24b)을 개재시켜 메모리 게이트 전극 MG를 갖고 있다. 이에 의해 메모리 게이트 구조체(4)는, 하부 게이트 절연막(24a) 및 상부 게이트 절연막(24b)에 의해, 전하 축적층 EC가 메모리 웰 MPW 및 메모리 게이트 전극 MG로부터 절연된 구성을 갖는다.
메모리 게이트 구조체(4)에는, 절연 부재로 이루어지는 측벽 스페이서(28a)가 하나의 측벽을 따라 형성되어 있고, 당해 측벽 스페이서(28a)를 개재시켜 제1 선택 게이트 구조체(5)가 인접되어 있다. 이러한 메모리 게이트 구조체(4)와 제1 선택 게이트 구조체(5)의 사이에 형성된 측벽 스페이서(28a)는, 소정의 막두께에 의해 형성되어 있고, 메모리 게이트 구조체(4)와, 제1 선택 게이트 구조체(5)를 절연할 수 있도록 이루어져 있다.
또한, 제1 선택 게이트 구조체(5)는, 측벽 스페이서(28a)와 드레인 영역(31) 사이의 메모리 웰 MPW 상에, 절연 부재로 이루어지고, 또한 막두께가 9[nm] 이하, 바람직하게는 3[nm] 이하로 이루어지는 제1 선택 게이트 절연막(30)이 형성되어 있고, 당해 제1 선택 게이트 절연막(30) 상에, 제1 선택 게이트선 DGL1이 접속된 제1 선택 게이트 전극 DG가 형성되어 있다.
여기서, 메모리 게이트 구조체(4) 및 제1 선택 게이트 구조체(5) 사이가 5[nm] 미만일 때에는, 메모리 게이트 전극 MG나, 제1 선택 게이트 전극 DG에 소정 전압이 인가되었을 때 측벽 스페이서(28a)에 내압 불량이 발생할 우려가 있고, 한편, 메모리 게이트 구조체(4) 및 제1 선택 게이트 구조체(5) 사이가 40[nm]을 초과하였을 때에는, 메모리 게이트 전극 MG 및 제1 선택 게이트 전극 DG 사이에서 메모리 웰 MPW에서의 저항이 상승하고, 후술하는 데이터 판독 시에, 메모리 게이트 구조체(4) 및 제1 선택 게이트 구조체(5) 사이에서 판독 전류가 발생하기 어려워진다. 따라서, 이 실시 형태의 경우, 메모리 게이트 구조체(4) 및 제1 선택 게이트 구조체(5) 사이의 측벽 스페이서(28a)는, 5[nm] 이상 40[nm] 이하의 폭으로 선정되어 있는 것이 바람직하다.
또한, 메모리 게이트 구조체(4)의 다른 측벽에도, 절연 부재로 이루어지는 측벽 스페이서(28b)가 형성되어 있고, 당해 측벽 스페이서(28b)를 개재시켜 제2 선택 게이트 구조체(6)가 인접되어 있다. 이러한 메모리 게이트 구조체(4)와, 제2 선택 게이트 구조체(6)의 사이에 형성된 측벽 스페이서(28b)도, 한쪽 측벽 스페이서(28a)와 동일한 막두께로 형성되어 있고, 메모리 게이트 구조체(4)와, 제2 선택 게이트 구조체(6)를 절연할 수 있도록 이루어져 있다.
또한, 제2 선택 게이트 구조체(6)는, 측벽 스페이서(28b)와 소스 영역(34) 사이의 메모리 웰 MPW 상에, 절연 부재로 이루어지고, 또한 막두께가 9[nm] 이하, 바람직하게는 3[nm] 이하로 이루어지는 제2 선택 게이트 절연막(33)이 형성되어 있고, 당해 제2 선택 게이트 절연막(33) 상에, 제2 선택 게이트선 SGL이 접속된 제2 선택 게이트 전극 SG가 형성되어 있다.
여기서, 메모리 게이트 구조체(4)와 제2 선택 게이트 구조체(6)의 사이가 5[nm] 미만일 때에는, 메모리 게이트 전극 MG나, 제2 선택 게이트 전극 SG에 소정 전압이 인가되었을 때 측벽 스페이서(28b)에 내압 불량이 발생할 우려가 있고, 한편, 메모리 게이트 구조체(4)와 제2 선택 게이트 구조체(6) 사이가 40[nm]을 초과하였을 때에는, 메모리 게이트 전극 MG 및 제2 선택 게이트 전극 SG 사이에서 메모리 웰 MPW에서의 저항이 상승하고, 후술하는 데이터 판독 시에, 메모리 게이트 구조체(4) 및 제2 선택 게이트 구조체(6) 사이에서 판독 전류가 발생하기 어려워진다. 따라서, 이 실시 형태의 경우, 메모리 게이트 구조체(4) 및 제2 선택 게이트 구조체(6) 사이의 측벽 스페이서(28a)도 5[nm] 이상 40[nm] 이하의 폭으로 선정되어 있는 것이 바람직하다.
이와 관련하여, 이 실시 형태의 경우, 측벽 스페이서(28a, 28b)를 개재시켜 메모리 게이트 전극 MG의 측벽을 따라 형성된 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG는, 각각 메모리 게이트 전극 MG로부터 이격됨에 따라 정상부가 메모리 웰 MPW를 향하여 하강해 가는 사이드 월 형상으로 형성되어 있다.
이러한 구성을 갖는 메모리 셀(2a, 2b, 2c, 2d)은, 포토리소그래피 기술, 산화나 CVD 등의 성막 기술, 에칭 기술 및 이온 주입법 등을 이용한 일반적인 반도체 제조 프로세스에 의해 형성할 수 있기 때문에, 여기서는 그 설명은 생략한다.
이와 관련하여, 상술한 사이드 월 형상의 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG는, 처음에 측벽 스페이서(28a, 28b)로 덮인 메모리 게이트 전극 MG를 메모리 웰 MPW 상에 형성한 후, 당해 메모리 게이트 전극 MG 주변의 측벽 스페이서(28a, 28b)를 덮도록 메모리 웰 MPW 상에 도전층을 형성하고, 그 후, 당해 도전층을 에치 백함으로써, 메모리 게이트 전극 MG의 측벽의 측벽 스페이서(28a, 28b)를 따라 사이드 월 형상으로 형성할 수 있다.
이와 같이, 메모리 게이트 전극 MG는, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG보다 먼저 형성되고 있다. 또한, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG는, 메모리 게이트 전극 MG를 형성하는 반도체 제조 프로세스보다 후속 공정에 의해, 메모리 게이트 전극 MG와는 다른 도전층을 사용하여 형성되고 있다.
(3) 기입 선택 메모리 셀에 있어서 전하 축적층에 전하를 주입시키는 동작 원리에 대하여
이어서, 예를 들어 메모리 셀(2a)의 전하 축적층 EC에 전하를 주입하고, 당해 메모리 셀(2a)에 데이터를 기입하는 경우에 대하여 이하 설명한다. 이 경우, 도 2에 도시하는 바와 같이, 전하 축적층 EC에 전하를 주입시키는 메모리 셀(기입 선택 메모리 셀이라고도 칭함)(2a)은, 메모리 게이트선 MGL로부터 메모리 게이트 구조체(4)의 메모리 게이트 전극 MG로 12[V]의 전하 축적 게이트 전압이 인가되고, 당해 메모리 게이트 전극 MG와 대향하는 메모리 웰 MPW의 표면을 따라 채널층 CH가 형성될 수 있다. 이때, 제2 선택 게이트 구조체(6)에는, 제2 선택 게이트선 SGL로부터 제2 선택 게이트 전극 SG로 0[V]의 게이트 오프 전압이 인가되고, 소스선 SL로부터 소스 영역(34)으로 0[V]의 소스 오프 전압이 인가될 수 있다. 이에 의해 제2 선택 게이트 구조체(6)는, 제2 선택 게이트 전극 SG에 대향한 메모리 웰 MPW 표면에 채널층이 형성되지 않고, 소스선 SL이 접속된 소스 영역(34)과, 메모리 게이트 구조체(4)의 채널층 CH의 전기적인 접속을 차단하고, 소스선 SL로부터 메모리 게이트 구조체(4)의 채널층 CH로의 전압 인가를 저지할 수 있다.
한편, 제1 선택 게이트 구조체(5)에는, 제1 선택 게이트선 DGL1로부터 제1 선택 게이트 전극 DG로 1.5[V]의 제1 선택 게이트 전압이 인가되고, 비트선 BL1로부터 드레인 영역(31)으로 0[V]의 전하 축적 비트 전압이 인가될 수 있다. 이에 의해 제1 선택 게이트 구조체(5)는, 제1 선택 게이트 전극 DG와 대향한 메모리 웰 MPW에서 도통 상태로 되고, 비트선 BL1이 접속된 드레인 영역(31)과, 메모리 게이트 구조체(4)의 채널층 CH가 전기적으로 접속하여, 메모리 게이트 구조체(4)의 채널층 CH를, 전하 축적 비트 전압인 0[V]으로 할 수 있다. 또한, 이때, 메모리 웰 MPW에는, 전하 축적 비트 전압과 동일한 0[V]의 기판 전압이 인가될 수 있다.
이와 같이 하여, 메모리 게이트 구조체(4)에서는, 메모리 게이트 전극 MG가 12[V]로 되고, 채널층 CH가 0[V]으로 된다는 점에서, 메모리 게이트 전극 MG 및 채널층 CH 사이에 12[V]의 큰 전압차(12[V])가 발생하고, 이에 의해 발생하는 양자 터널 효과에 의해 전하 축적층 EC 내에 전하를 주입할 수 있고, 데이터가 기입된 상태로 될 수 있다.
(4) 고전압의 전하 축적 게이트 전압이 메모리 게이트 전극에 인가된 기입 비선택 메모리 셀에 있어서, 전하 축적층에 전하가 주입되지 않는 동작 원리에 대하여
여기서, 도 1에 도시하는 불휘발성 반도체 기억 장치(1)에서는, 메모리 게이트선 MGL을 모든 메모리 셀(2a, 2b, 2c, 2c)에서 공유하고 있다는 점에서, 예를 들어 1행 1열째에 있는 메모리 셀(2a)의 전하 축적층 EC에만 전하를 주입하기 위해, 메모리 게이트선 MGL에 고전압의 전하 축적 게이트 전압을 인가하면, 전하 축적층 EC에 전하를 주입하지 않는 다른 메모리 셀(기입 비선택 메모리 셀이라고도 칭함)(2b, 2c, 2d)에도 메모리 게이트선 MGL을 통하여 각 메모리 게이트 전극 MG에 고전압의 전하 축적 게이트 전압이 인가될 수 있다.
여기서, 이때, 전하 축적층 EC에 전하를 주입시키지 않는 다른 메모리 셀(2b, 2c, 2d)에서는, 메모리 게이트선 MGL로부터 메모리 게이트 전극 MG로 고전압의 전하 축적 게이트 전압이 인가되어도, 종래와 같이, 고전압의 전하 축적 게이트 전압에 맞추어 비트선 BL1, BL2에 고전압의 비트 전압을 인가할 필요가 없고, 제1 선택 게이트 구조체(5)에 의해 비트선 BL1과 메모리 게이트 구조체(4)의 채널층 CH의 전기적인 접속을 차단하고, 또한 제2 선택 게이트 구조체(6)에 의해 소스선 SL과 메모리 게이트 구조체(4)의 채널층 CH의 전기적인 접속을 차단하는 것만으로, 메모리 게이트 구조체(4)의 전하 축적층 EC로의 전하 주입을 저지할 수 있도록 이루어져 있다.
여기서, 메모리 셀(2b, 2c, 2d) 중, 1행 2열째 메모리 셀(2b)에 착안하면, 도 2에 도시하는 바와 같이, 이때, 다른 메모리 셀(2b)의 메모리 게이트 구조체(4)에도, 메모리 게이트선 MGL로부터 메모리 게이트 전극 MG로 12[V]의 전하 축적 게이트 전압이 인가된다는 점에서, 전하 축적 게이트 전압이 메모리 웰 MPW까지 전달되고, 당해 메모리 게이트 전극 MG와 대향하는 메모리 웰 MPW의 표면을 따라 채널층 CH가 형성될 수 있다.
이 메모리 셀(2b)의 제2 선택 게이트 구조체(6)에는, 제2 선택 게이트선 SGL로부터 제2 선택 게이트 전극 SG로 0[V]의 게이트 오프 전압이 인가되고, 소스선 SL로부터 소스 영역(34)으로 0[V]의 소스 오프 전압이 인가될 수 있다. 이에 의해 메모리 셀(2b)의 제2 선택 게이트 구조체(6)는, 제2 선택 게이트 전극 SG에 대향한 메모리 웰 MPW에서 비도통 상태로 되고, 소스선 SL이 접속된 소스 영역(34)과, 메모리 게이트 구조체(4)의 채널층 CH의 전기적인 접속을 차단할 수 있다.
또한, 이에 추가하여, 이 메모리 셀(2b)의 제1 선택 게이트 구조체(5)에는, 제1 선택 게이트선 DGL1로부터 제1 선택 게이트 전극으로 1.5[V]의 제1 선택 게이트 전압이 인가되고, 비트선 BL2로부터 드레인 영역(31)으로 1.5[V]의 오프 전압이 인가될 수 있다. 이에 의해, 이 제1 선택 게이트 구조체(5)는, 제1 선택 게이트 전극 DG에 대향한 메모리 웰 MPW가 비도통 상태로 되고, 비트선 BL2가 접속된 드레인 영역(31)과, 메모리 게이트 구조체(4)의 채널층 CH의 전기적인 접속을 차단할 수 있다.
이와 같이, 메모리 셀(2b)의 메모리 게이트 구조체(4)에서는, 양측의 제1 선택 게이트 구조체(5) 및 제2 선택 게이트 구조체(6)의 하부에서 메모리 웰 MPW가 비도통 상태로 된다는 점에서, 메모리 게이트 전극 MG에 의해 메모리 웰 MPW 표면에 형성된 채널층 CH가, 드레인 영역(31) 및 소스 영역(34)과의 전기적인 접속이 차단된 상태로 되고, 당해 채널층 CH의 주변에 공핍층 D가 형성될 수 있다.
여기서, 상부 게이트 절연막(24b), 전하 축적층 EC 및 하부 게이트 절연막(24a)의 3층의 구성에 의해 얻어지는 용량(이하, 게이트 절연막 용량이라고 칭함) C2와, 메모리 웰 MPW 내에 형성되고, 또한 채널층 CH를 둘러싸는 공핍층 D의 용량(이하, 공핍층 용량이라고 칭함) C1에 대해서는, 도 3에 도시하는 바와 같이, 게이트 절연막 용량 C2와, 공핍층 용량 C1이 직렬 접속된 구성이라고 간주할 수 있고, 예를 들어 게이트 절연막 용량 C2가 공핍층 용량 C1의 3배의 용량이라고 가정하면, 채널층 CH의 채널 전위 Vch는, 하기 식으로부터 구할 수 있다.
Figure pct00001
따라서, 이 실시 형태의 경우, 메모리 웰 MPW의 기판 전압 CV가 0[V]이고, 메모리 게이트 전극 MG의 메모리 게이트 전압 MV가 12[V]라는 점에서, 하기 식과 같이 채널 전위 Vch는 9[V]로 된다.
Figure pct00002
이에 의해, 메모리 게이트 구조체(4)에서는, 메모리 게이트 전극 MG에 12[V]의 전하 축적 게이트 전압이 인가되어도, 메모리 웰 MPW에서 공핍층 D에 둘러싸인 채널층 CH의 채널 전위 Vch가 9[V]로 된다는 점에서, 메모리 게이트 전극 MG 및 채널층 CH 사이의 전압차가 3[V]으로 작아지고, 그 결과, 양자 터널 효과가 발생하지 않고, 전하 축적층 EC로의 전하 주입을 저지할 수 있다.
이에 추가하여, 이 메모리 셀(2b)에서는, 메모리 게이트 구조체(4)와, 제1 선택 게이트 구조체(5)의 사이의 메모리 웰 MPW의 영역에, 불순물 농도가 높은 불순물 확산 영역이 형성되어 있지 않다는 점에서, 메모리 웰 MPW 표면 주변에 형성된 채널층 CH의 주변에 공핍층 D를 확실하게 형성할 수 있고, 당해 공핍층 D에 의해 채널층 CH로부터 제1 선택 게이트 절연막(30)으로의 채널 전위 Vch의 도달을 저지할 수 있다.
이에 의해, 제1 선택 게이트 구조체(5)에서는, 비트선 BL2로부터 드레인 영역(31)으로 인가되는 저전압의 비트 전압에 맞추어, 제1 선택 게이트 절연막(30)의 막두께를 얇게 형성해도, 채널층 CH의 채널 전위 Vch가 공핍층 D에서 차단된다는 점에서, 채널 전위 Vch에 의한 제1 선택 게이트 절연막(30)의 절연 파괴를 방지할 수 있다.
또한, 이에 추가하여, 메모리 게이트 구조체(4)와 제2 선택 게이트 구조체(6)의 사이의 메모리 웰 MPW의 영역에도, 불순물 농도가 높은 불순물 확산 영역이 형성되어 있지 않다는 점에서, 메모리 웰 MPW 표면 주변에 형성된 채널층 CH의 주변에 공핍층 D를 확실하게 형성할 수 있고, 당해 공핍층 D에 의해 채널층 CH로부터 제2 선택 게이트 절연막(33)으로의 채널 전위 Vch의 도달을 저지할 수 있다.
이에 의해, 제2 선택 게이트 구조체(6)에서도, 소스선 SL로부터 소스 영역(34)으로 인가되는 저전압의 소스 전압에 맞추어, 제2 선택 게이트 절연막(33)의 막두께를 얇게 해도, 채널층 CH의 채널 전위 Vch가 공핍층 D에서 차단된다는 점에서, 채널 전위 Vch에 의한 제2 선택 게이트 절연막(33)의 절연 파괴를 방지할 수 있다.
또한, 기입 선택 메모리 셀(2a)이나, 기입 비선택 메모리 셀(2b)에 있어서 상기 동작을 실행할 때에는, 동작이 개시되는 시점에서의 채널 전위가, 메모리 셀(2a, 2b)에서의 전하의 축적 상태에 따라 변화할 우려가 있다. 그 때문에, 기입 동작 전에 비트선 BL1, BL2 또는 소스선 SL의 전위를 예를 들어 0[V]으로 하고, 제1 선택 게이트 전극 DG 또는 제2 선택 게이트 전극 SG를 예를 들어 1.5[V]로 하고, 또한 메모리 게이트 전극 MG를 예를 들어 1.5[V]로 하여, 메모리 셀(2a, 2b, 2c, 2d)의 채널 전위를 비트선 BL1, BL2 또는 소스선 SL의 전위에 일치시키는 동작을 가하는 것이 보다 바람직하다. 그 경우에는 채널 전위를 일치시킨 후, 제1 선택 게이트 전극 DG 또는 제2 선택 게이트 전극 SG를 0[V]의 게이트 오프 전압으로 되돌리고 나서 기입 동작으로 옮기면 된다.
(5) 불휘발성 반도체 기억 장치에 있어서의 각종 동작 시의 전압에 대하여
여기서, 도 4는, 본 발명의 불휘발성 반도체 기억 장치(1)에 있어서, 예를 들어 메모리 셀(2a)의 전하 축적층 EC에 전하를 주입하는 데이터 기입 동작 시(「Prog」), 메모리 셀(2a)의 전하 축적층 EC에 전하가 축적되어 있는지 여부의 데이터 판독 동작 시(「Read」), 및 메모리 셀(2a, 2c)의 전하 축적층 EC 내의 전하를 방출하는 데이터 소거 동작 시(「Erase」)에 있어서의 각 부위의 전압값에 대하여 정리한 표이다.
여기서, 도 4 중의 「Read」란은, 데이터 판독 동작 시에 있어서의 전압값을 나타내고 있고, 이 경우, 예를 들어 데이터를 판독하는 메모리 셀(2a)이 배치된 선택열에서는, 제2 선택 게이트선 SGL에 1.5[V]의 제2 선택 게이트 전압이 인가되고, 소스선 SL에 0[V]의 소스 전압이 인가됨으로써, 당해 메모리 셀(2a)의 제2 선택 게이트 구조체(6)를 설치한 영역의 메모리 웰 MPW가 도통 상태로 되고, 소스선 SL과, 메모리 게이트 구조체(4)의 채널층 CH가 전기적으로 접속된 상태로 될 수 있다. 또한, 이때, 데이터를 판독하는 메모리 셀(2a)의 제1 선택 게이트 구조체(5)에 접속된 제1 선택 게이트선 DGL1에는 1.5[V]의 제1 선택 게이트 전압이 인가되고, 당해 제1 선택 게이트 구조체(5)에 인접하는 드레인 영역(31)에 접속된 비트선 BL1에는 1.5[V]의 판독 전압이 인가될 수 있다.
또한, 데이터를 판독하는 메모리 셀(2a)의 메모리 게이트 구조체(4)에는, 메모리 게이트선 MGL로부터 메모리 게이트 전극 MG로 0[V]이 인가될 수 있다. 이때, 데이터를 판독하는 메모리 셀(2a)에 있어서, 메모리 게이트 구조체(4)의 전하 축적층 EC에 전하가 축적되어 있는 경우(데이터가 기입되어 있는 경우)에는, 메모리 게이트 구조체(4) 하부의 메모리 웰 MPW에서 비도통 상태로 되고, 당해 메모리 게이트 구조체(4)에 의해, 제1 선택 게이트 구조체(5)와, 제2 선택 게이트 구조체(6)의 전기적인 접속이 차단될 수 있다. 이에 의해, 데이터를 판독하는 메모리 셀(2a)에서는, 제1 선택 게이트 구조체(5)와 인접하는 드레인 영역에 접속된 비트선 BL1에서의 1.5[V]의 판독 전압이 그대로 유지될 수 있다.
한편, 데이터를 판독하는 메모리 셀(2a)에 있어서, 메모리 게이트 구조체(4)의 전하 축적층 EC에 전하가 축적되어 있지 않은 경우(데이터가 기입되어 있지 않은 경우)에는, 메모리 게이트 구조체(4) 하부의 메모리 웰 MPW가 도통 상태로 되고, 메모리 게이트 구조체(4)를 통하여 제1 선택 게이트 구조체(5)와 제2 선택 게이트 구조체(6)가 전기적으로 접속되고, 그 결과, 메모리 셀(2a)을 통하여 0[V]의 소스선 SL과, 1.5[V]의 비트선 BL1이 전기적으로 접속된다. 이에 의해, 데이터를 판독하는 메모리 셀(2a)에서는, 비트선 BL1의 판독 전압이, 0[V]의 소스선 SL에 인가됨으로써, 비트선 BL1에 인가되어 있는 1.5[V]의 판독 전압이 저하된다. 이와 같이 하여, 불휘발성 반도체 기억 장치(1)에서는, 비트선 BL1의 판독 전압이 변화되었는지 여부를 검지함으로써, 메모리 셀(2a)의 전하 축적층 EC에 전하가 축적되어 있는지 여부의 데이터를 판독할 수 있다.
또한, 1.5[V]의 판독 전압이 인가된 비트선 BL1에 접속되고, 또한 데이터를 판독하지 않는 메모리 셀(2c)(도 1)에서는, 도 4의 「비선택행」과 같이, 제1 선택 게이트선 DGL1에 0[V]이 인가되고, 제1 선택 게이트 구조체(5) 하부의 메모리 웰 MPW가 비도통 상태로 됨으로써, 전하 축적층 EC에 있어서의 전하의 축적 상태가 비트선 BL1의 판독 전압에 영향을 주는 것을 방지할 수 있다.
이와 관련하여, 도 4의 「Erase」란은, 불휘발성 반도체 기억 장치(1)에 있어서의 메모리 셀(2a, 2c)의 전하 축적층 EC 내의 전하를 방출하는 데이터의 소거 동작 시의 전압값을 나타낸다. 이 경우, 각 메모리 셀(2a, 2c)의 메모리 게이트 구조체(4)에는, 메모리 게이트선 MGL로부터 메모리 게이트 전극 MG로, -12[V]의 메모리 게이트 전압이 인가됨으로써, 0[V]의 메모리 웰 MPW를 향하여 전하 축적층 EC 내의 전하가 방출되어 데이터가 소거될 수 있다.
또한, 도 4의 「Prog」란은, 메모리 셀(2a)의 전하 축적층 EC에 전하를 주입할 때의 전압값(「선택열」 및 「선택행」)과, 메모리 셀(2a)의 전하 축적층 EC에 전하를 주입하지 않을 때의 전압값(「비선택열」 또는 「비선택행」)을 나타내고, 상술한 「(3) 기입 선택 메모리 셀에 있어서 전하 축적층에 전하를 주입시키는 동작 원리에 대하여」 및 「(4) 고전압의 전하 축적 게이트 전압이 메모리 게이트 전극에 인가된 기입 비선택 메모리 셀에 있어서, 전하 축적층에 전하가 주입되지 않는 동작 원리에 대하여」로 설명이 중복되는 부분이 있기 때문에 여기서는 그 설명은 생략한다.
(6) 본 발명의 메모리 셀에 있어서의 전하 축적층의 구성에 대하여
여기서, 도 2와의 대응 부분에 동일 부호를 붙여 도시하는 도 5의 A는, 비교예 1인 메모리 셀(100)을 도시하고, 메모리 게이트 전극 MG 및 제1 선택 게이트 전극 DG 사이에 있는 측벽 스페이서(102) 내에도 전하 축적층 EC1이 형성되어 있다는 점에서, 도 2에 도시한 본 발명의 메모리 셀(2a)과는 상이하다. 또한, 도 5의 A는, 메모리 게이트 전극 MG 및 제1 선택 게이트 전극 DG 사이의 전하 축적층 EC1만을 도시하고 있지만, 메모리 게이트 전극 MG 및 제2 선택 게이트 전극 SG(도 5의 A에서는 도시하지 않음) 사이의 측벽 스페이서 내에도 마찬가지로 전하 축적층이 형성되어 있다.
실제상, 비교예에 나타내는 전하 축적층 EC1은, 메모리 게이트 전극 MG의 하부의 영역 ER1에 형성된 전하 축적층 EC의 말단으로부터, 메모리 게이트 전극 MG 및 제1 선택 게이트 전극 DG 사이의 영역으로까지 연장된 후, 직각으로 굴절되어 메모리 게이트 전극 MG 및 제1 선택 게이트 전극 DG 사이의 측벽 스페이서(102) 내에서 메모리 게이트 전극 MG의 측벽을 따라 연장된 구성을 갖는다.
이러한 전하 축적층 EC, EC1을 가진 비교예 1의 메모리 셀(100)에서는, 메모리 게이트 전극 MG와, 메모리 웰 MPW 표면의 채널층(도시하지 않음)의 전압차에 의해 발생하는 양자 터널 효과에 의해, 메모리 웰 MPW로부터 전하 축적층 EC 내로 전하가 주입될 수 있다. 그러나, 도 5의 A와의 대응 부분에 동일 부호를 붙여 도시하는 도 5의 B와 같이, 비교예 1의 메모리 셀(100)에서는, 시간 경과에 수반하여, 전하 축적층 EC 내의 전하가, 메모리 게이트 전극 MG 및 제1 선택 게이트 전극 DG 사이에 있는 전하 축적층 EC1 내로까지 점차 확산되어 가, 전하 축적층 EC뿐만 아니라, 메모리 게이트 전극 MG 및 제1 선택 게이트 전극 DG 사이에 있어서의 메모리 웰 MPW의 영역 ER2 바로 위의 전하 축적층 EC1 내로까지 전하가 축적된 상태로 될 우려가 있다.
이와 같이, 비교예 1의 메모리 셀(100)에서는, 메모리 게이트 전극 MG 및 제1 선택 게이트 전극 DG 사이에 있어서의 메모리 웰 MPW의 영역 ER2 바로 위의 전하 축적층 EC1 내로까지 전하가 축적된 상태로 되어 버리면, 메모리 게이트 전극 MG 및 제1 선택 게이트 전극 DG 사이에 있어서의 메모리 웰 MPW의 영역 ER2에서의 저항이 올라가 버린다는 점에서, 판독 동작에 있어서 메모리 전류가 저하되어 버려, 판독 성능이 향상되기 어렵고 고속 동작시키기 어렵다고 하는 문제가 있었다.
이에 비해, 본 발명의 메모리 셀(2a)에서는, 도 6에 도시하는 바와 같이, 메모리 게이트 전극 MG가 메모리 웰 MPW와 대향하고 있는 영역 ER1에만 전하 축적층 EC를 형성하고 있고, 메모리 게이트 전극 MG 및 제1 선택 게이트 전극 DG 사이의 측벽 스페이서(28a) 내나, 메모리 게이트 전극 MG 및 제2 선택 게이트 전극 SG(도 6에 있어서 도시하지 않음) 사이의 측벽 스페이서(28b) 내에도 전하 축적층을 형성하지 않도록 구성되어 있다.
이에 의해, 메모리 셀(2a)은, 전하 축적층 EC 내에 전하가 주입되었을 때, 측벽 스페이서(28a, 28b)에 의해, 전하 축적층 EC 내의 전하가 제1 선택 게이트 전극 DG나 제2 선택 게이트 전극 SG의 근방으로까지 도달하지 않고, 메모리 게이트 전극 MG의 하부의 영역 ER1에 머물 수 있고, 메모리 게이트 전극 MG 및 제1 선택 게이트 전극 DG 사이에 있어서의 메모리 웰 MPW의 영역 ER2 바로 위에서의 전하 축적을 방지할 수 있다. 이와 같이 하여, 메모리 셀(2a)에서는, 메모리 게이트 전극 MG 및 제1 선택 게이트 전극 DG 사이에 있어서의 메모리 웰 MPW의 영역 ER2에 있어서의 저항값을 저저항 상태로 유지할 수 있고, 판독 성능을 향상시켜 고속 동작시킬 수 있다.
(7) 작용 및 효과
이상의 구성에 있어서, 메모리 셀(2a)에서는, 드레인 영역(31) 및 소스 영역(34) 사이의 메모리 웰 MPW 상에, 하부 게이트 절연막(24a), 전하 축적층 EC, 상부 게이트 절연막(24b) 및 메모리 게이트 전극 MG의 순으로 적층 형성된 메모리 게이트 구조체(4)를 구비하고, 메모리 게이트 구조체(4)의 하나의 측벽에 측벽 스페이서(28a)를 개재시켜 제1 선택 게이트 구조체(5)를 형성하고, 당해 메모리 게이트 구조체(4)의 다른 측벽에 측벽 스페이서(28b)를 개재시켜 제2 선택 게이트 구조체(6)를 형성하도록 하였다.
제1 선택 게이트 구조체(5)는, 비트선 BL1이 접속된 드레인 영역(31)과, 메모리 게이트 구조체(4)의 측벽에 설치한 하나의 측벽 스페이서(28a)의 사이의 메모리 웰 MPW 상에, 제1 선택 게이트 절연막(30)을 개재시켜 제1 선택 게이트 전극 DG를 형성하도록 하였다. 한편, 제2 선택 게이트 구조체(6)는, 소스선 SL이 접속된 소스 영역(34)과, 메모리 게이트 구조체(4)의 측벽에 설치한 다른 측벽 스페이서(28b)의 사이의 메모리 웰 MPW 상에, 제2 선택 게이트 절연막(33)을 개재시켜 제2 선택 게이트 전극 SG를 형성하도록 하였다.
이에 추가하여 메모리 셀(2a)에서는, 전하 축적층 EC에 전하를 주입시키지 않을 때, 전하 축적층 EC로의 전하 주입에 필요한 전하 축적 게이트 전압이 메모리 게이트 전극 MG에 인가되고, 메모리 게이트 전극 MG가 대향한 메모리 웰 MPW 표면에 채널층 CH가 형성되어도, 제1 선택 게이트 구조체(5)에 의해 드레인 영역(31) 및 채널층 CH의 전기적인 접속을 차단하고, 또한 제2 선택 게이트 구조체(6)에 의해 소스 영역(34) 및 채널층 CH의 전기적인 접속도 차단하도록 하였다.
이에 의해, 메모리 셀(2a)에서는, 채널층 CH 주변에 공핍층 D가 형성됨과 함께, 전하 축적 게이트 전압에 기초하여 채널층 CH의 채널 전위 Vch가 상승하고, 메모리 게이트 전극 MG 및 채널층 CH 사이의 전압차가 작아져, 전하 축적층 EC 내로의 전하 주입을 저지하면서, 공핍층 D에 의해 채널층 CH로부터 제1 선택 게이트 절연막(30) 및 제2 선택 게이트 절연막(33)으로의 전압 인가를 차단할 수 있다.
따라서, 메모리 셀(2a)에서는, 양자 터널 효과에 의해 전하 축적층 EC에 전하를 주입하는 데 필요한 고전압의 전하 축적 게이트 전압에 구속되지 않고, 제1 선택 게이트 구조체(5) 및 제2 선택 게이트 구조체(6)에서, 비트선 BL1 및 채널층 CH의 전기적인 접속이나, 소스선 SL 및 채널층 CH의 전기적인 접속을 차단하는 데 필요한 전압값으로까지, 비트선 BL1 및 소스선 SL의 전압값을 낮출 수 있다. 이와 같이 하여, 메모리 셀(2a)에서는, 이들 비트선 BL1 및 소스선 SL에서의 전압 저감에 맞추어, 제1 선택 게이트 구조체(5)의 제1 선택 게이트 절연막(30)의 막두께나, 제2 선택 게이트 구조체(6)의 제2 선택 게이트 절연막(33)의 막두께를 얇게 할 수 있고, 그만큼, 고속 동작을 실현할 수 있다.
또한, 본 발명의 메모리 셀(2a)에서는, 비트선 BL1이나 소스선 SL에 인가되는 전압을 저감할 수 있기 때문에, 메모리 셀(2a)을 제어하는 주변 회로에 있어서도 전계 효과 트랜지스터의 게이트 절연막의 막두께도 얇게 할 수 있고, 그만큼, 주변 회로의 면적을 작게 할 수 있다.
또한, 메모리 셀(2a, 2b, 2c, 2d)이 행렬 형상으로 설치된 불휘발성 반도체 기억 장치(1)는, 도 1에 도시하는 바와 같이, 비트 전압 인가 회로(10), 제1 선택 게이트 전압 인가 회로(11), 메모리 게이트 전압 인가 회로(13), 제2 선택 게이트 전압 인가 회로(14), 소스 전압 인가 회로(15) 및 기판 전압 인가 회로(17)가 설치되어 있지만, 예를 들어 메모리 셀(2a)의 전하 축적층 EC에 전하를 주입할 때나, 메모리 셀(2a, 2b, 2c, 2d)의 각 전하 축적층 EC로부터 전하를 방출할 때 등의 모든 동작 시에, 비트선 BL1, BL2나, 제1 선택 게이트선 DGL1, DGL2, 소스선 SL, 제2 선택 게이트선 SGL에 인가하는 전압값을 1.5[V] 이하로 한정시킬 수 있다.
따라서, 본 발명의 불휘발성 반도체 기억 장치(1)는, 비트 전압 인가 회로(10)나, 제1 선택 게이트 전압 인가 회로(11), 제2 선택 게이트 전압 인가 회로(14), 메모리 게이트 전압 인가 회로(13), 소스 전압 인가 회로(15), 기판 전압 인가 회로(17)의 각 주변 회로 외에, 예를 들어 동작 전압의 최댓값이 1.5[V]로 설정된 CPU(Central Processing Unit)나 ASIC(Application-Specific Integrated Circuit), 로직 회로, 입출력 회로 등 기타 여러 가지 주변 회로를, 메모리 셀(2a, 2b, 2c, 2d)이나 비트 전압 인가 회로(10) 등과 함께, 하나의 반도체 기판 상에 혼재시킬 수 있다.
이 경우, 본 발명의 불휘발성 반도체 기억 장치(1)에서는, 예를 들어 메모리 셀(2a, 2b, 2c, 2d)에 형성되는 제1 선택 게이트 절연막(30) 및 제2 선택 게이트 절연막(33)의 막두께가, 이들 주변 회로를 구성하는 전계 효과 트랜지스터의 게이트 절연막의 막두께 중, 가장 얇은 막두께 이하로 선정되어 있고, 또한 제1 선택 게이트 절연막(30) 및 제2 선택 게이트 절연막(33)의 막두께가, 비트선 BL1, BL2에 접속된 비트 전압 인가 회로(10)를 구성하는 전계 효과 트랜지스터의 게이트 절연막과, 소스선 SL에 접속된 소스 전압 인가 회로(15)를 구성하는 전계 효과 트랜지스터의 게이트 절연막의 막두께와 동일한 막두께로 형성되어 있는 것이 바람직하다.
이에 의해, 본 발명의 불휘발성 반도체 기억 장치(1)에서는, 주변 회로를 혼재시킨 반도체 기판 상에서 제1 선택 게이트 절연막(30) 및 제2 선택 게이트 절연막(33)의 각 막두께를 얇게 한 만큼, 고속 동작을 실현할 수 있고, 또한 메모리 셀(2a, 2b, 2c, 2d)의 주변에 배치되는 주변 회로의 면적도 작게 할 수 있다.
여기서, 도 2에 도시한 본 발명의 메모리 셀(2a)에 대하여, 도 2와의 대응 부분에 동일 부호를 붙여 도시하는 도 7의 A와 같은 메모리 셀(201)을 사용하여 설명한다. 도 7의 A에 도시하는 메모리 셀(201)은, 비교예 2이며, 메모리 게이트 구조체(204) 및 제1 선택 게이트 구조체(205) 사이에 있는 메모리 웰 MPW의 표면에 불순물 확산 영역(207a)이 형성되고, 동일하게 메모리 게이트 구조체(4) 및 제2 선택 게이트 구조체(206) 사이에 있는 메모리 웰 MPW의 표면에도 불순물 확산 영역(207b)이 형성되어 있다는 점에서, 상술한 도 2에 도시하는 메모리 셀(2a)과는 상이하다.
이 경우, 비교예 2의 메모리 셀(201)에서는, 전하 축적층 EC에 전하를 주입하지 않을 때, 상술한 실시 형태와 마찬가지로, 메모리 게이트 전극 MG에 12[V]의 전하 축적 게이트 전압이 인가되면, 메모리 게이트 전극 MG와 대향한 메모리 웰 MPW 표면에, 전하 축적 게이트 전압에 기초하여 전위가 상승한 채널층 CH가 형성된다.
그러나, 비교예 2의 메모리 셀(201)에서는, 채널층 CH가 형성되는 메모리 웰 MPW보다 불순물 농도가 높은 불순물 확산 영역(207a, 207b)이, 메모리 게이트 구조체(204) 양측의 메모리 웰 MPW 표면에 형성되어 있다는 점에서, 채널층 CH의 채널 전위가, 불순물 확산 영역(207a, 207b)을 통하여 제1 선택 게이트 절연막(30)이나 제2 선택 게이트 절연막(33)으로까지 인가되어 버린다.
그 때문에, 비교예 2의 메모리 셀(201)에서는, 제1 선택 게이트 절연막(30)이나 제2 선택 게이트 절연막(33)의 막두께를 얇게 하면, 불순물 확산 영역(207a, 207b)으로부터 인가된 채널 전위에 의해, 제1 선택 게이트 절연막(30)이나 제2 선택 게이트 절연막(33)이 절연 파괴되어 버릴 우려가 있다고 하는 문제가 있다.
이에 비해, 본 발명의 메모리 셀(2a)에서는, 도 2와 마찬가지의 구성을 도시하는 도 7의 B와 같이, 메모리 게이트 구조체(4) 및 제1 선택 게이트 구조체(5) 사이에 있는 메모리 웰 MPW 표면이나, 메모리 게이트 구조체(4) 및 제2 선택 게이트 구조체(6) 사이에 있는 메모리 웰 MPW 표면에, 불순물 확산 영역이 형성되어 있지 않고, 채널층 CH가 형성되는 메모리 웰과 동일한 불순물 확산 농도로 되어 있다는 점에서, 채널층 CH 주변에 형성된 폭 DW1의 공핍층에 의해, 채널층 CH의 채널 전위 Vch가 전계 완화되고, 채널층 CH로부터 제1 선택 게이트 절연막(30)이나 제1 선택 게이트 절연막(33)으로의 채널 전위 Vch의 인가를 차단할 수 있다.
이와 같이 하여, 본 발명의 메모리 셀(2a)에서는, 채널층 CH로부터 제1 선택 게이트 절연막(30)이나 제2 선택 게이트 절연막(33)으로의 채널 전위 Vch의 인가를 확실하게 차단할 수 있다는 점에서, 비트선 BL1이나 소스선 SL로부터 인가하는 저전압의 전압에 맞추어, 제1 선택 게이트 절연막(30)이나 제2 선택 게이트 절연막(33)의 막두께를 얇게 해도, 제1 선택 게이트 절연막(30)이나 제2 선택 게이트 절연막(33)에 있어서의 절연 파괴를 방지할 수 있다.
이와 관련하여, 이때, 공핍층의 폭 DW1은, 제1 선택 게이트 절연막(30)이나 제2 선택 게이트 절연막(33)의 막두께보다 두껍게 형성함으로써, 도 7의 A에 도시한 비교예 2의 메모리 셀(201)의 경우에 비하여, 제1 선택 게이트 절연막(30)이나 제2 선택 게이트 절연막(33)에 걸리는 전계를 약 절반 이하로까지 억제할 수 있다. 또한, 이 경우, 예를 들어 도 4에 도시하는 바와 같이 각 동작 시에 있어서의 비트선 BL1 및 소스선 SL에 인가되는 전압의 최대 전압값을 1.5[V] 이하로 억제할 수 있으므로, 제1 선택 게이트 절연막(30)이나 제2 선택 게이트 절연막(33)의 막두께를 9[nm] 이하로 형성할 수 있다.
(8) 다른 실시 형태
또한, 본 발명은 본 실시 형태에 한정되는 것은 아니며, 본 발명의 요지의 범위 내에서 다양한 변형 실시가 가능하고, 예를 들어 메모리 웰에 있어서, 채널층 CH가 형성되는 표면 영역의 불순물 농도를 3E18/㎤ 이하로 해도 된다. 여기서, 도 7의 B와의 대응 부분에 동일 부호를 붙여 도시하는 도 7의 C는, 채널층 CH가 형성되는 표면 영역의 불순물 농도가 3E18/㎤ 이하로 이루어지는 메모리 웰 MPW1에 의해 형성된 본 발명의 메모리 셀(41)을 도시한다.
이 경우에도, 상술한 실시 형태와 마찬가지로, 메모리 셀(41)에서는, 메모리 게이트 전극 MG에 고전압의 전하 축적 게이트 전압이 인가되고, 메모리 게이트 전극 MG와 대향한 메모리 웰 MPW1 표면에 채널층 CH가 형성되어도, 제1 선택 게이트 구조체(5) 및 제2 선택 게이트 구조체(6)가 대향한 메모리 웰 MPW1을 비도통 상태로 하게 함으로써, 메모리 게이트 구조체(4)가 대향한 메모리 웰 MPW1 표면에 형성된 채널층 CH 주변에 공핍층(도시하지 않음)을 형성할 수 있고, 전하 축적층 EC로의 전하 주입을 저지할 수 있다.
이때, 불순물 농도가 3E18/㎤ 이하로 이루어지는 메모리 웰 MPW1을 사용한 메모리 셀(41)에서는, 채널층 CH 주변에 형성되는 공핍층의 폭 DW2가 연장되고, 공핍층의 폭 DW2가 연장된 분만큼 제1 선택 게이트 절연막(30)이나 제2 선택 게이트 절연막(33)에 걸리는 전계를 완화할 수 있고, 이와 같이 하여, 제1 선택 게이트 절연막(30)이나 제2 선택 게이트 절연막(33)의 막두께를 한층 더 얇게 형성할 수 있다. 예를 들어, 불순물 농도가 3E18/㎤ 이하로 이루어지는 메모리 웰 MPW1에 형성한 메모리 셀(41)에서는, 채널층 CH 주변에 공핍층을 형성시켰을 때 제1 선택 게이트 절연막(30)이나 제2 선택 게이트 절연막(33)에 걸리는 전계를, 불순물 농도가 1.0E19/㎤로 이루어지는 메모리 웰 MPW를 사용한 메모리 셀(2a)(도 2)의 경우와 비교하여, 1/4 정도로까지 저감할 수 있으므로, 제1 선택 게이트 절연막(30)이나 제2 선택 게이트 절연막(33)의 막두께를 3[nm] 이하로 형성할 수 있다.
이와 관련하여, 제1 선택 게이트 전극 DG와 제2 선택 게이트 전극 SG의 사이의 메모리 웰 MPW1은, 표면에서부터 50[nm]까지의 영역의 불순물 농도가 3E18/㎤ 이하이면 되며, 이에 의해, 공핍층의 형성에 의해 채널층 CH로부터 제1 선택 게이트 절연막(30)이나 제2 선택 게이트 절연막(33)에 걸리는 전계를 완화할 수 있고, 제1 선택 게이트 절연막(30)이나 제2 선택 게이트 절연막(33)의 막두께를 3[nm] 이하로 형성할 수 있다.
또한, 상술한 실시 형태에 있어서는, P형의 메모리 웰 MPW를 사용하여, N형의 트랜지스터 구조를 형성하는 메모리 게이트 구조체(4)와, N형의 MOS 트랜지스터 구조를 형성하는 제1 선택 게이트 구조체(5)와, 동일하게 N형의 MOS 트랜지스터 구조를 형성하는 제1 선택 게이트 구조체(6)가 설치되도록 한 경우에 대하여 설명하였지만, 본 발명은 이에 한정되지 않고, N형의 메모리 웰을 사용하여, P형의 트랜지스터 구조를 형성하는 메모리 게이트 구조체와, P형의 MOS 트랜지스터 구조를 형성하는 제1 선택 게이트 구조체와, 동일하게 P형의 MOS 트랜지스터 구조를 형성하는 제2 선택 게이트 구조체를 설치하도록 해도 된다.
이 경우, 상술한 실시 형태에서 설명한 메모리 셀(2a)과는 N형 및 P형의 극성이 반대로 된다는 점에서, 메모리 게이트 구조체나, 제1 선택 게이트 구조체, 제2 선택 게이트 구조체, 비트선, 소스선에 인가하는 각 전압도 그에 따라 변화한다. 그러나, 이 경우에도, 상술한 실시 형태와 마찬가지로, 메모리 게이트 전극에 인가되는 전하 축적 게이트 전압에 구속되지 않고, 비트선 및 소스선에 인가하는 전압을, 제1 선택 게이트 구조체 및 제2 선택 게이트 구조체의 영역에서 메모리 웰을 비도통 상태로 하게 하는 데 필요한 전압값으로까지 낮출 수 있다. 따라서, 이 경우에도, 이들 비트선 및 소스선의 전압값을 저감할 수 있으므로, 제1 선택 게이트 구조체의 제1 선택 게이트 절연막이나, 제2 선택 게이트 구조체의 제2 선택 게이트 절연막의 막두께를 얇게 할 수 있고, 그만큼, 고속 동작을 실현할 수 있고, 또한 주변 회로의 면적도 작게 할 수 있다.
또한, 상술한 실시 형태에 있어서는, 메모리 셀(2a)의 전하 축적층 EC에 전하를 주입함으로써 데이터를 기입하고, 당해 전하 축적층 EC의 전하를 방출함으로써 데이터를 소거하는 경우에 대하여 설명하였지만, 본 발명은 이에 한정되지 않고, 이것과는 반대로, 메모리 셀(2a)의 전하 축적층 EC 내의 전하를 방출함으로써 데이터를 기입하고, 당해 전하 축적층 EC 내에 전하를 주입함으로써 데이터를 소거하도록 해도 된다.
또한, 본 발명의 불휘발성 반도체 기억 장치(1)는, 상술한 도 4에 도시하는 전압값에 한정되는 것은 아니며, 메모리 게이트 구조체(4)에서 양자 터널 효과에 의해 전하 축적층 EC에 전하를 주입하거나, 혹은 제1 선택 게이트 구조체(5) 및 제2 선택 게이트 구조체(6)의 영역에서 메모리 웰 MPW를 비도통 상태로 하여, 메모리 게이트 구조체(4)를 설치한 메모리 웰 MPW에서 채널층 CH 주변에 공핍층 D를 형성하고, 또한 전하 축적층 EC로의 전하 주입을 저지할 수 있으면, 기타 여러 가지 전압값을 사용해도 된다. 또한, 데이터 판독 동작 시에 있어서의 각 부위의 전압값에 대해서도, 메모리 셀(2a, 2b, 2c, 2d)의 전하 축적층 EC에 전하가 축적되어 있는지 여부의 정보를 판독할 수 있으면, 기타 여러 가지 전압값을 사용해도 된다.
1: 불휘발성 반도체 기억 장치
2a, 2b, 2c, 2d: 메모리 셀
4: 메모리 게이트 구조체
5: 제1 선택 게이트 구조체
6: 제2 선택 게이트 구조체
30: 제1 선택 게이트 절연막
31: 드레인 영역
33: 제2 선택 게이트 절연막
34: 소스 영역
CH: 채널층
D: 공핍층
BL1, BL2: 비트선
SL: 소스선
MGL: 메모리 게이트선
DGL1, DGL2: 제1 선택 게이트선
SGL: 제2 선택 게이트선
MPW, MPW1: 메모리 웰
MG: 메모리 게이트 전극
DG: 제1 선택 게이트 전극
SG: 제2 선택 게이트 전극
EC: 전하 축적층

Claims (11)

  1. 메모리 웰 표면에 형성되고, 비트선이 접속된 드레인 영역과,
    상기 메모리 웰 표면에 형성되고, 소스선이 접속된 소스 영역과,
    상기 드레인 영역 및 상기 소스 영역 사이에 형성되고, 상기 메모리 웰 상에 하부 메모리 게이트 절연막, 전하 축적층, 상부 메모리 게이트 절연막 및 메모리 게이트 전극의 순으로 적층 형성된 메모리 게이트 구조체와,
    상기 드레인 영역 및 상기 메모리 게이트 구조체 사이의 상기 메모리 웰 상에 제1 선택 게이트 절연막을 개재시켜 제1 선택 게이트 전극이 형성된 구성을 갖고, 상기 메모리 게이트 구조체의 하나의 측벽에 하나의 측벽 스페이서를 개재시켜 인접한 제1 선택 게이트 구조체와,
    상기 소스 영역 및 상기 메모리 게이트 구조체 사이의 상기 메모리 웰 상에 제2 선택 게이트 절연막을 개재시켜 제2 선택 게이트 전극이 형성된 구성을 갖고, 상기 메모리 게이트 구조체의 다른 측벽에 다른 측벽 스페이서를 개재시켜 인접한 제2 선택 게이트 구조체를 구비하고 있고,
    양자 터널 효과에 의해 상기 전하 축적층에 전하를 주입하는 데 필요한 전하 축적 게이트 전압이 상기 메모리 게이트 전극에 인가되고, 상기 메모리 게이트 전극이 대향한 상기 메모리 웰 표면에 채널층이 형성되어도, 상기 제1 선택 게이트 구조체에 의해 상기 드레인 영역 및 상기 채널층의 전기적인 접속을 차단하고, 또한 상기 제2 선택 게이트 구조체에 의해 상기 소스 영역 및 상기 채널층의 전기적인 접속도 차단함으로써, 상기 전하 축적 게이트 전압에 기초하여 채널 전위가 상승한 상기 채널층을 둘러싸도록 공핍층을 형성하고, 상기 메모리 게이트 전극 및 상기 채널층 사이의 전압차를 작게 하여 상기 전하 축적층 내로의 전하 주입을 저지하면서, 상기 공핍층에 의해 상기 채널층으로부터 상기 제1 선택 게이트 절연막 및 상기 제2 선택 게이트 절연막으로의 채널 전위의 도달을 저지하는 것을 특징으로 하는 메모리 셀.
  2. 제1항에 있어서, 상기 제1 선택 게이트 전극과 상기 제2 선택 게이트 전극의 사이의 상기 메모리 웰은, 상기 드레인 영역 및 상기 소스 영역의 불순물 농도보다 낮고, 또한 상기 공핍층이 형성되었을 때, 해당 공핍층에 의해 상기 채널층으로부터 상기 제1 선택 게이트 절연막 및 상기 제2 선택 게이트 절연막으로의 상기 채널 전위의 도달을 저지하는 불순물 농도로 선정되어 있는 것을 특징으로 하는 메모리 셀.
  3. 제1항 또는 제2항에 있어서, 상기 전하 축적층에 전하를 주입할 때에는,
    상기 제2 선택 게이트 구조체에 의해, 상기 소스선으로부터 상기 채널층으로의 전압 인가를 차단하는 한편, 상기 제1 선택 게이트 구조체에 의해 상기 비트선으로부터 상기 채널층으로 비트 전압을 인가하고, 상기 전하 축적 게이트 전압과 상기 비트 전압의 전압차에 의해 상기 전하 축적층에 전하를 주입하는 것을 특징으로 하는 메모리 셀.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 전하 축적층은, 상기 메모리 게이트 전극과 상기 메모리 웰이 대향한 영역에만 형성되어 있고, 상기 메모리 게이트 구조체 및 상기 제1 선택 게이트 구조체 사이의 상기 하나의 측벽 스페이서와, 상기 메모리 게이트 구조체 및 상기 제2 선택 게이트 구조체 사이의 상기 다른 측벽 스페이서에는, 상기 전하 축적층이 비형성된 것을 특징으로 하는 메모리 셀.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 양자 터널 효과에 의해 상기 전하 축적층에 전하를 주입하기 전에, 상기 채널 전위를, 상기 비트선 또는 상기 소스선의 전위에 의해 일치시키는 것을 특징으로 하는 메모리 셀.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 선택 게이트 전극 및 상기 제2 선택 게이트 전극이 상기 메모리 게이트 전극에 대하여 사이드 월 형상으로 형성되어 있는 것을 특징으로 하는 메모리 셀.
  7. 메모리 웰 표면에 형성되고, 비트선이 접속된 드레인 영역과,
    상기 메모리 웰 표면에 형성되고, 소스선이 접속된 소스 영역과,
    상기 드레인 영역 및 상기 소스 영역 사이에 형성되고, 상기 메모리 웰 상에 하부 메모리 게이트 절연막, 전하 축적층, 상부 메모리 게이트 절연막 및 메모리 게이트 전극의 순으로 적층 형성된 메모리 게이트 구조체와,
    상기 드레인 영역 및 상기 메모리 게이트 구조체 사이의 상기 메모리 웰 상에 제1 선택 게이트 절연막을 개재시켜 제1 선택 게이트 전극이 형성된 구성을 갖고, 상기 메모리 게이트 구조체의 하나의 측벽에 하나의 측벽 스페이서를 개재시켜 인접한 제1 선택 게이트 구조체와,
    상기 소스 영역 및 상기 메모리 게이트 구조체 사이의 상기 메모리 웰 상에 제2 선택 게이트 절연막을 개재시켜 제2 선택 게이트 전극이 형성된 구성을 갖고, 상기 메모리 게이트 구조체의 다른 측벽에 다른 측벽 스페이서를 개재시켜 인접한 제2 선택 게이트 구조체를 구비하고 있고,
    상기 메모리 게이트 구조체는, 상기 메모리 게이트 전극과 상기 메모리 웰이 대향한 영역에만 상기 전하 축적층이 형성되어 있고, 상기 메모리 게이트 구조체 및 상기 제1 선택 게이트 구조체 사이의 상기 하나의 측벽 스페이서와, 상기 메모리 게이트 구조체 및 상기 제2 선택 게이트 구조체 사이의 상기 다른 측벽 스페이서에는, 상기 전하 축적층이 비형성된 구성을 갖고,
    상기 측벽 스페이서를 개재시켜 상기 메모리 게이트 전극의 측벽을 따라 대향 배치된 상기 제1 선택 게이트 전극 및 상기 제2 선택 게이트 전극이 상기 메모리 게이트 전극에 대하여 사이드 월 형상으로 형성되어 있는 것을 특징으로 하는 메모리 셀.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 선택 게이트 전극과 상기 제2 선택 게이트 전극의 사이의 메모리 웰은, 표면에서부터 50[nm]까지의 영역의 불순물 농도가 1E19/㎤ 이하이고, 상기 제1 선택 게이트 절연막 및 상기 제2 선택 게이트 절연막의 막두께가 9[nm] 이하인 것을 특징으로 하는 메모리 셀.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 제1 선택 게이트 전극과 상기 제2 선택 게이트 전극의 사이의 메모리 웰은, 표면에서부터 50[nm]까지의 영역의 불순물 농도가 3E18/㎤ 이하이고, 상기 제1 선택 게이트 절연막 및 상기 제2 선택 게이트 절연막의 막두께가 3[nm] 이하인 것을 특징으로 하는 메모리 셀.
  10. 비트선 및 소스선이 접속된 메모리 셀이 행렬 형상으로 배치된 불휘발성 반도체 기억 장치이며,
    상기 메모리 셀이 제1항 내지 제9항 중 어느 한 항에 기재된 메모리 셀인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제10항에 있어서, 상기 메모리 셀의 주변에는 주변 회로가 설치되어 있고,
    상기 메모리 셀에 형성되어 있는 상기 제1 선택 게이트 절연막 및 상기 제2 선택 게이트 절연막의 막두께가, 상기 주변 회로를 구성하는 전계 효과 트랜지스터의 게이트 절연막의 막두께 중, 가장 얇은 막두께 이하로 선정되어 있고, 또한 상기 제1 선택 게이트 절연막 및 상기 제2 선택 게이트 절연막의 막두께가, 상기 비트선에 접속된 비트 전압 인가 회로를 구성하는 전계 효과 트랜지스터의 게이트 절연막과, 상기 소스선에 접속된 소스 전압 인가 회로를 구성하는 전계 효과 트랜지스터의 게이트 절연막의 막두께와 동일한 막두께로 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6783447B2 (ja) * 2016-04-20 2020-11-11 株式会社フローディア 不揮発性半導体記憶装置のデータ書き込み方法
CN106887432B (zh) * 2017-03-10 2019-08-30 上海华力微电子有限公司 一种提高sonos器件读取电流的方法
US11257547B2 (en) * 2020-07-07 2022-02-22 Macronix International Co., Ltd. Operation method for memory device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011129816A (ja) 2009-12-21 2011-06-30 Renesas Electronics Corp 半導体装置
US20110233649A1 (en) * 2010-03-29 2011-09-29 Renesas Electronics Corporation Non-volatile semiconductor memory device
KR20140083366A (ko) * 2012-12-26 2014-07-04 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4923318B2 (ja) * 1999-12-17 2012-04-25 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
JP4058232B2 (ja) * 2000-11-29 2008-03-05 株式会社ルネサステクノロジ 半導体装置及びｉｃカード
US20040129986A1 (en) 2002-11-28 2004-07-08 Renesas Technology Corp. Nonvolatile semiconductor memory device and manufacturing method thereof
JP2005142354A (ja) * 2003-11-06 2005-06-02 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその駆動方法及びその製造方法
KR100598107B1 (ko) * 2004-09-21 2006-07-07 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성 방법
US7829938B2 (en) * 2005-07-14 2010-11-09 Micron Technology, Inc. High density NAND non-volatile memory device
JP2007234861A (ja) * 2006-03-01 2007-09-13 Renesas Technology Corp 半導体装置の製造方法
JP2008021666A (ja) * 2006-07-10 2008-01-31 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
US7476588B2 (en) * 2007-01-12 2009-01-13 Micron Technology, Inc. Methods of forming NAND cell units with string gates of various widths
JP2009054707A (ja) 2007-08-24 2009-03-12 Renesas Technology Corp 半導体記憶装置およびその製造方法
JP2010028314A (ja) * 2008-07-16 2010-02-04 Seiko Epson Corp 画像処理装置及び方法並びにプログラム
JP2010278314A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置およびその製造方法
JP5429305B2 (ja) * 2009-11-26 2014-02-26 富士通セミコンダクター株式会社 不揮発性半導体記憶装置及びその消去方法
JP5524632B2 (ja) 2010-01-18 2014-06-18 ルネサスエレクトロニクス株式会社 半導体記憶装置
WO2013075067A1 (en) * 2011-11-18 2013-05-23 Aplus Flash Technology, Inc. Low voltage page buffer for use in nonvolatile memory design
JP2014103204A (ja) * 2012-11-19 2014-06-05 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
EP2973717A1 (en) * 2013-03-15 2016-01-20 Microchip Technology Incorporated Eeprom memory cell with low voltage read path and high voltage erase/write path
US8945997B2 (en) * 2013-06-27 2015-02-03 Globalfoundries Singapore Pte. Ltd. Integrated circuits having improved split-gate nonvolatile memory devices and methods for fabrication of same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011129816A (ja) 2009-12-21 2011-06-30 Renesas Electronics Corp 半導体装置
US20110233649A1 (en) * 2010-03-29 2011-09-29 Renesas Electronics Corporation Non-volatile semiconductor memory device
KR20140083366A (ko) * 2012-12-26 2014-07-04 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법

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