JP2016082038A - メモリセルおよび不揮発性半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000003860 storage Methods 0.000 claims abstract description 131
- 230000000694 effects Effects 0.000 claims abstract description 16
- 230000002093 peripheral effect Effects 0.000 claims abstract description 16
- 230000005669 field effect Effects 0.000 claims abstract description 10
- 238000009413 insulation Methods 0.000 claims abstract description 6
- 125000006850 spacer group Chemical group 0.000 claims description 52
- 239000012535 impurity Substances 0.000 claims description 26
- 238000002347 injection Methods 0.000 claims description 11
- 239000007924 injection Substances 0.000 claims description 11
- 239000011159 matrix material Substances 0.000 claims description 6
- 230000009467 reduction Effects 0.000 abstract description 3
- 230000004044 response Effects 0.000 abstract 1
- 101100081899 Arabidopsis thaliana OST48 gene Proteins 0.000 description 15
- 230000000052 comparative effect Effects 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 10
- 238000009825 accumulation Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- -1 for example Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
- H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
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Abstract
【解決手段】量子トンネル効果によって電荷蓄積層ECに電荷を注入するのに必要な電荷蓄積ゲート電圧に拘束されることなく、第1選択ゲート構造体5及び第2選択ゲート構造体6で、ビット線BL1及びチャネル層CHの電気的な接続や、ソース線SL及びチャネル層の電気的な接続を遮断するのに必要な電圧値にまで、ビット線及びソース線の電圧値を下げることができる。合わせて、第1選択ゲート構造体の第1選択ゲート絶縁膜30や、第2選択ゲート構造体の第2選択ゲート絶縁膜33の各膜厚を薄くでき、その分、高速で動作し、また、ビット線やソース線での電圧低減に応じて、メモリセルを制御する周辺回路においても電界効果トランジスタのゲート絶縁膜の膜厚を薄くでき、その分、周辺回路の面積を小さくできる。
【選択図】図2
Description
1.不揮発性半導体記憶装置の全体構成
2.メモリセルの詳細構成
3.書き込み選択メモリセルにおいて電荷蓄積層に電荷を注入させる動作原理について
4.高電圧の電荷蓄積ゲート電圧がメモリゲート電極に印加された書き込み非選択メモリセルにおいて、電荷蓄積層に電荷が注入されない動作原理について
5.不揮発性半導体記憶装置における各種動作時における電圧について
6.本発明のメモリセルにおける電荷蓄積層の構成について
7.作用および効果
8.他の実施の形態
図1において、1は不揮発性半導体記憶装置を示し、本発明によるメモリセル2a,2b,2c,2dが行列状に配置された構成を有する。不揮発性半導体記憶装置1は、これらメモリセル2a,2b,2c,2dのうち、一方向(この場合、列方向)に並ぶメモリセル2a,2c(2b,2d)で1本のビット線BL1(BL2)を共有しており、ビット電圧印加回路10によって各ビット線BL1,BL2毎に所定のビット電圧が一律に印加され得る。また、不揮発性半導体記憶装置1は、一方向と直交する他方向(この場合、行方向)に配置されたメモリセル2a,2b(2c,2d)で1本の第1選択ゲート線DGL1(DGL2)を共有しており、第1選択ゲート電圧印加回路11によって各第1選択ゲート線DGL1,DGL2毎に所定の第1選択ゲート電圧が一律に印加され得る。
ここで、図2はメモリセル2a(2b)の側断面構成を示す断面図である。実際上、図2に示すように、例えばメモリセル2aは、SiO2等の絶縁基板20上にN型のディープウェル層DNWを介してP型のメモリウェルMPWが形成されており、N型のトランジスタ構造を形成するメモリゲート構造体4と、N型のMOS(Metal-Oxide-Semiconductor)トランジスタ構造を形成する第1選択ゲート構造体5と、同じくN型のMOSトランジスタ構造を形成する第2選択ゲート構造体6とが当該メモリウェルMPWに形成されている。
次に、例えばメモリセル2aの電荷蓄積層ECに電荷を注入し、当該メモリセル2aにデータを書き込む場合について以下説明する。この場合、図2に示すように、電荷蓄積層ECに電荷を注入させるメモリセル(書き込み選択メモリセルとも呼ぶ)2aは、メモリゲート線MGLからメモリゲート構造体4のメモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加され、当該メモリゲート電極MGと対向するメモリウェルMPWの表面に沿ってチャネル層CHが形成され得る。この際、第2選択ゲート構造体6には、第2選択ゲート線SGLから第2選択ゲート電極SGに0[V]のゲートオフ電圧が印加され、ソース線SLからソース領域34に0[V]のソースオフ電圧が印加され得る。これにより第2選択ゲート構造体6は、第2選択ゲート電極SGに対向したメモリウェルMPW表面にチャネル層が形成されることなく、ソース線SLが接続されたソース領域34と、メモリゲート構造体4のチャネル層CHとの電気的な接続を遮断し、ソース線SLからメモリゲート構造体4のチャネル層CHへの電圧印加を阻止し得る。
ここで、図1に示す不揮発性半導体記憶装置1では、メモリゲート線MGLを全てのメモリセル2a,2b,2c,2cで共有していることから、例えば1行1列目にあるメモリセル2aの電荷蓄積層ECにのみ電荷を注入するため、メモリゲート線MGLに高電圧の電荷蓄積ゲート電圧を印加すると、電荷蓄積層ECに電荷を注入しない他のメモリセル(書き込み非選択メモリセルとも呼ぶ)2b,2c,2dにもメモリゲート線MGLを介して各メモリゲート電極MGに高電圧の電荷蓄積ゲート電圧が印加され得る。
ここで、図4は、本発明の不揮発性半導体記憶装置1において、例えばメモリセル2aの電荷蓄積層ECに電荷を注入するデータ書き込み動作時(「Prog」)、メモリセル2aの電荷蓄積層ECに電荷が蓄積されているか否かのデータ読み出し動作時(「Read」)、およびメモリセル2a,2cの電荷蓄積層EC内の電荷を引き抜くデータ消去動作時(「Erase」)における各部位の電圧値について纏めた表である。
ここで、図2との対応部分に同一符号を付して示す図5Aは、比較例1であるメモリセル100を示し、メモリゲート電極MGおよび第1選択ゲート電極DG間にある側壁スペーサ102内にも電荷蓄積層EC1が形成されている点で、図2に示した本発明のメモリセル2aとは相違している。なお、図5Aは、メモリゲート電極MGおよび第1選択ゲート電極DG間の電荷蓄積層EC1だけを図示しているが、メモリゲート電極MGおよび第2選択ゲート電極SG(図5Aでは図示せず)間の側壁スペーサ内にも同様に電荷蓄積層が形成されている。
以上の構成において、メモリセル2aでは、ドレイン領域31およびソース領域34間のメモリウェルMPW上に、下部ゲート絶縁膜24a、電荷蓄積層EC、上部ゲート絶縁膜24bおよびメモリゲート電極MGの順で積層形成されたメモリゲート構造体4を備え、メモリゲート構造体4の一の側壁に側壁スペーサ28aを介して第1選択ゲート構造体5を形成し、当該メモリゲート構造体4の他の側壁に側壁スペーサ28bを介して第2選択ゲート構造体6を形成するようにした。
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば、メモリウェルにおいて、チャネル層CHが形成される表面領域の不純物濃度を3E18/cm3以下としてもよい。ここで、図7Bとの対応部分に同一符号を付して示す図7Cは、チャネル層CHが形成される表面領域の不純物濃度が3E18/cm3以下でなるメモリウェルMPW1により形成された本発明のメモリセル41を示す。
2a,2b,2c,2d メモリセル
4 メモリゲート構造体
5 第1選択ゲート構造体
6 第2選択ゲート構造体
30 第1選択ゲート絶縁膜
31 ドレイン領域
33 第2選択ゲート絶縁膜
34 ソース領域
CH チャネル層
D 空乏層
BL1,BL2 ビット線
SL ソース線
MGL メモリゲート線
DGL1,DGL2 第1選択ゲート線
SGL 第2選択ゲート線
MPW,MPW1 メモリウェル
MG メモリゲート電極
DG 第1選択ゲート電極
SG 第2選択ゲート電極
EC 電荷蓄積層
Claims (11)
- メモリウェル表面に形成され、ビット線が接続されたドレイン領域と、
前記メモリウェル表面に形成され、ソース線が接続されたソース領域と、
前記ドレイン領域および前記ソース領域間に形成され、前記メモリウェル上に下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜およびメモリゲート電極の順で積層形成されたメモリゲート構造体と、
前記ドレイン領域および前記メモリゲート構造体間の前記メモリウェル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の一の側壁に一の側壁スペーサを介して隣接した第1選択ゲート構造体と、
前記ソース領域および前記メモリゲート構造体間の前記メモリウェル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の他の側壁に他の側壁スペーサを介して隣接した第2選択ゲート構造体とを備えており、
量子トンネル効果によって前記電荷蓄積層に電荷を注入するのに必要な電荷蓄積ゲート電圧が前記メモリゲート電極に印加され、前記メモリゲート電極が対向した前記メモリウェル表面にチャネル層が形成されても、前記第1選択ゲート構造体により前記ドレイン領域および前記チャネル層の電気的な接続を遮断し、かつ、前記第2選択ゲート構造体により前記ソース領域および前記チャネル層の電気的な接続も遮断することで、前記電荷蓄積ゲート電圧に基づいてチャネル電位が上昇した前記チャネル層を囲うように空乏層を形成し、前記メモリゲート電極および前記チャネル層間の電圧差を小さくして前記電荷蓄積層内への電荷注入を阻止しつつ、前記空乏層によって前記チャネル層から前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜へのチャネル電位の到達を阻止する
ことを特徴とするメモリセル。 - 前記第1選択ゲート電極と前記第2選択ゲート電極との間の前記メモリウェルは、前記ドレイン領域および前記ソース領域の不純物濃度よりも低く、かつ前記空乏層が形成された際に、該空乏層によって前記チャネル層から前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜への前記チャネル電位の到達を阻止する不純物濃度に選定されている
ことを特徴とする請求項1記載のメモリセル。 - 前記電荷蓄積層に電荷を注入する際には、
前記第2選択ゲート構造体により、前記ソース線から前記チャネル層への電圧印加を遮断する一方で、前記第1選択ゲート構造体により前記ビット線から前記チャネル層へビット電圧を印加し、前記電荷蓄積ゲート電圧と前記ビット電圧との電圧差により前記電荷蓄積層に電荷を注入する
ことを特徴とする請求項1または2記載のメモリセル。 - 前記電荷蓄積層は、前記メモリゲート電極と前記メモリウェルとが対向した領域にのみ形成されており、前記メモリゲート構造体および前記第1選択ゲート構造体間の前記一の側壁スペーサと、前記メモリゲート構造体および前記第2選択ゲート構造体間の前記他の側壁スペーサとには、前記電荷蓄積層が非形成である
ことを特徴とする請求項1〜3のうちいずれか1項記載のメモリセル。 - 量子トンネル効果によって前記電荷蓄積層に電荷を注入する前に、前記チャネル電位を、前記ビット線または前記ソース線の電位によって揃える
ことを特徴とする請求項1〜4のうちいずれか1項記載のメモリセル。 - 前記第1選択ゲート電極および前記第2選択ゲート電極が前記メモリゲート電極に対してサイドウォール状に形成されている
ことを特徴とする請求項1〜5のうちいずれか1項記載のメモリセル。 - メモリウェル表面に形成され、ビット線が接続されたドレイン領域と、
前記メモリウェル表面に形成され、ソース線が接続されたソース領域と、
前記ドレイン領域および前記ソース領域間に形成され、前記メモリウェル上に下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜およびメモリゲート電極の順で積層形成されたメモリゲート構造体と、
前記ドレイン領域および前記メモリゲート構造体間の前記メモリウェル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の一の側壁に一の側壁スペーサを介して隣接した第1選択ゲート構造体と、
前記ソース領域および前記メモリゲート構造体間の前記メモリウェル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の他の側壁に他の側壁スペーサを介して隣接した第2選択ゲート構造体とを備えており、
前記メモリゲート構造体は、前記メモリゲート電極と前記メモリウェルとが対向した領域にのみ前記電荷蓄積層が形成されており、前記メモリゲート構造体および前記第1選択ゲート構造体間の前記一の側壁スペーサと、前記メモリゲート構造体および前記第2選択ゲート構造体間の前記他の側壁スペーサとには、前記電荷蓄積層が非形成である構成を有し、
前記側壁スペーサを介して前記メモリゲート電極の側壁に沿って対向配置された前記第1選択ゲート電極および前記第2選択ゲート電極が前記メモリゲート電極に対してサイドウォール状に形成されている
ことを特徴とするメモリセル。 - 前記第1選択ゲート電極と前記第2選択ゲート電極との間のメモリウェルは、表面から50[nm]までの領域の不純物濃度が1E19/cm3以下であり、前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜の膜厚が9[nm]以下である
ことを特徴とする請求項1〜7のうちいずれか1項記載のメモリセル。 - 前記第1選択ゲート電極と前記第2選択ゲート電極との間のメモリウェルは、表面から50[nm]までの領域の不純物濃度が3E18/cm3以下であり、前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜の膜厚が3[nm]以下である
ことを特徴とする請求項1〜7のうちいずれか1項記載のメモリセル。 - ビット線およびソース線が接続されたメモリセルが行列状に配置された不揮発性半導体記憶装置であって、
前記メモリセルが請求項1〜9のうちいずれか1項記載のメモリセルである
ことを特徴とする不揮発性半導体記憶装置。 - 前記メモリセルの周辺には周辺回路が設けられており、
前記メモリセルに形成されている前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜の膜厚が、前記周辺回路を構成する電界効果トランジスタのゲート絶縁膜の膜厚のうち、最も薄い膜厚以下に選定されており、かつ、前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜の膜厚が、前記ビット線に接続されたビット電圧印加回路を構成する電界効果トランジスタのゲート絶縁膜と、前記ソース線に接続されたソース電圧印加回路を構成する電界効果トランジスタのゲート絶縁膜との膜厚と同じ膜厚に形成されている
ことを特徴とする請求項10記載の不揮発性半導体記憶装置。
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014211095A JP5934324B2 (ja) | 2014-10-15 | 2014-10-15 | メモリセルおよび不揮発性半導体記憶装置 |
CN201580054928.0A CN106796887B (zh) | 2014-10-15 | 2015-10-06 | 存储器单元及非易失性半导体存储装置 |
KR1020177012609A KR102346468B1 (ko) | 2014-10-15 | 2015-10-06 | 메모리 셀 및 불휘발성 반도체 기억 장치 |
PCT/JP2015/078333 WO2016060011A1 (ja) | 2014-10-15 | 2015-10-06 | メモリセルおよび不揮発性半導体記憶装置 |
SG11201703060UA SG11201703060UA (en) | 2014-10-15 | 2015-10-06 | Memory cell and non-volatile semiconductor storage device |
EP15851362.2A EP3232465B1 (en) | 2014-10-15 | 2015-10-06 | Memory cell and non-volatile semiconductor storage device |
US15/515,199 US10038101B2 (en) | 2014-10-15 | 2015-10-06 | Memory cell and non-volatile semiconductor storage device |
TW104133904A TWI612523B (zh) | 2014-10-15 | 2015-10-15 | 記憶體單元及非揮發性半導體記憶裝置 |
IL251710A IL251710B (en) | 2014-10-15 | 2017-04-12 | Memory cell and non-volatile semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014211095A JP5934324B2 (ja) | 2014-10-15 | 2014-10-15 | メモリセルおよび不揮発性半導体記憶装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016087430A Division JP6266688B2 (ja) | 2016-04-25 | 2016-04-25 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016082038A true JP2016082038A (ja) | 2016-05-16 |
JP5934324B2 JP5934324B2 (ja) | 2016-06-15 |
Family
ID=55746558
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014211095A Active JP5934324B2 (ja) | 2014-10-15 | 2014-10-15 | メモリセルおよび不揮発性半導体記憶装置 |
Country Status (9)
Country | Link |
---|---|
US (1) | US10038101B2 (ja) |
EP (1) | EP3232465B1 (ja) |
JP (1) | JP5934324B2 (ja) |
KR (1) | KR102346468B1 (ja) |
CN (1) | CN106796887B (ja) |
IL (1) | IL251710B (ja) |
SG (1) | SG11201703060UA (ja) |
TW (1) | TWI612523B (ja) |
WO (1) | WO2016060011A1 (ja) |
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-
2014
- 2014-10-15 JP JP2014211095A patent/JP5934324B2/ja active Active
-
2015
- 2015-10-06 CN CN201580054928.0A patent/CN106796887B/zh active Active
- 2015-10-06 WO PCT/JP2015/078333 patent/WO2016060011A1/ja active Application Filing
- 2015-10-06 US US15/515,199 patent/US10038101B2/en active Active
- 2015-10-06 KR KR1020177012609A patent/KR102346468B1/ko active IP Right Grant
- 2015-10-06 EP EP15851362.2A patent/EP3232465B1/en active Active
- 2015-10-06 SG SG11201703060UA patent/SG11201703060UA/en unknown
- 2015-10-15 TW TW104133904A patent/TWI612523B/zh active
-
2017
- 2017-04-12 IL IL251710A patent/IL251710B/en active IP Right Grant
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Also Published As
Publication number | Publication date |
---|---|
TWI612523B (zh) | 2018-01-21 |
WO2016060011A1 (ja) | 2016-04-21 |
KR20170069256A (ko) | 2017-06-20 |
KR102346468B1 (ko) | 2021-12-31 |
CN106796887B (zh) | 2020-09-08 |
CN106796887A (zh) | 2017-05-31 |
US20170222036A1 (en) | 2017-08-03 |
IL251710B (en) | 2020-07-30 |
JP5934324B2 (ja) | 2016-06-15 |
TW201621908A (zh) | 2016-06-16 |
EP3232465A4 (en) | 2018-05-16 |
SG11201703060UA (en) | 2017-05-30 |
EP3232465A1 (en) | 2017-10-18 |
IL251710A0 (en) | 2017-06-29 |
EP3232465B1 (en) | 2024-05-08 |
US10038101B2 (en) | 2018-07-31 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20160212 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160216 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160325 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160412 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5934324 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |