CN106796887A - 存储器单元及非易失性半导体存储装置 - Google Patents

存储器单元及非易失性半导体存储装置 Download PDF

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Abstract

本发明不会受到通过量子隧道效应向电荷存储层(EL)注入电荷所需的电荷存储栅电压的限制，可将位线(BL1)和源线(SL)的电压值降低至通过第一选择栅构造体(5)和第二选择栅构造体(6)阻断位线(BL1)与沟道层(CH)的电连接和源线(SL)与沟道层(CH)的电连接所需的电压值，因此，相应于这些位线(BL1)和源线(SL)的电压降低，能够使第一选择栅构造体(5)的第一选择栅绝缘膜(30)和第二选择栅构造体(6)的第二选择栅绝缘膜(33)的各膜厚度变薄，相应地能够实现高速动作，且，相应于在位线(BL1)和源线(SL)中的电压降低，在控制存储器单元的周边电路中也能够使电场效应晶体管的栅绝缘膜的膜厚度变薄，相应地能够缩小周边电路的面积。

Description

存储器单元及非易失性半导体存储装置
技术领域
本发明涉及一种存储器单元及非易失性半导体存储装置。
背景技术
现有技术中，特开2011-129816(专利文献1)中公开了一种存储器栅构造体配置在两个选择栅构造体之间的存储器单元(参照专利文献1中的图16)。实际上，所述存储器单元包括与位线连接的漏区域和与源线连接的源区域，从所述漏区域朝向源区域，在存储器阱中依次配置形成一个选择栅构造体、存储器栅构造体及另一选择栅构造体。具有这种结构的存储器单元中，在存储器栅构造体上设置有电荷存储层，通过向所述电荷存储层注入电荷来写入数据，或者通过从所述电荷存储层抽出电荷来擦除数据。
实际上，这种存储器单元中，向电荷存储层注入电荷时，与源线连接的另一选择栅构造体中阻断电压，而且从位线将低电压的位电压通过一个选择栅构造体施加到存储器栅构造体的沟道层。此时，存储器栅构造体中，在存储器栅极施加高电压的存储器栅电压，通过因位电压与存储器栅电压的电压差而产生的量子隧道效应向电荷存储层注入电荷。
具有这种结构的存储器单元以矩阵形状配置的非易失性半导体存储装置中，多个存储器单元共用被施加高电压的存储器栅电压的存储器栅线。因此，为了向一个存储器单元的电荷存储层注入电荷而在存储器栅线施加高电压的存储器栅电压时，在共用所述存储器栅线的其他存储器单元中，即使在向电荷存储层不注入电荷时，高电压的存储器栅电压也会被施加到存储器栅极。
因此，在这种情况下，在向电荷存储层不注入电荷的存储器单元中，与源线连接的另一选择栅构造体中，阻断向沟道层施加电压，而且通过一个选择栅构造体，从位线将高电压的位电压施加到存储器栅构造体的沟道层。由此，在高电压的存储器栅电压被施加到存储器栅极的存储器栅构造体中，高电压的位电压被施加到沟道层，因此，存储器栅极与沟道层的电压差缩小，结果，不发生量子隧道效应而无法向电荷存储层注入电荷。
现有技术文献
专利文献
专利文献1：特开2011-129816号公报
发明内容
要解决的技术问题
如上所述，现有技术中，不向电荷存储层注入电荷的存储器单元中，为了阻止电荷注入到电荷存储层，对于高电压的存储器栅电压，需要相应地从位线向沟道层施加高电压的位电压。因此，具有这种结构的存储器单元中，需要增加与位线连接的一个选择栅构造体的选择栅绝缘膜的膜厚度以抵抗高电压的位电压，相应地难以实现高速动作。
另外，如上所述的现有的存储器单元中，阻止电荷注入到电荷存储层时，有时向位线施加高电压的位电压，因此，控制存储器单元的周边电路中，也需要增加电场效应晶体管的栅绝缘膜的膜厚度，以抵抗高电压的位电压，从而导致周边电路的面积增大。
因此，本发明是考虑以上的问题而提出的，其目的在于提供一种与现有技术相比能够实现高速动作，且能够缩小周边电路的面积的存储器单元及非易失性半导体装置。
为解决课题的技术手段
用于解决上述问题的本发明的存储器单元，其特征在于，包括：漏区域，形成在存储器阱表面，与位线连接；源区域，形成在所述存储器阱表面，与源线连接；存储器栅构造体，形成在所述漏区域与所述源区域之间，在所述存储器阱上依次层叠形成有下部存储器栅绝缘膜、电荷存储层、上部存储器栅绝缘膜及存储器栅极；第一选择栅构造体，具有在所述漏区域与所述存储器栅构造体之间的所述存储器阱上夹着第一选择栅绝缘膜形成有第一选择栅极的结构，在所述存储器栅构造体的一侧壁上夹着一侧壁隔片而邻接；及第二选择栅构造体，具有在所述源区域与所述存储器栅构造体之间的所述存储器阱上夹着第二选择栅绝缘膜形成有第二选择栅极的结构，在所述存储器栅构造体的另一侧壁上夹着另一侧壁隔片而邻接，其中，即使向所述存储器栅极被施加通过量子隧道效应向所述电荷存储层注入电荷所需的电荷存储栅电压并在与所述存储器栅极相对的所述存储器阱表面形成沟道层，通过所述第一选择栅构造体阻断所述漏区域与所述沟道层的电连接，且通过所述第二选择栅构造体阻断所述源区域与所述沟道层的电连接，从而以包围基于所述电荷存储栅电压而沟道电位上升的所述沟道层的方式形成耗尽层，缩小所述存储器栅极与所述沟道层之间的电压差而阻止电荷注入到所述电荷存储层内，且通过所述耗尽层阻止沟道电位从所述沟道层到达所述第一选择栅绝缘膜和所述第二选择栅绝缘膜。
另外，本发明的存储器单元，其特征在于，漏区域，形成在存储器阱表面，与位线连接；源区域，形成在所述存储器阱表面，与源线连接；存储器栅构造体，形成在所述漏区域与所述源区域之间，在所述存储器阱上依次层叠形成有下部存储器栅绝缘膜、电荷存储层、上部存储器栅绝缘膜及存储器栅极；第一选择栅构造体，具有在所述漏区域与所述存储器栅构造体之间的所述存储器阱上夹着第一选择栅绝缘膜形成有第一选择栅极的结构，在所述存储器栅构造体的一侧壁上夹着一侧壁隔片而邻接；及第二选择栅构造体，具有在所述源区域与所述存储器栅构造体之间的所述存储器阱上夹着第二选择栅绝缘膜形成有第二选择栅极的结构，在所述存储器栅构造体的另一侧壁上夹着另一侧壁隔片而邻接，其中，所述存储器栅构造体具有所述电荷存储层仅形成在所述存储器栅极与所述存储器阱相对的区域，在所述存储器栅构造体与所述第一选择栅构造体之间的所述一侧壁隔片和所述存储器栅构造体与所述第二选择栅构造体之间的所述另一侧壁隔片上没有形成所述电荷存储层的结构，夹着所述侧壁隔片沿所述存储器栅极的侧壁相对配置的所述第一选择栅极和所述第二选择栅极相对于所述存储器栅极形成为侧壁形状。
这种存储器单元中，即使向存储器栅极施加通过量子隧道效应向电荷存储层注入电荷所需的电荷存储栅电压而在与所述存储器栅极相对的所述存储器阱表面形成沟道层，通过所述第一选择栅构造体阻断所述漏区域与所述沟道层的电连接，且通过所述第二选择栅构造体阻断所述源区域与所述沟道层的电连接，从而以包围基于所述电荷存储栅电压而沟道电位上升的所述沟道层的方式可形成耗尽层，结果，使所述存储器栅极与所述沟道层之间的电压差变小，从而能够阻止电荷注入到所述电荷存储层内，且通过所述耗尽层能够阻止沟道电位从所述沟道层到达所述第一选择栅绝缘膜和所述第二选择栅绝缘膜。
另外，本发明的非易失性半导体装置，其特征在于，所述非易失性半导体装置为与位线和源线连接的存储器单元以矩阵形状配置的非易失性半导体装置，所述存储器单元为权利要求的任一项所述的存储器单元。
有益效果
根据本发明，不会受到通过量子隧道效应向电荷存储层注入电荷所需的电荷存储栅电压的限制，能够将位线和源线的电压值降低至通过第一选择栅构造体和第二选择栅构造体阻断位线与沟道层的电连接和源线与沟道层的电连接所需的电压值，相应于所述位线和源线的电压降低，能够相应地使第一选择栅构造体的第一选择栅绝缘膜和第二选择栅构造体的第二选择栅绝缘膜的各个膜厚度变薄，从而能够实现高速动作。
另外，根据本发明，能够降低施加在位线和源线的电压，因此，控制存储器单元的周边电路中，也能够使电场效应晶体管的栅绝缘膜的膜厚度变薄，相应地能够缩小周边电路的面积。
附图说明
图1是示出本发明的包括存储器单元的非易失性半导体存储装置的电路结构的电路图。
图2是示出本发明的存储器单元的侧剖面结构的剖视图。
图3是用于说明存储器栅构造体的栅绝缘膜电容和耗尽层电容的示意图。
图4是示出数据写入动作、数据读取动作、及数据擦除动作时的各部位的电压值的一例的表。
图5的图5A是示出在存储器栅极与第一选择栅极之间的侧壁隔片中也形成电荷存储层的比较例1的存储器单元中，向电荷存储层注入电荷之后的形态的示意图，图5b是示出在向图5A的电荷存储层注入电荷后随着时间的经过电荷存储层内的电荷扩散的形态的示意图。
图6是示出本发明的存储器单元中向电荷存储层注入电荷时的形态的示意图。
图7的图7A是示出分别在存储器栅构造体与第一选择栅构造体之间的存储器阱表面和在存储器栅构造体与第二选择栅构造体之间的存储器阱表面形成杂质扩散区域的比较例2的存储器单元的示意图，图7B是示出本发明的存储器单元的耗尽层的宽度的示意图，图7C是示出改变存储器阱的杂质浓度时的耗尽层的宽度的示意图。
具体实施方式
下面，对本发明的实施方式进行说明。并且，按照以下的顺序进行说明。
1.非易失性半导体存储装置的整体结构
2.存储器单元的详细结构
3.关于写入选择存储器单元中向电荷存储层注入电荷的动作原理
4.关于高电压的电荷存储栅电压被施加到存储器栅极的写入非选择存储器单元中，电荷不被注入到电荷存储层的动作原理
5.关于非易失性半导体存储装置的各种动作时的电压
6.关于本发明的存储器单元的电荷存储层的结构
7.作用及效果
8.其他实施方式
(1)非易失性半导体存储装置的整体结构
图1中，1表示非易失性半导体存储装置，具有本发明的存储器单元2a、2b、2c、2d以矩阵形状配置的结构。非易失性半导体存储装置1中，所述存储器单元2a、2b、2c、2d中向一个方向(在此为列方向)排列的存储器单元2a、2c(2b、2d)共用一个位线BL1(BL2)，通过位电压施加电路10一律向各个位线BL1、BL2施加规定的位电压。并且，非易失性半导体存储装置1中，配置在与一个方向垂直的另一方向(在此为行方向)的存储器单元2a、2b(2c、2d)共用一个第一选择栅线DGL1(DGL2)，通过第一选择栅电压施加电路11一律向各个第一选择栅线DGL1、DGL2施加规定的第一选择栅电压。
并且，在该实施方式中，非易失性半导体存储装置1中，所有存储器单元2a、2b、2c、2d共用一个存储器栅线MGL、一个第二选择栅线SGL和一个源线SL，通过存储器栅单压施加电路13向存储器栅线MGL施加规定的存储器栅电压，通过第二选择栅单压施加电路14向第二选择栅线SGL施加规定的第二选择栅电压，通过源单压施加电路15向源线SL施加规定的源电压。
并且，在该实施方式中，对所有存储器单元2a、2b、2c、2d共用一个存储器栅线MGL、一个第二选择栅线SGL和一个源线SL的情况进行了说明，但是，本发明并不限定于此，还可以使配置在另一方向(行方向)的各个存储器单元2a、2b(2c、2d)分别共用存储器栅线、第二选择栅线和源线。
顺便说一下，所述非易失性半导体存储装置1中，例如所有存储器单元2a、2b、2c、2d均形成在P型一个存储器阱MPW中，通过基板电压施加电路17向存储器阱MPW施加规定的基板电压。在此，所述存储器单元2a、2b、2c、2d都具有相同的结构，下面着重说明第1行第1列的存储器单元2a。
在这种情况下，存储器单元2a具有如下的结构：位线BL1连接到形成在存储器阱MPW表面的漏区域(未示出)，源线SL连接到形成在存储器阱MPW表面的源区域(未示出)，存储器栅构造体4、第一选择栅构造体5和第二选择栅构造体6形成在所述漏区域与源区域之间的存储器阱MPW上。
实际上，存储器单元2a中，在漏区域与源区域之间的存储器阱MPW上形成的存储器栅构造体4的一侧壁上夹着侧壁隔片(未示出)配置第一选择栅构造体5，在存储器栅构造体4的另一侧壁上夹着侧壁隔片配置第二选择栅构造体6，从位线BL1朝向源线SL在存储器阱MPW上依次配置第一选择栅构造体5、存储器栅构造体4和第二选择栅构造体6。
其中，在第一选择栅构造体5中，在侧壁隔片与漏区域之间的存储器阱MPW上夹着第一选择栅绝缘膜形成第一选择栅极DG，第一选择栅线DGL1连接到第一选择栅极DG。第一选择栅构造体5中，通过从位线BL1向一端的存储器阱MPW表面的漏区域施加的位电压和从第一选择栅线DGL1向第一选择栅极DG施加的第一选择栅电压的电压差，在与第一选择栅极DG相对的存储器阱MPW表面可形成沟道层。
在这种情况下，由于在第一选择栅构造体5中，通过在与第一选择栅极DG相对的存储器阱MPW表面形成沟道层，位线BL1与配置有存储器栅构造体4的存储器阱MPW表面的沟道层电连接，从而可将位线BL1的位电压施加到存储器栅构造体4的沟道层。另外，第一选择栅构造体5中，通过在与第一选择栅极DG相对的存储器阱MPW表面没有形成沟道层，阻断位线BL1与由存储器栅构造体4形成的沟道层的电连接，从而能够阻止从位线BL1向存储器栅构造体4的沟道层施加位电压。
第二选择栅构造体6中，在侧壁隔片与源区域之间的存储器阱MPW上夹着第二选择栅绝缘膜形成第二选择栅极SG，第二选择栅线SGL连接到第二选择栅极SG。第二选择栅构造体6中，通过从源线SL向一端的存储器阱MPW表面的源区域施加的源电压与从第二选择栅线SGL向第二选择栅极SG施加的第二选择栅电压的电压差，在与第二选择栅极SG相对的存储器阱MPW表面可形成沟道层。
在这种情况下，第二选择栅构造体6中，通过在与第二选择栅极SG相对的存储器阱MPW表面形成沟道层，源线SL与配置有存储器栅构造体4的存储器阱MPW表面的沟道层可电连接。另外，第二选择栅构造体6中，通过在与第二选择栅极SG相对的存储器阱MPW表面没有形成沟道层，阻断源线SL与存储器栅构造体4的沟道层的电连接，从而能够阻止从源线SL向存储器栅构造体4的沟道层施加源电压。
位于第一选择栅构造体5与第二选择栅构造体6之间的存储器阱MPW上的存储器栅构造体4具有在存储器阱MPW上依次层叠形成下部栅绝缘膜、电荷存储层EC、上部栅绝缘膜及存储器栅极MG的结构，存储器栅线MGL连接到所述存储器栅极MG。具有这种结构的存储器栅构造体4通过存储器栅极MG与存储器阱MPW的电压差产生量子隧道效应，向电荷存储层EC注入电荷，或者从所述电荷存储层EC抽出电荷。
(2)存储器单元的详细结构
在此，图2是示出存储器单元2a(2b)的侧剖面结构的剖视图。实际上，如图2所示，例如存储器单元2a中，在SiO2等绝缘基板20上夹着N型深阱层DNW形成有P型存储器阱MPW，在所述存储器阱MPW上形成有N型晶体管结构的存储器栅构造体4、形成N型金属氧化物半导体(Metal-Oxide-Semiconductor；MOS)晶体管结构的第一选择栅构造体5和同样形成N型MOS晶体管结构的第二选择栅构造体6。
实际上，在存储器阱MPW表面上相隔规定距离形成有第一选择栅构造体5的一端的漏区域31和第二选择栅构造体6的一端的源区域34，位线BL1连接到漏区域31，源线SL连接到源区域34。并且，在该实施方式中，漏区域31和源区域34中，杂质浓度被选定为1.0E21/cm3以上，另外，在存储器阱MPW形成沟道层CH的表面区域(例如，从表面50nm深的区域)的杂质浓度被选定为1.0E19/cm3，优选被选定为3.0E18/cm3。
存储器栅构造体4中，在漏区域31与源区域34之间的存储器阱MPW上，夹着由SiO2等绝缘部件构成的下部栅绝缘膜24a，具有例如由氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铝(Al2O3)等构成的电荷存储层EC，并且，在该电荷存储层EC上，夹着同样由绝缘部件构成的上部栅绝缘膜24b具有存储器栅极MG。由此，存储器栅构造体4中，通过下部栅绝缘膜24a和上部栅绝缘膜24b，电荷存储层EC具有与存储器阱MPW和存储器栅极MG绝缘的结构。
存储器栅构造体4中，由绝缘部件构成的侧壁隔片28a沿着一侧壁形成，夹着所述侧壁隔片28a邻接第一选择栅构造体5。在存储器栅构造体4与第一选择栅构造体5之间形成的所述侧壁隔片28a以规定的膜厚度形成，使得存储器栅构造体4与第一选择栅构造体5之间绝缘。
另外，第一选择栅构造体5中，在侧壁隔片28a与漏区域31之间的存储器阱MPW上形成有第一选择栅绝缘膜30，所述第一选择栅绝缘膜30由绝缘部件构成，且膜厚度为9nm以下，优选为3nm以下，在所述第一选择栅绝缘膜30上形成与第一选择栅线DGL1连接的第一选择栅极DG。
在此，存储器栅构造体4与第一选择栅构造体5之间小于5nm时，如果向存储器栅极MG、第一选择栅极DG施加规定电压，则侧壁隔片28a有可能产生耐压不良，另外，存储器栅构造体4与第一选择栅构造体5之间超过40nm时，存储器栅极MG与第一选择栅极DG之间的存储器阱MPW的阻抗上升，从而在进行后述的数据读取时，在存储器栅构造体4与第一选择栅构造体5之间难以产生读取电流。因此，在该实施方式中，优选地，存储器栅构造体4与第一选择栅构造体5之间的侧壁隔片28a的宽度被选定为5nm以上且40nm以下。
另外，存储器栅构造体4的另一侧壁上也形成由绝缘部件构成的侧壁隔片28b，夹着所述侧壁隔片28b邻接第二选择栅构造体6。在存储器栅构造体4与第二选择栅构造体6之间形成的所述侧壁隔片28b也以与一侧的侧壁隔片28a相同的膜厚度形成，使得存储器栅构造体4与第二选择栅构造体6之间绝缘。
另外，第二选择栅构造体6中，在侧壁隔片28b与源区域34之间的存储器阱MPW上形成有第二选择栅绝缘膜33，所述第二选择栅绝缘膜33由绝缘部件构成，且膜厚度为9nm以下，优选为3nm以下，在所述第二选择栅绝缘膜33上形成有与第二选择栅线SGL连接的第二选择栅极SG。
在此，存储器栅构造体4与第二选择栅构造体6之间小于5nm时，如果存储器栅极MG、第二选择栅极SG被施加规定电压，则侧壁隔片28b有可能产生耐压不良，另外，存储器栅构造体4与第二选择栅构造体6之间超过40nm时，存储器栅极MG与第二选择栅极SG之间的存储器阱MPW的阻抗上升，从而在进行后述的数据读取时，在存储器栅构造体4与第二选择栅构造体6之间难以产生读取电流。因此，在该实施方式中，优选地，存储器栅构造体4与第二选择栅构造体6之间的侧壁隔片28b的宽度被选定为5nm以上且40nm以下。
顺便说一下，在该实施方式中，夹着侧壁隔片28a、28b沿存储器栅极MG的侧壁形成的第一选择栅极DG和第二选择栅极SG分别以侧壁形状形成，所述侧壁形状为随着远离存储器栅极MG顶部朝向存储器阱MPW下降。
具有上述结构的存储器单元2a、2b、2c、2d可以通过光刻法技术、氧化或CVD等膜形成技术，蚀刻技术及利用离子注入法等的通常的半导体制造工序形成，因此，在此省略对其的说明。
顺便说一下，上述的侧壁形状的第一选择栅极DG和第二选择栅极SG可通过以下方式形成：首先，在存储器阱MPW上形成由侧壁隔片28a、28b覆盖的存储器栅极MG，然后在存储器阱MPW上以覆盖上述存储器栅极MG周边的侧壁隔片28a、28b的方式形成导电层，然后通过对所述导电层进行回蚀，沿存储器栅极MG的侧壁的侧壁隔片28a、28b形成为为侧壁形状。
如上所述，存储器栅极MG先于第一选择栅极DG和第二选择栅极SG形成。另外，第一选择栅极DG和第二选择栅极SG通过用于形成存储器栅极MG的半导体制造工序之后的工序，利用不同于存储器栅极MG的导电层来形成。
(3)关于写入选择存储器单元中向电荷存储层注入电荷的动作原理
接着，下面对向例如存储器单元2a的电荷存储层EC注入电荷来向所述存储器单元2a写入数据的情况进行说明。此时，如图2所示，向电荷存储层EC注入电荷的存储器单元(称为写入选择存储器单元)2a中，从存储器栅线MGL向存储器栅构造体4的存储器栅极MG施加12V的电荷存储栅电压，并且沿着与所述存储器栅极MG相对的存储器阱MPW表面可形成沟道层CH。此时，第二选择栅构造体6中，从第二选择栅线SGL向第二选择栅极SG施加0V的栅极截止电压，从源线SL向源区域34可施加0V的源截止电压。由此，第二选择栅构造体6中，在与第二选择栅极SG相对的存储器阱MPW表面不会形成沟道层，从而阻断与源线SL连接的源区域34与存储器栅构造体4的沟道层CH的电连接，阻止从源线SL向存储器栅构造体4的沟道层CH施加电压。
另外，在第一选择栅构造体5中，从第一选择栅线DGL1向第一选择栅极DG施加1.5V的第一选择栅电压，从位线BL1向漏区域31可施加0V的电荷存储位电压。由此，第一选择栅构造体5中，与第一选择栅极DG相对的存储器阱MPW处于导通状态，与位线BL1连接的漏区域31与存储器栅构造体4的沟道层CH电连接，使得存储器栅构造体4的沟道层CH成为作为电荷存储位电压的0V。并且，此时，存储器阱MPW上可被施加与电荷存储位电压相同的0V的基板电压。
这样，存储器栅构造体4中，存储器栅极MG成为12V，沟道层CH成为0V，从而存储器栅极MG与沟道层CH之间产生12V的电压差，通过因所述电压差而发生的量子隧道效应，能够向电荷存储层EC内注入电荷，可成为写入数据的状态。
(4)关于高电压的电荷存储栅电压被施加到存储器栅极的写入非选择存储器单元中，电荷不被注入到电荷存储层的动作原理
在此，图1所示的非易失性半导体存储装置1中，所有存储器单元2a、2b、2c、2d共用存储器栅线MGL，因此，为了仅向例如第1行第1列的存储器单元2a的电荷存储层EC注入电荷而向存储器栅线MGL施加高电压的电荷存储栅电压时，对于不向电荷存储层EC注入电荷的其他存储器单元(称为写入非选择存储器单元)2b、2c、2d，高电压的电荷存储栅电压通过存储器栅线MGL也会被施加到各存储器栅极MG。
此时，在不向电荷存储层EC注入电荷的其他存储器单元2b、2c、2d中，即使从存储器栅线MGL向存储器栅极MG施加高电压的电荷存储栅电压，如现有技术一样，也不需要向位线BL1、BL2施加与高电压的电荷存储栅电压相应的高电压的位电压，而是可以仅通过第一选择栅构造体5阻断位线BL1与存储器栅构造体4的沟道层CH的电连接，且通过第二选择栅构造体6阻断源线SL与存储器栅构造体4的沟道层CH的电连接，从而阻止电荷注入到存储器栅构造体4的电荷存储层EC。
在此，存储器单元2b、2c、2d中，关注第1行第2列的存储器单元2b，如图2所示，此时，对于一存储器单元2b的存储器栅构造体4也通过存储器栅线MGL向存储器栅极MG施加12V的电荷存储栅电压，因此，电荷存储栅电压传递至存储器阱MPW，沿与所述存储器栅极MG相对的存储器阱MPW表面形成沟道层CH。
在所述存储器单元2b的第二选择栅构造体6中，从第二选择栅线SGL向第二选择栅极SG可被施加0V的栅极截止电压，从源线SL向源区域34可被施加0V的源截止电压。由此，存储器单元2b的第二选择栅构造体6中，与第二选择栅极SG相对的存储器阱MPW成为非导通状态，从而阻断与源线SL连接的源区域34与存储器栅构造体4的沟道层CH的电连接。
另外，进一步，对于所述存储器单元2b的第一选择栅构造体5，从第一选择栅线DGL1向第一选择栅极可被施加1.5V的第一选择栅电压，从位线BL2向漏区域31可被施加1.5V的截止电压。由此，所述第一选择栅构造体5中，与第一选择栅极DG相对的存储器阱MPW成为非导通状态，从而阻断与位线BL2连接的漏区域31与存储器栅构造体4的沟道层CH的电连接。
这样，存储器单元2b的存储器栅构造体4中，在两侧的第一选择栅构造体5和第二选择栅构造体6的下部存储器阱MPW成为非导通状态，因此，成为通过存储器栅极MG在存储器阱MPW表面形成的沟道层CH与漏区域31和源区域34的电连接被阻断的状态，在所述沟道层CH的周边形成耗尽层D。
在此，对于通过上部栅绝缘膜24b、电荷存储层EC及下部栅绝缘膜24a的三层结构所得到的电容(以下，称为栅绝缘膜电容)C2、和形成在存储器阱MPW内且包围沟道层CH的耗尽层D的电容(以下，称为耗尽层电容)C1，如图3所示，可以是栅绝缘膜电容C2和耗尽层电容C1直接连接的结构，例如，假设栅绝缘膜电容C2为耗尽层电容C1的三倍时，沟道层CH的沟道电位Vch可以通过下述式求出。
[数1]
因此，该实施方式中，存储器阱MPW的基板电压CV为0V，存储器栅极MG的存储器栅电压MV为12V，因此，如下述式所示，沟道电位Vch为9V。
[数2]
由此，存储器栅构造体4中，即使存储器栅极MG上被施加12V的电荷存储栅电压，存储器阱MPW中被耗尽层D包围的沟道层CH的沟道电位Vch为9V，因此，存储器栅极MG与沟道层CH之间的电压差为3V而较小，结果，不会发生量子隧道效应，从而能够阻止电荷注入到电荷存储层EC。
并且，所述存储器单元2b中，在存储器栅构造体4与第一选择栅构造体5之间的存储器阱MPW的区域由于没有形成杂质浓度高的杂质扩散区域，因此，在形成于存储器阱MPW表面周边的沟道层CH的周边，能够可靠地形成耗尽层D，从而通过所述耗尽层D阻止沟道电位Vch从沟道层CH到达第一选择栅绝缘膜30。
由此，第一选择栅构造体5中，即使对于从位线BL2向漏区域31施加的低电压的位电压相应地将第一选择栅绝缘膜30的膜厚度形成得薄，由于沟道层CH的沟道电位Vch被耗尽层D阻断，因此能够防止基于沟道电位Vch的第一选择栅绝缘膜30的绝缘被破坏。
另外，进一步，在存储器栅构造体4与第二选择栅构造体6之间的存储器阱MPW的区域，也形成有杂质浓度高的杂质扩散区域，因此，在形成于存储器阱MPW表面周边的沟道层CH的周边，能够可靠地形成耗尽层D，从而通过所述耗尽层D阻止沟道电位Vch从沟道层CH到达第二选择栅绝缘膜33。
由此，第二选择栅构造体6中，即使对于从源线SL向源区域34施加的低电压的源电压相应地将第二选择栅绝缘膜33的膜厚度形成得薄，由于沟道层CH的沟道电位Vch被耗尽层D阻断，因此能够防止基于沟道电位Vch的第二选择栅绝缘膜33的绝缘被破坏。
并且，在写入选择存储器单元2a或写入非选择存储器单元2b中实施上述动作时，动作开始的时点的沟道电位可能根据存储器单元2a、2b中的电荷的存储状体发生变化。因此，优选地，在写入动作之前增加如下的动作：使位线BL1、BL2或源线SL的电位成为例如0V，使第一选择栅极DG或第二选择栅极SG成为例如1.5V，进一步使存储器栅极MG成为例如1.5V，使存储器单元2a、2b、2c、2d的沟道电位与位线BL1、BL2或源线SL的电位一致。在这种情况下，优选地，使沟道电位一致之后，将第一选择栅极DG和第二选择栅极SG恢复到0V的栅截止电压后转到写入动作。
(5)关于非易失性半导体存储装置的各种动作时的电压
在此，图4是归纳了本发明的非易失性半导体存储装置1中，例如，向存储器单元2a的电荷存储层EC注入电荷的数据写入动作时(“Prog”)、电荷是否存储在存储器单元2a的电荷存储层EC的数据读取动作时(“Read”)及抽出存储器单元2a、2c的电荷存储层EC内的电荷的数据擦除动作时(“Erase”)的各部位的电压值的表。
其中，图4中的“Read”栏表示数据读取动作时的电压值，此时，例如配置读取数据的存储器单元2a的选择列中，通过向第二选择栅线SGL施加1.5V的第二选择栅电压、向源线SL上施加0V的源电压，设置所述存储器单元2a的第二选择栅构造体6的区域的存储器阱MPW成为导通状态，源线SL与存储器栅构造体4的沟道层CH成为电连接的状态。另外，此时，连接到读取数据的存储器单元2a的第一选择栅构造体5的第一选择栅线DGL1上可被施加1.5V的第一选择栅电压，连接到与上述第一选择栅构造体5邻接的漏区域31的位线BL1上可被施加1.5V的读取电压。
并且，读取数据的存储器单元2a的存储器栅构造体4中，从存储器栅线MGL向存储器栅极MG可被施加0V。此时，读取数据的存储器单元2a中，在电荷存储在存储器栅构造体4的电荷存储层EC的情况(写入数据的情况)下，存储器栅构造体4下部的存储器阱MPW成为非导通状态，通过所述存储器栅构造体4，能够阻断第一选择栅构造体5和第二选择栅构造体6的电连接。由此，读取数据的存储器单元2a中，连接到与第一选择栅构造体5邻接的漏区域的位线BL1的1.5V的读取电压可以保持不变。
另外，读取数据的存储器单元2a中，在电荷没有存储在存储器栅构造体4的电荷存储层EC的情况(数据没有被写入的情况)下，存储器栅构造体4下部的存储器阱MPW成为导通状态，夹着存储器栅构造体4，第一选择栅构造体5与第二选择栅构造体6电连接，结果，通过存储器单元2a，0V的源线SL与1.5V的位线BL1电连接。由此，读取数据的存储器单元2a中，位线BL1的读取电压被施加到0V的源线SL，因此，施加于位线BL1的1.5V的读取电压下降。这样，非易失性半导体存储装置1中，可通过检测位线BL1的读取电压是否发生变化，能够读取电荷是否存储在存储器单元2a的电荷存储层EC的数据。
并且，与施加1.5的读取电压的位线BL1连接且不读取数据的存储器单元2c(图1)中，如图4的“非选择行”所示，第一选择栅线DGL1上被施加0V，第一选择栅构造体5下部的存储器阱MPW成为非导通状态，从而能够防止电荷存储层EC的电荷的存储状态影响位线BL1的读取电压的情况。
顺便说一下，图4的“Erase”栏表示抽出非易失性半导体装置1的存储器单元2a、2c的电荷存储层EC内的电荷的数据擦除动作时的电压值。在这种情况下，各存储器单元2a、2c的存储器栅构造体4中，通过从存储器栅线MGL向存储器栅极MG被施加-12V的存储器栅电压，电荷存储层EC内的电荷被抽出到0V的存储器阱MPW而数据可被擦除。
并且，图4的“Prog”栏表示向存储器单元2a的电荷存储层EC注入电荷时的电压值(“选择列”和“选择行”)和向存储器单元2a的电荷存储层EC不注入电荷时的电压值(“非选择列”或“非选择行”)，与上述的“(3)关于写入选择存储器单元中向电荷存储层注入电荷的动作原理”和“(4)关于高电压的电荷存储栅电压被施加到存储器栅极的写入非选择存储器单元中，电荷不被注入到电荷存储层的动作原理”存在说明重复的部分，因此，在此省略其说明。
(6)关于本发明的存储器单元的电荷存储层的结构
在此，与图2对应的部分使用相同符号的图5A示出作为比较例1的存储器单元100，与图2所示的本发明的存储器单元2a的区别在于，在存储器栅极MG与第一选择栅极DG之间的侧壁隔片102内也形成有电荷存储层EC1。并且，图5A中仅示出存储器栅极MG与第一选择栅极DG之间的电荷存储层EC1，但是，在存储器栅极MG与第二选择栅极SG(图5A中未示出)之间的侧壁隔片内同样地形成电荷存储层。
实际上，比较例中所示的电荷存储层EC1具有如下的结构：从设置在存储器栅极MG的下部的区域ER1的电荷存储层EC的端部延伸至存储器栅极MG与第一选择栅极DG之间的区域后，垂直弯曲而在存储器栅极MG与第一选择栅极DG之间的侧壁隔片102内沿着存储器栅极MG的侧壁延伸。
具有所述电荷存储层EC、EC1的比较例1的存储器单元100中，通过因存储器栅极MG与存储层MPW表面的沟道层(未示出)的电压差而产生的量子隧道效应，电荷从存储层MPW注入到电荷存储层EC内。但是，如与图5A对应的部分使用相同符号的图5B所示，比较例1的存储器单元100中，随着时间的经过，电荷存储层EC内的电荷逐渐地扩散至存储器栅极MG与第一选择栅极DG之间的电荷存储层EC1内，从而不仅电荷存储层EC，连存储器栅极MG与第一选择栅极DG之间的存储器阱MPW的区域ER2正上方的电荷存储层EC1内也有可能存储电荷。
如上所述，比较例1的存储器单元100中，如果存储器栅极MG与第一选择栅极DG之间的存储器阱MPW的区域ER2正上方的电荷存储层EC1内也存储电荷，则存储器栅极MG与第一选择栅极DG之间的存储器阱MPW的区域ER2的阻抗会上升，导致读取动作时的存储电流下降，从而难以提高读取性能，难以进行高速动作。
对此，本发明的存储器单元2a中，如图6所示，存储器栅极MG具有如下的结构：仅在与存储器阱MPW相对的区域ER1设置有电荷存储层EC，而在存储器栅极MG与第一选择栅极DG之间的侧壁隔片28a内和存储器栅极MG与第二选择栅极SG(图6中未示出)之间的侧壁隔片28b内均未设置有电荷存储层。
由此，存储器单元2a中，向电荷存储层EC内电荷被注入时，通过侧壁隔片28a、28b，电荷存储层EC内的电荷不会到达至第一选择栅极DG和第二选择栅极SG的附近，能够滞留在存储器栅极MG下部的区域ER1，从而能够防止电荷存储到存储器栅极MG与第一选择栅极DG之间的存储器阱MPW的区域ER2的正上方。这样，存储器单元2a中，存储器栅极MG与第一选择栅极DG之间的存储器阱MPW的区域ER2的阻抗值能够保持在低阻抗状态，从而能够提高读取性能，能够进行高速动作。
(7)作用及效果
对于以上的结构，存储器单元2a中，在漏区域31与源区域34之间的存储器阱MPW上包括依次层叠形成下部栅绝缘膜24a、电荷存储层EC、上部栅绝缘膜24及存储器栅极MG的存储器栅构造体4，在存储器栅构造体4的一侧壁夹着侧壁隔片28a形成第一选择栅构造体5，在所述存储器栅构造体4的另一侧壁夹着侧壁隔片28b形成第二选择栅构造体6。
第一选择栅构造体5中，在与位线BL1连接的漏区域31与设置在存储器栅构造体4的侧壁的一侧壁隔片28a之间的存储器阱MPW上，夹着第一选择栅绝缘膜30形成有第一选择栅极DG。另外，第二选择栅构造体6中，在与源线SL连接的源区域34与设置在存储器栅构造体4的侧壁的另一侧壁隔片28b之间的存储器阱MPW上，夹着第二选择栅绝缘膜33形成有第二选择栅极SG。
进一步，存储器单元2a中，不向电荷存储层EC注入电荷时，向存储器栅极MG施加向电荷存储层EC注入电荷所需的电荷存储栅电压，从而即使在与存储器栅极MG相对的存储器阱MPW表面形成沟道层CH，通过第一选择栅构造体5阻断漏区域31与沟道层CH的电连接，且通过第二选择栅构造体6阻断源区域34与沟道层CH的电连接。
由此，存储器单元2a中，在沟道层CH周边形成耗尽层D，且根据电荷存储栅电压沟道层CH的沟道电位Vch上升，存储器栅极MG与沟道层CH之间的电压差缩小，从而能够阻止电荷注入到电荷存储层EC内，而且通过耗尽层D能够阻断电压从沟道层CH施加到第一选择栅绝缘膜30和第二选择栅绝缘膜33。
因此，存储器单元2a中，不会受到通过量子隧道效应向电荷存储层注入电荷EC所需的高电压的电荷存储栅电压的限制，将位线BL1和源线SL的电压值能够降低至通过第一选择栅构造体5和第二选择栅构造体6阻断位线BL1与沟道层CH的电连接和源线SL与沟道层CH的电连接所需的电压值。这样，存储器单元2a中，对于所述位线BL1和源线SL的电压降低，可以相应地减少第一选择栅构造体5的第一选择栅绝缘膜30的膜厚度及第二选择栅构造体6的第二选择栅绝缘膜33的膜厚度，相应地能够实现高速动作。
另外，本发明的存储器单元2a中，由于能够降低施加于位线BL1和源线SL的电压，因此，在控制存储器单元2a的周边电路中，电场效应晶体管的栅绝缘膜的膜厚度也可以形成得薄，相应地能够缩小周边电路的面积。
并且，存储器单元2a、2b、2c、2d以矩阵形状设置的非易失性半导体存储装置1中，虽然如图1所示，设置位电压施加电路10、第一选择栅电压施加电路11、存储器栅单压施加电路13、第二选择栅电压施加电路14、源电压施加电路15及基板电压施加电路17，但是，例如向存储器单元2a的电荷存储层EC注入电荷时或者从存储器单元2a、2b、2c、2d的各电荷存储层EC抽出电荷时等的所有动作时，可以使施加于位线BL1、BL2、第一选择栅线DGL1、DGL2、源线SL、第二选择栅线SGL的电压值停留在1.5V以下。
因此，本发明的非易失性半导体存储装置1中，除了位电压施加电路10、第一选择栅电压施加电路11、第二选择栅电压施加电路14、存储器栅单压施加电路13、源电压施加电路15及基板电压施加电路17的各个周边电路之外，可以将例如动作电压的最大值设定为1.5V的CPU(Central Processing Unit)、ASIC(Application-Specific IntegratedCircuit)、逻辑电路、输入输出电路等其他各种周边电路与存储器单元2a、2b、2c、2d、位电压施加电路10等一起混合设置在一个半导体基板上。
在这种情况下，本发明的非易失性半导体存储装置1中，优选地，例如形成在存储器单元2a、2b、2c、2d的第一选择栅绝缘膜30和第二选择栅绝缘膜33的膜厚度被选定为构成所述周边电路的电场效应晶体管的栅绝缘膜的膜厚度中最薄的膜厚度以下，且第一选择栅绝缘膜30和第二选择栅绝缘膜33的膜厚度形成为与构成连接到位线BL1、BL2的位电压施加电路10的电场效应晶体管的栅绝缘膜和构成连接到源线SL的源电压施加电路15的电场效应晶体管的栅绝缘膜的膜厚度相同。
由此，本发明的非易失性半导体存储装置1中，在混合设置周边电路的半导体基板上，由于第一选择栅绝缘膜30和第二选择栅绝缘膜33的各膜厚度形成得薄，从而相应地实现高速动作，并且，还可以缩小配置在存储器单元2a、2b、2c、2d的周边的周边电路的面积。
在此，对于图2所示的本发明的存储器单元2a，利用与图2对应的部分使用相同符号的图7A所示的存储器单元201进行说明。图7A所示的存储器单元201是比较例2，与上述的图2所示的存储器单元2a的区别在于：在存储器栅构造体204与第一选择栅构造体205之间的存储器阱MPW表面形成杂质扩散区域207a，同样地，在存储器栅构造体4与第二选择栅构造体206之间的存储器阱MPW表面也形成杂质扩散区域207b。
在这种情况下，比较例2的存储器单元201中，在向电荷存储层不注入电荷EC时，与上述实施方式一样，如果对存储器栅极MG被施加12V的电荷存储栅电压，则与存储器栅极MG相对的存储器阱MPW表面形成基于电荷存储栅电压而电位上升的沟道层CH。
但是，比较例2的存储器单元201中，杂质浓度高于形成沟道层CH的存储器阱MPW的杂质扩散区域207a、207b由于形成在存储器栅构造体204两侧的存储器阱MPW表面上，因此，沟道层CH的沟道电位可通过杂质扩散区域207a、207b被施加到第一选择栅绝缘膜30和第二选择栅绝缘膜33。
因此，比较例2的存储器单元201中，如果将第一选择栅绝缘膜30和第二选择栅绝缘膜33的膜厚度形成得薄，则通过从杂质扩散区域207a、207b施加的沟道电位，第一选择栅绝缘膜30和第二选择栅绝缘膜33的绝缘可能被破坏。
对此，本发明的存储器单元2a中，如具有与图2相同等的结构的图7B所示，在存储器栅构造体4与第一选择栅构造体5之间的存储器阱MPW表面和存储器栅构造体4与第二选择栅构造体6之间的存储器阱MPW表面在没有形成杂质扩散区域，杂质扩散浓度与形成沟道层CH的存储器阱的相同，因此，通过形成在沟道层CH周边的宽度DW1的耗尽层，沟道层CH的沟道电位Vch的电场缓和，从而能够阻断从沟道层CH向第一选择栅绝缘膜30和第二选择栅绝缘膜33施加沟道电位Vch。
这样，本发明的存储器单元2a中，能够可靠地阻断从沟道层CH向第一选择栅绝缘膜30和第二选择栅绝缘膜33施加沟道电位Vch，因此，即使与从位线BL1和源线SL施加的低电压的电压相应地将第一选择栅绝缘膜30和第二选择栅绝缘膜33膜厚度形成得薄，也能够防止第一选择栅绝缘膜30和第二选择栅绝缘膜33的绝缘被破坏。
顺便说一下，此时，耗尽层的宽度DW1形成为大于第一选择栅绝缘膜30和第二选择栅绝缘膜33的膜厚度，因此，与图7A所示的比较例2的存储器单元201相比，可以将第一选择栅绝缘膜30和第二选择栅绝缘膜33的电场抑制成约一半以下。并且，在这种情况下，例如，如图4所示，将施加于各个动作时的位线BL1和源线SL的电压的最大电压值控制在1.5V以下，因此，可以将第一选择栅绝缘膜30和第二选择栅绝缘膜33的膜厚度形成为9nm以下。
(8)其他实施方式
并且，本发明并不限定于本实施方式，在本发明的要旨的范围内可以进行各种变形，例如，对于存储器阱，可以使形成沟道层CH的表面区域的杂质浓度为3E18/cm3。在此，与图7B对应的部分使用相同符号的图7C示出本发明的存储器单元41，其通过形成沟道层CH的表面区域的杂质浓度为3E18/cm3以下的存储器阱MPW1形成。
即使在这种情况下，与上述的实施方式一样，存储器单元41中，即使在存储器栅极MG施加高电压的电荷存储栅电压，且与存储器栅极MG对应的存储器阱MPW1表面形成沟道层CH，由于第一选择栅构造体5和第二选择栅构造体6使得与其相对的存储器阱MPW1成为非导通状态，存储器栅构造体4使得在与其相对的存储器阱MPW表面上形成的沟道层CH周边可形成耗尽层(未示出)，从而阻止电荷注入到电荷存储层EC。
此时，利用杂质浓度为3E18/cm3以下的存储器阱MPW1的存储器单元41中，形成在沟道层CH周边的耗尽层的宽度DW2延伸，从而可以与耗尽层的宽度DW2延伸相应地缓和第一选择栅绝缘膜30和第二选择栅绝缘膜33的电场，从而可以将第一选择栅绝缘膜30和第二选择栅绝缘膜33的厚度形成为更薄。例如，在杂质浓度为3E18/cm3以下的存储器阱MPW1形成的存储器单元41中，与利用杂质浓度为1.0E19/cm3的存储器阱MPW的存储器单元2a(图2)的情况相比，可以将沟道层CH周边形成耗尽层时第一选择栅绝缘膜30和第二选择栅绝缘膜33的电场降低至1/4程度，因此，可以将第一选择栅绝缘膜30和第二选择栅绝缘膜33的膜厚度形成为3nm以下。
顺便说一下，只要第一选择栅极DG与第二选择栅极SG之间的存储器阱MPW1中从表面到50nm深度的区域的杂质浓度为3E18/cm3以下即可，据此，可以通过耗尽层的形成缓和从沟道层CH到第一选择栅绝缘膜30和第二选择栅绝缘膜33的电场，可以将第一选择栅绝缘膜30和第二选择栅绝缘膜33的膜厚度形成为3nm以下。
并且，上述的实施方式中，虽然说明了使用P型的存储器阱MPW设置形成N型的晶体管构造的存储器栅结构体4、形成N型的MOS晶体管构造的第一选择栅构造体5及同样地形成N型的MOS晶体管构造的第二选择栅构造体6的情况，但是，本发明并不限定于此，也可以使用N型的存储器阱设置形成P型的晶体管构造的存储器栅构造体、形成P型MOS晶体管构造的第一选择栅构造体及同样地形成P型MOS晶体管构造的第二选择栅构造体。
在这种情况下，上述的实施方式中说明的存储器单元2a中N型和P型的极性相反，施加于存储器栅构造体、第一选择栅构造体、第二选择栅构造体、位线、源线的各个电压也相应地变化。但是，即使在这种情况下，与上述的实施方式一样，也不会受到施加于存储器栅极的电荷存储栅电压的限制，可以将施加于位线和源线的电压降低至第一选择栅构造体和第二选择栅构造体的区域中使存储器阱成为非导通状态所需的电压值。因此，即使在这种情况下，也可以降低所述位线和源线的电压值，从而可以使第一选择栅构造体的第一选择栅绝缘膜和第二选择栅构造体的第二选择栅绝缘膜的膜厚度形成得薄，从而可以实现高速动作，并且可以缩小周边电路的面积。
并且，上述的实施方式中，对通过向存储器单元2a的电荷存储层EC注入电荷来写入数据，通过抽出所述电荷存储层EC的电荷来擦除数据的情况进行说明，但是本发明并不限定于此，相反地，可以通过抽出存储器单元2a的电荷存储层EC内的电荷来写入数据，通过向所述电荷存储层EC内注入电荷来擦除数据。
并且，本发明的非易失性半导体存储装置1并不限定于上述的图4所示的电压值，只要在存储器栅构造体4中通过量子隧道效应向电荷存储层EC注入电荷，或者在第一选择栅构造体5和第二选择栅构造体6的区域使存储器阱MPW成为非导通状态，由此在设置存储器栅构造体4的存储器阱MPW中在沟道层CH周边形成耗尽层D，且阻止电荷注入到电荷存储层EC，则可以使用其他各种电压值。另外，对于数据读取动作时的各部位的电压值，只要能够读取电荷是否存储在存储器单元2a、2b、2c、2d的电荷存储层EC的信息，可以使用其他各种电压值。
附图标记的说明
1：非易失性半导体存储装置
2a、2b、2c、2d：存储器单元
4：存储器栅构造体
5：第一选择栅构造体
6：第二选择栅构造体
30：第一选择栅绝缘膜
31：漏区域
33：第二选择栅绝缘膜
34：源区域
CH：沟道层
D：耗尽层
BL1、BL2：位线
SL：源线
MGL：存储器栅线
DGL1、DGL2：第一选择栅线
SGL：第二选择栅线
MPW、MPW1：存储器阱
MG：存储器栅极
DG：第一选择栅极
SG：第二选择栅极
EC：电荷存储层

Claims (11)

1.一种存储器单元，其特征在于，包括：
漏区域，形成在存储器阱表面，与位线连接；
源区域，形成在所述存储器阱表面，与源线连接；
存储器栅构造体，形成在所述漏区域与所述源区域之间，在所述存储器阱上依次层叠形成有下部存储器栅绝缘膜、电荷存储层、上部存储器栅绝缘膜及存储器栅极；
第一选择栅构造体，具有在所述漏区域与所述存储器栅构造体之间的所述存储器阱上夹着第一选择栅绝缘膜形成有第一选择栅极的结构，在所述存储器栅构造体的一侧壁上夹着一侧壁隔片而邻接；及
第二选择栅构造体，具有在所述源区域与所述存储器栅构造体之间的所述存储器阱上夹着第二选择栅绝缘膜形成有第二选择栅极的结构，在所述存储器栅构造体的另一侧壁上夹着另一侧壁隔片而邻接，其中，
即使向所述存储器栅极被施加通过量子隧道效应向所述电荷存储层注入电荷所需的电荷存储栅电压并在与所述存储器栅极相对的所述存储器阱表面形成沟道层，通过所述第一选择栅构造体阻断所述漏区域与所述沟道层的电连接，且通过所述第二选择栅构造体阻断所述源区域与所述沟道层的电连接，从而以包围基于所述电荷存储栅电压而沟道电位上升的所述沟道层的方式形成耗尽层，缩小所述存储器栅极与所述沟道层之间的电压差，由此阻止电荷注入到所述电荷存储层内，同时通过所述耗尽层阻止沟道电位从所述沟道层到达所述第一选择栅绝缘膜和所述第二选择栅绝缘膜。
2.根据权利要求1所述的存储器单元，其特征在于，
所述第一选择栅极与所述第二选择栅极之间的所述存储器阱的杂质浓度低于所述漏区域和所述源区域的杂质浓度，且在形成所述耗尽层时，杂质浓度被选定为通过所述耗尽层阻止所述沟道电位从所述沟道层到达所述第一选择栅绝缘膜和所述第二栅绝缘膜的杂质浓度。
3.根据权利要求1或2所述的存储器单元，其特征在于，
在向所述电荷存储层注入电荷时，通过所述第二选择栅构造体阻断从所述源线向所述沟道层施加电压，通过所述第一选择栅构造体从所述位线向所述沟道层施加位电压，通过所述电荷存储栅电压与所述位电压的电压差向所述电荷存储层注入电荷。
4.根据权利要求1至3中任一项所述的存储器单元，其特征在于，
所述电荷存储层仅形成在所述存储器栅极与所述存储器阱相对的区域，在所述存储器栅构造体与所述第一选择栅构造体之间的所述一侧壁隔片和所述存储器栅构造体与所述第二选择栅构造体之间的所述另一侧壁隔片上没有形成所述电荷存储层。
5.根据权利要求1至4中任一项所述存储器单元，其特征在于，
在通过量子隧道效应向所述电荷存储层注入电荷之前，使所述沟道电位与所述位线电位或所述源线电位一致。
6.根据权利要求1至5中任一项所述的存储器单元，其特征在于，
所述第一选择栅极和所述第二选择栅极相对于所述存储器栅极以侧壁形状形成。
7.一种存储器单元，其特征在于，包括：
漏区域，形成在存储器阱表面，与位线连接；
源区域，形成在所述存储器阱表面，与源线连接；
存储器栅构造体，形成在所述漏区域与所述源区域之间，在所述存储器阱上依次层叠形成有下部存储器栅绝缘膜、电荷存储层、上部存储器栅绝缘膜及存储器栅极；
第一选择栅构造体，具有在所述漏区域与所述存储器栅构造体之间的所述存储器阱上夹着第一选择栅绝缘膜形成有第一选择栅极的结构，在所述存储器栅构造体的一侧壁上夹着一侧壁隔片而邻接；及
第二选择栅构造体，具有在所述源区域与所述存储器栅构造体之间的所述存储器阱上夹着第二选择栅绝缘膜形成有第二选择栅极的结构，在所述存储器栅构造体的另一侧壁上夹着另一侧壁隔片而邻接，其中，
所述存储器栅构造体具有所述电荷存储层仅形成在所述存储器栅极与所述存储器阱相对的区域，在所述存储器栅构造体与所述第一选择栅构造体之间的所述一侧壁隔片和所述存储器栅构造体与所述第二选择栅构造体之间的所述另一侧壁隔片上没有形成所述电荷存储层的结构，
夹着所述侧壁隔片沿所述存储器栅极的侧壁相对配置的所述第一选择栅极和所述第二选择栅极相对于所述存储器栅极形成为侧壁形状。
8.根据权利要求1至7中任一项所述的存储器单元，其特征在于，
所述第一选择栅极与所述第二选择栅极之间的存储器阱中，从表面到50nm深度的区域杂质浓度为1E19/cm3以下，所述第一选择栅绝缘膜和所述第二选择栅绝缘膜的膜厚度为9nm以下。
9.根据权利要求1至7中任一项所述的存储器单元，其特征在于，
所述第一选择栅极与所述第二选择栅极之间的存储器阱中，从表面到50nm深度的杂质浓度为3E18/cm3以下，所述第一选择栅绝缘膜和所述第二选择栅绝缘膜的膜厚度为3nm以下。
10.一种非易失性半导体装置，其特征在于，
所述非易失性半导体装置为与位线和源线连接的存储器单元以矩阵形状配置的非易失性半导体装置，所述存储器单元为权利要求1至9中任一项所述的存储器单元。
11.根据权利要求10所述的非易失性半导体装置，其特征在于，
在所述存储器单元的周边设置有周边电路，
形成在所述存储器单元的所述第一选择栅绝缘膜和所述第二选择栅绝缘膜的膜厚度被选定为构成所述周边电路的电场效应晶体管的栅绝缘膜的膜厚度中最薄的膜厚度以下，且所述第一选择栅绝缘膜和所述第二选择栅绝缘膜的膜厚度形成为与构成与所述位线连接的位电压施加电路的电场效应晶体管的栅绝缘膜和构成与所述源线连接的源电压施加电路的电场效应晶体管的栅绝缘膜的膜厚度相同。
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