CN104752435B - 半导体器件 - Google Patents

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Abstract

提供一种半导体器件，其具有改善的性能。半导体器件包括闪存的存储单元。各个存储单元都包括具有由浮栅电极的一部分形成的栅电极的用于写入/擦除数据的电容器元件，以及具有由浮栅电极的另一部分形成的栅电极的用于读取数据的MISFET。用于写入/擦除数据的电容器元件包括具有相反导电类型的p型半导体区和n型半导体区。在用于写入/擦除数据的电容器元件中在栅极长度方向上浮栅电极的长度小于在用于读取数据的MISFET中在栅极长度方向上浮栅电极的长度。

Description

半导体器件
相关申请交叉引用
将2013年12月27日提交的日本专利申请No.2013-272503的公开内容，包括说明书，附图和摘要，通过引用整体并入本文。
技术领域
本发明涉及一种半导体器件，且例如适用于具有形成在半导体衬底中的半导体元件的半导体器件。
背景技术
一些半导体器件具有非易失性存储单元，其每一个用于存储例如在从故障中恢复过程中或例如LCD(液晶显示器)图像调整的修整过程中使用的信息，或诸如其内部的半导体制造编号的相对较小容量的信息。这样的非易失性存储单元的示例包括由多晶硅等的导体膜形成的非易失性存储单元。
日本未审专利公布No.2007-110073(专利文献1)公开了这样的由多晶硅等的导体膜形成的非易失性存储单元。在专利文献1中公开的非易失性存储单元中，由多晶硅等的导体膜制成的浮栅电极经由栅极绝缘膜形成在半导体衬底的主面上方。在专利文献1中公开的非易失性存储单元中，在浮栅电极与形成在半导体衬底的主面中的多个有源区重叠的各位置处，放置用于写入/擦除数据的电容器部，用于读取数据的晶体管，以及电容器部。在专利文献1中公开的非易失性存储单元中，在用于写入/擦除数据的电容器部中，利用FN(Fowler-Nordheim，福勒-诺得海姆)隧穿电流重写数据。
日本未审专利公布No.2011-9454(专利文献2)公开了这种由多晶硅等的导电膜形成的非易失性存储单元。在专利文献2中公开的非易失性存储单元中，在半导体衬底的主面上方，经由栅极绝缘膜形成由多晶硅等导电膜制成的浮栅电极。在专利文献2中公开的非易失性存储单元中，形成具有浮栅电极的电荷存储部以及半导体区。
在非专利文献1中，公开了一种MTP(多时间可编程)非易失性存储单元。在非专利文献1中公开的非易失性存储单元中，在半导体衬底的主面上方，经由栅极绝缘膜形成由多晶硅等的导电膜制成的浮栅电极。在非专利文献1中公开的非易失性存储单元中，在浮栅电极与半导体衬底的主面中形成的两个有源区重叠的各位置处，放置控制栅电容器元件以及隧道栅电容器元件。
[现有技术文献]
[专利文献]
[专利文献1]
日本未审专利公布No.2007-110073
[专利文献2]
日本未审专利公布No.2011-9454
[非专利文献]
[非专利文献1]
IEEE学报，电子器件，第60卷，1892-1897页，2013。
发明内容
在包括采用由多晶硅等的导电膜制成的浮栅电极的这种非易失性存储单元的半导体器件中，浮栅电极可在形成作为一种类型的场效应晶体管(FET)的MISFET(金属绝缘体半导体场效应晶体管)的栅电极的同一步骤中形成。这可有利于半导体器件的制造工艺，提高半导体器件的制造良率以及改善半导体器件的可靠性。
但是，在包括采用由多晶硅等的导电膜制成的浮栅电极的这种非易失性存储单元的半导体器件中，由各个存储单元占据的面积相对较大。因此，非易失性存储单元的容量不能容易地增大且不能提高半导体器件的性能。
本发明的其他问题和新特征将从本说明书以及附图的陈述中变得显而易见。
根据一个实施例，半导体器件包括非易失性存储单元的存储单元。存储单元包括具有由浮栅电极的一部分形成的栅电极的用于写入/擦除数据的元件，以及具有由浮栅电极的另一部分形成的栅电极的用于读取数据的场效应晶体管。用于写入/擦除数据的元件具有半导体区对，其具有相反的导电类型。在用于写入/擦除数据的元件中在栅极长度方向上的浮栅电极的长度小于在用于读取数据的场效应晶体管中在栅极长度方向上的浮栅电极的长度。
根据该实施例，可提升半导体器件的性能。
附图说明
图1是实施例1中的半导体器件中的闪存的主要部分电路图；
图2是实施例1中的半导体器件中的各个存储单元的平面图；
图3是实施例1中的半导体器件中的存储单元的截面图；
图4是示出在实施例1中的闪存中的数据写入操作中施加至存储单元的各个部分的电压的示例的截面图；
图5是示出在实施例1中的闪存中的数据擦除操作中施加至存储单元的各个部分的电压的示例的截面图；
图6是示出在实施例1中的闪存中的数据读取操作中施加至存储单元的各个部分的电压的示例的截面图；
图7是在其制造工艺过程中的实施例1中的半导体器件的主要部分截面图；
图8是在其制造工艺过程中的实施例1中的半导体器件的主要部分截面图；
图9是在其制造工艺过程中的实施例1中的半导体器件的主要部分截面图；
图10是在其制造工艺过程中的实施例1中的半导体器件的主要部分截面图；
图11是在其制造工艺过程中的实施例1中的半导体器件的主要部分截面图；
图12是在其制造工艺过程中的实施例1中的半导体器件的主要部分截面图；
图13是比较例1中的半导体器件中的闪存的主要部分电路图；
图14是比较例1中的半导体器件中的各个存储单元的平面图；
图15是比较例1中的半导体器件中的存储单元的截面图；
图16是实施例2中的半导体器件中的闪存的主要部分电路图；
图17是实施例2中的半导体器件中的各个存储单元的平面图；
图18是实施例2中的半导体器件中的存储单元的截面图；
图19是示出在实施例2中的闪存中的数据写入操作中施加至存储单元的各个部分的电压的示例的截面图；
图20是示出当辅助电容器元件的电容值与用于读取数据的MISFET的电容值的比率改变时的耦合比的曲线图；
图21是示出在实施例2中的闪存中的数据擦除操作中施加至存储单元的各个部分的电压的示例的截面图；以及
图22是示出在实施例2中的闪存中的数据读取操作中施加至存储单元的各个部分的电压的示例的截面图。
具体实施方式
在以下实施例中，出于方便起见，如果必要，则将通过分成多个章节或实施例说明各个实施例。但是，并不意味着它们彼此不相关，除非特别明确说明，且一个章节或实施例是另一个的部分或整体的变型，细节，补充说明等等。
而且在以下实施例中，当提及元件的数量等(包括编号，数值，量，范围等)时，不限于特定数量，除非特别明确说明或除非它们显然限于特定数量。元件的数量等可不小于或不大于特定数量。
而且在以下实施例中，不言而喻的是，其部件(还包括元件，步骤等)不是必要的，除非特别明确说明或除非该部件被认为显然是原则上必要的。类似地，如果在以下实施例中提及部件的形状，位置关系等，假设该形状，位置关系等包括与其基本类似或相似的那些，除非特别明确说明或除非其被认为在原则上显然不是。相同原理适用于前述数值和范围。
以下，将根据附图详细说明代表性实施例。注意到，用于说明实施例的所有附图中，具有相同功能的构件由相同附图标记表示，且省略其赘述。而且，在以下实施例中，除非特别必要，否则原则上不再赘述相同或相似的部分的说明。
在实施例采用的附图中，出于改善说明清晰度的目的，即使在截面图中也可省略阴影，同时出于改善说明清晰度的目的，即使平面图中也可加阴影。
(实施例1)
首先将说明实施例1中的半导体器件。在实施例1中的半导体器件中，主电路和作为存储与主电路有关的相对较小容量的预期信息的非易失性存储单元的闪存形成在同一半导体芯片中。
上述主电路的示例包括诸如DRAM(动态随机存取存储单元)或SRAM(静态随机存取存储单元)的存储电路，诸如CPU(中央处理单元)或MPU(微处理单元)的逻辑电路，以及其中嵌入这种存储电路和这种逻辑电路的混合信号电路。上述主电路的示例还包括LCD(液晶显示器件)驱动电路。上述预期信息包括有关半导体芯片中放置在修整中使用的元件的地址的信息，有关放置在恢复存储电路或LCD驱动电路中使用的存储单元或LCD元件的地址的信息，关于在调整LCD图像中使用的调整电压的修整抽头信息，以及半导体器件的制造编号。
<半导体器件的电路构造>
首先将说明实施例1中的半导体器件的电路构造。图1是实施例1中的半导体器件中的闪存的主要部分电路图。假设在图1中所示的平面中，彼此相交或优选彼此正交的两个方向是X轴方向和Y轴方向。
实施例1中的半导体器件中的闪存具有存储单元阵列MR1。在存储单元阵列MR1中，其每一个在Y轴方向上延伸的用于写入/擦除数据的多个位线WBL沿与Y轴方向相交，或优选正交的X轴方向布置。而且，在存储单元阵列MR1中，其每一个在Y轴方向上延伸的用于读取数据的多个位线RBL沿X轴方向布置。而且，在存储单元阵列MR1中，其每一个沿X轴方向延伸并与位线WBL和RBL交叉的多个控制栅极线CG1和CG0沿Y轴方向布置。而且，在存储单元阵列MR1中，其每一个沿X轴方向延伸并与位线WBL和RBL交叉的多个选择线GS沿Y轴方向布置。
注意到多个控制栅极线CG1中每一个也用作源极线SL。多个控制栅极线CG0中每一个也用作p型阱HPW2，这将利用图2和3在下文说明。控制栅极线CG1和CG0也简单地被称为字线。
用于写入/擦除数据的各个位线WBL都电耦合至反相器电路，其用于输出在作为形成存储单元阵列MR1的区域外部的区域的外围电路区中放置的数据，虽然省略了其说明。用于读取数据的各个位线RBL电耦合到在外围电路区中放置的读放电路。
在位线WBL和控制栅极线CG1以及选择线GS之间的交点附近，其每一个对应于一位的存储单元MC1电耦合于此。图1说明了一位由一个存储单元MC1形成的示例性情况。
各个存储单元MC1都包括用于写入/擦除数据的电容器元件CWE，用于读取数据的MISFET QR以及选择MISFET QS。注意到，如上所述，MISFET是FET的一种类型。选择MISFETQS是用于选择存储单元MC1的选择MISFET。
用于写入/擦除数据的电容器元件CWE的一个电极电耦合至用于写入/擦除数据的一个位线WBL。用于写入/擦除数据的电容器元件CWE的另一电极由浮栅电极FG的一部分形成，这将利用图2和3在下文说明。用于读取数据的MISFET QR的栅电极由浮栅电极FG的另一部分形成。因此，用于写入/擦除数据的电容器元件CWE的另一电极电耦合至用于读取数据的MISFET QR的栅电极。另一方面，用于读取数据的MISFET QR的漏极经由选择MISFET QR电耦合至用于读取数据的一个位线RBL。用于读取数据的MISFET QR的源极电耦合至也用作源极线SL的控制栅极线CG1。选择MISFET的栅电极电耦合至一个选择线GS。
<存储单元的构造>
以下将说明实施例1中的半导体器件中的闪存的各个存储单元的构造。图2是实施例1中的半导体器件中的各个存储单元的平面图。图3是实施例1中的半导体器件中的存储单元的截面图。图2和3中每一个都示出对应于一位的存储单元。图3是沿图2中的线A-A截取的截面图。
假设在图2中所示的平面中，彼此相交，或优选彼此正交的两个方向是X轴方向和Y轴方向。图2示出在移除导体部分7a至7f，绝缘膜6，盖层绝缘膜14，硅化物层5a，侧壁SW以及隔离部TI的透视状态下的存储单元。图2仅示出盖层绝缘层14的外围。为了提高说明的清晰度，图2被部分阴影化。
如上所述，实施例1中的半导体器件中的闪存的各个存储单元MC1都包括浮栅电极FG，用于写入/擦除数据的电容器元件CWE以及用于读取数据的MISFET QR。
形成半导体器件的半导体衬底(以下简称为衬底)1S例如由具有p型导电类型的硅(Si)单晶制成。在衬底1S中，具有与p型相反的导电类型的n型嵌入阱DNW形成为从衬底1S的主面延伸至预定深度。即，在衬底1S的主面中，形成n型嵌入阱DNW。
在衬底1S的主面中，放置隔离部TI。隔离部TI限定了有源区L1、L2、L3以及L4。隔离部TI是其每一个被称为所谓的SGI(浅凹槽隔离)或STI(浅沟槽隔离)的沟槽型隔离部，例如是通过在衬底1S的主面中形成的浅沟槽中嵌入由二氧化硅(SiO2)等制成的绝缘膜而形成的。
在n型嵌入阱DNW中，形成p型阱HPW1和HPW2以及n型阱HNW。定位p型阱HPW1和HPW2以便被包括在n型嵌入阱DNW中，同时通过n型嵌入阱DNW和n型阱HNW彼此电隔离。定位p型阱HPW2以便沿p型阱HPW1延伸。
各个p型阱HPW1和HPW2都包含诸如硼(B)的p型杂质。在位于p型阱HPW2上的层的一部分中，形成作为上述有源区L3的p+型半导体区4a。p+型半导体区4a包含与p型阱HPW2中包含的相同的杂质，但是p+型半导体区4a中其杂质浓度被设定为高于p型阱HPW2中其杂质浓度。p+型半导体区4a在衬底1S的主面上方形成的绝缘膜6中形成的一个接触孔CT中电耦合到导体部7a。在接触导体部7a的p+型半导体区4a的顶表面层的一部分中，也可形成例如其每一个由硅化钴(CoSix)制成的硅化物层5a。
n型阱HNW包含例如磷(P)或砷(As)的n型杂质。在位于n型阱HNW上方的层的一部分中，形成n+型半导体区8a。n+型半导体区8a包含与n型阱HNW中包含的相同的杂质，但是n+型半导体区8a中其杂质浓度被设定为高于n型阱HNW中其杂质浓度。
上述n+型半导体区8a在绝缘膜6中形成的接触孔CT中电耦合到导体部7b。在接触导体部7b的n+型半导体区8a的顶面层的一部分中，也可以形成硅化物层5a。
图2和3示出n型阱HNW接触p型阱HPW1和HPW2的示例。但是，n型阱HNW也可远离p型阱HPW1或HPW2，以便不接触p型阱HPW1或HPW2。换言之，在n型阱HNW和p型阱HPW1或HPW2之间，也可插入部分n型嵌入阱DNW。
浮栅电极FG是其中存储促成信息存储的电荷的部分。浮栅电极FG例如由低阻多晶硅等的导体膜制成并形成为电浮置状态，即处于与另一导体绝缘的状态。如图2中所示，浮栅电极FG形成为沿Y轴方向延伸以便二维地重叠p型阱HPW1和HPW2的状态。注意到存储单元MC1也放置为二维地重叠p型阱HPW1和HPW2。
在浮栅电极FG二维地重叠p型阱HPW1的有源区L1的位置处，放置用于写入/擦除数据的电容器元件CWE。用于写入/擦除数据的电容器元件CWE包括电容器电极FGC1、电容器绝缘膜10a、p型半导体区11、n型半导体区12以及p型阱HPW1。
电容器电极FGC1由浮栅电极FG的一部分形成。换言之，电容器电极FGC1是形成在浮栅电极FG二维地重叠p型阱HPW1的有源区L1的位置处的浮栅电极FG的一部分。电容器电极FGC1也是形成电容器元件CWE的上电极的部分。
电容器绝缘膜10a例如由二氧化硅(SiO2)制成并形成在电容器电极FGC1和衬底1S之间，即p型阱HPW1之间。电容器绝缘膜10a例如具有不小于10nm且不大于20nm的厚度。注意到在电容器电极CWE中，在重写数据时，电子或空穴从p型阱HPW1经由电容器绝缘膜10a注入电容器电极FGC1中，或者电子或空穴从电容器元件FGC1经由电容器绝缘膜10a释放进入p型阱HPW1中。因此，电容器绝缘膜10a具有例如被设定为约12nm的较小厚度。将电容器绝缘膜10a的厚度设定为不小于10nm的值的原因是，如果电容器绝缘膜10a的厚度小于该值，则不能确保电容器绝缘膜10a的可靠性。将电容器绝缘膜10a的厚度设定为不大于20nm的原因是，如果电容器绝缘膜10a的厚度大于该值，则难以使电子或空穴穿过电容器绝缘膜10a且不能容易地执行数据的重写。
p型半导体区11和n型半导体区12形成在p型阱HPW1中的各位置处，通过与电容器电极FGC1自对准电容器电极FGC1二维插入在p型阱HPW1中的各位置之间。
p型半导体区11包括沟道侧p-型半导体区11a，以及耦合至p-型半导体区11a的p+型半导体区11b。各个p-型半导体区11a和p+型半导体区11b都包含诸如硼(B)的p型杂质。但是，p+型半导体区11b中其杂质浓度被设定为高于p-型半导体区11a中其杂质浓度。p型半导体区11在绝缘膜6中形成的一个接触孔CT中电耦合至导体部7c。导体部7c电耦合到用于写入/擦除数据的位线WBL。在接触导体部7c的p+型半导体区11b的顶面层的一部分中，也可以形成硅化物层5a。
p型半导体区11电耦合到p型阱HPW1。因此，p型阱HPW1是形成电容器元件CWE的下电极的部分。
n型半导体区12包括沟道侧n-型半导体区12a，以及耦合至n-型半导体区12a的n+型半导体区12b。各个n-型半导体区12a以及n+型半导体区12b都包含诸如磷(P)或砷的n型杂质。但是，n+型半导体区12b中其杂质浓度被设定为高于n-型半导体区12a中其杂质浓度。n型半导体区12在绝缘膜6中形成的一个接触孔中电耦合至导体部7c。导体部7c电耦合到用于写入/擦除数据的位线WBL。在接触导体部7c的n+型半导体区12b的顶面层的一部分中，也可以形成硅化物层5a。
因此，在电容器电极FGC1二维插入其间的p型阱HPW1中的位置处，形成p型半导体区11和n型半导体区12，它们是具有相反导电类型的一对半导体区。因此，即使在具有正极性或负极性的电压施加至用于写入/擦除数据的位线WBL时，也没有在位于电容器电极FGC1二维地重叠p型阱HPW1的有源区L1的部分，即对应于沟道的区域上方的层中形成耗尽层。因此，能将具有正极性或负极性的电压施加至面对电容器电极FGC1的p型阱HPW1的部分。
另一方面，在浮栅电极FG二维地重叠p型阱HPW2的有源区L2的位置处，放置用于读取数据的MISFET QR。用于读取数据的MISFETQR包括栅电极FGR、栅极绝缘膜10b以及n型半导体区13对。用于读取数据的MISFET QR的沟道形成在位于栅电极FGR二维地重叠p型阱HPW2的有源区L2的部分上方的层中。
栅电极FGR由浮栅电极FG的一部分形成。换言之，栅电极FGR是形成在浮栅电极FG二维地重叠p型阱HPW2的有源区L2的位置处的浮栅电极FG的部分。在实施例1中，用于读取数据的MISFET QR也用作电容器元件C。因此，栅电极FGR也是形成电容器元件C的上电极的部分。
栅极绝缘膜10b例如由二氧化硅(SiO2)制成并形成在栅电极FGR和衬底1S之间，即p型阱HPW2之间。栅极绝缘膜10b例如具有约12nm的厚度，其小于电容器绝缘膜10a的厚度。
用于读取数据的MISFET QR的n型半导体区13对形成在p型阱HPW2中的各位置处，通过与栅电极FGR的自对准，栅电极FGR二维插入在p型阱HPW2中的各位置之间。
用于读取数据的MISFET QR的n型半导体区13对中的每一个都包括沟道侧n-型半导体区13a，以及耦合至n-型半导体区13a的n+型半导体区13b，这类似于上述n型半导体区12。n-型半导体区13a和n+型半导体区13b中的每一个都包含诸如磷(P)或砷(As)的n型杂质。但是，n+型半导体区13b中其杂质浓度被设定为高于n-型半导体区13a中其杂质浓度。
用于读取数据的MISFET QR的n型半导体区13对被称为n型半导体区13c和13d。此时，作为用于读取数据的MISFET QR的n型半导体区13对中一个的n型半导体区13c电耦合至形成在绝缘膜6中的一个接触孔CT中的导体部7d。导体部7d电耦合至控制栅极线CG1，其也用作源极线SL。在接触导体部7d的n+型半导体区13b的顶面层的一部分上方，也可以形成硅化物层5a。另一方面，作为用于读取数据的MISFET QR的n型半导体区13对中另一个的n型半导体区13d被用于读取数据的MISFET QR和选择MISFET QS共享为选择MISFETQS的n型半导体区13对的其中一个，将在下文描述选择MISFET QS。
如上所述，p型阱HPW2电耦合至n+型半导体区8a。因此，p型阱HPW2是形成用于读取数据的MISFET QR中的电容器元件C的下电极的部分。即，p型阱HPW2用作存储单元的第二控制栅极线CG0。
选择MISFET QS包括栅电极FGS、栅极绝缘膜10c以及源/漏n型半导体区13对。选择MISFET QS的沟道形成在位于栅电极FGS二维地重叠p型阱HPW2的有源区L2的部分上方的层中。
栅电极FGS由例如低阻多晶硅等的导体膜制成。栅电极FGS放置为在Y轴方向上延伸，并且二维地重叠p型阱HPW2的一部分，相对于插入其间并与浮栅电极FG电隔离的n型半导体区13d，p型阱HPW2的该部分与栅电极FGR相对。栅电极FGS在绝缘膜6中形成的一个接触孔CT中电耦合至导体部7e。导体部7e电耦合至选择线GS。
栅极绝缘膜10c例如由二氧化硅(SiO2)制成并形成在栅电极FGS和衬底1S之间，即p型阱HPW2之间。栅极绝缘膜10c例如具有约12nm的厚度，其小于电容器绝缘膜10a的厚度。
选择MISFET QS的n型半导体区13对中每一个都类似于用于读取数据的MISFET QR的n型半导体区13中每一个。半导体区13对形成在p型阱HPW2中的各位置处，栅电极FGS插入在p型阱HPW2中的各位置之间。如上所述，作为选择MISFET QS的n型半导体区13对中一个的n型半导体区13d由用于读取数据的MISFET QR和选择MISFET QS共享。另一方面，作为选择MISFET Q的n型半导体区13对中另一个的n型半导体区13e电耦合到形成在绝缘膜6中的一个接触孔CT中的导体部7f。导体部7f电耦合至用于读取数据的位线RBL。在接触导体部7f的n+型半导体区12b的顶面层的一部分中，也可以形成硅化物层5a。
在浮栅电极FG的侧面上方，即在电容器电极FGC1和栅电极FGR的相应侧面上方以及栅电极FGS的侧面上方，形成其每一个由例如二氧化硅(SiO2)制成的侧壁SW。在浮栅电极FG的顶面上方，即电容器电极FGC1和栅电极FGR的相应顶面上方、在电容器电极FGC1和栅电极FGR的相应侧面上方形成的侧壁SW的表面上方以及位于其周围的衬底1S的部分的主面上方，形成盖层绝缘膜14。
盖层绝缘膜14例如由二氧化硅(SiO2)制成并形成在浮栅电极FG和由氮化硅(Si3N4)制成并在下文说明的绝缘膜6a之间，以便避免绝缘膜6a和浮栅电极FG的上表面之间的直接接触。例如，当通过等离子体化学气相沉积(CVD)方法等沉积由氮化硅制成的绝缘膜6a时，其中硅的组分比高的部分，即富硅部分可能形成在绝缘膜6a中。在这种情况下，浮栅电极FG中的电荷可能通过绝缘膜6a的富硅部分向衬底1S流动以通过导体部而被释放，并可能劣化闪存的数据保留属性。但是，通过在浮栅电极FG和绝缘膜6a之间形成盖层绝缘膜14，能避免或抑制上述这种电荷释放且因此改善闪存的数据保留属性。
在盖层绝缘膜14的形成之后形成硅化物层5a。因此，硅化物层5a形成在衬底1S的主面中，即p+型半导体区11b和n+型半导体区12b和13b的顶面层中，而不形成在浮栅电极FG的上表面中。
在包括盖层绝缘膜14的顶面的衬底1S的主面上方形成绝缘膜6。在浮栅电极FG的上表面上方，即电容器电极FGC1和栅电极FGR的相应上表面上、在电容器电极FGC1和栅电极FGR的相应侧面上方形成的侧壁SW的表面上方，以及位于其周围的衬底1S的部分的主面上方，经由盖层绝缘膜14形成绝缘膜6。绝缘膜6包括绝缘膜6a以及沉积在绝缘膜6a上方的绝缘膜6b。绝缘膜6a的下层例如由氮化硅(Si3N4)制成。绝缘膜6b的上层例如由二氧化硅(SiO2)制成。
在实施例1中，用于写入/擦除数据的电容器元件CWE的电容器电极FGC1在X轴方向上的长度LNwe小于用于读取数据的MISFET QR的栅电极FGR在X轴方向上的长度LNr。这使得用于写入/擦除数据的电容器元件CWE的电容值被设定为小于也用作用于读取数据的MISFET QR的电容器元件C的电容值。如将在下文说明的闪存中的数据写入操作的一个示例中说明的，通过将电容器元件CWE的电容值设定为小于电容器元件C的电容值，可提高写入输入和擦除数据的耦合比。因此，可容易地写入/擦除数据。
在下述比较例1中，提供这样的部分，其中，在X轴方向上，电容器元件C100的电容器电极FGC100的长度(参见下述图14)，即X轴方向上的浮栅电极FG的长度，大于用于读取数据的MISFET QR的栅电极FGR的长度。但是，在实施例1中，没有提供这个部分。在这种情况下，优选地，用于读取数据的MISFET QR的栅电极FGR是其中浮栅电极FG在X轴方向上的长度最大的浮栅电极FG的部分。
也优选地，选择MISFET QS的栅电极FGS在X轴方向上的长度LNs大于栅电极FGR在X轴方向上的长度LNr。这可避免或抑制选择MISFET QS中的穿通并降低截止态下的泄漏电流，即截止泄漏电流。另一方面，在用于读取数据的MISFET QR中，与选择MISFET QS中相比，不太必要避免或抑制穿通。因此，栅电极FGR在X轴方向上的长度LNr也可以小于栅电极FGS在X轴方向上的长度LNs。
也优选地，在浮栅电极FG二维地重叠p型阱HPW1的位置和浮栅电极FG二维地重叠p型阱HPW2的位置之间的任一位置处，浮栅电极FG在X轴方向上的长度不小于电容器电极FGC1在X轴方向上的长度LNwe。即，在电容器电极FGC1和栅电极FGR之间的任一位置处，浮栅电极FG在X轴方向上的长度不小于电容器电极FGC1在X轴方向上的长度LNr，以便浮栅电极FG不具有狭窄的形状。这可降低位于电容器电极FGC1和栅电极FGR之间的浮栅电极FG的部分的电阻。因此能避免或抑制由电容器电极FGC1和栅电极FGR等之间的电压降的发生而造成的损耗。
还优选地，插入在p型半导体区11和n型半导体区12之间的电容器电极FGC1的部分在Y轴方向上的宽度WDwe小于插入在n型半导体区13c和13d之间的栅电极FGR的部分在Y轴方向上的宽度WDr。因此，栅电极FGR在Y轴方向上的宽度WDr相对增大，以使用于读取数据的MISFET QR中流动的读取电流增大并允许高速读取。
<数据写入操作的示例>
以下将对这种闪存中的数据写入操作的一个示例进行说明。图4是示出在实施例1中的闪存的数据写入操作中施加至存储单元的各个部分的电压的示例。图4是沿图2中的线A-A截取的截面图。
在写入数据中，例如约8V的正电压通过各个导体部7b施加至各个n型阱和n型嵌入阱DNW以将衬底1S和p型阱HPW1和HPW2彼此电隔离。当衬底1S是p型硅单晶衬底时，反向偏置施加至界面IF11处的pn结，该界面IF11是在其形成有n型嵌入阱DNW的部分下的衬底1S的部分和n型嵌入阱DNW之间的界面并通过图4中的粗线示出。以此方式，衬底1S和n型嵌入阱DNW彼此电隔离。提供在衬底1S和n型嵌入阱DNW之间的电隔离提供衬底1S和p型阱HPW1和HPW2之间的电隔离。
而且，例如约8V的正电压通过导体部7a施加至各个p+型半导体区4a和p型阱HPW2。此时，因为p+型半导体区4a和p型阱HPW2的每一个由p型半导体形成，如箭头AW11示意性示出的，p+型半导体区4a和p型阱HPW2之间的电势差约等于0V。箭头AW11是指箭头的开始端和结束端之间的电势差约等于0V。
因为正向偏置施加至位于p型阱HPW2和n型阱HNW之间的界面处的pn结，如箭头AW12示意性示出的，因此p型阱HPW2和n型阱HNW之间的电势差约等于0V。箭头AW12是指箭头的开始端和结束端之间的电势差约等于0V。
而且，例如约8V的正电压从控制栅极线CG1通过导体部7d施加至作为用于读取数据的MISFET QR的n型半导体区13对中一个的n型半导体区13c。此时，如箭头AW13示意性示出的，耦合至导体部7d的n型半导体区13C和p型阱HPW2之间的电势差约等于0V。箭头AW13是指箭头的开始端和结束端之间的电势差约等于0V。
而且，例如约8V的正电压从用于读取数据的位线RBL通过导体部7f施加至作为选择MISFET QS的n型半导体区13对中另一个的半导体区13e。此时，如箭头AW14示意性示出的，耦合至导体部7f的半导体区13e和p型阱HPW2之间的电势差约等于0V。箭头AW14是指箭头的开始端和结束端之间的电势差约等于0V。
而且，例如约8V的正电压从选择线GS通过导体部7e施加至选择MISFET QS的栅电极FGS，或者使栅电极FGS进入开路状态(图4中所示的”开路”)。
另一方面，例如约-8V的负电压从用于写入/擦除数据的各个位线WBL通过各个导体部7c施加至用于写入/擦除数据的电容器元件CWE的p型半导体区11、其n型半导体区12及其p型阱HPW1的每一个。此时，因为各个p型半导体区和p型阱HPW1都由p型半导体形成，如箭头AW15所示的，因此p型半导体区和p型阱HPW1之间的电势差约等于0V。箭头AW15是指箭头的开始端和结束端之间的电势差约等于0V。因为p型半导体区和p型阱HPW1之间的电势差约等于0V，如箭头AW16示意性示出的，因此n型半导体区12和p型阱HPW1之间的电势差也约等于0V。箭头AW16是指箭头的开始端和结束端之间的电势差约等于0V。
另一方面，反向偏置施加至界面IF12处的pn结以产生例如约16V的电势差，界面IF12是在p型阱HPW1与n型阱HNW以及n型嵌入阱DNW的每一个之间的界面并通过图4中的粗线示出。
因此，对于形成也用作用于读取数据的MISFET QR的电容器元件C的下电极的n型嵌入阱DNW和p型阱HPW2的每一个来说，例如施加约8V的正电压。另一方面，对于形成用于写入/擦除数据的电容器元件CWE的下电极的p型阱HPW1来说，经由p型半导体区11施加例如约-8V的负电压，即，具有与施加至p型阱HPW2的电压的极性相反极性的电压。
通过这些电压的施加，独立控制p型阱HPW1和HPW2。因此，电子e-作为FN隧道电流从p型阱HPW1的沟道的整个表面通过电容器绝缘膜10a注入电容器电极FGC1中，或者空穴作为FN隧道电流从电容器电极FGC1释放。以此方式，写入数据。
注意，可基于例如在其中横坐标代表1/V且纵坐标代表log(I/V2)的曲线图中的电压V和施加电压V时流动的电流I之间的关系是否线性改变来确定例如电子或空穴作为FN隧道电流注入还是释放。
在写入数据中，也用作用于读取数据的MISFET QR的电容器元件C和电容器元件CWE经由浮栅电极FG彼此串联耦合。假设电容值CAPr是电容器元件C的电容值且电容值CAPwe是电容器元件CWE的电容值。还假设电势差Vr是形成电容器元件C的下电极的p型阱HPW2和形成电容器元件C的上电极的栅电极FGR之间的电势差。还假设电势差Vwe是形成电容器元件CWE的下电极的p型阱HPW1和形成电容器元件CWE的上电极的电容器电极FGC1之间的电势差。
此时，由以下表达式(1)给出比率RC1，即电势差Vwe与电势差Vr和Vwe的总和的比率被定义为电容器元件C和CWE之间的耦合比。如上所述，因为电容器元件C和CWE经由浮栅电极FG彼此串联耦合，因此耦合比RC1由以下表达式(2)给出。因此，通过增加电容值CAPr与电容值CAPr和CAPwe的总和的比率，能增加耦合比RC1并增大电容器元件CWE中的电势差Vwe。因此，在电容器元件CWE中，电子更可能作为FN隧道电流注入电容器电极FGC1或空穴更可能作为FN隧道电流从电容器电极FGC1释放。
RC1＝Vwe/(Vr+Vwe) ...(1)
RC1＝CAPr/(CAPr+CAPwe) ...(2)
优选地，电容器元件C和CWE设计为使电容值CAPr和CAPwe满足以下表达式(3)。通过满足上述表达式(3)，如上述表达式(2)和(1)中所示，能将耦合比RC1设定为大于0.5且将电势差Vwe设定为大于电势差Vr。因此，在电容器元件CWE中，与电容器元件C相比，电子更可能作为FN隧道电流注入电容器电极FGC1或空穴更可能作为FN隧道电流从电容器电极FGC1释放。
CAPr>CAPwe ...(3)
如上所述，假设长度LNr是栅电极FGR在X轴方向上的长度，且宽度WDr是栅电极FGR在Y轴方向上的宽度。还假设长度LNwe是X轴方向上的电容器电极FGC1的长度且宽度WDwe是Y轴方向上的电容器电极FGC1的宽度。此时，由栅电极FGR占据的面积Sr由以下表达式(4)给出，且由电容器电极FGC1占据的面积Swe由以下表达式(5)给出。例如，当电容器绝缘膜10a和栅极绝缘膜10b具有相等厚度以及相同介电常数时，通过满足以下表达式(6)，能满足上述表达式(3)。即当由插入在p型半导体区11和n型半导体区12之间的电容器电极FGC1的部分占据的面积小于由插入在n型半导体区13c和13d之间的栅电极FGR的部分占据的面积时，可满足上述表达式(3)。
Sr＝LNr×WDr ...(4)
Swe＝LNwe×WDwe ...(5)
Sr>Swe ...(6)
图5是示出在实施例1的闪存的数据擦除操作中施加至存储单元的各个部分的电压的示例的截面图。图5是沿图2中的线A-A截取的截面图。
在擦除数据时，例如约8V的正电压通过各个导体部7b施加至n型阱HNW和n型嵌入阱DNW的每一个以将衬底1S和p型阱HPW1和HPW2彼此电隔离。当衬底1S是p型硅单晶衬底时，反向偏置施加至界面IF21处的pn结，该界面IF21是在其形成有n型嵌入阱DNW的部分下的衬底1S的部分和n型嵌入阱DNW之间的界面并通过图5中的粗线示出。以此方式，衬底1S和n型嵌入阱DNW彼此电隔离。提供在衬底1S和n型嵌入阱DNW之间的电隔离提供衬底1S和p型阱HPW1和HPW2之间的电隔离。
而且，例如约-8V的负电压通过导体部7a施加至p+型半导体区4a和p型阱HPW2的每一个。此时，因为p+型半导体区4a和p型阱HPW2的每一个都由p型半导体形成，如箭头AW21所示的，因此p+型半导体区4a和p型阱HPW2之间的电势差约等于0V。箭头AW21是指箭头的开始端和结束端之间的电势差约等于0V。
而且，例如约-8V的负电压从控制栅极线CG1通过导体部7d施加至作为用于读取数据的MISFET QR的n型半导体区13对中一个的n型半导体区13c。此时，正向偏置施加至在耦合至导体部7d的n型半导体区13和p型阱HPW2之间界面处的pn结。因此，如箭头AW22示意性示出的，耦合至导体部7d的n型半导体区13C和p型阱HPW2之间的电势差约等于0V。箭头AW22是指箭头的开始端和结束端之间的电势差约等于0V。
而且，例如0V从用于读取数据的位线RBL通过导体部7f施加至作为选择MISFET QS的n型半导体区13对中另一个的半导体区13e。此时，反向偏置施加至在耦合至导体部7f的n型半导体区13e和p型阱HPW2之间界面处的pn结。因此，耦合至导体部7f的n型半导体区13e和p型阱HPW2之间的电势差约等于8V。
而且，例如约8V的正电压从选择线GS通过导体部7e施加至选择MISFET QS的栅电极FGS，或者使栅电极FGS进入开路状态(如图5中的”开路”所示)。
另一方面，例如约8V的正电压从用于写入/擦除数据的各个位线WBL通过各个导体部7c施加至用于写入/擦除数据的电容器元件CWE的p型半导体区11、其n型半导体区12及其p型阱HPW1的每一个。此时，因为p型半导体区11和p型阱HPW1的每一个都由p型半导体形成，如箭头AW23所示的，因此p型半导体区11和p型阱HPW1之间的电势差约等于0V。箭头AW23是指箭头的开始端和结束端之间的电势差约等于0V。因为p型半导体区11和p型阱HPW1之间的电势差约等于0V，如箭头AW24示意性示出的，因此n型半导体区12和p型阱HPW1之间的电势差也约等于0V。箭头AW24是指箭头的开始端和结束端之间的电势差约等于0V。
因为正向偏置施加至在p型阱HPW1和n型阱HNW之间界面处的pn结，如箭头AW25示意性示出，因此p型阱HPW1和n型阱HNW之间的电势差约等于0V。箭头AW25是指箭头的开始端和结束端之间的电势差约等于0V。
另一方面，反向偏置施加至界面IF22处的pn结以产生例如约16V的电势差，界面IF22是在p型阱HPW2于n型阱HNW和n型嵌入阱DNW的每一个之间的界面并通过图5中的粗线示出。
因此，对于n型嵌入阱DNW来说，具有与在写入数据时的施加至n型嵌入阱DNW的电压的极性相同极性的电压被施加。另一方面，对于形成也用作用于读取数据的MISFET QR的电容器元件C的下电极的p型阱HPW2来说，施加例如约-8V的负电压，即具有与写入数据时施加至n型嵌入阱DNW的电压的极性相反极性的电压。对于形成用于写入/擦除数据的电容器元件的下电极的p型阱HPW1来说，施加约8V的正电压，即具有与写入数据时施加至n型嵌入阱DNW的电压的极性相同极性的电压。注意到，对于p型阱HPW1来说，也可以施加与施加至n型嵌入阱DNW的电压相同的电压。
通过这些电压的施加，单独控制p型阱HPW1和HPW2。因此，存储在用作电容器电极FGC1的浮栅电极FG中的电子e-作为FN隧道电流通过电容器绝缘膜10a释放进入p型阱HPW1，或空穴作为FN隧道电流注入进电容器电极FGC1。以此方式，擦除数据。
擦除数据时的耦合比与写入数据时的耦合比RC1相同，即上述表达式(2)中所示的耦合比RC1。因此，在擦除数据时，同样以与写入数据相同的方式，通过增大电容值CAPr与电容值CPr和CAPwe的总和的比率，能增大上述表达式(2)中所示的耦合比RC1且增大电容器元件CWE的电势差Vwe。因此，在电容器元件CWE中，电子更可能作为FN隧道电流从电容器电极FGC1释放或空穴更可能作为FN隧道电流注入电容器电极FGC1中。
优选地，通过满足上述表达式(3)，耦合比RC1可被设定为大于0.5且电势差Vwe可被设定为大于电势差Vr。因此，在电容器元件CWE中，与电容器元件C相比，电子更可能作为FN隧道电流从电容器电极FGC1释放或空穴更可能作为FN隧道电流注入进电容器电极FGC1。
图6是示出在实施例1中的闪存中的数据读取操作中施加至存储单元的各个部分的电压的示例的截面图。图6是沿图2中的线A-A截取的截面图。
在读取数据中，作为电源电压Vcc的例如约3V的电压施加至n型阱HNW和n型嵌入阱DNW的每一个以将衬底1S和p型阱HPW1和HPW2彼此电隔离。当衬底1S是p型硅单晶衬底时，反向偏置施加至界面IF31处的pn结，该界面IF31是在其形成有n型嵌入阱DNW的部分下的衬底1S的部分和n型嵌入阱DNW之间的界面并通过图6中的粗线示出。以此方式，衬底1S和n型嵌入阱DNW彼此电隔离。提供在衬底1S和n型嵌入阱DNW之间的电隔离提供衬底1S和p型阱HPW1和HPW2之间的电隔离。
而且，例如0V的电压通过导体部7a施加至p+型半导体区4a和p型阱HPW2的每一个。此时，因为p+型半导体区4a和p型阱HPW2的每一个由p型半导体形成，如箭头AW31示意性示出的，所以p+型半导体区4a和p型阱HPW2之间的电势差约等于0V。箭头AW31是指箭头的开始端和结束端之间的电势差约等于0V。
而且，例如约0V的正电压从控制栅极线CG1通过导体部7d施加至作为用于读取数据的MISFET QR的n型半导体区13对中一个的n型半导体区13c。此时，如箭头AW32示意性示出的，耦合至导体部7d的n型半导体区13C和p型阱HPW2之间的电势差约等于0V。箭头AW32是指箭头的开始端和结束端之间的电势差约等于0V。
而且，例如约1V的正电压从用于读取数据的位线RBL通过导体部7f施加至作为选择MISFET QS的n型半导体区13对中另一个的半导体区13e。
而且，作为电源电压Vcc的约3V的电压从选择线GS通过导体部7e施加至选择MISFET QS的栅电极FGS。
另一方面，例如0V的电压从用于写入/擦除数据的各个位线WBL通过各个导体部7c施加至用于写入/擦除数据的电容器元件CWE的p型半导体区11、其n型半导体区12及其p型阱HPW1的每一个。此时，因为p型半导体区11和p型阱HPW1的每一个都由p型半导体形成，如箭头AW33所示的，因此p型半导体区11和p型阱HPW1之间的电势差约等于0V。箭头AW33是指箭头的开始端和结束端之间的电势差约等于0V。因为p型半导体区11和p型阱HPW1之间的电势差约等于0V，如箭头AW34示意性示出的，因此n型半导体区12和p型阱HPW1之间的电势差也约等于0V。箭头AW34是指箭头的开始端和结束端之间的电势差约等于0V。
注意到，施加至用于写入/擦除数据的电容器元件CWE的p型半导体区11、其n型半导体区12及其p型阱HPW1的电压的每一个例如也可以是电源电压Vcc，而不是0V。或者，上述电压的每一个也可根据从给定电压值至另一电压值连续改变施加电压的扫描方法施加。
另一方面，反向偏置施加至界面IF32处的pn结以产生例如对应于电源电压Vcc的电势差，界面IF32是在p型阱HPW1与n型阱HNW和及n型嵌入阱DNW的每一个之间的界面并通过图6中的粗线示出。此外，反向偏置施加至界面IF33处的pn结以产生例如对应于电源电压Vcc的电势差，界面IF33是在p型阱HPW2于n型阱HNW和n型嵌入阱DNW的每一个之间的界面并通过图6中的粗线示出。
因此，对于n型嵌入阱DNW来说，例如，施加电源电压Vcc。而且，在例如0V的电压施加至形成也用作用于读取数据的MISFET QR的电容器元件C的下电极的p型阱HPW2以及例如0V的电压施加至形成用于写入/擦除数据的电容器元件CWE的下电极的p型阱HPW1的状态下，选择MISFET QS进入导通态。在这种状态下，读取存储在所选存储单元中的数据，其取决于用于读取数据的MISFET QR的沟道中是否流动漏电流而为0或1。即，基于作为用于读取数据的MISFETQR的n型半导体区13对中一个的半导体区13c和作为其n型半导体区13对中另一个的n型半导体区13d之间流动的电流值，读取存储在存储单元MC1中的数据。
注意到，在读取数据时，以下表达式(7)中所示的比率RC2，即电势差Vr与电势差Vr和Vwe的总和的比率，被定义为电容器元件C和CWE之间的耦合比。
RC2＝Vr/(Vr+Vwe) ...(7)
根据上述实施例1，用于写入/擦除数据的电容器元件CWE以及用于读取数据的MISFET QR分别形成在p型阱HPW1和HPW2中，它们彼此分离并通过n型阱HNW和n型嵌入阱DNW彼此隔离。而且，在用于写入/擦除数据的电容器元件CWE中执行数据的重写。这消除了在下文描述的比较例1中所描述的提供具有电容器元件C100(参见下述图14)的闪存的存储单元MC1的需要，且允许减小半导体器件的尺寸。
因为用于写入/擦除数据的电容器元件CWE以及用于读取数据的MISFET QR分别形成在彼此分离的p型阱HPW1和HPW2中，因此可稳定数据的重写。这可以改善闪存的操作可靠性。
此外，因为可利用来自消耗最小电力并适于低电压下单电源重写的沟道的整个表面的FN隧道电流执行数据的重写，因此容易提供利用内部升压电路的单电源构造。这可增加数据可被重写的次数。
<半导体器件的制造方法>
以下将说明实施例1中的半导体器件的制造方法。图7至12是其制造工艺过程中的实施例1中的半导体器件的主要部分的截面图。图7至12是沿图2的线A-A截取的截面图。
首先，如图7中所示，提供作为由具有p型导电类型的硅(Si)单晶制成的半导体衬底的衬底1S。在衬底1S的主面侧上，通过光刻(以下简称为光刻)工艺，离子注入工艺等形成n型嵌入阱DNW。光刻工艺是通过光致抗蚀剂(以下简称为抗蚀剂)膜的应用形成预期抗蚀剂图案，将其暴露于光，对其显影等的一系列步骤。在离子注入工艺中，利用通过光刻工艺在衬底1S的主面上方形成的抗蚀剂图案作为掩模，将预期杂质选择性引入衬底1S的预期部分中。此处抗蚀剂图案形成为将其中已经引入杂质的区域暴露并覆盖其他区域的图案。
随后，隔离沟槽形成在衬底1S的主面的隔离区中。随后，在隔离沟槽中，嵌入绝缘膜以形成沟槽形隔离部TI。以此方式，有源区被限定在将要形成用于写入/擦除数据的电容器元件CWE的区域ARwe、其中将要形成用于读取数据的MISFET QR的区域ARr，以及其中将要形成选择MISFET QS的区域ARs中。还能首先形成隔离部TI且随后形成n型嵌入阱DNW。
随后，如图8中所示，p型阱HPW1和HPW2以及n型阱HNW通过光刻工艺、离子注入工艺等形成。诸如硼(B)的p型杂质通过离子注入方法从衬底1S的主面侧注入n型嵌入阱DNW中以形成p型阱HPW1和HPW2。而且，诸如磷(P)或砷(As)的n型杂质通过离子注入方法从衬底1S的主面侧注入n型嵌入阱DNW中，从而形成n型阱HNW。
随后，通过热氧化方法等形成电容器绝缘膜10a和栅极绝缘膜10b以及10c。电容器绝缘膜10a形成在将要形成用于写入/擦除数据的电容器元件CWE的区域ARwe中。栅极绝缘膜10b形成在将要形成用于读取数据的MISFET QR的区域ARr中。栅极绝缘膜10c形成在将要形成选择MISFET QS的区域ARs中。电容器绝缘膜10a和栅极绝缘膜10b以及10c还可通过CVD方法等形成，而不通过上述热氧化方法形成。如上所述，优选地，电容器绝缘膜10a和栅极绝缘膜10b和10c的每一个具有不小于10nm且不大于20nm的厚度，其例如是12nm。
随后，在衬底1S的主面上，通过CVD方法等形成例如由低阻多晶硅制成的导体膜20。
随后，如图9中所示，例如通过光刻工艺和蚀刻工艺图案化导体膜20，以形成作为浮栅电极FG的电容器电极FGC1、作为浮栅电极FG的栅电极FGR，以及栅电极FGS。电容器电极FGC1形成在将要形成用于写入/擦除数据的电容器CWE的区域ARwe中。栅电极FGR形成在将要形成用于读取数据的MISFET QR的区域ARr中。栅电极FGS形成在将要形成选择MISFET QS的区域ARs中。
随后，在将要形成用于写入/擦除数据的电容器元件CWE的区域ARwe中、在位于电容器电极FGC1一侧上的p型阱HPW1的部分中，通过光刻工艺、离子注入方法等形成p-型半导体区11a。随后，在将要形成用于写入/擦除数据的电容器元件CWE的区域ARwe中、在位于电容器电极FGC1的另一侧上的p型阱HPW1的部分中，通过光刻工艺、离子注入方法等形成n-型半导体区12a。另一方面，在将要形成用于读取数据的MISFET QR的区域ARr中，通过光刻工艺，离子注入方法等形成n-型半导体区13a。在将要形成选择MISFET QS的区域ARs中，通过光刻工艺、离子注入方法等形成n-型半导体区13a。
随后，如图10中所示，在衬底1S的主面上方，通过CVD方法等沉积例如由二氧化硅制成的绝缘膜，且随后通过各向异性干法蚀刻回蚀以在电容器电极FGC1以及栅电极FGR和FGS的侧面上方形成侧壁SW。
随后，在将要形成写入/擦除电容器元件CWE的区域ARwe中、在位于形成有侧壁SW的电容器电极FGC1的一侧上的p型阱HPW1的部分中，通过光刻工艺、离子注入方法等形成p+型半导体区11b。此时，通过离子注入方法将诸如硼(B)的p型杂质注入区域IPP1(参见图2)中。因此，在区域ARwe中，p+型半导体区11b形成在位于在其侧面上形成有侧壁SW的电容器电极FGC1的一侧上的p型阱HPW1的部分中，致使包括p-型半导体区11a和p+型半导体区11b的p型半导体区11的形成。而且，在p型阱HPW2的延伸区中，通过光刻步骤、离子注入方法等形成p+型半导体区4a。此时，通过离子注入方法将诸如硼(B)的p型杂质例如注入区域IPP2(参见图2)。
随后，在将要形成写入/擦除电容器元件CWE的区域ARwe中，通过光刻步骤、离子注入方法等形成n+型半导体区12b。此时，通过离子注入方法将诸如磷(P)或砷(As)的n型杂质例如注入区域IPN1(参见图2)中。因此，在区域ARwe中、在位于在其侧面上形成有的侧壁SW的电容电极FGC1的另一侧上的p型阱HPW1的部分中，形成n+型半导体区12b，致使包括n-型半导体区12a和n+型半导体区12b的n型半导体区12的形成。而且，在将要形成用于写入/擦除数据的电容器元件CWE的区域ARwe中，形成用于写入/擦除数据的电容器元件CWE。
在将要形成的用于读取数据的MISFET QR的区域ARr中，以及在将要形成选择MISFET QS的区域ARs中，通过光刻步骤、离子注入方法等形成n+型半导体区13b。此时，通过离子注入方法将诸如磷(P)或砷(As)的n型杂质注入例如区域IPN2(参见图2)中。因此，在将要形成用于读取数据的MISFET QR的区域ARr中以及在将要形成选择MISFET QS的区域ARs中，形成n+型半导体区13b，致使包括了n-型半导体区13a和n+型半导体区13b的n型半导体区13的形成。因此，在将要形成用于读取数据的MISFET QR的区域ARr中，形成用于读取数据的MISFET QR，同时在将要形成选择MISFET QS的区域ARs中，形成选择MISFET QS。用于读取数据的MISFET QR的n型半导体区13对是n型半导体区13c和13d。选择MISFET QS的n型半导体区13对是n型半导体区13d和13e。此时，在位于n型阱HNW上方的层的部分中，形成n+型半导体区8a。
随后，如图11中所示，选择性形成硅化物层5a。在形成硅化物层5a的步骤之前，在包括电容器电极FGC1和栅电极FGR的浮栅电极FG的顶面上方形成盖层绝缘膜14，同时在衬底1S的一部分上方，形成绝缘膜以避免硅化物层5a形成在该部分中。
随后，如图12中所示，在衬底1S的主面上方，通过CVD方法等沉积例如由氮化硅制成的绝缘膜6a。随后，在绝缘膜6a上方，通过CVD方法等将例如由二氧化硅制成的绝缘膜6b沉积为厚于绝缘膜6a。绝缘膜6b进一步经历化学机械抛光(CMP)工艺以具有其平坦化的上表面。以此方式，形成包括了绝缘膜6a和6b的绝缘膜6。
随后，如图3中所示，在绝缘膜6中，通过光刻工艺和蚀刻工艺形成接触孔CT。随后，在衬底1S的主面上方，通过CVD方法等沉积例如由钨(W)等制成的导体膜且随后通过CMP方法等进行抛光以在接触孔CT中形成导体部7a至7f。随后，执行常规互连形成工艺、检查工艺以及组装工艺以制造半导体器件。
<关于被存储单元占据的面积>
以下将说明由比较例1中的存储单元占据的面积，其中分离地提供用于读取数据的MISFET以及电容器元件。
图13是比较例1中的半导体器件中的闪存的主要部分电路图。图14是比较例1中的半导体器件中的存储单元的平面图。图15是比较例1中的半导体器件中的存储单元的截面图。图14和15示出对应于一位的存储单元。图15是沿图14中的线A-A截取的截面图。假设在图14中所示的平面中，彼此相交或优选彼此正交的两个方向是X轴方向和Y轴方向。在图14中，为了提高说明的清晰度，部分阴影化附图。
比较例1中的半导体器件中的闪存具有存储单元阵列MR100。在比较例1中的半导体器件中的闪存的存储单元阵列MR100中，以与实施例1中的存储单元阵列MR1相同的方式，其每一个在Y轴方向上延伸的用于写入/擦除数据的多个位线WBL沿与Y轴方向相交或优选正交的X轴方向布置。而且，在存储单元阵列MR100中，以与实施例1中的存储单元阵列MR1相同的方式，其每一个在Y轴方向上延伸的用于读取数据的多个位线RBL沿X轴方向布置。而且，在存储单元阵列MR100中，以与实施例1中的存储单元阵列MR1相同的方式，其每一个沿X轴方向延伸并与位线WLB和RBL交叉的多个选择线GS沿Y轴方向布置。
另一方面，在存储单元阵列MR100中，与存储单元阵列MR1不同，其每一个沿X轴方向延伸并与位线WBL和RBL交叉的多个控制栅极线CG100沿Y轴方向布置。而且，在存储单元阵列MR100中，与存储单元阵列MR1不同，其每一个沿X轴方向延伸并与位线WBL和RBL交叉的多个源极线SL沿Y轴方向布置。
在位线WBL和RBL与控制栅极线CG100、源极线SL以及选择线GS之间的交点附近，其每一个对应于一位的存储单元MC100电耦合于此。
类似于实施例1中的存储单元MC1，各个存储单元MC100都包括用于写入/擦除数据的电容器元件CWE、用于读取数据的MISFET QR以及选择MISFET QS。以与存储单元MC1相同的方式，用于写入/擦除数据的电容器元件CWE的一个电极电耦合至用于写入/擦除数据的一个位线WBL。以与存储单元MC1相同的方式，用于写入/擦除数据的电容器元件CWE的另一电极由浮栅电极FG的一部分形成并电耦合至用于读取数据的MISFET QR的栅电极。另一方面，用于读取数据的MISFET QR的漏极经由选择MISFET QS电耦合至用于读取数据的一个位线RBL。用于读取数据的MISFET QR的源极电耦合至一个源极线SL。选择MISFET QS的栅电极电耦合至一个选择线GS。
另一方面，与实施例1中的存储单元MC1不同，存储单元MC100包括电容器元件C100。与存储单元MC1不同，在存储单元MC100中，用于写入/擦除数据的电容器元件CWE的另一电极由浮栅电极FG的一部分形成并电耦合至电容器元件C100的一个电极。电容器元件C100的另一电极电耦合至控制栅极线CG100。
因此，类似于实施例1中的半导体器件的闪存的存储单元MC1，比较例1中的半导体器件中的闪存的存储单元MC100具有浮栅电极FG、用于写入/擦除数据的电容器元件CWE以及用于读取数据的MISFET QR。但是，与实施例1中的半导体器件中的闪存的存储单元MC1不同，比较例1中的半导体器件的闪存的存储单元MC100包括电容器元件C100。以下将给出电容器元件C100以及与电容器元件C100相关联的部分的说明。
在比较例1中，其每一个形成半导体器件的衬底1S，n型嵌入阱DNW以及隔离部TI与实施例1相同。但是，在比较例1中，隔离部TI限定了有源区L1、L2、L3、L4以及L105。
n型嵌入阱DNW形成有p型阱HPW1、HPW2和HPW103以及n型阱HNW。p型阱HPW1、HPW2以及n型阱HNW与实施例1相同。但是，在比较例1中，与实施例1不同，形成了p型阱HPW103。定位p型阱HPW103以便被包括在n型嵌入阱DNW中，同时通过n型嵌入阱DNW和n型阱HNW而与p型阱HPW1和HPW2电隔离。而且，定位p型阱HPW103以便沿p型阱HPW2延伸。p型阱HPW103包含诸如硼(B)的p型杂质。
在比较例1中，如图14中所示，浮栅电极FG形成为沿Y轴方向延伸的状态，以便二维地重叠p型阱HPW1、HPW2以及HPW103。以与实施例1相同的方式，在浮栅电极FG二维地重叠p型阱HPW1中的有源区L1的位置，放置用于写入/擦除数据的电容器元件CWE。而且，以与实施例1相同的方式，在浮栅电极FG二维地重叠p型阱HPW2中的有源区L2的位置，放置用于读取数据的MISFET QR。
另一方面，在浮栅电极FG二维地重叠p型阱HPW103的有源区L105的位置，放置电容器元件C100。电容器元件C100包括电容器电极FGC100、电容器绝缘膜110d、p型半导体区131、n型半导体区132以及p型阱HPW103。
电容电极FGC100是由浮栅电极FG的一部分形成并形成电容器元件C100的上电极。
电容器绝缘膜100d例如由二氧化硅制成并形成在电容器电极FG100和衬底1S之间，即p型阱HPW103之间。
p型半导体区131和n型半导体区132形成在p型阱HPW103中的各位置处，电容器电极FGC100通过与电容器电极FGC100自对准而二维插入在p型阱HPW103中的各位置之间。
p型半导体区131包括沟道侧p-型半导体区131a，以及耦合至p-型半导体区131a的p+型半导体区131b。p-型半导体区131a和p+型半导体区131b的每一个都包含诸如硼(B)的p型杂质。p+型半导体区131b中的杂质浓度被设定为高于p-型半导体区131a中的杂质浓度。p型半导体区131在绝缘膜6中形成的一个接触孔CT中电耦合至导体部107g。导体部107g电耦合控制栅极线CG110。在接触导体部107g的p+型半导体区131b的顶面层的一部分中，也可以形成硅化物层5a。
n型半导体区132包括沟道侧n-型半导体区132a，以及耦合至n-型半导体区132a的n+型半导体区132b。n-型半导体区132a以及n+型半导体区132b的每一个都包含诸如磷(P)或砷的n型杂质。n+型半导体区132b中的杂质浓度被设定为高于n-型半导体区132a中的杂质浓度。n型半导体区132在绝缘膜6中形成的一个接触孔CT中电耦合至导体部107g。导体部107g电耦合至控制栅极线CG110。在接触导体部107g的n+型半导体区132b的顶面层的一部分中，还可以形成硅化物层5a。
因此，在比较例1中的半导体器件中，分开提供用于读取数据的MISFET QR以及电容器元件C100。
在比较例1中，在写入数据中，例如约8V的正电压施加至电容器元件C100的p型阱HPW103，例如0V的电压施加至用于读取数据的MISFET QR的p型阱HPW2，以及例如约-8V的负电压施加至用于写入/擦除数据的电容器元件CWE的p型阱HPW1。利用所施加的这些电压，电子作为FN隧道电流从p型阱HPW1通过电容器绝缘膜10a注入电容器电极FGC1中。通过这种电子的注入写入数据。
而且，在比较例1中，在擦除数据中，例如约-8V的负电压施加至电容器元件C100的p型阱HPW103，例如0V的电压施加至用于读取数据的MISFET QR的p型阱HPW2，以及例如约8V的正电压施加至用于写入/擦除数据的电容器元件CWE的p型阱HPW1。利用所施加的这些电压，存储在作为电容器电极FGC1的浮栅电极FG中的电子作为FN隧道电流通过电容器绝缘膜10a释放进p型阱HPW1中。通过这种电子的释放擦除数据。
而且，在比较例1中，在读取数据时，例如约0V的电压施加至p型阱HPW103，例如0V的电压施加至p型阱HPW2，以及例如0V的电压施加至p型阱HPW1。利用所施加的这些电压，选择MISFET QS进入导通态。在这种状态下，基于用于读取数据的MISFET QR的n型半导体区13对之间流动的电流值读取存储在存储单元MC100中的数据。
假设电容值CAPc100是电容器元件C100的电容值，电容值CAPr是也作为用于读取数据的MISFET QR的电容器元件C的电容值，且电容值CAPwe是电容器元件CWE的电容值。还假设电势差Vc100是在形成电容器元件C100的p型阱HPW103以及形成电容器元件C100的上电极的电容器电极FGC100之间的电势差。还假设电势差Vr是在形成也用作用于读取数据的MISFET QR的电容器元件C的下电极的p型阱HPW2和作为电容器元件C的上电极的栅电极FGR之间的电势差。还假设电势差Vwe是在形成电容器元件CWE的下电极的p型阱HPW1和形成电容器元件CWE的上电极的电容器电极FGC1之间的电势差。
此时，当电势差Vwe与电势差Vc100、Vr和Vwe的总和的比率被定义为在电容器元件C100、C和CWE之间的耦合比RC101时，能容易增大比较例1中的耦合比RC101。因此，在比较例1的半导体器件中，能容易地写入数据或容易地擦除数据。
另一方面，在比较例1中的半导体器件中，在形成一个存储单元MC100的区域ARmc100(参见图14)中，需要放置作为p型阱HPW1、HPW2以及HPW103的三个p型阱。因此，由形成一个存储单元MC100的区域ARmc100所占据的面积大于由p型阱HPW103所占据的面积。
在比较例1中的半导体器件中的各个存储单元MC100中，p型阱HPW1、HPW2以及HPW103被布置为在Y轴方向上彼此间隔。在n型阱HNW中，假设位于一个存储单元MC100的p型阱HPW1和HPW2之间的部分是n型阱HNW1，且假设位于存储单元MC100的p型阱HPW2和在Y轴方向上相邻于存储单元MC100的另一存储单元MC100的p型阱HPW1之间的部分是n型阱HNW2。另一方面，假设位于p型阱HPW2和HPW103之间的n型阱HNW的部分是n型阱HNW103。
即，在比较例1中的半导体器件中的各个存储单元MC100中，在形成存储单元MC100的区域ARmc100(参见图14)中，需要放置作为n型阱HNW1、HNW2以及HNW3的三个n型阱。三个n型阱HNW1、HNW2以及HNW103不直接有助于闪存中的写入数据的功能，但是需要被放置。因此，由形成存储单元MC100的区域ARmc100占据的面积大于由三个n型阱HNW1、HNW2以及HNW103占据的面积。
因此，在比较例1的半导体器件中，由各个存储单元占据的面积较大。因此不能容易地增加闪存的容量。
<实施例1的主要特征和效果>
相反，实施例1中的半导体器件中的存储单元M1包括用于写入/擦除数据的电容器元件CWE、用于读取数据的MISFET QR，以及选择MISFET QS，但是与比较例1中的半导体器件中的存储单元MC100不同，不包括电容器元件C100。即，实施例1中的半导体器件中的用于读取数据的MISFET QR作为比较例1中的半导体器件中的用于读取数据的MISFET QR以及电容器元件C100中的每一个。
因此，足以在放置一个存储单元MC1的区域ARmc1(参见图2)中仅放置作为p型阱HPW1和HPW2的两个p型阱就够了。与比较例1不同，不必放置作为p型阱HPW1、HPW2以及HPW103的三个p型阱。因此，由实施例1中的一个存储单元MC1占据的面积比由比较例1中的一个存储单元MC100占据的面积小了由比较例1中的p型阱HPW103所占据的面积。
而且，在实施例1中的半导体器件中的各个存储单元MC1中，p型阱HPW1和HPW2被布置为在Y轴方向上彼此间隔。在n型阱HNW中，假设位于一个存储单元MC1的p型阱HPW1和HPW2之间的部分是n型阱HNW1，且假设位于存储单元MC1的p型阱HPW2和在Y轴方向上相邻于存储单元MC1的另一存储单元MC1的p型阱HPW1之间的部分是n型阱HNW2。
即，在实施例1中的半导体器件中的各个存储单元MC1中，在形成了存储单元MC1的区域ARmc1(参见图2)中仅放置作为n型阱HNW1和HNW2的两个n型阱就够了。因此，由实施例1中形成了一个存储单元MC1的区域ARmc1占据的面积比比较例1中形成了一个存储单元MC100的区域ARmc100所占据的面积小了由比较例1中的n型阱HNW103占据的面积。
因此，在实施例1中的半导体器件中，能减少由一个存储单元占据的面积并容易增大闪存的容量。
注意到，在实施例1中，还能将诸如半导体衬底1S、n型嵌入阱DNW、p型阱HPW1和HPW2、n型阱HNW、p+型半导体去4a、n+型半导体区8a、p型半导体区11以及n型半导体区12和13的各个半导体区的导电类型共同改变为相反极性。或者，还能改变在数据写入操作中施加的各个电压的极性(同样适用于实施例2)。
(实施例2)
实施例1中的半导体器件中的各个存储单元包括用于写入/擦除数据的电容器元件，以及用于读取数据的MISFET。相反，实施例2中的半导体器件中的各个存储单元除了用于写入/擦除数据的电容器元件以及用于读取数据的MISFET之外还包括辅助电容器元件。
<半导体器件的电路构造>
图16是实施例2中的半导体器件中的闪存的主要部分电路图。假设图16中所示的平面中彼此相交或优选正交的两个方向是X轴方向和Y轴方向。
实施例2中的半导体器件中的闪存具有存储单元阵列MR2。在存储单元阵列MR2中，以与实施例1中的存储单元阵列MR1相同的方式，其每一个在Y轴方向上延伸的用于写入/擦除数据的多个位线WBL沿与Y轴方向相交或优选正交的X轴方向布置。而且，在存储单元阵列MR2中，以与存储单元阵列MR1相同的方式，其每一个在Y轴方向上延伸的用于读取数据的多个位线RBL沿X轴方向布置。而且，在存储单元阵列MR2中，以与存储单元阵列MR1相同的方式，其每一个沿X轴方向延伸并与位线WBL和RBL交叉的多个控制栅极线CG1(源极线SL)和多个控制栅极线CG0(p型阱HPW2)沿Y轴方向布置。而且，在存储单元阵列MR2中，以与存储单元阵列MR1相同的方式，其每一个沿X轴方向延伸并与位线WBL和RBL交叉的多个选择线GS沿Y轴方向布置。
另一方面，在实施例2中的存储单元阵列MR2中，与存储单元阵列MR1不同，其每一个沿X轴方向延伸并与位线WBL和RBL交叉的多个控制栅极线CG2沿Y轴方向布置。
在位线WBL和RBL以及控制栅极线CG1和CG2以及选择线GS之间的交点附近，其每一个对应于一位的存储单元MC2电耦合于此。图16说明了一位由一个存储单元MC2形成的情况。
类似于实施例1中的每一个存储单元MC1，各个存储单元MC2都包括用于写入/擦除数据的电容器元件CWE、用于读取数据的MISFET QR以及选择MISFET QS。
以与各个存储单元MC1相同的方式，用于写入/擦除数据的电容器元件CWE的一个电极电耦合至用于写入/擦除数据的一个位线WBL。用于写入/擦除数据的电容器元件CWE的另一电极由浮栅电极FG的一部分形成，这将利用图17和18在下文说明。用于读取数据的MISFET QR的栅电极由浮栅电极FG的另一部分形成。因此，以与存储单元MC1相同的方式，用于写入/擦除数据的电容器元件CWE的另一电极电耦合至用于读取数据的MISFET QR的栅电极。另一方面，用于读取数据的MISFET QR的漏极经由选择MISFET QS电耦合至用于读取数据的一个位线RBL。用于读取数据的MISFET QR的源极电耦合至也用作源极线SL的控制栅极线CG1。选择MISFET QS的栅电极电耦合至一个选择线GS。
但是，与实施例1中的存储单元MC1不同，存储单元MC2包括辅助电容器元件CA。辅助电容器元件CA的一个电极电耦合至控制栅极线CG2。辅助电容器元件CA的另一电极由浮栅电极FG的一部分形成。因此，辅助电容器CA的另一电极电耦合至用于写入/擦除数据的电容器元件CWE的另一电极并电耦合至用于读取数据的MISFET QR的栅电极。
<存储单元的构造>
以下将说明实施例2中的半导体器件中的闪存的各个存储单元的构造。图17是实施例2中的半导体器件中的各个存储单元的平面图。图18是实施例2中的半导体器件中的存储单元的截面图。图17和18中每一个都示出对应于一位的存储单元。图18是沿图17中的线A-A截取的截面图。
假设在图17中所示的平面中，彼此相交，或优选彼此正交的两个方向是X轴方向和Y轴方向。图17示出在移除导体部分7a至7g，绝缘膜6、盖层绝缘膜14、硅化物层5a、侧壁SW以及隔离部TI的透视状态下的存储单元。图17仅示出盖层绝缘膜14的外围。为了提高说明的清晰度，图17被部分阴影化。
如上所述，类似于实施例1中的半导体器件中的闪存的各个存储单元MC1，实施例2中的半导体器件中的闪存的各个存储单元MC2都包括浮栅电极FG、用于写入/擦除数据的电容器元件CWE以及用于读取数据的MISFET QR。但是，与实施例1中的存储单元MC1不同，实施例2中的存储单元MC2包括辅助电容器元件CA。因此，将主要对辅助电容器元件CA以及与辅助电容器元件CA关联的部分进行说明。
其每一个形成半导体器件的衬底1S、n型嵌入阱DNW以及隔离部TI与实施例1相同。但是，在实施例2中，隔离部TI限定了有源区L1、L2、L3、L4以及L5。
在n型嵌入阱DNW中，形成p型阱HPW1和HPW2以及n型阱HNW。p型阱HPW1和HPW2以及n型阱HNW与实施例1相同。
以与实施例1相同的方式，同样在实施例2中，浮栅电极FG形成为沿Y轴方向延伸的状态，以便二维地重叠p型阱HPW1和HPW2，如图17中所示。以与实施例1相同的方式，在浮栅电极FG二维地重叠p型阱HPW1的有源区L1的位置处，放置用于写入/擦除数据的电容器元件CWE。而且，以与实施例1相同的方式，在浮栅电极FG二维地重叠p型阱HPW2的有源区L2的位置处，放置用于读取数据的MISFET QR。
另一方面，在浮栅电极FG二维地重叠作为位于p型阱HPW1和HPW2之间的n型阱HNW的部分的、n型阱HNW1的有源区L5的位置处，放置作为电容器元件的辅助电容器元件CA。辅助电容器元件CA包括电容器电极FGC2、电容器绝缘膜10d、p型半导体区21以及n型阱HNW。
电容器电极FGC2由浮栅电极FG的一部分形成。这里，在n型阱HNW中，假设位于p型阱HPW1和HPW2之间的部分是n型阱HNW1。此时，电容器电极FGC2由形成在二维地重叠n型阱HNW1的有源区L5的位置处的浮栅电极FG的部分形成。电容器电极FGC2是形成辅助电容器元件CA的上电极的部分。
电容器绝缘膜10d例如由二氧化硅制成并形成在电容器电极FGC2和衬底1S之间，即n型阱HNW1之间。电容器绝缘膜10d例如通过热氧化工艺形成并例如具有约12nm的厚度。
p型半导体区21对形成在n型阱HNW1中的各位置处，电容器电极FGC2通过与电容器电极FGC2自对准而二维插入在n型阱HNW1中的各位置之间。
各个p型半导体区21都包括沟道侧p-型半导体区21a，以及耦合至p-型半导体区21a的p+型半导体区21b。p-型半导体区21a和p+型半导体区21b都包含诸如硼(B)的具有相同导电类型的杂质。但是，p+型半导体区21b中的杂质浓度被设定为高于p-型半导体区21a中的杂质浓度。p型半导体区21在绝缘膜6中形成的接触孔CT中电耦合至导体部7g。导体部7g电耦合控制栅极线CG2。在接触导体部7g的p+型半导体区21b的顶面层的一部分中，也可以形成硅化物层5a。
各个p型半导体区21都电耦合至n型阱HNW1。因此，n型阱HNW1是形成辅助电容器元件CA的下电极的部分。
在实施例2中，也以与实施例1相同的方式，用于写入/擦除数据的电容器元件CWE的电容器电极FGC1在X轴方向上的长度LNwe小于用于读取数据的MISFET QR的栅电极FGR在X轴方向上的长度LNr。这使得用于写入/擦除数据的电容器元件CWE的电容值被设定为小于也用作用于读取数据的MISFET QR的电容器元件C的电容值。而且，以与实施例1相同的方式，通过将电容器元件CWE的电容值设定为小于电容器元件C的电容值，可容易地执行数据的写入/擦除。
而且在实施例2中，没有提供这样的部分，其中在上述比较例1中的电容器元件C100的电容器电极FGC100的长度(参见图14)，即X轴方向上的浮栅电极FG的长度，大于用于读取数据的MISFET QR的栅电极FGR在X轴方向上的长度。在这种情况下，优选地，用于读取数据的MISFET QR的栅电极FGR是其中浮栅电极FG在X轴方向上的长度最大的浮栅电极FG的部分。
另一方面，在实施例2中，与实施例1不同，形成辅助电容器元件CA。因此，用于写入/擦除数据的电容器元件CWE的电容值可容易地被设定为小于也用作用于读取数据的MISFET QR的电容器元件C的电容值与辅助电容器元件CA的电容值之和。如将在下文说明的闪存中的数据写入操作的示例中所述，通过将电容器元件CWE的电容值设定为小于电容器元件C的电容值与辅助电容器元件CA的电容值之和，可容易地增大写入数据中的耦合比。与实施例1相比，这使得数据能被更容易地写入。
优选地，用于写入/擦除数据的电容器元件CWE的电容器电极FGC1在X轴方向上的长度LNwe小于辅助电容器元件CA的电容器电极FGC2在X轴方向上的长度LNa。因此，用于写入/擦除数据的电容器元件CWE的电容值可容易地设定为小于也用作用于读取数据的MISFET QR的电容器元件C的电容值和辅助电容器元件CA的电容值之和。这使得数据能比实施例1更容易地写入。
而且在实施例2中，以与实施例1相同的方式，优选地，选择MISFET QS的栅电极FGS在X轴方向上的长度LNs大于栅电极FGR在X轴方向上的长度LNr。这可避免或抑制选择MISFET QS中的穿通并降低截止状态下的泄漏电流，即截止泄漏电流。另一方面，在用于读取数据的MISFET QR中，与选择MISFET QS相比，不太必要避免或抑制穿通。因此，栅电极FGR在X轴方向上的长度LNr也可以小于栅电极FGS在X轴方向上的长度LNs。
而且在实施例2中，以与实施例1相同的方式，优选地，在Y轴方向上插入在p型半导体区11和n型半导体区12之间的电容器电极FGC1的部分的宽度WDwe小于在Y轴方向上插入在n型半导体区13c和13d之间的栅电极FGR的部分的宽度WDr。因此，栅电极FGR在Y轴方向上的宽度WDr相对增大，以使用于读取数据的MISFET QR中流动的读取电流增大并允许高速读取。
<数据写入操作的示例>
以下将对这种闪存中的数据写入操作的一个示例进行说明。图19是示出在实施例2中的闪存的数据写入操作中施加至存储单元的各个部分的电压的示例。图19是沿图17中的线A-A截取的截面图。
在写入数据时，在除辅助电容器元件CA之外的部分上，通常执行与利用图4在实施例1中说明的相同的操作。首先，通过与实施例1相同的操作，衬底1S和p型阱HPW1和HPW2彼此电隔离。而且，通过与实施例1相同的操作，例如约8V的正电压施加至用于读取数据的MISFET QR和选择MISFET QS的每一个的p型阱HPW2，同时例如约-8V的负电压施加至用于写入/擦除数据的电容器元件CWE的p型阱HPW1。此外，例如约8V的正电压施加至选择MISFETQS的栅电极FGS，或使栅电极FGS进入开路状态(图19中示出为”开路”)。
另一方面，在实施例2中，与实施例1不同，例如约8V的正电压从各个控制栅极线CG2通过各个导体部7g施加至辅助电容器元件CA的p型半导体区21的每一个。此时，如通过各个箭头AW17所示意性示出的，耦合至导体部7g的各个p型半导体区21和n型阱HNW1之间的电势差约等于0V。箭头AW17是指箭头的开始端和结束端之间的电势差约等于0V。
因此，对于形成也用作用于读取数据的MISFET QR的电容器元件C的下电极的n型嵌入阱DNW和p型阱HPW2的每一个来说，例如施加约8V的正电压。另一方面，对于形成用于写入/擦除数据的电容器元件CWE的下电极的p型阱HPW1来说，通过p型半导体区11施加例如约-8V的负电压，即具有与施加至p型阱HPW2的电压极性相反的极性的电压。而且，对于辅助电容器元件CA的n型阱HNW1来说，例如施加约8V的正电压。
通过这些电压的施加，独立控制p型阱HPW1和HPW2，且控制n型阱HNW1以具有与p型阱HPW2相同的电势。因此，电子e-作为FN隧道电流从p型阱HPW1的沟道的整个表面通过电容器绝缘膜10a注入电容器电极FGC1中，或者空穴作为FN隧道电流从电容器电极FGC释放。以此方式，写入数据。
在写入数据时，电容器元件C和辅助电容器元件CA经由浮栅电极FG彼此并联耦合，且电容器元件CWE经由浮栅电极FG与电容器元件C和辅助电容器元件CA中每一个串联耦合。
在实施例2中，也以与实施例1相同的方式，假设电容值CAPr是电容器元件C的电容值且电容值CAPwe是电容器元件CWE的电容值，还假设电势差Vr是在形成电容器元件C的下电极的p型阱HPW2和形成电容器元件C的上电极的栅电极FGR之间的电势差。还假设电势差Vwe是在形成电容器元件CWE的下电极的p型阱HPW1和形成电容器元件CWE的上电极的电容器电极FGC1之间的电势差。
另一方面，在实施例2中，假设电容值CAPa是辅助电容器元件CA的电容值，且电势差Va是在形成辅助电容器元件CA的下电极的n型阱HNW1和形成辅助电容器CA的上电极的电容器电极FGC2之间的电势差。如上所述，电容器元件C和辅助电容器元件CA经由浮栅电极FG彼此并联耦合。因此，电势差Va等于电势差Vr。
此时，通过增加电容值CAPr和CAPa与电容值CAPr、CAPa和CAPwe的总和的比率，能增加上述表达式(1)中所示的耦合比RC1并增大电容器元件CWE中的电势差Vwe。因此，在电容器元件CWE中，电子更可能作为FN隧道电流注入电容器电极FGC1或空穴更可能作为FN隧道电流从电容器电极FGC1释放。
优选地，电容器元件C、辅助电容器元件CA和电容器元件CWE被设计为使电容值CAPr、CAPa和CAPwe满足以下表达式(8)。通过满足下述表达式(8)，能将耦合比RC1设定为大于0.5且将电势差Vwe设定为大于电势差Vr和Va的每一个，如上述表达式(1)中所示。因此，在电容器元件CWE中，与电容器元件C相比，电子更可能作为FN隧道电流注入电容器电极FGC1或空穴更可能作为FN隧道电流从电容器电极FGC1释放。
CAPr+CAPa>CAPwe ...(8)
以与实施例1相同的方式，假设长度LNr是栅电极FGR在X轴方向上的长度，且宽度WDr是栅电极FGR在Y轴方向上的宽度。还假设长度LNwe是电容器电极FGC1在X轴方向上的的长度且宽度WDwe是电容器电极FGC1在Y轴方向上的宽度。此时，由栅电极FGR占据的面积Sr由上述表达式(4)给出，且由电容器电极FGC1占据的面积Swe由上述表达式(5)给出。
还假设长度LNa是电容器电极FGC2在X轴方向上的长度，且宽度WDa是电容器电极FGC2在Y轴方向上的宽度。此时，由电容器电极FGC2占据的面积Sa由下述表达式(9)给出。例如当电容器绝缘膜10a和10d以及栅极绝缘膜10b中每一个都具有相等的厚度且相等的介电常数时，通过满足下述表达式(10)，能满足上述表达式(8)。
Sa＝LNa×WDa ...(9)
Sr+Sa>Swe ...(10)
图20的曲线图示出当用于读取数据的MISFET QR的电容值CAPr和用于写入/擦除数据的电容器元件CWE的电容值CAPwe之间的比率保持恒定且辅助电容器元件CA的电容值CAPa与用于读取数据的MISFET QR的电容值CAPr的比率改变时的耦合比。图20中的横坐标代表电容值CAPa与电容值CAPr的比率。图20中的纵坐标示出耦合比。图20示出电容值CAPr和CAPwe之间的比率满足电容值CAPr:电容值CAPwe＝0.686:0.068的情况。
在图20的曲线图中，代表“写入”的曲线示出写入数据时的耦合比RC1。而且，电容值CAPa与电容值CAPr的比率是0的情况对应于没有形成辅助电容器元件CA的情况，即实施例1。
在图20的曲线图中，如代表“写入”的曲线所示，在形成辅助电容器元件CA的情况下(实施例2)在写入数据时的耦合比RC1高于在没有形成辅助电容器元件CA的情况下(实施例1)在写入数据时的耦合比RC1。因此，通过形成辅助电容器元件CA，在用于写入/擦除数据的电容器元件CWE中，能容易地使电子作为FN隧道电流从p型阱HPW1通过电容器绝缘膜10a注入电容器电极FGC1中，并容易写入数据。
而且，如通过图20中代表“写入”的曲线所示，在辅助电容器元件CA的电容值CAPa增大时，耦合比RC增大。因此，通过增大辅助电容器元件CA的电容值CAPa，能更容易将电子作为FN隧道电流从p型阱HPW1通过用于写入/擦除数据的电容器元件CWE中的电容器绝缘膜10a注入电容器电极FGC1中，且更容易写入数据。
图21是示出在实施例2的闪存的数据擦除操作中施加至存储单元的各个部分的电压的一个示例的截面图。图21是沿图17中的线A-A截取的截面图。
在擦除数据时，在除辅助电容器元件CA之外的部分上，通常执行与利用图5在实施例1中说明的相同的操作。首先，通过与实施例1相同的操作，衬底1S与p型阱HPW1和HPW2彼此电隔离。而且，通过与实施例1相同的操作，例如约-8V的负电压施加至用于读取数据的MISFET QR和选择MISFET QS的每一个的p型阱HPW2，同时例如约8V的正电压施加至用于写入/擦除数据的电容器元件CWE的p型阱HPW1。此外，例如约-8V的负电压施加至选择MISFETQS的栅电极FGS，或使栅电极FGS进入开路状态(图21中示出为”开路”)。
另一方面，在实施例2中，与实施例1不同，例如0V的电压从各个控制栅极线CG2通过各个导体部7g施加至辅助电容器元件CA的p型半导体区21的每一个。此时，反向偏置施加至界面IF23处的pn结并产生例如约8V的电势差，界面IF23是在各个p型半导体区21和n型阱HNW1之间的界面，并由图21中的粗线示出。而且，在位于电容器电极FGC2二维地重叠n型阱HNW1的有源区L5的部分上方的层中，即在对应于沟道的区域CHa中，形成耗尽层DL。随后，反向偏置施加至界面IF23处的pn结，并产生例如约8V的电势差，界面IF23是耗尽层DL和n型阱HNW1之间的界面，并由图21中的粗线示出。
因此，对于n型嵌入阱DNW来说，施加具有与施加至写入数据中的n型嵌入阱DNW的电压的极性相同极性的电压。对于形成也用作用于读取数据的MISFET QR的电容器元件C的下电极的p型阱HPW2来说，施加例如约-8V的负电压，即具有与施加至写入数据中的n型嵌入阱DNW的电压的极性相反极性的电压。对于形成用于写入/擦除数据的电容器元件CWE的下电极的p型阱HPW1来说，施加例如约8V的正电压，即具有与施加至写入数据中的n型嵌入阱DNW的电压的极性相同极性的电压。而且，将例如0V的电压施加至辅助电容器元件CA的n型阱HNW1。
通过这些电压的施加，单独控制p型阱HPW1和HPW2，且控制n型阱HNW1具有与p型阱HPW1相同的电势。因此，存储在作为电容器电极FGC1的浮栅电极FG中的电子e-作为FN隧道电流从沟道的整个表面通过电容器绝缘膜10a释放进入p型阱HPW1，或空穴作为FN隧道电流注入进电容器电极FGC1。以此方式，擦除数据。
当耗尽层DL没有形成在区域CH1中时，在形成电容器元件CWE的下电极的p型阱HPW1和区域CHa之间的电势差约等于0V。此时，电容器电极CWE和辅助电容器元件CA经由浮栅电极FG彼此并联耦合，因此电容器元件C经由浮栅电极FG与电容器元件CWE和辅助电容器元件CA的每一个串联耦合。因此减小上述表达式(1)中所示的耦合比。
另一方面，当例如0V的电压施加至p型半导体区21以及形成在区域CHa中的耗尽层DL中每一个时，施加至n型阱HNW的例如约8V的正电压没有施加至区域CHa。因此，上述表达式(1)中所示的耦合比变得高于当耗尽层DL没有形成在区域CHa中时的情况。因此，当耗尽层DL形成在区域CHa中时，与耗尽层DL没有形成在区域CHa中时相比，在电容器元件CWE中，电子更容易作为FN隧道电流从电容器电极FGC1释放，或空穴更容易作为FN隧道电流注入电容器电极FGC1中。
在此假设电压Vaa是施加至辅助电容器元件的各个p型半导体区21的电压，且电压Vwea是施加至形成电容器元件CWE的下电极的p型阱HPW1的电压。图20的曲线图示出在电压Vaa是0V(Vaa＝0)以及电压Vaa等于电压Vwea(Vaa＝Vwea)的每个情况下当电容值CAPa与电容值CAPr的比率改变时的耦合比RC1。
在20中，代表“擦除(Vaa＝0)”的曲线示出电压Vaa是0V的情况。而且，在图20中，代表“擦除(Vaa＝Vwea)”的曲线示出电压Vaa等于电压Vwea的情况。
如图20中代表“擦除(Vaa＝0)”的曲线以及图20中代表“擦除(Vaa＝Vwea)”的曲线所示，在电压Vaa是0V的情况下，耦合比RC高于电压Vaa等于电压Vwea的情况。因此，通过对各个p型半导体区21施加例如0V的电压，能将电子作为FN隧道电流容易地从用于写入/擦除数据的电容器元件CWE的p型阱HPW1通过电容器绝缘膜10a注入作为电容器电极FGC1的浮栅电极FG中，且容易擦除数据。
图22是示出在实施例2中的闪存的数据读取操作中施加至存储单元的各个部分的电压的示例。图22是沿图17中的线A-A截取的截面图。
在读取数据时，在除辅助电容器元件CA以及电容器元件CWE之外的部分上，通常执行与利用图6在实施例1中说明的相同的操作。首先，通过与实施例1相同的操作，衬底1S与p型阱HPW1和HPW2彼此电隔离。而且，通过与实施例1相同的操作，例如0V的电压施加至用于读取数据的MISFET QR的p型阱HPW2，同时作为电源电压Vcc的例如约3V的电压施加至选择MISFET QS的栅电极FGS。
另一方面，在实施例2中，与实施例1不同，作为电源电压Vcc的例如约3V的电压从用于写入/擦除数据的各个位线WBL经由各个导体部7c施加至用于写入/擦除数据的电容器元件CWE的p型半导体区11、其n型半导体区12及其p型阱HPW1的每一个。此时，因为p型半导体区11和p型阱HPW1的每一个都由p型半导体形成，如箭头AW33所示的，因此p型半导体区11和p型阱HPW1之间的电势差约等于0V。箭头AW33是指箭头的开始端和结束端之间的电势差约等于0V。因为在p型半导体区11和p型阱HPW1之间的电势差约等于0V，如箭头AW34示意性示出的，因此在n型半导体区12和p型阱HPW1之间的电势差也约等于0V。箭头AW34是指箭头的开始端和结束端之间的电势差约等于0V。
而且，在实施例2中，与实施例1不同，作为电源电压Vcc的例如约3V的电压从各个控制栅极线CG2通过各个导体部7g施加至辅助电容器元件CA的p型半导体区21的每一个。此时，如箭头AW35和AW36所示的，在各个p型半导体区21和n型阱HNW1之间的电势差约等于0V。箭头AW35和AW36的每一个是指箭头的开始端和结束端之间的电势差约等于0V。
注意到，因为正向偏置施加至位于p型阱HPW1和n型阱HNW1之间的界面处的pn结，如箭头AW37示意性示出的，因此在p型阱HPW1和n型阱HNW1之间的电势差约等于0V。箭头AW37是指箭头的开始端和结束端之间的电势差约等于0V。
因此，对于n型嵌入阱DNW来说，例如，施加电源电压Vcc。而且，例如0V的电压施加至形成也用作用于读取数据的MISFET QR的电容器元件C的下电极的p型阱HPW2，同时，例如电源电压Vcc施加至形成用于写入/擦除数据的电容器元件CWE的下电极的p型阱HPW1。而且，在例如电源电压Vcc施加至辅助电容器元件CA的n型阱HNW1的情况下，选择MISFET QS进入导通态。在这种状态下，读取存储在所选存储单元中的数据，其取决于用于读取数据的MISFETQR的沟道中是否流动漏电流而为0或1。即，基于在作为用于读取数据的MISFET QR的n型半导体区13对中一个的半导体区13c和作为其n型半导体区13对中另一个的n型半导体区13d之间流动的电流值，读取存储在存储单元MC2中的数据。
通过这些电压的施加，在读取数据时，电容器元件CWE和辅助电容器元件CA经由浮栅电极FB彼此并联耦合，因此电容器元件C经由浮栅电极FG与电容器元件CWE和辅助电容器元件CA中每一个串联耦合。
此时，通过增大电容值CAPwe和CAPa与电容值CAPr,CAPa和CAPwe的总和的比率，能增大上述表达式(7)中所示的耦合比RC2并增大电容器元件C中的电势差Vr。这可改善读取存储在存储单元MC2中的数据的可靠性。
图20的曲线图中代表“读取(所选)”的曲线示出读取时的耦合比。
如图20的曲线图中代表“读取(所选)”的曲线所示，在形成辅助电容器元件CA的情况下(实施例2)，在读取数据时的耦合比RC2高于在没有形成辅助电容器元件CA的情况下(实施例1)在读取数据时的耦合比RC2。此外，随着辅助电容器元件CA的电容值CAPa增大，耦合比RC2增大。例如，在没有形成辅助电容器元件CA的情况下，耦合比RC2小于0.1。相反，在形成辅助电容器元件Ca且辅助电容器元件CA的电容值CAPa与用于读取数据的MISFET QR的电容值CAPr的比率不小于0.5的情况下，耦合比RC2高于0.3。通过由此形成辅助电容器元件CA，能增大在形成也用作用于读取数据的MISFET QR的电容器元件C的下电极的p型阱HPW2和形成其上电极的栅电极FGR之间的电势差，并改善读取存储在存储单元MC2中的数据的可靠性。
注意到，图20的曲线图中代表“读取(非选择)”的曲线示出在非选择存储单元MC2，即其中选择MISFET QS没有处于导通态的存储单元MC2中读取时的耦合比。在这种情况下，例如0V的电压从用于读取数据的位线RBL通过导体部7f施加至选择MISFET QS的另一n型半导体区13e。而且，0V从用于写入/擦除数据的各个位线WBL通过各个导体部7c施加至用于写入/擦除数据的电容器元件CWE的p型阱HPW1。如图20的曲线图中代表“读取(非选择)”的曲线以及代表“读取(选择)”的曲线所示，在非选择存储单元MC2中读取数据时的耦合比RC2低于在选择存储单元MC2中读取数据时的耦合比RC2。
<半导体器件的制造方法>
在实施例2中的半导体器件的制造方法中，p-型半导体区21a形成在区域IPP3中(参见图17)，该区域IPP3被包括在将形成有辅助电容器元件CA且在实施例1中的半导体器件制造方法中将在其中注入p型杂质以形成p-半导体区11a的区域中。而且，在实施例2的半导体器件的制造方法中，p+型半导体区21b形成在IPP3中(参见图17)，该区域IPP3被包括在将形成有辅助电容器元件CA且在实施例1中的半导体器件制造方法中将在其中注入p型杂质以形成p+半导体区11b的区域中。除此之外，实施例2中的半导体器件的制造方法可与实施例1中的半导体器件的制造方法相同。
<实施例2的主要特征和效果>
类似于实施例1中的半导体器件中的存储单元MC1，实施例2中的半导体器件中的存储单元MC2包括用于写入/擦除数据的电容器元件CWE、用于读取数据的MISFET QR，以及选择MISFET QS。另一方面，与实施例1中的半导体器件中的存储单元MC1不同，实施例2中的半导体器件中的存储单元MC2包括辅助电容器元件CA。
辅助电容器元件CA形成在作为位于p型阱HPW1和HPW2之间的n型阱HNW的部分的n型阱HNW1中。这使得其中形成实施例2中的一个存储单元MC2的区域ARmc2(参见图17)所占据的面积等于其中形成实施例1中的一个存储单元MC1的区域ARmc1(参见图2)所占据的面积。因此，实施例2中的半导体器件具有类似于实施例1中的半导体器件的效果，例如使由一个存储单元所占据的面积减小的效果。
实施例2中的半导体器件中的各个存储单元MC2还包括辅助电容器元件CA，以使写入数据时的耦合比RC1被设定为高于实施例1中的情况。此外，在写入数据时，还能增大在形成用于写入/擦除数据的电容器元件CWE的下电极的p型阱HPW1和形成其上电极的电容器电极FGC1之间的电势差。因此，在电容器元件CWE中，与实施例1相比，电子更可能作为FN隧道电流注入电容器电极FGC1中。为此，可容易地写入数据。
在实施例1中的半导体器件中，当电容值CAPr大于电容值CAPwe时，在读取数据时，不能容易地提高在形成也作用作用于读取数据的MISFET QR的电容器元件C的下电极的p型阱HPW2和形成其上电极的栅电极FGR之间的电势差。
但是，在实施例2中的半导体器件中，调整读取数据时施加至辅助电容器元件CA中的各个p型半导体区21的电压，以使读取数据时的耦合比RC2相比实施例1更容易增大。因此，能增大在形成也用作用于读取数据的MISFET QR的电容器元件C的下电极的p型阱和形成其上电极的栅电极FGR之间的电势差，并改善读取存储在存储单元MC2中的数据的可靠性。
注意到，实施例2中的擦除数据时的耦合比RC1略低于实施例1中的擦除数据时的耦合比RC1。但是，虽然实施例1中的擦除数据时的耦合比RC2例如小于0.1，然而实施例2中的擦除数据时的耦合比RC2例如高于0.3。因此，实施例2中改善读取存储在存储单元MC2中的数据的可靠性的效果高于实施例1。
虽然已经根据实施例在上文具体说明了本发明人实现的本发明，但是本发明不限于上述实施例。将认识到在不脱离本发明主旨的范围内可对本发明进行各种改变和变型。

Claims (16)

1.一种半导体器件，包括：
半导体衬底；
第一阱，所述第一阱具有第一导电类型并且形成在所述半导体衬底的主面中；
第二阱，所述第二阱具有与所述第一导电类型相反的第二导电类型并且定位为被包括在所述第一阱中；
第三阱，所述第三阱具有所述第二导电类型并且定位为被包括在所述第一阱中，并且沿所述第二阱延伸，同时与所述第二阱电隔离；以及
非易失性存储单元，所述非易失性存储单元定位为二维地重叠所述第二和所述第三阱，
其中，所述非易失性存储单元包括：
浮栅电极，所述浮栅电极定位为在第一方向上延伸并且二维地重叠所述第二和所述第三阱；
定位在第一位置处的用于写入/擦除数据的元件，在所述第一位置处所述浮栅电极二维地重叠所述第二阱；以及
定位在第二位置处的用于读取数据的场效应晶体管，在所述第二位置处所述浮栅电极二维地重叠所述第三阱，
其中用于写入/擦除数据的元件包括：
第一电极，所述第一电极由所述浮栅电极的形成在所述第一位置处的部分形成；
第一绝缘膜，所述第一绝缘膜形成在所述第一电极和所述半导体衬底之间；
第一半导体区和第二半导体区，所述第一半导体区和所述第二半导体区形成在所述第二阱中的所述第一电极插入其间的各位置处；以及
所述第二阱，
其中用于读取数据的所述场效应晶体管包括：
第二电极，所述第二电极由所述浮栅电极的形成在所述第二位置处的部分形成；
第二绝缘膜，所述第二绝缘膜形成在所述第二电极和所述半导体衬底之间；以及
第三半导体区和第四半导体区，所述第三半导体区和所述第四半导体区形成在所述第三阱中的所述第二电极插入其间的各位置处，
其中所述第一半导体区具有所述第一导电类型，所述第二半导体区具有所述第二导电类型，并且所述第三半导体区和所述第四半导体区中的每一个都具有所述第一导电类型，并且
其中在与所述第一方向相交的第二方向上所述第一电极的长度小于在所述第二方向上所述第二电极的长度，
其中所述第二电极由所述浮栅电极的下述部分形成，在所述浮栅电极的所述部分中在所述第二方向上所述浮栅电极的长度最大。
2.根据权利要求1所述的半导体器件，
其中由所述第一电极的插入在所述第一半导体区和所述第二半导体区之间的部分占据的面积小于由所述第二电极的插入在所述第三半导体区和所述第四半导体区之间的部分占据的面积。
3.根据权利要求1所述的半导体器件，
其中所述非易失性存储单元还包括用于选择所述非易失性存储单元的选择场效应晶体管，
其中所述选择场效应晶体管包括：
栅电极，所述栅电极定位为在第一方向上延伸并且二维地重叠所述第三阱的下述部分，所述第三阱的所述部分相对于插入其间的所述第四半导体区与所述第二电极相对；
第三绝缘膜，所述第三绝缘膜形成在所述栅电极和所述半导体衬底之间；以及
第五半导体区，所述第五半导体区形成在所述第三阱中，
其中所述栅电极与所述浮栅电极电隔离，
其中用于读取数据的所述场效应晶体管和所述选择场效应晶体管共享所述第四半导体区，
其中所述第四半导体区和所述第五半导体区形成在所述第三阱中的所述栅电极插入其间的各位置处，并且
其中在所述第二方向上所述栅电极的长度大于在所述第二方向上所述第二电极的长度。
4.根据权利要求1所述的半导体器件，
其中，当对所述非易失性存储单元执行读取操作时，基于在用于读取数据的所述场效应晶体管的所述第三半导体区和所述第四半导体区之间流动的电流值，读取存储在所述非易失性存储单元中的数据。
5.根据权利要求1所述的半导体器件，
其中，在所述第一位置和所述第二位置之间的任意位置处，在所述第二方向上所述浮栅电极的长度不小于在所述第二方向上所述第一电极的长度。
6.根据权利要求1所述的半导体器件，
其中，当对所述非易失性存储单元执行写入操作时，第一电压被施加至所述第一阱和所述第三阱中的每一个，并且具有与所述第一电压的极性相反的极性的第二电压经由所述第二半导体区被施加至所述第二阱，以单独控制所述第二阱和所述第三阱，并且
其中，当对所述非易失性存储单元执行擦除操作时，具有与所述第一电压的极性相同的极性的第三电压被施加至所述第一阱，所述第三电压经由所述第二半导体区被施加至所述第二阱，并且具有与所述第一电压的极性相反的极性的第四电压被施加至所述第三阱，以单独控制所述第二阱和所述第三阱。
7.根据权利要求6所述的半导体器件，
其中利用FN隧道电流在用于写入/擦除数据的所述元件中执行对所述非易失性存储单元的写入操作和擦除操作中的每一个。
8.根据权利要求1所述的半导体器件，
其中所述第一电极的插入在所述第一半导体区和所述第二半导体区之间的部分在所述第一方向上的宽度小于所述第二电极的插入在所述第三半导体区和所述第四半导体区之间的部分在所述第一方向上的宽度。
9.根据权利要求1的所述半导体器件，还包括：
第四阱，所述第四阱具有所述第一导电类型并且定位在所述第二阱和所述第三阱之间，
其中所述非易失性存储单元还包括定位在第三位置处的电容器元件，在所述第三位置处所述浮栅电极二维地重叠所述第四阱，
其中所述电容器元件包括：
第三电极，所述第三电极由所述浮栅电极的形成在所述第三位置处的部分形成；
第四绝缘膜，所述第四绝缘膜形成在所述第三电极和所述半导体衬底之间；
第六半导体区和第七半导体区，所述第六半导体区和所述第七半导体区形成在所述第四阱中的所述第三电极插入其间的各位置处；以及
所述第四阱，并且
其中所述第六半导体区和所述第七半导体区中的每一个都具有所述第二导电类型。
10.根据权利要求9所述的半导体器件，
其中由所述第一电极的插入在所述第一半导体区和所述第二半导体区之间的部分占据的面积小于由所述第二电极的插入在所述第三半导体区和所述第四半导体区之间的部分占据的面积。
11.根据权利要求9所述的半导体器件，
其中所述非易失性存储单元还包括用于选择所述非易失性存储单元的选择场效应晶体管，
其中所述选择场效应晶体管包括：
栅电极，所述栅电极定位为在所述第一方向上延伸并且二维地重叠所述第三阱的下述部分，所述第三阱的所述部分相对于插入其间的所述第四半导体区与所述第二电极相对；
第五绝缘膜，所述第五绝缘膜形成在所述栅电极和所述半导体衬底之间；以及
第八半导体区，所述第八半导体区形成在所述第三阱中，
其中所述栅电极与所述浮栅电极电隔离，
其中用于读取数据的所述场效应晶体管和所述选择场效应晶体管共享所述第四半导体区，
其中所述第四半导体区和所述第八半导体区形成在所述第三阱中的所述栅电极插入其间的各位置处，并且
其中在所述第二方向上所述栅电极的长度大于在所述第二方向上所述第二电极的长度。
12.根据权利要求9所述的半导体器件，
其中，当对所述非易失性存储单元执行读取操作时，基于用于读取数据的所述场效应晶体管的所述第三半导体区和所述第四半导体区之间流动的电流值，读取存储在所述非易失性存储单元中的数据。
13.根据权利要求9所述的半导体器件，
其中所述第二电极由所述浮栅电极的下述部分形成，在所述浮栅电极的所述部分中在所述第二方向上所述浮栅电极的长度最大。
14.根据权利要求9所述的半导体器件，
其中，当对所述非易失性存储单元执行写入操作时，第一电压被施加至所述第一阱和所述第三阱中的每一个，并且具有与所述第一电压的极性相反的极性的第二电压经由所述第二半导体区被施加至所述第二阱，以单独控制所述第二阱和所述第三阱，并且
其中，当对所述非易失性存储单元执行擦除操作时，具有与所述第一电压的极性相同的极性的第三电压被施加至所述第一阱，所述第三电压经由所述第二半导体区被施加至所述第二阱，并且具有与所述第一电压的极性相反的极性的第四电压被施加至所述第三阱，以单独控制所述第二阱和所述第三阱。
15.根据权利要求14所述的半导体器件，
其中利用FN隧道电流在用于写入/擦除数据的所述元件中执行对所述非易失性存储单元的写入操作和擦除操作中的每一个。
16.根据权利要求9所述的半导体器件，
其中所述第一电极的插入在所述第一半导体区和所述第二半导体区之间的部分在所述第一方向上的宽度小于所述第二电极的插入在所述第三半导体区和所述第四半导体区之间的部分在所述第一方向上的宽度。
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