CN105359270B - 具有宽带隙晶体管解码器的3d非易失性存储器 - Google Patents

Abstract

本文公开了一种具有WL选择栅的3D堆叠式存储器设备，其包括具有由宽带隙半导体形成的主体的TFT。该宽能带隙半导体可以是氧化物半导体如金属氧化物半导体。作为示例，该金属氧化物半导体可以为InGaZnO、InZnO、HfInZnO或ZnInSnO主体。字线可以由金属如钨形成。3D堆叠式存储器设备可以具有NAND串。TFT可以被形成在字线层中。TFT具有高驱动电流、高击穿电压以及低泄漏电流。

Description

具有宽带隙晶体管解码器的3D非易失性存储器

技术领域

本技术涉及非易失性存储器。

背景技术

近来，已提出使用具有存储器单元的串的3D堆叠式存储器结构的超高密度存储设备。一个这样的存储设备有时被称为位成本可扩展 (BiCS)架构。例如，3D NAND堆叠式存储器设备可以由交替的导电层和绝缘层的阵列形成。在这些层中钻有存储器孔(memoryhole)以同时限定很多存储器层。然后，通过利用适当的材料填充存储器孔来形成NAND串。直线型NAND串在一个存储器孔中延伸，而管状或U形 NAND串(P-BiCS)包括一对竖直的存储器单元列，该对竖直的存储器单元列在两个存储器孔中延伸并且通过管连接接合。管连接可以由未掺杂的多晶硅制成。电介质和背栅可以围绕管连接以形成背栅晶体管，从而控制管连接的传导。存储器单元的控制栅极由导电层提供。

附图说明

在不同的附图中，具有相似附图标记的元件指代共同部件。

图1A是其中存储器单元的平面被布置在单独的子阵列中的3D堆叠式非易失性存储器设备100的透视图。

图1B是其中可以认为存储器单元的平面具有一个连续的子阵列的 3D堆叠式非易失性存储器设备150的透视图。

图2A描绘了图1A的3D堆叠式非易失性存储器设备100的顶视图。

图2B描绘了图1B的3D堆叠式非易失性存储器设备150的顶视图。

图2C是其中未将平面划分成子阵列的示例。

图2D是与图2C类似的未将平面划分成子阵列的示例。

图2E描绘了图1B的3D堆叠式非易失性存储器设备150的顶视图。

图2F描绘了包括U形NAND串的块的实施方式。

图2G描绘了3D非易失性存储器设备的块的横截面图。

图3A描绘了3D非易失性存储器设备中的块的顶视图。

图3B示出了与图3A的示例类似的块的一个层级。

图3C1是图3A的块的示意图。

图3C2描绘了其中所有的字线选择栅耦接至并且选择一对字线的配置。

图3D是具有分别选择了存储器阵列的该层级处的单个字线的WL 选择栅的块的一个实施方式的示意图。

图3E是图3D的块的示意图。

图3F描绘了其中WL选择栅可以选择多于一个的字线的一个实施方式的块的一个层级。

图3G是示出了不同层级处的WL选择栅可以如何连接其栅电极的图。

图4A1是存储器阵列与字线联结区域之间的WL选择栅区域中的 WL选择栅的一个实施方式的图。

图4A2是存储器阵列与字线联结区域之间的WL选择栅区域中的 WL选择栅的一个实施方式的图。

图4B是存储器阵列与字线联结区域之间的WL选择栅区域中的WL 选择栅的一个实施方式的图，在该字线联结区域中每个字线被独立选择。

图4C是示出了根据一个实施方式的TFT结构的各种元件的图。

图4D描绘了具有主体/沟道延伸的TFT的一个实施方式。

图4E是示出了根据一个实施方式的TFT结构的各种元件的图。

图4F是根据一个实施方式的工艺布局的图。

图5A描绘了图2G的列C0的区域的特写图，其示出了漏极侧选择栅SGD0和存储器单元。

图5B描绘了图2F的列C0的横截面图。

图5C是3D堆叠式存储器阵列的块的一个实施方式的图。

图5D示出了3D非易失性存储器设备的块的沿图5C的WL选择栅区域中的线887的横截面图。

图5E是示出了WL选择栅列的进一步的细节的侧面剖视图。

图5F描绘了图5E的列的横截面图。

图5G是示出了与WL选择栅列接触的进一步的细节的图。

图5H1示出了形成从选择线到WL选择栅的触点的一个实施方式的进一步的细节。

图5H2示出了形成从选择线到具有不对称的TFT的WL选择栅的触点的一个实施方式的进一步的细节。

图5I描绘了阶梯部分的接触结构。

图5J描绘了具有接触结构的单元区域的示例性替选阶梯部分。

图5K是形成3D堆叠式非易失性存储器设备的工艺的一个实施方式的流程图。

图5L1是形成一组薄膜晶体管(TFT)的方法的一个实施方式的流程图。

图5L2示出了从选择线到WL选择栅的触点的一个实施方式的进一步细节。

图5M是TFT的一个实施方式的示意图。

图6是形成具有WL选择栅的存储器阵列的工艺的一个实施方式的流程图。

图7描绘了用于制造3D堆叠式非易失性存储器设备的方法。

图8是存储器阵列的一部分的图，以帮助说明图6和图7的工艺。

图8A描绘了层状半导体材料800，其与图8的3D堆叠式非易失性存储器设备的存储器区区域305沿线A-A'的横截面图一致。

图8B示出了沿字线(x)的方向的横截面图，并且图8B是用于一个实施方式的来自图8的沿线B-B'的圆圈部分的横截面。

图8C描绘了层状材料800，其与图8的3D堆叠式非易失性存储器设备的WL选择栅区域303b沿来自图8的线C-C'的部分的横截面图一致。

图9A至图9C描绘了在用绝缘材料填充层状材料800的存储器孔和 z孔之后获得的层状材料900。

图10A至图10C描绘了对层状材料900经由单元和WL选择栅区域中的缝隙进行湿蚀刻之后获得的层状材料1000。

图11A至图11C描绘了在将层状材料1000经由单元和WL选择栅区域中的缝隙用金属进行空隙填充之后获得的层状金属/氧化物堆叠 1100。

图12A至图12B描绘了在将层状材料1300清理出晶体管孔之后获得的层状材料1200。

图13A至图13B描绘了在将层状材料1200进行蚀刻以去除WL晶体管区域局部的金属之后获得的层状材料1300。

图14A至图14B描绘了在将层状材料1300用TFT体材料代替所去除的WL晶体管区域中的金属之后得到的层状材料1400。

图15A描绘了层状半导体材料1300，其与在图7的工艺期间的图8 的A-A'线的横截面图一致。

图15B描绘了沿图7的工艺期间的图8的线B-B'的圆圈部分的横截面。

图15C描绘了沿图7的工艺期间的图8的线C-C'的部分的横截面。

图16A至图16C描绘了在将层状材料1500经由存储孔和z孔进行湿蚀刻之后获得的层状材料。

图17描绘了其中包括直NAND串的块的实施方式。

图18是字线板，其与使用直NAND串的实施方式一致。

图19示出了用于将WL选择栅连接至z解码器的位置的实施方式的图。

图20是具有3D解码的3D堆叠式非易失性存储器设备的功能框图。

具体实施方式

许多3D堆叠式非易失性存储器设备(如3D NAND)存在的一个问题是：难以提供满足期望标准的解码器(或字线选择)晶体管。这些标准可以包括具有相对低泄漏、足够的驱动电流、解码器之间的低可变性等的高电压工作。由于多晶颗粒和晶粒边界的显著影响，因此用多晶硅晶体管来满足这样的需求是具有挑战性的，这可能增加泄漏、降低击穿电压、减少流动性和驱动电流并且可能引起设备参数的高可变性。

在本文中公开的一些实施方式中，字线(WL)选择晶体管被形成在与3D NAND存储器阵列的字线的层相同的层内。如果用金属字线来实现3D NAND，则可能难以在与字线材料相同的层中实现多晶硅WL 选择晶体管。在一个实施方式中，水平的TFT被用作WL选择设备。水平的TFT被形成在与用于形成金属字线的3D存储器阵列相同的层中。

本文中公开的是基于宽能带隙半导体的新型TFT设备。在本文中，“宽带隙半导体”被限定为具有宽于硅的能带隙的任何半导体。硅可以具有大约1.1eV的能带隙。一些宽带隙半导体可以具有大约3eV或更高的能带隙。然而，宽带隙半导体可以具有小于3eV的能带隙。能带隙越宽，临界场就越高。这意味着对于相同大小的设备而言，击穿电压可以相对于硅更大。

根据实施方式，宽带隙半导体用于形成TFT的主体。宽带隙半导体可以是氧化物半导体，例如金属氧化物半导体。金属氧化物半导体的示例包括但不限于InGaZnO、InZnO、HfInZnO、ZrInZnO和ZnInSnO。

具有宽带隙半导体主体的TFT选择设备的实施方式与具有金属字线的3D存储器阵列(包括NAND)兼容。这可以是形成在与用于形成金属字线的层相同的层中的水平TFT。用于字线的示例性金属是钨，但是也可以使用其他金属。TFT选择晶体管的实施方式具有高击穿电压。 TFT选择晶体管的实施方式具有高驱动电流。TFT选择晶体管的实施方式具有低泄露电流。TFT选择晶体管的实施方式操作为NFET设备， NFET设备相对于PFET可以简化解码工作和电路设计。然而，也可实现为PFET TFT选择晶体管。TFT选择晶体管的实施方式具有设备间的高一致性(即低可变性)。

本文中还公开了当在3D堆叠式存储器设备中选择存储器单元时降低电容的技术。3D堆叠式存储器设备可以具有NAND串。在一个实施方式中，提供了字线(WL)选择栅。在一个实施方式中，WL选择栅包括一个或更多个薄膜晶体管(TFT)。在一个实施方式中，这些TFT具有由宽带隙半导体形成的主体，该宽带隙半导体可以是氧化物半导体。 WL选择栅可以被定位成与字线板的字线板联结区域相邻。字线板可以由连接至字线板联结区域的字线板驱动器驱动。给定的WL选择栅可以被定位在字线板联结区域与字线之间以选择字线。因此，通过驱动给定的字线板并且选择给定的WL选择栅，可以选择与给定的字线板相关联的特定字线。在一个实施方式中，单个WL选择栅选择多于一个的字线。在一个实施方式中，字线与形成单个线的不同NAND串上的一组非易失性存储元件相关联。

由于字线可以被单独选择(或者以较小的组来选择)，因此电容性负载基本上低于如果选择整个字线板的所有字线。因此，电荷泵的需求较少。这节省了存储器阵列的外围区域中的空间。此外，由于电容性负载较少，因此字线本身可以更长。例如，字线不需要被分段。将字线分段可能需要额外的空间。因此，可以不将字线分段的情况下形成3D堆叠式存储器阵列，从而节省空间。

本文中还公开了3D堆叠式存储器设备中的解码技术。在一个实施方式中，WL选择栅使得3D堆叠式存储器设备中的小的子块能够被选择。解码可以导致更好的性能、更低的功耗以及更好的可靠性。作为一个示例，可以选择块的一小部分以用于擦除。在一个实施方式中，可以选择3D堆叠式存储器设备中的每个NAND串的二分之一以用于擦除。在一个实施方式中，可以选择3D堆叠式存储器设备中的单NAND串以用于擦除。

注意，在一个实施方式中，提供了3D解码。在一个实施方式中， WL选择栅使得能够使用“z解码”来选择字线，可以使用“y解码”来选择位线，以及可以使用“x解码”来选择字线板。注意，z解码也可以称为子块解码。

在一个实施方式中，3D存储器设备具有水平层，该水平层包括在堆叠中与水平绝缘层交替的导体材料。在一个实施方式中，该导体是金属(至少字线所在处)。存在一组薄膜晶体管(TFT)，其充当不同的水平导体材料层中的WL选择设备。每个TFT均具有栅电极。此外，该组 TFT的栅电极可以通过导体材料耦接在一起。可以存在耦接至栅电极的解码器。因此，该组TFT可以被一起选择。

3D解码系统可以使得能够进行许多改进，包括(但不限于)可以重新限定块和子块、各种新的操作模式、干扰和抑制控制、以及改变架构以优化设计从而利用3D解码。

TFT的栅电极的主平面可以相对于该TFT在其中定位的水平的导体材料层垂直地取向。例如，TFT可以具有与栅电极相邻的栅极电介质，其中，栅电极与栅电介质之间的界面处的平面相对于该水平层垂直地相交延伸。另外，TFT可以具有与栅极电介质相邻的主体，其中，栅极电介质与主体之间的界面处的平面相对于该水平层垂直地相遇延伸。在一个实施方式中，TFT被称为垂直栅极/宽度TFT。TFT可以具有由该TFT 在其中定位的水平导体材料层的厚度限定的沟道宽度。水平层可以包括 TFT主体以及源极区域和漏极区域。可以通过对栅极施加适当的偏压而在与栅极电介质相邻的TFT主体区域中形成TFT的导电沟道。沟道电流可以在源极与漏极之间的水平方向上流动。

在一个实施方式中，每个导电层包括至少一个字线板和字线，每个字线板与字线中的多条字线相关联。TFT可以具有在字线方向上延伸的沟道。

在一个实施方式中，通过在材料层(例如，宽带隙半导体)中形成第一孔来形成TFT。然后，在第一孔的侧壁上形成栅极介电层从而留下栅极介电层内的第二孔。接着，在栅极介电层的侧壁上的第二孔中形成栅电极层。在宽带隙半导体材料的与栅极介电层相邻的层中形成主体。在与主体相邻的宽带隙半导体层和/或字线层中形成漏极区域和源极区域。前述可以形成包括并联的两个TFT(在单个层例如多晶硅中)的结构。可替代地，可以认为该结构是具有双栅极和双主体的单个晶体管。 TFT沟道的宽度可以由宽带隙半导电层的厚度来限定。宽带隙半导体可以具有大约与字线层相同的厚度。

在一个实施方式中，TFT WL选择设备是对称的。例如，漏极和源极二者可以位于距栅极大约相同的距离。在一个实施方式中，TFT WL 选择设备是不对称的。例如，漏极可以比源极距栅极更远。不对称的TFT WL选择设备可以具有栅极/漏极偏移。换言之，不对称的TFTWL选择设备可以具有主体/沟道延伸。

图1A是其中存储器单元的平面被布置在单独的子阵列中的3D堆叠式非易失性存储器设备100的透视图。在存储器设备100中，衬底190 承载子阵列112、114、116和118中的存储器单元的示例性平面110、子阵列122、124、126和128中的存储器单元的示例性平面120、以及具有外围区域132和134的外围区域130，外围区域130包括用于由子阵列使用的电路。衬底190还可以承载这些子阵列下方的电路以及沿导电路径被图案化以传送电路的信号的一个或更多个下部金属层。平面可以与可以含有一个或更多个阱的公共衬底区域相关联。

如果在阵列下方没有外围电路，则没有必要在衬底中形成孔。另一方面，如果一些外围电路被放置在阵列下方，则阱的配置应该与这些电路中的晶体管和其他元件对应。例如，NMOS晶体管通常被放置在p型阱中，并且PMOS晶体管通常被放置在n型阱中。一些NMOS晶体管可以直接被放置在通常为p型硅衬底上。也可以使用三重阱，例如，置于p型衬底中的n型阱内的p型阱。NMOS晶体管可以被放置在这样的三重阱中。三重阱的优点是，如果需要的话可以容易地给晶体管主体提供偏压，例如，可以将p型阱偏压为放置在三重阱中的NMOS。

子阵列被形成在存储器设备的中间区域142中。在存储器设备的上部区域144中，一个或更多个上部金属层沿导电路径被图案化以传送电路的信号。每个子阵列包括存储器单元的堆叠区，其中该堆叠的交替的层级表示字线。在一种可能的方法中，每个子阵列具有相对的分层侧面，竖直触点从这些侧面向上延伸至上部金属层。此外，每个子阵列之间的间隙是联结区域，该联结区域使得竖直触点能够从衬底向上延伸至上部金属层。该间隙也是使得能够将不同子阵列中的字线段进行连接的字线传输区域。字线联结与传输区域中的空间也可以用于通过连接下阵列金属布线和上阵列金属布线的高纵横比通孔将信号从下阵列传送到上阵列。例如，如果感测放大器被置于下阵列，则该空间可以用于传送电力信号，如VDDSA、SRCGND(源地)、VSS等。

一个或更多个下部金属层以低于每个子阵列的底层的高度的高度延伸，并且一个或更多个上部金属层以高于每个子阵列的顶层的高度的高度延伸。

在一种可能的方法中，该平面在x方向上的长度表示其中至字线的信号路径在一个或更多个上部金属层中延伸的方向，并且该平面在y方向上的宽度表示其中位线在一个或更多个上部金属层中延伸的方向。源极线也可以在x方向上延伸。z方向表示存储器设备100的高度。

图1B是可以认为其中存储器单元的平面具有一个连续的子阵列的3D堆叠式非易失性存储器设备150的透视图。衬底190承载存储器单元的示例性平面160、170。所述单元可以使用共同的电路和/或控制或者电力信号。外围区域180包括外围区域182和184。在实践中，外围区域可以在包括一个或更多个平面如平面160和170的3D堆叠式存储器阵列的的一个或更多个侧面上延伸。为了简单起见，外围区域180被描绘在3D堆叠式存储器阵列的一侧上。

作为替代，平面170可以包括未分割的子阵列，其中，由于子阵列之间缺少间隙而节省了空间。子阵列可以是存储器阵列中使用共同的电路和/或控制或者电力信号的一部分。在一个方法中，平面中的多个子阵列具有公共的字线信号，但是具有不同集合的位线信号和感测放大器信号。

平面被形成在存储器设备的中间区域192中。在存储器设备的上部区域194中，一个或更多个上部金属层沿导电路径被图案化以传送电路的信号。可以认为上部金属层和下部金属层是布线层。在一种可能的方法中，每个平面而不是每个子阵列具有相对的分层侧面，竖直触点从这些侧面向上延伸至上部金属层。

每个阵列还可以包括一个或更多个块。块通过在x方向上延伸的绝缘填充的分隔物/缝隙而彼此绝缘。作为示例，块的宽度可以包括12个 U形NAND串。块的物理宽度(在y方向上)的示例是大约3×10^-6至4×10^-6米。

图2A描绘了图1A的3D堆叠式非易失性存储器设备100的顶视图。在不同的附图中，附图标记相似的元件彼此对应。每个子阵列可以包括感测放大器电路，例如，感测放大器电路被用于对存储器单元中的子阵列进行读取和验证操作。感测放大器电路可以包括例如锁存器、处理电路和位线联结。感测放大器电路可以提供信号如Vdd、源地信号和Vss。在一种方法中，感测放大器电路被设置在双侧配置的子阵列中的每个子阵列的相对侧上。例如，在平面120中，子阵列122包括感测放大器电路240和241；子阵列124包括感测放大器电路242和243；子阵列126 包括感测放大器电路244和245；以及子阵列128包括感测放大器电路246和247。

平面120还可以包括列电路260，在该示例中列电路260位于子阵列124下方。区域202、204、206、207和210是联结区域，在该联结区域中可以将触点制造成向上延伸至例如一个或更多个金属层。例如，可以将下部金属层如M0连接至上部金属层如D2。在一个方法中，对于下部金属层而言，M0低于M1，并且对于上部金属层而言，D0低于D1，并且D1低于D2。区域204、206和207也是其中可以将用于字线的信号路径接合在不同子的阵列之间的字线传输区域。在这种方法中，一组字线连同子阵列之间的字线联结和传输区域在跨多个子阵列的分段中延伸。

在一个实施方式中，WL选择栅被形成在与WL联结区域202、204、 206、207和210相邻的区域303中。另外，在一个实施方式中，WL选择栅被形成在与WL联结区域222、224、226、228和230相邻的区域 303中。WL选择栅可以用于选择字线。下面将讨论WL选择栅。

将平面分隔成子阵列的一个优点是提供了更大的灵活性来配置用于感测放大器的电源总线/连接。

这些区域也是子阵列之间的间隙。在外围区域130中，区域212可以用于提供衬底中的源极线驱动器与一个或更多个上部金属层中的对应的信号路径之间的竖直触点结构。区域214可以用于提供行和列型芯驱动器与一个或更多个上部金属层中的对应的信号路径之间的竖直触点结构。行解码器(x)提供用于字线板的信号。注意，在存储器阵列的外围处沿竖直边可能存在额外的列(例如，y)解码电路(图2A中未示出)。列(例如，y)解码器可以提供用于位线的信号。区域132可以包括其他电路，例如由平面120使用的电路。

存储器阵列150的实施方式也具有“z解码”。Z解码器可以提供用于WL选择栅的信号。在本文中选择WL选择栅可以被称为“z解码”。区域213可以提供在选择WL选择栅时使用的竖直触点结构。在一个实施方式中，z解码使得能够选择子块。区域213可以提供WL选择栅选择驱动器与一个或更多个上部金属层中的相应的信号路径之间的竖直触点结构。可以使用许多技术来形成解码器与WL选择栅之间的连接。

在一个实施方式中，区域213和214可以在物理上结合。例如，为行(例如，x)解码提供的电路可以与为子块(例如，z)提供的解码交替。

类似地，在平面110中，子阵列112包括感测放大器电路250和251；子阵列114包括感测放大器电路252和253；子阵列116包括感测放大器电路254和255；以及子阵列118包括感测放大器电路256和257。平面110还可以包括列电路262，在该示例中列电路262位于子阵列114 下方。区域222、224、226、228和230是联结区域，在该联结区域中可以将触点制造成向上延伸至例如一个或更多个金属层。区域224、226 和228也是其中可以将用于字线的信号路径接合在不同子的阵列之间的字线传输区域。这些区域也是子阵列之间的间隙。

在外围区域130中，区域232可以用于提供衬底中的源极线驱动器与一个或更多个上部金属层中的对应的信号路径之间的竖直触点结构。区域234可以用于提供行和列型芯驱动器与一个或更多个上部金属层中的对应的信号路径之间的竖直触点结构。区域219可以提供在选择WL 选择栅时使用的竖直触点结构。在一个实施方式中，z解码使得能够选择子块。区域219可以提供WL选择栅选择驱动器与一个或更多个上部金属层中的相应的信号路径之间的竖直触点结构。区域134可以包括其他电路，例如由平面110使用的电路。在一个实施方式中，区域204、 206和207以及224、226和228可以消耗总体存储阵列区域面积的大约 10％的面积。存储器阵列可以包括例如存储器器设备芯片上的一组一个或更多个阵列。

在图2A的示例中，字线从顶部延伸到底部。在这个示例中，字线被分成四个段，每个子阵对应一个段。然而，将字线分段不是必需的。

图2B描绘了图1B的3D堆叠式非易失性存储器设备150的顶视图。在这个示例中，字线未被分段。存储器设备150与存储器设备100的不同之处在于不存在区域204、206和207以及224、226和228，因此减少了由存储器设备消耗的面积。因为字线未被分段，因此不需要区域 204、206和207以及224、226和228。因此，可以避免一些字线板联结区域。然而，仍然存在字线板联结区域202、210、222和230。在图 2B中，WL选择栅区域303被描绘在WL联结区域与存储器阵列之间。 WL选择栅区303可以包含包括TFT的的WL选择栅。

存储器阵列150的实施方式也具有“z解码”。在本文中，对WL选择栅进行选择可以称为“z解码”。区域213可以提供在选择WL选择栅时使用的竖直触点结构。在一个实施方式中，z解码使得能够选择子块。区域213和219可以提供WL板选择驱动器与一个或更多个上部金属层中的相应的信号路径之间的竖直触点结构。

在一个实施方式中，区域213和214可以在物理上结合。例如，为行(例如，x)解码提供的电路可以与为子块(例如，z)解码提供的电路交替。

在图2B中，每个平面被划分成四个子阵列。这使得不同的电路例如感测放大器电路240和241；242和243；244和245；以及246和247 能够服务于存储器阵列150的较小区域。然而，该平面并不需要被划分成子阵列。

图2C是其中未将平面划分成子阵列的示例。图2C对应于其中未将平面上的字线分段的图1B的一个实施方式。在该示例中，平面170的每端存在一个WL板联结区域202、210。同样地，在该示例中，平面 160的每端存在一个WL板联结区域222、230。

存储器阵列150的实施方式也具有“z解码”。在本文中，对WL选择栅进行选择可以称为“z解码”。区域213可以提供在选择WL选择栅时使用的竖直触点结构。在一个实施方式中，z解码使得能够选择子块。区域213和219可以提供WL板选择驱动器与一个或更多个上部金属层中的相应的信号路径之间的竖直触点结构。

在一个实施方式中，区域213和214可以在物理上结合。同样地，区域219和234可以在物理上结合。例如，为行(例如，x)解码提供的电路可以与为子块(例如，z)解码提供的电路交替。

在图2C中，感测放大器电路240、241被用于整个平面170。同样地，感测放大器电路250、251被用于整个平面160。

图2D是与图2C类似的未将平面划分成子阵列的示例。在图2D中， z解码电路具有相对于图2C的替选位置。用于平面170的Z解码电路 213a、213b可以位于阵列下方。用于平面160的Z解码电路219a、219b 可以位于阵列下方。类似地，可以将图2A和图2B的示例修改成在该替选位置具有Z解码电路。可以使用用于z解码电路的其他位置。

图2E描绘了图1B的3D堆叠式非易失性存储器设备150的顶视图。在平面170中，提供了沿平面的长度方向延伸的平面内互连区域115a、 115b。互连区域115a提供至感测放大器240的连接；互连区域115b提供至感测放大器241的连接。在一个实施方式中，存在单个互连区域，其可以位于跨y方向的大约中途或其他位置中。同样地，在平面160中，提供了沿平面的长度方向延伸的平面内互连区域117a、117b。至感测放大器240、241、250、251的连接可以由高纵横比的通孔来实现。

在一个实施方式中，至WL选择栅选择线的连接是通过平面内互连区域115、117的一部分实现的。WL选择栅选择线可以连接至WL选择晶体管的栅极，从而使得能够选择WL选择栅。在一个实施方式中，连接是通过互连115、117的延伸出存储器阵列的区域实现的。互连115、 117不一定延伸至WL联结区域202、210、222，230。在一个实施方式中，至WL选择栅选择线的连接可以与至位线的连接类似。然而，请注意，连接可以以另一种方式来实现。在一个实施方式中，至WL选择栅选择线的连接不使用互连区域115、117来实现，作为一个示例，至WL 选择栅选择线的连接可以在WL联结区域202、210、222、230中实现。

在一个实施方式中，存储器阵列包括一个或多个块。如本文所指出的，存储器阵列可以包括一个或更多个平面。每个平面可以包括一个或更多个子阵列。每个子阵列可以包括一个或更多个块。在一个实施方式中，子阵列包括数百个块。子阵列可以包括多于或少于数百块。

图2F描绘了包括U形NAND串的块的实施方式。块包括布置成组的U型NAND串(SetA0，SetA1，SetA2，SetA3，……，SetAn，其中，在块中有n-1组)。每组NAND串与一条位线(BLA0，BLA1，BLA2， BLA3，……，BLAn)相关联。在一种方法中，块中与一条位线相关联的所有NAND串属于同一组。因而每个U形NAND串具有两列存储器单元，即漏极侧列和源极侧列。例如，SetA0包括NAND串NSA0(具有漏极侧列C0和源极侧列C1)、NSA1(具有漏极侧列C3和源极侧列 C2)、NSA2(具有漏极侧列C4和源极侧列C5)、NSA3(具有漏极侧列 C7和源极侧列C6)、NSA4(具有漏极侧列C8和源极侧列C9)以及NSA5 (具有漏极侧列C11和源极侧列C10)。源极线横向延伸至位线并且包括SLA0、SLA1和SLA2。源极线接合组中相邻的NAND串的源极侧列。例如，SLA0接合C1和C2，SLA1接合C5和C6，并且SLA2接合C9 和C10。在一种方法中，块中的源极线彼此接合并且由一个驱动器驱动。在本示例中，位线和源极线位于存储器单元阵列的上方。在图2F中，存在六个NAND串；然而，块中可以存在更多或更少的NAND串。

图2G描绘了3D非易失性存储器设备的块的横截面图。图2G具有 12个NAND串(NSA0至NSA11)。堆叠包括交替的绝缘层(例如，电介质)和导电层(导电层可以是一个或更多个导体或者由一个或更多个导体形成)。在一些实施方式中，导电层包括金属，例如钨。在一个实施方式中，绝缘层是氧化物。然而，可以使用不同的绝缘体。绝缘层包括D0至D8并且可以由例如SiO₂制成。导电层包括BG和SG，BG是背栅层，WL0至WL6，其形成字线层，例如控制该层的存储器单元的栅极的导电路径，SG形成选择栅层，例如控制NAND串的选择栅的栅极的导电路径。在本文中，这些不同的层也可以称为层L0至L16。在这个示例中，绝缘层D0至D8对应于偶数层L0至L16。在这个示例中，导电层对应于奇数层L1至L15。

在多层堆叠中描绘存储器单元列C0至C23。堆叠277包括衬底190、衬底上的绝缘膜109以及在绝缘膜上的作为导电层的背栅层BG。在背栅的在U形NAND串的各对存储器单元列下面的部分中设置有沟槽 (trench)。在沟槽中还设置有被设置在这些列中以形成存储器单元的材料层，并且用半导体材料填充沟槽中的剩余空间以提供连接这些列的连接部分263。从而每个连接部分263连接每个U形NAND串的两列。连接部分263可以包括管连接和背栅。管连接可以由掺杂的多晶硅以及其他材料制成。电介质和背栅可以围绕管连接以形成背栅晶体管，从而控制管连接的传导。背栅还可确保配管连接的连接性。例如，NSA0包括列C0和C1以及连接部分263。NSA0具有漏极端278和源极端302。 NSA1包括列C2和C3以及连接部分263。NSA1具有漏极端306和源极端304。NSA2包括列C4和C5及连接部分263。NSA3包括列C6和 C7以及连接部分263。NSA4包括列C8和C9以及连接部分263。NSA5 包括列C10和C11以及连接部分263。NSA6包括列C12和C13以及连接部分263。NSA7包括列C14和C15以及连接部分263。NSA8包括列 C16和C17以及连接部分263。NSA9包括列C18和C19以及连接部分 263。NSA10包括列C20和C21以及连接部分263。NS11包括列C22 和C23以及连接部分263。

源极线SLA0分别连接至两个相邻存储器串NSA0和NSA1的源极端302和304。源极线SLA0还连接至在x方向上在NSA0和NSA1后面的其他集合的存储器串。注意，在堆叠227中的附加U形NAND串在横截面图中描绘的U形NAND串后面(例如沿着x轴)延伸。U形 NAND串NSA0至NSA11各自位于不同的子块中，但是位于共同集合的的NAND串(SetA0)中。

还描绘缝隙部分208作为示例。在横截面中，看到多个缝隙部分。某些缝隙部分位于U形NAND串的漏极侧和源极侧的列之间。这些缝隙用于将NAND串的源极侧与漏极侧上的字线分开。其他缝隙部分位于两个相邻的NAND串的源极侧之间。其他缝隙部分位于两个相邻的 NAND串的漏极侧之间。不要求两个相邻NAND串之间存在缝隙。还描绘了源极线SLA0至SL5的部分。还描绘了位线BLA0的部分。短虚线描绘了如下面进一步讨论的存储器单元和选择栅。

图3A描绘了3D非易失性存储器设备中的块的顶视图。在这个示例中，存在跨该块的宽度的12个NAND串。图3A是将图2G的结构的层 13(L13)向下看时的横截面。层13是堆叠中的多个字线层中的表示层。还可以看到层1、3、5、7、9和11的部分，因为在本实施方式中，这些层形成其中较低层级稍大的阶梯结构。这使得能够进行电连接，如下面将讨论的那样。导电层可以包括例如金属。然而，掺杂的多晶硅或金属硅化物也可以用于导电层。

图3A中的层级13描绘了一个块的水平切片。注意，块可以包括多个层。还要注意的是，字线层可以具有任何数量的水平块切片。为了便于讨论，以具有五个单独的区域的情况来讨论块的水平切片。存在第一字线板联结区域301a、第一WL选择栅区域303a、存储器阵列区域305、第二WL选择栅区域303b以及第二字线板联结区域301b。

第一字线板联结区域301a与第一字线板驱动器通信。第一字线板联结区域301a具有触点227，以使得能够进行这种通信。图5I和图5J示出了接触结构的示例。第二字线板联结区域301b与第二字线板驱动器通信。第二字线板联结区域301a具有触点227，以使得能够进行这种通信。字线板驱动器也与其他层级处的字线板联结区域通信。存储器阵列区域305包括存储器单元，每个存储器单元可以与NAND串相关联。在图3A中未描绘NAND串，因为在该顶视图中，NAND串可以在该页面的内部和外部延伸。

每个块包括用圆圈表示的存储器孔或柱。存储器孔被形成在导电区域中。在该示例中，每行中有24个存储器孔(在图3A中的y方向上)。这24个存储器孔对应于图2G中的列C1至C23。存储器孔中的一个存储器孔被标记为C0并且另一个存储器孔被标记为C23。为了不使绘图模糊，没有描绘其他存储器孔的标记。在一些实施方式中，存在虚拟存储器单元。例如，在图3A中可以存在一个附加列的存储器孔。作为一个示例，虚拟单元可以在块的右边缘或左边缘上。在图3A中未描绘虚拟存储器单元。在该示例中，在x方向上示出了16个存储器孔。在x 方向上可以存在更多的存储器孔。x方向上的存储器孔的数量可以称为页面。

块具有缝隙，每个缝隙可以是在堆叠中竖直延伸的空隙或窄的沟槽，其通常从底部的管连接延伸至至少堆叠的顶层。该缝隙可以用绝缘体来填充。图3A中的缝隙208对应于图2G中描绘的缝隙208。在一个实施方式中，缝隙提供源极侧上的字线与NAND串的漏极侧之间的电绝缘。注意，也可以存在将块分离的缝隙。这些缝隙可以延伸得更深，并且可以穿透块的两侧的背栅板。因此，这些缝隙可以提供块之间的电绝缘。没有在图2G中描绘块之间的缝隙。

每个WL选择栅区域303包括若干个WL选择栅229。在一个实施方式中，WL选择栅229具有一个或更多个薄膜晶体管(TFT)231，每个TFT具有由宽带隙半导体形成的主体。宽带隙半导体可以是氧化物半导体。作为宽带隙半导体氧化物的半导体的示例包括但不限于InGaZnO、 InZnO、HfInZnO、ZrInZnO和ZnInSnO。氧化物半导体可以是金属氧化物半导体。

在一个实施方式中，WL选择栅229具有一个或更多个TFT结构。在图3A的示例中，每个WL选择栅229具有一个TFT结构231。在一个实施方式中，可以认为TFT结构包括并联的两个TFT。可替代地，在一个实施方式中，可以认为TFT结构包括具有双栅极和主体的单个TFT。WL选择栅229可以具有任意数量的TFT结构。注意，缝隙208可以延伸至WL选择栅区域303中，以提供WL选择栅229之间的电绝缘。在一个实施方式中，给定的WL选择栅229位于两个缝隙之间。这些缝隙可以帮助WL选择栅229来选择合适的存储器单元。这两个缝隙可以用于限定由WL选择栅229选择的一组存储器单元。

注意，大致描绘了字线联结区域301a、301b和字线选择栅区域303a、 303b的位置。字线联结区域301a、301b和字线选择栅区域303a、303b 可以以另一种方式来定位。

图3B示出了与图3A的示例类似的块205的一个层级。在一个实施方式中，多个存储器孔中的两个存储器孔与一个U形NAND串相关联。例如，存储器孔217a和217b可以与同一U形NAND串(例如，图2G 中的NSA11)相关联。每个块包括缝隙图案。缝隙图案提供电绝缘。

为了便于讨论，在3D存储器阵列的这个层级处将圆圈称为存储器单元。第一WL选择栅区域部分303a和第二WL选择栅区域部分303b 均分别包括WL选择栅229和缝隙。在本示例中，存在用于一些WL选择栅的两个WL选择晶体管结构231以及用于其他WL选择栅的一个WL选择晶体管结构231。例如，WL选择栅229a具有两个TFT结构231，并且WL选择栅229b具有一个TFT结构231。每个WL选择栅区域303 使得能够将存储器阵列区305的各个部分可切换地电耦接至第一字线路板联结区域301a或第二字线路板联结区域301b。这可以通过选择WL选择栅229中的之一来实现。例如，假设WL选择栅229a被选择，然而其他WL选择栅没有被选择。这样就在该层级上选择了画圈的存储器单元171a、171b。注意，当选择了WL选择栅229a时，两个TFT结构 231被选择。在图3B所示的配置中，当选择栅229a被选择时，两个相邻的TFT结构231可以驱动两个相邻的字线。然而，可以是其他配置。

可以认为该组画圈的存储器单元171a与一条字线相关联。可以认为该组画圈的存储器单元171b与另一字线相关联。换言之，字线可以被限定为与单条线的存储器单元相关联的、在x方向(在这个示例中)上延伸的导电区域。因此，可以通过选择WL选择栅229a来选择组171b 中的存储器单元217a和其他存储器单元。在该示例中，这样还选择了组 171a中的存储器单元。可以通过选择WL选择栅229b来选择存储器单元217b。注意，在这个示例中，对WL选择栅229a的选择可以导致两条字线被选择。然而，还注意到，在这个示例中，在一个时刻处，对于每个NAND串而言只有一个存储器单元被选择。例如，组171a中的存储器单元可以与NSA10相关联，而组171b中对存储器单元可以与 NSA11相关联(参见图2G)。换言之，组171a中的存储器单元可以与列C21相关联，而组171b中的存储器单元可以与列C22相关联。

还应注意，在一个实施方式中，位线跨存储器单元水平地(例如， y方向)延伸，使得行中的存储器单元(根据图3B的透视图)可以被选择。因此，当WL选择栅229a被选择时，通过选择适当的位线，组171b 中的一个存储器单元可以被选择。还要注意的是，如果期望与WL选择栅229a相关联的字线被选择，则在选择WL选择栅229a时，应该选择连接至WPA1的驱动器。注意，WL选择栅229a使得能够选择块的与 WPA1相关联的一小部分，这大大降低了电容性负载。

给定的WL选择栅229可以与字线或一组两个或更多个字线相关联。这可以使得WL选择栅229能够选择相关的字线。给定的WL选择栅229可以被耦接在与字线板相关联的触点227与给定的字线之间。因此，当驱动器经由触点227向联结区域301提供电压时，WL选择栅229 能够将电压传输至所关联的字线。也可以说，给定的WL选择栅229可以被耦接在字线板联结区域301与给定的字线之间。这可以使得给定的 WL选择栅229能够选择与WL选择栅229(或将电压传输至一个或多个字线)相关联的一个或多个字线。

在图3A中，在每个WL选择栅229中存在TFT结构231。在图3B 中，在一些WL选择栅229可以存在两个TFT结构231(以及在一些情况下，可以存在一个晶体管结构231)。然而，对于每个WL选择栅229 来说，可以存在更多或更少的晶体管结构231。在图3B中，TFT结构 231被描绘成并联的。在一个实施方式中，存在串联的两个或更多个TFT 结构231，而没有并联的TFT结构231。在一个实施方式中，存在并联的两个或更多个TFT结构231，而没有串联的TFT结构231(如图3B 所示)。在一个实施方式中，存在串联的两个或更多个晶体管结构231以及并联的两个或更多个晶体管结构231。

然而，注意，包括具有由宽带隙半导体形成的主体的薄膜晶体管的字线选择栅晶体管提供良好的高电压工作和低泄漏电流以及其他优点。这可以使得能够在WL选择栅229中使用单个(或比其他情况下更少的) TFT结构231。例如，在包括具有由宽带隙半导体形成的主体的薄膜晶体管的字线选择栅229的一个实施方式中，不需要具有串联的两个TFT 231就可以实现良好的工作。

图3C1是图3A的块的切片的示意图。图3C1示意性地示出了其中 WL选择栅229被耦接在字线板(例如，WPA1、WPB1)与字线之间的实施方式。在这个示例中，大多数WL选择栅229选择两条字线(例如， WL1和WL2)。然而，每一端的WL选择栅229选择单条字线。这些端字线均经由WL选择栅与第一字线板WPA1通信。各字线对中的五个字线对通过第一组WL选择栅与第一字线板WPA1通信。其他六个字线对通过第二组WL选择栅与第二字线板WPB1通信。在这个示例中，各对字线可以由WL选择栅229附近的导电区域接合。然而，每个这样的对可以与其他WL对电绝缘。

上部组中的每个WL选择栅229可以在该层级中独立于其他WL选择栅229而被选择。然而，在一些实施方式中，来自不同层级的WL选择栅中的晶体管的栅电极连接在一起。根据该架构，也可以是其他配置。z解码器(未在图3C1中描绘)可以用于选择WL选择栅。描绘了用于选择字线板的x解码器。图3C2中描绘了其中所有的字线选择栅229连接至并且选择一对字线的类似配置。

在一个实施方式中，每个WL选择栅229选择单条字线。图3D是具有分别选择了存储器阵列的该层级处的单个字线的WL选择栅229的块的一个实施方式的示意图。本示例类似于图3B的实施方式，但是缝隙208延伸至WL选择栅区域303中，以提供一对相邻的WL选择栅229 之间的电绝缘。这使得该对中的每个成员能够选择一条字线。

图3E是图3D的块的切片的示意图。z解码器(在图3E中未示出) 可以从上部组中选择一个WL选择栅229，以选择存储器阵列在该层级处的一条字线(例如，WLL)。可替代地，z解码器可以从下部组中选择一个WL选择栅229，以选择存储器阵列在该层级处的一条字线。注意， z解码器可以选择与存储器阵列(未在图3E中描绘)的不同层级相关联并且具有连接的栅电极的WL选择栅。在该示例中，每条字线可以与其他字线电绝缘。z解码器可以同时选择在块的不同层级处的一组WL选择栅。图3G描绘了这样的一个示例。

注意，WL选择栅229可以选择多于两条的字线。图3F示出了与来自图3A的示例类似的块的一个层级。在该示例中，WL选择栅229可以选择多于一条的字线。上部WL选择栅区303a包括三个WL选择栅 229。其中的每个WL选择栅229选择四条字线。这四条字线均与板WPA1 相关联。在这个示例中，区域301a中的每个WL选择栅229具有三个 TFT结构231。同一WL选择栅229中的每个TFT结构231的栅极可以被连接在一起，使得可以容易地用相同的电压来驱动这些TFT结构231。

在这个示例中，下部WL选择栅区域303b包括四个WL选择栅229。这四个WL选择栅229中的两个WL选择栅229选择四条字线。右边的 WL选择栅229选择三条字线。左边的WL选择栅229选择一条字线。也可以使用其他配置。

图3G是示出了块的不同层级处的WL选择栅229可以如何连接其栅电极的图。如本文所指出的，WL选择栅229可以包括一个或多于一个的TFT结构231。因此，在一些实施方式中，图3G中的WL选择栅 229包括单个TFT结构231。

图3G示出了字线板WPA1至WPAn。这些板中的每个板处于3D 存储器设备的不同层级处。所描绘的板WPA1至WPAn可以处于同一个块中。例如，参照图2G，一个板可以处于层级WL6处，另一个板处于层级WL5处等。为了便于说明，描绘了六个板；可以存在任何数目的层级。还要注意的是，在每个层级处可以存在许多板。在一个实施方式中，每个块的每个层级存在两个板，如图3A所示。为了便于说明，没有在图3G中描绘该块(每层级)中的另一个板。在3D NAND设备中可以存在其他块。

在给定的层级处，WL选择栅229具有连接至其各自的字线板(例如，WPAn)的一个端子(例如，源极或漏极)。WL选择栅229的另一端子(例如，漏极或源极)连接至其各自的字线(WL)。如上所述， WL选择栅229可以与多于一个的WL相关联(例如，可以选择)。字线连接至存储器单元(MC)的控制栅极。描绘了一个U形NAND串，以示出存储器单元与WL选择栅229之间的连接。然而，通常每个块中存在许多NAND串。因此，字线可以与许多不同的NAND串上的一个存储器单元相关联。注意，在一个实施方式中，给定的NAND串上的每个存储器单元连接至不同的字线。因此，在一个实施方式中，与给定的字线相关联的每个存储器单元是不同的NAND串的一部分。

图3G中描绘的WL选择栅229的栅电极由导电线连接在一起。因此，这些WL选择栅229形成可以由z解码器选择为共同的一个组。因此，在一个实施方式中，块的不同层级处的字线可以被选择在一起。在本文中可以将其称为“子块”解码。

在一个实施方式中，WL选择栅229的栅极连接至子块或z解码器。在一个实施方式中，NAND串的一端连接至位线(BL)或y解码器。注意，如图3G中所描绘的那样，与同一位线相关联的其他NAND串可以与该NAND串一起被选择。在一个实施方式中，每个字线板连接至字线 (WL)板或x解码器。因此，在一个实施方式中，可以进行3D解码。

如以上所提到的，在一些常规3D存储器阵列中，与该WL板相关联的所有存储器单元被电作用(electrically stressed)。将提供下面的示例来说明不具有选择存储器的相对小的部分——例如单个字线——的能力的常规架构的问题。假设我们要对NAND串中的一个存储器单元(所选择的单元)编程。这可以包括对相应的WL施加高正向偏压(例如18 V至25V)。同时，对于所选择的单元所属的所选择的NAND串，可以将源极线偏压至低电势(例如，0V)并且将该串的BL也偏压到低电势(例如，0V)。同时，可以将所选择的串的SGD和SGS偏压至足够高的电势(高于SGD和SGS Vt)，使得SGD和SGS晶体管被导通。这将 BL和SL电势(此处为0V)传输至沟道(该串的主体多晶硅)。这创建了所选择的WL(所选择的单元的控制栅极)与所选择的串的沟道之间的高电势差。

从沟道到所选择的单元的电荷捕获层的电子隧道以及该单元被编程。然而，为了对所选择的WL(所选择的串的所选择的单元的)施加偏压，在一些常规系统中需要将一个块内的整个WL板施加偏压。对于其他系统来说，如果该WL板是梳状结构，则需要对WL板的一半施加偏压。因此，相同WL板上的属于相同块内的其他未选择的串的所有单元被偏压到18V至25V的相同的电势。这些单元是未选择的单元，因此不意图被编程。对这些单元来说，其WL是“非故意选择”。因此，每次当属于相同WL板的任何单元被编程时，这些未选择的单元都受到作用。因此，产生了编程干扰的问题。

为了防止在对所选择的单元编程进行操作期间未选择的串中的未选择的单元尤其是相同的BL上的未选择的单元被编程，未选择的串中的所有SGD和SGS晶体管可以被偏压至低电势(低于SG Vt，例如0V)。然后，SG晶体管被关断，并且BL电势(此处为0V)和源极线电势(此处为0V)未被传送到未选择的串沟道。换言之，通过关断未选择的串中的SGD和SGS晶体管，这些串的沟道变得与BL和SL电势绝缘。同时在所选择的WL上存在高电势。该电势将被耦接至被绝缘的沟道而导致沟道电势升压。升压后的沟道电势可以非常高，例如10V至15V。所选择的WL与未选择的串中的升压后的沟道电势之间的电势差变低，不足以对未选择的单元进行编程/干扰(理想情况下)。然而，对未选择的单元的编程干扰的可能性可能是一个问题。在本文中公开的实施方式中，在WL选择栅只选择一个WL(或几个WL)的情况下，可以避免对属于块中的相同的WL板并且共享相同的BL的其他单元(或大部分单元)的干扰。

图4A1是存储器阵列区域305与字线联结区域301之间的WL选择栅区域303中的WL选择栅229的一个实施方式的图。WL选择栅229 的通常的区域用圆圈来标记。也描绘了存储器阵列区305中的存储器孔 (MH)。在一个实施方式中，字线(WL)由金属(例如，钨)形成。然而，另一导体，诸如重掺杂的多晶硅可以用于字线。该图与图3A一致。存在几个缝隙208，其可以提供与不同的字线相关联的存储器单元之间的电绝缘。存储器单元可以被形成在字线中。WL选择栅229可以选择两个字线。

在这个示例中，WL选择栅229包括单个薄膜晶体管(TFT)231。 TFT 231的一部分可以形成在本文中称为的Z孔部分中，Z孔部分可以形成在宽带隙半导体(例如，半导体氧化物)中。宽带隙半导体充当TFT 主体(以及本实施方式中的源极和漏极)。宽带隙半导体的示例性材料包括但不限于InGaZnO、InZnO、HfInZnO、ZrInZnO和ZnInSnO。在一个实施方式中，宽带隙半导体是氧化物半导体(例如，金属氧化物半导体)

在一个实施方式中，Z孔与存储器孔的相似之处在于它们可以是柱状结构。然而，z孔可以具有与存储器孔不同的水平(例如，xy平面) 横截面形状。在图4A1中，Z孔的形状大致为矩形。在光刻和蚀刻工艺之后，Z孔的形状可以成为椭圆形。在一个实施方式中，在布局中Z孔具有正方形的形状(与存储器孔的实施方式一样)。在光刻和蚀刻工艺之后，Z孔的形状可以成为圆形。在一个实施方式中，对于圆形的Z孔，可以使用串联的几个TFT结构以用于更好的TFT控制。

在一个实施方式中，TFT 231的Z孔部分一般包括栅极介电层402、栅电极层404以及型芯406。栅极介电层402可以由一层或更多层电介质例如氧化硅和氮化硅形成。栅电极层404可以由导体材料例如高度掺杂的多晶硅形成。在一些实施方式中，栅电极层404的功函数大于宽带隙半导体的功函数。用于栅电极层404的示例性材料用包括但不限于钼、铜、掺杂的多晶硅、钨。许多其他材料具有足够高的功函数。

型芯区域406可以是绝缘体例如二氧化硅。如上所述，围绕Z孔的区域可以是宽能带隙半导体。这个区域的各个部分可以充当一个或更多个晶体管的主体、漏极以及源极。在图4A1中，主体大致被标记在栅极介电层402的左方和右方。源极和漏极可以被掺杂。注意，主体、源极和漏极都可由宽带隙半导体的各个区域形成。源极和漏极的位置可以变化。在一个实施方式中，源极和漏极大致开始于栅极介电层402的边缘。下面将对此进行更充分的讨论。

注意，源极和漏极可以全部或部分地由字线材料形成。注意，字线材料(例如，钨)可以被用于形成字线联结区域301。例如，源极和/或漏极可以由钨形成，钨用于形成与宽带隙半导体相邻的字线和/或字线联结区域301。源极和漏极可以全部或部分地由宽带隙半导体形成。给定的TFT 231的源极和漏极可以由宽带隙半导体和字线材料(例如，钨) 二者形成。图4A2描绘了其中漏极由与宽带隙半导体主体相邻的字线的材料一部分和宽带隙半导体的一部分形成的一个实施方式。此外，源极由与宽带隙半导体主体相邻的字线联结区域301的金属的一部分和宽带隙半导体的一部分形成。

前述内容的另一种表述方法如下。金属字线附近的宽带隙半导体可以操作为漏极(或源极)，并且金属字线联结301附近的宽带隙半导体可以操作为源极(或漏极)。可替代地，与宽带隙半导体相邻的金属字线操作为漏极(或源极)，并且与宽带隙半导体相邻的金属字线联结301 可以操作为源极(或漏极)。还有另一种可能性是：金属字线附近的宽带隙半导体和与宽带隙半导体相邻的金属字线二者操作为漏极(或源极)，而金属字线联结301附近的宽带隙半导体和与宽带隙半导体主体相邻的字线联结301可以操作为源极(或漏极)。

在一个实施方式中，可以认为TFT结构231是金属-宽带隙半导体- 金属晶体管。注意,宽带隙半导体不需要被故意掺杂。此外，宽带隙半导体可以被均匀地掺杂。因此，对宽带隙半导体的非均匀掺杂(例如，N+ /n/N+)不是必需的。因此，在图4A2的示例中，宽带隙半导体中的漏极区域和源极区域可以是具有比主体更高的净掺杂浓度的宽带隙半导体的区域。然而，对于源极和漏极以更高水平地掺杂宽带隙半导体不是必需的。

在一个实施方式中，单个TFT结构231可以操作为并联的两个晶体管。可替代地，可以认为TFT结构231为双栅极/双主体设备。栅电极层404可以充当由型芯406隔开的背靠背的两个栅电极。这两个栅电极可以电连接。另外，在工作期间，这两个栅电极可以由相同的信号(例如，电压)驱动。栅极介电层402可以充当两个分离的栅极介电层，每个栅极介电层用于每个晶体管。下面将要讨论的图4D提供了一个实施方式的另外的细节。

图4B是存储器阵列区域与其中每个字线被独立选择的字线联结区域301之间的WL选择栅区域303中的两个WL选择栅229的一个实施方式的图。在这个示例中，每个WL选择栅229由单个TFT结构231形成。TFT结构231与图4A1中的TFT结构231类似。在一个实施方式中，字线为金属。示例性金属为钨。另外，字线联结区域301可以由与字线相同的材料形成。因此，字线联结区域301可以为金属(例如，钨)。在一个实施方式中，TFT 231主体由宽带隙半导体形成，如在图4A1中讨论的那样。漏极和源极可以全部或部分地由宽带隙半导体形成。漏极和源极可以全部或部分地由与宽带隙半导体相邻的字线和/或字线联结的金属形成。因此，漏极和源极未在图4B中标记。在该图中，漏极和源极以及本文中的其他部分可以被切换。

图4C是示出了根据一个实施方式的TFT结构231的各种元件的图。图4C与图4A2的WL选择栅229示例的TFT结构对应。图4C描绘了可以操作为双栅极/双主体设备的晶体管结构231。可替代地，可以考虑将设备操作为并联的两个TFT。表示了各种元件如栅电极405、栅氧化物403(或栅极电介质)、主体、源极和漏极。注意，设备被表示为具有两个栅电极405、两个栅极电介质403、两个主体等。从晶体管结构的中心开始并且向外工作，型芯可以是绝缘体(例如，电介质)如SiO₂。

向图的外部移动，栅电极405被描绘在型芯的每一侧。注意，栅电极可以由栅电极层404的一部分形成。栅电极层404可以由掺杂的多晶硅形成。这种掺杂的多晶硅可以完全包围型芯。然而，为了分析的目的，在图4C中示出了栅极长度。注意，可以调节栅电极405的长度以实现期望的性能，如泄漏电流。

进一步向图的外部移动，在每个栅电极与相应的主体之间存在栅极电介质403。栅极电介质可以由电介质层402的多个部分形成。在一个实施方式中，栅极电介质由若干层如氧化硅、氮化硅、氧化硅(例如， ONO)形成。

晶体管主体407被描绘为与每个栅极电介质403相邻。主体407可以由宽带隙半导体形成，如结合图4A1和图4A2所讨论的那样。图4C 中描绘了主体厚度。每个主体407的每一侧是漏极409和源极411，漏极409和源极411的位置可以被切换。漏极409和源极411也可以由宽带隙半导体形成。宽带隙半导体可以被掺杂在漏极409和源极411区域中。漏极409和源极411可全部或部分地由宽带隙半导体形成。漏极409 和源极411可以全部或部分地由与宽带隙半导体相邻的字线和/或字线联结的金属形成。

缝隙(ST)的一部分可以充当每个主体407旁边的阻挡氧化物413。注意，图4C中的缝隙(ST)可以与图4A1和图4A2中的缝隙对应。图 4C的TFT可以被称为对称配置。在一个实施方式中，TFT具有不对称配置。

主体407也可以被称为沟道。在图4C中描绘的实施方式中，主体 407不会延伸超出栅电极405。然而，主体407可以延伸超出栅电极405，如将在下面描述的那样。源极411和漏极409的位置可以与图4C中描绘的位置不同。

在一个实施方式中，晶体管的栅电极405被掺杂为P+。在一个实施方式中，字线为金属例如钨。然而，字线可以为重掺杂度的多晶硅(例如，P+或N+)。

在一个实施方式中，晶体管是薄膜晶体管(TFT)。在一个实施方式中，晶体管表现为NFET设备。然而，TFT可以表现为不同类型的设备，例如PFET。

图4D描绘了具有主体/沟道延伸的TFT 231的一个实施方式。这也可以被称为具有偏移源极或栅极/源极偏移。根据配置，这也可以被称为具有偏移漏极或栅极/漏极偏移。除了在其中定位了栅极电介质402和栅电极404的z孔以外，存在两个虚拟栅极孔(“DG孔”)。在这种情况下，在每个z孔与字线联结区域301之间存在一个虚拟栅极孔。替代方案为在z孔与存储器阵列305之间存在两个虚拟栅极孔。这可以用来形成偏移漏极或栅极/漏极偏移。

主体/沟道延伸中的之一的程度被标记。图4D存在四个主体/沟道延伸。对于其中四个漏极区域由宽带隙半导体形成的实施方式，还大致描绘了四个漏极区域的位置。可以看出，源极从z孔的栅电极层404偏移。可替代地，漏极可以从栅电极层404偏移。主体、主体延伸、源极和漏极都可以由宽带隙半导体如氧化物半导体形成。漏极和源极可以全部或部分地由宽带隙半导体形成。漏极和源极可以全部或部分地由与宽带隙半导体相邻的字线和/或字线联结(其可以为金属)的金属形成。

虚拟栅极孔的填充可以与z孔的填充类似。因此，在一个实施方式中，存在栅极介电层402、栅电极层404和型芯406。然而，栅电极层 404并不需要被电连接至任何信号线。换言之，虚拟栅极在工作中不需要被驱动。将虚拟栅极连接至单独的信号线的一个原因是微调晶体管的操作，例如用于更好地控制驱动电流和泄漏。

图4E是示出了根据一个实施方式的TFT结构231的各种元件的图。图4E示出用于具有延伸沟道的一个实施方式的单个晶体管结构231。该单个晶体管结构231与图4D中描绘的单个晶体管结构类似，差异在于包括延伸的主体/沟道427，并且漏极409从栅电极405偏移。还描绘了虚拟栅极。

在图4E中描绘的实施方式中，作为主体/沟道延伸427的结果，主体407延伸经过栅电极405。源极411和漏极409的位置被示出在主体 407的每一侧。由于源极411从栅电极405偏移，主体/沟道延伸427还可以被称为栅极/源极偏移。注意，除了漏极侧上的延伸以外或者取代漏极侧上的延伸，主体(沟道)可以在漏极侧上延伸。漏极和源极可以全部或部分地由宽带隙半导体形成。漏极和源极可以全部或部分地由与宽带隙半导体相邻的字线和/或字线联结的金属形成。

注意，可以调节栅电极的长度以实现期望的性能如泄漏电流。作为较高的串联电阻的结果，沟道延伸427可以降低导通电流(I_on)。然而，可以通过调制沟道长度来增加I_on。可以通过选择栅极长度和沟道延伸 427在泄漏电流与I_on之间进行折衷。

具有沟道延伸的TFT可以显著减少GIDL(栅极感应漏极泄漏)。可能的原因是减少了带间(BTB)载流子的产生。具有沟道延伸的TFT可以使得在工作期间能够有较高的栅极至漏极电压，而不会遇到如GIDL 的问题。在一个实施方式中，即使对于栅极与漏极间的25V或更高的电势差，仍可以很好地控制GIDL。

具有沟道延伸的TFT可以显著降低源极至漏极的击穿。具有沟道延伸的TFT可以具有低GIDL、低泄漏电流、较高的击穿电压，以及用于优化性能和I_on/泄漏电流折衷的额外的空间。

图4F是根据一个实施方式的用于TFT的一种可能的布局的图。在本实施方式中，存在与每个WL相关联的三个z孔。这三个z孔可以用于形成单个TFT。可替代地，这三个z孔可以用于形成串联的三个TFT (用于每个WL)。存在用于形成虚拟栅极的与每个WL相关联的DG孔。在这个示例中，DG孔是位于存储器阵列305而不是字线联结301附近。围绕z孔的字线的区域(例如，在z孔与缝隙之间)将作为TFT的主体。在一个实施方式中，围绕DG孔的字线的区域(例如，在DG孔与缝隙之间)将作为主体/沟道延伸。在一个实施方式中，主体和主体/沟道延伸由宽带隙半导体形成。

图5A描绘了图2G的列C0的区域269的特写图，其示出了漏极侧选择栅SGD0和存储器单元。该区域示出了介电层D6至D8以及导电层 WL6和SG的部分。每列包括沿着列的侧壁沉积的多个层。这些层可以包括例如使用原子层沉积或CVD来沉积的氧化物-氮化物-氧化物层和多晶硅层。例如，可以沉积块氧化物作为层296，可以沉积氮化物(诸如作为电荷捕获层的SiN)作为层297，可以沉积隧道氧化物作为层298，可以沉积多晶硅体或沟道作为层299，以及可以沉积型芯填充物电介质作为区域300。在所有这些列中类似地形成另外的存储器单元。图5B描绘了图2F的列C0的横截面图。在一种可能的方法中，除呈圆柱形的型芯填充物之外，每层都是环形的。

在对存储器单元进行编程时，将电子储存在电荷捕获层的与存储器单元相关联的部分中。例如，在MC6,0的电荷捕获层297中用“-”符号表示电子。这些电子从多晶硅体并且通过隧道氧化物被吸进电荷捕获层中。存储器单元的阈值电压取决于储存的电荷量而增加。在擦除操作期间，多晶硅体中的电压可能由于GIDL而升高，同时一个或更多个所选择的字线层的电压浮动。GIDL可能由于位线偏压与漏极侧选择栅偏压(SGD)之间以及类似地源极线偏压与源极侧选择栅偏压(SGS)之间的高电势差而发生。然后将一个或更多个所选择的字线层的电压急剧地压低至低电平诸如0V，以产生可以使得空穴从存储器单元的本体注入到电荷捕获层并且与电子重新结合的、跨越隧道氧化物的电场。另外，电子可以从电荷捕获层隧穿至正偏压沟道。这些机制中的一个或两个机制可以工作以从电荷捕获层移除负电荷，并且导致朝向擦除-验证电平 Vv-erase的大Vth降级(downshift)。可以以连续迭代重复该过程直至满足验证条件为止。对于未选择的字线，字线可以被浮置而不被压低至低电平，使得跨隧道氧化物的电场较小，并且不会发生空穴隧穿或发生很小的空穴隧穿。如果字线被浮置，则这些字线将被电连接至沟道。作为结果，这些字线的电势将上升，导致沟道与相应的字线之间的低电势差。未选择的字线的存储器单元将经受很小的Vth降级或者不经受Vth降级，因此，将不擦除未选择的字线的存储器单元。可以使用用于擦除的其他技术。

图5C是3D堆叠式存储器阵列的块的水平(例如，xy平面)切片的一个实施方式的图。在本实施方式中，每两条字线具有一个WL选择栅229。在这个示例中，每个WL选择栅229具有单个TFT 231。图的底部是WL选择栅T2、T4、T6、T8、T10和T12。奇数编码的WL选择栅在图的顶部。

图5D示出了3D非易失性存储器设备的块沿图5C的WL选择栅区域中的线887的横截面图。图5D与描绘存储器阵列中的NAND串的横截面图的图2G的块的透视图类似。在多层堆叠中描绘了WL选择栅列。一个列801被标记。堆叠包括衬底190、衬底上的绝缘膜109。在一个实施方式中，衬底190是晶体硅。还描绘了来自图5C的缝隙802与其他缝隙。还描绘了一个WL选择栅选择线517的连接至列801的部分。其他WL选择栅选择线(未在图5D中描绘)连接至其他WL选择栅列。 WL选择栅选择线517可以连接至解码器，以使得能够选择列中的WL 选择栅。WL选择栅对列上的虚线描绘WL选择栅229，下面将进一步讨论WL选择栅229。WL0至WL6表示分别处于层级L0至L6的字线层或字线层部分。

图5E是示出了WL选择栅列801的进一步的细节的侧面剖视图。描绘了来自图5D的列801的层D5、WL5、D6、WL6和D7。每个列包括沿柱的侧壁沉积的若干个层。图5F描绘了图5E的列的横截面图。在一种可能的方法中，除呈圆柱形的型芯填充物之外，每层都是环形的。注意，环形不限于圆形，因为环可以是长形的。

在一个实施方式中，这些层与存储器单元的层相同。然而，这不是必需的。这些层可以包括例如使用原子层沉积来沉积的氧化物-氮化物- 氧化物层和多晶硅层。例如，可以沉积氧化物作为层296，可以沉积氮化物如SiN作为层297，可以沉积氧化物作为层298，可以沉积多晶硅体作为层299，以及可以沉积型芯填充物电介质作为区域300。其他的 TFT结构231可以在整个列中类似地形成。TFT结构231的主体在“z 孔”区域之外。TFT结构231的主体可以由宽带隙半导体形成，如前面所讨论的那样。在一个实施方式中，TFT结构231的主体由氧化物半导体如金属氧化物半导体形成。

图5G是示出了与WL选择栅列801接触的进一步的细节的图。列 801包括型芯406、栅电极层404和栅极介电层402，如先前所讨论的那样。在列的顶部存在多晶硅柱塞511。多晶硅柱塞511上方是触点513，其可以为金属，例如钨。接触513的上方可以具有垫512，垫512处于可以被称为D0的层处。在一个实施方式中，D0是存储器阵列上方的第一金属层。垫512可以是可以具有各种形状的金属片。垫512可以被图案化并且由D0金属制成。垫512可以是线、多边形等。垫512的上方是可以被称为C1的触点或通孔515。触点或通孔515的上方是WL选择栅选择线517。WL选择栅选择线517可以处于被称为D1的层级处。在一个实施方式中，D1是存储器阵列上方的第二金属层。WL选择栅选择线517可以被图案化并且由D1金属制成。在一个实施方式中，D0和 D1金属是钨。但是，可以使用其他金属。层D0处的垫512通常可以正交于WL选择栅线517。注意，无论对于垫512还是WL选择栅线517，都不要求是直线。WL选择栅选择线517可以连接至许多WL选择栅列。例如，单个WL选择栅选择线517可以连接至不同的块中的WL选择栅列。还要注意的是，栅电极层404可以以列801的长度延伸。注意，栅电极层404可以充当3D存储器阵列的不同层级处的晶体管的栅电极。栅电极层404可以用于形成列801中的不同层级处的晶体管的栅电极之间的电连接。

图5H1示出了形成从WL选择栅选择线517到WL选择栅229的触点的一个实施方式的进一步的细节。图5H1是示出了与存储器阵列305 的一部分和字线板联结区域301相邻的WL选择栅区域303的顶视图。在图5H1中垂直延伸的是若干个WL选择栅选择线517。WL选择栅选择线517可以处于与位线相同层级处。然而，位线被未被描绘。在一个实施方式中，位线平行于WL选择栅选择线517。在一个实施方式中，触点或通孔515交错排列。如图所示，垫512中的一些垫可以比其他垫制作得更长。多晶硅柱塞511可以与z孔的尺寸和形状大致相同，但这不是必需的。多晶硅柱塞511应该与WL选择栅列顶部处的栅电极部分有着良好的电接触；然而，应当与主体电绝缘。在多晶硅柱塞511与垫 512之间可以存在触点513，但是在图5H1中未描绘。注意，每个WL 选择栅选择线517可以延伸得更远，使得其延伸超出许多个块。在一个实施方式中，给定的WL选择栅选择线517具有向下至给定的块中的一个WL选择栅列的触点。正如所指出的那样，WL选择栅线517可以具有与其他块中的WL选择栅列的单独的触点(每块一个)。

图5H2示出了形成从WL选择栅选择线517到具有不对称的TFT 的WL选择栅229的触点的一个实施方式的进一步的细节。在本实施方式中，虚拟栅极(DG)被描绘为与存储器阵列305相邻。可替换地，虚拟栅极(DG)可以与字线连接301相邻。虚拟栅极(DG)不需要至信号源的任何电接触。因此，在一个实施方式中，没有制造至DG的触点。然而，一种替代方案是提供至虚拟栅极的电接触。虚拟栅极的栅电极部分可以是至其TFT的栅电极的电连接。作为另一替代方案，虚拟栅极 (DG)可以由不同于其TFT的栅电极的电压来驱动。

在一个实施方式中，3D堆叠式存储器阵列具有阶梯结构，以使得能够与字线板接触。图5I描绘了阶梯部分2252的接触结构。接触结构 2254从L1向上延伸至上部金属层D0的部分2274；接触结构2256从 L3向上延伸至上部金属层D0的部分2276；接触结构2258从L5向上延伸至上部金属层D0的部分2278；接触结构2260从L7向上延伸至上部金属层D0的部分2280；接触结构2262从L9向上延伸至上部金属层 D0的部分2282；接触结构2264从L11向上延伸至上部金属层D0的部分2284；接触结构2266从L13向上延伸至上部金属层D0的部分2286。接触结构和上部为至字线板的触点227的一个示例。因此，单个字线板可以被选择。D1和D2是D0上方的示例性附加上部金属层。描绘了具有两个金属层M0和M1的衬底区域190。

在一个实施方式中，以与至字线板的触点类似的方式制造从z解码器至WL选择栅选择线517的触点。

图5J描绘了具有触点结构的单元区域的示例可替选的阶梯部2210。在一个实施方式中，用这种方式形成至字线板的触点。该阶梯部包括在 x方向和y方向蚀刻的阶梯台阶或者梯级台阶。因此，阶梯部在两个垂直方向上延伸。作为示例，导体层2212至2217的每个导体层(例如金属硅化物字线层)可以经由相应的触点柱2222至触点柱2227分别地连接至上部金属层(没有示出)的相应部分。电介质层在导体层之间，但是为了简单起见没有示出电介质层。此外，阶梯部可以用于一个块，同时相邻块具有类似的但是镜像的阶梯部。如所提到的，块可以由绝缘材料填充的缝隙分离。这种阶梯构型可以以其他示例中任一示例的方式类似地设置。

图5K是形成3D堆叠式非易失性存储设备的处理的一个实施方式的流程图。该处理可以用于形成具有在字线板与字线之间耦接的字线选择栅的设备。

步骤502包括形成包含导体材料的字线层。该导体材料可以是金属。在一个实施方式中，金属是钨。然而，对于字线层可以使用不同的金属。在一个实施方式中，字线层重掺杂多晶硅。在一个实施方式中，多晶硅是P+型多晶硅。在一个实施方式中，多晶硅是N+型多晶硅。每个字线层可以包括字线板和字线。例如，可以由与字线板相同的金属形成字线。字线板中的每个字线板可以与字线中的多个字线关联。作为一些示例，字线板和字线可以与在图3A、图3B、图3D、图3F、图5C中描绘的字线板和字线类似。存在许多其他可能。

步骤504包括在堆叠中形成与字线层交替的绝缘层。交替的导体层和绝缘层可以是层例如在图2G中描绘的层L0至层L16，或者在图5D 中描绘的层WL0至层WL6以及层D0至层D8。存在许多其他可能。在一个实施方式中，绝缘体是电介质。

步骤506包括形成非易失性存储元件串。在一个实施方式中，非易失性存储元件串是NAND串。非易失性存储元件串可以是U型NAND 串，直线型NAND串，或者可能是一些其他构型。每个非易失性存储元件串包括非易失性存储元件。非易失性存储元件中的每个非易失性存储元件与字线中的一个字线关联。在一个实施方式中，形成U型串例如在图2G中描绘的U型串。在一个实施方式中，形成直的串例如在图17 中描绘的直的串。

步骤508包括形成具有由宽带隙半导体形成的主体的字线选择栅晶体管231。在一个实施方式中，在字线选择栅229中使用这些晶体管231。可以在字线板中的一个字线板与字线中的第一字线之间连接字线选择栅晶体管231中单独的一个字线选择栅晶体管231以使得能够选择第一字线。作为示例，步骤508可以形成结构例如在图4A1、图4A2或者图 4B中描绘的一个结构。在一个实施方式中，该结构工作为具有双栅极/ 主体的单个TFT。在一个实施方式中，该结构并联地工作为两个TFT。如在本文中所示，单个WL选择栅229可以包括多个TFT 231。这些TFT 结构231可以是串联、并联或者串联和并联。在一个实施方式中，在字线层中物理地形成字线字线选择栅晶体管231。在一个实施方式中，给定的字线字线选择栅晶体管231物理地处于字线板中的一个字线板与字线中的第一字线之间以使得能够选择第一字线。在一个实施方式中，在提供电绝缘的两个缝隙之间形成给定的字线字线选择栅晶体管231使得字线选择栅229可以用于选择其关联的字线。尽管两个缝隙可以限定待选择的存储单元组，但是不要求两个缝隙限定待选择的存储单元组。例如，可以用另外的缝隙来限定待选择的存储单元组(例如，参见图3F)。

针对在步骤508中形成的字线字线选择栅晶体管231存在许多可能。要理解，当在字线板中的一个字线板与字线中的第一字线之间耦接字线选择栅229中的一个字线选择栅229以使得能够选择——可以选择一个或更多个字线——第一字线时，图3B、图3D、图3F以及图5C示出了一些其他可能但是没有示出所有其他可能。

如上所提到的，可以由宽带隙半导体形成字线选择栅晶体管231的主体。在一个实施方式中，形成字线选择栅晶体管231包括移除待形成字线选择晶体管的主体的区域中的金属的部分。然后，用形成字线选择晶体管的主体的区域中的宽带隙半导体来替换所移除的金属。

图5L1是形成一组薄膜晶体管(TFT)的方法的一个实施方式的流程图。当在图5K的处理的步骤508中形成字线选择栅晶体管231时可以使用步骤526至步骤536。然而，要注意，形成TFT的处理不限于图 5K的处理。

步骤522包括形成金属层以用作3D存储器阵列的字线。金属还可以用作字线联结区域301。字线可以是金属，例如钨或者另一金属。在一个实施方式中，字线层是重掺杂多晶硅。步骤524包括在堆叠中形成与金属层交替的绝缘层。

步骤526包括移除在待形成TFT 231的主体的区域中的金属的部分。步骤528用用于TFT 231的主体的材料来替换所移除的金属。这可以包括使用ALD、CVD等来沉积用于主体的材料。在一个实施方式中， Ar、N、或者其他物种用于调制宽带隙半导体(例如，氧化物半导体) 的掺杂。这可以用于控制TFT主体的导电性。

步骤530包括在用作字线选择晶体管的主体的宽带隙半导体的内部形成用于字线选择晶体管的栅极电介质区域。步骤530可以包括形成在主体材料和绝缘层的交替层中的z孔。可以由一个或更多个z孔形成 TFT。然后，在z孔的侧壁形成栅极电介质区域。

步骤532包括在栅极电介质的内部形成栅电极层404。

步骤534包括与栅极电介质层402相邻的TFT的主体的可选的沟道处理。由于沟道是半导体，因此至少在一定程度上沟道应当是导电的。然而，可能期望的是防止过高的导电性。因此，通过向栅极施加某一偏压可以控制沟道。例如，可以将沟道关断，或者显著地增强沟道的导电性(例如，将TFT置于“导通态”)。如果沟道是过于导电的，则可能需要向栅极(在NFET的情况下)施加较高的负偏压以将沟道关断。因此，可选的步骤534可以减低主体导电性以防止在主体中的过度地导电的沟道。一种技术包括N₂O等离子体处理。

在另一方面，在一些情况下期望增加主体的导电性。因此，可选的步骤534可以增加主体导电性。一种技术包括NH₃处理，NH₃处理可以用作用H作为浅施主的“掺杂”。

步骤536包括形成针对TFT的漏极区域和源极区域。在一个实施方式中，在与主体相邻的宽带隙半导体中形成漏极区域和源极区域。漏极区域和源极区域可以整体地由宽带隙半导体形成或者部分地由宽带隙半导体形成。在一个实施方式中，源极和漏极是掺杂的。然而，不要求掺杂。在一个实施方式中，在源极区域和漏极区域上暴露NH₃等离子体。这可以降低串联电阻。在一个实施方式中，源极区域和漏极区域向氩 (Ar)暴露。

在一个实施方式中，漏极区域和源极区域整体地由金属形成或者整体地由与宽带隙半导体主体相邻的字线材料形成。要注意，这不一定要求任何另外的处理步骤。因此，在一个实施方式中，形成具有与金属相邻的宽带隙半导体的TFT的动作实际上可以产生金属中的源极/漏极。

在一个实施方式中，漏极和源极部分地由宽带隙半导体形成以及部分地由与宽带隙半导体相邻的字线和/或字线联结的金属形成。这可以包括掺杂与金属相邻的宽带隙半导体的步骤，但是不要求掺杂。

在一些处理中，在形成由宽带隙半导体构成的TFT主体之后，将施加热退火步骤。因此，在宽带隙半导体与金属(WL和/或WL联结)之间将会形成具有较低电阻的电触点。为了降低TFT主体至S/D串联电阻的目的，可以特别地施加一个或更多个退火步骤。或者，在针对其他目的的之后的处理步骤时可以施加一个或更多个热退火步骤。例如，可以在将MONOS堆叠沉积至存储器孔中之后执行热退火(例如，“MONOS 退火”)。MONOS退火还可以用于提高主体至S/D的串联电阻。可以将热退火步骤考虑为至少部分地由金属字线材料形成S/D的部分。

要注意，取决于特定宽带隙半导体和特定的WL金属材料，宽带隙半导体的沉积的温度和持续时间对于用WL金属形成好的电触点是足够的。因此，不要求单独的热退火步骤。

图5L2是形成用于TFT的沟道延伸的方法的一个实施方式的流程图。该处理可以结合图5L1的处理使用。当形成在图5K的处理的步骤 508中的字线选择晶体管531时可以使用图5L2的处理。然而，要注意，形成TFT的处理不限于图5K的处理。图5L2的处理可以用于在除了存储器设备之外的设备中形成TFT。

为了讨论的目的，将假定已经执行图5L1的步骤522和步骤524以形成交替的金属层和绝缘层的堆叠。

图5L2的步骤546包括移除在待形成沟道延伸的区域中的金属层的部分。这可以在执行步骤526时执行。在一个实施方式中，虚拟栅极孔 (“DG孔”)用于利于该金属移除。步骤546可以包括移除用于在绕DG 孔的区域中的字线层的导电材料(例如，金属)。

步骤548是用TFT的主体材料来替换所移除的金属。这可以在执行步骤528时执行。用于在步骤528(图5L1)中的主体的宽带隙半导体可以用于替换金属。可以在形成主体的同时执行用于沟道延伸的替换步骤。当执行图5L2的处理时，可以在离栅电极一定距离处形成源极和/ 或漏极。

图5M是在衬底518的上方的TFT 516的一个实施方式的图。可以使用图5L1的处理或者另一处理来形成TFT 516。TFT 516包括：栅电极405、栅极电介质403、主体407、漏极409以及源极411。可以在xy 面上的具有主表面(或者主面)的金属层(在图5M中没有描绘)内形成TFT 516。例如，可以在字线层中形成TFT。在一个实施方式中，由可以包括氧化物半导体的宽带隙半导体形成主体407、源极411以及漏极409。然而，不要求由宽带隙半导体形成源极411和漏极409。在一个实施方式中，源极411和漏极409包括金属例如钨。在一个实施方式中，源极411和漏极409包括用于形成主体的宽能带隙半导体和与宽能带隙半导体相邻的金属。

可以在衬底层的上方形成TFT。衬底层518可以是任何材料，例如在3D存储器阵列中形成TFT的示例中为绝缘层。衬底层518可以在xy 面上具有主表面(或者主面)。可以由多晶硅的水平层的厚度来限定TFT 沟道宽度。沟道在图5M中的x方向延伸。在一个实施方式中，在3D 存储器阵列中形成TFT。在该情况下，沟道长度可以在与字线(x方向) 相同的方向上延伸。然而，TFT可以在除了3D存储器阵列之外的应用中使用。要注意，图5L1或者图5L2的处理可以形成被称为“垂直栅极/宽度TFT”。图5M的示例将用于说明。在一个实施方式中，栅电极405 的主表面(或者主面)相对于水平导体层垂直地延伸。在一个实施方式中，栅电极405的主表面在xz面上。例如，栅极电介质403与栅电极 405之间的界面垂直于导体材料的层的xy面而延伸。在一个实施方式中，栅极电介质403与主体407之间的界面垂直于导体材料的层的xy面而延伸。在3D存储器的示例中，导体材料的层可以是水平的。例如，导体材料的层可以相对于衬底(例如但不限于晶体衬底)是水平的。因此，栅电极405的主面可以相对于导体材料(或者相对于衬底)的层是垂直的。因此，TFT 516可以被称为“垂直栅极TFT”。在一个实施方式中，在沟道在水平方向延伸的情况下，TFT 516可以被称为“垂直栅极/宽度和水平沟道TFT”。在3D存储器的示例中，TFT沟道在包括水平延伸的导体材料的带状物的字线的方向上延伸。在一个实施方式中，在衬底518 例如绝缘层上直接形成TFT 516。

在一个实施方式中，由宽带隙半导体的厚度(该厚度可以是大约字线层的厚度)来限定TFT的沟道的宽度。因此，TFT可以被称为“垂直宽度TFT”。

在图5M中描绘的实施方式可以被称为对称TFT。然而，在一个实施方式中，TFT是非对称的。如在本文中所述，沟道可以在非对称的TFT 的x方向上延伸。

TFT还可以被称为“内部栅极/外部主体TFT”。这指的是下述事实：可以在主体在外部的情况下由z孔的内部的栅极层形成栅电极(例如，图4A1至图4E)。

图6是在由宽带隙半导体形成主体的情况下形成具有WL选择栅 229的存储器阵列的处理的一个实施方式的流程图，WL选择栅229具 TFT结构231。在该处理中，形成z孔并且处理z孔以形成TFT结构231。图6描绘了根据图8至图14B的结构制造3D堆叠式非易失性存储器设备的方法，其中，经由缝隙执行蚀刻。反之，图7的处理中，经由存储器孔或者z孔执行蚀刻。在图6和图7中，形成二氧化硅和氮化硅的第一交替层(ONON)。氮化硅是将要用金属替换以形成字线的牺牲层。可以使用不同的材料用于牺牲层。根据实施方式，用宽带隙半导体来替换金属以形成WL选择晶体管231的主体。

图8是帮助示出图6的处理的存储器阵列的一部分的图。图8示出了存储器阵列的块的顶视图。块包括两个WL选择栅区域303a、303b。一个WL选择栅区域303a包括晶体管T2、T3、T6、T7、T10、T11、T14、 T14、T18、T19、T22以及T23(在图8中没有标出所有晶体管)。其他WL选择栅区域303b包括晶体管T1、T4、T5、T8、T9、T12、T13、T16、 T17、T20、T21以及T24(在图8中没有标出所有晶体管)。存储器区域 305包括存储器单元的行和列。沿线A-A'描绘了存储器单元M1至存储器单元M24(标注为单元M1和单元M24)。以下将讨论在沿线A-A'的一部分的横截面中的存储器单元的形成。该部分与存储器单元M1至存储器单元M12对应。要注意，存储器孔H1至存储器孔H12与这些存储器单元对应。缝隙S1至缝隙S25(没有标出所有缝隙)也沿线A-A'。缝隙S1至缝隙S13在以下附图中描绘的构造的区域中。线B-B'在WL (x)方向延伸。以下将会讨论，该线的包括两个存储器单元和晶体管 T8的一部分是环绕的。以下将会讨论沿C-C'的一部分的横截面上的晶体管的形成，线C-C'在WL选择栅区域中的一个WL选择栅区域的BL(y) 方向上延伸。线C-C'的该部分包括晶体管T2、T3、T6、T7、T11以及 T12。描绘了两个字线联结区域301a、301b。要注意，概略地描述了字线联结区域301a、301b和字线选择栅区域303a、303b的位置。字线联结区域301a、301b和字线选择栅区域303a、303b的位置可以以另一方式来定位。

在图6的处理中，不需要按照所指示的顺序中的独立的步骤来执行步骤。例如，可以至少部分地同时执行蚀刻步骤。可以进行各种修改。此外，还可以执行根据现有的半导体制造技术已知的但是在此没有明确地描绘的那些步骤。步骤600包括在衬底上设置堆叠下方的电路和金属层。步骤601包括形成背栅极层856。背栅极层856可以包括管连接和背栅极。形成背栅极层856的一个实施方式包括针对背栅极(BG)层 856沉积掺杂的多晶硅。该多晶硅可以是为一个块所共用的板。然后，可以蚀刻出多晶硅的部分。这可以形成针对待形成的U型NAND串中的每个NAND串的管连接的带状物和浅沟槽(trench)。在一个实施方式中，仅对BG厚度的一部分蚀刻出带状物和浅沟槽。然后，可以用未掺杂的多晶硅以及可以是其他材料来填充这些“管连接”。背栅极层856 掺杂的多晶硅仍在管连接之下以及将变成BG电极。当蚀刻存储器孔以及然后清理出存储器孔时，将仍移除在管连接中未掺杂的多晶硅。然后，当随后沉积存储器孔本征层时(例如，可以在步骤630中沉积MONOS 电介质)，还可以将这些层沉积至管连接中。因此，管连接可以变成U 型串的存储器孔列的自然的延续，以及可以用在管连接中的相应的层来连接在存储器孔内的所有层。要注意，因此，在一个实施方式中，管连接可以包括ONO电介质、未掺杂多晶硅以及SiO₂的核。管连接和BG (由BG多晶硅板组成)形成BG晶体管。可以在与用于WL和SG触点(如上所讨论)相同的阶梯的方式设置至BG多板的触点。BG板可以针对每个块共用。因此，在一个实施方式中，每个块使用针对BG的单个触点。BG晶体管可以用于通过BG晶体管的适当的偏置来控制并且确保管连接的导电性。

步骤602包括在背栅极层856的上方设置蚀刻停止层。蚀刻停止层的一个目的是使得浅沟槽不能够切断(cut)管连接或者切断BG板。在一个实施方式中，仅在块边缘存在例外，在块边缘，应当将背栅极切断以将BG从一个块至下一个块绝缘。

步骤606包括沉积交替的二氧化硅(SiO₂)/氮化硅(SiN)层。氮化硅是牺牲层，将由金属替换牺牲层以形成字线。二氧化硅将用于金属字线之间的绝缘层。可以使用其他绝缘体代替二氧化硅。可以使用其他牺牲材料代替氮化硅。

步骤608包括使用公共掩模在存储器单元区域305和在WL选择栅区域303中蚀刻缝隙。步骤612包括在存储器单元区域305蚀刻存储器孔和在晶体管区域中蚀刻z孔。在一个实施方式中，步骤612包括蚀刻 DG孔，DG孔可以用于利于形成针对TFT 231的沟道延伸。在一个实施方式中，步骤612包括使用保护互连区域的存储器孔掩模来在存储器单元区域305中执行反应离子蚀刻。还可以使用z孔掩模(以及可选地DG 孔掩模)来在晶体管区域执行反应离子蚀刻(RIE)。图8A至图8C描绘了在一个实施方式的步骤612之后的结果。

图8A描绘了与图8的沿线A-A'的3D堆叠式非易失性存储设备的存储器区域305的横截面图一致的层状氧化物/氮化物结构800，示出了在单元区域中的缝隙S1至缝隙S13和存储器孔H1至存储器孔H12。缝隙可以是具有多种宽度的沟槽。要注意，存在可以限定比用于在阵列中的缝隙的沟槽更宽的沟槽的另一掩模。这些(掩模和沟槽本身)被用于例如将外围区域与阵列区域分离。如果适用的话，较窄的沟槽和较宽的沟槽都可以使用。

图8B示出了沿字线(x)方向的层状氧化物/氮化物结构800的视图。特别地，这是沿线B-B'的环绕部分的视图，该环绕部分包括WL选择栅区域和存储器阵列的一小部分。该线仅示出了两个存储器单元和相邻的 WL选择晶体管的形成。z孔是用于形成晶体管T8的Z8。将孔标注为 Ha和Hb供引用。

图8C描绘了与图8的3D堆叠式非易失性存储器设备的WL选择栅区域的横截面图一致的层状氧化物/氮化物结构800。由于该WL选择栅区域与上半部(例如，WPA1附近)对应，则仅形成晶体管的一半。z 孔将用于形成WL选择栅。z孔是Z2、Z3、Z6、Z7、Z10以及Z11。

在一个实施方式中，在蚀刻用于WL选择晶体管的z孔的同时蚀刻存储器孔(H1至H12)。尽管图8C仅示出了孔Z2、Z3、Z6、Z7、Z10 以及Z11，但是要注意同时可以蚀刻其他z孔(在图8C中没有描绘)。

参照图8A，衬底区域190包括半导体衬底例如硅晶片和BG层856。可以在衬底190上形成各种电路，但是没有描绘以不使图模糊。例如，金属层M0可以用于如电力线和全局控制信号，以及金属层M1可以用于如位线和总线信号。在一些情况下，为了更容易地路由信号以及节省面积，还可以使用第三金属(M2)，例如在阵列的下方总共三个(或更多个)金属层。可以由图案化金属膜来制造金属层。例如，铝可以用于顶部金属层，同时其他层是钨。潜在地，可以使用对应的集成模式用Cu 代替Al用于较上层。为了硅化，例如可以使用Ni、Ti、Co或者W。

例如，在BG层856中设置连接部263以将在U型NAND构型中的存储器单元的垂直列接合起来。连接部可以包括连接管和背栅极。特别地，在成对的U型NAND串的存储器单元的列的下方的层856的部分中设置沟槽。还在沟槽中设置在列中设置的以形成存储器单元的材料的层，以及在沟槽中的剩余的空间用半导体材料填充以按照连接列的导电区域设置管连接。因此，管连接将每个U型NAND串的两个列连接起来。每个NAND串具有用于控制串的导电性的其自身的背栅极。要注意，背栅极可以供NAND串中的每个块共用。可以在字线联结区域中设置至背栅极的触点，其中，由于背栅极多晶(poly)在字线多晶堆叠的下方，则背栅极是最低的触点。

缝隙通常不向下延伸而接触管连接。此外，不仅将缝隙定位在相同的NAND串的存储器孔之间例如缝隙S2、S4、S6、S8、S10以及S12 而且还将缝隙置于相邻的NAND串的存储器孔之间例如缝隙S3、S5、S7、S9、S11以及S13。要注意，在相邻的NAND串之间不要求缝隙。有时，缝隙用于提高堆叠式结构的机械强度。例如，如在图7的步骤714 中，当用例如SiO₂填充ST时，尤其在存储器孔是打开的以及用于氮化硅移除时，缝隙用作结构锚。可以在BG层856的上方设置蚀刻步骤层 (在图8A中没有描绘)。该蚀刻停止层可以防止缝隙将管连接和/或背栅极切断。将蚀刻停止层图案化以使块绝缘。

例如按照层L0至层L16来设置二氧化硅和氮化硅的交替层。该示例产生六个存储器单元的垂直的列，其中，在L3、L5、L7、L9、L11 以及L13处设置氮化硅层作为控制栅极，在L1处设置氮化硅层作为较下的选择栅以及在L15处设置氮化硅层作为较上的选择栅，这是一个示例，可以使用更少或更多的层。L1是氮化硅的底层。L15比在该示例中的其他氮化硅层更高(更厚)。因此，较上的选择栅将比存储器单元控制栅极更高。还可以使L1更厚使得较低的控制栅极可以更厚。L1、L3、 L5、L7、L9、L11、L13以及L15是氮化硅层，以及L0、L2、L4、L6、 L8、L10、L12、L14以及L16是二氧化硅层。如上所述，稍后可以用金属(或者宽能带隙半导体)替换氮化硅层。

在沉积氮化硅和二氧化硅的层之后，制造缝隙和存储器孔(例如，步骤608和步骤612)。可以使用反应离子蚀刻。

步骤614包括使用绝缘材料填充存储器孔和z孔。可选地，如果在步骤612中形成DG孔则填充DG孔。图9A至图9C描绘了在用绝缘材料填充存储器孔和z孔之后从层状氧化物/氮化物结构800中获得层状氧化物/氮化物结构900。图9A是沿图8的线A-A'的一部分的在BL(y) 方向上的存储器阵列区域的横截面。图9B是沿图8的线B-B'的一部分在WL(x)方向上的横截面。图9C是在BL(y)方向上的WL选择栅区域的横截面。

步骤616包括经由在存储器单元区域305中的缝隙执行蚀刻以移除在单元区域和WL选择栅区域中的氮化硅层的部分。蚀刻可以涉及经由单元区域305的缝隙引入蚀刻剂，蚀刻剂对氮化硅比对二氧化硅具有更高的选择性，从而移除与单元区域的缝隙相邻的氮化硅层的部分。选择性指示蚀刻速率的比率。蚀刻可以对于氮化硅相对于比对于二氧化硅具有相对更高的选择性(例如，1000倍，或者更普遍地，100倍或更高)。

也就是说，蚀刻不是相对较高地选择二氧化硅使得基本上不移除二氧化硅。湿法蚀刻应当基本上移除在单元区域中的整个氮化硅层，使得当由金属替换所移除的氮化硅的区域时，金属将基本上在单元区域中的整个层上延伸。首先，金属还应当基本上在WL选择栅区域中的整个层上延伸。因此，在不同层级处的字线层应当彼此绝缘并且不应当一起短路。这采用无论是蚀刻方法例如蚀刻剂是否经由缝隙、存储器孔、其他孔或者空隙或者其中的组合引入。当经由存储器孔或者其他孔或者空隙通过蚀刻移除氮化硅时，绝缘材料填充缝隙用作支承二氧化硅层的锚。

可以使用各种蚀刻技术来蚀刻氮化物。在一个实施方式中，通过加热的或者热的磷酸(H₃PO₄)来蚀刻氮化物。作为示例，磷酸的沸点随着酸的浓度而改变。例如，对于酸浓度在79.5％至94.5％之间的范围，沸点可以从140℃至200℃变化。氮化硅的蚀刻速率随着酸的温度和浓度而改变。由于在高温下操作容器，水易于从磷酸的溶液中蒸发，以及磷酸的浓度发生改变。因此，可以认为这是一种“湿法”蚀刻。然而，对于氮化物不一定需要湿法蚀刻，可以采用其他蚀刻技术。

在其他实施方式中，在金属WL堆叠中的牺牲材料可以是除了氮化物之外的材料。因此，可以使用不同类型的蚀刻处理和蚀刻剂。

在本文中使用的术语“孔”或者“柱状孔”等意为包括存储器孔、 z孔、DG孔、替代孔或者当仍被识别为孔时可以填充的类似的垂直延伸的柱状空隙。

图10A至图10C描绘了在蚀刻以移除氮化硅之后从层状氧化物/氮化物结构900获得的结构1000。图10A是沿图8的线A-A'的一部分在 BL(y)方向上的存储器阵列区域的横截面。图10B是沿图8的线B-B' 的一部分在WL(x)方向上的横截面。图10C是在BL(y)方向上的WL选择栅区域的横截面。

步骤618包括经由在单元区域中的缝隙以及晶体管区域中的缝隙在凹部沉积金属(例如，一层或更多层)。在一个实施方式中，金属是钨。这形成了金属/氧化物堆叠。步骤620包括清理缝隙以及用绝缘材料填充缝隙。

图11A至图11C描绘了在经由在单元区域和WL选择栅区域中的缝隙用金属填充空隙之后从层状结构1000获得的层状金属/氧化物堆叠 1100。仍用绝缘材料填充了缝隙。图11A是沿图8的线A-A'的一部分在 BL(y)方向上的存储器阵列区域的横截面。图11B是沿图8的线B-B' 的一部分在WL(x)方向上的横截面。图11C是在BL(y)方向上的 WL选择栅区域的横截面。现在，层L1、L3、L5、L7、L9、L11以及 L15是金属层。在缝隙中设置金属以填充由蚀刻创建的凹部。可以使用化学气相沉积(CVD)或者原子层沉积(ALD)来沉积金属。

步骤622包括清理出z孔。可选地，如果在步骤612中形成DG孔，则清理DG孔。图12A和图12B描绘了在针对晶体管区域的步骤622之后的结果。图12A是沿图8的线B-B'的一部分在WL(x)方向上的横截面。图12B是在BL(y)方向上的WL选择栅区域的横截面。在该阶段，填充缝隙，但是Z孔(和DG孔)是打开的。

步骤624包括局部地移除在WL选择晶体管区域中的金属。这可以包括在执行蚀刻时使用z孔(可选地DG孔)。在一个实施方式中，执行时间控制蚀刻。蚀刻可以涉及经由z孔(可选地DG孔)引入针对金属比针对二氧化硅具有更高的选择性的蚀刻剂，从而移除与WL选择晶体管区域的z孔(可选地DG孔)相邻的金属层的部分。蚀刻应当基本上移除待在WL选择晶体管区域中形成TFT的主体的金属的整个层。绝缘材料填充的缝隙用作在移除金属时支承二氧化硅层的锚。

图13A和图13B描绘了针对晶体管区域的在步骤624之后的结果，示出了在WL选择去中的一些金属移除。图13A是沿图8的线B-B'的一部分在WL(x)方向上的横截面。图13B是在BL(y)方向上的WL 选择栅区域的横截面。已经在WL选择晶体管区域中移除了在层L1、L3、L5、L7、L9、L11以及L15处的金属的部分。特别地，移除了在z 孔(可选地DG孔)附近的金属的部分。如由在存储器孔Ha和存储器孔Hb附近的金属所描绘的，在存储器阵列区域仍存在金属。此外，在形成WL选择晶体管的另一侧的字线联结区域中仍存在一些金属。这由在图13A中标记为“Tran”的孔的另一侧的金属所表示。

步骤626包括用用于WL选择晶体管231的主体的材料来替换所移除的金属。在一个实施方式中，沉积宽带隙半导体。在一个实施方式中，使用CVD。在一个实施方式中，使用PVD。宽带隙半导体可以是氧化物半导体，例如金属氧化物半导体。宽带隙半导体可以包括但不限于 InGaZnO、InZnO、HfInZnO、ZrInZnO或者ZnInSnO。对于InGaZnO的沉积温度的示例范围是150摄氏度至350摄氏度。然而，可以使用较低的或者较高的温度。可选地，可以执行热退火。

步骤628包括清理出存储器孔。例如，通过蚀刻来清理出在单元区域中的存储器孔H1至存储器孔H12。此外，例如通过蚀刻清理出z孔。可以防止缝隙被蚀刻。此外，在一个实施方式中，漏极侧存储器孔H1、 H3、H5、H7、H9以及H11一直延伸至位线BL，源极侧存储器孔H2、H4、H6、H8、H10以及H12一直延伸至一个或更多个源极选择线。

步骤630包括用氧化物-氮化物-氧化物(ONO)、多晶硅层以及核填充物来填充存储器孔和z孔。可选地，如果在步骤612中形成DG孔则填充DG孔。下面描述填充存储器孔和z孔的一个实施方式的细节。在一种方法中，例如使用ALD通过在柱状存储器孔的侧壁上沉积ONO和多晶硅层来填充存储器孔和z孔。在一个实施方式中，在存储器孔(参见图5A至图5B)中形成层例如层296至层300。可以将块氧化物沉积为层296，可以将氮化物例如作为电荷捕获层的SiN沉积为层297，可以将隧道氧化物沉积为层298，可以将多晶硅主体或者沟道沉积为层 299，以及可以将核填充物电介质沉积为区域300。

这些相同的沉积可以作为用于垂直栅极/宽度TFT的基础。参照图 5E至图5F，可以将氧化物沉积为层296，可以将氮化物例如SiN沉积为层297，可以将氧化物沉积为层298，可以将多晶硅栅极沉积为层299，以及可以将核填充物电介质沉积为区域300。因此，要注意，相同的层对于TFT可以用作不同的目的。例如，层299可以用于垂直栅极/宽度 TFT的栅电极，然而，层299可以用于存储器单元的多晶硅主体。在一个实施方式中，ONO层形成电介质堆叠。堆叠层可以是更复杂的，例如这些层中的至少一个层可以是氧化物和氮化物的层的组合。

要注意，不要求以与存储器孔相同的方式(以及用相同的材料)形成TFT 231的在z孔(以及可选地DG孔)中的部分。在一个实施方式中，由与在存储器孔的类似区域使用的材料不同的材料形成TFT 231的栅电极。作为一个示例，可以由具有比TFT主体的功函数更高的功函数的材料形成栅电极。可以由金属而不是由多晶硅形成栅电极。

图14A和图14B描绘了针对晶体管区域在步骤626之后的结果。图 14A是沿图8的线B-B'的一部分在WL(x)方向上的横截面。图14B 是在BL(y)方向上的WL选择栅区域的横截面。已经由宽带隙半导体替换在层L1、L3、L5、L7、L9、L11以及L15处的金属的部分。因此，现在，WL选择晶体管区域包括氧化物/宽带隙半导体的交替层。存储器阵列区域仍是氧化物/金属的交替层。可以以与存储器阵列区域类似的方式处理字线联结区域，使得字线联结区域包括氧化物/金属的交替层。要注意，可以使用不同于SiO₂的绝缘体。

步骤632包括设置堆叠上方金属层以及通过至少一个触点结构将互连区域与堆叠上方金属层连接起来。步骤632可以包括在z解码器与 WL选择栅229之间设置连接。

图7描绘了用于制造与图15A至图16C的结构对应的3D堆叠式非易失性存储器设备的方法，其中，经由存储器孔(以及z孔)执行湿法蚀刻。图15A和图16A是沿图8的线A-A'的一部分的BL(y)方向上的存储器阵列区域的横截面。图15B和图16B是沿图8的线B-B'的一部分在WL(x)方向上的横截面。图15C和图16C是在BL(y)方向上的WL选择栅区域的横截面。

在“通过存储器孔和z孔蚀刻”的该方法中，首先形成缝隙以及用 SiO₂填充缝隙(在一个示例中)。然后，蚀刻存储器孔和z孔，以及然后通过存储器孔和z孔(以及可选地DG孔)来执行蚀刻。在那时，在单元区域和WL选择栅区域中移除氮化硅的情况下，缝隙用作锚以保留二氧化硅结构。之后可以蚀刻缝隙以移除牺牲填充材料。不需要按照所指示的顺序中的独立的步骤来执行步骤。例如，可以至少部分地同时执行蚀刻步骤。可以进行各种修改。此外，还可以执行根据现有的半导体制造技术已知的但是在此没有明确地描绘的那些步骤。

步骤700包括在衬底上设置堆叠下方的电路和金属层。步骤701包括设置具有管连接的背栅极层。步骤702包括设置蚀刻停止层。步骤706 包括沉积交替的二氧化硅(SiO₂)/氮化硅(SiN)层。氮化硅是牺牲层，可以由金属替换氮化硅以形成字线。二氧化硅可以用于在金属字线之间的绝缘层。可以使用其他绝缘体代替二氧化硅。可以使用其他牺牲材料代替氮化硅。

步骤708包括使用公共掩模在存储器单元区域305中和在WL选择栅区域303中蚀刻缝隙。步骤710包括用绝缘材料填充在单元区域中和在WL选择栅区域中的缝隙。

步骤712包括在单元区域中蚀刻存储器孔和在WL字线选择栅区域中蚀刻z孔，712。在一个实施方式中，步骤712包括蚀刻DG孔。图 15A至图15C描绘了在步骤712之后的结构。如之前在图15A至图15C 中的层L0至层L16一样设置交替的氧化物/氮化物的层。在沉积(步骤706)氧化物/氮化物的层之后，制造缝隙(步骤708至步骤710)、存储器孔(步骤712)以及z孔(步骤712)。可以使用反应离子蚀刻。

图15A描绘了与图8的线A-A'的横截面图一致的氧化物/氮化物堆叠1500，示出了在单元区域305中的缝隙(S1至S13)和存储器孔(H1 至H12)。重复了衬底区域190。在该示例中，制造了U型NAND串。然而，作为替选可以制造直线型NAND串。直线型NAND串可以连接至在串的底部的源极。由于不需要管连接，则不需要背栅极(BG)。在 U型NAND串的情况下，两个选择栅在顶部，一个选择栅连接至位线，一个选择栅连接至源极线，以及每个选择栅为了较低的电阻由金属制造例如D1和D2。

图15B描绘了沿图8的线B-B'的环绕部分的横截面。图15B描绘了在WL选择区域303中的z孔以及在存储器区域305中的两个存储器孔 (Ha，Hb)的形成。在其他实施方式中，形成多于一个的z孔。在一个实施方式中，形成一个或更多个DG孔。

图15C描绘了沿图8的线C-C'的一部分的横截面。图15C描绘了z 孔Z2、Z3、Z6、Z7、Z10以及Z11的开口。缝隙S2、S3、S4、S6、S7、 S8、S10、S11以及S12被填充了。

步骤714包括经由在单元区域中的存储器孔和经由WL选择栅区域的z孔执行蚀刻以移除在单元区域和WL选择栅区域中的氮化硅层。可选地，如果在步骤712中形成DG孔，则经由DG孔执行蚀刻。

蚀刻可以涉及经由单元区域的存储器孔(以及z孔)引入对氮化硅具有较高选择性的蚀刻剂以移除氮化硅层。湿法蚀刻不相对较高地选择二氧化硅使得基本上不移除二氧化硅。如在经由缝隙蚀刻的情况下，基本上移除在单元区域中的所有氮化硅。

在阵列区域，密集地设置存储器孔。存储器孔的最小密度使得在经由存储器孔执行湿法蚀刻时能够基本上移除在单元区域中的所有氮化硅。例如，存储器孔可以具有55nm至80nm的宽度，在字线方向或者 x方向上的大约110nm至125nm的节距，以及在位线方向或y方向上具有大约150nm至165nm的节距。缝隙可以具有大约30nm至60nm 的宽度。这些是宽度和节距的示例，可以使用其他范围。在其他区域，例如在阵列的相对端部的字线联结区域，基本上也可以用湿法蚀刻移除所有的氮化硅。在这些区域，不需要设置存储器孔。然而，可以使用被称为替换(或者钝性)孔的孔来移除氮化硅。可以以与阵列中的类似的密度的方式来布置这些孔。

图16A至图16C描绘了在蚀刻以移除氮化硅之后从层状氧化物/氮化物结构1500获得结构1600。图16A是沿图8的线A-A'的一部分在 BL(y)方向上的存储器阵列区域的横截面。图16B是沿图8的线B-B' 的一部分在WL(x)方向上的横截面。图16C是在BL(y)方向上的WL选择栅区域的横截面。

步骤718包括经由在单元区域中的存储器孔以及在晶体管区域中的 z孔(以及可选地DG孔)来在凹部沉积金属(例如，一层或更多层)。在一个实施方式中，金属是钨。这形成了金属/氧化物堆叠。

步骤724包括局部地移除在WL选择晶体管区域中的金属。这可以包括在执行蚀刻时使用z孔(可选地DG孔)。在一个实施方式中，执行时间控制蚀刻。蚀刻可以涉及经由z孔(可选地DG孔)引入针对金属比针对二氧化硅具有更高的选择性的蚀刻剂，从而移除与WL选择晶体管区域的z孔(可选地DG孔)相邻的金属层的部分。蚀刻应当基本上移除待在WL选择晶体管区域中形成TFT的主体的整个金属层。绝缘材料填充的缝隙用作在移除金属时支承二氧化硅层的锚。

步骤726包括用用于WL选择晶体管231的主体的材料来替换所移除的金属。在一个实施方式中，沉积宽带隙半导体。在一个实施方式中，使用CVD。在一个实施方式中，使用PVD。宽带隙半导体可以是氧化物半导体，例如金属氧化物半导体。宽带隙半导体可以包括但不限于 InGaZnO、InZnO、HfInZnO、ZrInZnO或者ZnInSnO。对于InGaZnO的沉积温度的示例范围是150摄氏度至350摄氏度。然而，可以使用较低的或者较高的温度。可选地，可以执行热退火。

步骤728包括清理出存储器孔。例如，通过蚀刻来清理出在单元区域中的存储器孔H1至存储器孔H12。此外，例如通过蚀刻清理出z孔。可以保护缝隙不被蚀刻。此外，在一个实施方式中，漏极侧存储器孔H1、 H3、H5、H7、H9以及H11一直延伸至位线BL，源极侧存储器孔H2、 H4、H6、H8、H10以及H12一直延伸至一个或更多个源极选择线。

步骤730包括用氧化物-氮化物-氧化物(ONO)、多晶硅层以及核填充物来填充存储器孔和z孔。可选地，如果在步骤712中形成DG孔则填充DG孔。下面描述填充存储器孔和z孔的一个实施方式的细节。在一种方法中，例如使用ALD通过在柱状存储器孔的侧壁上沉积ONO和多晶硅层来填充存储器孔和z孔。在一个实施方式中，在存储器孔(参见图5A至图5B)中形成层例如层296至层300。可以将块氧化物沉积为层296，可以将氮化物例如作为电荷捕获层的SiN沉积为层297，可以将隧道氧化物沉积为层298，可以将多晶硅主体或者沟道沉积为层 299，以及可以将核填充物电介质沉积为区域300。

这些相同的沉积可以作为用于垂直栅极/宽度TFT的基础。参照图 5E至图5F，可以将氧化物沉积为层296，可以将氮化物例如SiN沉积为层297，可以将氧化物沉积为层298，可以将多晶硅栅极沉积为层299，以及可以将核填充物电介质沉积为区域300。因此，要注意，相同的层对于TFT可以用作不同的目的。例如，层299可以用于垂直栅极/宽度 TFT的栅电极，然而，层299可以用于存储器单元的多晶硅主体。在一个实施方式中，ONO层形成电介质堆叠。堆叠层可以是更复杂的，例如这些层中的至少一个层可以是氧化物和氮化物的层的组合。

要注意，不要求以与存储器孔相同的方式(以及用相同的材料)形成TFT 231的在z孔(以及可选地DG孔)中的部分。在一个实施方式中，由与在存储器孔的类似区域使用的材料不同的材料形成TFT 231的栅电极。作为一个示例，可以由具有比TFT主体的功函数更高的功函数的材料形成栅电极。可以由金属而不是由多晶硅形成栅电极。

步骤732包括设置堆叠上方金属层以及通过至少一个触点结构将至少一个互连区域与堆叠上方金属层连接起来。步骤732可以包括设置至字线板区域的触点227。

图上所述，在图6和图7中，首先形成二氧化硅和氮化硅的交替层。在涉及用其他材料首先形成堆叠的情况下可以使用其他技术。

示例性操作参数

在一个实施方式中，TFT选择晶体管231需要将编程电压例如 Vpgm～24V传输至所选择的WL。可以由WL驱动器将WL板偏置为例如25V，这意味着TFT Vd＝25V。可以将TFT栅极电压Vg偏置至大约25V或更高例如25V至29V。然后，传输至所选择的WL的电压将大约是24V。在该示例中，假定TFT Vt大约为1V。

为了在编程期间传输Vpass电压(例如，Vpass＝8V)，WL驱动器可以产生大约9V，使得TFT Vd＝9V。TFT栅极电压可以是大约9V 或者稍微更高(例如，Vg＝9V至12V)。然后，传输至所选择的WL 的电压可以是大约8V。

在一个实施方式中，可以用0V的TFT栅极电压获得阻止施加至 WL板的25V的编程电压(例如，25V的TFT漏极电压)，产生大约0V 的TFT源极电压，即所选择的WL电压。在一个实施方式中，可以用0 V的栅极电压获得阻止施加至WL板的9V的Vpass电压(例如，9V 的TFT漏极电压)，产生大约0V的TFT源极电压，即所选择的WL电压。

在针对BiCS擦除的一个示例中，可以用5V的栅极电压获得将在源极的0V偏置传输至漏极。可以通过将0V施加至栅极来获得阻止施加至源极的0V偏压。这可以产生沟道升压(例如，取决于待编程的选择的WL上的电压，沟道可以升压至大约12V至18V)。

上面的操作参数是用于说明的目的。考虑了其他操作参数。此外，操作参数可以取决于TFT参数以及取决于操作存储器单元的电条件 (electrical condition)即存储器单元操作要求。NFET操作是一种操作模式。WLTFT选择晶体管231不限于NFET操作。

在本文中描述的实施方式不限于U型NAND串。图17描绘了包括直线型NAND串的块的实施方式。块包括以组的方式布置的直线型 NAND串(SetB0、SetB1、SetB2、SetB3、……、SetBn，其中，在块中存在n-1个组)。每组NAND串与一个位线(BLB0、BLB1、BLB2、 BLB3、……、BLBn)关联。在一个方法中，在与一个位线关联的块中的所有NAND串在相同的组中。每个直线型NAND串具有一列存储器单元。例如，SetA0包括NAND串NSB0、NSB1、NSB2、NSB3、NSB4 以及NSB5。源极线并行地延伸至位线，以及源极线包括SLB0、SLB1、 SLB2、SLB3、……、SLBn。在一个方法中，将在块中的源极线彼此接合以及由一个驱动器驱动在块中的源极线。在该示例中，位线在存储器单元阵列的上方，以及源极线在存储器单元阵列的下方。

图18是与使用直线型NAND串的实施方式一致的字线板。因此，在图18中的存储器孔可以与直线型NAND串关联。在该示例中，每个板存在单个字线驱动器。在一个实施方式中，在WL驱动器附近的板的端部存在一组WL选择栅229。在该示例中，每个WL选择栅229选择与该字线板关联的一个字线。在该示例中，存在六个WL选择栅229和六个字线。每个WL选择栅229可以包括一个或更多个TFT 231。在一个实施方式中，字线选择栅晶体管的单独的一个字线选择栅晶体管包括具有由宽带隙半导体形成的主体的薄膜晶体管。在一个实施方式中，宽带隙半导体包括氧化物半导体。存在将字线分离的五个缝隙。可以由金属例如钨形成字线层。该缝隙还可以在WL选择栅229之间提供电绝缘。板可以具有更多或更少的字线。要注意的是，因为WL板驱动器仅驱动与在板上的所有字线相对的所选择的字线，所以基本上降低了电容性负载。作为替选，单个WL选择栅229可以选择两个或更多个字线。用于 WL板的其他的配置是可以的。

图19示出了针对GZ选择线517至z解码器的连接的位置的一个实施方式的图。用缝隙和存储器孔来描绘存储器阵列的一部分。在一个实施方式中，在存储器阵列中存在位线联结区域。返回参照图2E，位线联结区域可以如在线115a、115b、117a、117b中的存储器阵列的长度上延伸。如所提到的，在一个实施方式中，这些区域使得能够连接至S/A。要注意，线115a、115b、117a、117b可以在存储器阵列的外部延伸至 WL选择栅区域303中。该延伸在图19中表示为WL选择栅联结区域，该延伸使得选择线517能够连接至z解码电路(z解码电路可以在存储器阵列下方)。要注意，因此，z解码电路可以在交替的多晶硅层和绝缘层的堆叠的下方。要注意，图19示出了在图5H1中描绘以及相对于图 5H1讨论的选择线517以及其他元件511、513、515。要注意，该实施方式不要求将块制的更大来容纳WL选择栅和关联的连接。还要注意，可以将z解码电路置于存储器阵列的外部。

要注意在3D非易失性存储设备(例如BiCS)中的块可以是相当大的。例如，24层BiCS可以为每块9MB，32层BiCS可以为每块16MB。这可能具有擦除问题。然而，具有TFT解码的实施方式解决较大的块大小的问题以及擦除问题。在一个实施方式中，可以在子块级别执行擦除。子块可以是物理块的较小的部分。例如，可以擦除512KB的子块而不是擦除16MB。作为擦除的一个示例，对于32层，子块擦除可以是一个NAND串的一半。在一个实施方式中，执行单个WL擦除。甚至更小的擦除也是可以的。

图20是具有3D解码的3D堆叠式非易失性存储器设备的一个实施方式的功能框图。存储器设备100可以包括一个或更多个存储器管芯 108。存储器管芯108包括存储元件3550的3D(三维)存储器阵列、控制电路3510以及读/写电路165。存储器阵列3550可以经由行(x)解码器3530通过字线板来寻址，可以经由列(y)解码器3560通过位线来寻址，以及可以经由WL选择栅(z)解码器159通过子块来寻址。读/写电路165包括多个感测块3540(感测电路)以及使得存储元件的页或者其他单元可以并行地被读取或者并行地被编程。通常，控制器3560包括在与一个或更多个存储器管芯108相同的存储器设备100(例如，可移除存储卡)中。经由线3520在主机与控制器3560之间串传输命令和数据，以及经由线3518在控制器与一个或更多个存储器管芯108 之间传输命令和数据。

控制电路3510与读/写电路165配合以对存储器阵列3550执行存储操作，并且控制电路3510包括状态机113、片上地址解码器111以及电力控制模块119。状态机113提供对存储操作的芯片级控制。片上地址解码器111提供由主机或存储控制器使用的地址与由解码器3530、解码器3560以及解码器159使用的硬件地址之间的地址接口。电力控制模块119控制在存储操作期间被供应至字线和位线的电力和电压。电力控制模块119可以包括用于字线层和字线层部分的驱动器、漏极侧和源极侧选择栅驱动器(例如，称为存储器单元的串(例如NAND串)的漏极侧和源极侧或端)以及源极线。在一种方法中，感测块140可以包括位线驱动器。

在一些实现方式中，可以将部件中的一些部件进行组合。在各种设计中，可以将除存储器阵列3550之外的部件中的一个或更多个部件(单独地或组合地)视作至少一个控制电路。例如，控制电路可以包括下述中的任一项或其组合：控制电路110、状态机113、解码器3530/3560/159、电力控制模块119、感测块3540、读/写电路165、控制器3550等。

在另一实施方式中，非易失性存储系统使用双x/y/z解码器以及读/ 写电路。各个外围电路对存储器阵列3550的访问可以在该阵列的相对侧以对称方式来实现，以使得每侧的访问线路和电路的密度降低一半。因此，将行解码器分成两个行解码器，将列解码器分成两个列解码器，以及将子块解码器分成两个子块解码器。类似地，可以将读/写电路分成从底部连接至位线的读/写电路以及从阵列150的顶部连接至位线的读/ 写电路。以这种方式，将读/写模块的密度降低一半。此外，可以使用给定类型的多于两个解码器。

要注意，在图20中的各个解码器的位置不必须表示相对于存储器阵列3550的实际物理位置。

在本文中公开的实施方式的情况下还可以使用除了NAND闪速存储器之外的其他类型的非易失性存储器。

本文中公开的一个实施方式包括3D堆叠式非易失性存储设备，该 3D堆叠式非易失性存储设备包括：多个导电字线层；在堆叠中与导电字线层交替的多个绝缘层；多个非易失性存储元件串，每个非易失性存储元件串包括多个非易失性存储元件，非易失性存储元件中的每个非易失性存储元件与多个字线层中的一个字线层关联；以及多个字线选择栅晶体管，字线选择栅晶体管中的单独的一个字线选择栅晶体管包括具有由宽带隙半导体形成的主体的薄膜晶体管。非易失性存储元件串可以是 NAND串。在一个实施方式中，非易失性存储元件串是U型串。在一个实施方式中，非易失性存储元件串是直的串。

本文中公开的一个实施方式包括形成3D堆叠式非易失性存储设备的方法。该方法包括：形成多个导电字线层；在堆叠中形成与导电字线层交替的多个绝缘层；形成多个非易失性存储元件串，每个非易失性存储元件串包括多个非易失性存储元件，非易失性存储元件中的每个非易失性存储元件与多个字线层中的一个字线层关联；以及形成多个字线选择栅晶体管，字线选择栅晶体管中的单独的一个字线选择栅晶体管包括具有由宽带隙半导体形成的主体的薄膜晶体管。非易失性存储元件串可以是NAND串。在一个实施方式中，非易失性存储元件串是U型串。在一个实施方式中，非易失性存储元件串是直的串。

本文中公开的一个实施方式包括形成3D堆叠式非易失性存储设备的方法。该方法包括：形成多个金属层以作为字线；在堆叠中形成与金属层交替的多个绝缘层；移除在待形成字线选择晶体管的主体的区域中的金属的部分；用形成字线选择晶体管的主体的区域中的宽能带隙半导体替换所移除的金属；在作为字线选择晶体管的主体的宽能带隙半导体的内部形成用于字线选择晶体管的栅极电介质区域；以及在栅极电介质区域的内部形成用于字线选择晶体管的栅电极区域。

已经出于说明和描述的目的呈现了之前的详细描述。所述详细描述并不意在穷举或将本发明限制为所公开的确切形式。根据以上教导很多修改和变型是可能的。选择所描述的实施方式以最佳地解释原理及实际应用，从而使得本领域技术人员能够最好地利用各种实施方式以及与适合所设想的特定应用的各种修改一起使用。意在由所附权利要求来限定范围。

Claims (14)

1.一种3D堆叠式非易失性存储器设备，包括：

多个导电字线层(WL0，WL1，……)；

在堆叠中与所述导电字线层交替的多个绝缘层(D0，D1，……)；

多个非易失性存储元件串(NSA0，NSA1，……)，每个非易失性存储元件串包括多个非易失性存储元件，所述非易失性存储元件中的每个非易失性存储元件与所述多个导电字线层中的一个导电字线层相关联；以及

多个字线选择栅晶体管(231)，所述字线选择栅晶体管中的单独的一个字线选择栅晶体管包括具有由宽带隙半导体形成的主体的薄膜晶体管，其中，每个所述字线选择栅晶体管位于所述导电字线层中的一个导电字线层中。

2.根据权利要求1所述的3D堆叠式非易失性存储器设备，其中，所述宽带隙半导体包括氧化物半导体。

3.根据权利要求1或2所述的3D堆叠式非易失性存储器设备，其中，所述多个导电字线层由金属形成，所述金属与所述宽带隙半导体接触。

4.根据权利要求1或2所述的3D堆叠式非易失性存储器设备，其中，在宽带隙半导体中的掺杂水平是相对均匀的。

5.根据权利要求1或2所述的3D堆叠式非易失性存储器设备，其中，所述薄膜晶体管包括至少部分地由所述宽带隙半导体形成的漏极和源极。

6.根据权利要求1或2所述的3D堆叠式非易失性存储器设备，其中，所述薄膜晶体管还包括：

栅电极；以及

围绕所述栅电极的栅极电介质，所述栅电极与所述栅极电介质之间的界面相对于所述字线层垂直地延伸，宽带隙半导体主体围绕所述栅极电介质，所述栅极电介质与所述宽带隙半导体主体之间的界面相对于所述字线层垂直地延伸。

7.根据权利要求6所述的3D堆叠式非易失性存储器设备，其中，所述栅电极具有大于所述宽带隙半导体的功函数的功函数。

8.根据权利要求1或2所述的3D堆叠式非易失性存储器设备，其中，所述多个非易失性存储元件串是NAND串。

9.一种形成3D堆叠式非易失性存储器设备的方法，所述方法包括：

形成多个导电字线层；

形成在堆叠中与所述导电字线层交替的多个绝缘层；

形成多个非易失性存储元件串，每个非易失性存储元件串包括多个非易失性存储元件，所述非易失性存储元件中的每个非易失性存储元件与所述多个导电字线层中的一个导电字线层相关联；以及

形成多个字线选择栅晶体管，其中，每个所述字线选择栅晶体管形成在所述导电字线层中的一个导电字线层中，所述字线选择栅晶体管中的单独的一个字线选择栅晶体管包括具有由宽带隙半导体形成的主体的薄膜晶体管。

10.根据权利要求9所述的方法，其中，形成多个导电字线层包括：由金属形成所述多个导电字线层。

11.根据权利要求9或10所述的方法，其中，形成多个字线选择栅晶体管还包括：

对所述宽带隙半导体进行掺杂以形成用于所述薄膜晶体管的漏极和源极。

12.根据权利要求9或10所述的方法，还包括：

执行主体的N₂O等离子体处理。

13.根据权利要求9或10所述的方法，其中，由宽带隙半导体形成多个字线选择栅晶体管包括：由金属氧化物半导体形成所述主体。

14.根据权利要求9或10所述的方法，其中，形成所述薄膜晶体管还包括：

形成栅电极；

形成围绕所述栅电极的栅极电介质，所述栅电极与所述栅极电介质之间的界面相对于所述字线层垂直地延伸；以及

形成围绕所述栅极电介质的宽带隙半导体主体，所述栅极电介质与所述宽带隙半导体主体之间的界面相对于所述字线层垂直地延伸。