CN101533803A - 非易失性半导体存储装置的制造方法和非易失性半导体存储装置 - Google Patents

非易失性半导体存储装置的制造方法和非易失性半导体存储装置 Download PDF

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Abstract

本发明提供一种非易失性半导体存储装置的制造方法及非易失性半导体存储装置。在同一硅衬底1上包括具有控制栅电极(CGs)和侧壁存储栅电极(MGs)的分裂栅型存储单元(M1A)、具有单存储栅电极(MGu)的单栅极型存储单元(M2)的非易失性半导体存储装置中，在第一区域(R1)隔着控制栅电极(ICs)形成控制栅电极(CGs)，在第一区域(R1)隔着电荷积蓄膜(IMs)形成侧壁存储栅电极(MGs)，同时在第二区域(R2)隔着电荷积蓄膜(IMs)形成单存储栅电极(MGu)。此时，侧壁存储栅电极(MGs)和单存储栅电极(MGu)由同一工序形成，控制栅电极(CGs)和侧壁存储栅电极(MGs)以电绝缘的状态相邻地配置。

Description

非易失性半导体存储装置的制造方法和非易失性半导体存储装置
技术领域
本发明涉及非易失性半导体存储装置，尤其涉及有效适用于混载于集成电路中的非易失性半导体存储装置的制造方法和非易失性半导体存储装置的技术。
背景技术
随着高度信息化社会的发展，对由将形成于半导体衬底上的多个半导体元件集成而构成功能(性)电路的逻辑运算用集成电路(逻辑电路或简称为逻辑)、非易失性半导体存储元件(非易失性存储器、闪存、或简称为存储器)等构成的半导体器件，要求进一步的高性能化和提高生产率。
尤其是以安装到各种产品上为目的的微型计算机(或微机)中，需要安装用于使逻辑电路进行运算的程序、用于保存工作所需要的数据等的非易失性存储器。
在组装设备的开发阶段，为了缩短其开发时间而希望同时开发设备规格和软件。由此，每次改变规格时，软件也变化，在消除软件的缺陷(漏洞或错误)时还需要改写一部分程序。
从以上要求出发，正在不断推进在同一半导体衬底上混载了逻辑电路和可改写的非易失性存储器等而形成的所谓系统级芯片(Systemon Chip：SoC)的开发和实用化。
作为在半导体衬底上混载了逻辑电路等的非易失性存储器元件有将MIS(Metal Insulator Semiconductor)型场效应型晶体管的绝缘膜(Insulator)置换为氧化硅膜(Oxide)/氮化硅膜(Nitride)/氧化硅膜(Oxide)的层叠膜的、所谓MONOS型非易失性存储器元件。
例如，日本特开2006-66009号公报(专利文献1)等中公开了对于内置有非易失性存储器的微型计算机，将非易失性存储器分别用于程序保存和数据保存的技术等。
例如，日本特开2007-194511号公报(专利文献2)等中公开了在MONOS型非易失性存储器中将氮化硅膜做成硅含量大于化学剂量组成的膜，从而来提高耐改写性的技术等。
专利文献1：日本特开2006-66009号公报
专利文献2：日本特开2007-194511号公报
发明内容
如上所述，混载于微型计算机的非易失性存储器有程序保存用途和数据保存用途至少两种用途。根据本发明人的研究，非易失性存储器所要求的特性根据这些用途的不同而异。即，程序保存用的非易失性存储器需要高速工作(高速性)，数据保存用的非易失性存储器需要对于改写的高耐性(高耐改写性)。
作为根据用途分别使用非易失性存储器的方法，对本发明人研究的上述专利文献1所公开的技术进行说明。图28表示本发明人研究的微型计算机Ax的说明图。
本发明人研究的微型计算机Ax具有中央处理装置(CentralProcessing Unit：CPU)Bx、随机存取存储器(Random Access Memory：RAM)Cx、以及程序保存用的非易失性存储区域(以下简称为程序用存储区域)FLpx。随机存取存储器Cx是成为中央处理装置Bx的工作区的易失性存储器。由于要在上述元件之间进行高速数据处理，因此，借助布线电阻较小的通路、即高速总线Dx与总线控制器(BusState Controller：BSC)Ex连接。
本发明人研究的微型计算机Ax具有计时器(TMR)Fx、模拟数字转换器(A/D)Gx、输入输出端口(I/O)Hx、以及串行接口控制器(SCI)Ix。这些元件之间不要求高速工作，因此，与同高速总线Dx不同的低速总线Jx连接。而且，数据保存用的非易失性存储区域(以下简称为数据用存储区域)FLdx借助低速总线Jx与总线控制器Ex连接。
如上所述，将与要求高速工作的区域、基本不要求高速工作的区域连通的数据通信路径分开分别为高速总线Dx和低速总线Jx，前者连接程序用存储区域FLpx，后者连接数据用存储区域FLdx，并分别进行控制。由此，不会有损数据用存储区域FLdx的耐改写性，就可实现程序用存储区域FLpx的高速化。其理由如下。
所谓非易失性存储器的高速性，是指在读出时使作为最小单位的存储单元流过更多的电流。为了实现该高速性，需要采用某些方法降低预先确定的存储单元的阈值电压。例如，在本发明人研究的存储单元中，对浮游栅电极或栅电极下方的电荷积蓄绝缘膜注入载流子(电荷载体)来积蓄电荷。由此，降低场效应型晶体管的阈值电压，提高施加读出电压时的电流值。
在此，降低存储单元的阈值电压等同于对存储单元施加电应力，这会招致对于改写的耐性的恶化。如此，在改变非易失性存储器的阈值电压高度的方面，高速化和高耐性化处于折衷的关系。
对此，在上述说明的上述专利文献1的技术中，着眼于要求高耐改写性的数据保存用非易失性存储器基本不要求高速性这一点，不降低存储单元的阈值电压。由此，减少施加于存储单元的压力，不会有损数据用存储器的耐改写性，即可使程序用存储器高速化。
另一方面，根据本发明人的进一步研究，对于希望非易失性半导体存储装置的进一步高性能化的趋向，除了程序用存储器的进一步高速化之外，还需要提高数据用存储器的耐改写性。然而，由于上述的折衷关系，可知，若应用可实现高耐性化的非易失性存储器，会妨碍高速化。即，通过本发明人的进一步研究可知，采用上述技术，可将高速工作的非易失性存储器分作不要求耐改写性的用途，但难以在同一衬底上形成可实现高速化的非易失性存储器和可实现高耐性化的非易失性存储器。结果，难以提高非易失性半导体存储装置的性能。
因此，本发明的目的在于提供一种提高非易失性半导体存储装置性能的技术。
本发明的上述及其他目的和新特征将通过本说明书的记载和附图而得以明确。
本申请中公开了多个技术方案，以下简要说明其中一实施例的概要。
一种非易失性半导体存储装置的制造方法，该非易失性半导体存储装置在同一半导体衬底上具有第一存储元件和第二存储元件，第一存储元件具有第一栅电极和第二栅电极，第二存储元件具有第三栅电极，其中，该制造方法包括如下工序：在半导体衬底的主面上的第一区域隔着第一栅极绝缘膜形成第一栅电极；在半导体衬底的主面上的第一区域隔着电荷积蓄绝缘膜形成第二栅电极，同时，在第二区域隔着电荷积蓄绝缘膜形成第三栅电极。此时，第二栅电极和第三栅电极在同一工序形成，且第一栅电极和第二栅电极以彼此电绝缘的状态而彼此相邻地配置。
以本申请公开的多个技术方案中的上述一实施例所得到的效果为代表进行简要说明，如下所示。
即能够提高非易失性半导体存储装置的性能。
附图说明
图1是本发明实施方式1的非易失性半导体存储装置的主要部分剖视图。
图2是本发明实施方式1的非易失性半导体存储装置的制造工序中的主要部分剖视图。
图3是接着图2的非易失性半导体存储装置的制造工序中的主要部分剖视图。
图4是接着图3的非易失性半导体存储装置的制造工序中的主要部分剖视图。
图5是接着图4的非易失性半导体存储装置的制造工序中的主要部分剖视图。
图6是接着图5的非易失性半导体存储装置的制造工序中的主要部分剖视图。
图7是接着图6的非易失性半导体存储装置的制造工序中的主要部分剖视图。
图8是本发明实施方式1的非易失性半导体存储装置的制造工序中的与图7相同的制造工序中的另一主要部分剖视图。
图9是接着图7的非易失性半导体存储装置的制造工序中的主要部分剖视图。
图10是接着图9的非易失性半导体存储装置的制造工序中的主要部分剖视图。
图11是接着图10的非易失性半导体存储装置的制造工序中的主要部分剖视图。
图12是接着图11的非易失性半导体存储装置的制造工序中的主要部分剖视图。
图13是接着图12的非易失性半导体存储装置的制造工序中的主要部分剖视图。
图14是接着图13的非易失性半导体存储装置的制造工序中的主要部分剖视图。
图15是接着图6的非易失性半导体存储装置的制造工序中的主要部分剖视图。
图16是接着图15的非易失性半导体存储装置的制造工序中的主要部分剖视图。
图17是接着图16的非易失性半导体存储装置的制造工序中的主要部分剖视图。
图18是本发明实施方式2的非易失性半导体存储装置的主要部分剖视图。
图19是接着图4的本发明实施方式2的非易失性半导体存储装置的制造工序中的主要部分剖视图。
图20是接着图19的非易失性半导体存储装置的制造工序中的主要部分剖视图。
图21是接着图20的非易失性半导体存储装置的制造工序中的主要部分剖视图。
图22是接着图21的非易失性半导体存储装置的制造工序中的主要部分剖视图。
图23是接着图22的非易失性半导体存储装置的制造工序中的主要部分剖视图。
图24是本发明实施方式3的非易失性半导体存储装置的说明图。
图25是本发明实施方式3的非易失性半导体存储装置的电路图。
图26是本发明实施方式3的非易失性半导体存储装置的另一电路图。
图27是本发明实施方式3的非易失性半导体存储装置的另一电路图。
图28是本发明人研究的非易失性半导体存储装置的说明图。
图29是本发明人研究的非易失性半导体存储装置的主要部分剖视图。
图30是表示本发明人研究的非易失性半导体存储装置的工作的说明图。
图31是表示本发明人研究的非易失性半导体存储装置的另一工作的说明图。
图32是本发明人研究的另一非易失性半导体存储装置的主要部分剖视图。
图33是本发明人研究的另一非易失性半导体存储装置的主要部分剖视图。
图34是表示本发明人研究的另一非易失性半导体存储装置的工作的说明图。
图35是表示本发明人研究的另一非易失性半导体存储装置的另一工作的说明图。
具体实施方式
在用于说明实施方式的所有附图中，对具有同一功能的部件标注相同附图标记，尽可能省略其反复说明。以下，参照附图详细说明本发明的实施方式。
(实施方式1)
在本实施方式1中，首先，对本发明人研究的非易失性存储器的结构、以及其存储器工作中出现的问题进行详细说明。
作为可高速工作的非易失性存储器的候选之一，有分裂栅型的存储单元。图29表示本发明人研究的构造的分裂栅型存储单元Kax的主要部分剖视图。该分裂栅型存储单元Kax形成在半导体衬底Lx上。形成于半导体衬底Lx主面上的控制栅电极Mx的侧壁形成有电荷积蓄膜Nx，进而形成侧壁存储栅电极Px作为控制栅电极Mx的侧壁膜。在控制栅电极Mx与半导体衬底Lx之间形成有控制栅极绝缘膜Rx。在侧壁存储栅电极Px与半导体衬底Lx之间形成有电荷积蓄膜Nx。即，电荷积蓄膜Nx在自控制栅电极Mx的侧壁到侧壁存储栅电极Px正下方的范围一体地形成。电荷积蓄膜Nx是由2层氧化硅膜Nbx夹着1层氮化硅膜Nax而形成的3层构造。
在位于控制栅电极Mx的侧方下部的半导体衬底Lx的主面上形成有与半导体衬底Lx导电型相反的扩散层、即源极区域Ssx。在位于侧壁存储栅电极Px的侧方下部的半导体衬底Lx的主面上形成有与半导体衬底Lx导电型相反的扩散层、即漏极区域Sdx。
如图30所示，施加于源极区域Ssx的源极电压Vs例如为0V，对漏极区域Sdx施加5V左右的正电压作为漏极电压Vd，对侧壁存储栅电极Px施加10V左右的电压作为存储栅极电压Vgm。进而，对控制栅电极Mx施加例如1.5～2V左右的电压作为使控制栅极的MIS型晶体管导通而流过电流程度的控制栅极电压Vgc。由此，流过控制栅电极Mx正下方的电子e在漏极电压Vd所作用的高电场区域被加速，且被由存储栅极电压Vgm引起的纵向电场加速，以高能量状态注入到电荷积蓄膜Nx而被捕获。根据该机理，积蓄电子e，在半导体衬底Lx为p型半导体时，侧壁存储栅电极Px所作用的MIS型半导体的阈值电压上升，实现了即使使控制栅极导通也不会流过电流的状态。这是写入状态，逻辑电平相当于0。
该写入工作是由控制栅电极Mx所控制的微小电流引起的，因此，具有写入时流过的电流较小这一特征。而且，写入速度为高速，因此1位写入所需时间是数微秒。
另一方面，如图31所示，擦除工作是使源极电压Vs为0V，施加5V左右的正电压作为漏极电压Vd，施加-5V左右的负电压作为存储栅极电压Vgm。控制栅极电压Vgc例如为0V，以使控制栅极的MIS型半导体为截止状态。若为这样的电压条件，则在漏极区域Sdx与半导体衬底Lx之间引起带间隧道现象，产生大量电子e和空穴h。产生的电子e被施加于漏极区域Sdx的正电压所吸引而流入漏极区域Sdx。空穴h流向处于接地状态的半导体衬底Lx，但其一部分在施加于漏极区域Sdx的正电压的作用下向控制栅电极Mx侧移动。此时，空穴h被施加于侧壁存储栅电极Px的负电压所吸引而注入到侧壁存储栅电极Px下方的电荷积蓄膜Nx。
该电荷积蓄膜Nx已在写入状态积蓄了电子e，因此，空穴h注入时消减了电子e，残留多余的空穴h。结果，半导体衬底Lx为p型时，侧壁存储栅电极Px所作用的MIS型半导体的阈值电压降低，能够实现使控制栅极导通时会流过电流这样的状态。这是擦除状态，逻辑电平相当于1。
利用该带间隧道现象的擦除机理具有能够大幅度降低阈值电压，能够高速且深刻地擦除这样的特征。
使用上述那样的分裂栅型存储单元Kax的非易失性存储器的特征不仅是写入擦除工作的高速。如在擦除工作的说明中也阐述的那样，通过控制注入的空穴h的数量，能够大幅度降低阈值电压。阈值电压降低，意味着读出时流到存储单元的电流增加，这等同于工作变得高速。而且，不必将施加于存储栅极的电压提高得那么高，就能够得到较大的电流，可进行低功率工作。
而且，本发明人的进一步研究发现，分裂栅型存储单元Kax存在如下问题。这是由写入时电子e所注入的位置与擦除时空穴h所注入的位置不同而引起的。
如使用上述图30说明的那样，写入时流过控制栅电极Mx正下方的电子e被存在于控制栅电极Mx和侧壁存储栅极Px的交界附近的高电场区域所加速。而且，以具有高能量的状态注入到电荷积蓄膜Nx。此时，电子e的注入位置在电荷积蓄膜Nx中的分布偏向于靠近控制栅电极Mx的区域。
另一方面，如使用上述图31说明的那样，在擦除时利用因带间隧道现象产生的空穴h对电荷积蓄膜Nx的注入。此时，关于空穴h对电荷积蓄膜Nx的注入，是由半导体衬底Lx的电场的横向移动引起的，但其注入位置的分布偏向于漏极区域Sdx与半导体衬底Lx的界面附近。
如此，电子e和空穴h的注入位置不同。而且，通常在使用电荷积蓄膜Nx的存储单元中，注入的电荷基本上停留在其位置处。因此，上述那样的注入位置的差异引起电荷积蓄膜Nx中的电荷分布的失谐。该失谐意味着残留一方电荷，表示随着改写次数的增加而积蓄了残留电荷。而且，该电荷残留会招致改写次数的恶化、写入擦除特性的恶化。
上述的由失谐引起的特性恶化依赖于注入多少电子e或空穴h。即，要扩大写入状态和擦除状态的工作范围、提高存储单元的性能，电子e、空穴h都必须大量注入。结果，随着改写次数的增加，失谐变得显著，改写次数受到限制。另一方面，在工作范围可以缩小的情况下，能够减少注入的电子e或空穴h的数量。即，不太需要施加压力。结果，能够增加改写次数。根据本发明人的研究，高性能用途下的改写次数大致数千次左右，在不要求高速工作的用途下的改写次数是数万次左右。
但是，根据本发明人的进一步研究，如使用上述图28说明的那样的、要求高耐改写性的数据用存储区域FLdx，要求50万次、100万次以上的改写次数。即，据本发明人的进一步研究可知，对于希望非易失性半导体存储装置的进一步高性能化的趋向，作为数据用存储区域FLdx而应用改写次数数万次的分裂栅型存储单元Kax是困难的。进而，考虑到分裂栅型存储单元Kax的存储单元本身的潜在能力，难以实现100万次以上的数据改写。
为了解决上述问题，不仅采用本发明人研究的分裂栅型存储单元Kax，还需要使用能够增加改写次数的存储单元构造。作为这样的高耐改写性的存储单元构造，公知有图32所示那样的浮游栅型存储单元Kbx。浮游栅型存储单元Kbx的基本构成要素与MIS型晶体管相同。即，在半导体衬底Lx上，包括隔着栅极绝缘膜Tx形成的控制栅电极Ux和浮游栅电极Wx作为栅电极，还包括形成在其侧方下部的半导体衬底Lx上的源极/漏极区域Yx。
在此，浮游栅电极Wx形成在控制栅电极Ux与半导体衬底Lx之间。该浮游栅电极Wx由例如栅极绝缘膜Tx一体覆盖，不与任一电极电连接，成为所谓浮游(浮置)状态。
信息的写入和擦除通过对控制栅电极Ux施加电压而进行。对控制栅电极Ux施加20V左右的正电压时，半导体衬底Lx上的与栅极绝缘膜Tx的界面附近形成电子的反转层。并且，该电子在高电场作用下以栅极绝缘膜Tx为隧道注入浮游栅电极Wx。注入到处于浮游状态的浮游栅电极Wx的电子不能脱离到外部，被封入其中。结果，以浮游栅电极Wx和控制栅电极Ux为栅电极的MIS型晶体管的阈值电压增加，实现逻辑电平为0的状态。
另一方面，关于擦除，对控制栅电极Ux施加-20V左右的负电压。此时，半导体衬底Lx上的与栅极绝缘膜Tx的界面附近聚集半导体衬底Lx中的空穴，形成积蓄层。而且，该空穴在高电场作用下以栅极绝缘膜Tx为隧道注入浮游栅电极Wx。注入到处于浮游状态的浮游栅电极Wx的空穴不能脱离到外部，被封入其中。
该浮游栅电极Wx已在写入状态积蓄了电子，因此，空穴注入时消除了电子，残留多于的空穴。结果，以浮游栅电极Wx和控制栅电极Ux为栅电极的MIS型晶体管的阈值电压降低，实现逻辑电平为1的状态。
上述中表示了对控制栅电极Ux施加+20V或-20V高电压的情况。另一方面，对半导体衬底Lx也施加电压，从而也可减小施加于控制栅电极Ux的电压的绝对值。即，在写入时，若对控制栅电极Ux施加例如10V，并对半导体衬底Lx施加例如-10V，则相对地，能够获得与对控制栅电极Ux施加20V相同的状态。
这样通过施加电压而实现的电荷注入的机理被称为FN(Fowler-Nordheim)隧道现象，由于所注入的电子或空穴的能量低，因此可抑制对栅极绝缘膜Tx的损伤。结果，能够实现改写次数的增加。
本发明人做为具有基于上述的FN隧道现象的工作机理的存储单元，研究了使用电荷积蓄膜的存储单元的应用。即，作为因存储器工作而积蓄电荷的区域，不是使用上述图32所说明的浮游栅型存储单元Kbx那样的浮游栅电极Ux，而使用上述图29～31所说明的分裂栅型存储单元Kax那样的电荷积蓄膜Nx。
图33表示本发明人研究了导入的构造的单栅极型存储单元Kcx的主要部分剖视图。单栅极型存储单元Kcx具有与上述图32的浮游栅型存储单元Kbx相同的、形成于半导体衬底Lx上的源极/漏极区域Yx，栅电极的构造如下述这样不同。即，单栅极型存储单元Kcx具有在半导体衬底Lx上隔着电荷积蓄膜Nx形成的单存储栅电极Zx作为栅电极。
在此，电荷积蓄膜Nx与用图29说明的分裂栅型存储单元Kax所具有的电荷积蓄膜Nx相同，具有由2层氧化硅膜Nbx夹着1层氮化硅膜Nax的三层构造。本发明人所研究的构造中，形成于半导体衬底Lx的主面上的第一层氧化硅膜Nbx的厚度是4nm左右，第二层氮化硅膜Nax的厚度是8nm左右，形成于氮化硅膜Nax之上的第三层氧化硅膜Nbx的厚度是6nm左右。
如上所述，在该单栅极型存储单元Kcx中，出于增加改写次数的目的，写入和擦除工作中利用FN隧道现象。
如图34所示，写入时，对单存储栅电极Zx施加14V左右的正电压作为存储栅极电压Vgm。由此，半导体衬底Lx上的与电荷积蓄膜Nx的界面附近所引起的反转层的电子e注入到电荷积蓄膜Nx。注入的电子e被电荷积蓄膜Nx中的主要是氮化硅膜Nax和氧化硅膜Nbx的界面捕获。结果，单存储栅电极Zx、电荷积蓄膜Nx以及半导体衬底Lx的MIS构造的阈值电压上升。因此，即使对单存储栅电极Zx施加读出电压，对两个部位的源极/漏极区域Yx之间施加电压偏压，也不会流过电流，实现逻辑电平为0的状态。
在此，与使用上述图32说明的浮游栅型存储单元Kbx相比，在单栅极型存储单元Kcx中施加电压较低，是由于电荷积蓄膜Nx中的配置于氮化硅膜Nax和半导体衬底Lx之间的氧化硅膜Nbx的膜厚较薄，为4nm。在浮游栅型存储单元Kbx中，为了防止封入浮游栅电极Wx的电子漏出到外部，与栅极绝缘膜Tx一体的包围周围的绝缘膜为9nm。因此，为了利用FN隧道现象将电子注入浮游栅电极Wx，必须对控制栅电极Ux施加20V左右的电压。对此，在使用电荷积蓄膜Nx的单栅极型存储单元Kcx中，如上所述，可实现写入电压的低电压化，实现存储器面积的缩小和可靠性的提高等，因此优点较多。
另一方面，在擦除工作中也是除了施加电压的值之外，与上述浮游栅型存储单元Kbx大致相同。即，如图35所示，对单存储栅电极Zx施加-14V左右的负电压作为存储栅极电压Vgm。由此，积蓄于电荷积蓄膜Nx上的电子e被挤出半导体衬底Lx，或从半导体衬底Lx向电荷积蓄膜Nx注入空穴h。结果，MIS构造的阈值电压降低，对单存储栅电极Zx施加了读出电压时，在被偏置的两个部位的源极/漏极区域Yx流过电流，实现逻辑电平为1的状态。
在上述那样的单栅极型存储单元Kcx的擦除状态中，在未对单存储栅电极Zx施加读出电压的状态下，不会流过电流。这对于为了将由单栅极型存储单元Kcx那样的单一MIS型晶体管构成的非易失性存储器配置成矩阵状是必须条件。这是因为若在不施加读出电压的状态下存储器流过电流，则无法进行正确读出。因此，在擦除中，为了使阈值电压不过于降低，即，为了不成为过擦除状态，进行判断(校验)工作。当然，在写入工作中也需要校验工作。
在以上那样的利用FN隧道现象的单栅极型存储单元Kcx中，在写入擦除工作中，不需要高能量的电子或空穴，因此，对存储器的损伤小。结果，能够增加改写次数。根据本发明人的验证，可保证超过100万次的改写次数。即，单栅极型存储单元Kcx具有高耐改写性，适于用作需要频繁改写的数据保存用非易失性存储器。
另一方面，根据本发明人的进一步研究可知，该单栅极型存储单元Kcx在读出时的高速性上存在问题。单栅极型存储单元Kcx在单存储栅电极Zx之下具有由1层氮化硅膜Nax和2层氧化硅膜Nbx构成的三层绝缘膜作为电荷积蓄膜Nx。该由三层构成的电荷积蓄膜Nx承担MIS型晶体管的栅极绝缘膜的作用。
在此，电荷积蓄膜Nx的膜厚分别如上所述。将其换算作氧化硅膜为约14nm。在本发明人研究的通常的逻辑电路用MIS型晶体管中，栅极绝缘膜为2nm左右，与此相比，单栅极型存储单元Kcx的栅极绝缘膜(电荷积蓄膜Nx)非常厚。即，根据本发明人的进一步研究可知，视为MIS型晶体管时的单栅极型存储单元Kcx与在逻辑电路或SRAM(Static Random Access Memory)中使用的MIS型晶体管相比，具有厚得多的栅极绝缘膜，电流驱动能力较差。
因此，可知，难以使单栅极型存储单元Kcx承担上述图28所示的、要求与中央处理装置Bx的高速数据通信的程序用存储区域FLpx。
如上所述，根据本发明人的研究可知，上述图29的分裂栅型存储单元Kax具有高速性但耐改写性较低，上述图33的单栅极型存储单元Kcx具有高耐改写性但工作速度较慢。而且，根据这样的本发明人的研究，设想了如下方案：将具有高速性的分裂栅型存储单元Kax应用作程序用存储区域FLpx，将具有高耐改写性的单栅极型存储单元Kcx应用作数据用存储区域FLdx。
但是，在SoC中，需要在同一衬底上混载上述存储器。通常，混载构造和工作机理不同的元件容易产生构造上的不适合性、制造工序上的不利。结果，导致降低完成的非易失性半导体存储装置的可靠性，或降低制造成品率、因工序数的增加而导致成本增加等降低了生产率。因此，在本实施方式1中，表示将上述两种构造的非易失性存储单元形成在同一衬底上的构造和其制造工序。
首先，使用图1说明本实施方式1所示的非易失性半导体存储装置的构造。图1所示是本实施方式1所示的非易失性半导体存储装置的主要部分，是表示混载了两种存储单元的状况的剖视图。
非易失性半导体存储装置具有由单晶硅(Si)构成的硅衬底(半导体衬底)1，以下详细说明的各种非易失性存储单元形成在该硅衬底1上。在本实施方式1中，硅衬底1的导电型是p型(第一导电型)。P型表示如下这样的半导体材料的导电型，即例如在由IV族元素构成的硅等中，使硼(B)等III族元素的含量多于V族元素含量的状态，多数载流子是空穴。以下，对于p型导电型，包括半导体区域是同样的。
在硅衬底1的主面S1上具有由分离部2规定的第一区域R1和第二区域R2。分离部2是在形成于硅衬底1的主面S1上的浅槽中例如埋入了氧化硅膜等绝缘膜而形成的、所谓STI(Shallow TrenchIsolation：浅沟道隔离)构造。并且，在第一区域R1配置分裂栅型存储单元(第一存储元件)M1A，在第二区域R2配置单栅极型存储单元(第二存储元件)M2。以下说明其各自的详细构造。
第一，说明在硅衬底1的主面S1上的第一区域R1上配置的、分裂栅型存储单元M1A的构造。分裂栅型存储单元M1A配置在硅衬底1的主面S1中的、形成于第一区域R1的p型半导体区域、即第一p阱pw1内。该第一p阱pw1的p型杂质浓度高于硅衬底1的p型杂质浓度。
分裂栅型存储单元M1A具有形成在硅衬底1的主面S1上的两个栅电极、即控制栅电极(第一栅电极)CGs和侧壁存储栅电极(第二栅电极)MGs。它们是例如以多晶硅(polisilicon)为主体的导体膜。
控制栅电极CGs隔着控制栅极绝缘膜(第一栅极绝缘膜)ICs形成在硅衬底1的主面S1上。控制栅极绝缘膜ICs是例如以氧化硅为主体的绝缘膜。
侧壁存储栅电极MGs隔着电荷积蓄膜(电荷继续绝缘膜)IMs形成在硅衬底1的主面S1上。该电荷积蓄膜IMs具有第一绝缘膜IM1、第二绝缘膜IM2、第三绝缘膜IM3。在此，配置成第二绝缘膜IM2夹持在第一绝缘膜IM1与第三绝缘膜IM3之间，从靠近硅衬底1的主面S1的一侧起依次配置第一绝缘膜IM1、第二绝缘膜IM2、第三绝缘膜IM3。
第二绝缘膜IM2是具有积蓄电荷功能的绝缘膜，是例如以厚度为5～10nm的氮化硅为主体的绝缘膜。夹持第二绝缘膜IM2的第一绝缘膜IM1和第三绝缘膜IM3是具有防止积蓄于第二绝缘膜IM2的电荷向外部漏出的功能的绝缘膜。第一绝缘膜IM1是例如以厚度为4～6nm的氧化硅为主体的绝缘膜，第三绝缘膜IM3是例如以厚度为5～9nm的氧化硅为主体的绝缘膜。
控制栅电极CGs和侧壁存储栅电极MGs以相互电绝缘的状态相互相邻地配置。本实施方式1的分裂栅型存储单元M1A中，侧壁存储栅电极MGs覆盖控制栅电极CGs的侧壁而形成。形成于硅衬底1的主面S1与侧壁存储栅电极MGs之间的电荷积蓄膜IMs也一体形成在控制栅电极CGs与侧壁存储栅电极MGs之间。因此，控制栅电极CGs和侧壁存储栅电极MGs以被电荷积蓄膜IMs相互电绝缘的状态相互相邻地配置。
控制栅电极CGs与侧壁存储栅电极MGs的侧壁形成有侧壁垫片sws。侧壁垫片sws由例如氧化硅膜构成，是为了使两电极不与其他布线等接触、将其绝缘而形成的。
侧壁垫片sws正下方的硅衬底1上形成有n型扩展(extension)区域ne1。n型扩展区域ne1是导电型为n型(第二导电型)的半导体区域。n型表示如下这样的半导体材料的导电型，即，在例如由IV族元素构成的硅等中，磷(P)、砷(As)等V族元素的含量多于III族元素含量的状态，多数载流子是电子。以下，对于n型导电型也是同样。n型扩展区域ne1是为了在分裂栅型存储单元M1A的存储器工作时对控制栅电极CGs和侧壁存储栅电极MGs下方的硅衬底1上所形成的反转层进行电子接收而形成的。因此，该n型杂质浓度、扩散深度等取决于分裂栅型存储单元M1A所要求的工作特性。
位于侧壁垫片sws的侧方下部的硅衬底1的主面S1中的、平面上包含于第一p阱pw1的区域上形成有n型源极/漏极区域nsd1。n型源极/漏极区域nsd1是导电型为n型的半导体区域，并且形成为与n型扩展区域ne1电连接，是为了实现该区域与外部导电部的顺滑的电子授受而形成的。因此，n型源极/漏极区域nsd1的n型杂质浓度高于n型扩展区域ne1的n型杂质浓度。
上述的n型扩展区域ne1和n型源极/漏极区域nsd1的双层构造是MIS型晶体管通常采用的构造，称为LDD(Lightly Doped Drain：轻掺杂渗漏)构造。这是抑制MIS型晶体管的可靠性随着微细化而降低的构造。以下在LDD构造中是同样的。
在本实施方式1的分裂栅型存储单元M1A中，需要从外部取得电导通的端子是控制栅电极CGs、侧壁存储栅电极MGs和n型源极/漏极区域nsd1。因此，在它们的表面上形成电阻值较低的硅化物层sc，实现后面说明的与外部布线的欧姆连接。硅化物层sc是金属和硅的化合物，例如使用钴硅化物、镍硅化物等。
以上，是本实施方式1的非易失性半导体存储装置所具有的分裂栅型存储单元M1A的基本构造。这是与本发明人研究的图29的分裂栅型存储单元Kax同样的构造。因此，本实施方式1的分裂栅型存储单元M1A也可进行高速的存储器工作。关于其用途将在后面详细说明。
第二，说明在硅衬底1的主面S1上的第二区域R2上配置的、单栅极型存储单元M2的构造。单栅极型存储单元M2配置在硅衬底1的主面S1中的、形成于第二区域R2的p型半导体区域、即第二p阱(第二半导体区域)pw2内。该第二p阱pw2的p型杂质浓度高于硅衬底1的p型杂质浓度。
单栅极型存储单元M2具有隔着电荷积蓄膜(电荷积蓄绝缘膜)IMu形成在硅衬底1的主面S1上的单存储栅电极(第三栅电极)MGu。单存储栅电极MGu是例如以多晶硅为主体的导体膜。
本实施方式1的单栅极型存储单元M2中，构成电荷积蓄膜IMu的材料可以与分裂栅型存储单元M1A所具有的电荷积蓄膜IMs同样。即，电荷积蓄膜IMu具有从靠近硅衬底1的主面S1的一侧起依次形成的第一绝缘膜IM1、第二绝缘膜IM2、第三绝缘膜IM3。在这三层绝缘膜各自的功能或特性方面也与上述分裂栅型存储单元M1A的电荷积蓄膜IMs同样，在此省略详细说明。
在单存储栅电极MGu的侧壁形成有与上述分裂栅型存储单元M1A同样的侧壁垫片sws。
在单栅极型存储单元M2中，侧壁垫片sws正下方的硅衬底1上形成有n型扩展区域ne2。n型扩展区域ne2是导电型为n型的半导体区域。n型扩展区域ne2是为了在单栅极型存储单元M2的存储器工作时对单存储栅电极MGu下方的硅衬底1上所形成的反转层进行电子接收而形成的。因此，该n型杂质浓度、扩散深度等取决于单栅极型存储单元M2所要求的特性。
位于侧壁垫片sws的侧方下部的硅衬底1的主面S1中的、平面上包含于第二p阱pw2的区域上形成有n型源极/漏极区域nsd2。n型源极/漏极区域nsd2是导电型为n型的半导体区域，并且n型源极/漏极区域nsd2形成为与n型扩展区域ne2电连接，是为了实现该区域与外部导电部的顺滑的电子接收而形成的。因此，n型源极/漏极区域nsd2的n型杂质浓度高于n型扩展区域ne2的n型杂质浓度。
在本实施方式1的单栅极型存储单元M2中，需要从外部取得电导通的端子是单存储栅电极MGu和n型源极/漏极区域nsd2。在它们的表面上形成硅化物层sc。单栅极型存储单元M2的硅化物层sc是出于与上述分裂栅型存储单元M1A相同的目的、由相同的构成形成。
以上，是本实施方式1的非易失性半导体存储装置所具有的单栅极型存储单元M2的基本构造。这是与本发明人研究的图33的单栅极型存储单元Kcx同样的构造。因此，本实施方式1的单栅极型存储单元M2的耐改写性也比较高。关于其用途将在后面详细说明。
本实施方式1的非易失性半导体存储装置中，在硅衬底1的主面S1上以覆盖上述两个存储单元M1A和M2的方式依次形成止刻绝缘膜IS和层间绝缘膜IL。并且，贯通止刻绝缘膜IS和层间绝缘膜IL地形成连接头CP。在层间绝缘膜IL上以与连接头CP电连接的方式形成有布线层ML。
层间绝缘膜IL是为了连接头CP、布线层ML等的绝缘而形成的，是例如以氧化硅为主体的绝缘膜。止刻绝缘膜IS是在形成连接头CP时的各向异性蚀刻中对层间绝缘膜IL的选择性较高的绝缘膜，以适用所谓的SAC(Self Align Contact：自对准接触)技术为目的而形成的。止刻绝缘膜IS是例如以氮化硅为主体的绝缘膜。
连接头CP是例如以钨(W)为主体的导体膜。作为用于防止钨与硅衬底1发生化学反应的屏蔽膜，可以在硅衬底1与钨的界面、以及层间绝缘膜IL与钨的界面形成以氮化钛为主体的导体膜。连接头CP与在成为分裂栅型存储单元M1A和单栅极型存储单元M2的端子的各元件上形成的硅化物层sc电连接。由此，能够取得用于使两存储单元M1A、M2进行各种存储器工作的电导通。
布线层ML是例如以铝(Al)或铜(Cu)为主体的导体膜。在此，为了简化，仅图示了1层布线层ML，但在其上层还具有由同样的插头(导通插头)和布线构成的多层布线。该布线层ML在层间绝缘膜IL上具有所希望的电路图案，实现非易失性半导体存储装置所要求的电路构成。
如上所述，本实施方式1的非易失性半导体存储装置在同一硅衬底1上具有两个不同构造的存储单元。即，第一区域R1具有可进行高速工作的分裂栅型存储单元M1A，第二区域R2具有耐改写性高的单栅极型存储单元M2。
如上所述，通过在同一硅衬底1上混载两种存储单元，能够构成可兼顾处于折衷关系的高速性和高耐改写性的非易失性半导体存储装置。例如，存在一边将以较高速度改写的第一信息和以较高频率改写的第二信息存储于非易失性存储器，一边同时进行信息处理的情况。此时，仅使用利用同一机理工作的存储单元，高速性和高耐改写性为折衷关系，难以达到兼顾。
因此，根据本实施方式1的非易失性半导体存储装置，作为用于存储要求高速性的第一信息的存储单元，应用分裂栅型存储单元M1A。并且，作为用于存储要求高耐改写性的第二信息的存储单元，应用单栅极型存储单元M2。作为第一信息，有例如用于使逻辑电路进行运算的程序信息等。作为第二信息，有工作所需要的数据信息等。
如此，通过混载分裂栅型存储单元M1A和单栅极型存储单元M2，能够实现可存储需要以更高速读出的信息和需要以更高频率改写的信息的非易失性存储器。结果，能够提高非易失性半导体存储装置的性能。
如上所述，单栅极型存储单元M2在硅衬底1的第二区域R2中配置于第二p阱pw2内。本实施方式1的非易失性半导体存储装置中，第二p阱形成在作为n型半导体区域的第一n阱(第一半导体区域)nw1内。即，与硅衬底1导电型相同的第二p阱pw2因第一n阱nw1而与硅衬底1电绝缘。对于第一n阱nw1也形成有硅化物层sc、连接头CP、和布线层ML，能够获得电导通。
通过在上述那样构造的第二p阱pw2中形成单栅极型存储单元M2，要施加于硅衬底1的电压能够不直接施加于单栅极型存储单元M2。由此，如本实施方式1所示，即使在同一衬底上混载以不同机理工作的两种存储单元、外围电路等的情况，也能施加相互独立的衬底电压。即，能够与施加于外围电路等的衬底电压独立地将存储器特性最优化。结果，能够提高非易失性半导体存储装置的性能。有时将上述那样的阱的构造成为三重阱构造。
在上述说明中，在两存储单元M1A、M2中作为用于积蓄电荷的电荷积蓄膜IMs、IMu，仅例示了用以氧化硅为主体的绝缘膜(第一绝缘膜IM1、第三绝缘膜IM3)夹持以氮化硅为主体的绝缘膜(第二绝缘膜IM2)而形成的三层构造。
在本实施方式1中，具有积蓄电荷功能的第二绝缘膜IM2可以是以氧化金属为主体的绝缘膜。在此作为对象的氧化金属出于如下所示理由而优选是介电常数高于氧化硅的材料(High-k材料)。
两存储单元M1A、M2例如在读出工作时等起到MIS型晶体管的功能。此时，电荷积蓄膜IMs、IMu由栅极绝缘膜构成，因此考虑到读出速度，电荷积蓄膜IMs、IMu不要过厚为好。另一方面，从电荷的保持特性的观点出发，考虑到空间容量，使积蓄电荷的第二绝缘膜IM2较厚为好。
在这样的折衷关系中，作为栅极绝缘膜，若使用以介电常数高于氧化硅的氧化金属为主体的绝缘膜，则能够降低氧化硅换算膜厚。如本实施方式1的两存储单元M1A、M2那样，在电荷积蓄膜IMs、IMu中，具有保持电荷功能的是第二绝缘膜IM2。并且，示出使用氮化硅作为第二绝缘膜IM2的情况。因此，更优选是采用在介电常数高于氧化硅的材料中尤其是介电常数高于氮化硅的材料作为该第二绝缘膜IM2。因为这样能够期待提高保持特性，做成厚于氮化硅膜的第二绝缘膜IM2。因此，在本实施方式1的两存储单元M1A、M2中，在更要求高速工作的情况下、要求电荷保持特性的进一步提高的情况下，优选使用以介电常数高于氮化硅膜的氧化金属为主体的绝缘膜作为第二绝缘膜IM2。结果，能够进一步提高非易失性半导体存储装置的性能。
根据本发明人的进一步定量的验证，在使用以氧化金属为主体的绝缘膜时，能够将第二绝缘膜IM2的厚度做成8～12nm。即，能够使第二绝缘膜IM2的厚度比使用氮化硅膜时的5～10nm厚。作为介电常数高于氧化硅的氧化金属，更优选是使用氧化铪(Hafnia)。这是由于，根据本发明人的研究，氧化铪在例如MIS型晶体管的栅极绝缘膜等的应用处于实用阶段，作为半导体衬底状的绝缘膜具有充分作用。结果，能够进一步提高非易失性半导体存储装置的性能。
在本实施方式1中，作为具有防止积蓄于第二绝缘膜IM2的电荷漏出到外部的功能的绝缘膜，尤其是在接近两存储栅电极MGs、MGu一侧形成的第三绝缘膜IM3，可以是以氧化铝(alumina)为主体的绝缘膜。如上所述，例如写入工作时，电荷积蓄膜IMs、IMu上积蓄电荷。为了积蓄电荷，对两存储栅电极MGs、MGu施加较高的正电压。此时，认为空穴从两存储栅电极MGs、MGu注入。在写入时，空穴注入到电荷积蓄膜IMs、IMu时，与从硅衬底1注入的电子再结合，无法实现所希望的电荷积蓄。
在此，氧化铝的价电子带端与氧化硅的价电子带端相比，与硅价电子带端的能量差较大。因此，在两存储栅电极MGs、MGu与电荷积蓄膜IMs、IMu的界面配置以氧化铝为主体的绝缘膜，从而能够使空穴难以注入。即，作为第三绝缘膜IM3更优选使用以氧化铝为主体的绝缘膜。结果，能够进一步提高非易失性半导体存储装置的性能。
接着，详细说明本实施方式1的非易失性半导体存储装置的制造工序。尤其是在本实施方式1的非易失性半导体存储装置中，如上所述，需要在同一衬底上形成不同构造的存储单元。若在完全不同的工序形成这些不同构造的存储单元，则工序数显著增加，会带来制造成品率降低或制造成本的增加等生产率降低的新问题。因此，在本实施方式1中，表示由同一工序且不增加工序数地形成不同构造的存储单元的制造技术。
以下，对假定除了存储单元之外还混载外围电路、也同时形成通常构造的MIS型晶体管的工序进行说明。对于在各工序形成的本实施方式1的非易失性半导体存储装置的构成要素，其构造上的效果如上所述，因此在此省略其详细说明。即，以下仅详细说明与制造技术相关的效果。
如图2所示，准备硅衬底1。该硅衬底1是以单晶硅为主体的半导体，是含有1016/cm3左右的硼而显示出p型导电型的、晶圆状半导体衬底。图中，将其主要部分放大进行说明。在硅衬底1的主面S1上具有第一区域R1、第二区域R2和第三区域R3。在本实施方式1中，在第一区域R1形成上述图1的分裂栅型存储单元M1A，在第二区域R2形成上述图1的单栅极型存储单元M2，在第三区域R3形成MIS型晶体管。
在硅衬底1的第二区域R2选择性地形成n型第一扩散层nwa。可这样形成n型第一扩散层nwa：使用例如离子注入法从硅衬底1的主面S1侧将磷离子注入到第二区域R2，然后实施热处理。实施上述工序，以使n型第一扩散层nwa的n型杂质浓度为1017/cm3左右。在此，为了在第二区域R2选择性地形成n型第一扩散层nwa，需要在其他区域的硅衬底1形成离子注入掩模。这里例如使用通过一连串光刻法来图形化而形成的光致抗蚀剂膜(未图示)。关于以后选择性地实施离子注入的工序，只要没有特别限定，都是相同的。
接着，如图3所示，例如通过离子注入法选择性地在硅衬底1的主面S1的所希望区域形成p型半导体区域、即第一p阱pw1、第二p阱pw2以及第三p阱pw3。在此，硅衬底1的主面S1的所希望区域具体如下所示。
首先，在第一区域R1形成第一p阱pw1。另外，在第二区域R2中，若俯视观察主面S1，则使其被包含在n型第一扩散层nwa内来形成第二p阱pw2、并且，若向硅衬底1的深度方向观察，则使其比n型第一扩散层nwa浅来形成第二p阱pw2。另外，在第三区域R3的一部分上形成第三p阱pw3。在以后的工序，在第一p阱pw1内形成图1的分裂栅型存储单元M1A，在第二p阱pw2内形成图1的单栅极型存储单元M2，在第三p阱pw3内形成n沟道型的MIS型晶体管。
第一p阱pw1、第二p阱pw2以及第三p阱pw3的p型杂质浓度高于硅衬底的p型杂质浓度。在此，为了形成第一p阱pw1、第二p阱pw2以及第三p阱pw3而注入的杂质离子种类、提供量(剂量)以及注入能量相同时，可以使形成第一p阱pw1、第二p阱pw2以及第三p阱pw3时的离子注入工序为同一工序。离子注入后的热处理条件相同的，也可以为同一热处理工序。出于降低制造工序数的目的，优选尽量为同一工序。以下，在形成多个半导体区域的工序中也是同样的。
接着，例如通过离子注入法选择性地在硅衬底1的主面S1的所希望区域形成n型半导体区域、即n型第二扩散层nwb、以及第二n型扩散层nw2。在此硅衬底1的主面S1的所希望区域具体如下所示。
首先，在第二区域R1，若俯视观察主面S1，则使其包围第二p阱pw2周围且n型杂质浓度为与n型第一扩散层nwa相同程度来形成n型第二扩散层nwb。由此，形成如下构造：在第二p阱pw2与硅衬底1之间配置有n型第二扩散层nwb和在其之前形成的n型第一扩散层nwa。因此，第二p阱pw2借助n型第一扩散层nwa和n型第二扩散层nwb相对于硅衬底1电绝缘。即n型第一扩散层nwa和n型第二扩散层nwb构成图1所说明的第一n阱nw1。
在第三区域R3的一部分上形成第二n阱nw2，并使其在俯视观察时与在先形成的第三p阱pw3不重叠。在后面的工序中，在该第二n阱nw2形成p沟道型MIS型晶体管。
接着，如图4所示，在硅衬底1的主面S1形成分离部2。首先，在硅衬底1的主面S1形成例如绝缘膜，除去要形成分离部2的部位的绝缘膜(开口)未图示。其使用例如光刻法和各向异性蚀刻。其后，将绝缘膜作为蚀刻掩模，对硅衬底1的主面S1实施各向异性蚀刻，从而形成从主面S1起300nm左右深度的槽。然后，例如组合使用干热氧化法、TEOS(Tetra Ethyl Ortho Silicate：正硅酸乙酯)和以臭氧(O3)为原料的化学气相沉积(Chemical Vapor Deposition：CVD)法等，在含有槽的主面S1上形成氧化硅膜。其后，利用例如化学机械研磨(Chemical Mechanical Polishing：CMP)法等除去多余的氧化硅膜。由此，能够形成埋入了表面与硅衬底1的主面S1大致齐平的氧化硅膜的、STI构造的分离部2。
在本实施方式1中，例如在第一区域R1和第二区域R2的交界等、与在前工序形成的阱之间的交界部形成分离部2。分离部2是在浅槽内埋入绝缘体的STI构造，是为了将上述各阱绝缘分离并规定活性区域而形成的。
接着，如图5所示，在第一区域R1的硅衬底1的主面S1上隔着控制栅极绝缘膜ICs形成控制栅电极CGs。在第三区域R3的第三p阱pw3和第二n阱nw2上，分别在硅衬底1的主面S1上隔着栅极绝缘膜IG而形成栅电极GE。控制栅极绝缘膜ICs和栅极绝缘膜IG是例如以氧化硅为主体的绝缘膜，控制栅电极CGs和栅电极GE是例如以多晶硅为主体的导体膜。
在本实施方式1中，在同一工序形成控制栅电极CGs和栅电极GE。在同一工序形成控制栅极绝缘膜ICs和栅极绝缘膜IG。以下详细说明其方法。
首先，在硅衬底1的主面S1上通过例如热氧化法等形成厚度2nm左右的氧化硅膜。在其上通过例如CVD法等形成厚度150nm左右的多晶硅膜。然后，将通过光刻法等形成了图案的光致抗蚀剂膜作为蚀刻掩模，对多晶硅膜实施各向异性蚀刻，从而一并在第一区域R1的所希望部位形成控制栅电极CGs，在第三区域R3的所希望部位形成栅电极GE。其后，将该光致抗蚀剂膜作为蚀刻掩模，对氧化硅膜实施各向异性蚀刻，从而一并在控制栅电极CGs下方形成控制栅极绝缘膜ICs，在栅电极GE下方形成栅极绝缘膜IG。
控制栅电极CGs和栅电极GE中导入杂质，以具有所希望的特性。具体而言，若是n沟道型MIS型晶体管的栅电极，则导入磷等V族杂质元素，若是p沟道型MIS型晶体管的栅电极，则导入硼等III族杂质元素。对栅电极导入杂质是通过在上述工序中形成了多晶硅膜之后选择性地实施离子注入而进行的。以下，只要没有特别限定，形成栅电极(也包括存储单元的控制栅电极、存储栅电极)的工序包括在同样工序中导入杂质的工序。
接着，如图6所示，以覆盖第一区域R1、第二区域R2、第三区域R3的硅衬底1的主面S1的方式形成电荷积蓄膜IM。这次，作为电荷积蓄膜IM，依次形成第一绝缘膜IM1、第二绝缘膜IM2、第三绝缘膜IM3。各绝缘膜所具有的功能如用上述图1说明的那样。
在本实施方式1中，首先，通过例如热氧化法等将硅衬底1的主面S1氧化。此时，控制栅电极CGs、栅电极GE的侧面和上表面也被氧化。由此，形成厚度为4～6nm左右的以氧化硅为主体的第一绝缘膜IM1。接着，作为第二绝缘膜IM2，通过例如CVD法等形成厚度为5～10nm左右的以氮化硅为主体的绝缘膜。该氮化硅膜也形成在硅衬底1的主面S1的整个面上。接着，通过例如热氧化法等将上述氮化硅膜的表面氧化。由此，形成厚度为5～9nm左右的以氧化硅为主体的第三绝缘膜IM3。
如上述图1所述，作为第二绝缘膜IM2，有时形成以例如氧化铪那样的、介电常数高于氧化硅的氧化金属为主体的绝缘膜。其通过例如蒸镀法等形成厚度为8～12nm左右的氧化金属膜。如上述图1所述，作为第三绝缘膜IM3，有时形成以例如氧化铝为主体的绝缘膜。其通过例如蒸镀法、尤其是原子层堆积(Atomic Layer Deposition：ALD)法等形成厚度为5～9nm左右的氧化铝。
以下，在本实施方式1中，一起记述并图示由上述三层的绝缘膜IM1、IM2、IM3构成的电荷积蓄膜IM。
接着，在电荷积蓄膜IM上形成第一导体膜3。作为第一导体膜3，通过例如CVD法等形成多晶硅膜。如后面详细说明的那样，由该多晶硅膜构成的第一导体膜3被各向异性蚀刻加工，成为存储单元的存储栅电极。在此，在本实施方式1中，对第一导体膜3导入例如磷等作为杂质。
在下一工序，如图7所示，对第一导体膜3实施各向异性蚀刻。在此，实施与硅衬底1的主面S1交叉的方向的蚀刻为主体的各向异性蚀刻。在实施了具有上述各向异性的蚀刻的情况下，在第一区域R1，在突出到硅衬底1的主面S1上的控制栅电极CGs，能够以覆盖其侧壁的形状自对准地残留第一导体膜3。其利用后面工序成为上述图1的分裂栅型存储单元M1A所具有出侧壁存储栅电极MGs。第三区域R3的栅极绝缘膜的侧壁也同样自对准地残留第一导体膜3。
在本实施方式1中，在第二区域R2也残留一部分第一导体膜3。该部分其后成为上述图1的单栅极型存储单元M2所具有的单存储栅电极MGu。因此，第一导体膜3在第二区域R2内通过各向异性蚀刻被加工成：在俯视观察主面S1时第一导体膜3残留在第二p阱pw2内的一部分上。但是，由于无法自对准地形成上述形状，因此，在第二区域R2中需要形成用于使第一导体膜3不暴露在各向异性蚀刻中的蚀刻掩模。
在本实施方式1中，在第二区域R2的一部分形成光致抗蚀剂膜4。光致抗蚀剂膜4通过例如一连串的光刻法等形成。将该光致抗蚀剂膜4作为蚀刻掩模，对第一导体膜3实施上述的各向异性蚀刻，从而能够在第一区域R1的控制栅电极CGs的侧壁和第二区域R2的光致抗蚀剂膜4下部残留第一导体膜3。
在此，如上所述作为用于使第二区域R2残留第一导体膜3的蚀刻掩模而形成的光致抗蚀剂膜4，优选是在与形成其他用途的光致抗蚀剂膜的工序相同的工序形成。这是由于若在第二区域R2残留第一导体膜3这一处理上采用特殊的工序，会增加整体工序数，结果会造成成品率降低、制造成本增加等、降低生产率。在本实施方式1的制造方法中，通过采用下述这样的工序来克服上述问题。
例如，在形成于第一区域R1的上述图1的分裂栅型存储单元M1A中，需要形成用于与其侧壁存储栅电极MGs电连接的连接头CP。但是，在第一区域R1中，第一导体膜3仅是自对准而形成在控制栅电极CGs的侧壁上，无法在此直接形成连接头CP。在这样的情况下，通常在与侧壁存储栅电极MGs电连接的部分、且是与存储器元件的构成无关的部分的第一导体膜3形成引出部。即，有意地残留大面积的上述部分的第一导体膜3，在此处设置连接头CP。
图8表示作为硅衬底1的第四区域R4处于控制栅电极CGs的延伸方向的任一方向的主要部分剖视图。在此，表示图7相同工序中的剖视图。在由各向异性蚀刻除去的第一导体膜3中，在第四区域R4，需要有意地将与其后的侧壁存储栅电极MGs(参照图1)电连接的部分的第一导体膜3作为上述引出部而残留。具体而言，第一导体膜3中，将形成在其后配置侧壁存储栅电极MGs一侧的控制栅电极CGs的侧壁的第一导体膜3以在控制栅电极CGs侧方平面延伸的方式残留。并且，需要在上述部分形成作为针对各向异性蚀刻的蚀刻掩模的光致抗蚀剂膜4。
如此，即使形成在硅衬底1上的元件仅是上述图1的分裂栅型存储单元M1A，也需要用于形成侧壁存储栅电极MGs的引出部的蚀刻掩模。因此，在本实施方式1中，使用与用于在第四区域R4形成引出部的蚀刻掩模相同的光掩模来形成用于在图7的第二区域R2残留第一导体膜3的光致抗蚀剂膜4。由此，不会增加工序数，就能形成用于在第二区域R2残留第一导体膜3的光致抗蚀剂膜4。结果，不会有损非易失性半导体存储装置的生产率，就能形成高性能的存储单元。实施了上述所希望的蚀刻后，除去光致抗蚀剂膜4。
如图9所示，通过以上工序，在第二区域R2俯视观察主面S1为配置于上述第二p阱pw2内的方式形成了单存储栅电极MGu。
其后，在上述的各向异性蚀刻时，通过蚀刻除去自对准残留下的第一导体膜3中的多余部位。在本实施方式1中，如上述图1的非易失性半导体存储装置那样，在第一区域R1中，残留于控制栅电极CGs侧壁的第一导体膜3中的一侧是不需要的。而且，第三区域R3中的残留于栅电极GE侧壁的第一导体膜3都是不需要的。
因此，以覆盖第一区域R1中的残留于控制栅电极CGs单侧侧壁的第一导体膜3和第二区域中的单存储栅电极MGu的方式来形成例如光致抗蚀剂膜5。然后，将光致抗蚀剂膜5作为蚀刻掩模对由多晶硅构成的第一导体膜3实施选择性蚀刻，从而未被光致抗蚀剂膜5覆盖的第一导体膜3在蚀刻时因暴露而被除去。其后，除去光致抗蚀剂膜5。
通过以上工序，在第一区域R1，以覆盖控制栅电极CGs的单侧侧壁的方式形成侧壁存储栅电极MGs。在第二区域R2残留单存储栅电极MGu。
接着，如图10所示，对硅衬底1的主面S1实施选择性除去电荷积蓄膜IM的蚀刻，从而除去在硅衬底1露出的部分的电荷积蓄膜IM。在此，若取对硅的选择性高的蚀刻条件，则在电荷积蓄膜IM被除去而由单晶硅构成的硅衬底1露出的时刻，蚀刻停止。同样，在由多晶硅构成的控制栅电极CGs或单存储栅电极MGu露出的时刻，蚀刻停止。
如上所述，利用相对于硅的选择性高的蚀刻条件，在除去电荷积蓄膜IM时，侧壁存储栅电极MGs和单存储栅电极MGu成为蚀刻掩模。因此，被蚀刻成在侧壁存储栅电极MGs和单存储栅电极MGu的下部残留电荷积蓄膜IM。
如上述这样对电荷积蓄膜IM实施蚀刻，从而如图11所示那样，在第一区域R1中，在侧壁存储栅电极MGs与硅衬底1之间形成有电荷积蓄膜IMs。该电荷积蓄膜IMs为一体地形成在控制栅电极CGs与侧壁存储栅电极MGs之间的形状。在第二区域R2，在单存储栅电极MGu与硅衬底1之间形成有电荷积蓄膜IMu。
接着，对硅衬底1的主面S1通过例如离子注入法等注入所希望的杂质离子，其后实施热处理。此时，第一区域R1的控制栅电极CGs和侧壁存储栅电极MGs、第二区域R2的单存储栅电极MGu以及第三区域R3的栅电极GE成为离子注入掩模。
在本实施方式1中，通过该工序在第一区域R1中在控制栅电极CGs和侧壁存储栅电极MGs的侧方下部的第一p阱pw1形成n型扩展区域ne1。在第二区域R2中在单存储栅电极MGu的侧方下部的第二p阱pw2形成n型扩展区域ne2。在第三区域R3中在栅电极GE侧方下部中的第三p阱pw3形成n型扩展区域ne3，在第二n阱nw2形成p型扩展区域pe1。
在此，通常在构成非易失性存储单元的MIS型晶体管和构成外围电路的MIS型晶体管中，其扩展区域所要求的作用和性能不同。例如，如用上述图31等说明的那样，在构成非易失性存储单元的MIS型晶体管中，在信息的写入或擦除时，施加比5V左右高的电压。因此，扩展区域必须是耐该高电压的规格。通常，半导体区域的耐压依赖于杂质的浓度和分布，杂质浓度越低分布宽度越广，则耐压提高。但是，如此在低浓度、广分布条件下，无法确保构成外围电路的MIS型晶体管的性能。
因此，在本实施方式1的非易失性半导体存储装置中，在形成非易失性存储单元的第一区域R1和第二区域R2的n型扩展区域ne1、ne2、形成外围电路用MIS型晶体管的第三区域R3的n型扩展区域ne3中，所要求的特性不同，因此，用不同的工序形成。但是，在硅衬底1上需要形成具有各种杂质浓度、分布的半导体区域，只要将形成这些不同半导体区域的任一工序和形成上述扩展区域ne1～ne3、pe1等的工序共用即可，不会增加工序数。
接着，如图12所示，以覆盖硅衬底1的主面S1上的各栅电极CGs、MGs、MGu、GE的侧壁的方式形成侧壁垫片sws。这是通过如下这样形成的：首先在硅衬底1的主面S1上通过例如以TEOS和臭氧为原料的CVD法等形成氧化硅膜(未图示)，其后，对氧化硅膜实施与硅衬底S1的主面交叉的方向为主体的各向异性蚀刻，由此，自对准地残留下覆盖上述各栅电极CGs、MGs、MGu、GE的侧壁的、由氧化硅膜构成的侧壁垫片sws。
接着，在上述工序形成的侧壁垫片sws的侧方下部的硅衬底1中的第一区域R1的第一p阱pw1形成n型源极/漏极区域nsd1，在第二区域R2的第二p阱pw2形成n型源极/漏极区域nsd2。同样，在第三区域R3中的第三p阱pw3形成n型源极/漏极区域nsd3，在第二n阱nw2形成p型源极/漏极区域psd2。
这是通过如下这样形成的：通过例如离子注入法等在硅衬底1的主面S1注入所希望的杂质离子，然后实施热处理。此时，形成于硅衬底1的主面S1上的各栅电极CGs、MGs、MGu、GE及侧壁垫片sws作为离子注入掩模，各源极/漏极区域nsd1～nsd3、psd1自对准地形成在上述区域。
在未形成上述离子注入掩模的区域的硅衬底1的主面S1上形成有各扩展区域ne1～ne3、pe1。并且，上述离子注入工序在其上重叠地注入相同导电型的杂质离子。因此，形成在相同区域的源极/漏极区域和扩展区域(例如n型源极/漏极区域nsd1和n型扩展区域ne1)成为电连接的状态。
然后，在各栅电极CGs、MGs、MGu、GE及各源极/漏极区域nsd1～nsd3、psd1的表面形成硅化物层sc。这是通过如下这样形成的：首先通过例如溅射法等在硅衬底1的主面S1上沉积钴膜(未图示)。然后，以钴膜和硅发生化合反应(硅化反应)程度的温度实施热处理。由此，在钴膜和硅接触的区域，形成了钴硅化物。钴硅化物的膜厚由热处理的温度和时间来控制。最后，除去无助于硅化物化学反应的残留钴膜，从而形成由以钴硅化物为主体的导体膜构成的硅化物层sc。
在此，引起上述的硅化物化学反应的是钴膜和硅接触的区域，在钴膜和氧化硅接触的区域，基本不发生硅化物化学反应。因此，在主要由氧化硅膜构成的侧壁垫片sws、分离部2的表面上不形成硅化物层sc。并且，作为单晶硅的各源极/漏极区域nsd1～nsd3、psd1的表面和作为多晶硅的各栅电极CGs、MGs、MGu、GE的表面上自对准地形成硅化物层sc。
通过以上工序，在硅衬底1的主面S1上形成了各元件的基本构成。即，通过本实施方式1的制造工序，形成了具有在第一区域R1的第一p阱pw1内配置分裂栅型存储单元M1A、在第二区域R2的第二p阱pw2内配置单栅极型存储单元M2的构造的非易失性半导体存储装置。而且，在第三区域R3形成如下构造：即在第三p阱pw3内配置n沟道型MIS型晶体管(以下简称为n型晶体管)Qn，在第二n阱nw2内配置p沟道型MIS型晶体管(以下简称为p型晶体管)Qp。以后，是对各元件形成布线的工序。
如图13所示，以覆盖在以上工序中形成的分裂栅型存储单元M1A、单栅极型存储单元M2、n型晶体管Qn和p型晶体管Qp的方式在硅衬底1的主面S1上形成止刻绝缘膜IS。其后，覆盖止刻绝缘膜IS地形成层间绝缘膜IL。在此，通过例如CVD法等形成氮化硅膜作为止刻层IS，形成氧化硅膜作为层间绝缘膜IL。对于层间绝缘膜IL，在形成后通过例如CMP法等实施研磨，从而将其表面平坦化。
其后，如图14所示，以贯穿层间绝缘膜IL和止刻绝缘膜IS并达到硅化物层sc的方式形成连接孔CH。该连接孔CH形成在硅衬底1表面上的所有源极/漏极区域和所有栅电极上。
在此，首先将利用光刻法等形成了图案的光致抗蚀剂膜(未图示)作为蚀刻掩模，对层间绝缘膜IL实施各向异性蚀刻。此时，在相对于氧化硅膜的选择概率比对氮化硅膜选择概率大得多的蚀刻条件下进行加工。由此，对由氧化硅膜构成的层间绝缘膜IL进行蚀刻，在达到由氮化硅膜构成的止刻绝缘膜IS的时刻，能够实质上停止蚀刻。因此，不必担心过度蚀刻对硅衬底1等造成损伤，能够以高速率对层间绝缘膜IL进行蚀刻。
其后，在相对于氮化硅膜的选择概率比对氧化硅膜选择概率大得多的蚀刻条件下进行加工，从而对止刻绝缘膜IS进行蚀刻，形成连接孔CH。如上所述，在本实施方式1的制造方法中，应用自对准地形成连接孔CH那样的所谓SAC(Self Align Contact：自对准接触)技术。
接着，用导体膜填埋连接孔CH中，从而形成连接头CP。在此，通过例如溅射法等在硅衬底1的整个主面S1上形成钨膜(未图示)。其后，通过例如CMP法等对钨膜实施研磨，从而除去钨膜，直到达到与层间绝缘膜IL表面平齐的程度。由此，能够形成在连接孔CH内埋入钨膜而形成的连接头CP。
接着，在连接头CP之上形成布线层ML。布线层ML例如是铝、铜等的导体膜，是为了将与各元件导通的连接头CP之间接线而形成的。在此，为了简化，仅图示了1层布线层ML，但通过通常的多层布线技术在其上层上还反复形成同样的插头(导通插头)和布线，从而形成所希望的电路构成。
如上所述，根据本实施方式1的技术，能够在同一衬底上形成构造不同的两种存储单元(分裂栅型存储单元M1A、单栅极型存储单元M2)。而且，根据本实施方式1的技术，不需导入新工序或增加工序数，就能形成上述构造。结果，不会导致成品率的降低、制造成本的增加等生产率降低，能够提高非易失性半导体存储装置的性能。
根据本发明人的进一步研究，认为随着存储单元本身的性能提高和外围电路的比例缩放，在上述图1的分裂栅型存储单元M1A中，对侧壁存储栅电极MGs要求在与主面S1水平的方向微细化。在此，如用上述图6～图9所说明的那样，在对第一导体膜3实施各向异性蚀刻时，侧壁存储栅电极MGs自对准地形成在控制栅电极CGs的侧壁。
此时，根据本发明人的研究，由控制栅电极CGs的高度决定自对准地形成在控制栅电极CGs侧壁上的侧壁存储栅电极MGs的尺寸。即，即使在形成了相同厚度的第一导体膜3的情况下，若控制栅电极CGs的高度不同，则覆盖其侧壁的第一导体膜3的平面方向的宽度发生变化。因此，对于上述那样的缩小侧壁存储栅电极MGs尺寸的要求，能够通过调整控制栅电极CGs的高度来处理。
另一方面，考虑到也存在控制栅电极CGs的高度调整受限制的情况，或超出了可通过高度调整来控制的范围而需要缩小侧壁存储栅电极MGs尺寸的情况等。此时，只要在用上述图6所说明的工序中预先将第一导体膜3形成得很薄即可。
但是，通过本发明人的进一步研究得知，通过将第一导体膜3形成得很薄，会带来如下问题。
第一导体膜3在后面的加工中成为侧壁存储栅电极MGs，但同样，也是成为单存储栅电极MGu的导体膜。因此，将第一导体膜3形成得很薄，意味着单存储栅电极MGu薄膜化。另一方面，如用上述图1所说明的那样，单存储栅电极MGu用作在第二区域R2形成n型扩展区域ne2时的离子注入掩模。因此，若该单存储栅电极MGu薄膜化，则不能充分发挥作为离子注入掩模的作用，在所希望的区域以外产生扩散层。
以下说明处理上述问题的方法。图15是接着上述图6表示制造工序中的主要部分剖视图。在此，与上述图6所说明的工序情况相比，第一导体膜3形成的较薄。其厚度取决于由后面的各向异性蚀刻形成的侧壁存储栅电极MGs的尺寸。并且，覆盖第一导体膜3地形成第一保护膜6。如此，通过在第一导体膜3上堆叠第一保护膜6，来确保作为后面的离子注入掩模的足够的厚度。
在接下来的工序中，通过蚀刻除去多余的第一保护膜6。此时，在第二区域R2，在需要在后面成为单存储栅电极MGu的区域残留第一保护膜6。因此，形成例如由光刻法等形成的光致抗蚀剂膜7作为蚀刻掩模，以使该区域的第一保护膜6在蚀刻时不暴露。在此，第二区域R2以外的第一保护膜6全部被除去，需要不残留例如台阶部等。因此，在该工序中实施各向同性蚀刻来除去第一保护膜6。
然后，对于由各向同性蚀刻除去第一保护膜6而露出的第一导体膜3，需要使其不受该各向同性蚀刻的影响。这是由于第一导体膜3必须在后面的各向异性蚀刻中自对准地残留在第一区域R1的控制栅电极CGs的侧壁而形成侧壁存储栅电极MGs。因此，第一保护膜6使用在该各向同性蚀刻中对于底层的第一导体膜3的选择性高的材料、即蚀刻速度大不相同的材料。在本实施方式1中，第一导体膜3是多晶硅，第一保护膜例如是氧化硅膜等。
另外，第一保护膜6只要是对多晶硅的选择性高的材料即可，也可以是与多晶硅不同的导体膜。第一保护膜6覆盖后面单存储栅电极MGu上表面地形成，因此，优选第一保护膜6是具有导电性的导体膜。
其后，如图16所示，在第二区域R2中，覆盖欲作为单存储栅电极MGu残留的区域即第一导体膜3和其上部的第一保护膜6地形成光致抗蚀剂膜8。由光刻法加工光致抗蚀剂膜8，以使其与单存储栅电极MGu的栅极宽度同等。因此，光致抗蚀剂膜8的宽度小于之前的作为针对第一保护膜6的各向同性蚀刻的蚀刻掩模而形成的光致抗蚀剂膜7(图15)的宽度。并且，与用上述图7所说明的方法同样地，将该光致抗蚀剂膜8作为蚀刻掩模来对第一导体膜3实施各向异性蚀刻。
其后，实施与上述图9～图14所说明的工序相同的工序，从而如图17所示，形成非易失性半导体存储装置。在此，形成于第二区域R2的单栅极型存储单元M2的单存储栅电极MGu具有覆盖其上表面地形成的第一保护膜6。如此，在中途工序在单存储栅电极MGu上堆叠第一保护膜6。由此，单存储栅电极MGu能够具有作为例如形成n型扩展区域ne2时的离子注入掩模而充分发挥作用的程度的厚度。
如上所述，通过使用第一保护膜6将单存储栅电极MGu增厚，从而能够不对其他工序造成影响地缩小侧壁存储栅电极MGs的尺寸。结果，能够进一步提高非易失性半导体存储装置的性能。
(实施方式2)
在本实施方式2中，例示了用与上述实施方式1所示的制造方法不同的方法将两种构造的存储单元形成在同一衬底上的技术。作为用其他方法制造的结果，形成了具有与上述实施方式1不同构造的非易失性半导体存储装置。在此，首先使用图18说明本实施方式2例示的非易失性半导体存储装置的构造。
图18所示的本实施方式2的非易失性半导体存储装置与上述实施方式1的构造相比，除下述点外是相同的构造。在此，仅说明不同点，除此之外与用上述图1所说明的构造相同。
本实施方式2的非易失性半导体存储装置的在硅衬底1上的第一区域R1上形成的分裂栅型存储单元(第一存储元件)M1B的构造在下述点上与上述实施方式1不同。
即，在控制栅电极CGs与侧壁存储栅电极MGs之间形成有绝缘保护膜IP。绝缘保护膜IP是为了使相邻配置的控制栅电极CGs与侧壁存储栅电极MGs之间绝缘而形成的、以氧化硅为主体的绝缘膜。因此，为了二者的正常绝缘，例如与控制栅极绝缘膜IGs等相比，绝缘保护膜IP较厚。控制栅电极CGs可以是其一部分越过侧壁存储栅电极MGs上表面的一部分的形状。此时，也在控制栅电极CGs与侧壁存储栅电极MGs之间形成绝缘保护膜IP来将二者绝缘。
在这样形状的分裂栅型存储单元M1B中，也是基于与上述实施方式1的分裂栅型存储单元M1A大致相同的工作原理来工作。即，可进行高速性优良的存储器工作。在本实施方式2中，实现将具有高速性的分裂栅型存储单元M1B和具有高耐改写性的单栅极型存储单元M2混载在同一硅衬底1上的非易失性存储器。结果能够提高非易失性半导体存储装置的性能。
以下，说明本实施方式2所例示的、具有上述构造的非易失性半导体存储装置的制造方法。在此，以与上述实施方式1的制造工序不同的部分为中心进行详细说明。即，在本实施方式2中省略了详细说明的工序或材料特征等与上述实施方式1相同。
初始工序与使用上述图2～图4所说明的方法相同。在上述实施方式1中，在上述图4的工序后马上在第一区域R1形成控制栅极绝缘膜IGs和控制栅电极CGs。
对此，在本实施方式2中，如图19所示，在第一区域R1隔着电荷积蓄膜IMs形成侧壁存储栅电极MGs。然后，在第二区域R2隔着电荷积蓄膜IMu形成单存储栅电极MGu。尤其在第一区域R1和第二区域R2之间，由同一工序形成侧壁存储栅电极MGs和单存储栅电极MGu，由同一工序形成电荷积蓄膜IMs和电荷积蓄膜IMu。
更具体而言，在上述图4的工序结束后，在硅衬底1的主面S1依次形成第一绝缘膜IM1、第二绝缘膜IM2、第三绝缘膜IM3。各绝缘膜的种类和所要求的功能、以及形成方法与上述实施方式1相同。其后，通过例如CVD法等以覆盖硅衬底1的主面S1的方式形成多晶硅膜。
接着，将通过例如光刻法等形成的光致抗蚀剂膜(未图示)作为蚀刻掩模，对多晶硅膜实施各向异性蚀刻。由此，在第一区域R1形成侧壁存储栅电极MGs，在第二区域R2形成单存储栅电极MGu。
接着，还将上述光致抗蚀剂膜作为蚀刻掩模，对第一～第三绝缘膜IM1～IM3实施各向异性蚀刻。由此，在第一区域R1的侧壁存储栅电极MGs下方形成电荷积蓄膜IMs，在第二区域R2的单存储栅电极MGu下方形成电荷积蓄膜IMu。如此，得到图19的构造。
接着，如图20所示，在硅衬底1的主面S1上以覆盖第一区域R1的侧壁存储栅电极MGs和第二区域R2的单存储栅电极MGu的方式形成绝缘保护膜IP。以下表示其顺序。
首先，通过例如热氧化法等在硅衬底1的主面S1上形成以氧化硅为主体的绝缘膜、即绝缘保护膜IP。接着，通过蚀刻除去多余区域的绝缘保护膜IP。此时，在未除去而残留绝缘保护膜IP的区域形成例如由光致抗蚀剂膜等构成的蚀刻掩模，以使绝缘保护膜IP在蚀刻时不暴露。在本实施方式2中，残留绝缘保护膜IP的区域和除去的区域如下所示。
如用上述图18所说明的那样，绝缘保护膜IP是为了使后面形成于第一区域R1的控制栅电极CGs和侧壁存储栅电极MGs之间绝缘而形成的。因此，在覆盖第一区域R1的侧壁存储栅电极MGs的部分需要残留绝缘保护膜IP。
另一方面，如用上述图18所说明的那样，在侧壁存储栅电极MGs的单侧配置控制栅电极CGs。在此，需要在控制栅电极CGs与硅衬底1之间形成控制栅极绝缘膜ICs。在此，该控制栅极绝缘膜ICs与分裂栅型存储单元M1B的MIS型晶体管的性能相关，因此，不能简单地用较厚的绝缘保护膜IP来替代。因此，在侧壁存储栅电极MGs中，在后面形成控制栅电极CGs一侧的硅衬底1的主面S1上需要除去绝缘保护膜IP。
出于同样理由，也需要除去用于形成外围电路的第三区域R3的绝缘保护膜IP。即，在第三区域R3，形成具有厚度取决于特性的栅极绝缘膜的MIS型晶体管，不需要绝缘保护膜IP。
在本实施方式2中，为了使单存储栅电极MGu在后面的各向异性蚀刻工序中不暴露，在第二区域R2也残留绝缘保护膜IP。
在如上所示的、应除去绝缘保护膜IP的区域通过例如光刻法等形成光致抗蚀剂膜(未图示)。并且，将光致抗蚀剂膜作为蚀刻掩模而对绝缘保护膜IP实施蚀刻，从而除去多余的绝缘保护膜IP。
接着，如图21所示，在硅衬底1的主面上，在未形成上述绝缘保护膜IP的区域中的第一区域R1上形成控制栅极绝缘膜ICs，在第三区域R3上形成栅极绝缘膜IG。
在此，在本实施方式2中，由同一工序形成第一区域R1的控制栅极绝缘膜ICs和第三区域R3的栅极绝缘膜IG。例如通过热氧化法等将硅衬底1的主面S1氧化，而形成以氧化硅为主体的绝缘膜，从而形成二者。
其后，覆盖硅衬底1的主面S1地形成第二导体膜9。第二导体膜9是以多晶硅为主体的导体膜，由例如CVD法等形成。
在下一工序，如图22所示，加工第二导体膜9，从而一并在第一区域R1形成控制栅电极CGs(参照上述图18)、在第三区域R3形成栅电极GE(例如参照上述图5)。在此，除了作为上述各电极残留的部分以外的第二导体膜9通过各向异性蚀刻除去。作为用于此的蚀刻掩模，通过例如光刻法等形成光致抗蚀剂膜10。对于未被上述光致抗蚀剂膜10覆盖的第二导体膜9实施各向异性蚀刻而将其除去。其后，通过同样的蚀刻除去多余的绝缘保护膜IP、控制栅极绝缘膜ICs和栅极绝缘膜IG。
如图23所示，通过以上的工序，能够在硅衬底1的主面S1上，在第一区域R1隔着控制栅极绝缘膜ICs形成控制栅电极CGs，在第三区域R3隔着栅极绝缘膜IG形成栅电极GE。尤其是第一区域R1的控制栅极绝缘膜ICs和控制栅电极CGs的规格与用上述图18所说明的相同。
在下一工序，实施与上述实施方式1中用图11～图14所说明的工序相同的工序，从而形成图23所示构造的本实施方式2的非易失性半导体存储装置。
通过以上的工序，能够在同一硅衬底1上，在第一区域R1形成上述图18的分裂栅型存储单元M1B，在第二区域R2形成上述图18的单栅极型存储单元M2。因此，虽然构造不同，但能在同一衬底上形成具有高速性的存储单元和具有高耐改写性的存储单元。而且，根据本实施方式2的技术，构成上述两种存储单元的大部分要素能够共用其形成工序。即，不会带来制造工序的显著增加，就能混载两种存储单元。结果，能够提高非易失性半导体存储装置的性能。
在上述实施方式1中，在形成了分裂栅型存储单元M1A的控制栅电极CGs之后，形成两存储栅电极MGs、MGu。对此，在本实施方式2中，在形成了两存储栅电极MGs、MGu之后，形成控制栅电极CGs。根据本发明人的研究，保持信息的电荷积蓄膜IM的品质容易对非易失性半导体存储装置的存储器特性造成影响。因此，从该观点考虑，更优选是在尽量早的阶段形成具有电荷积蓄膜IM的两存储栅电极MGs、MGu的制造方法。
在本实施方式2中，需要用与形成控制栅极绝缘膜ICs和第一绝缘膜IM1不同的工序形成绝缘保护膜IP，具有用于对此加工的工序。对此，在不含有该工序的上述实施方式1的方法中，能够进一步减少工序数。而且，能够减少制造工序，意味着带来成品率的提高、制造成本的降低等生产率的提高。因此，从该观点考虑，更优选是能够进一步减少工序数的制造方法。
(实施方式3)
在本实施方式3中，例示了在将具有高速性的分裂栅型存储单元和具有高耐改写性的单栅极型存储单元形成在同一芯片上的非易失性半导体存储装置中，适于实用的各存储单元的配置技术等。
图24是将构成本实施方式3的非易失性半导体存储装置的要素中的存储块Mem取出的说明图。在本实施方式3的非易失性半导体存储装置中，其所有构成与上述实施方式1、2相同，形成在同一硅衬底1上。
存储器块Mem是配置有用于保存逻辑电路的程序信息(第一信息)的非易失性存储器(或FLASH)的区域。具有程序用存储区域(第一存储区域)FLp。存储块Mem是配置有用于保存工作所需要的数据信息(第二信息)的非易失性存储器的区域，具有数据用存储区域(第二存储区域)FLd。
程序信息是用于使逻辑电路进行运算、进行处理工作的信息，通常在产品出厂时一次写入。因此，基本上不会有再次写入，但由于与集成电路的处理工作相关，因此需要高速读出。另一方面，数据信息存储工作中的状态、异常信息，将其保持为数据。因此，与程序信息相比，不要求高速性，但要求针对频率较高的改写的耐性。因此，在本实施方式3中，分开构成上述那样的要求不同特性的程序用存储区域FLp和数据用存储区域FLd。
将在上述实施方式1、2中配置了分裂栅型存储单元Kax、M1A、M1B(以下简单记作分裂栅型存储单元Ms)的第一区域R1分配用作上述程序用存储区域FLp。在本实施方式3中，将在上述实施方式1、2中配置了单栅极型存储单元Kcx、M2(以下简单记作单栅极型存储单元Mu)的第二区域R2分配用作上述数据用存储区域FLd。如此，则能够分别将读出工作的高速性优良的分裂栅型存储单元M1和耐改写性优良的单栅极型存储单元M2利用于适于各自的用途。
本发明人所研究的非易失性半导体存储装置中，程序用存储区域FLp要求数兆字节(MB)的存储容量，数据用存储区域FLd要求数百千字节(KB)的存储容量。因此，在存储块Mem中，程序用存储区域FLp占有面积大于数据用存储区域FLd的占有面积。
如在上述实施方式1中用图30～图35所说明的那样，需要对非易失性存储器的工作提供比通常元件高的电压。有时从外部电源提供这样的高电压，但在本实施方式3的非易失性半导体存储装置中，做成存储块Mem具有电源电路pwr的构造，从内部提供电压。
在此，在本实施方式3的非易失性半导体存储装置中，程序用存储区域FLp和数据用存储区域FLd不是分别具有电源，而是共用同一电源电路pwr。即，配置于程序用存储区域FLp的分裂栅型存储单元Ms和配置于数据用存储区域FLd的单栅极型存储单元Mu与电源电路pwr电连接，由一个电源电路pwr提供电压。由此，在同一芯片上具有两种存储单元，在含有内部电源的非易失性半导体存储装置中，能够减少芯片面积。
另一方面，如上述实施方式1所说明的那样，分裂栅型存储单元Ms和单栅极型存储单元Mu的工作原理不同，因此电压提供规格也不同。例如，在分裂栅型存储单元Ms中，如上述图30、图31说明的那样，在写入工作时施加10V左右的电压作为存储栅极电压Vgm，在擦除时施加-5V左右的电压作为存储栅极电压Vgm。对此，在单栅极型存储单元Mu中，如上述图34、图35说明的那样，在写入工作时施加14V左右的电压作为存储栅极电压Vgm，在擦除时施加-14V左右的电压作为存储栅极电压Vgm。
为了实现上述电压施加条件，本实施方式3的电源电路pwr具有正电压发生电路pv和负电压发生电路nv。而且，在将配置于程序用存储区域FLp的分裂栅型存储单元Ms与电源电路pwr电连接之间配置切换开关ss。同样，在将配置于数据用存储区域FLd的单栅极型存储单元Mu与电源电路pwr的电连接之间也配置切换开关ss。这些切换开关ss用于向程序用存储区域FLp或数据用存储区域FLd分配由电源电路pwr提供的正电压或负电压。
由控制电路cc进行对上述电压的分配、切换时刻的控制。控制电路cc与切换开关ss电连接地设于存储块Mem内。切换开关ss例如是场效应型晶体管等。
在此，配置于数据用存储区域FLd的单栅极型存储单元Mu在其工作时要求14V左右的正负电压作为存储栅极电压Vgm。这是与其他元件相比较高的电压。要求这样高电压的元件中容易引起构成要素的物理损伤、受其他元件的电场影响而产生的工作不良(所谓干扰现象)等。这会导致非易失性半导体存储装置的可靠性的降低。因此，在本实施方式3中，在该单栅极型存储单元Mu工作时，使存储栅极电压Vgm的施加方法为如下这样。
即，不仅是向上述图1所示的单存储栅电极MGu施加电压，还向第二p阱pw2施加极性与其相反的电压。例如，对单存储栅电极MGu施加7V，对第二p阱pw2施加-7V。由此，能够使施加于各要素的电压为绝对值低于14V的电压，作为存储栅极电压Vgm则施加相对的14V的偏压。结果，能够提高非易失性半导体存储装置的可靠性。
在本实施方式3中，配置于数据用存储区域FLd的单栅极型存储单元Mu如上述实施方式1中用图1所说明的那样，借助使用第一n阱nw1的三重阱构造而与硅衬底1电绝缘。由此，如上所述，即使需要对形成了单栅极型存储单元Mu的第二p阱pw2施加特别电压，对形成于同一硅衬底1上的其他元件带来其电场影响的可能性较低。因此，能够进行各存储器元件的稳定工作以及保持数据。结果能够进一步提高非易失性半导体存储装置的性能。
接着，例示在本实施方式3的存储块Mem中在各存储区域FLp、FLd排列各存储单元Ms、Mu的排列方法。
图25是表示程序用存储区域FLp中的分裂栅型存储单元Ms的排列(阵列构成)的电路图。分裂栅型存储单元Ms例如如上述实施方式1的图1所说明的那样，具有以相互绝缘的方式相邻的控制栅电极CGs和侧壁存储栅电极MGs。在存储器工作时，施加分别独立的控制栅极电压Vgc或存储栅极电压Vgm。因此，在电路图中，表示的是一个分裂栅型存储单元Ms由在控制栅电极CGs下工作的控制栅极晶体管QMc和在侧壁存储栅电极MGs下工作的存储栅极晶体管QMm1构成。
在本实施方式3的程序用存储区域FLp中，将多个分裂栅型存储单元Ms排列成或非(NOR)型。通常，NOR型的存储单元排列采用使用字线、数据线、源极线这三条布线的方法，可进行1单元单位的写入、读出。而且，具有高速随机存取的特征。出于这样的理由，适于将NOR型的存储单元排列作为用于保存程序的存储器排列。因此，在本实施方式3中也是在程序用存储区域FLp中，将可高速工作的分裂栅型存储单元Ms排列成NOR型，从而能够进一步提高非易失性半导体存储装置的性能。以下说明具体接线方法。
构成分裂栅型存储单元Ms的控制栅极晶体管QMc的栅极(与上述图1的控制栅电极CGs对应)由控制字线WLc供电。存储栅极晶体管QMm1的栅极(与上述图1的侧壁存储栅电极MGs对应)由存储器字线WLm供电。
对于位线BL，相邻的两个分裂栅型存储单元Ms共用同一位触点11。例如，相互相邻的单元Ms1和单元Ms2共用相对于位线BL的位触点11A。同样，相对于源极线SL，相邻的两个分裂栅型存储单元Ms共用同一源极触点12。例如，相互相邻的单元Ms2和单元Ms3共用相对于源极线SL的源极触点12A。
如上述那样共用的触点11、12在实际的分裂栅型存储单元Ms中与对上述图1的连接头CP中的形成于第一p阱pw1的n型源极/漏极区域nsd1供电的部分对应。
如上所示，在本实施方式3的程序用存储区域FLp中，将分裂栅型存储单元Ms排列成NOR型来实现高速化，而且在多个单元共用一部分触点11、12，来实现省空间化。结果，能够进一步提高非易失性半导体存储装置的性能。
上述NOR型排列能够适用于在数据用存储区域FLd排列单栅极型存储单元Mu的排列方法。图26表示在数据用存储区域FLd中将单栅极型存储单元Mu排列成NOR型时的电路图。单栅极型存储单元Mu如用上述实施方式1的图1所说明的那样，是由单一的单存储栅电极构成的晶体管。因此，在电路图中，记载的是一个单栅极型存储单元Mu由一个存储栅极晶体管QMm2构成。
本实施方式3的数据用存储区域FLd的单栅极型存储单元Mu的NOR型排列的接线方法与用上述图25所说明的方法大致相同。
即，存储栅极晶体管QMm2的栅极(与上述图1的单存储栅电极MGu对应)被字线WLc供电。对于位线BL，相邻的两个单栅极型存储单元Mu共用同一位触点13。同样，相对于源极线SL，相邻的两个单栅极型存储单元Mu共用同一源极触点14。如上述那样共用的触点13、14在实际的单栅极型存储单元Mu中与对上述图1的连接头CP中的形成于第二p阱pw2的n型源极/漏极区域nsd2供电的部分对应。
如上所示，在本实施方式3的数据用存储区域FLd中，将单存储栅型存储单元Ms排列成NOR型，而且在多个单元共用一部分触点13、14，从而实现省空间化。如上所述，不仅是程序用存储区域FLp，通过使数据用存储区域FLd的存储单元的配置为NOR型，也能进一步提高非易失性半导体存储装置的性能。
单栅极型存储单元Mu如上述那样是由单一的存储栅极晶体管QMm2构成，因此总是处于导通状态，则作为存储器无法发挥功能。因此，在读出时，在未对字线WL施加所决定的电压的状态下，需要控制阈值电压，以使该单元确实不成为导通状态。
单栅极型存储单元Mu在数据用存储区域FLd中的排列也可以是与非(NAND)型。图27表示在数据用存储区域FLd中将单栅极型存储单元Mu排列成NAND型时的电路图。
与上述图26的NOR型相同，构成单栅极型存储单元Mu的存储栅极晶体管QMm2的栅极通过字线WL供电。相邻的单栅极型存储单元Mu之间不存在与位线BL、源极线SL连接的触点。即，相邻的单栅极型存储单元Mu串联电连接。因此，与上述图26的NOR型相比，能够更密集地配置单栅极型存储单元Mu。
此时，作为存储器工作，对于与同一位线BL连接的多个单栅极型存储单元Mu，一起实施写入、擦除、读出工作。这是频繁改写并使用大容量数据的数据用存储区域FLd中不会造成问题的工作原理。在不对字线WL施加电压的状况下，即使单栅极型存储单元Mu处于导通状态，存储器工作上也不会出现问题。这是因为在串联连接的多个单栅极型存储单元Mu的两端经控制用MIS型晶体管Qc与位线BL和字线WL连接。如此，作为在数据用存储区域FLd排列单栅极型存储单元Mu的排列方法，更优选是不会产生工作上的问题、且能够更高密度配置的NAND型排列。
如上所述，根据上述实施方式1～3，将构造和工作原理不同的两种存储单元混载于同一衬底上，从而能够构成可独立应对高速性、高耐改写性的要求的非易失性存储器。在上述混载时，不需要导入新制造工序、极度增加现有的制造工序，因此，不会产生如成品率降低、制造成本增加等这样的生产率降低。在同一芯片上集成时，不会增大电源电路、单元阵列等的面积，也不会妨碍芯片的小型化。如此，能够提高非易失性半导体存储装置的性能。
以上，基于实施方式具体说明了本发明人完成的发明，但本发明不限于上述实施方式，不言而喻，在不脱离其要旨的范围内可进行各种变更。
例如，在上述实施方式1～3中，例示了将分裂栅型存储单元和单栅极型存储单元作为n沟道型MIS晶体管形成于p型阱中的构造。在此，它们的极性或位置关系也可以相反。此时，通过反转所记载的极性，能够形成所希望的构造。
例如，在上述实施方式1～3例示的非易失性半导体存储装置中，作为形成于同一衬底上的规定形成多个元件的区域的分离部，表示STI构造的分离部。在此，作为分离部，也可以是所谓LOCOS(LocalOxidation of Silicon：区域性硅片氧化)构造。
本发明例如能够适用于个人计算机、移动设备等进行信息处理所需要的半导体产业。

Claims (20)

1.一种非易失性半导体存储装置的制造方法，其特征在于，具有如下工序：
(a)准备在主面上具有第一区域和第二区域的第一导电型的半导体衬底；
(b)在上述第一区域的上述半导体衬底的主面上隔着第一栅极绝缘膜而形成第一栅电极；
(c)覆盖上述第一区域和上述第二区域的上述半导体衬底的主面来依次形成电荷积蓄绝缘膜和第一导体膜；以及
(d)在上述工序(c)之后，对上述第一导体膜进行加工，从而在上述第一区域上形成第二栅电极，并在上述第二区域上形成第三栅电极，
上述工序(c)和工序(d)在上述工序(b)之前或之后进行，
在上述第一区域，上述第一栅电极和上述第二栅电极以相互电绝缘的状态彼此相邻而配置，
上述第一栅电极和上述第二栅电极是在上述第一区域构成第一存储元件的要素的一部分，
上述第三栅电极是在上述第二区域构成第二存储元件的要素的一部分。
2.根据权利要求1所述的非易失性半导体存储装置的制造方法，其特征在于，在上述工序(c)之前还具有如下工序：
(e)在上述第二区域形成导电型与上述第一导电型相反的第二导电型的第一半导体区域；和
(f)在上述第一半导体区域内形成第一导电型的第二半导体区域，
在上述工序(d)中，对上述第一导体膜进行加工，以使上述第三栅电极在俯视观察时被配置在上述第二半导体区域内，
上述第二存储元件在俯视观察时被配置在上述第二半导体区域内。
3.根据权利要求2所述的非易失性半导体存储装置的制造方法，其特征在于，
依次形成第一绝缘膜、第二绝缘膜和第三绝缘膜来作为上述电荷积蓄绝缘膜，
上述第二绝缘膜是积蓄电荷的绝缘膜，
夹着上述第二绝缘膜的上述第一绝缘膜和上述第三绝缘膜是防止上述第二绝缘膜所积蓄的电荷向外部漏出的绝缘膜。
4.根据权利要求3所述的非易失性半导体存储装置的制造方法，其特征在于，
上述第一绝缘膜是厚度为4～6nm的以氧化硅为主体的绝缘膜，
上述第二绝缘膜是厚度为5～10nm的以氮化硅为主体的绝缘膜、或者是厚度为8～12nm的以氧化金属为主体的绝缘膜，
上述第三绝缘膜是厚度为5～9nm的以上述氧化硅为主体的绝缘膜、或者是厚度为5～9nm的以氧化铝为主体的绝缘膜，
上述氧化金属的介电常数高于上述氧化硅的介电常数。
5.根据权利要求4所述的非易失性半导体存储装置的制造方法，其特征在于，
上述氧化金属是氧化铪。
6.根据权利要求1所述的非易失性半导体存储装置的制造方法，其特征在于，在上述工序(b)之后实施上述工序(c)和上述工序(d)，从而将形成于上述半导体衬底与上述第二栅电极之间的上述电荷积蓄绝缘膜一体形成在上述第一栅电极与上述第二栅电极之间，
上述第一栅电极和上述第二栅电极以被上述电荷积蓄绝缘膜彼此电绝缘的状态而彼此相邻地配置。
7.根据权利要求6所述的非易失性半导体存储装置的制造方法，其特征在于，在上述工序(c)之后、上述工序(d)之前，还包括以下工序：
(g)覆盖上述第一区域和上述第二区域的上述第一导体膜来形成第一保护膜；和
(h)通过各向同性蚀刻来除去上述第一区域的上述第一保护膜，
在上述工序(d)中，在对上述第一导体膜进行加工之外，还对上述第一保护膜进行加工，以使该第一保护膜残留在上述第三栅电极上，
上述第一保护膜对上述各向同性蚀刻的速度与上述第一导体膜对上述各向同性蚀刻的速度不同。
8.根据权利要求1所述的非易失性半导体存储装置的制造方法，其特征在于，
在上述工序(b)之前进行上述工序(c)和上述工序(d)，
在上述工序(d)之后还具有工序(i)，形成绝缘保护膜以覆盖上述第二栅电极，
在上述工序(i)之后，在上述工序(b)中形成上述第一栅电极，从而在上述第一栅电极与上述第二栅电极之间形成上述绝缘保护膜，
上述第一栅电极与上述第二栅电极以被上述绝缘保护膜彼此电绝缘的状态而彼此相邻地配置。
9.一种非易失性半导体存储装置，其特征在于，具有：
(a)在主面上具有第一区域和第二区域的第一导电型的半导体衬底；
(b)配置在上述第一区域的第一存储元件；以及
(c)配置在上述第二区域的第二存储元件，
上述第一存储元件具有：
(b1)隔着第一栅极绝缘膜而形成在上述半导体衬底主面上的第一栅电极；和
(b2)隔着电荷积蓄绝缘膜而形成在上述半导体衬底主面上的第二栅电极，
上述第一栅电极和上述第二栅电极以彼此电绝缘的状态而彼此相邻地配置，
上述第二存储元件具有：
(c1)隔着上述电荷积蓄绝缘膜而形成在上述半导体衬底主面上的第三栅电极。
10.根据权利要求9所述的非易失性半导体存储装置，其特征在于，还具有：
(d)配置在上述半导体衬底的主面上的电源电路，
上述第一存储元件和上述第二存储元件与上述电源电路电连接，
上述第一存储元件和上述第二存储元件由一个上述电源电路提供电压。
11.根据权利要求10所述的非易失性半导体存储装置，其特征在于，还具有：
(e)分别被配置在上述第一存储元件与上述电源电路的电连接之间、以及上述第二存储元件与上述电源电路的电连接之间的切换开关，
上述电源电路还具有：
(d1)提供正电压的正电压发生电路；和
(d2)提供负电压的负电压发生电路，
上述切换开关具有以下功能：对上述第一存储元件或上述第二存储元件切换由上述电源电路提供的正电压或负电压。
12.根据权利要求11所述的非易失性半导体存储装置，其特征在于，
上述第一区域被分配作为用于存储第一信息的第一存储区域，
上述第二区域被分配作为用于存储第二信息的第二存储区域，
上述第一信息与上述第二信息相比是高速读出的信息，
上述第二信息与上述第一信息相比是高频率改写的信息。
13.根据权利要求12所述的非易失性半导体存储装置，其特征在于，
上述第一存储元件在上述第一区域中为多个，并排列成NOR型，
上述第二存储元件在上述第二区域中为多个，并排列成NOR型或NAND型。
14.根据权利要求9所述的非易失性半导体存储装置，其特征在于，还具有：
(f)形成在上述第二区域的、导电型与上述第一导电型相反的第二导电型的第一半导体区域；和
(g)形成在上述第一半导体区域内的第一导电型的第二半导体区域，
上述第二存储元件在俯视观察时被配置在上述第二半导体区域内。
15.根据权利要求14所述的非易失性半导体存储装置，其特征在于，
上述电荷积蓄绝缘膜具有第一绝缘膜、第二绝缘膜和第三绝缘膜，其中，
上述第二绝缘膜夹持在上述第一绝缘膜和上述第三绝缘膜之间而配置，
从靠近上述半导体衬底一侧起依次配置有上述第一绝缘膜、上述第二绝缘膜、以及上述第三绝缘膜，
上述第二绝缘膜是用于积蓄电荷的绝缘膜，
夹着上述第二绝缘膜的上述第一绝缘膜和上述第三绝缘膜是防止上述第二绝缘膜所积蓄的电荷向外部漏出的绝缘膜。
16.根据权利要求15所述的非易失性半导体存储装置，其特征在于，
上述第一绝缘膜是厚度为4～6nm的以氧化硅为主体的绝缘膜，
上述第二绝缘膜是厚度为5～10nm的以氮化硅为主体的绝缘膜、或者是厚度为8～12nm的以氧化金属为主体的绝缘膜，
上述第三绝缘膜是厚度为5～9nm的以上述氧化硅为主体的绝缘膜、或者是厚度为5～9nm的以氧化铝为主体的绝缘膜，
上述氧化金属的介电常数高于上述氧化硅的介电常数。
17.根据权利要求16所述的非易失性半导体存储装置，其特征在于，
上述氧化金属是氧化铪。
18.根据权利要求9所述的非易失性半导体存储装置，其特征在于，
形成于上述半导体衬底与上述第二栅电极之间的上述电荷积蓄绝缘膜被一体形成在上述第一栅电极与上述第二栅电极之间，
上述第一栅电极和上述第二栅电极以被上述电荷积蓄绝缘膜彼此电绝缘的状态而彼此相邻地配置。
19.根据权利要求18所述的非易失性半导体存储装置，其特征在于，
上述第二存储元件还具有：
(c2)被形成在上述第三栅电极上的第一保护膜，
上述第一保护膜对各向同性蚀刻的速度与上述第三栅电极所具有的第一导体膜对各向同性蚀刻的速度不同。
20.根据权利要求9所述的非易失性半导体存储装置，其特征在于，
在上述第一栅电极与上述第二栅电极之间形成有绝缘保护膜，
上述第一栅电极与上述第二栅电极以被上述绝缘保护膜彼此电绝缘的状态而彼此相邻地配置。
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