TWI390679B - 非揮發性半導體記憶裝置之製造方法及非揮發性半導體記憶裝置 - Google Patents

非揮發性半導體記憶裝置之製造方法及非揮發性半導體記憶裝置 Download PDF

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Description

非揮發性半導體記憶裝置之製造方法及非揮發性半導體記憶裝置
本發明係有關於一種非揮發性半導體記憶裝置，尤其係關於一種積體電路中所混載之非揮發性半導體記憶裝置之製造方法以及適用於非揮發性半導體記憶裝置之有效技術。
隨著高度資訊化社會之發展，對於包含將形成於半導體基板上之複數個半導體元件加以集成而構成功能電路之邏輯運算用積體電路(邏輯電路或簡稱為邏輯)、非揮發性半導體記憶元件(非揮發性記憶體、快閃記憶體、或簡稱為記憶體)等之半導體裝置，要求更高性能化，並且要求提高生產性。
尤其，以搭載於各種產品中為目的之微電腦(microcomputer)中，必須搭載有存儲使邏輯電路進行運算之程式、及動作所必須之資料等的非揮發性記憶體。
又，於組裝機器之開發階段，為了縮短其開發時間，較理想的是與機器規格同時開發出軟體。由此，每次變更規格時必須改變軟體，於消除軟體之缺陷(故障(bug)或錯誤(error))時亦必須重寫程式之一部分。
由於此種要求，正推進將邏輯電路或可重寫之非揮發性記憶體等混載於同一個半導體基板上之所謂系統級晶片(System on Chip，SoC)之開發、實用化。
作為在半導體基板上與邏輯電路等混載之非揮發性記憶體元件，有所謂之MONOS(metal oxide nitride oxide silicon，金屬氧化物氮氧化物矽晶)型非揮發性記憶體元件，其係將MIS(Metal Insulator Semiconductor，金屬絕緣體半導體)型場效電晶體之絕緣膜(Insulator)置換成氧化矽膜(Oxide)/氮化矽膜(Nitride)/氧化矽膜(Oxide)之積層膜者。
例如，關於內置有非揮發性記憶體之微電腦，於日本專利特開2006-66009公報(專利文獻1)等中揭示有一種將非揮發性記憶體分開用於程式存儲用及資料存儲用之技術等。
又，例如，於日本專利特開2007-194511號公報(專利文獻2)等中揭示有一種技術，其係於MONOS型非揮發性記憶體元件中，將氮化矽膜設為矽含量比化學計量組成多之膜，藉此來提高重寫耐受性。
[專利文獻1]日本專利特開2006-66009號公報
[專利文獻2]日本專利特開2007-194511號公報
如上所述，微電腦中所混載之非揮發性記憶體至少有兩種用途，即程式存儲用途以及資料存儲用途。而且，根據本發明者們之研究，該等用途對非揮發性記憶體所要求之特性不同。即，於程式存儲用之非揮發性記憶體中，須可進行高速動作(高速性)，而資料存儲用之非揮發性記憶體則須對重寫有較高之耐受性(高重寫耐受性)。
作為根據用途來分開使用非揮發性記憶體之方法，對本發明者們所研究之上述專利文獻1中揭示之技術加以說明。圖28表示本發明者們所研究之微電腦Ax之說明圖。
本發明者們所研究之微電腦Ax具有中央處理裝置(Central Processing Unit，CPU)Bx、隨機存取記憶體(Random Access Memory：RAM)Cx、以及程式存儲用之非揮發性記憶體區域(以下簡稱作程式用記憶體區域)FLpx。隨機存取記憶體Cx係成為中央處理裝置Bx之工作區域之揮發性記憶體。上述之諸要素間因須進行高速之資料處理，故而經由配線電阻較小之通路即高速匯流排Dx而與匯流排控制器(Bus State Controller，BSC)Ex相連接。
又，本發明者們所研究之微電腦Ax具有計時器(TMR)Fx、類比數位轉換器(A/D)Gx、輸出入埠(I/O)Hx、以及串列介面控制器(SCI)Ix。該等要素間，因不太需要高速動作，因此與不同於高速匯流排Dx之低速匯流排Jx相連接。而且，資料存儲用之非揮發性記憶體區域(以下簡稱作資料用記憶體區域)FLdx經由低速匯流排Jx而與匯流排控制器Ex相連接。
如上所述，將分別與需要高速動作之區域及不太需要高速動作之區域連通之資料通訊路徑分成高速匯流排Dx與低速匯流排Jx，並將程式用記憶體區域FLpx連接於前者，而將資料用記憶體區域FLdx連接於後者而分別進行控制。藉此，可實現程式用記憶體區域FLpx之高速化而不會損害資料用記憶體區域FLdx之重寫耐受性。以下表示其理由。
所謂非揮發性記憶體之高速性，係指在進行讀出時使更多之電流流至作為最小單位之記憶胞。為實現此要求，須採取某些方法來降低預定之記憶胞之臨限值電壓。例如，本發明者們所研究之記憶胞中，將載子(電荷載體)注入至浮閘電極或閘極電極下之電荷儲存絕緣膜中而將電荷儲存起來。藉此，使場效電晶體之臨限值電壓降低，從而使施加有讀出電壓時之電流值上升。
於此，降低記憶胞之臨限值電壓等效於對記憶胞施加電性應力，這會導致對重寫之耐受性劣化。如此，在改變非揮發性記憶體之臨限值電壓之高度之觀點下，高速化與高耐受性化係處於取捨之關係。
對此，以上所說明之上述專利文獻1之技術中，著眼於需要高重寫耐受性之資料存儲用非揮發性記憶體並不太需要高速性之方面，不降低記憶胞之臨限值電壓。藉此，減輕了施加於記憶胞之應力，可實現程式用記憶體之高速化而不會損害資料用記憶體之重寫耐受性。
另一方面，根據本發明者們之進一步研究，在期望非揮發性半導體記憶裝置之更高性能化之趨勢下，除了須使程式用記憶體更高速化以外，還須提高資料用記憶體之重寫耐受性。然而，根據上述之取捨關係可知，若適用能實現高耐受性化之非揮發性記憶體，則會妨礙到高速化。即，根據上述技術，雖能將高速動作之非揮發性記憶體分為並不需要重寫耐受性之用途，但根據本發明者們之進一步研究可得知，難以將能實現高速化之非揮發性記憶體、及能實現高耐受性化之非揮發性記憶體形成於同一個基板上。其結果，難以使非揮發性半導體記憶裝置之性能提高。
因此，本發明之目的在於提供一種使非揮發性半導體記憶裝置之性能提高之技術。
本發明之上述及其他目的與新穎特徵由本說明書之記述以及附圖當可明瞭。
本申請案中揭示有複數個發明，簡單說明其中之一實施例之概要如下。
一種非揮發性半導體記憶裝置之製造方法，該非揮發性半導體記憶裝置係於同一個半導體基板上包括具有第1閘極電極以及第2閘極電極之第1記憶元件、及具有第3閘極電極之第2記憶元件，其製造方法係包括以下步驟：於半導體基板之主面上的第1區域上經由第1閘極絕緣膜而形成第1閘極電極；及於半導體基板之主面上的第1區域上經由電荷儲存絕緣膜而形成第2閘極電極，與此同時於第2區域上經由電荷儲存絕緣膜而形成第3閘極電極。此時，第2閘極電極與第3閘極電極係於同一個步驟中形成，且第1閘極電極與第2閘極電極係形成為於彼此電絕緣之狀態下，彼此相鄰地配置。
本申請案所揭示之複數個發明中，以由上述一實施例所獲得之效果為代表簡單說明如下。
即，可使非揮發性半導體記憶裝置之性能提高。
用以說明本實施形態之所有圖式中具有同一功能者附上同一個符號，並儘可能地省略其重複說明。以下，根據圖式詳細說明本發明之實施形態。
(實施形態1)
本實施形態1中，首先，對本發明者們所研究之非揮發性記憶體之構成及該記憶體動作中所發現之問題作詳細說明。
作為可高速動作之非揮發性記憶體候選之一，有分裂閘極型記憶胞。圖29表示本發明者們所研究之構造之分裂閘極型記憶胞Kax之主要部分剖面圖。該分裂閘極型記憶胞Kax形成於半導體基板Lx上。在形成於半導體基板Lx主面上之控制閘極電極Mx之側壁上形成有電荷儲存膜Nx，更形成有側壁記憶體閘極電極Px作為控制閘極電極Mx之側壁膜。控制閘極電極Mx與半導體基板Lx之間形成有控制閘極絕緣膜Rx。又，側壁記憶體閘極電極Px與半導體基板Lx之間形成有電荷儲存膜Nx。即，電荷儲存膜Nx自控制閘極電極Mx之側壁起遍及側壁記憶體閘極電極Px之正下方而一體地形成。電荷儲存膜Nx係由2層氧化矽膜Nbx夾著1層氮化矽膜Nax之3層構造。
在位於控制閘極電極Mx側方下部之半導體基板Lx之主面上，形成有與半導體基板Lx為相反導電型之擴散層即源極區域Ssx。又，在位於側壁記憶體閘極電極Px之側方下部之半導體基板Lx之主面上，形成有與半導體基板Lx為相反導電型之擴散層之汲極區域Sdx。
如圖30所示，對源極區域Ssx施加之源極電壓Vs設為例如0V，對汲極區域Sdx施加之汲極電壓Vd為5V左右之正電壓，對側壁記憶體閘極電極Px施加之記憶體閘極電壓Vgm為10V左右。進而，對控制閘極電極Mx施加例如1.5~2V左右之電壓，來作為控制閘極之MIS型電晶體導通後電流流通之程度之控制閘極電壓Vgc。藉此，流過控制閘極電極Mx正下方之電子e，於汲極電壓Vd所形成之高電場區域中得以加速，並且在由記憶體閘極電壓Vgm所形成之縱向電場加速之後，以高能量狀態注入電荷儲存膜Nx中並被捕獲。於利用該機制來儲存電子e，且半導體基板Lx為p型之情形時，可實現側壁記憶體閘極電極Px所形成之MIS型半導體之臨限值電壓上升，且即便接通控制閘極電流亦不流動之狀態。此狀態為寫入狀態，邏輯位準相當於0。
該寫入動作係藉由控制閘極電極Mx所控制之微弱電流而引起，因此具有寫入時流動之電流較少之特徵。而且，寫入速度為高速，進行1位元之寫入所需之時間為數微秒。
另一方面，如圖31所示，進行抹除動作時，設源極電壓Vs為0V，施加5V左右之正電壓作為汲極電壓Vd，且施加-5V左右之負電壓作為記憶體閘極電壓Vgm。控制閘極電壓Vgc設為例如0V，以使控制閘極之MIS型半導體成為斷開狀態。當設為該電壓條件時，會於汲極區域Sdx與半導體基板Lx之間引起帶間穿隧現象，從而將產生大量之電子e與電洞h。所產生之電子e受到施加至汲極區域Sdx之正電壓之吸引而流入汲極區域Sdx。電洞h將流向處於接地狀態之半導體基板Lx，其一部分會在施加至汲極區域Sdx之正電壓之作用下向控制閘極電極Mx側移動。此時，電洞h受到施加至側壁記憶體閘極電極Px之負電壓之吸引而注入至側壁記憶體閘極電極Px下之電荷儲存膜Nx中。
該電荷儲存膜Nx中已於寫入狀態下儲存有電子e，故而當注入電洞h時電子e被湮沒而殘留多餘之電洞h。其結果，於半導體基板Lx為p型之情形時，可實現側壁記憶體閘極電極Px所形成之MIS型半導體之臨限值電壓降低，當使控制閘極導通時電流會流動之狀態。該狀態為抹除狀態，邏輯位準相當於1。
利用該帶間穿隧現象之抹除機制具有可大幅降低臨限值電壓、可高速且相對較徹底地抹除之特徵。
採用上述之分裂閘極型記憶胞Kax之非揮發記憶體之特徵並不僅僅是寫入抹除動作高速之方面。如抹除動作之說明中所述般，可藉由控制要注入之電洞h之數量而使臨限值電壓大幅降低。臨限值電壓之降低則意味著讀出時流至記憶胞之電流增加，這等效於動作變得高速。而且，不那麼提高施加至記憶體閘極之電壓便可獲得較大電流，從而可實現低功率動作。
然而，根據本發明者們之進一步研究發現，分裂閘極型記憶胞Kax存在以下之問題。下述問題係起因於寫入時注入電子e之位置、與抹除時注入電洞h之位置並不相同。
如使用上述圖30所說明般，寫入時，流過控制閘極電極Mx正下方之電子e藉由存在於控制閘極電極Mx與側壁記憶體閘極Px之邊界附近之高電場區域而加速。而且，該電子e 係於具有高能量之狀態下注入電荷儲存膜Nx中。此時，電子e之注入位置於電荷儲存膜Nx中之分布係偏向於靠近控制閘極電極Mx之區域。
另一方面，如使用上述圖31所說明般，進行抹除時係利用藉由帶間穿隧現象而產生之電洞h向電荷儲存膜Nx中之注入。此時，關於電洞h向電荷儲存膜Nx之注入，雖然該電洞h會因半導體基板Lx之橫向電場而產生移動，但其注入位置之分布將偏向於汲極區域Sdx與半導體基板Lx之界面附近。
如此，電子e與電洞h之注入位置不同。進而，一般而言，使用電荷儲存膜Nx之記憶胞中，所注入之電荷基本上會滯留於該位置。因此，上述之注入位置之不同將引起電荷儲存膜Nx中之電荷分布出現失配。該失配意味著殘留有一方之電荷，且表示隨著重寫次數之增加電荷之殘留產生儲存。而且，可知該電荷之殘留將導致重寫次數之劣化、及寫入、抹除特性之劣化。
上述失配所引起之特性之劣化係依賴於注入多少電子e或電洞h。即，於謀求擴大寫入狀態與抹除狀態之動作範圍來提高記憶胞性能之情形時，必須注入大量之電子e及電洞h。其結果，隨著重寫次數之增加，失配將變得顯著，從而重寫次數受到限制。另一方面，於可縮小動作範圍之情形時，可減少所注入之電子e或電洞h之數量。即，不太需要施加應力。其結果可增加重寫次數。根據本發明者們之研究，高性能用途下之重寫次數大致為數千次左右，而於並不要求高速動作之用途下之重寫次數為數萬次左右。
然而，根據本發明者之進一步研究，如使用圖28所說明之要求高重寫耐受性之資料用記憶體區域FLdx需有50萬次、100萬次以上之重寫次數。即，可知於期望非揮發性半導體記憶裝置之更高性能化之趨勢下，難以應用重寫次數為數萬次之分裂閘極型記憶胞Kax來作為資料用記憶體區域FLdx。進而，根據本發明者們之進一步研究得知，當考慮到分裂閘極型記憶胞Kax之記憶胞自身之潛在能力時，難以實現100萬次以上之資料重寫。
為了解決上述問題，不僅僅取決於本發明者所研究之分裂閘極型記憶胞Kax，還必須使用能增加重寫次數之記憶胞構造。作為該高重寫耐受性之記憶胞構造，已知有圖32所示之浮閘型記憶胞Kbx。浮閘型記憶胞Kbx之基本構成要素與MIS型電晶體相同。即，於半導體基板Lx上具備經由閘極絕緣膜Tx而形成之控制閘極電極Ux及浮閘電極Wx來作為閘極電極，且具備形成於其側方下部之半導體基板Lx上之源極/汲極區域Yx。
於此，浮閘電極Wx形成於控制閘極電極Ux與半導體基板Lx之間。該浮閘電極Wx由例如閘極絕緣膜Tx而一體地覆蓋著，且不與任一電極電性連接而成為所謂之浮動(浮游)狀態。
資訊之寫入與抹除係藉由對控制閘極電極Ux施加電壓而進行。當對控制閘極電極Ux施加20V左右之正電壓時，會於半導體基板Lx之與閘極絕緣膜Tx之界面附近形成電子之反轉層。而且，該電子藉由高電場而穿過閘極絕緣膜Tx並注入至浮閘電極Wx。注入至浮動狀態之浮閘電極Wx之電子無法向外部逃逸而被封閉。其結果，將浮閘電極Wx與控制閘極電極Ux設為閘極電極之MIS型電晶體之臨限值電壓增加，從而實現邏輯位準為0之狀態。
另一方面，抹除時對控制閘極電極Ux施加-20V左右之負電壓。此時，半導體基板Lx中之電洞聚集於半導體基板Lx之與閘極絕緣膜Tx之界面附近而形成儲存層。而且，該電洞藉由高電場而穿過閘極絕緣膜Tx並注入至浮閘電極Wx。注入至浮動狀態之浮閘電極Wx之電洞無法向外部逃逸而被封閉。
該浮閘電極Wx中於寫入狀態下已儲存有電子，故而當注入電洞時電子被湮沒而殘留有多餘之電洞。其結果，將浮閘電極Wx與控制閘極電極Ux設為閘極電極之MIS型電晶體之臨限值電壓降低，從而實現邏輯位準為1之狀態。
上述中表示了對控制閘極電極Ux施加+20V及-20V之高電壓之情形。另一方面，藉由亦對半導體基板Lx施加電壓，亦可減小對控制閘極電極Ux施加之電壓之絕對值。即，寫入時，若對控制閘極電極Ux施加例如10V電壓，且對半導體基板Lx施加例如-10V電壓，則可相對性地成為與對控制閘極電極Ux施加20V電壓之狀態相同之狀態。
藉由施加該電壓而實現之電荷注入之機制稱作FN(Fowler-Nordheim，諾德漢)穿隧現象，因所注入之電子或電洞之能量較低，故而抑制了對閘極絕緣膜Tx之損傷。其結果，可實現重寫次數之增加。
本發明者們對使用有電荷儲存膜之記憶胞適用作具有利用上述FN穿隧現象之動作機制的記憶胞進行了研究。即，作為儲存電荷而用於記憶體動作之區域，並非為使用上述圖32所說明之浮閘型記憶胞Kbx般之浮閘電極Ux，而是使用圖29~圖31中所說明之分裂閘極型記憶胞Kax般之電荷儲存膜Nx。
圖33表示本發明者們所研究導入之構造之單閘極型記憶胞Kcx之主要部分剖面圖。單閘極型記憶胞Kcx具有與上述圖32之浮閘型記憶胞Kbx同樣的、形成於半導體基板Lx上之源極/汲極區域Yx，且閘極電極之構造有以下不同。即，單閘極型記憶胞Kcx具有經由電荷儲存膜Nx而形成於半導體基板Lx上之單記憶體閘極電極Zx作為閘極電極。
於此，電荷儲存膜Nx與使用圖29所說明之分裂閘極型記憶胞Kax所具有之電荷儲存膜Nx同樣具有由2層氧化矽膜Nbx夾著1層氮化矽膜Nax之3層構造。本發明者們所研究之構造中，半導體基板Lx之主面上所形成之第1層氧化矽膜Nbx之厚度為4nm左右，第2層氮化矽膜Nax之厚度為8nm左右，氮化矽膜Nax上所形成之第3層氧化矽膜Nbx之厚度為6nm左右。
如上所述，該單閘極型記憶胞Kcx為增加重寫次數而於進行寫入及抹除動作時利用FN穿隧現象。
如圖34所示，於寫入時，作為對單記憶體閘極電極Zx施加之記憶體閘極電壓Vgm，係施加14V左右之正電壓。藉此，將半導體基板Lx之與電荷儲存膜Nx之界面附近所誘發之反轉層之電子e注入至電荷儲存膜Nx中。所注入之電子e於電荷儲存膜Nx中，主要係於氮化矽膜Nax與氧化矽膜Nbx之界面上被捕獲。其結果，單記憶體閘極電極Zx、電荷儲存膜Nx、以及半導體基板Lx之MIS構造之臨限值電壓上升。因此，即便對單記憶體閘極電極Zx施加讀出電壓，對2處源極/汲極區域Yx間施加有電壓之偏壓，電流亦不會流動，從而實現邏輯位準為0之狀態。
於此，與使用上述圖32所說明之浮閘型記憶胞Kbx相比，單閘極型記憶胞Kcx中施加電壓較低之原因在於，電荷儲存膜Nx中，配置於氮化矽膜Nax與半導體基板Lx之間之氧化矽膜Nbx的膜厚較薄而為4nm。浮閘型記憶胞Kbx中，為防止浮閘電極Wx中所封閉之電子向外部洩漏，而使一體性地包圍閘極絕緣膜Tx之周圍的絕緣膜為9nm。因此，為利用FN穿隧現象將電子注入至浮閘電極Wx中，必須對控制閘極電極Ux施加20V左右之電壓。與此相對，使用有電荷儲存膜Nx之單閘極型記憶胞Kcx中，如上所述可使寫入電壓低電壓化，自縮小記憶體面積及提高可靠性等觀點考慮好處較多。
另一方面，於抹除動作時，除施加電壓之值以外，均與上述之浮閘型記憶胞Kbx大致相同。即，如圖35所示，對單記憶體閘極電極Zx施加-14V左右之負電壓來作為記憶體閘極電壓Vgm。藉此，使得電荷儲存膜Nx中所儲存之電子e擠出至半導體基板Lx，或者使電洞h自半導體基板Lx注入至電荷儲存膜Nx中。其結果，MIS構造之臨限值電壓降低，於對單記憶體閘極電極Zx施加讀出電壓時，電流流至經偏壓之2處源極/汲極區域Yx，從而實現邏輯位準為1之狀態。
再者，於上述般之單閘極型記憶胞Kcx之抹除狀態下，當未對單記憶體閘極電極Zx施加讀出電壓時禁止電流流動。此係將由單閘極型記憶胞Kcx般之單一MIS型電晶體所構成之非揮發性記憶體配置成矩陣狀時之必要條件。其原因在於，於並未施加有讀出電壓之狀態下，若電流流至記憶體則無法進行正確之讀出。因此，於抹除時，為防止臨限值電壓降得過低，即為防止成為過抹除狀態，而進行判定(檢驗)動作。當然，於寫入動作時，亦必須進行檢驗動作。
於利用如上所述之FN穿隧現象之單閘極型記憶胞Kcx中，於寫入抹除動作時，因並不需要高能量之電子或電洞，故而對記憶體帶來之損傷較少。其結果可增加重寫次數。經本發明者們之驗證而證實有超過100萬次之重寫次數。即，單閘極型記憶胞Kcx具有高重寫耐受性，其可應用於必須頻繁地重寫之資料存儲用非揮發性記憶體。
另一方面，根據本發明者們之進一步研究得知，該單閘極型記憶胞Kcx於讀出時之高速性方面有問題。單閘極型記憶胞Kcx於單記憶體閘極電極Zx之下，具備由1層氮化矽膜Nxa與2層氧化矽膜Nbx構成之3層絕緣膜來作為電荷儲存膜Nx。由3層構成之該電荷儲存膜Nx擔負著MIS型電晶體之閘極絕緣膜之作用。
於此，電荷儲存膜Nx之膜厚分別如上所述。當將其換算為氧化矽膜厚時為約14nm。與本發明者們所研究之普通邏輯電路用MIS型電晶體中閘極絕緣膜為2nm左右相比較得知，單閘極型記憶胞Kcx之閘極絕緣膜(電荷儲存膜Nx)非常厚。即，根據本發明者們之進一步研究而得知，視作MIS型電晶體之情形時之單閘極型電晶體Kcx，與邏輯電路或SRAM(Static Random Access Memory，靜態隨機存取記憶體)中所用之MIS型電晶體相比，具有非常厚之閘極絕緣膜，從而電流驅動能力較差。
因此可知，單閘極型記憶胞Kcx難以作為上述圖28所示之需要與中央處理裝置Bx高速地進行資料通訊之程式用記憶體區域FLpx。
如上所述，根據本發明者們之研究可知，上述圖29之分裂閘極型記憶胞Kax雖具有高速性但重寫耐受性較低，又得知，上述圖33之單閘極型記憶胞Kcx雖具有高重寫耐受性但動作速度較慢。而且，根據上述之本發明者們之研究最終想出將具有高速性之分裂閘極型記憶胞Kax用作程式用記憶體區域FLpx，且將具有高重寫耐受性之單閘極型記憶胞Kcx用作資料用記憶體區域FLdx。
然而，SoC中必須將上述記憶體混載於同一個基板上。一般而言，將構造或動作機制不同之元件混載於一起之情形會容易產生構造上之不適合性、或製造步驟上之不利。其結果，將導致所製成之非揮發性半導體記憶裝置之可靠性降低，或製造良率之降低、步驟數之增加帶來之成本增加等而使得生產性降低。由此，本實施形態1中表示將上述2種構造之非揮發性記憶胞形成於同一個基板上之構造及其製造步驟。
首先，使用圖1，對本實施形態1所示之非揮發性半導體記憶裝置之構造進行說明。圖1所示的是本實施形態1之非揮發性半導體記憶裝置之主要部分，且為表示混載有2種記憶胞之情形之剖面圖。
非揮發性半導體記憶裝置具有包含單晶矽(Si)之矽基板(半導體基板)1，以下所詳細說明之各種非揮發性記憶胞係形成於該矽基板1上。本實施形態1中，設矽基板1之導電型為p型(第1導電型)。所謂p型係指，於包含例如IV族元素之矽等中，硼(B)等III族元素之含量大於V族元素之狀態，其表示多數載子為電洞般之半導體材料之導電型。以下，關於p型導電型，包含半導體區域在內均設為同樣。
矽基板1之主面S1上具有由分離部2所規定之第1區域R1以及第2區域R2。分離部2係設為所謂之STI(Shallow Trench Isolation，淺溝槽隔離)構造，即矽基板1之主面S1上所形成之淺槽中埋入有例如氧化矽膜等絕緣膜。而且，第1區域R1中配置有分裂閘極型記憶胞(第1記憶元件)M1A，又，第2區域R2中配置有單閘極型記憶胞(第2記憶元件)M2。以下對各自之詳細構造加以說明。
第1，對矽基板1之主面S1上之第1區域R1中所配置之分裂閘極型記憶胞M1A的構造進行說明。分裂閘極型記憶胞M1A配置於矽基板1之主面S1中之、作為形成於第1區域R1上之p型半導體區域之第1p井pw1內。該第1p井pw1之p型雜質濃度高於矽基板1之p型雜質濃度。
分裂閘極型記憶胞M1A具有形成於矽基板1之主面S1上之兩個閘極電極、即控制閘極電極(第1閘極電極)CGs與側壁記憶體閘極電極(第2閘極電極)MGs。該等閘極電極係以例如多晶矽(polysilicon)為主體之導體膜。
控制閘極電極CGs於矽基板1之主面S1上經由控制閘極絕緣膜(第1閘極絕緣膜)GIs而形成。控制閘極絕緣膜ICs係以例如氧化矽為主體之絕緣膜。
又，側壁記憶體閘極電極MGs於矽基板1之主面S1上經由電荷儲存膜(電荷儲存絕緣膜)IMs而形成。該電荷儲存膜IMs具有第1絕緣膜IM1、第2絕緣膜IM2、以及第3絕緣膜IM3。於此，第2絕緣膜IM2配置成夾在第1絕緣膜IM1與第3絕緣膜IM3之間，即配置成，自靠近矽基板1之主面S1之側起依序為第1絕緣膜IM1、第2絕緣膜IM2、第3絕緣膜IM3。
進而，第2絕緣膜IM2係具有儲存電荷之功能之絕緣膜，其係以例如厚度為5~10nm之氮化矽為主體之絕緣膜。又，夾著第2絕緣膜IM2之第1絕緣膜IM1以及第3絕緣膜IM3，係具有防止第2絕緣膜IM2中所儲存之電荷向外部洩漏之功能之絕緣膜。第1絕緣膜IM1係以例如厚度為4~6nm之氧化矽為主體之絕緣膜，第3絕緣膜IM3係以例如厚度為5~9nm之氧化矽為主體之絕緣膜。
又，控制閘極電極CGs與側壁記憶體閘極電極MGs係於彼此電絕緣之狀態下彼此相鄰地配置。本實施形態1之分裂閘極型記憶胞M1A中，側壁記憶體閘極電極MGs形成為覆蓋控制閘極電極CGs之側壁。而且，形成於矽基板1之主面S1與側壁記憶體閘極電極MGs之間的電荷儲存膜IMs，亦於控制閘極電極CGs與側壁記憶體閘極電極MGs之間一體地形成。因此，控制閘極電極CGs與側壁記憶體閘極電極MGs係於藉由電荷儲存膜IMs而彼此電絕緣之狀態下彼此相鄰地配置。
控制閘極電極CGs以及側壁記憶體閘極電極MGs之側壁上形成有側壁間隔片sws。側壁間隔片sws係由例如氧化矽膜構成，其係為進行絕緣以防止兩電極與其他配線等連接而形成。
側壁間隔片sws正下方之矽基板1上形成有n型擴展區域ne1。n型擴展區域ne1係導電型為n型(第2導電型)之半導體區域。所謂n型係指，於包含例如IV族元素之矽等中，磷(P)或砷(As)等V族元素之含量大於III族元素之狀態，其表示多數載子為電子之半導體材料之導電型。以下，關於n型導電型均設為同樣。形成n型擴展區域ne1係為了於分裂閘極型記憶胞M1A之記憶體動作時，對控制閘極電極CGs以及側壁記憶體閘極電極MGs下之形成於矽基板1上之反轉層授受電子。因此，該n型雜質濃度或擴散深度等將取決於對分裂閘極型記憶胞M1A所要求之動作特性。
位於側壁間隔片sws之側方下部之矽基板1之主面S1中，在平面上內包於第1p井pw1中之區域上形成有n型源極/汲極區域nsd1。n型源極/汲極區域nsd1係導電型為n型之半導體區域。而且，該n型源極/汲極區域nsd1形成為電性連接於n型擴展區域ne1，且係為了順利地實現該區域與外部導電部間之電子授受而形成。因此，n型源極/汲極區域nsd1之n型雜質濃度高於n型擴展區域ne1之n型雜質濃度。
如上所述之n型擴展區域ne1與n型源極/汲極區域nsd1之2重構造，係於MIS型電晶體中通常所採用之構造，其被稱作LDD(Lightly Doped Drain，輕微摻雜汲極)構造。此係抑制可靠性隨著MIS型電晶體之微細化而降低之構造。以下，於LDD構造中均設為同樣。
本實施形態1之分裂閘極型記憶胞M1A中，必須自外部通電之端子係控制閘極電極SGs、側壁記憶體閘極電極MGs、以及n型源極/汲極區域nsd1。因此，於該等之表面上形成有電阻值較低之矽化物層sc，該矽化物層sc與下文說明之外部配線實現歐姆連接，矽化物層sc係金屬與矽之化合物，其使用例如矽化鈷、矽化鎳等。
以上係本實施形態1之非揮發性半導體記憶裝置所具有之分裂閘極型記憶胞M1A之基本構造。此構造與本發明者們所研究之圖29之分裂閘極型記憶體Kax之構造相同。因此，本實施形態1之分裂閘極型記憶胞M1A亦可實現高速之記憶體動作。關於其用途將於下文作詳細說明。
第2，對矽基板1之主面S1上之第2區域R2中所配置之單閘極型記憶胞M2的構造進行說明。單閘極型記憶胞M2配置於矽基板1之主面S1中之、作為形成於第2區域R2中之p型半導體區域之第2p井(第2半導體區域)pw2內。該第2p井pw2之p型雜質濃度高於矽基板1之p型雜質濃度。
單閘極型記憶胞M2具有於矽基板1之主面S1上經由電荷儲存膜(電荷儲存絕緣膜)IMu而形成之單記憶體閘極電極(第3閘極電極)MGu。單記憶體閘極電極MGu係以例如多晶矽為主體之導體膜。
本實施形態1之單閘極型記憶胞M2中，構成電荷儲存膜IMu之材料，與分裂閘極型記憶胞M1A所具有之電荷儲存膜IMs之材料相同即可。即，電荷儲存膜IMu具有自靠近矽基板1之主面S1之側起依序形成之第1絕緣膜IM1、第2絕緣膜IM2、以及第3絕緣膜IM3。該等3層絕緣膜各自之功能或特性，與上述分裂閘極型記憶胞M1A之電荷儲存膜IMs相同，於此省略詳細說明。
於單記憶體閘極電極MGu之側壁上，與上述分裂閘極型記憶胞M1A同樣地形成有側壁間隔片sws。
於單閘極型記憶胞M2中，於側壁間隔片sws正下方之矽基板1上形成有n型擴展區域ne2。n型擴展區域ne2係導電型為n型之半導體區域。而且，形成n型擴展區域ne2係為了於單閘極型記憶胞M2之記憶體動作時，對單記憶體閘極電極MGu下之形成於矽基板1上之反轉層進行授受電子。因此，該n型雜質濃度或擴散深度等將取決於對單閘極型記憶胞M2所要求之特性。
位於側壁間隔片sws之側方下部之矽基板1之主面S1中之、在平面上內包於第2p井pw2中之區域上，形成有n型源極/汲極區域nsd2。n型源極/汲極區域nsd2係導電型為n型之半導體區域。而且，n型源極/汲極區域nsd2形成為與n型擴展區域ne2電性連接，且係為了順利地實現該區域與外部導電部之電子授受而形成。因此，n型源極/汲極區域nsd2之n型雜質濃度高於n型擴展區域ne2之n型雜質濃度。
本實施形態1之單閘極型記憶胞M2中，必須自外部通電之端子為單記憶體閘極電極MGu、以及n型源極/汲極區域nsd2。該等之表面上形成有矽化物層sc。單閘極型記憶胞M2之矽化物層sc係藉由與上述分裂閘極型記憶胞M1A相同之目的、構成而形成。
以上係本實施形態1之非揮發性半導體記憶裝置所具有之單閘極型記憶胞M2之基本構造。此構造與本發明者們所研究之圖33之單閘極型記憶胞Kcx之構造相同。因此，本實施形態1之單閘極型記憶胞M2之重寫耐受性亦較高。關於其用途將於下文作詳細說明。
又，本實施形態1之非揮發性半導體記憶裝置中，於矽基板1之主面S1上，以覆蓋上述之兩個記憶胞M1A以及M2之方式依序形成有蝕刻終止絕緣膜IS以及層間絕緣膜IL。又，以貫穿蝕刻終止絕緣膜IS以及層間絕緣膜IL之方式形成接觸插塞CP。又，層間絕緣膜IL上，以與接觸插塞CP電性連接之方式形成有配線層ML。
層間絕緣膜IL之形成係為了使接觸插塞CP或配線層ML等絕緣，其係以例如氧化矽為主體之絕緣膜。又，蝕刻終止絕緣膜IS係於形成接觸插塞CP時之異向性蝕刻中相對於層間絕緣膜IL之選擇性較高之絕緣膜，其之形成係為了適用所謂之SAC(Self Align Contact，自行對位接觸)技術。蝕刻終止絕緣膜IS係以例如氮化矽為主體之絕緣膜。
接觸插塞CP係以例如鎢(W)為主體之導體膜。又，作為用以防止鎢與矽基板1發生化學反應之阻障膜，亦可於矽基板1與鎢之界面上、以及層間絕緣膜IL與鎢之界面上形成以氮化鈦為主體之導體膜。接觸插塞CP電性連接於成為分裂閘極型記憶胞M1A、以及單閘極型記憶胞M2之端子之各要素上所形成的矽化物層sc。藉此可對兩記憶胞M1A、M2採取用於進行各種記憶體動作之通電。
配線層ML係以例如鋁(Al)或銅(Cu)為主體之導體膜。於此，簡化起見而僅表示1層配線層ML，但可進而於上層具有相同之插塞(介層窗插塞)及由配線構成之多層配線。該配線層ML於層間絕緣膜IL上具有所需之電路圖案，從而可實現對非揮發性半導體記憶裝置所要求之電路構成。
如上所述，本實施形態1之非揮發性半導體記憶裝置係於同一個矽基板1上具有構造不同之兩個記憶胞。即，第1區域R1中具有可高速動作之分裂閘極型記憶胞M1A，且第2區域R2中具有重寫耐受性較高之單閘極型記憶胞M2。
如上所述，可藉由在同一個矽基板1上混載有2種記憶胞，而構成能兼顧處於取捨關係之高速性與高重寫耐受性之非揮發性半導體記憶裝置。例如有如下情形等：在將以相對較高之速度重寫之第1資訊、及以相對較高之頻率重寫之第2資訊記憶於非揮發性記憶體中之同時，對該等資訊進行處理。此時，若僅使用藉由相同機制而動作之記憶胞，則高速性與高重寫耐受性將處於取捨關係而難以兼顧彼此。
由此，根據本實施形態1之非揮發性半導體記憶裝置，作為用以記憶需要高速性之第1資訊之記憶胞，係適用分裂閘極型記憶胞M1A。而且，作為記憶需要高重寫耐受性之第2資訊之記憶胞，係適用單閘極型記憶胞M2。作為第1資訊，有例如使邏輯電路進行運算之程式資訊等。又，作為第2資訊，有動作所需之資料資訊等。
如上所述，可藉由將分裂閘極型記憶胞M1A與單閘極型記憶胞M2混載而實現能記憶必須更高速地讀出之資訊、及必須更高頻率地重寫之資訊的非揮發性記憶體。其結果，可使非揮發性半導體記憶裝置之性能提高。
又，如上所述，單閘極型記憶胞M2於矽基板1之第2區域R2中配置於第2p井pw2內。本實施形態1之非揮發性半導體記憶裝置中，該第2p井形成於作為n型半導體區域之第1n井(第1半導體區域)nw1內。即，導電型與矽基板1相同之第2p井pw2藉由第1n井nw1而與矽基板1電絕緣。再者，對於第1n井nw1亦形成有矽化物層sc、接觸插塞CP、以及配線層ML而可採取通電。
可藉由於上述構造之第2p井pw2中形成單閘極型記憶胞M2，而不直接對單閘極型記憶胞M2施加對矽基板1所施加之電壓。藉此，如本實施形態1般，即便係將以不同機制動作之2種記憶胞或周邊電路等混載於同一個基板上之情形時，亦可彼此獨立地施加基板電壓。即，可與施加至周邊電路等之基板電壓獨立開來而優化記憶體特性。其結果，可使非揮發性半導體記憶裝置之性能提高。有時會將上述之井構造稱作3重井構造。
又，上述中，作為兩記憶胞M1A、M2中用以儲存電荷之電荷儲存膜IMs、IMu，例示有將以氮化矽為主體之絕緣膜(第2絕緣膜IM2)夾在以氧化矽為主體之絕緣膜(第1絕緣膜IM1、第3絕緣膜IM3)間之3層構造。
本實施形態1中，具有電荷儲存功能之第2絕緣膜IM2亦可設為以氧化金屬為主體之絕緣膜，於此作為對象之氧化金屬，自以下所示之理由考慮，較好的是相對介電常數高於氧化矽之材料(High-k材料)。
兩記憶胞M1A、M2於例如讀出動作時等，作為MIS型電晶體而發揮功能。此時，電荷儲存膜IMs、IMu成為閘極絕緣膜，因此當考慮到讀出速度時，較好的是電荷儲存膜IMs、IMu不太厚。另一方面，自電荷之保持特性之觀點而言，考慮到空間容量而較好的是儲存電荷之第2絕緣膜IM2較厚。
在該取捨關係下，若使用以相對介電常數高於氧化矽之氧化金屬為主體之絕緣膜作為閘極絕緣膜，則可降低氧化矽換算膜厚。又，如本實施形態1之兩記憶胞M1A、M2般，電荷儲存膜IMs、IMu中，第2絕緣膜IM2具有保持電荷之功能。而且，例示有使用氮化矽作為第2絕緣膜IM2之情形。由此，更好的是設該第2絕緣膜IM2為相對介電常數高於氧化矽之材料，尤其好的是設為相對介電常數高於氮化矽之材料。其原因在於，可形成電荷保持特性有望提高之較氮化矽膜厚之第2絕緣膜IM2。因此，本實施形態1之兩記憶胞M1A、M2，於更需要高速動作之情形時、或需要電荷保持特性之進一步提高之情形時，更好的是使用以相對介電常數高於氮化矽膜之氧化金屬為為主體之絕緣膜來作為第2絕緣膜IM2。其結果，可進一步提高非揮發性半導體記憶裝置之性能。
根據本發明者們之更定量性之驗證，於使用以氧化金屬為主體之絕緣膜之情形時，可設第2絕緣膜IM2之厚度為8~12nm。即，可設為較使用氮化矽膜作為第2絕緣膜IM2之情形之5~10nm之厚度更厚。又，作為相對介電常數高於氧化矽之氧化金屬，更好的是使用氧化鉿(二氧化鉿)。其原因在於，根據本發明者們之研究，氧化鉿向例如MIS型電晶體之閘極絕緣膜等之應用處於實用階段，且其作為半導體基板狀之絕緣膜有著充分之實際成績。其結果，可進一步提高非揮發性半導體記憶裝置之性能。
又，本實施形態1中，作為具有防止第2絕緣膜IM2中所儲存之電荷向外部洩漏之功能的絕緣膜，尤其係靠近兩記憶體閘極電極MGs、MGu側而形成之第3絕緣膜IM3，設為以氧化鋁(三氧化二鋁)為主體之絕緣膜即可。如上所述，於例如寫入動作時，電荷儲存膜IMs、IMu中儲存電子。為了儲存該電子而對兩記憶體閘極電極MGs、MGu施加比較高之正電壓。此時，考慮自兩記憶體閘極電極MGs、MGu注入電洞。進行寫入時，若將電洞注入電荷儲存膜IMs、IMu中，則該電洞會與自矽基板1注入之電子再結合而無法實現所需之電荷之儲存。
於此，氧化鋁之價帶端較之氧化矽之價帶端，與矽之價帶端之能量差更大。因此，可藉由在兩記憶體閘極電極MGs、MGu與電荷儲存膜1Ms、IMu之界面上配置有以氧化鋁為主體之絕緣膜，而使電洞更難以注入。即，作為第3絕緣膜IM3，更好的是使用以氧化鋁為主體之絕緣膜。其結果，可進一步提高非揮發性半導體記憶裝置之性能。
其次，對本實施形態1之非揮發性半導體記憶裝置之製造步驟加以詳細說明。尤其如上所述，本實施形態1之非揮發性半導體記憶裝置中，必須於同一個基板上形成構造不同之記憶胞。若於完全不同之步驟中形成此兩種記憶胞，則會帶來步驟數顯著增加、製造良率降低或製造成本增加等生產性之降低之新問題。由此，本實施形態1中，表示藉由同一個步驟形成構造不同之記憶胞而又不會增加步驟數之製造技術。
再者以下，設定除記憶胞之外還混載有周邊電路，且說明亦同時形成有普通構造之MIS型電晶體之步驟。又，關於各步驟中所形成之、本實施形態1之非揮發性半導體記憶裝置之構成要素，其構造上之效果係如上述所說明般，因此省略於此之詳細說明。即，以下僅詳細說明製造技術相關之效果。
如圖2所示，準備矽基板1。該矽基板1係以單晶矽為主體之半導體，且係含有1016 /cm3 左右之硼而呈現p型導電型之晶圓狀半導體基板。圖2中係將該矽基板1之主要部分加以放大而表示。又，矽基板1之主面S1上具有第1區域R1、第2區域R2、以及第3區域R3。本實施形態1中，第1區域R1中形成有上述圖1之分裂閘極型記憶胞M1A，第2區域R2中形成有上述圖1之單閘極型記憶胞M2，第3區域R3中形成有MIS型電晶體。
矽基板1之第2區域R2中選擇性地形成有n型第1擴散層nwa。此n型第1擴散層nwa可藉由使用例如離子注入法自矽基板1之主面S1側對第2區域R2注入磷離子後再進行熱處理而形成。又，以n型第1擴散層nwa之n型雜質濃度為1017 /cm3 左右之方式實施上述步驟。於此，為於第2區域R2中選擇性地形成n型第1擴散層nwa，而必須於矽基板1之其他區域中形成離子注入遮罩。此離子注入遮罩係使用例如藉由一連串之光微影法而圖案化之光阻膜(未圖示)。以下，至於選擇性地實施離子注入之步驟，只要未加以特別說明則設為相同。
繼而，如圖3所示，於矽基板1之主面S1之所需區域中，藉由例如離子注入法而選擇性地形成作為p型半導體區域之第1p井pw1、第2p井pw2、以及第3p井pw3。於此，矽基板1之主面S1之所需區域具體為如下所述。
首先，第1區域R1中形成有第1p井pw1。又，第2區域R2中形成有第2p井pw2，該第2p井pw2係於俯視主面S1時內包於n型第1擴散層nwa中，且向矽基板1之深度方向觀察時淺於n型第1擴散層nwa。又，第3區域R3之一部分中形成有第3p井pw3。隨後之步驟中，於第1p井pw1內形成圖1之分裂閘極型記憶胞M1A，於第2p井pw2內形成圖1之單閘極型記憶胞M2，且於第3p井pw3內形成n通道型之MIS型電晶體。
又，第1~第3p井pw1、pw2、pw3之p型雜質濃度高於矽基板之p型雜質濃度。於此，於為形成第1~第3p井pw1、pw2、pw3而注入之雜質離子種、供給量(摻雜量)、以及注入能量相同之情形時，將形成第1~第3p井pw1、pw2、pw3時之離子注入步驟設為同一個步驟即可。又，可將離子注入後之熱處理條件相同者設為同一個熱處理步驟。為使製造步驟數較少，較理想的是儘量設為同一個步驟。以下，於形成複數個半導體區域之步驟中設為相同。
繼而，於矽基板1之主面S1之所需區域中，藉由例如離子注入法而選擇性地形成作為n型半導體區域之n型第2擴散層nwb、以及第2n型擴散層nw2。於此，矽基板1之主面S1之所需區域具體為如下所述。
首先，第2區域R1中形成有n型第2擴散層nwb，該n型第2擴散層nwb係俯視主面S1時包圍第2p井pw2之周圍，又，n型雜質濃度與n型第1擴散層nwa為相同程度。藉此，成為第2p井pw2與矽基板1之間配置有n型第2擴散層nwb以及先前形成之n型第1擴散層nwa之構造。因此，第2p井pw2藉由n型第1擴散層nwa以及n型第2擴散層nwb而相對於矽基板1電絕緣。即，n型第1擴散層nwa以及n型第2擴散層nwb構成使用圖1所說明之第1n井nw1。
又，第3區域R3之一部分中，以在平面上不與先前所形成之第3p井pw3重疊之方式形成第2n井nw2。該第2p井nw2中，於隨後之步驟中形成有p通道型之MIS型電晶體。
其次，如圖4所示，於矽基板1之主面S1上形成分離部2。首先，於矽基板1之主面S1上形成例如絕緣膜，且將形成分離部2之部位之絕緣膜除去(開口)(未圖示)。此時使用例如光微影法及異向性蝕刻。之後，以絕緣膜為蝕刻遮罩而對矽基板1之主面S1實施異向性蝕刻，藉此形成距主面S1有300nm左右之深度之槽。繼而，藉由例如幹熱氧化法、與以TEOS(Tetra Ethyl ortho Silicate，四乙基矽酸鹽)以及臭氧(O3 )為原材料之化學氣相沈積(Chemical Vapor Deposition：CVD)法等之組合，而於包含槽之主面S1上形成氧化矽膜。之後，藉由例如化學機械研磨(Chemical Mechanical Polishing：CMP)法等而將多餘之氧化矽膜除去。藉此，可形成埋入有表面與矽基板1之主面S1大致相一致之氧化矽膜之STI構造的分離部2。
本實施形態1中，例如第1區域R1與第2區域R2之邊界等與前步驟所形成之井之邊界部上形成有分離部2。分離部2設為於淺槽內埋入有絕緣體之STI構造，其之形成係為了使上述之各井絕緣分離以規定活性區域。
其次，如圖5所示，第1區域R1之矽基板1之主面S1上，經由控制閘極絕緣膜ICs而形成有控制閘極電極CGs。又，第3區域R3之第3p井pw3以及第2n井nw2之各自上之矽基板1的主面S1上，經由閘極絕緣膜IG而形成有閘極電極GE。控制閘極絕緣膜ICs以及閘極絕緣膜IG係以例如氧化矽為主體之絕緣膜，控制閘極電極CGs以及閘極電極GE係以例如多晶矽為主體之導體膜。
本實施形態1中，於同一個步驟中形成控制閘極電極CGs與閘極電極GE。又，於同一個步驟中形成控制閘極絕緣膜ICs與閘極絕緣膜IG。以下對該方法作詳細說明。
首先，於矽基板1之主面S1上，藉由例如熱氧化法等而形成厚度為2nm左右之氧化矽膜。於該氧化矽膜上藉由例如CVD法等而形成厚度為150nm左右之多晶矽膜。繼而，將藉由光微影法等而圖案化之光阻膜設為蝕刻遮罩來對多晶矽膜實施異向性蝕刻，藉此統一於第1區域R1之所需部位上分別形成控制閘極電極CGs，又，於第3區域R3之所需部位上形成閘極電極GE。之後，以同一光阻膜為蝕刻遮罩而對氧化矽膜實施異向性蝕刻，藉此統一於控制閘極電極CGs下分別形成控制閘極絕緣膜ICs，又，於閘極電極GE下形成閘極絕緣膜IG。
再者，對控制閘極電極CGs以及閘極電極GE導入雜質以使之具有所需之特性。具體而言，若為n通道型之MIS型電晶體之閘極電極，則導入磷等V族雜質元素，而若為p通道型之MIS型電晶體之閘極電極，則導入硼等III族雜質元素。向閘極電極導入雜質係藉由在上述步驟中形成多晶矽膜之後選擇性地注入離子而進行。以下，只要未特別說明，形成閘極電極(亦包含記憶胞之控制閘極電極、記憶體閘極電極在內)之步驟中，均設為包含藉由相同步驟而導入雜質之步驟。
其次，如圖6所示，以覆蓋第1區域R1、第2區域R2、以及第3區域R3上之矽基板1之主面S1之方式形成電荷儲存膜IM。於此，作為電荷儲存膜IM，係依序形成有第1絕緣膜IM1、第2絕緣膜IM2、以及第3絕緣膜IM3。各絕緣膜所具有之功能係如使用上述圖1所說明般。
本實施形態1中，首先，藉由例如熱氧化法等而使矽基板1之主面S1氧化。此時，控制閘極電極CGs及閘極電極GE之側面及上表面亦被氧化。藉此，形成有厚度為4~6nm左右之以氧化矽為主體之第1絕緣膜IM1。繼而，作為第2絕緣膜IM2，藉由例如CVD法等而形成厚度為5~10nm左右之以氮化矽為主體之絕緣膜。該氮化矽膜亦形成於矽基板1之整個主面S1上。然後，藉由例如熱氧化法等而使上述之氮化矽膜之表面氧化。藉此，形成有厚度為5~9nm左右之以氧化矽為主體之第3絕緣膜IM3。
又，如使用上述圖1所說明般，有時形成以例如氧化鉿般之相對介電常數高於氧化矽之氧化金屬為主體的絕緣膜來作為第2絕緣膜IM2。此時，藉由例如蒸鍍法等而形成厚度為8~12nm左右之氧化金屬膜。又，如使用上述圖1所說明般，有時形成以例如氧化鋁為主體之絕緣膜來作為第3絕緣膜IM3。此時，藉由例如蒸鍍法，尤其係原子層沈積(Atomic Layer Deposition：ALD)法等而形成厚度為5~9nm左右之氧化鋁。
以下，本實施形態1中，統一記述並圖示包含上述3層絕緣膜IM1、IM2、IM3之電荷儲存膜IM。
繼而，於電荷儲存膜IM上形成第1導體膜3。藉由例如CVD法等而形成多晶矽膜來作為第1導體膜3。由該多晶矽膜構成之第1導體膜3，如下文所作之詳細說明般，係透過異向性蝕刻加工而成為記憶胞之記憶體閘極電極。由此，本實施形態1中，對第1導體膜3導入例如磷作為雜質。
於下一步驟中，如圖7所示，對第1導體膜3實施異向性蝕刻。於此，實施與矽基板1之主面S1相交之方向的蝕刻成為主體之異向性蝕刻。於實施具有上述異向性之蝕刻之情形時，於第1區域R1上向矽基板1之主面S1上突出之控制閘極電極CGs中，可以覆蓋其側壁之形狀而自我對準地殘留有第1導體膜3。此第1導體膜3藉由隨後之步驟而成為上述圖1之分裂閘極型記憶胞M1A所具有之側壁記憶體閘極電極MGs。再者，第3區域R3之閘極絕緣膜之側壁上亦同樣自我對準地殘留有第1導體膜3。
進而，本實施形態1中，第2區域R2中亦於一部分上殘留有第1導體膜3。該部分隨後成為上述圖1之單閘極型記憶胞M2所具有之單記憶體閘極電極MGu。因此，第1導體膜3以於第2區域R2中俯視主面S1時殘留於第2p井pw2內之一部分之方式，藉由異向性蝕刻而進行加工。但因無法自我對準地形成上述之形狀，故而於第2區域R2中必須形成有蝕刻遮罩以防止暴露於第1導體膜3之異向性蝕刻中。
本實施形態1中，於第2區域R2之一部分上形成有光阻膜4。光阻膜4係藉由例如一連串之光微影法等而形成。將該光阻膜4作為蝕刻遮罩而對第1導體膜3實施上述之異向性蝕刻，藉此可於第1區域R1之控制閘極電極CGs之側壁、及第2區域R2之光阻膜4之下部殘留下第1導體膜3。
於此，較理想的是，作為用以如上述般於第2區域R2中殘留下第1導體膜3之蝕刻遮罩而形成之光阻膜4，係利用與其他用途中所形成之光阻膜之形成步驟相同的步驟而形成。其原因在於，若專設用以於第2區域R2中殘留第1導體膜3之步驟，則整體之步驟數會增加，其結果，將導致良率之降低及製造成本之增加等生產性之降低。本實施形態1之製造方法中，可藉由設為下述步驟而解決上述問題。
例如，在形成於第1區域R1中的上述圖1之分裂閘極型記憶胞M1A中，必須形成有用以與該側壁記憶體閘極電極MGs電性連接之接觸插塞CP。然而，第1區域R1中，第1導體膜3僅係自我對準地形成於控制閘極電極CGS之側壁上，因此無法直接形成接觸插塞CP，該情形時，一般而言，在作為與側壁記憶體閘極電極MGs電性連接之部分、且係與記憶體元件之構成無關之部分之第1導體膜3上形成有伸出部。即，有意地使上述部分之第1導體膜3殘留得較大，且於其上形成接觸插塞CP。
圖8表示矽基板1上之第4區域R4於控制閘極電極CGs之延伸方向之任一方向上的主要部分剖面圖，於此，表示與圖7之步驟相同之步驟中之剖面圖。在第4區域R4上，於藉由異向性蝕刻而除去之第1導體膜3中必須有意地殘留下與下文之側壁記憶體閘極電極MGs(參照圖1)電性連接之部分的第1導體膜3來作為上述伸出部。具體而言，使第1導體膜3中、下文配置有側壁記憶體閘極電極MGs之側之控制閘極電極CGs側壁上所形成的第1導體膜3，以遍及控制閘極電極CGs之側方而於平面上延伸的方式而殘留。而且，上述部分上必須形成有光阻膜4來作為對異向性蝕刻之蝕刻遮罩。
如此，即便形成於矽基板1上之元件僅為上述圖1之分裂閘極型記憶胞M1A，亦必須有用以形成側壁記憶體閘極電極MGs之伸出部之蝕刻遮罩。由此，本實施形態1中，使用與用以在第4區域R4上形成伸出部之蝕刻遮罩相同之光罩，形成用以於圖7之第2區域R2上殘留第1導體膜3之光阻膜4。藉此，可在不增加步驟數之情況下形成用以在第2區域R2上殘留第1導體膜3之光阻膜4。其結果，不會損害非揮發性半導體記憶裝置之生產性而可形成高性能之記憶胞。實施上述所需之蝕刻之後將光阻膜4除去。
藉由以上步驟，而如圖9所示，於第2區域R2上以俯視主面S1時配置於上述第2p井pw2內之方式，形成單記憶體閘極電極MGu。
之後，將上述之異向性蝕刻時自我對準性地殘留之第1導體膜3中之多餘部分藉由蝕刻而除去。本實施形態1中，如上述圖1之非揮發性半導體記憶裝置般，於第1區域R1中，殘留於控制閘極電極CGs之側壁上之第1導體膜3中之一方為多餘部分。進而，第3區域R3之閘極電極GE之側壁上所殘留之第1導體膜3均為多餘部分。
由此，以覆蓋第1區域R1之控制閘極電極CGs之一側壁上所殘留的第1導體膜3、與第2區域上之單記憶體閘極電極MGu之方式，形成例如光阻膜5。而且，藉由將光阻膜5作為蝕刻遮罩來對由多晶矽構成之第1導體膜3選擇性地實施蝕刻，而將未被光阻膜5覆蓋之第1導體膜3暴露於蝕刻而除去。然後，將光阻膜5除去。
藉由以上步驟，而於第1區域R1上以覆蓋控制閘極電極CGs之一側壁之方式形成側壁記憶體閘極電極MGs。又，第2區域R2上殘留有單記憶體閘極電極MGu。
其次，如圖10所示，對矽基板1之主面S1實施選擇性地除去電荷儲存膜IM之蝕刻，藉此將矽基板1上所露出之部分之電荷儲存膜IM除去。於此，若設為相對於矽之選擇性較高之蝕刻條件，則會於將電荷儲存膜IM除去且由單晶矽構成之矽基板1已露出之時刻停止蝕刻。同樣地，會於由多晶矽構成之控制閘極電極CGs、或單記憶體閘極電極MGu已露出之時刻停止蝕刻。
又，於如上所述藉由對矽之選擇性高之蝕刻條件而將電荷儲存膜IM除去之情形時，側壁記憶體閘極電極MGs以及單記憶體閘極電極MGu成為蝕刻遮罩。因此，以於側壁記憶體閘極電極MGs以及單記憶體閘極電極MGu之下部殘留有電荷儲存膜IM之方式進行蝕刻。
藉由以上述方式對電荷儲存膜IM實施蝕刻，而如圖11所示，第1區域R1成為在側壁記憶體閘極電極MGs與矽基板1之間形成有電荷儲存膜IMs之形狀。又，該電荷儲存膜IMs成為在控制閘極電極CGs與側壁記憶體閘極電極MGs之間亦一體性地形成之形狀。又，第2區域R2成為在單記憶體閘極電極MGu與矽基板1之間形成有電荷儲存膜IMu之形狀。
繼而，對矽基板1之主面S1藉由例如離子注入法等而注入所需之雜質離子後實施熱處理。此時，第1區域R1之控制閘極電極CGs以及側壁記憶體閘極電極MGs、第2區域R2之單記憶體閘極電極MGu、以及第3區域R3之閘極電極GE成為離子注入遮罩。
本實施形態1中，藉由該步驟而於第1區域R1中之控制閘極電極CGs以及側壁記憶體閘極電極MGs之側方下部之第1p井pw1上形成n型擴展區域ne1。又，於第2區域R2中之單記憶體閘極電極MGs之側方下部之第2p井pw2上形成n型擴展區域ne2。又，於第3區域R3之閘極電極GE之側方下部中之第3p井pw3上形成n型擴展區域ne3，且於第2n井nw2上形成p型擴展區域pe1。
於此，一般而言，構成非揮發性記憶胞之MIS型電晶體、及構成周邊電路之MIS型電晶體中，對其擴展區域所要求之作用以及性能係不同的。例如，如使用上述圖31等所說明般，構成非揮發性記憶胞之MIS型電晶體中，進行資訊之寫入或抹除時，施加5V左右之比較高之電壓。因此，擴展區域必須為能承受該高電壓之規格。一般而言，半導體區域之耐壓係依賴於雜質之濃度與分布，於低濃度下分布範圍愈廣則愈能耐壓。然而，於該低濃度、廣分布下，無法確保構成周邊電路之MIS型電晶體之性能。
因此，本實施形態1之非揮發性半導體記憶裝置中，形成非揮發性記憶胞之第1區域R1以及第2區域R2之n型擴展區域ne1、ne2、與形成周邊電路用之MIS型電晶體之第3區域R3之n型擴展區域ne3，因所要求之特性不同，故而於不同之步驟中形成。但是，必須於矽基板1上形成具有各種雜質濃度、分布之半導體區域，只要使該等半導體區域中之任一者與上述擴展區域ne1~ne3、pe1等共用形成步驟即可，不會導致步驟數之增加。
其次，如圖12所示，以覆蓋矽基板1之主面S1上之各閘極電極CGs、MGs、MGu、GE的側壁之方式形成側壁間隔片sws。由此，首先，於矽基板1之主面S1上，藉由以例如TEOS與臭氧為原材料之CVD法等而形成氧化矽膜(未圖示)。之後，對氧化矽膜實施與矽基板S1之主面相交之方向成為主體之異向性蝕刻。藉此，自我對準性地以覆蓋上述各閘極電極CGs、MGs、MGu、GE之側壁之方式，殘留由氧化矽膜構成之側壁間隔片sws。
繼而，於上述步驟中所形成之側壁間隔片sws之側方下部的矽基板1中之、第1區域R1之第1p井pw1上形成n型源極/汲極區域nsd1，且於第2區域R2之第2p井pw2上形成n型源極/汲極區域nsd2。同樣地，於第3區域R3中之第3p井pw3上形成n型源極/汲極區域nsd3，且於第2n井nw2上形成p型源極/汲極區域psd2。
由此，藉由例如離子注入法等而對矽基板1之主面S1注入所需之雜質離子，然後實施熱處理而形成上述各源極/汲極區域。此時，矽基板1之主面S1上所形成之各閘極電極CGs、MGs、MGu、GE、以及側壁間隔片sws成為離子注入遮罩，各源極/汲極區域nsd1~nsd3、psd1自我對準地形成於上述區域中。
進而，於並未形成有上述離子注入遮罩之區域之矽基板1之主面S1上形成各擴展區域ne1~ne3、pe1。而且，上述之離子注入步驟於此成為重疊性地注入同導電型之雜質離子者。因此，同一區域中所形成之源極/汲極區域與擴展區域(例如n型源極/汲極區域nsd1與n型擴展區域ne1)成為電性連接之狀態。
然後，於各閘極電極CGs、MGs、MGu、GE、以及各源極/汲極區域nsd1~nsd3、psd1之表面上形成矽化物層sc。由此，首先，於矽基板1之主面S1上，藉由例如濺鍍法等而沈積鈷膜(未圖示)。然後，以使鈷膜與矽產生化合反應(矽化物化反應)之程度之溫度實施熱處理。藉此，於鈷膜與矽相接觸之區域形成有矽化鈷。再者，矽化鈷之膜厚將由熱處理之溫度以及時間來控制。最後，將對矽化物化反應起不到幫助作用而殘留下來之鈷膜除去，藉此形成由以矽化鈷為主體之導體膜構成之矽化物層sc。
於此，引起上述矽化物化反應的是鈷膜與矽相接觸之區域，於鈷膜與氧化矽並未接觸之區域中幾乎未引起矽化物化反應。因此，於主要包含氧化矽膜之側壁間隔片sws、或分離部2之表面上並未形成有矽化物層sc。而且，於作為單晶矽之各源極/汲極區域nsd1~nsd3、psd1之表面、與作為多晶矽之各閘極電極CGs、MGs、MGu、GE之表面上，自我對準地形成有矽化物層sc。
藉由以上之步驟而於矽基板1之主面S1上形成有各元件之基本構成。即，藉由本實施形態1之製造步驟而形成具有如下構造之非揮發性半導體記憶裝置，即於第1區域R1之第1p井pw1內配置有分裂閘極型記憶胞M1A，且於第2區域R2之第2p井pw2內配置有單閘極型記憶胞M2。進而，第3區域R3中形成如下構造，即於第3p井pw3內配置有n通道型之MIS型電晶體(以下簡單地稱作n型電晶體)Qn，且於第2n井nw2內配置有p通道型之MIS型電晶體(以下簡單地稱作p型電晶體)Qp。以下係形成各元件之配線之步驟。
如圖13所示，以覆蓋上述步驟中所形成之分裂閘極型記憶胞M1A、單閘極型記憶胞M2、n型電晶體Qn、以及p型電晶體Qp之方式，於矽基板1之主面S1上形成蝕刻終止絕緣膜IS。之後，以覆蓋蝕刻終止絕緣膜IS之方式形成層間絕緣膜IL。於此，藉由例如CVD法等而形成氮化矽膜來作為蝕刻終止層IS，且形成氧化矽膜來作為層間絕緣膜IL。形成層間絕緣膜IL之後，藉由例如CMP法等而對該層間絕緣膜IL實施研磨，藉此使之表面平坦化。
之後，如圖14所示，以貫穿層間絕緣膜IL以及蝕刻終止絕緣膜IS而到達矽化物層sc之方式形成接觸孔CH。該接觸孔CH係對形成於矽基板1表面上之所有源極/汲極區域、及所有閘極電極而形成。
於此，首先，將藉由光微影法等而圖案化之光阻膜(未圖示)設為蝕刻遮罩來對層間絕緣膜IL實施異向性蝕刻。此時，藉由對氧化矽膜之選擇比遠大於對氮化矽膜之選擇比之蝕刻條件而進行加工。藉此，可於對由氧化矽膜構成之層間絕緣膜IL實施蝕刻並蝕刻至由氮化矽膜構成之蝕刻終止絕緣膜IS的時刻，使蝕刻實質性地停止。因此，無需擔心因過度蝕刻而損傷矽基板1等，可高速地對層間絕緣膜IL實施蝕刻。
繼而，藉由對氮化矽膜之選擇比遠遠大於對氧化矽膜之選擇比之蝕刻條件進行加工，藉此對蝕刻終止絕緣膜IS進行蝕刻而形成接觸孔CH。如上所述，本實施形態1之製造方法中，適用自我對準地形成接觸孔CH之所謂之SAC(Self Align Contact)技術。
繼而，藉由將導體膜埋入接觸孔CH中而形成接觸插塞CP。於此，於矽基板1之整個主面S1上藉由例如濺鍍法等而形成鎢膜(未圖示)。然後，藉由例如CMP法等而對鎢膜實施研磨，藉此將鎢膜除去至與層間絕緣膜1L之表面相同之水準。藉此，可形成於接觸孔CH內埋入有鎢膜之接觸插塞CP。
其次，於接觸插塞CP上形成配線層ML。配線層ML係例如鋁或銅等之導體膜，其之形成係為了與各元件連通之接觸插塞CP間之接線。於此，簡化起見僅表示有1層配線層ML，但可進而於上層，利用普通之多層配線技術並重複相同之插塞(介層窗插塞)形成以及配線形成而形成所需之電路構成。
如上所述，根據本實施形態1之技術，可將構造不同之2種記憶胞(分裂閘極型記憶胞M1A、單閘極型記憶胞M2)形成於同一個基板上。進而，根據本實施形態1之技術，無需導入新步驟、或增加步驟數便可形成上述構造。其結果，可使非揮發性半導體記憶裝置之性能提高而不會導致良率之降低或製造成本之增加等生產性之降低。
又，根據本發明者們之進一步研究，隨著記憶胞自身之性能提高及周邊電路之縮放(scaling)，於上述圖1之分裂閘極型記憶胞M1A中，對側壁記憶體閘極電極MGs要求與主面S1水平之方向上之微細化。於此，如使用上述圖6~圖9所說明般，側壁記憶體閘極電極MGs於對第1導體膜3實施異向性蝕刻時係自我對準地形成於控制閘極電極CGs之側壁上。
此時，根據本發明者們之研究，係由控制閘極電極CGs之高度決定自我對準地形成於其側壁上之側壁記憶體閘極電極MGs之尺寸。亦即，即便於形成有相同厚度之第1導體膜3之情形時，若控制閘極電極CGs之高度不同，則覆蓋其側壁之第1導體膜3之平面方向之寬度亦會有變化。因此，亦可藉由調整控制閘極電極CGs之高度來滿足上述側壁記憶體閘極電極MGs之尺寸縮小之要求。
另一方面，亦可考慮控制閘極電極CGS之高度調整存在限制之情形，或超過可藉由高度調整來控制之範圍而必須縮小側壁記憶體閘極電極MGs之尺寸之情形等。該情形時，於使用上述圖6所說明之步驟中，只要預先使第1導體膜3形成得較薄即可。
然而，根據本發明者們之進一步研究得知，使第1導體膜3形成得較薄則會帶來以下問題。
第1導體膜3係於隨後之加工中成為側壁記憶體閘極電極MGs，且亦同樣地成為單記憶體閘極電極MGu之導體膜。因此，使第1導體膜3形成得較薄將意味著使單記憶體閘極電極MGu薄膜化。另一方面，如使用上述圖11所說明般，單記憶體閘極電極MGu係用作在第2區域R2中形成n型擴展區域ne2時之離子注入遮罩。因此，若使該單記憶體閘極電極MGu薄膜化，則其無法充分發揮作為離子注入遮罩之功能，從而導致擴散層形成至所需之區域以外。
以下說明上述問題之應對方法。圖15係表示續上述圖6後之製造步驟中之主要部分剖面圖。於此，與上述圖6中所說明之步驟之情形相比，使第1導體膜3形成得較薄。其厚度將取決於藉由隨後之異向性蝕刻而形成之側壁記憶體閘極電極MGs之尺寸。而且，以覆蓋第1導體膜3之方式形成第1保護膜6。如此，藉由在第1導體膜3上疊層第1保護膜6，而確保作為隨後之離子注入遮罩之充分厚度。
接下來之步驟中，藉由蝕刻而將多餘之第1保護膜6除去。此時，於第2區域R2，必須於隨後成為單記憶體閘極電極MGu之區域上殘留有第1保護膜6。因此，形成藉由例如光微影法等而形成之光阻膜7來作為蝕刻遮罩，以防止將該區域之第1保護膜6暴露於蝕刻中。於此，第1保護膜6必須於第2區域R2以外之區域中全部被除去，以防止殘留於例如段差部等中。因此，該步驟中藉由實施等向性蝕刻而將第1保膜6除去。
進而，必須使利用該等向性蝕刻將第1保護膜6除去而露出之第1導體膜3不會受到該等向性蝕刻之影響。其原因在於，必須使第1導體膜3藉由隨後之異向性蝕刻而自我對準地殘留於第1區域R1之控制閘極電極CGs之側壁上來形成側壁記憶體閘極電極MGs。因此，第1保護膜6，使用於該等向性蝕刻中對底層之第1導體膜3之選擇性高的材料，即蝕刻速度差異很大之材料。本實施形態1中，第1導體膜3為多晶矽，第1保護膜為例如氧化矽膜等。
又，第1保護膜6只要是對多晶矽之選擇性高之材料即可，亦可設為與多晶矽不同之導體膜。第1保護膜6，因隨後以覆蓋單記憶體閘極電極MGu上表面之方式形成，故而更好的是具有導電性之導體膜。
然後，如圖16所示，於第2區域R2中，以覆蓋想要作為單記憶體閘極電極MGu而殘留之區域之第1導體膜3、以及其上部之第1保護膜6之方式形成光阻膜8。藉由光微影法而以寬度與單記憶體閘極電極MGu之閘極寬度相同之方式對光阻膜8加工。因此，光阻膜8之寬度小於先前之作為第1保護膜6之等向性蝕刻之蝕刻遮罩而形成的光阻膜7(圖15)之寬度。而且，與使用上述圖7所說明之方法同樣地，將該光阻膜8作為蝕刻遮罩來對第1導體膜3進行異向性蝕刻。
繼而，實施與使用圖9~圖14所說明之步驟相同之步驟，而如圖17所示形成非揮發性半導體記憶裝置。於此，形成於第2區域R2上之單閘極型記憶胞M2之單記憶體閘極電極MGu，具有形成為覆蓋其上表面之第1保護膜6。如此，於中途步驟中在單閘極電極MGu上疊層第1保護膜6。藉此，單記憶體閘極電極MGu可具有充分發揮著形成例如n型擴展區域ne2時之離子注入遮罩之功能之程度的膜厚。
如上所述，藉由使用第1保護膜6來疊層單記憶體閘極電極MGu，而可在不影響其他步驟之情況下縮小側壁記憶體閘極電極MGs之尺寸。其結果，可進一步提高非揮發性半導體記憶裝置之性能。
(實施形態2)
本實施形態2中，例示的是如下技術：以與上述實施形態1中所示之製造方法不同之方法來將2種構造之記憶胞形成於同一個基板上。以不同之方法來製造之結果，形成構造與上述實施形態1不同之非揮發性半導體記憶裝置。於此，首先，使用圖18說明本實施形態2中所例示之非揮發性半導體記憶裝置之構造。
圖18所示之本實施形態2之非揮發性半導體記憶裝置之構造，與上述實施形態1之構造相比除下述方面以外均相同。於此，僅對不同之處作說明，此以外之部分與使用上述圖1所說明之構造相同。
本實施形態2之非揮發性半導體記憶裝置中，矽基板1上之第1區域R1中所形成之分裂閘極型記憶胞(第1記憶元件)M1B之構造，與上述實施形態1之構造之不同之處在於如下方面。
即，於控制閘極電極CGs與側壁記憶體閘極電極MGs之間形成有保護絕緣膜IP。保護絕緣膜IP係為使鄰接配置之控制閘極電極CGs與側壁記憶體閘極電極MGs絕緣而形成之以氧化矽為主體之絕緣膜。因此，為了實現兩者間之正常絕緣，而使保護絕緣膜IP之厚度厚於例如控制閘極絕緣膜IGs等之厚度。又，控制閘極電極CGs亦可為一部分搭在側壁記憶體閘極電極MGs之上表面之一部分上之形狀。該情形時，控制閘極電極CGs與側壁記憶體閘極電極MGs之間形成有保護絕緣膜IP而使兩者絕緣。
該形狀之分裂閘極型記憶胞M1B，亦基於與上述實施形態1之分裂閘極型記憶胞M1A大致相同之動作原理而動作。即，可進行高速性優異之記憶體動作。而且，本實施形態2中，實現將具有高速性之分裂閘極型記憶胞M1B、與具有高重寫耐受性之單閘極型記憶胞M2混載於同一個矽基板1上之非揮發性記憶體。其結果，可使非揮發性半導體記憶裝置之性能提高。
以下，對本實施形態2中所例示之具有上述構造之非揮發性半導體記憶裝置之製造方法進行說明。於此，以與上述實施形態1之製造步驟不同之部分為中心作詳細說明。即，本實施形態2中省略詳細說明之步驟、或材料特徵等係與上述實施形態1相同。
初期步驟與使用上述圖2~圖4所說明之方法相同。再者，上述實施形態1中，於上述圖4之步驟之後在第1區域R1上形成控制閘極絕緣膜IGs與控制閘極電極CGs。
與此相對，本實施形態2中，如圖19所示，於第1區域R1上經由電荷儲存膜IMs而形成側壁記憶體閘極電極MGs。而且，於第2區域R2上經由電荷儲存膜IMu而形成單記憶體閘極電極MGu。尤其，於第1區域R1與第2區域R2之間，側壁記憶體閘極電極MGs以及單記憶體閘極MGu以同一步驟形成，又，電荷儲存膜IMs以及電荷儲存膜IMu以同一步驟形成。
更具體而言，上述圖4之步驟結束之後，於矽基板1之主面S1上依序形成第1絕緣膜IM1、第2絕緣膜1M2、以及第3絕緣膜IM3。各絕緣膜之種類及所要求之功能、以及形成方法與上述實施形態1相同。繼而，以覆蓋矽基板1之主面S1之方式，藉由例如CVD法等而形成多晶矽膜。
繼而，將藉由例如光微影法等而形成之光阻膜(未圖示)作為蝕刻遮罩來對多晶矽膜實施異向性蝕刻。藉此，於第1區域R1上形成側壁記憶體閘極電極MGs，且於第2區域R2上形成單記憶體閘極電極MGu。
繼而，進而將上述光阻膜作為蝕刻遮罩，對第1~第3絕緣膜IM1~IM3實施異向性蝕刻。藉此，於第1區域R1之側壁記憶體閘極電極MGs下形成電荷儲存膜IMs，且於第2區域R2之單記憶體閘極電極MGu下形成電荷儲存膜IMu。如此獲得圖19之構造。
其次，如圖20所示，於矽基板1之主面S1上，以覆蓋第1區域R1之側壁記憶體閘極電極MGs以及第2區域R2之單記憶體閘極電極MGu之方式形成保護絕緣膜IP。以下表示其順序。
首先，於矽基板1之主面S1上，藉由例如熱氧化法等而形成以氧化矽為主體之作為絕緣膜之保護絕緣膜IP。繼而，藉由蝕刻而將多餘區域之保護絕緣膜IP除去。此時，於保護絕緣膜IP未被除去而殘留下來之區域中，為防止暴露於蝕刻中而預先形成由例如光阻膜等形成之蝕刻遮罩。本實施形態2中，殘留有保護絕緣膜IP之區域、與保護絕緣膜IP被除去之區域係如下所述。
如使用上述圖18所說明般，保護絕緣膜IP之形成係為了使隨後形成於第1區域R1中之控制閘極電極CGs與側壁記憶體閘極電極MGs絕緣。因此，於覆蓋第1區域R1之側壁記憶體閘極電極MGs之部分上必須殘留有保護絕緣膜IP。
另一方面，如使用上述圖18所說明般，側壁記憶體閘極電極MGs之一側配置有控制閘極電極CGs。於此，控制閘極電極CGs與矽基板1之間必須形成有控制閘極絕緣膜ICs。於此，該控制閘極絕緣膜ICs係關係到作為分裂閘極型記憶胞M1B之MIS型電晶體之性能，故而無法僅以較厚之保護絕緣膜IP來代替。因此，側壁記憶體閘極電極MGs之隨後形成有控制閘極電極CGs之一側之矽基板1的主面S1上必須將保護絕緣膜IP除去。
根據相同之理由，亦必須將用以形成周邊電路之第3區域R3之保護絕緣膜IP除去。即，第3區域R3中形成具有取決於特性之厚度之閘極絕緣膜的MIS型電晶體，而並不需要保護絕緣膜IP。
又，本實施形態2中，為防止單記憶體閘極電MGu暴露於隨後之異向性蝕刻步驟中，而亦於第2區域R2中殘留保護絕緣膜IP。
於如上所述之應殘留有保護絕緣膜IP之區域中，藉由例如光微影法等而形成光阻膜(未圖示)。而且，將光阻膜作為蝕刻遮罩來對保護絕緣膜IP實施蝕刻，藉此將多餘之保護絕緣膜IP。
其次，如圖21所示，於矽基板1之主面上之未形成有上述保護絕緣膜IP之區域中的第1區域R1形成控制閘極絕緣膜ICs，於第3區域R3形成閘極絕緣膜IG。
於此，本實施形態2中，第1區域R1之控制閘極絕緣膜ICs與第3區域R3之閘極絕緣膜IG係於同一個步驟中形成。例如，利用熱氧化法等使矽基板1之主面S1氧化而形成以氧化矽為主體之絕緣膜，藉此形成兩者。
然後，以覆蓋矽基板1之主面S1之方式形成第2導體膜9。第2導體膜9係以多晶矽為主體之導體膜，其藉由例如CVD法等而形成。
下一步驟中，如圖22所示，對第2導體膜9進行加工，藉此統一於第1區域R1上形成控制閘極電極CGs(參照上述圖18)，又，於第3區域R3上形成閘極電極GE(參照例如上述圖5)。於此，藉由異向性蝕刻而將作為上述各電極殘留下來之部分以外之第2導體膜9除去。藉由例如光微影法等而形成光阻膜10來作為用於此蝕刻之蝕刻遮罩。對未被上述光阻膜10覆蓋之第2導體膜9實施異向性蝕刻而將其除去。之後，藉由相同之蝕刻而將多餘之保護絕緣膜IP、控制閘極絕緣膜ICS、以及閘極絕緣膜IG除去。
藉由以上步驟，而如圖23所示，於矽基板1之主面S1上之第1區域R1中經由控制閘極絕緣膜ICs而形成控制閘極電極CGs，且於第3區域R3中經由閘極絕緣膜IG而形成閘極電極GE。尤其，第1區域R1之控制閘極絕緣膜ICs以及控制閘極電極CGs之規格係與使用上述圖18所說明者相同。
接下來之步驟中，實施在上述實施形態1中使用圖11~圖14所說明之步驟相同之步驟，藉此形成圖23所示之構造之本實施形態2之非揮發性半導體記憶裝置。
藉由以上步驟，而可於同一個矽基板1上之第1區域R1中形成上述圖18之分裂閘極型記憶胞M1B，且於第2區域R2中形成圖18之單閘極型記憶胞M2。因此，可將構造不同之、具有高速性之記憶胞與具有高重寫耐受性之記憶胞形成於同一個基板上。進而，根據本實施形態2之技術，構成上述2種記憶胞之大部分要素可共用形成步驟。即，可在不帶來製造步驟之顯著增加之情況下混載2種記憶胞。其結果，可使非揮發性半導體記憶裝置之性能提高。
又，上述實施形態1中，形成分裂閘極型記憶胞M1A之控制閘極電極CGC之後，形成兩記憶體閘極電極MGs、MGu。與此相對，本實施形態2中，形成兩記憶體閘極電極MGs、MGu之後，形成控制閘極電極CGs。根據本發明者們之研究，保持資訊之電荷儲存膜IM之品質容易影響到非揮發性半導體記憶裝置之記憶體特性。因此，自該觀點而言，更好的是於儘可能早之階段上形成具有電荷儲存膜IM之兩記憶體閘極電極MGs、MGu之製造方法。
又，本實施形態2中，必須在與形成控制閘極絕緣膜ICs或第1絕緣膜IM1之步驟不同之步驟中形成保護絕緣膜IP，且具有用以對該保護絕緣膜IP進行加工之步驟。與此相對，不包含該步驟之上述實施形態1之方法可進一步削減步驟數。而且，可削減製造步驟則意味著帶來良率之提高、製造成本之降低等生產性之提高。因此，自該觀點而言，更好的是能進一步削減步驟數之製造方法。
(實施形態3)
本實施形態3中，例示了於同一晶片上具備具有高速性之分裂閘極型記憶胞與具有高重寫耐受性之單閘極型記憶胞之非揮發性半導體記憶裝置中適於實用之各記憶胞的配置技術等。
圖24係構成本實施形態3之非揮發性半導體記憶裝置之要素中拔出記憶體區塊Mem後之說明圖。本實施形態3之非揮發性半導體記憶裝置之所有構成與上述實施形態1、2相同，且係形成於同一個矽基板1上。
記憶體區塊Mem具有配置著用以存儲邏輯電路之程式資訊(第1資訊)之非揮發性記憶體(或FLASH)之區域即程式用記憶體區域(第1記憶體區域)FLp。又，記憶體區塊Mem具有配置著用以存儲動作所需之資料資訊(第2資訊)之非揮發性記憶體之區域即資料用記憶體區域(第2記憶體區域)FLd。
所謂程式資訊係用以使邏輯電路執行運算並進行處理動作之資訊，通常於產品出廠時僅寫入1次。因此，幾乎不會再寫入，但因關係到積體電路之處理動作，故而必須高速讀出。另一方面，所謂資料資訊係記憶有動作中之狀態及異常資訊並作為資料而預先加以保持。因此，與程式資訊相比，雖不要求高速性但需要對高頻率重寫之耐受性。由此，本實施形態3中，將上述般要求不同特性之程式用記憶體區域FLp與資料用記憶體區域FLP分開構成。
而且，上述實施形態1、2中，將配置有分裂閘極型記憶胞Kax、M1A、M1B(以下簡單地記作分裂閘極型記憶胞Ms)之第1區域R1分配為上述之程式用記憶體區域FLp。進而，本實施形態3中，將上述實施形態1、2中配置有單閘極型記憶胞Kcx、M2(以下簡單地記作單閘極型記憶胞Mu)之第2區域R2分配為上述之資料用記憶體區域FLd。如此一來，可將讀出動作之高速性優異之分裂閘極型記憶胞M1、與重寫耐受性優異之單閘極型記憶胞M2活用於各自所適合之用途。
再者，本發明者們所研究之非揮發性半導體記憶裝置，要求程式用記憶體區域FLp有數百萬位元組(MB)之記憶容量，且要求資料用記憶體區域FLd有數百千位元組(KB)之記憶容量。因此，記憶體區塊Mem中，程式用記憶體區域FLp之佔用面積將大於資料用記憶體區域FLd之佔用面積。
如上述實施形態1中使用圖30~圖35所說明般，非揮發性記憶體動作時，與通常之元件相比而必須供給更高之電壓，亦有時自外部電源供給如此之高電壓，但本實施形態3之非揮發性半導體記憶裝置中，設記憶體區塊Mem為具備電源電路pwr之構造，從而自內部供給電壓。
於此，本實施形態3之非揮發性半導體記憶裝置中，程式用記憶體區域FLp以及資料用記憶體區域FLd並非為各自分別具有電源，而是共用同一個電源電路pwr。即，配置於程式用記憶體區域FLp中之分裂閘極型記憶胞Ms、以及配置於資料用記憶體區域FLd中之單閘極型記憶胞Mu與電源電路pwr電性連接，並藉由一個電源電路pwr而供給電壓。藉此，可節省在同晶片上具備2種記憶胞且包含內部電源之非揮發性半導體記憶裝置之晶片之面積。
另一方面，如上述實施形態1所說明般，分裂閘極型記憶胞Ms與單閘極型記憶胞Mu之動作原理不同，故而電壓供給之規格亦不同。例如，分裂閘極型記憶胞Ms中，如使用上述圖30、圖31所說明般，寫入動作時施加10V左右之電壓來作為記憶體閘極電壓Vgm，而於抹除時施加-5V左右之電壓來作為記憶體閘極電壓Vgm。與此相對，單閘極型記憶胞Mu中，如使用上述圖34、圖35所說明般，寫入動作時施加14V左右之電壓來作為記憶體閘極電壓Vgm，而於抹除時施加-14V左右之電壓來作為記憶體閘極電壓Vgm。
為實現上述之電壓施加條件，本實施形態3之電源電路pwr具有正電壓產生電路pv與負電壓產生電路nv。進而，於程式用記憶體區域FLp中所配置之分裂閘極型記憶胞Ms與電源電路pwr之電性連接間，配置有切換開關ss。同樣地，於資料用記憶體區域FLd中所配置之單閘極型記憶胞Mu與電源電路pwr之電性連接間亦配置有切換開關ss。具備該等切換開關ss係為了將自電源電路pwr供給之正電壓或負電壓分配至程式用記憶體區域FLp或資料用記憶體區域FLd。
又，上述之電壓分配或切換時序之控制係藉由控制電路cc而進行。控制電路cc係與切換開關ss電性連接而為記憶體區塊Mem所具備。切換開關ss為例如場效電晶體等。
於此，資料用記憶體區域FLd中所配置之單閘極型記憶胞Mu，於動作時，需要14V左右之正負電壓來作為記憶體閘極電壓Vgm。與其他元件相比，此電壓係高電壓。需要該高電壓之元件容易引起構成要素之物理性損傷，或因電場對其他元件之影響而導致其他元件動作不良(所謂之干擾現象)等。此等現象將會導致非揮發性半導體記憶裝置之可靠性降低。由此，本實施形態3中，於該單閘極型記憶胞Mu動作時，設記憶體閘極電壓Vgm之施加方法為如下所述。
即，不僅對上述圖1所說明之單記憶體閘極電極MGu施加電壓，而且對第2p井pw2施加與所述電壓極性相反之電壓。例如，對單記憶體閘極電極MGu施加7V，且對第2p井pw2施加-7V。藉此，可一面使施加至各要素之電壓為絕對低於14V之電壓，一面相對性地施加14V之偏壓來作為記憶體閘極電壓Vgm。其結果，可使非揮發性半導體記憶裝置之可靠性提高。
進而，本實施形態3中配置於資料用記憶體區域FLd上之單閘極型記憶胞Mu，如上述實施形態1中使用圖1所說明般，藉由使用有第1n井nw1之3重井構造而與矽基板1電絕緣。藉此，如上所述，即便必須施加專用於形成有單閘極型記憶胞Mu之第2p井pw2之電壓，亦有可能降低該電場對形成於同一個矽基板1上之其他元件之影響。因此，可實現各記憶體元件之穩定動作以及資料保持。其結果，可使非揮發性半導體記憶裝置之性能進一步提高。
其次，例示本實施形態3之記憶體區塊Mem中各記憶胞Ms、Mu配置於各記憶體區域FLp、FLd之方法。
圖25係表示程式用記憶體區域FLp中之分裂閘極型記憶胞Ms之配置(陣列構成)之電路圖。分裂閘極型記憶胞Ms，如例如上述實施形態1之圖1中所說明般，具有以彼此絕緣之形態鄰接之控制閘極電極CGs與側壁記憶體閘極電極MGs。而且，於記憶體動作時，對各自獨立地施加控制閘極電壓Vgc、或記憶體閘極電壓Vgm。因此，電路圖中記述為，一個分裂閘極型記憶胞Ms包括以控制閘極電極CGs動作之控制閘極電晶體QMc、及以側壁記憶體閘極電極MGs動作之記憶體閘極電晶體QMm1。
本實施形態3之程式用記憶體區域FLp中，將複數個分裂閘極型記憶胞Ms配置為非或(NOR)型。一般而言，NOR型記憶胞配置可以使用有字元線、資料線、源極線之3根配線之方法，進行1個胞單位之寫入、讀出。進而該NOR型記憶胞配置具有隨機存取為高速之特徵。根據該理由，NOR型記憶胞配置適於用以存儲程式之記憶體配置。因此，本實施形態3中，亦於程式用記憶體區域FLp中將可高速動作之分裂閘極型記憶胞Ms配置成NOR型，藉此可使非揮發性半導體記憶裝置之性能進一步提高。以下，說明具體之接線方法。
構成分裂閘極型記憶胞Ms之控制閘極電晶體QMc之閘極(對應於上述圖1之控制閘極電極CGs)係由控制字元線WLc供電。又，記憶體閘極電晶體QMm1之閘極(對應於上述圖1之側壁記憶體閘極電極MGs)係由記憶體字元線WLm供電。
又，相對於位元線BL，相鄰之兩個分裂閘極型記憶胞Ms共用同一個位元接點11。例如，彼此相鄰之胞Ms1與胞Ms2共用相對於位元線BL之位元接點11A。同樣地，相對於源極線SL，相鄰之兩個分裂閘極型記憶胞Ms共用同一個源極接點12。例如，彼此相鄰之胞Ms2與胞Ms3共用相對於源極線SL之源極接點12A。
以上述方式共用之接點11、12，於實際之分裂閘極型記憶胞Ms中，對應於上述圖1之接觸插塞CP中之對形成於第1p井pw1上的n型源極/汲極區域nsd1供電者。
如上所述，本實施形態3之程式用記憶體區域FLp中，將分裂閘極型記憶胞Ms配置成NOR型而實現高速化，進而使複數個胞共用一部分接點11、12而節省空間。其結果，可使非揮發性半導體記憶裝置之性能提高。
上述之NOR型配置亦可適於將單閘極型記憶胞Mu配置於資料用記憶體區域FLd上之配置方法。圖26表示資料用記憶體區域FLd中將單閘極型記憶胞Mu配置成NOR型之情形之電路圖。單閘極型記憶胞Mu，如上述實施形態1中使用圖1所說明般係由單一之單記憶體閘極電極構成之電晶體。因此，電路圖中，亦記述為一個單閘極型記憶胞Mu由一個記憶體閘極電晶體QMm2構成。
本實施形態3之資料用記憶體區域FLd中之單閘極型記憶胞Mu之NOR型配置之接線方法，與使用上述圖25所說明之方法大致相同。
即，記憶體閘極電晶體QMm2之閘極(對應於上述圖1之單記憶體閘極電極MGu)由字元線WL供電。又，相對於位元線BL，相鄰之兩個單閘極型記憶胞Mu共用同一個位元接點13。同樣地，相對於源極線SL，相鄰之兩個單閘極型記憶胞Mu共用同一個源極接點14。以上述方式共用之接點13、14，於實際之單閘極型記憶胞Mu中，對應於上述圖1之接觸插塞CP中之對形成於第2p井pw2上之n型源極/汲極區域nsd2供電者。
如上所述，本實施形態3之資料用記憶體區域FLd中，將單閘極型記憶胞Ms配置成NOR型，且使複數個胞共用一部分接點13、14而節省空間。如上所述，不僅程式用記憶體區域FLp，而且亦設資料用記憶體區域FLd中之記憶胞之配置成NOR型，藉此可使非揮發性半導體記憶裝置之性能提高。
再者，單閘極型記憶胞Mu如上所述係由單一之記憶體閘極電晶體QMm2構成，故而若始終處於連通狀態，則無法作為記憶體而發揮功能。因此，進行讀出時，於並未對字元線WL施加所規定之電壓之狀況下，必須對臨限值電壓進行控制以防止該胞確實未成為連通狀態。
又，資料用記憶體區域FLd上之單閘極型記憶胞Mu之配置亦可為反及(NAND)型。圖27表示資料用記憶體區域FLd中將單閘極型記憶胞Mu配置為NAND型之情形之電路圖。
對構成單閘極型記憶胞Mu之記憶體閘極電晶體QMm2之閘極之供電，與上述圖26之NOR型同樣地由字元線WL來實施。又，鄰接之單閘極型記憶胞Mu間並不存在與位元線BL或源極線SL連接之接點。即，鄰接之單閘極型記憶胞Mu電性串聯連接。因此，與上述圖26之NOR型相比，可更密地配置單閘極型記憶胞Mu。
此時，作為記憶體動作係對與同一個位元線BL連接之複數個單閘極型記憶胞Mu統一進行寫入、抹除、讀出動作。此動作原理係於對大容量之資料頻繁重寫並使用之資料用記憶體區域FLd中不會出現問題。又，於並未對字元線WL施加電壓之狀況下，即便單閘極型記憶胞Mu為連通狀態，亦不會出現記憶體動作上之問題。其原因在於，於串聯連接之複數個單閘極型記憶胞Mu之兩端，經由控制用之MIS型電晶體Qc而連接於位元線BL以及字元線WL。如此，作為資料用記憶體區域FLd上之單閘極型記憶胞Mu之配置方法，更好的是在不會產生動作上之問題之情況下能更高密度地配置之NAND型配置。
如上所述，根據上述實施形態1~3，可藉由將構造以及動作原埋不同之2種記憶胞混載於同一個基板上而構成能單獨應對高速性、高重寫耐受性之要求之非揮發性記憶體。又，進行上述之混載時，無需導入新製造步驟、及無需極度增加現存之製造步驟，因此不會產生良率降低及製造成本增加等之生產性降低之問題。又，集成於同一個晶片上時，亦不會增加電源電路或胞陣列等之面積，且亦不會妨礙晶片之小型化。如此一來，可使非揮發性半導體記憶裝置之性能提高。
以上，基於實施形態對本發明者們所完成之發明作了具體說明，當然了，本發明並未限定於上述實施形態，可於不脫離其要旨之範圍內加以各種變更。
例如，上述實施形態1~3中，例示了將分裂閘極型記憶胞與單閘極型記憶胞設為n通道型之MIS型電晶體而形成於p型井中之構造。於此，該等記憶胞之極性或位置關係相反亦可，該情形時，可使表述之極性反轉而形成所需之構造。
又，例如，上述實施形態1~3中所例示之非揮發性半導體記憶裝置中，例示了STI構造者來作為對形成於同一個基板上之複數個元件之形成區域作出規定的分離部。於此，作為分離部，亦可為所謂之LOCOS(Local oxidation of Silicon，矽局部氧化)構造。
 [產業上之可利用性]
本發明可適用於例如個人電腦或便攜設備等中進行資訊處理所需之半導體產業。
1．．．矽基板(半導體基板)
2．．．分離部
3．．．第1導體膜
4、5、7、8、10．．．光阻膜
6．．．第1保護膜
9．．．第2導體膜
11、11A、13．．．位元接點
12、12A、14．．．源極接點
BL．．．位元線
cc．．．控制電路
CGs．．．控制閘極電極(第1閘極電極)
CH．．．接觸孔
CP．．．接觸插塞
FLd．．．資料用記憶體區域
FLp．．．程式用記憶體區域
GE．．．閘極電極
ICs．．．控制閘極絕緣膜(第1閘極絕緣膜)
IG．．．閘極絕緣膜
IL．．．層間絕緣膜
IM1．．．第1絕緣膜
IM2．．．第2絕緣膜
IM3．．．第3絕緣膜
IMs、IMu．．．電荷儲存膜(電荷儲存絕緣膜)
IP．．．保護絕緣膜
IS．．．蝕刻終止絕緣膜
M1A、M1B、Ms．．．分裂閘極型記憶胞(第1記憶元件)
Ms1～Ms3．．．胞
M2、Mu．．．單閘極型記憶胞(第2記憶元件)
Mem．．．記憶體區塊
MGs．．．側壁記憶體閘極電極(第2閘極電極)
MGu．．．單記憶體閘極電極(第3閘極電極)
ML．．．配線層
ne1、ne2、ne3．．．n型擴展區域
nsd1、nsd2、nsd3．．．n型源極/汲極區域
nv．．．負電壓產生電路
nw1．．．第1n井(第1半導體體區域)
nw2．．．第2n井
nwa．．．n型第1擴散層
nwb．．．n型第2擴散層
pe1．．．p型擴展區域
psd1、psd2．．．p型源極/汲極區域
pv．．．正電壓產生電路
pw1．．．第1p井
pw2．．．第2p井(第2半導體區域)
pw3．．．第3p井
pwr．．．電源電路
Qc．．．MIS電晶體
QMc．．．控制閘極電晶體
QMm1、QMm2．．．記憶體閘極電晶體
Qn．．．n型電晶體
Qp．．．p型電晶體
R1．．．第1區域
R2．．．第2區域
R3．．．第3區域
R4．．．第4區域
S1．．．主面
sc．．．矽化物層
SL．．．源極線
ss．．．切換開關
sws．．．側壁間隔片
Vd．．．汲極電壓
Vgc．．．控制閘極電壓
Vgm．．．記憶體閘極電壓
Vs．．．源極電壓
WL．．．字元線
WLc．．．控制字元線
WLm．．．記憶體字元線
圖1係本發明之實施形態1之非揮發性半導體記憶裝置之主要部分剖面圖；
圖2係本發明之實施形態1之非揮發性半導體記憶裝置之製造步驟中之主要部分剖面圖；
圖3係續圖2後之非揮發性半導體記憶裝置之製造步驟中之主要部分剖面圖；
圖4係續圖3後之非揮發性半導體記憶裝置之製造步驟中之主要部分剖面圖；
圖5係續圖4後之非揮發性半導體記憶裝置之製造步驟中之主要部分剖面圖；
圖6係續圖5後之非揮發性半導體記憶裝置之製造步驟中之主要部分剖面圖；
圖7係續圖6後之非揮發性半導體記憶裝置之製造步驟中之主要部分剖面圖；
圖8係本發明之實施形態1之非揮發性半導體記憶裝置之製造步驟中與圖7相同之製造步驟中之其他主要部分剖面圖；
圖9係續圖7後之非揮發性半導體記憶裝置之製造步驟中之主要部分剖面圖；
圖10係續圖9後之非揮發性半導體記憶裝置之製造步驟中之主要部分剖面圖；
圖11係續圖10後之非揮發性半導體記憶裝置之製造步驟中之主要部分剖面圖；
圖12係續圖11後之非揮發性半導體記憶裝置之製造步驟中之主要部分剖面圖；
圖13係續圖12後之非揮發性半導體記憶裝置之製造步驟中之主要部分剖面圖；
圖14係續圖13後之非揮發性半導體記憶裝置之製造步驟中之主要部分剖面圖；
圖15係續圖6後之非揮發性半導體記憶裝置之其他製造步驟中之主要部分剖面圖；
圖16係續圖15後之非揮發性半導體記憶裝置之製造步驟中之主要部分剖面圖；
圖17係續圖16後之非揮發性半導體記憶裝置之製造步驟中之主要部分剖面圖；
圖18係本發明之實施形態2之非揮發性半導體記憶裝置之主要部分剖面圖；
圖19係續圖4後之本發明之實施形態2之非揮發性半導體記憶裝置之製造步驟中之主要部分剖面圖；
圖20係續圖19後之非揮發性半導體記憶裝置之製造步驟中之主要部分剖面圖；
圖21係續圖20後之非揮發性半導體記憶裝置之製造步驟中之主要部分剖面圖；
圖22係續圖21後之非揮發性半導體記憶裝置之製造步驟中之主要部分剖面圖；
圖23係續圖22後之非揮發性半導體記憶裝置之製造步驟中之主要部分剖面圖；
圖24係本發明之實施形態3之非揮發性半導體記憶裝置之說明圖；
圖25係本發明之實施形態3之非揮發性半導體記憶裝置之電路圖；
圖26係本發明之實施形態3之非揮發性半導體記憶裝置之其他電路圖；
圖27係本發明之實施形態3之非揮發性半導體記憶裝置之其他電路圖；
圖28係本發明者們所研究之非揮發性半導體記憶裝置之說明圖；
圖29係本發明者們所研究之非揮發性半導體記憶裝置之主要部分剖面圖；
圖30係表示本發明者們所研究之非揮發性半導體記憶裝置之動作之說明圖；
圖31係表示本發明者們所研究之非揮發性半導體記億裝置之其他動作之說明圖；
圖32係本發明者們所研究之其他非揮發性半導體記憶裝置之主要部分剖面圖；
圖33係本發明者們所研究之其他非揮發性半導體記憶裝置之主要部分剖面圖；
圖34係表示本發明者們所研究之其他非揮發性半導體記憶裝置之動作之說明圖；及
圖35係表示本發明者們所研究之其他非揮發性半導體記憶裝置之其他動作之說明圖。
1．．．矽基板(半導體基板)
2．．．分離部
CGs．．．控制閘極電極(第1閘極電極)
CP．．．接觸插塞
ICs．．．控制閘極絕緣膜(第1閘極絕緣膜)
IL．．．層間絕緣膜
IM1．．．第1絕緣膜
IM2．．．第2絕緣膜
IM3．．．第3絕緣膜
IMs、IMu．．．電荷儲存膜(電荷儲存絕緣膜)
IS．．．蝕刻終止絕緣膜
M1A．．．分裂閘極型記憶胞(第1記憶元件)
M2．．．單閘極型記憶胞(第2記憶元件)
MGs．．．側壁記憶體閘極電極(第2閘極電極)
MGu．．．單記憶體閘極電極(第3閘極電極)
ML．．．配線層
ne1、ne2．．．n型擴展區域
nsd1、nsd2．．．n型源極/汲極區域
nw1．．．第1n井(第1半導體體區域)
pw1．．．第1p井
pw2．．．第2p井(第2半導體區域))
R1．．．第1區域
R2．．．第2區域
S1．．．主面
sc．．．矽化物層
sws．．．側壁間隔片

Claims (20)

  1. 一種非揮發性半導體記憶裝置之製造方法，其特徵在於包括以下步驟：(a)準備主面上具有第1區域以及第2區域之第1導電型之半導體基板；(b)於上述第1區域中之上述半導體基板之主面上經由第1閘極絕緣膜而形成第1閘極電極；(c)以覆蓋上述第1區域以及上述第2區域中之上述半導體基板之主面的方式，依序形成電荷儲存絕緣膜與第1導體膜；及(d)上述(c)步驟之後對上述第1導體膜進行加工，藉此於上述第1區域上形成第2閘極電極，且於上述第2區域上形成第3閘極電極；上述(c)以及(d)步驟係於上述(b)步驟之前或後進行；上述第1區域中，上述第1閘極電極與上述第2閘極電極係為於彼此電絕緣之狀態下彼此相鄰地配置而形成；上述第1閘極電極以及上述第2閘極電極係於上述第1區域中構成第1記憶元件之要素之一部分；上述第3閘極電極係於上述第2區域中構成第2記憶元件之要素之一部分。
  2. 如請求項1之非揮發性半導體記憶裝置之製造方法，其中至上述(c)步驟之前，更包括以下步驟：(e)於上述第2區域中形成與上述第1導電型相反導電型之第2導電型的第1半導體區域；及(f)於上述第1半導體區域內形成第1導電型之第2半導體區域；上述(d)步驟中，以上述第3閘極電極在平面上配置於上述第2半導體區域內之方式對上述第1導體膜進行加工；上述第2記憶元件在平面上配置於上述第2半導體區域內。
  3. 如請求項2之非揮發性半導體記憶裝置之製造方法，其中作為上述電荷儲存絕緣膜，依序形成第1絕緣膜、第2絕緣膜、及第3絕緣膜；上述第2絕緣膜係儲存電荷之絕緣膜；夾著上述第2絕緣膜之上述第1絕緣膜及上述第3絕緣膜，係為防止上述第2絕緣膜中所儲存之電荷向外部洩漏之絕緣膜。
  4. 如請求項3之非揮發性半導體記憶裝置之製造方法，其中上述第1絕緣膜係厚度為4~6nm之以氧化矽為主體之絕緣膜；上述第2絕緣膜係厚度為5~10nm之以氮化矽為主體之絕緣膜，或係厚度為8~12nm之以氧化金屬為主體之絕緣膜；上述第3絕緣膜係厚度為5~9nm之以上述氧化矽為主體之絕緣膜，或係厚度為5~9nm之以氧化鋁為主體之絕緣膜；上述氧化金屬具有比上述氧化矽高之相對介電常數。
  5. 如請求項4之非揮發性半導體記憶裝置之製造方法，其中上述氧化金屬係氧化鉿。
  6. 如請求項1之非揮發性半導體記憶裝置之製造方法，其中於上述(b)步驟之後進行上述(c)以及(d)步驟，藉此使上述半導體基板與上述第2閘極電極之間所形成之上述電荷儲存絕緣膜亦於上述第1閘極電極與上述第2閘極電極之間一體地形成；上述第1閘極電極與上述第2閘極電極係為於藉由上述電荷儲存絕緣膜而彼此電絕緣之狀態下彼此相鄰地配置而形成。
  7. 如請求項6之非揮發性半導體記憶裝置之製造方法，其中於上述(c)步驟後，至上述(d)步驟之前，更包括以下步驟：(g)以覆蓋上述第1區域以及上述第2區域之上述第1導體膜之方式形成第1保護膜；及(h)藉由等向性蝕刻而將上述第1區域之上述第1保護膜除去；上述(d)步驟中，除對上述第1導體膜進行加工之外，還以於上述第3閘極電極上殘留有上述第1保護膜之方式對上述第1保護膜進行加工；上述第1保護膜與上述第1導體膜對於上述等向性蝕刻之速度不同。
  8. 如請求項1之非揮發性半導體記憶裝置之製造方法，其中上述(c)以及(d)步驟係於上述(b)步驟之前進行；包括以下步驟：(i)上述(d)步驟之後，以覆蓋上述第2閘極電極之方式形成保護絕緣膜；上述(i)步驟之後，藉由在上述(b)步驟中形成上述第1閘極電極，而於上述第1閘極電極與上述第2閘極電極之間形成上述保護絕緣膜；上述第1閘極電極與上述第2閘極電極係形成為於藉由上述保護絕緣膜而彼此電絕緣之狀態下，彼此相鄰地配置。
  9. 一種非揮發性半導體記憶裝置，其特徵在於包括：(a)主面上具有第1區域以及第2區域之第1導電型之半導體基板；(b)配置於上述第1區域中之第1記憶元件；及(c)配置於上述第2區域中之第2記憶元件；上述第1記憶元件包括：(b1)於上述半導體基板之主面上經由第1閘極絕緣膜而形成之第1閘極電極；及(b2)於上述半導體基板之主面上經由電荷儲存絕緣膜而形成之第2閘極電極；上述第1閘極電極與上述第2閘極電極係於彼此電絕緣之狀態下，彼此相鄰地配置；上述第2記憶元件包括：(c1)於上述半導體基板之主面上經由上述電荷儲存絕緣膜而形成之第3閘極電極。
  10. 如請求項9之非揮發性半導體記憶裝置，其中更包括：(d)配置於上述半導體基板主面上之電源電路；上述第1記憶元件以及上述第2記憶元件與上述電源電路電性連接；藉由一個上述電源電路而對上述第1記憶元件以及上述第2記憶元件供給電壓。
  11. 如請求項10之非揮發性半導體記憶裝置，其中更包括：(e)切換開關，其係分別配置於上述第1記憶元件與上述電源電路之電性連接間，及上述第2記憶元件與上述電源電路之電性連接間；上述電源電路更包括：(d1)供給正電壓之正電壓產生電路；及(d2)供給負電壓之負電壓產生電路；上述切換開關具有對上述第1記憶元件或上述第2記憶元件切換自上述電源電路供給之正電壓或負電壓之功能。
  12. 如請求項11之非揮發性半導體記憶裝置，其中上述第1區域係分配作為用以記憶第1資訊之第1記憶體區域；上述第2區域係分配作為用以記憶第2資訊之第2記憶體區域；上述第1資訊係與上述第2資訊相比而以高速讀出之資訊；上述第2資訊係與上述第1資訊相比而以高頻率重寫之資訊。
  13. 如請求項12之非揮發性半導體記憶裝置，其中複數個上述第1記憶元件於上述第1區域上配置成NOR型，複數個上述第2記憶元件於上述第2區域上配置成NOR型或NAND型。
  14. 如請求項9之非揮發性半導體記憶裝置，其中更包括：(f)形成於上述第2區域內之與上述第1導電型相反導電型之第2導電型的第1半導體區域；及(g)形成於上述第1半導體區域內之第1導電型之第2半導體區域；上述第2記憶元件在平面上配置於上述第2半導體區域內。
  15. 如請求項14之非揮發性半導體記憶裝置，其中上述電荷儲存絕緣膜包括第1絕緣膜、第2絕緣膜、及第3絕緣膜；上述第2絕緣膜配置成夾於上述第1絕緣膜與上述第3絕緣膜之間；自靠近上述半導體基板之側起依序配置成上述第1絕緣膜、上述第2絕緣膜、上述第3絕緣膜；上述第2絕緣膜係儲存電荷之絕緣膜；夾著上述第2絕緣膜之上述第1絕緣膜以及上述第3絕緣膜係防止上述第2絕緣膜中所儲存之電荷向外部洩漏之絕緣膜。
  16. 如請求項15之非揮發性半導體記憶裝置，其中上述第1絕緣膜係厚度為4~6nm之以氧化矽為主體之絕緣膜；上述第2絕緣膜係厚度為5~10nm之以氮化矽為主體之絕緣膜，或係厚度為8~12nm之以氧化金屬為主體之絕緣膜；上述第3絕緣膜係厚度為5~9nm之以上述氧化矽為主體之絕緣膜，或係厚度為5~9nm之以氧化鋁為主體之絕緣膜；上述氧化金屬具有比上述氧化矽高之相對介電常數。
  17. 如請求項16之非揮發性半導體記憶裝置，其中上述氧化金屬係氧化鉿。
  18. 如請求項9之非揮發性半導體記憶裝置，其中上述半導體基板與上述第2閘極電極之間所形成之上述電荷儲存絕緣膜亦於上述第1閘極電極與上述第2閘極電極之間一體地形成；上述第1閘極電極與上述第2閘極電極係於藉由上述電荷儲存絕緣膜而彼此電絕緣之狀態下彼此相鄰地配置。
  19. 如請求項18之非揮發性半導體記憶裝置，其中上述第2記憶元件更包括：(c2)形成於上述第3閘極電極上之第1保護膜；上述第1保護膜係相對於上述第3閘極電極所具有之第1導體膜，為對於等向性蝕刻之速度不同之膜。
  20. 如請求項9之非揮發性半導體記憶裝置，其中於上述第1閘極電極與上述第2閘極電極之間形成有保護絕緣膜；上述第1閘極電極與上述第2閘極電極係於藉由上述保護絕緣膜而彼此電絕緣之狀態下彼此相鄰地配置。
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