CN108010911A - 半导体器件及制造半导体器件的方法 - Google Patents

半导体器件及制造半导体器件的方法 Download PDF

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Abstract

本公开涉及半导体器件及制造半导体器件的方法。包括鳍式低耐压晶体管和鳍型高耐压晶体管的半导体器件的性能得到改善。在通过第一元件隔离膜彼此隔离的多个第一鳍中的每一个上形成低耐压晶体管，以及形成高耐压晶体管，该高耐压晶体管具有包括多个第二鳍的顶部和侧表面的沟道区域和在彼此相邻的第二鳍之间的半导体衬底的顶部。此时，围绕包括一个高耐压晶体管的沟道区域的一部分的第二鳍的第二元件隔离膜的顶部低于第一元件隔离膜的顶部。

Description

半导体器件及制造半导体器件的方法
相关申请交叉参考
在2016年10月28日提交的包括说明书、附图和摘要的日本专利申请No.2016-211436的公开内容通过整体引用并入本文。
技术领域
本发明涉及半导体器件及制造半导体器件的方法，更具体地，涉及一种有效地应用于包括鳍式场效应晶体管的半导体器件的技术。
背景技术
鳍式场效应晶体管被称为以高速工作的场效应晶体管，并且允许减小漏电流、功耗和尺寸。鳍式场效应晶体管(FINFET)例如是具有包括在衬底上方突出的板状(壁状)半导体层的图案的沟道层的半导体元件，并且具有栅电极，该栅电极被形成以便跨越(straddle)图案。
日本未审专利公开No.Hei01(1989)-82672描述了金属氧化物半导体场效应晶体管(MOSFET)在半导体衬底的形成有沟道的主表面中具有多个沟槽，以扩展有效沟道宽度。
日本未审专利公开No.2002-49286描述了在倾斜方向上对鳍执行离子注入，从而将相同量的杂质引入鳍的侧表面部分和上平面部分。
通常，需要减小半导体器件的尺寸并提高集成度，并且鳍式场效应晶体管现在作为满足这些要求的一种结构是关注的主题。可以在鳍上形成配置为逻辑电路的低电阻FET或配置为闪存的FET。另一方面，必须对在产生用于闪存的写入和擦除的高电压的电路中使用的高耐压MOSFET等施加大电流。因此，难以提供具有与低耐压晶体管类似的结构的高耐压鳍式MOSFET。
具体地说，尽管通过使用鳍结构可以减小低电阻FET和配置为闪速存储器的FET的尺寸，但高耐压FET的尺寸不太可能减小，这阻碍了半导体设备尺寸的减小。
发明内容
本说明书和附图的描述将阐明其它目的和新颖特征。
本申请中公开的典型的一个实施例简要总结如下。
一个实施例的半导体器件包括设置在鳍上的低耐压晶体管和具有包括多个其他鳍的相应表面以及位于鳍之间的半导体衬底的顶部的沟道的高耐压晶体管。
根据一个实施例的制造半导体器件的方法是形成设置在鳍上的低耐压晶体管，并形成具有沟道的高耐压晶体管，该沟道包括多个其它鳍的相应表面以及位于鳍之间的半导体衬底的顶部。
根据本申请中公开的一个实施例，可以提高半导体器件的性能。
附图说明
图1是示出本发明的第一实施例的半导体芯片的布局结构的示意图。
图2是示出本发明的第一实施例的半导体器件的立体图。
图3是示出本发明的第一实施例的半导体器件的截面图。
图4是示出本发明的第一实施例的半导体器件的截面图。
图5是在半导体器件的制造期间的本发明的第一实施例的半导体器件的截面图。
图6是在图5之后的制造过程期间半导体器件的截面图。
图7是在图6之后的制造过程期间半导体器件的截面图。
图8是在图7之后的制造过程期间半导体器件的截面图。
图9是在图8之后的制造过程期间半导体器件的截面图。
图10是在图9之后的制造过程期间半导体器件的截面图。
图11是在图10之后的制造过程期间半导体器件的截面图。
图12是在图11之后的制造过程期间半导体器件的截面图。
图13是在图12之后的制造过程期间半导体器件的截面图。
图14是在图13之后的制造过程期间半导体器件的截面图。
图15是在图14之后的制造过程期间半导体器件的截面图。
图16是在图15之后的制造过程期间半导体器件的截面图。
图17是在图16之后的制造过程期间半导体器件的截面图。
图18是在图17之后的制造过程期间半导体器件的截面图。
图19是在图18之后的制造过程期间半导体器件的截面图。
图20是在图19之后的制造过程期间半导体器件的截面图。
图21是在图20之后的制造过程期间半导体器件的截面图。
图22是在图21所示的制造过程期间半导体器件的截面图。
图23是在图22之后的制造过程期间半导体器件的截面图。
图24是在图23之后的制造过程期间半导体器件的截面图。
图25是在图24之后的制造过程期间半导体器件的截面图。
图26是在图25之后的制造过程期间半导体器件的截面图。
图27是在图26之后的制造过程期间半导体器件的截面图。
图28是在图27之后的制造过程期间半导体器件的截面图。
图29是在图28之后的制造过程期间半导体器件的截面图。
图30是本发明的第二实施例的半导体器件的截面图。
图31是本发明的第二实施例的半导体器件的截面图。
图32是在半导体器件的制造过程期间的本发明的第二实施例的半导体器件的截面图。
图33是示出本发明的第二实施例的半导体衬底中的杂质浓度的曲线图。
图34包括各自示出比较例的高耐压晶体管的栅极电压和漏极电流之间的关系的曲线图。
图35是本发明的第三实施例的半导体器件的截面图。
图36是本发明第三实施例的半导体器件的截面图。
图37是在半导体器件的制造过程期间的本发明的第三实施例的半导体器件的截面图。
图38是示出本发明的第三实施例的半导体衬底中的杂质浓度的曲线图。
图39包括各自示出本发明第三实施例的高耐压晶体管的栅极电压和漏极电流之间的关系的曲线图。
图40是本发明的第三实施例的第一变形例的半导体器件的截面图。
图41是本发明的第三实施例的第一变形例的半导体器件的截面图。
图42是在半导体器件的制造过程期间的本发明的第三实施例的第一变形例的半导体器件的截面图。
图43是示出根据本发明的第三实施例的第一变形例的半导体衬底中的杂质浓度的曲线图。
图44是示出本发明的第三实施例的第一变形例的高耐压晶体管的栅极电压和漏极电流之间的关系的曲线图。
图45是本发明的第三实施例的第二变形例的半导体器件的截面图。
图46是本发明的第三实施例的第二变形例的半导体器件的截面图。
图47是示出本发明的第三实施例的第二变形例的半导体衬底中的杂质浓度的曲线图。
图48是本发明的第三实施例的第三变形例的半导体器件的截面图。
图49是本发明的第三实施例的第三变形例的半导体器件的截面图。
图50是比较例的半导体器件的截面图。
具体实施方式
尽管为了方便起见，以下实施例中的每一个可以在多个部分或实施例中被分开描述，但是除了特别限定的情况之外，它们彼此不相关，并且处于一定关系中，其中一个是修改、细节、补充说明、等等。在以下各实施例中，当提及元件数量(包括数字、数值、数量和范围)时，除了特别限定的情况之外，以及除了对于数字主要明确限于上述数字的情况之外，该数量不限于指定数量。换句话说，该号码可以不小于或不超过所述号码。此外，应当理解，在以下每个实施例中，除了特别限定的情况之外，并且除了对于将部件视为不可缺少的原理的情况之外，该实施例的部件(包括元件台阶等)不一定是不可或缺的。类似地，在以下每个实施例中，当描述组件等的形状或位置关系时，应包括与这种形状等基本上密切相关或类似的任何构造，除了特别限定的情况，并且除了对于这种配置在原则上被认为不包括的情况。对于每个数值和范围也是如此。
在下文中，将参照附图详细描述一些实施例。在用于说明实施例的所有附图中，具有相同功能的部件由相同的附图标记表示，并且省略重复的描述。在以下实施例中，除了特别需要的情况之外，原则上不重复描述相同或相似的部分。
第一实施例
半导体芯片的示例性布局配置
参照一些图来描述具有第一实施例的非易失性存储器的半导体器件。现在描述具有包括非易失性存储器的系统的半导体器件(半导体芯片)的布局配置。图1是示出第一实施例的半导体芯片CHP的示例性布局配置的示意图。在图1中，半导体芯片CHP包括中央处理单元(CPU)CC1、随机存取存储器(RAM)CC2和模拟电路CC3。半导体芯片CHP还包括电可擦除可编程只读存储器(EEPROM)CC4、闪速存储器CC5和输入/输出(I/O)电路CC6，因此构成半导体器件。
可以称为中央处理单元的CPU(电路)CC1从存储器件读取和解码指令，并且基于指令执行各种类型的算术运算和控制。
RAM(电路)CC2是允许从其中随机读取存储器信息的存储器，即，允许从其中读取随机存储的存储器信息，并且允许新写入存储器信息。因此，RAM CC2也被称为随机存取存储器。使用包含静态电路的静态RAM(SRAM)作为RAM。
模拟电路CC3处理电压信号和电流信号，其随时间连续变化，即处理模拟信号，并且包括例如放大器电路、转换电路、调制电路、振荡电路和电源电路。
EEPROM CC4和闪速存储器CC5各自是非易失性存储器中的一种，其允许存储器信息在写入操作和擦除操作中被电重写，并且每个也称为电可擦除可编程只读存储器。EEPROM CC4或闪速存储器CC5的存储单元由例如用于存储器的金属氧化物氮化物半导体(MONOS)晶体管或用于存储器的金属氮化物半导体(MNOS)晶体管构成。例如，EEPROM CC4和闪速存储器CC5彼此不同，因为EEPROM CC4是可以以字节擦除的非易失性存储器，而闪速存储器CC5是可以在字线中被擦除的非易失性存储器。通常，闪速存储器CC5存储要由CPU CC1执行的各种处理的程序。另一方面，EEPROM CC4以高频率存储要重写的各种数据。EEPROMCC4或闪速存储器CC5包括存储单元阵列，其包括布置成矩阵的多个非易失性存储单元，并且还包括地址缓冲器、行解码器、列解码器、校验感测放大器电路、感测放大器电路、写入电路等。
作为输入/输出电路的I/O电路CC6将半导体芯片CHP内的数据输出到耦合到半导体芯片CHP的外部设备，或者从耦合到半导体芯片CHP的外部设备接收数据，并发送数据进入半导体芯片CHP。
第一实施例的半导体器件具有存储单元区域和逻辑电路区域。存储单元区域具有存储单元阵列，其包括以矩阵形式布置的多个非易失性存储单元。逻辑电路区域具有CPUCC1、RAM CC2、模拟电路CC3、I/O电路CC6以及用于EEPROM CC4或闪速存储器CC5的地址缓冲器、行解码器、列解码器、验证感测放大器电路、感测放大器电路或写入电路。
半导体器件的结构
下面参考图2至图4描述第一实施例的半导体器件的结构。图2是第一实施例的半导体器件的透视图。图3和图4分别是第一实施例的半导体器件的截面图。图2至图4分别示出了在左侧具有鳍式低耐压晶体管的低耐压晶体管区域1A和在右侧具有鳍式高耐压晶体管的高耐压晶体管区域1B。
图3包括在图2所示的低耐压晶体管区域1A和高耐压晶体管区域1B中沿鳍的延伸方向(纵向)的一个鳍的截面图。图4沿着图2所示的低耐压晶体管区域1A和高耐压晶体管区域1B中的鳍的横向方向上包括截面，每个截面包括多个鳍和鳍上的栅电极。
图2省略了侧壁、源极和漏极区域、硅化物层、元件隔离膜上的层间绝缘膜以及元件、互连件和接触插塞(耦合部件)上的层间绝缘膜。虽然在鳍的纵向方向上可以在一个鳍上并排设置多个元件，但是图3仅示出了每个鳍上的一个晶体管。如图3所示，尽管栅电极GE1的侧表面被作为栅极绝缘膜的一部分的高k膜HK覆盖，但是图2省略了高k膜HK。
如图2至图4所示，第一实施例的半导体器件包括半导体衬底SB。半导体衬底SB由例如具有约1至10Ωcm的特定电阻率的p型单晶硅制成。半导体衬底SB的主表面具有低耐压晶体管区域1A和与低耐压晶体管区域1A不重叠的高耐压晶体管区域1B。在图2和图4的区域1A中，为了便于理解附图，示出了不同数量的鳍。布置在Y方向上的鳍FA和FB的相应数量可以大于或小于图2或图4所示的鳍FA和FB的数量。
在低耐压晶体管区域1A的半导体衬底SB上，在X方向上延伸的多个鳍FA沿Y方向以等间隔布置。沿着X方向延伸的多个鳍FB在高耐压晶体管区域1B中的半导体衬底SB上在Y方向上以相等的间隔布置。X方向和Y方向分别是沿着半导体衬底SB的主表面的方向，并且X方向与Y方向正交。虽然这里描述了低耐压晶体管区域1A和高耐压晶体管区域1B中的鳍FA和FB两者都沿着X方向延伸的情况，但鳍FA和FB可以沿着彼此不同的方向。
鳍FA和FB中的每一个例如是从半导体衬底SB的主表面选择性地突出的具有壁状(板状)的长方体的突出部(凸部)。作为半导体衬底SB的一部分的鳍FA和FB中的每一个是半导体衬底SB的源极区域。相邻鳍FA之间的空间填充有元件隔离膜EI1，并且每个鳍FA在平面图中被元件隔离膜EI1包围。鳍FA是形成低耐压晶体管QL的源极区域。相邻的鳍FB之间的空间没有填充元件隔离膜，并且在相邻的鳍FB之间的半导体衬底SB的下面的简称为平面部的顶部从元件隔离膜EI2露出。
鳍FB周围的半导体衬底SB的主表面在本文中也被称为平面部分，除了相邻鳍FB之间的部分。在高耐压晶体管区域1B中，包括布置在Y方向上的鳍FB的一组在平面图中被嵌入在形成在平面部分的顶部中的沟槽中的元件隔离膜EI2包围。元件隔离膜EI2不设置在相邻的鳍FB之间并直接位于该区域的下方。鳍FB和平面部分各自是源极区域，以形成高耐压晶体管QH。
在低耐压晶体管区域1A中，鳍FA的下端部(即，鳍FA的各侧表面的下端部被覆盖在低耐压晶体管区域1A中的平面图中的相邻鳍FA之间的半导体衬底SB的顶部(平面部)的元件隔离膜EI1包围。换句话说，元件隔离膜EI1的顶部位于鳍FA的上端和下端之间的中间部的高度处。元件隔离膜EI1的底部位于与鳍FA或平面部的下端相同的高度。然而，鳍FA的一部分突出于元件隔离膜EI1的上方。换句话说，相邻鳍之间的区域不完全填充有元件隔离膜EI1。
另一方面，鳍FB完全从高耐压晶体管区域1B中的元件隔离膜EI2露出。鳍FA和FB的顶部位于基本上相同的高度。此外，相邻鳍FA与相邻鳍FB之间的平面部分之间的平面部分位于基本相同的高度。换句话说，围绕各鳍FA和FB的两个平面部分具有基本上相同的高度。本申请所涉及的高度是指在与半导体衬底SB的主面垂直的方向上与半导体衬底SB的主表面的距离，除非另有所指。尽管鳍FA和FB的顶部可以分别描述为半导体衬底SB的主表面，但是具有与平面部分相同的高度的半导体衬底SB的每个平面部分和顶部均被称为第一实施例中的半导体衬底SB的主表面。
元件隔离膜EI1是嵌入在彼此相邻的鳍FA之间的绝缘膜，并且包括例如氧化硅膜。元件隔离膜EI2是嵌入到设置在平面部分中的元件隔离沟槽中的绝缘膜，并且包括例如氧化硅膜。元件隔离膜EI2的顶部位于基本上等于平面部分的高度的高度处。具体地，元件隔离膜EI2的顶部位于比元件隔离膜EI1的顶部低的高度，元件隔离膜EI2的底部位于比元件隔离膜EI1的底部和平面部分低的高度。鳍FB的顶部位于元件隔离膜EI2的顶部之上。当元件隔离膜EI2的顶部在半导体器件的制造过程中过度缩回时，元件隔离膜EI2的顶部位于元件隔离膜EI1的底部的下方、彼此相邻的鳍FA之间的平面部分的下方并且在围绕鳍FB的平面部分的下方。
鳍FA和FB中的每一个例如是在垂直于主表面的方向上从半导体衬底SB的主表面突出的长方体突出部。然而，鳍FA和FB可以各自不一定具有长方体形状，但是可以具有在短边方向的截面中具有圆角的矩形形状。尽管鳍FA和FB的每个侧表面可以垂直于半导体衬底SB的主表面，但是侧表面可以具有相对于半导体衬底SB的主表面的倾斜角度。也就是说，鳍FA和FB的截面形状均是长方体或梯形。
鳍FA或FB在平面图中延伸的方向是每个鳍的长边方向(纵向方向)，并且与长边方向正交的方向是鳍的短边方向(横向)。例如，鳍FA和FB可以在平面视图中各自具有曲折的布局。
在低耐压晶体管区域1A中，栅电极GE1设置在鳍FA的上方，栅极绝缘膜介于其间。栅电极GE1延伸以跨越鳍FA之上。栅极绝缘膜包括覆盖夹置在绝缘膜IF3和栅电极GE1之间的每个鳍FA和高k膜HK(参见图3)的另一侧的部分以及顶部的部分的绝缘膜IF3。绝缘膜IF3包括例如氧化硅膜，并且高k膜HK是由例如HfSiO制成的绝缘膜。作为高介电常数膜的高k膜HK的介电常数高于氧化硅和氮化硅各自的介电常数。设置高k膜HK以覆盖栅电极GE1的侧表面和底部。
栅电极GE1包括例如形成在高k膜HK上的第一金属膜和形成在高k膜HK上的第二金属膜，其间具有第一金属膜。第一金属膜和第二金属膜未在附图中示出，栅电极GE1被示为一个金属膜。第一金属膜由例如钛铝(TiAl)制成，并且第二金属膜由例如铝(Al)制成。作为金属栅电极的栅电极GE1主要包括第二金属膜。
绝缘膜IF3、高k膜HK、栅电极GE1、高k膜HK和绝缘膜IF3依次从鳍FA的侧表面之间的一侧表面顺次设置，其在Y方向上彼此相对。也就是说，栅电极GE1的一部分嵌入在相邻的鳍FA之间。
栅电极GE1的一部分直接设置在平面部分上，元件隔离膜EI1和高k膜HK之间在彼此相邻的鳍FA之间的Y方向上的区域中。被元件隔离膜EI1覆盖的平面部分不构成低耐压晶体管。元件隔离膜EI1的顶部不被绝缘膜IF3覆盖，因此与高k膜HK接触。
栅电极GE2设置在鳍FB的上方，在高耐压晶体管区域1B之间设置有栅极绝缘膜GF。栅电极GE2延伸以跨越鳍FB之上。栅极绝缘膜GF包括覆盖每个鳍FB的顶部的一部分以及任一侧表面的一部分的绝缘膜。该绝缘膜包括例如氧化硅膜。栅电极GE2包括例如多晶硅膜。栅极绝缘膜GF的厚度大于绝缘膜IF3。具体地，绝缘膜IF3的厚度例如为2-3nm，栅极绝缘膜GF的厚度例如为15nm。栅极绝缘膜GF的厚度大于绝缘膜IF3和高k膜HK的堆叠膜的厚度。
栅极绝缘膜GF、栅电极GE2和栅极绝缘膜GF设置在从一个侧表面侧依次沿着Y方向彼此相对的侧表面之间。也就是说，栅电极GE2的一部分嵌入在相邻的鳍FB之间。
栅电极GE2的一部分直接设置在平面部分之间，栅极绝缘膜GF位于在Y方向上彼此相邻的鳍FB之间的区域之间。覆盖有栅电极GE2的平面部分构成高耐压晶体管QH的沟道区域。元件隔离膜EI2的顶部可以被栅电极GE2覆盖。
如图3所示，侧壁SW设置在栅电极GE1的任一侧表面上，其中高k膜HK在其间，并且侧壁SW也设置在栅电极GE2的任一侧表面上。侧壁SW例如包括氮化硅膜和氧化硅膜的堆叠膜。然而，氮化硅膜和氧化硅膜在图中未分别示出。
在低耐压晶体管区域1A的鳍FA中设置有包含p型杂质的阱WL1(例如，硼(B))。阱WL1从鳍FA的顶部被提供到鳍FA下方的半导体衬底SB的内部。在从栅电极GE1和元件隔离膜EI1露出的鳍FA的顶部和侧表面设置一对源极和漏极区域。具体地，在平面图中，在X方向上夹持栅电极GE1的鳍FA中设置源极区域和漏极区域。换句话说，栅电极GE1在平面视图中被源极区域和漏极区域夹持。
图3仅示出了在鳍FA的顶部中形成的源极和漏极区域，并且不示出在鳍FA的侧表面中形成的源极和漏极区域。源极区域和漏极区域各自包括延伸区域EX1和扩散区域D1，延伸区域EX1是含有相对低浓度的n型杂质(例如磷(P)或砷(As))的n型半导体区域，扩散区域D1是含有比延伸区域EX1更高浓度的n型杂质(例如磷(P)或砷(As))的n型半导体区域。
虽然延伸区域EX1的深度被示出为比扩散区域D1的深度更深，扩散区域D1的深度可以比延伸区域EX1的深度更深，或者扩散区域D1的深度可以等于延伸区域EX1的深度。虽然形成在鳍FA的顶部的扩散区域D1或延伸区域EX1的水平面未达到图3中的元件隔离膜EI1的顶部的高度，但是水平面可以达到元件隔离膜EI1顶部的高度。在未示出区域中，扩散区域D1和延伸区域EX1设置在鳍FA的任一侧表面中，以便从鳍FA的侧表面的上端延伸到元件隔离膜EI1顶部的高度。
源极区域和漏极区域各自具有延伸区域EX1和扩散区域D1。也就是说，在栅电极GE1旁边的鳍FA中设置一对延伸区域EX1和一对扩散区域D1。延伸区域EX1在X方向上比扩散区域D1更靠近栅电极GE1。如上所述，形成源极和漏极区域，其各自具有包括具有低杂质浓度的延伸区域EX1和具有高杂质浓度的扩散区域D1(即，轻掺杂漏极(LDD))结构的结构。这使得可以改善具有这种源极和漏极区域的晶体管的短沟道特性。
包括延伸区域EX1和扩散区域D1以及栅电极GE1的源极区域和漏极区域共同构成低耐压晶体管QL。低耐压晶体管QL例如形成在包括图1所示的CPU CC1等的逻辑电路区域中，并且是与高耐压晶体管QH相比需要高速运行的半导体元件。低耐压晶体管QL是金属绝缘体半导体(MIS)型场效应晶体管(FET)。鳍FA上形成的低耐压晶体管QL是鳍FET。
在X方向上夹持在一对源极区域和漏极区域之间并且以栅电极GE1覆盖的鳍FA的顶面和侧表面配置低耐压晶体管QL的沟道区域。因此，在低耐压晶体管QL的导通期间，电流在源极和漏极区域之间的沟道区域中在X方向上流动。但是，由元件隔离膜EI1覆盖的鳍FA的任一侧表面的某一部分和平面部分不构成低耐压晶体管QL；因此，即使在低耐压晶体管QL的导通期间，也不会在这些部分中流过电流。
低耐压晶体管QL分别设置在由元件隔离膜EI1隔离的鳍FA中。换句话说，设置在沿Y方向布置的各个鳍FA中的低耐压晶体管QL共享栅电极GE1，但不共享源极和漏极区域以及沟道区域，因此不配置一个晶体管。低耐压晶体管QL是具有仅包括鳍FA的表面的沟道的FINFET。
在高耐压晶体管区域1B的鳍FB中设置包含p型杂质的阱WL2(例如硼(B))。阱WL2从鳍FB的顶部到鳍FB下方的半导体衬底SB的内部。例如，阱WL2到达元件隔离膜EI2下面的半导体衬底SB的内部。在鳍FB的顶部、鳍FB的每个侧表面以及从栅电极GE2和元件隔离膜EI2露出的平面部分设置一对源极和漏极区域。具体地说，源极区域和漏极区域设置在平面图中X方向上夹持在栅电极GE2中的鳍FB和平面部分的每一个中。换句话说，在平面图中，栅电极GE2被源极区域和漏极区域夹持在中间。
具体地，与低耐压晶体管区域1A不同，源极和漏极区域中的每个也设置在鳍FB之间的半导体衬底SB的顶部(平面部分)中，以使栅电极GE2在高耐压晶体管区域1B中的平面图中被源极和漏极区域夹持。
图3仅示出了在鳍FB的顶部中形成的源极和漏极区域，并且不示出在鳍FB的侧表面和平面部分中形成的源极和漏极区域。源极区域和漏极区域各自包括延伸区域EX2和扩散区域D2，延伸区域EX2是含有相对低浓度的n型杂质(例如磷(P)或砷(As))的n型半导体区域，扩散区域D2是含有比延伸区域EX2更高浓度的n型杂质(例如磷(P)或砷(As))的n型半导体区域。
尽管延伸区域EX2的深度被示出为比扩散区域D2的深度更深，扩散区域D2的深度可以比延伸区域EX2的深度更深，或者扩散区域D2的深度可以等于延伸区域EX2的深度。虽然形成在鳍FB的顶部的扩散区域D2和延伸区域EX2没有达到在图3中平面部分的高度，但是区域D2和EX2可以达到平面部分的高度。在未示出区域中，扩散区域D2和延伸区域EX2设置在鳍FB的每个侧表面中，以便从鳍FB的侧表面的上端延伸到平面部分的高度。
形成在鳍FB的侧表面中的源极和漏极区域中的每一个在比平面部分更深的位置处到达半导体衬底SB的内部，并且耦合到形成在Y方向上彼此相邻的鳍FB之间的半导体衬底SB顶部(平面部分)的源极和漏极区域之一。也就是说，形成在沿Y方向布置的鳍FB的表面中的源极区域彼此不隔离，而是经由形成在平面部分中的源极区域集成在一起。类似地，形成在沿Y方向布置的鳍FB的表面中的漏极区域彼此不隔离，而是经由形成在平面部分中的漏极区域集成在一起。
源极区域和漏极区域各自具有延伸区域EX2和扩散区域D2。也就是说，在栅电极GE2旁边的鳍FB和平面部分的每一个中设置一对延伸区域EX2和一对扩散区域D2。延伸区域EX2在X方向上比扩散区域D2更靠近栅电极GE1。
包括延伸区域EX2和扩散区域D2以及栅电极GE2的源极区域和漏极区域构成高耐压晶体管QH。高耐压晶体管QH例如形成在图1所示的I/O电路区域CC6中，并且是在比低耐压晶体管QL更高的电压下工作的半导体元件，并且承载比低耐压晶体管QL大的电流。因此，高耐压晶体管QH需要具有比低耐压晶体管QL更高的耐压性能。高耐压晶体管QH是MIS型FET。
在X方向上夹持在一对源极区域和漏极区域之间并且以栅电极GE2覆盖的鳍FB的顶部和侧表面配置高耐压晶体管QH的沟道区域。因此，在高耐压晶体管QH的导通期间，电流在源极和漏极区域之间的沟道区域中在X方向上流动。
与低耐压晶体管区域1A不同，由于鳍FB之间的平面部分也构成了高耐压晶体管QH的沟道区域，所以在高耐压晶体管区域1B中的高耐压晶体管QH的导通期间，电流也流过平面部分。也就是说，高耐压晶体管QH的栅极宽度大于低耐压晶体管QL。
如上所述，在高耐压晶体管区域1B中，在Y方向上布置的鳍FB中没有单独设置高耐压晶体管QH，覆盖沿Y方向布置的鳍FB的栅电极GE2、形成在各个鳍FB中的源极和漏极区域以及形成在各个平面部分中的源极和漏极区域构成一个高耐压晶体管QH。
X方向对应于低耐压晶体管QL和高耐压晶体管QH的每一个的栅极长度方向，并且Y方向对应于低耐压晶体管QL和高耐压晶体管QH的每一个的栅极宽度方向。鳍FA的顶部的Y方向的宽度是低耐压晶体管QL的栅极宽度的一部分，鳍FB的顶部的Y方向的宽度是高耐压晶体管QH的栅极的宽度的一部分。在平面图中与Y方向一致且沿鳍FA的侧表面的方向上，用栅电极GE1覆盖的鳍FA的侧表面的长度构成低耐压晶体管QL的栅极宽度的一部分。在平面图中与Y方向一致且沿鳍FB的侧表面的方向上，用栅电极GE2覆盖的鳍FB的侧表面的长度构成高耐压晶体管QH的栅极宽度的一部分。相邻鳍FB之间的平面部分的Y方向的宽度是高耐压晶体管QH的栅极宽度的一部分。
因此，在平面图中与Y方向一致的方向上，一个低耐压晶体管QL的栅极宽度对应于一个鳍FA的顶部和鳍FA的两侧的侧表面被栅电极GE1覆盖的区域的距离(长度)在平面图中与Y方向对准的方向。另一方面，一个高耐压晶体管QH的栅极宽度对应于在由一个栅电极GE2覆盖的鳍FB的顶部的Y方向上的长度的和、在由一个栅电极GE2覆盖的各个鳍FB的两侧的侧表面的长度的和以及在与平面图中与Y方向一致的方向上在由栅电极GE2中覆盖的各个平面部分的长度的和的总和。也就是说，高耐压晶体管QH具有包括鳍FB的表面和鳍FB之间的平面部分的沟道，因此具有比低耐压晶体管QL更长的栅极宽度。
如图3所示，具有扩散区域D1和具有扩散区域D2的鳍FB的顶部和侧表面的鳍FA的顶部和侧表面均被硅化物层S1覆盖。也就是说，从栅电极GE1和GE2以及侧壁SW露出的鳍FA和FB的表面被硅化物层S1覆盖。硅化物层S1例如包括硅化镍(NiSi)。低耐压晶体管区域1A中的硅化物层S1设置在元件隔离膜EI1上。在高耐压晶体管区域1B中，形成在从栅电极GE2和侧壁SW露出的平面部分中的扩散区域D2的顶部也被硅化物层S1覆盖。
栅电极GE2的顶部被硅化物层S2覆盖。硅化物层S2例如包括硅化镍(NiSi)。另一方面，栅电极GE1的顶部未被硅化物层覆盖。
主要包括例如氧化硅膜的层间绝缘膜IL1设置在鳍FA和FB、硅化物层S1和元件隔离膜EI和EI2之上。层间绝缘膜IL1在与栅电极GE1、GE2和侧壁SW中的每一个的最上表面的高度大致相等的高度被平坦化。在层间绝缘膜IL1上设置有例如氧化硅膜的层间绝缘膜IL2，并且覆盖栅电极GE1和GE2的顶部、硅化物层S2和侧壁SW。
多个互连M1设置在层间绝缘膜IL2上，并且每个互连M1经由设置在穿过层间绝缘膜IL1的接触孔中的插塞PG电耦合到源极区域或漏极区域。具体地说，插头PG的底部与硅化物层S1的顶部直接接触。各自的互连M1经由硅化物层S1和插头PG电耦合到低耐压晶体管QL的源极区域和漏极区域以及高耐压晶体管QH的源极区域和漏极区域。硅化物层S1减少作为包括主要包含例如钨(W)的金属膜和由半导体制成的源极或漏极区域的耦合部分的插头PG之间的耦合电阻。
在栅电极GE1的未示出的电源区域中，穿过栅电极GE1上的层间绝缘膜IL2的插塞PG直接耦合到栅电极GE1的顶部。在栅电极GE2的未示出的源极区域中，穿过栅电极GE2上的层间绝缘膜IL2的插塞PG经由硅化物层与栅电极GE2的顶部连接。
虽然在低耐压晶体管QL和高耐压晶体管QH均为n沟道型晶体管的情况下对第一实施例进行了说明，但这些晶体管也可以分别为p沟道型晶体管。在这种情况下，应将第一实施例中描述的每个半导体区域的导电类型改变为不同的导电类型。在第一实施例中，每个晶体管的各个源极区域和漏极区域表现出n型导电性。
“半导体展现n型导电性”、“半导体的导电型为n型”或“半导体为n型半导体”的含义在于半导体的多数载流子为电子。“半导体展现p型导电性”、“半导体的导电型为p型”或“半导体为p型半导体”的含义在于半导体的多数载流子为空穴。
现在描述鳍的尺寸。如图2所示，鳍FA在鳍FA的横向上的宽度W1例如在低耐压晶体管区域1A中为50nm。类似地，在高耐压晶体管区域1B中，鳍FB在横向方向上的宽度W2例如为50nm。这样的宽度W1和W2由要形成的用于形成硬掩模HM1的氧化硅膜的厚度确定，如稍后参照图7所述。鳍FA和FB的宽度W1和W2各自设定为50nm以下，鳍FA、FB各自可以完全耗尽。
当第一鳍FA和第二鳍FA在Y方向上彼此相邻时，位于远离第二鳍FA的一侧的第一鳍FA的侧表面与位于靠近第一鳍FA的一侧的第二鳍FA的侧表面之间的宽度W3例如为150nm。也就是说，例如，相邻鳍FA之间的距离为100nm。当第一鳍FB和第二鳍FB在Y方向上彼此相邻时，位于远离第二鳍FB的一侧的第一鳍FB的侧表面和位于靠近第一鳍FB的一侧的第二鳍FB的侧表面之间的宽度W4例如为300nm。也就是说，例如，相邻鳍FB之间的距离为250nm。
换句话说，两个相邻的鳍FB中的一个在Y方向上具有第一侧表面和第二侧表面，另一个鳍FB在Y方向上具有第三侧表面和第四侧表面，第二侧表面和第三侧表面彼此相对，并且将第一侧表面和第三侧表面之间在Y方向上的距离称为宽度W4。
这样的宽度W3和W4各自由参照图6描述的半导体膜SI1的图案的Y方向的宽度和在Y方向上相邻的半导体膜SI1之间的距离来确定。绝缘膜IF3和栅极绝缘膜GF均可以通过沉积工艺或氧化工艺形成。绝缘膜IF3和栅极绝缘膜GF通过氧化工艺(例如，热氧化工艺)形成。结果，完成的半导体器件的鳍FA和FB也分别具有宽度W1和W2。在第一实施例中，具有栅电极GE2的高耐压晶体管QH被形成，以便跨越多个鳍FB，从而提供高耐压晶体管QH的大栅极宽度。从增加高耐压晶体管QH的栅极宽度和沟道面积的观点出发，宽度W4优选相对较小。
元件隔离膜EI1以上的鳍FA的高度H3例如为100nm。元件隔离膜EI1的高度(深度、厚度)H1以及元件隔离膜EI2的高度(深度、厚度)H2例如均为300nm。从鳍FA的下端到上端的高度(H1+H3)例如为400nm。从鳍FB的下端到上端的高度H4例如为350nm。因此，鳍FB的高度可能低于鳍FA的高度。这是由于例如半导体器件的以下制造工艺。也就是说，如稍后将参考图16所述，通过对高耐压晶体管区域1B执行干蚀刻，层间绝缘膜IL2的顶部缩回，并且鳍FB的顶部因此稍微缩回。
这里所指的高度H1-H4中的每一个并不是指与半导体衬底SB的主表面的距离，而是指在垂直于半导体衬底SB的主表面的方向上的距离(长度)。高度H1是从元件隔离膜EI1的顶部到底部的距离，高度H2是从元件隔离膜EI2的顶部到底部的距离，高度H3是从鳍FA的顶部到元件隔离膜EI1的顶部的距离，以及高度H4是从鳍FB的顶部到下端的距离。
如上所述，尽管鳍FA的总高度(H1+H3)基本上等于鳍FB的总高度H4，但是从元件隔离膜EI1露出的鳍FA的高度H3低于从元件隔离膜EI2露出的鳍FB的高度H4。这意味着作为鳍FA的侧表面的上端和下端之间的低耐压晶体管QL的沟道区域工作的区域的宽度小于作为鳍FB的侧表面的上端和下端之间的高耐压晶体管QH的沟道区域。换句话说，当一个鳍FA和一个鳍FB被聚焦时，沿着鳍FB的表面的高耐压晶体管QH的栅极宽度大于沿着鳍FA的表面的低耐压晶体管QL的栅极宽度。
半导体器件制造工艺
以下，参照图5-图29，对第一实施例的半导体器件的制造方法进行说明。图5-图29分别是半导体器件的形成处理期间的第一实施例的半导体器件的截面图。图5至图19在其左侧示出了低耐压晶体管区域1A，且在其右侧示出了高耐压晶体管区域1B。图5至图18分别示出了沿着Y方向(参见图2)的截面，即沿鳍的横向方向。图19至29分别示出了沿着X方向(参见图2)的截面，即沿鳍的纵向方向。
首先，如图5所示，设置半导体衬底SB，并且绝缘膜IF1和IF2依次形成在半导体衬底SB的主表面上。半导体衬底SB例如由特定电阻约为1至10Ωcm的p型单晶硅制成。绝缘膜IF1例如包括氧化硅膜，并且可以通过例如氧化工艺或化学气相沉积(CVD)工艺形成。绝缘膜IF1具有约2至10nm的厚度。绝缘膜IF2包括例如氮化硅膜，并且具有约20至100nm的厚度。绝缘膜IF2例如通过CVD工艺形成。
随后，如图6所示，半导体膜SI1形成在绝缘膜IF2上。半导体膜SI1例如由非晶硅膜构成，例如由CVD工艺形成。半导体膜SI1的厚度例如为20-200nm。
随后，使用光刻技术和蚀刻工艺来处理半导体膜SI1。因此，在低耐压晶体管区域1A和高耐压晶体管区域1B的每一个中，在绝缘膜IF2上沿Y方向并排地形成在X方向上延伸的半导体膜SI1的多个图案。图6是沿着半导体膜SI1的各图案的横向的半导体膜SI1的图案的截面图。半导体膜SI1是在后续步骤中被去除的虚拟图案。
随后，如图7所示，形成硬掩模HM1，以覆盖半导体膜SI1的各个侧表面。例如，通过CVD工艺在半导体衬底SB上形成厚度例如为50nm的氧化硅膜，然后进行各向异性蚀刻的干蚀刻。结果，绝缘膜IF2的顶部和每个半导体膜SI1被露出以形成残留在半导体膜SI1的侧表面上的包含氧化硅膜的硬掩模HM1。每个硬掩模HM1不完全填充相邻半导体膜SI1之间的空间。硬掩模HM1环形地形成以包围半导体膜SI1。
随后，如图8所示，通过湿蚀刻工艺去除半导体膜SI1。随后，使用光刻技术和蚀刻工艺去除部分硬掩模HM1。具体地说，在X方向上延伸的硬掩模HM1的部分被留下，而其它部分(即Y方向上延伸的部分)被去除。因此，硬掩模HM1不具有环状结构，仅包括在X方向延伸的图案。具体而言，在绝缘膜IF2上，在Y方向上布置有沿X方向延伸的图案的多个硬掩模HM1。
例如，在低耐压晶体管区域1A中，在Y方向上彼此相邻的硬掩模HM1之间的距离为100nm，并且在高耐压晶体管区域1B中，在Y方向上彼此相邻的硬掩模HM1之间的距离为250nm。硬掩模HM1在Y方向上的宽度例如为50nm。
随后，如图9所示，使用硬掩模HM1作为掩模对绝缘膜IF2和IF1以及半导体衬底SB进行各向异性干蚀刻。因此，作为加工成板(壁)形状的半导体衬底SB的一部分的图案，即鳍FA和FB直接形成在硬掩模HM1下方。也就是说，在低耐压晶体管区域1A中形成多个鳍FA，并且在高耐压晶体管区域1B中形成多个鳍FB。
从硬掩模HM1露出的区域中的半导体衬底SB从其主表面被切割300至350nm，从而形成鳍FA和FB，使其具有距离半导体衬底SB的主表面的高度300-350nm。具体地，例如，半导体衬底SB从其主表面被切割300nm的距离。硬掩模HM1也通过干蚀刻步骤去除。可以通过参照图11所述的抛光来去除硬掩模HM1。
随后，如图10所示，在半导体衬底SB上形成光刻胶膜PR1，以完全覆盖鳍FA和FB以及绝缘膜IF1和IF2。光刻胶膜PR1覆盖低耐压晶体管区域1A中的半导体衬底SB的整个主表面，并且覆盖高耐压晶体管区域1B中的半导体衬底SB的主表面的一部分。在高耐压晶体管区域1B中，光刻胶膜PR1覆盖半导体衬底SB围绕鳍FB的主表面，该主表面包括在Y方向上彼此相邻的鳍FB之间的平面部分，并且露出半导体衬底SB的主表面，其在平面图中围绕包括鳍FB的一个区域。
随后，通过例如使用光刻胶膜PR1作为掩模(保护掩模)的干蚀刻来回蚀刻从光刻胶膜PR1露出的高耐压晶体管区域1B中的半导体衬底SB的主表面。结果，半导体衬底SB的主表面的一部分缩回到与半导体衬底SB的主表面相对的背面。例如，半导体衬底SB的主表面通过这样的回蚀步骤缩回300nm的长度。换句话说，在高耐压晶体管区域1B中的半导体衬底SB的主表面(平面部分)的一部分中形成深度约为300nm的沟槽。这样的沟槽是稍后用元件隔离膜填充的隔离沟槽。
随后，如图11所示，去除光刻胶膜PR1，然后在半导体衬底SB上沉积包括氧化硅膜等的绝缘膜EI，以便完全嵌入鳍FA和FB以及绝缘膜IF1和IF2。结果，相邻的鳍FA与隔离沟槽的内部之间的空间被绝缘膜EI完全充满。随后，通过化学机械抛光(CMP)工艺对绝缘膜EI的顶部进行抛光，以在低耐压晶体管区域1A和高耐压晶体管区域1B中的每一个中露出绝缘膜IF2的顶部。
随后，如图12所示，形成光刻胶膜PR2，以覆盖低耐压晶体管区域1A中的绝缘膜EI和IF2的顶部。光刻胶膜PR2不覆盖高耐压晶体管区域1B。随后，在包括使用光刻胶膜PR2作为掩模(注入阻挡掩模)的鳍FB的内部的高耐压晶体管区域1B中的半导体衬底SB的主表面上执行离子注入。结果，杂质被引入到半导体衬底SB的主表面中，因此在每个鳍FB和每个平面部分中形成p型阱WL2。
此外，还对沟道区域执行杂质注入，以便控制在高耐压晶体管区域1B中稍后形成的高耐压晶体管的阈值电压。具体地，通过在高耐压晶体管区域1B中的半导体衬底SB的顶部注入p型杂质(例如，硼(B))，在沟道区域上执行杂质注入。在该步骤中，杂质在与半导体衬底SB的主表面垂直的方向上注入到半导体衬底SB的表面中。
阱WL2通过注入p型杂质(例如，硼(B))形成。阱WL2形成为在每个鳍FB的内部、包括半导体衬底SB的相邻鳍FB之间的平面部分的主表面、以及形成在半导体衬底SB的主表面中的沟槽(隔离沟槽)的底部之上延展，。
通过执行多个注入步骤而不是一个注入步骤，即通过执行多步注入来形成阱WL2。具体地，例如，进行以下步骤，即：第一注入步骤，将杂质引入到半导体衬底SB的主表面中(包括沟槽和每个平面部分的底部)并引入到每个鳍FB的下端中；第二注入步骤，将杂质引入到鳍FB的上端和下端之间的中间部；以及第三注入步骤，将杂质引入鳍FB的上端(上部)。这样的三个注入步骤可以按照与上述顺序不同的顺序执行。此外，多步注入可以在小于或者多于三个步骤中进行。
随后，如图13所示，去除光刻胶膜PR2，然后形成光刻胶膜PR3，以覆盖高耐压晶体管区域1B中的绝缘膜EI和IF2的顶部。光刻胶膜PR3不覆盖低耐压晶体管区域1A。随后，使用光刻胶膜PR3作为掩模(注入阻挡掩模)，在包括每个鳍FA内部的低耐压晶体管区域1A中的半导体衬底SB的主表面上执行离子注入。结果，在半导体衬底SB的主表面中引入杂质，从而在鳍FA和平面部分中形成p型阱WL1。
此外，还对沟道区域执行杂质注入，以便控制在低耐压晶体管区域1A中稍后形成的低耐压晶体管的阈值电压。具体地，通过在低耐压晶体管区域1A中的半导体衬底SB的顶部注入p型杂质(例如，硼(B))，在沟道区域上执行杂质注入。在该步骤中，杂质在与半导体衬底SB的主表面垂直的方向上被注入到半导体衬底SB的表面中。
阱WL1通过注入p型杂质(例如，硼(B))形成。阱WL1形成为在每个鳍FA的内部和包括半导体衬底SB的相邻鳍FA之间的平面部分的主表面之上延展。
通过执行多个注入步骤而不是一个注入步骤，即通过执行多步注入来形成阱WL1。具体地，例如，进行以下步骤，即：第一注入步骤，将杂质引入到半导体衬底SB的主表面中(包括每个平面部分)并引入到每个鳍FB的下端中；第二注入步骤，将杂质引入到鳍FA的上端和下端之间的中间部；以及第三注入步骤，将杂质引入鳍FA的上端(上部)。这样的三个注入步骤可以按照与上述顺序不同的顺序执行。此外，多步注入可以在小于或者多于三个步骤中进行。此外，参照图13描述的形成阱WL1的步骤可以在形成参照图12描述的阱WL2的步骤之前执行。
随后，如图14所示，去除光刻胶膜PR3，然后通过湿蚀刻去除绝缘膜IF2。结果，绝缘膜IF1的顶部被露出。
随后，如图15所示，对绝缘膜IF1和绝缘膜EI的顶部进行蚀刻处理，使得绝缘膜EI的顶部在与半导体衬底SB主表面垂直的方向上缩回(降低)。结果，绝缘膜EI和绝缘膜IF1的一部分被去除以露出鳍FA和FB的每个侧表面和顶部的一部分。
在蚀刻处理中，进行湿蚀刻或干蚀刻。以干蚀刻的情况为例进行说明。通过蚀刻步骤，绝缘膜EI的顶部在每个鳍FA和FB的顶部下方被缩回到半导体衬底SB的背面，因此鳍FA和FB的上部从绝缘膜EI顶部向上突出。在垂直于半导体衬底SB的主表面的方向(高度方向、垂直方向)上的绝缘膜EI上方的鳍FA和FB中的每一个的长度例如为100nm。通过该步骤，在低耐压晶体管区域1A中形成包括绝缘膜EI的元件隔离膜EI1。
随后，如图16所示，形成光刻胶膜PR4，以覆盖元件隔离膜EI1和低耐压晶体管区域1A中的鳍FA。光刻胶膜PR4不覆盖高耐压晶体管区域1B。随后，通过使用光刻胶膜PR4作为掩模进行干蚀刻，使高耐压晶体管区域1B中的绝缘膜EI的顶部缩回。结果，露出半导体衬底SB的包括相邻鳍FB之间的平面部分的主表面。具体地，绝缘膜EI仅留在形成在半导体衬底SB的主表面中的沟槽中，以形成包括填充沟槽的绝缘膜EI的元件隔离膜EI2。
在这样的干蚀刻工艺中，在对硅的蚀刻选择性的条件下执行蚀刻，以防止鳍FB的顶部缩回，使得鳍FB的高度降低。
随后，如图17所示，绝缘膜IF3被形成以便覆盖鳍FA的从元件隔离膜EI1露出的顶部和侧表面部分。此外，绝缘膜IF4被形成以便覆盖在高耐压晶体管区域1B中的半导体衬底SB的鳍FB和主表面的顶表面和主表面(包括鳍FB之间的平面部分)。绝缘膜IF3和IF4中的每一个可以通过例如热氧化工艺或CVD工艺形成。通过热氧化工艺形成绝缘膜IF3和IF4。
具体地，在低耐压晶体管区域1A和高耐压晶体管区域1B的每一个中形成绝缘膜IF4，然后从低耐压晶体管区域1A去除绝缘膜IF4，然后在低耐压晶体管区域1A中形成厚度小于绝缘膜IF4的绝缘膜IF3。绝缘膜IF3例如包括具有厚度约2-3nm的氧化硅膜。绝缘膜IF4例如包括厚度约15nm的氧化硅膜。
随后，如图18所示，例如通过CVD工艺将厚度等于或大于鳍FA和FB中的每一个的高度的半导体膜SI2沉积在绝缘膜IF3和IF4上。随后，通过CMP工艺等将半导体膜SI2的顶部平坦化。
随后，如图19所示，形成未示出的光刻胶膜，以覆盖每个鳍FA和FB的顶部的一部分。形成光刻胶膜以覆盖沿Y方向(图中的深度方向)布置的每个鳍FA的一部分，并覆盖沿Y方向布置的每个鳍FB的一部分。具体地，光刻胶膜包括在低耐压晶体管区域1A和高耐压晶体管区域1B的每一个中沿Y方向延伸的抗蚀剂图案。被抗蚀剂图案部分覆盖的鳍FA的另一部分的顶部在抗蚀剂图案旁边的区域中从光刻胶膜露出。被抗蚀剂图案部分覆盖的鳍FB的另一部分的顶部在抗蚀剂图案旁边的区域中从光刻胶膜露出。
随后，通过用光刻胶膜作为掩模蚀刻去除半导体膜SI2、绝缘膜IF3和绝缘膜IF4中的每一个的一部分，使得元件隔离膜EI1和EI2的顶部和鳍FA和FB的表面被露出。具体地说，鳍FA的顶部的一部分和每个侧表面的一部分从绝缘膜IF3和半导体膜SI2露出，并且鳍FB的顶部的一部分和每个侧表面的一部分从绝缘膜IF4和半导体膜SI2露出。
因此，在鳍FA上形成包括半导体膜SI2的虚拟栅电极DG。具体地，鳍FA的顶部的一部分和每个侧表面的一部分被虚拟栅电极DG覆盖，绝缘膜IF3在其间位于低耐压晶体管区域1A中的元件隔离膜EI1之上。虚拟栅电极DG不保留在之后将要完成的半导体器件中，并且是在随后的步骤中被替换为包括金属膜的金属栅电极的伪电极。通过该蚀刻步骤，在鳍FB上形成包括半导体膜SI2的栅电极GE2和包括绝缘膜IF4的栅极绝缘膜GF。具体地说，在高耐压晶体管区域1B中，每个鳍FB的每个侧表面的一部分和顶部的一部分以及每个平面部分的一部分被包括栅极绝缘膜GF和栅电极GE2的堆叠膜连续地覆盖。
在所述情况下，在蚀刻步骤和后续的清洗步骤中，去除覆盖从伪栅电极DG露出的鳍FA的表面的绝缘膜IF3，从而露出鳍FA的表面。然而，鳍FA的顶部和侧表面可以保持为被绝缘膜IF3覆盖。类似地，鳍FB的表面可以保持为被栅极绝缘膜GF覆盖。
随后，如图20所示，虚拟栅电极DG、栅电极GE2和元件隔离膜EI1和EI2用作掩模，以在鳍FA和鳍FB的顶部和侧表面上执行离子注入，并在高耐压晶体管区域1B中的平面部分的顶部上执行离子注入。因此，一对作为n型半导体区域的延伸区域EX1形成在低耐压晶体管区域1A中的每个鳍FA的上表面和侧表面中，并且一对作为n型半导体区域的延伸区域EX2形成在每个鳍FB的顶部和侧表面中以及高耐压晶体管区域1B的每个平面部分中。延伸区域EX1和EX2可以分别通过注入n型杂质(例如磷(P)或砷(As))形成。在该步骤中，将杂质以与半导体衬底SB的主表面垂直的方向或与垂直方向倾斜的方向注入到半导体衬底SB的表面中。
该对延伸区域EX1设置在鳍FA中，以便在平面图中将虚拟栅电极DG夹持在X方向上。该对延伸区域EX2设置在鳍FB和平面部分中，以便在平面图中将栅电极GE2夹持在X方向上。
在低耐压晶体管区域1A中，在Y方向上布置的每个鳍FA中形成的延伸区域EX1彼此分离。这是因为在被元件隔离膜EI1覆盖的半导体衬底SB中未形成延伸区域EX1。另一方面，在Y方向上布置的鳍FB中形成的延伸区域EX2经由形成在高耐压晶体管区域1B的相邻鳍FB之间的半导体衬底SB的主表面(平面部分)中的延伸区域EX2集成地耦合在一起。也就是说，连续地设置鳍FB中的延伸区域EX2和平面部分中的延伸区域EX2。
随后，如图21所示，例如通过CVD工艺在半导体衬底SB上形成绝缘膜。绝缘膜主要包括例如氮化硅膜。绝缘膜覆盖元件隔离膜EI1和EI2、鳍FA和FB、虚拟栅电极DG和栅电极GE2的表面。随后，通过干蚀刻去除绝缘膜的一部分，以露出元件隔离膜EI1和EI2以及鳍FA和FB的表面。此时，在虚拟栅电极DG和栅电极GE2的每个侧表面上形成包括绝缘膜的侧壁SW。
随后，将虚拟栅电极DG、栅电极GE2、侧壁SW和元件隔离膜EI1和EI2用作掩模，以在鳍FA和FB的顶部和侧表面上以及在高耐压晶体管区域1B中的平面部分的顶部上执行离子注入。因此，一对作为n型半导体区域的扩散区域D1形成在低耐压晶体管区域1A中的每个鳍FA的顶部和每个侧表面上，并且一对作为n型半导体区域的扩散区域D2形成在每个鳍FB的顶部和每个侧表面中以及高耐压晶体管区域1B的每个平面部分中。扩散区域D1和D2可以通过注入n型杂质(例如磷(P)或砷(As))形成。在该步骤中，将杂质以与半导体衬底SB的主表面垂直的方向注入到半导体衬底SB的表面中。
该对扩散区域D1形成在鳍FA中，以便在平面图中将包含虚拟栅电极DG和覆盖虚拟栅电极DG的侧表面的侧壁SW的图案夹持在X方向上。该对扩散区域D2形成在鳍FB和平面部分中，以便在平面图中将包括栅电极GE2和覆盖栅电极GE2的侧表面的侧壁SW的图案夹持在X方向上。
在低耐压晶体管区域1A中，在Y方向上布置的鳍FA中形成的扩散区域D1彼此分离。这是因为在被元件隔离膜EI1覆盖的半导体衬底SB中未形成扩散区域D1。另一方面，在Y方向上布置的鳍FB中形成的扩散区域D2经由形成在高耐压晶体管区域1B的相邻鳍FB之间的半导体衬底SB的主表面(平面部分)中的扩散区域D2集成地耦合在一起。也就是说，连续地设置鳍FB中的扩散区域D2和平面部分中的扩散区域D2。
在执行注入时，在形成扩散区域D1和D2的步骤中的杂质浓度高于在为了形成延伸区域EX1和EX2而执行的离子注入步骤中的杂质浓度。随后，执行活化热处理以使半导体衬底SB中的杂质等扩散。结果，包含在扩散区域D1和D2、延伸区域EX1和EX2等中的杂质被热扩散。
因此，形成包括扩散区域D1和延伸区域EX1的源极和漏极区域，同时形成包括扩散区域D2和延伸区域EX2的源极和漏极区域。在高耐压晶体管区域1B中，源极和漏极区域以及栅电极GE2构成高耐压晶体管QH，源极和漏极区域包括形成在鳍FB中以及鳍FB之间的平面部分中的延伸区域EX2和扩散区域D2。高耐压晶体管QH是具有沟道(沟道层，沟道区域)的FINFET，其包括鳍FB的顶部和侧表面以及平面部分。虽然延伸区域EX1和EX2分别比扩散区域D1和D2形成得更深，但是扩散区域D1和D2可以分别形成得比延伸区域EX1和EX2更深，或者形成的深度可以分别等于延伸区域EX1和EX2的深度。
随后，如图22所示，使用已知的硅化物(自对准硅化物)工艺形成硅化物层以覆盖源极区域和漏极区域。首先，形成金属膜，以便覆盖鳍FA、FB以及各鳍FB周围的平面部分。金属膜包括例如通过溅射工艺沉积的NiPt膜。随后，对半导体衬底SB执行热处理，使金属膜与鳍FA和FB的表面以及各鳍FB周围的平面部分的表面反应。结果，形成包括硅化镍(NiSi)膜的硅化物层S1，以便覆盖扩散区域D1和D2的顶部和侧表面，并且覆盖虚拟栅电极DG和栅电极GE2的顶部。也就是说，鳍FA和FB的表面以及相邻鳍FB之间的平面部分被硅化物层S1覆盖。
随后，如图23所示，在半导体衬底SB的主表面上依次形成包括例如氮化硅膜的未示出的衬底膜和包括氧化硅膜的层间绝缘膜IL1。衬垫膜和层间绝缘膜IL1例如可以通过CVD工艺形成。层间绝缘膜IL1的厚度大于元件隔离膜EI2以上的鳍FB的高度以及包括栅极绝缘膜GF和栅电极GE2的堆叠本体的高度的总和。
随后，如图24所示，例如，使用CMP工艺对层间绝缘膜IL1的顶部进行平面化处理。虚拟栅电极DG和栅电极GE2的顶部通过平坦化步骤露出。也就是说，覆盖虚拟栅电极DG和栅电极GE2的顶部的硅化物层S1被去除。
随后，如图25所示，通过蚀刻工艺去除虚拟栅电极DG，同时用未示出的光刻胶膜覆盖栅电极GE2。因此，在绝缘膜IF3的正上方的区域中形成沟槽，并且夹持在侧壁SW之间，即在低耐压晶体管区域1A中设置有虚设栅电极DG的区域。
随后，如图26所示，在半导体衬底SB上依次形成作为例如由HfSiO形成的高介电常数膜的高k膜HK和金属膜MF。金属膜MF包括例如形成在高k膜HK上的第一金属膜和形成在高k膜HK上的第二金属膜，其间具有第一金属膜。第一金属膜和第二金属膜在图中未单独示出，并且金属膜MF被示为一个金属膜。第一金属膜由例如钛铝(TiAl)制成，第二金属膜由例如铝(Al)制成。金属膜MF主要包括第二金属膜。
随后，如图27所示，例如，通过使用CMP工艺的抛光来去除多余的高k膜HK和侧壁SW上以及层间绝缘膜IL1上的过量金属膜MF。结果，露出栅电极GE2、侧壁SW和层间绝缘膜IL1的顶部。通过抛光步骤形成作为金属栅电极的栅电极GE1，该金属栅电极包括嵌入在绝缘膜IF3正上方的沟槽中的金属膜MF。包括形成在每个鳍FA中的延伸区域EX1和扩散区域D1的源极和漏极区域以及栅电极GE1构成低耐压晶体管区域1A中的低耐压晶体管QL。绝缘膜IF3和高k膜HK配置低耐压晶体管QL的栅极绝缘膜。
随后，如图28所示，利用已知的硅化物工艺在栅电极GE2的顶部形成硅化物层S2，同时栅电极GE1的顶部被未示出的绝缘膜保护。硅化物层S2通过类似于硅化物层S1的形成工艺的工艺形成，并且包括例如硅化镍(NiSi)膜。接着，例如使用CVD工艺在层间绝缘膜IL1上形成例如氧化硅膜的层间绝缘膜IL2。接着，例如通过CMP工艺对层间绝缘膜IL2的顶部进行平坦化。保护栅电极GE2的顶部的未示出的绝缘膜的顶部，硅化物层S2的顶部和层间绝缘膜IL1的顶部被层间绝缘膜IL2覆盖。
随后，使用光刻技术和干蚀刻工艺形成贯穿层间绝缘膜IL1和IL2的多个接触孔(耦合孔)。在每个源极和漏极区域上的硅化物层S1的顶部的一部分暴露在每个低耐压晶体管区域1A和高耐压晶体管区域1B中的接触孔的底部。在该步骤中，穿过层间绝缘膜IL2的接触孔形成在未示出的区域中，以便露出栅电极GE1的顶部和栅电极GE2上的硅化物层S2的顶部。
随后，形成主要由钨(W)制成的导电塞(耦合部)PG作为每个接触孔中的耦合的导电部件。插头PG具有阻挡导体膜(例如，钛膜、氮化钛膜或其叠层膜)和位于阻挡导体膜上的主导体膜(例如，钨膜)的堆叠结构。
插头PG经由硅化物层S1电耦合到低耐压晶体管QL的源极和漏极区域以及高耐压晶体管QH的源极和漏极区域中的每一个。在未示出区域中，一些插头PG直接耦合到栅电极GE1的顶部，并且一些其它插头PG经由栅电极GE2上的硅化物层S2电耦合到栅电极GE2。
随后，如图29所示，在层间绝缘膜IL2上形成互连M1。互连件M1具有阻挡导体膜(例如，氮化钛膜、钽膜或氮化钽膜)和形成在阻挡导体膜上的主导体膜(铜膜)的堆叠结构。在图29中，为了简化附图，以集成的方式示出了形成互连M1的阻挡导体膜和主导体膜。同样适用于插头PG。通过上述步骤基本上完成了第一实施例的半导体器件。
互连M1可以由例如所谓的单镶嵌工艺形成。具体地，在层间绝缘膜IL2上形成具有互连沟槽的层间绝缘膜，并且金属膜嵌入在互连沟槽中，从而可以形成互连M1。然而，在图中省略了互连M1旁边的层间绝缘膜。
尽管已经描述了低耐压晶体管QL的栅电极GE1由金属膜形成，并且高k膜HK形成在栅电极GE1下方，但栅电极GE1可以由多晶硅膜形成。在这种情况下，高k膜HK可能不会形成。在这种情况下，图19所示的虚拟栅电极DG在制造过程中不应该被去除，而是留作由多晶硅膜制成的栅电极GE1，以形成具有这种栅电极GE1的低耐压晶体管QL。当没有形成金属栅电极时，不需要执行参照图24至图28描述的步骤。
第一实施例的效果
以下，参照说明比较例的半导体器件的图50，对第一实施例的半导体器件及其制造方法的效果进行说明。图50是示出比较例的半导体器件的截面图。图50示出了形成在低耐压晶体管区域1A中的低耐压晶体管QL和形成在高耐压晶体管区域1B中的高耐压晶体管QH1。图50示出了低耐压晶体管QL和高耐压晶体管QH1中的每一个的栅极长度方向的截面。
图50所示的比较例的低耐压晶体管QL是FINFET，并且具有与第一实施例的低耐压晶体管QL(参见图3)相同的结构。另一方面，图50所示的比较例的高耐压晶体管QH1不是FINFET，而是包括形成在平坦半导体衬底SB的主表面中的源极和漏极区域、源极和漏极区域之间的沟道区域以及沟道区域上的栅电极GE3的FET，即所谓的平面型FET。
如图50所示，MISFET形成在鳍FA上，因此可以在低耐压晶体管区域1A中形成具有包括鳍FA的顶面和侧表面的沟道区域的FINFET。FINFET具有三维沟道区域，从而实现了在平面图中栅极宽度大、沟道面积大、面积小的低耐压晶体管QL。因此，代替平面型形成鳍式低耐压晶体管QL，从而降低低耐压半导体元件的尺寸。
另一方面，与耐低压晶体管QL相比，高耐压晶体管是高电压工作的元件，具有较大的电流，需要较高的耐压。这是因为高耐压晶体管是用于向存储单元提供高电压的元件，例如用于闪存的写入或擦除，或用于半导体器件和外部器件之间的输入/输出电源电压的元件。因此，高耐压晶体管必须具有大面积的沟道区域。高耐压晶体管可能形成在一个鳍上，以增加高耐压晶体管的沟道区域的面积。
然而，即使形成包括一个鳍的高耐压晶体管和跨越鳍的栅电极，高耐压晶体管的尺寸也难以减小。这是因为高耐压晶体管必须具有比低耐压晶体管QL大的栅极宽度，并且即使高耐压晶体管形成在一个鳍上，栅极宽度基本上不增加。具体地，鳍可以形成有限的高度。因此，难以大大增加一个鳍的侧表面上的FINFET的沟道面积和栅极宽度。因此，为了增加一个鳍上的高耐压晶体管的栅极宽度，应使栅极宽度方向上的鳍的顶部的宽度增加，从而仅通过提供鳍式高耐压晶体管得到比较小的优点。
因此，通过使用具有在一个鳍上形成的鳍结构的高耐压晶体管，难以减小半导体器件的尺寸。因此，如图50所示，即使能够将低耐压晶体管QL形成为FINFET而尺寸减小，高耐压晶体管QH1也形成为具有平坦半导体衬底SB的主表面中的源极和漏极区域以及沟道区域，因此高耐压晶体管QH1的尺寸不能减小。也就是说，高耐压晶体管QH1的存在妨碍了整个半导体器件的尺寸的减小。
高耐压晶体管区域1B中的半导体衬底SB的主表面(其中形成有高耐压晶体管QH1的源极和漏极区域以及沟道层)位于的高度与鳍FA顶部的高度相同。元件隔离膜EI3设置在平面图中围绕高耐压晶体管QH1的沟槽中，并且形成在高耐压晶体管区域1B中的半导体衬底SB的主表面中。高耐压QH1的源极区域和漏极区域中的每一个均具有延伸区域EX3和扩散区域D3。
因此，在第一实施例中，如图2和图3所示，在高耐压晶体管区域1B中形成具有跨越多个鳍FB的栅电极GE2的高耐压晶体管QH，并且鳍FB之间的半导体衬底SB的主表面(平面部分)不被元件隔离膜覆盖，并被用作高耐压晶体管QH的沟道区域。因此，高耐压晶体管QH具有包括鳍FB的顶部和侧表面以及与各个鳍FB相邻的多个平面部分的沟道区域。
因此，第一实施例的高耐压晶体管QH可以沿着鳍FB的顶部和侧表面以及与各个鳍FB相邻的平面部分具有较长的栅极宽度。也就是说，与比较例相比，具有较大的沟道面积和较大的有效栅极宽度的高耐压晶体管QH可以在三维区域中提供，而不增加一个高耐压晶体管QH的面积占用。具体地说，与形成在由元件隔离膜或平面型高耐压晶体管QH围绕的一个鳍上的高耐压晶体管相比，高耐压晶体管QH具有较小的面积占有率和较大的沟道面积以及较大的栅极宽度(见图50)。
因此，在第一实施例中，可以降低高耐压晶体管QH的尺寸，而不会损害高耐压晶体管QH的性能和可靠性。因此，除了低耐压晶体管QL之外，由于高耐压晶体管QH的尺寸可以减小，所以可以提高半导体器件的性能。
在第一实施例中，鳍FA和FB中的每一个在Y方向(鳍FA或FB的横向)具有足够的宽度，以允许在FINFET的操作期间每个鳍FA和FB被耗尽。也就是说，鳍FA和FB的每一个的Y方向的宽度为50nm以下。因此，鳍FA和FB可以完全耗尽。因此，可以容易地控制每个鳍式场效应晶体管的阈值电压。
在高耐压晶体管区域1B中，可能在半导体衬底SB的主表面中形成多个沟槽，而不是形成突出在半导体衬底SB的主表面上方的鳍FB，以提供高耐压晶体管的栅极宽度具有跨越多个沟槽的栅极绝缘膜。然而，在具有低耐压晶体管QL为FINFET的第一实施例的半导体器件中，优选地，鳍FB也根据低耐压晶体管区域1A在高耐压晶体管区域1B中形成(从晶体管形成工艺的兼容性的观点考虑，有利地导致简单的制造工艺)。具体地，可以通过FINFET形成工艺一起形成低耐压晶体管QL和高耐压晶体管QH。
由于在相同工艺中形成的鳍FA和FB分别设置在低耐压晶体管区域1A和高耐压晶体管区域1B中，因此鳍FA和FB的顶部具有基本上相同的高度，并且鳍FA周围的平面部分具有与鳍FB周围的平面部分的高度大致相等的高度。覆盖鳍FA的各侧表面的一部分的元件隔离膜EI1的形成位置高于在高耐压晶体管区域1B的平面部中形成的沟槽中的元件隔离膜EI2的形成位置。
第二实施例
下面参考图30至33描述第二实施例的半导体器件和制造半导体器件的方法。图30和31分别是第二实施例的半导体器件的截面图。图32是在半导体器件的制造工艺中第二实施例的半导体器件的截面图。图33是示出第二实施例的半导体衬底中的杂质浓度的曲线图。图30是沿着图3所示的鳍的纵向方向的截面图，图31是沿着图4所示的鳍的横向方向的截面图。第二实施例中涉及的杂质是指p型杂质。
与第一实施例的高耐压晶体管相同，由于鳍的上端部的MISFET与具有包含鳍的表面和平面部的沟道区域的高耐压电晶体管的平面部的MISFET之间的不同操作，电流特性发生扭结(kink)现象。现在描述防止这种扭结现象发生的措施。
在下面的描述中，鳍的内部在与半导体衬底的主表面垂直的方向(高度方向)上被分成三个部分(区域)。具体地，每个鳍在平面部分上方具有在高度方向上的下端部、中间部和上端部。也就是说，每个鳍具有上端部和下端部，并且在上端部和下端部之间具有中间部。在下文中，鳍下面的半导体衬底可以被称为平面部或衬底部。本申请所涉及的鳍的上端部是包括鳍的顶部的区域。
如图30和图31所示，第二实施例的半导体器件具有与第一实施例中描述的半导体器件类似的形状，并且包括低耐压晶体管QL和高耐压晶体管QH。然而，第二实施例的半导体器件与第一实施例的半导体器件不同之处在于，在高耐压晶体管QH中，鳍FB的上端部的沟道区域中的p型杂质(例如，硼(B))的浓度比鳍FB的中间部、鳍FB的下端部以及衬底SB的平面部中的每一个的沟道区域的高度更高。
也就是说，在鳍FB的上端部的半导体衬底SB中设置有具有比阱WL2高的p型杂质浓度的半导体区域SRA。在鳍FB的中间部和下端部、半导体衬底SB的平面部以及低耐压晶体管区域1A中不设置半导体区域SRA。
这样的半导体区域SRA可以通过执行用于形成如参照图12所述的沟道区域的离子注入步骤形成。具体地，执行离子注入步骤以形成沟道区域包括多个离子注入步骤，并且半导体区域SRA可以通过一些离子注入步骤形成。
具体地，如图32所示，在第二实施例的半导体器件的制造过程中，如参照图12所述，在阱WL2的形成步骤之后或之前执行注入以形成沟道区域。光刻胶膜PR2用作掩模，使得通过离子注入工艺将p型杂质(例如，硼(B))注入到高耐压晶体管区域1B中的半导体衬底SB的主表面侧。在与半导体衬底SB的主表面垂直的方向上执行离子注入。
此时，杂质离子通过绝缘膜IF1和IF2并到达鳍FB的上端部。在离子注入中，注入能量被减小以防止杂质离子被引入到鳍FB的上端部下方的半导体衬底SB中。以与参照图12至29描述的步骤相同的方式执行后续步骤，由此图30和31所示的第二实施例的半导体器件基本上完成。
图33示出了第二实施例的半导体器件的预定区域中的p型杂质的深度(横轴)和浓度(垂直轴)之间的关系的曲线图。图33的曲线图示出了在形成图32所示的半导体区域SRA之后立即形成的p型杂质的分布。图33示出了具有绝缘膜IF2和IF1的绝缘膜区域IF、具有鳍FB的鳍区域FIN以及从左侧沿着水平轴依次示出鳍FB下方的半导体衬底SB的平面部的衬底区域SBR。具体而言，沿水平轴，0-0.1μm的深度范围对应于绝缘膜区域IF，0.1-0.4μm的深度范围对应于鳍区域FIN，0.4-0.5μm的深度范围对应于衬底区域SBR。对于稍后描述中使用的图38、图43和图47也是如此。
如图33所示，鳍FB的最上部具有包括鳍FB的内部的半导体衬底SB中的p型杂质的最高浓度，并且p型杂质浓度从鳍FB到半导体衬底SB的背面逐渐减小。具体地，在栅电极GE2的正下方，半导体衬底SB中的杂质浓度从鳍FB的顶部逐渐减小到与半导体衬底SB的顶部相对的底侧。
换句话说，鳍FB的上端部的杂质浓度的平均值(第一浓度)高于鳍FB的中间部的杂质浓度的平均值(第二浓度)，第二浓度高于鳍FB的下端部的杂质浓度的平均值(第三浓度)，第三浓度高于平面部分的杂质浓度的平均值(第四浓度)。半导体衬底SB中的杂质浓度分布不仅在图32所示的制造工艺期间给出，而且在完成的半导体器件中也给出。
现在参考图34描述第二实施例的效果。图34包括各自示出施加到作为比较例的半导体器件的高耐压晶体管的栅极电压(水平轴)和流过高耐压晶体管的漏极电流(垂直轴)之间的关系的曲线图。作为比较例的半导体器件的耐压晶体管是具有包括鳍的顶部和侧表面以及相邻鳍之间的平面部分的沟道区域的高耐压晶体管，并且从每个鳍的上端到平面部分具有基本均匀的杂质浓度分布。
图34实线示出了实际电流-电压特性曲线图。另外，图34虚线示出了具有包含高耐压晶体管的每个鳍的上端的沟道区域的一个晶体管的电流-电压特性曲线图B2，并且点划线示出另一晶体管的电流-电压特性曲线图A1，其具有除鳍的上端以外的区域的沟道区域。
具有包括鳍的顶部和侧表面以及相邻鳍之间的平面部分的沟道区域的高耐压晶体管可以由于具有作为沟道区域的一部分的半导体衬底上方突出的鳍的结构而呈现出两种晶体管的组合的电流-电压特性。具体地，如图34中的实线图所示，当电压从零开始逐渐增加时向高耐压晶体管施加电压时，电流首先如实线曲线B1所示流动，然后随着施加电压进一步增加，在曲线B1与曲线A1相交的点处，电流突然增加，并且电流如图A2所示流动。
这样，当施加的电压逐渐增加时，电流值突然变化，导致电流-电压特性曲线图的台阶(step)。这种现象称为扭结现象，具有这种台阶的曲线图的波形被称为隆起波形。当测量漏极电流的栅极电压依赖性时，发现扭结现象，其中漏极电流以一定的电压值变化，从而形成不规则的隆起形状，导致形成阶梯式波形(隆起波形)。当电流以这种方式不规则地变化时，难以控制半导体器件的操作。因此，从提高半导体器件的性能和可靠性的观点来看，防止扭结现象的发生并且使电流-电压特性的曲线图平滑是重要的。
高耐压晶体管中的扭结现象是由于鳍的上端部的阈值电压低于任何其他区域的事实发生的，这是因为电场趋于集中在上端部，因此，在向高耐压晶体管施加电压的情况下，在其他区域之前导通。具体地，图34中的曲线B1和B2示出了具有包括鳍的上端的沟道区域的晶体管的电流-电压特性，曲线A1和A2示出了具有包括除鳍的上端以外的区域的沟道区域的晶体管的电流-电压特性。具有包括鳍的顶部和侧表面以及相邻鳍之间的平面部分的沟道区域的高耐压晶体管因此表现出这样的电流-电压特性，作为两种晶体管的特性的结合，引起如上所述的扭结现象。
因此，在第二实施例中，如参照图30至32所述，在鳍FB的上端部形成有高杂质浓度的沟道区域的半导体区域SRA，以增大晶体管的阈值电压，该晶体管具有包括鳍FB的上端部的沟道区域。结果，可以在鳍FB的上端部和任何其它区域之间均衡整个沟道区域的阈值电压。在这种情况下，电流-电压特性的曲线图的波形与包括曲线A1和A2的波形类似。
在第二实施例中，尽管高耐压晶体管QH的阈值电压增加，但是可以防止扭结现象的发生。此外，即使形成半导体区域SRA，仅鳍FB的上端部中的晶体管的阈值电压增加，并且基本上不变的电流在导通状态下流过晶体管。因此，与比较例不同(参见图50)，与第一实施例中描述的效果也可以在第二实施例中给出。也就是说，形成具有包括平面部分和鳍FB的表面的沟道区域的具有大沟道面积的高耐压晶体管QH，以增加有效栅极宽度，从而减小半导体器件的尺寸。
因此，在第二实施例中，通过减小半导体器件的尺寸并抑制扭结现象的发生，可以提高半导体器件的性能和可靠性。
第三实施例
下面参照图35至图38说明第三实施例的半导体器件和制造半导体器件的方法。图35和36分别是第三实施例的半导体器件的截面图。图37是半导体器件的制造工艺中的第三实施例的半导体器件的截面图。图38是示出第三实施例的半导体衬底中的杂质浓度的曲线图。图35是沿着图3所示的鳍的纵向方向的截面图，图36是沿图4所示的鳍的横向方向的截面图。第三实施例中涉及的杂质是指p型杂质。
与第一实施例的高耐压晶体管相同，由于鳍的上端部的MISFET与具有包含鳍的表面和平面部的沟道区域的高耐压电晶体管的平面部的MISFET之间的不同操作，电流特性发生扭结现象。现在描述防止这种扭结现象发生的措施。在下面的描述中，鳍的内部在垂直于半导体衬底的主表面的方向(高度方向)上被分成上端部、中间部和下端部。
如图35和图36所示，第三实施例的半导体器件具有与第一实施例中描述的半导体器件类似的形状，并且包括低耐压晶体管QL和高耐压晶体管QH。然而，在第三实施例的高耐压晶体管QH中，宽度W4和高度H4之间存在关系H4/W4>0.5。换句话说，高度H4大于宽度W4的一半的值。具体来说，鳍FB的高度和相邻的鳍FB之间的距离处于鳍FB的高度相对较高并且相邻的鳍FB之间的距离相对较小的关系。
第三实施例的半导体器件与第一实施例的半导体器件的不同之处在于，在高耐压晶体管QH中，鳍FB的下端部和平面部的每一个中的沟道区域中的p型杂质(例如，硼(B))的浓度高于鳍FB的上端部和中间部的每一个中的沟道区域中的杂质浓度。
具体地说，在鳍FB的下端部和平面部分的每一个的半导体衬底SB中设置具有比阱WL2高的p型杂质浓度的半导体区域SRB。半导体区域SRB不设置在鳍FB的上端部和中间部以及低耐压晶体管区域1A中的每一个中。
这样的半导体区域SRB可以通过离子注入步骤形成，以形成如参照图12所述的沟道区域。具体地，用于形成沟道区域的离子注入步骤包括多个离子注入步骤，半导体区域SRB可以通过一些离子注入步骤形成。
具体地，如图37所示，在第三实施例的半导体器件的制造过程中，在参照图12描述的阱WL2的形成步骤之后或之前，执行注入以形成沟道区域。光刻胶膜PR2用作掩模，使得通过离子注入工艺将p型杂质(例如，硼(B))注入到高耐压晶体管区域1B中的半导体衬底SB的主表面侧。在与半导体衬底SB的主表面垂直的方向上执行离子注入。
此时，杂质离子通过绝缘膜EI、IF1和IF2并到达鳍FB的下端部和平面部分。在离子注入中，注入能量被控制得相对较高，以防止杂质离子被引入鳍FB的中间部和上端部。以与参照图12至图29描述的步骤相同的方式执行后续步骤，由此基本上完成了图35和36所示的第三实施例的半导体器件。
图38示出了第三实施例的半导体器件的预定区域中的p型杂质的深度(横轴)和浓度(垂直轴)之间的关系的曲线图。图38的曲线图示出了在形成图37所示的半导体区域SRB之后立即形成的p型杂质的分布。
如图38所示，鳍FB的下端部和半导体衬底SB的平面部分具有包括鳍FB的内部的半导体衬底SB中的p型杂质的较高浓度。换句话说，鳍FB的下端部的杂质浓度的平均值(第三浓度)和平面部分的杂质浓度的平均值(第四浓度)均高于鳍FB的上端部的杂质浓度的平均值(第一浓度)和鳍FB的中间部的杂质浓度的平均值(第二浓度)。不仅在图37所示的制造工艺中，而且在完成的半导体器件中也给出了半导体衬底SB中杂质的这种浓度分布。
现在参考图39描述第三实施例的效果。图39包括各自示出施加到作为第三实施例的半导体器件的高耐压晶体管QH(参见图35)的栅极电压(水平轴)和流过高耐压晶体管QH的漏极电流(垂直轴)之间的关系的曲线图。
图39实线示出了第三实施例的高耐压晶体管QH的电流-电压特性。此外，图39虚线示出了具有仅包括平面部分的沟道区域的一个高耐压晶体管QH的电流-电压特性曲线图。
具有包括鳍和平面部分的沟道区域的高耐压晶体管可以呈现出两种晶体管的组合的电流-电压特性，这两种晶体管即具有包括鳍的表面的沟道区域的晶体管和具有包括平面部分的沟道区域的晶体管。这是因为两种类型的晶体管具有不同的阈值特性。
当发生扭结现象时，例如，图39中的虚线所示的整个曲线向左侧移动，因此具有包括平面部分的沟道区域的晶体管(虚线图)可能被打开在具有包括鳍的表面的沟道区域的晶体管(实线图)之前。随后，当栅极电压增加时，电流特性被改变为预定的电压值，使得高耐压晶体管的电流沿着具有包括鳍的表面的沟道区域的晶体管的特性(实线图)而变化。这样就会发生扭结现象。
在抑制高耐压晶体管的扭结现象发生的可能方法中，具有包括平面部分的沟道区域的晶体管和具有包括鳍表面的沟道区域的晶体管之一的阈值电压增加，从而使整个高耐压晶体管的电流波形更接近另一个晶体管的电流特性的波形。
在相邻鳍的侧表面之间的宽度W4和鳍高度H4具有由H4/W4>0.5表达式的关系的高耐压晶体管中，鳍之间的距离较小，且鳍高度相对较高，因此在大电流流过高耐压晶体管中的鳍时，小电流流过平面部分。
为了防止在这种高耐压晶体管中发生扭结现象，具有包括平面部分的沟道区域的晶体管的阈值电压优选地增加，使得流过整个高耐压晶体管的电流的波形接近具有包括鳍表面的沟道区域的晶体管的电流特性的波形。这是因为流过相邻鳍的侧表面之间的宽度W4与鳍高度H4的整个高耐压晶体管的电流具有由H4/W4>0.5的表达式给出的关系，主要包含流过鳍的电流和流过平面部分的沟道区域的电流固有地小。因此，当具有包括平面部分的沟道区域的晶体管的阈值电压增加时，可以防止高耐压晶体管的性能大大劣化，并且容易抑制扭结现象的发生。
换句话说，由于流过整个高压晶体管的电流由在鳍的表面上流动的电流支配，所以具有包括平面部分的沟道区域的晶体管的阈值电压增加而不是具有包括鳍的表面的沟道区域的晶体管的阈值电压增加，从而可以防止整个高耐压晶体管的阈值特性劣化。
在第三实施例中，如参照图35至图38所述，在鳍FB的下端部和平面部分中设置有杂质浓度高于阱WL2的半导体区域SRB，以增大晶体管的阈值电压，该晶体管具有包括平面部分的沟道区域。如图39所示，这增加了具有包括平面部分的沟道区域的晶体管导通的电压(阈值电压)的值。结果，虚线的整个曲线移动到图的右侧。因此，可以防止实线的曲线图与图中虚线的曲线图相交，即防止扭结现象的发生。
虽然由于形成图35所示的半导体区域SRB而使平面部分中的晶体管的阈值电压增加，但是在该晶体管的导通状态期间流过高耐压晶体管QH的电流也不会大大降低。因此，也可以在第三实施例中给出第一实施例中描述的效果。也就是说，形成具有包括鳍FB和平面部分的表面的沟道区域的高耐压晶体管QH，以增加有效栅极宽度，使得半导体器件的尺寸减小。
第一变形例
以下参照图40至图44说明第一变形例的半导体器件及制造半导体器件的方法。图40和图41分别是第一变形例的半导体器件的截面图。图42是半导体器件的制造工序中的第一变形例的半导体器件的截面图。图43是示出第一变形例的半导体衬底中的杂质浓度的曲线图。图40是沿着图3所示的鳍的纵向方向的截面图，图41是沿图4所示鳍的横向方向的截面图。
与参考图35至38描述的半导体器件不同，描述了宽度W4和高度H4之间存在H4/W4<0.5的关系的情况。具体地，图40和图41所示的鳍FB的高度和相邻鳍FB之间的距离处于鳍FB的高度相对较低并且相邻鳍FB之间的距离相对较大的关系。
第一变形例的半导体器件与第一实施例的半导体器件的不同之处在于，在高耐压晶体管QH中，在鳍FB的上端部和中间部的每一个的沟道区域中的p型杂质(例如，硼(B))的浓度分别高于鳍FB的下端部和平面部分的每一个的沟道区域的杂质浓度。
具体地说，在鳍FB的上端部和中间部的半导体衬底SB中设置具有比阱WL2高的p型杂质浓度的半导体区域SRC。半导体区域SRC设置在鳍FB的顶部，但不设置在鳍FB的下端部和平面部以及低耐压晶体管区域1A的每一个中。半导体区域SRC可以仅设置在包括鳍FB的顶部的上端部中，同时不设置在中间部中。
这样的半导体区域SRC可以通过执行用于形成如参照图37描述的沟道区域的离子注入步骤形成。在离子注入中，注入能量被控制为相对较低以防止杂质离子被引入鳍FB的下端部并进入平面部分。以与参照图12至图29描述的步骤相同的方式执行后续步骤，从而基本上完成了图40和图41所示的第一变形例的半导体器件。
图43示出了第一变形例的半导体器件的预定区域中的p型杂质的深度(横轴)和浓度(垂直轴)之间的关系的曲线图。图43的曲线图示出了在形成图42所示的半导体区域SRC之后的p型杂质的分布。
如图43所示，鳍FB的最上部具有包括鳍FB的内部的半导体衬底SB中的p型杂质的最高浓度，并且p型杂质浓度从鳍FB的上端到平面部分逐渐减小。也就是说，鳍FB的上端部和中间部在包括鳍FB内部的半导体衬底SB中都具有特别高的p型杂质浓度。换句话说，鳍FB的上端部的杂质浓度的平均值(第一浓度)和鳍FB的中间部的杂质浓度的平均值(第二浓度)中的每一个均高于鳍FB的下端部的杂质浓度的平均值(第三浓度)和平面部分的杂质浓度的平均值(第四浓度)。半导体衬底SB中的杂质浓度分布不仅在图42所示的制造工艺期间给出，而且在完成的半导体器件中也给出。
现在参考图44描述第一变形例的效果。图44包括各自示出施加到作为第一变形例的半导体器件的高耐压晶体管QH(参见图40)的栅极电压(水平轴)和流过高耐压晶体管QH的漏极电流(垂直轴)之间的关系的曲线图。
图44实线示出了第一变形例的高耐压晶体管QH的电流-电压特性的曲线图。图44虚线示出了具有仅包括鳍FB的表面的沟道区域的一个高耐压晶体管QH的电流-电压特性的曲线图。
在第一变形例的高耐压晶体管QH中，相邻鳍FB之间的宽度W4与鳍FB的高度H4之间的关系由H4/W4<0.5的表达式给出。换句话说，高度H4小于宽度W4的一半的值。也就是说，鳍FB之间的距离较大并且鳍FB的高度相对较低。因此，在高耐压晶体管QH中，较大的电流流过平面部分，并且较小的电流流过鳍FB。
具体地说，只有流过整个高耐压晶体管QH的总电流的一部分的小电流流过鳍FB的表面中的沟道区域。因此，当具有包括鳍FB的表面的沟道区域的晶体管的阈值电压增加时，可以防止高耐压晶体管QH的性能大大劣化并且容易抑制扭结现象的发生。换句话说，由于流过整个高耐压晶体管QH的电流由流过平面部的电流支配，所以可以防止整个高耐压晶体管QH的阈值特性的劣化增加具有包括鳍FB的表面的沟道区域的晶体管的阈值电压，而不是具有包括平面部分的沟道区域的晶体管。
在第一变形例中，如参照图40-图43所示，形成在平坦部分中具有高于阱WL2的杂质浓度的半导体区域SRC，以增加具有包括平面部分的沟道区域的晶体管的阈值电压。如图44所示，这增加了具有包括鳍FB的表面，特别是鳍FB的上端部和中间部的沟道区域的晶体管的导通电压(阈值电压)的值。因此，图44中的虚线的曲线可以完全移动到图的右侧。因此，可以防止实线的曲线与虚线的曲线相交，即防止扭结现象的发生。
虽然由于形成了图40所示的半导体区域SRC，具有包括鳍FB的表面的沟道区域的晶体管的阈值电压增加，但是在高耐压晶体管QH中流过的电流在该晶体管的导通状态期间大幅减少。因此，在第一实施例中描述的效果也可以在第一变型中给出。也就是说，形成具有包括平面部分和鳍FB的表面的沟道区域的高耐压晶体管QH，以增加有效栅极宽度，从而减小半导体器件的尺寸。
第二变形例
可以参照图35至图38描述的半导体器件与第二实施例的半导体器件组合。下面参考图45至图47，描述参照图35至图38说明的半导体器件与第二实施例的半导体器件组合的情况，图45和图46分别是第二变形例的半导体器件的截面图。图47是示出第二变形例的半导体衬底中的杂质浓度的曲线图。图45是沿着图3的鳍的纵向方向的截面图，图46是沿图4所示鳍的横向方向的截面图。
如图45和图46所示，在第二变形例的高耐压晶体管QH中，宽度W4与高度H4之间存在关系H4/W4>0.5。具体来说，鳍FB的高度和相邻的鳍FB之间的距离处于鳍FB的高度相对较高并且相邻的鳍FB之间的距离相对较小的关系。
第二变形例的高耐压晶体管QH与第一实施例的半导体器件的不同之处在于，在鳍FB的上端部、鳍FB的下端部和平面区域的每一个的沟道区域中的p型杂质(例如，硼(B))的浓度高于鳍FB的中间部的杂质浓度。也就是说，在鳍FB的上端部的半导体衬底SB中设置有比鳍FB的中间部的阱WL2高的p型杂质浓度的半导体区域SRA。在鳍FB的下端部和平面部分中的半导体衬底SB中设置在鳍FB的中间部中具有比阱WL2高的p型杂质浓度的半导体区域SRB。
这样的半导体区域SRA或SRB可以通过离子注入步骤形成，以形成如参照图12描述的沟道区域。具体地，执行多个离子注入，并且控制每个注入步骤中的注入能量，以防止杂质离子被引入到鳍FB的中间部中。后续步骤以与参照图12至29描述的步骤相同的方式执行，从而基本上完成了图45和46中所示的第二变形例的半导体器件。
图47是示出第二变形例的半导体器件的预定区域中的p型杂质的深度(横轴)与浓度(纵轴)的关系的曲线图。图47的曲线图示出了在形成半导体区域SRA和SRB之后立即形成p型杂质的分布。
如图47所示，鳍FB的上端部和下端部以及半导体衬底SB的平面部分在包括鳍FB内部的半导体衬底SB中均具有特别高的p型杂质浓度。换句话说，鳍FB的上端部的杂质浓度的平均值(第一浓度)、鳍FB的下端部的杂质浓度的平均值(第三浓度)和平均部分的杂质浓度的平均值(第四浓度)分别高于鳍FB的中间部的杂质浓度的平均值(第二浓度)。不仅在通过离子注入步骤形成半导体区域SRA和SRB之后立即给出半导体衬底SB中的杂质浓度分布，而且在完成的半导体器件中也给出。
第二变形例的高耐压晶体管QH的电流-电压特性的曲线图具有例如图39的实线所示的形状。如图46所示，在高耐压晶体管QH中，相邻鳍FB的宽度W4与鳍FB的高度H4之间的关系为H4/W4>0.5的表达式，因此，鳍FB之间的距离较小，鳍FB的高度相对较高。因此，较小电流流过平面部分，并且较大电流流过鳍FB。
此外，如第二实施例所述，由于电场趋向于集中在鳍FB的上端，所以具有包括鳍FB的上端(顶部)的沟道的晶体管具有低阈值电压。因此，在第二变形例中，如参照图45-图47所示，在鳍FB的上端部形成高浓度半导体区域SRA，以抑制鳍FB的上端部处的电场集中，并且增加具有包括鳍FB的上端部的沟道区域的晶体管的阈值电压。因此，防止扭结现象的发生。此外，在鳍FB的下端部和平面部分中形成高浓度半导体区域SRB，从而增加包括平面部分的沟道区域的晶体管的阈值电压。
结果，流过整个高耐压晶体管QH的电流的特性接近具有包括鳍FB的表面的沟道区域的晶体管的电流特性，特别是鳍FB的中间部中的侧表面。因此，可以防止由于每个晶体管的低阈值电压引起的扭结现象的发生，即具有包括鳍FB的上端部的沟道区域的晶体管和具有包括平面部分的沟道区域的晶体管。
即使构成高耐压晶体管QH的部分晶体管的阈值电压以这种方式增加，在该晶体管的导通状态期间，流过高耐压晶体管QH的电流也不会大幅降低。因此，也可以在第二变形例中给出第一实施例中描述的效果。也就是说，形成具有包括鳍FB的表面和平面部分的沟道区域的高耐压晶体管QH，以增加有效栅极宽度，从而减小半导体器件的尺寸。
第三变形例
第一变形例的半导体器件可以与第二实施例的半导体器件组合。下面参考图48和图49描述参考图40至图43描述的半导体器件与第二实施例的半导体器件组合的情况，图48和图49分别是第三变形例的半导体器件的截面图。图48是沿着图3所示的鳍的纵向方向的截面图，图49是沿图4所示鳍的横向方向的截面图。
现在描述在宽度W4和高度H4之间存在H4/W4<0.5的关系的情况。具体地说，如图48和图49所示，鳍FB的高度和相邻的鳍FB之间的距离的关系是鳍FB的高度相对较低并且相邻鳍FB之间的距离相对较大。
第三变形例的半导体器件与第一实施例的半导体器件的不同之处在于，在高耐压晶体管QH中，在鳍FB的上端部和中间部的每一个中的沟道区域中的p型杂质(例如，硼(B))的浓度分别高于鳍FB的下端部和平面部分的沟道区域的杂质浓度。
具体地说，在鳍FB的中间部的半导体衬底SB中设置具有比阱WL2高的p型杂质浓度的半导体区域SRC。在鳍FB的上端部的半导体衬底SB中设置具有比半导体区域SRC高的p型杂质浓度的半导体区域SRA。半导体区域SRA设置在鳍FB的顶部中，半导体区域SRA和SRC不设置在鳍FB的下端部和平面部分以及低耐压晶体管区域1A的每一个中。
可以通过被执行以形成与参照图37描述的步骤一样的沟道区域而由多个离子注入形成这样的半导体区域SRC。在离子注入中，注入能量被控制为相对较低以防止杂质离子被引入鳍FB的下端部并进入平面部分。后续步骤以与参照图12至图29描述的步骤相同的方式执行，从而基本上完成了图48和图49所示的第三变形例的半导体器件。
示出了第三变形例的半导体器件的预定区域中的p型杂质的深度(横轴)和浓度(垂直轴)之间的关系的曲线图具有与图43的曲线类似的形状。具体地说，在包括鳍FB内部的半导体衬底SB中，鳍FB的最上部的p型杂质浓度最高，并且从鳍FB的上端到平面部分逐渐减小。也就是说，鳍FB的上端部在包括鳍FB的内部的半导体衬底SB中具有特别高的p型杂质浓度，鳍FB的中间部具有比上端部低但是比鳍FB的下端和平面部低的p型杂质浓度。
换句话说，鳍FB的上端部的杂质浓度的平均值(第一浓度)高于鳍FB的中间部的杂质浓度的平均值(第二浓度)，第二浓度高于鳍FB的下端部的杂质浓度的平均值(第三浓度)和平面部的杂质浓度的平均值(第四浓度)的每一个。
示出了施加到第二变形例的高耐压晶体管QH(参见图48)的栅极电压(横轴)与流过高耐压晶体管QH的漏极电流(垂直轴)之间的关系的曲线图具有与图44所示的实线图相似的形状。
在第三变形例中，高浓度的半导体区域SRA形成在鳍FB的上端部，其中电场趋向于集中，以增加具有包括上端部的沟道区域的晶体管的阈值电压。此外，形成高浓度半导体区域SRC以增加具有包括平面部分的沟道区域的晶体管的阈值电压。因此，可以防止发生扭结现象。
虽然由于半导体区域SRA和SRC的形成，具有包括鳍FB的表面的沟道区域的晶体管的阈值电压增加，但是在晶体管开启期间，流过高耐压晶体管QH的电流不会大幅降低。因此，也可以在第三变形例中给出第一实施例中描述的效果。也就是说，形成具有包括平面部分和鳍FB的表面的沟道区域的高耐压晶体管QH，以增加有效栅极宽度，从而减小半导体器件的尺寸。
尽管已经根据本发明的实施例详细描述了本发明，但是本发明不限于此，应当理解，在不脱离本发明的要点的情况下，可以进行各种修改或改变。

Claims (15)

1.一种半导体器件，包括：
半导体衬底，具有在所述半导体衬底的顶部中的第一区域和第二区域；
作为所述半导体衬底的一部分的多个第一突出部，所述多个第一突出部从所述第一区域的所述半导体衬底的顶部突出，沿着所述半导体衬底的顶部在第一方向上延伸，并且被布置在与所述第一方向正交的第二方向上；
作为所述半导体衬底的一部分的多个第二突出部，所述多个第二突出部从所述第二区域的所述半导体衬底的顶部突出，沿着所述半导体衬底的顶部在第三方向上延伸，并且被布置在与所述第三方向正交的第四方向上；
第一元件隔离膜，在彼此相邻的所述第一突出部之间填充并且具有位于每个所述第一突出部的顶部下方的顶部，
第二元件隔离膜，在彼此相邻的所述第二突出部之间露出所述半导体衬底的顶部，并且嵌入沟槽中，所述沟槽围绕所述第二突出部形成在所述半导体衬底的顶部中，
第一栅电极，在所述第二方向上覆盖每个所述第一突出部的顶部和侧表面，其间具有第一绝缘膜；
第二栅电极，在所述第四方向上覆盖每个所述第二突出部的顶部和侧表面，并且在彼此相邻的所述第二突出部之间覆盖所述半导体衬底的顶部，其间具有第二绝缘膜；
第一源极区域和第一漏极区域，形成在所述第一突出部的表面中，以在平面视角下夹持所述第一栅电极；以及
第二源极区域和第二漏极区域，形成在所述第二突出部的表面中，并且形成在所述半导体衬底的顶部中，以在平面视角下夹持所述第二栅电极，
其中所述第一栅电极、所述第一源极区域和所述第一漏极区域配置为第一场效应晶体管，所述第二栅电极、所述第二源极区域和所述第二漏极区域配置为第二场效应晶体管，并且所述第二元件隔离膜的顶部位于所述第一元件隔离膜的顶部下方。
2.根据权利要求1所述的半导体器件，其中所述第二元件隔离膜的顶部位于所述第一元件隔离膜的底部下方。
3.根据权利要求1所述的半导体器件，其中所述第一突出部在所述第二方向上的宽度为50nm以下，所述第二突出部在所述第二方向上的宽度为50nm以下。
4.根据权利要求1所述的半导体器件，
其中所述第二源极区域和所述第二漏极区域均具有第一导电类型，并且
其中在所述第二栅电极正下方的所述半导体衬底中，与所述第一导电类型不同的第二导电类型的杂质的浓度从所述第二突出部的顶部到与所述半导体衬底的顶部相对的底侧逐渐减小。
5.根据权利要求1所述的半导体器件，其中所述第二场效应晶体管在比所述第一场效应晶体管更高的电压下工作。
6.根据权利要求1所述的半导体器件，
其中所述第二源极区域和所述第二漏极区域均具有第一导电类型，
其中所述第二突出部包括上端部、下端部和中间部，所述上端部包括所述第二突出部的顶部，所述中间部位于所述上端部与所述下端部之间，
其中在所述第二突出部的上端部中与所述第一导电类型不同的第二导电类型的杂质的浓度高于在彼此相邻的所述第二突出部之间的所述半导体衬底的顶部中的所述第二导电类型的杂质的浓度，
其中彼此相邻的所述第二突出部中的一个突出部具有第一侧表面和在与所述第一侧表面相对的一侧上的第二侧表面，
其中所述第二突出部中的另一个突出部具有第三侧表面和在与所述第三侧表面相对的一侧上的第四侧表面，
其中所述第二侧表面和所述第三侧表面彼此相对，并且
其中从所述第二突出部的下端到上端的高度大于所述第二方向上的所述第一侧表面与所述第三侧表面之间的宽度的一半。
7.根据权利要求6所述的半导体器件，其中所述第二突出部的中间部中的所述第二导电类型的杂质的浓度高于彼此相邻的所述第二突出部之间的所述半导体衬底的顶部中的所述第二导电类型的杂质的浓度。
8.根据权利要求1所述的半导体器件，
其中所述第二源极区域和所述第二漏极区域均具有第一导电类型，
其中所述第二突出部包括上端部、下端部和中间部，所述上端部包括所述第二突出部的顶部，所述中间部位于所述上端部与所述下端部之间，
其中在彼此相邻的所述第二突出部之间的所述半导体衬底的顶部中的与所述第一导电类型不同的第二导电类型的杂质的浓度高于在所述第二突出部的上端部中的所述第二导电类型的杂质的浓度，
其中彼此相邻的所述第二突出部中的一个突出部具有第一侧表面和在与所述第一侧表面相对的一侧上的第二侧表面，
其中所述第二突出部中的另一个突出部具有第三侧表面和在与所述第三侧表面相对的一侧上的第四侧表面，
其中所述第二侧表面和所述第三侧表面彼此相对，并且
其中从所述第二突出部的下端到上端的高度小于所述第二方向上的所述第一侧表面与所述第三侧表面之间的宽度的一半。
9.根据权利要求1所述的半导体器件，
其中所述第二源极区域和所述第二漏极区域均具有第一导电类型，
其中所述第二突出部包括上端部、下端部和中间部，所述上端部包括所述第二突出部的顶部，所述中间部位于所述上端部与所述下端部之间，
其中在彼此相邻的所述第二突出部之间的所述半导体衬底的顶部中的与所述第一导电类型不同的第二导电类型的杂质的浓度和所述第二突出部的上端部中的所述第二导电类型的杂质的浓度均高于所述第二突出部的中间部中的所述第二导电类型的杂质的浓度，
其中彼此相邻的所述第二突出部中的一个突出部具有第一侧表面和在与所述第一侧表面相对的一侧上的第二侧表面，
其中所述第二突出部中的另一个突出部具有第三侧表面和在与所述第三侧表面相对的一侧上的第四侧表面，
其中所述第二侧表面和所述第三侧表面彼此相对，并且
其中从所述第二突出部的下端到上端的高度小于所述第二方向上的所述第一侧表面与所述第三侧表面之间的宽度的一半。
10.根据权利要求1所述的半导体器件，其中所述第二场效应晶体管具有沟道区域，所述沟道区域连续地设置在所述第二突出部的表面以及彼此相邻的所述第二突出部之间的所述半导体衬底的顶部之上。
11.根据权利要求1所述的半导体器件，其中所述第二绝缘膜的厚度大于所述第一绝缘膜的厚度。
12.一种制造半导体器件的方法，所述方法包括以下步骤：
(a)提供半导体衬底，其具有在所述半导体衬底的顶部中的第一区域和第二区域；
(b)缩回所述半导体衬底的顶部的一部分，从而在所述第一区域中形成多个第一突出部，所述第一突出部是所述半导体衬底的一部分，从所述半导体衬底的顶部的部分突出，沿着所述半导体衬底的顶部在第一方向上延伸，并且被布置在与所述第一方向正交的第二方向上，并且在所述第二区域中形成多个第二突出部，所述第二突出部是所述半导体衬底的一部分，从所述半导体衬底的顶部的部分突出，沿着所述半导体衬底的顶部在第三方向上延伸，并且被布置在与所述第三方向正交的第四方向上；
(c)在所述第二区域中围绕所述第二突出部在所述半导体衬底的顶部中形成沟槽；
(d)形成第一元件隔离膜和第二元件隔离膜，所述第一元件隔离膜在彼此相邻的所述第一突出部之间填充并且具有位于每个所述第一突出部的顶部下方的顶部，所述第二元件隔离膜嵌入在所述沟槽中并在彼此相邻的所述第二突出部之间露出所述半导体衬底的顶部；
(e)形成第一栅电极，所述第一栅电极覆盖所述第一突出部的顶部和侧表面，其间具有第一绝缘膜；
(f)形成第二栅电极，所述第二栅电极覆盖每个所述第二突出部的顶部和侧表面以及彼此相邻的所述第二突出部之间的所述半导体衬底的顶部，其间具有第二绝缘膜；以及
(g)在所述第一突出部的表面中形成第一源极区域和第一漏极区域，并且在每个所述第二突出部的表面中以及在彼此相邻的所述第二突出部之间的所述半导体衬底的顶部中形成第二源极区域和第二漏极区域；
其中所述第一栅电极、所述第一源极区域和所述第一漏极区域配置为第一场效应晶体管，并且所述第二栅电极、所述第二源极区域和所述第二漏极区域配置为第二场效应晶体管。
13.根据权利要求12所述的方法，其中所述第二元件隔离膜的顶部位于所述第一元件隔离膜的顶部下方。
14.根据权利要求12所述的方法，其中所述步骤(d)包括以下步骤：
(d1)形成在彼此相邻的所述第一突出部之间和彼此相邻的所述第二突出部之间填充的第三绝缘膜；
(d2)缩回所述第一区域中的所述第三绝缘膜的顶部，从而形成包括所述第三绝缘膜的所述第一元件隔离膜；以及
(d3)在步骤(d2)之后，缩回所述第二区域中的所述第三绝缘膜的顶部，从而形成包括所述第三绝缘膜的所述第二元件隔离膜。
15.根据权利要求12所述的方法，其中所述第二场效应晶体管在比所述第一场效应晶体管更高的电压下工作。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510889B2 (en) * 2017-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. P-type strained channel in a fin field effect transistor (FinFET) device
US10685886B2 (en) * 2017-12-15 2020-06-16 International Business Machines Corporation Fabrication of logic devices and power devices on the same substrate
US10629706B2 (en) * 2018-05-10 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Fin and gate dimensions for optimizing gate formation
US10515955B1 (en) * 2018-05-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing transistor gate structures by local thinning of dummy gate stacks using an etch barrier
US10692770B2 (en) 2018-05-30 2020-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Geometry for threshold voltage tuning on semiconductor device
EP3840036A1 (en) 2019-12-19 2021-06-23 Imec VZW Cointegration method for forming a semiconductor device
US11723194B2 (en) 2021-03-05 2023-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit read only memory (ROM) structure
CN116705704A (zh) * 2022-02-24 2023-09-05 联华电子股份有限公司 半导体元件及其制作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2579954B2 (ja) 1987-09-25 1997-02-12 株式会社東芝 Ｍｏｓトランジスタ
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US7354812B2 (en) 2004-09-01 2008-04-08 Micron Technology, Inc. Multiple-depth STI trenches in integrated circuit fabrication
US8058692B2 (en) * 2008-12-29 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors with reverse T-shaped fins
JP2011009296A (ja) * 2009-06-23 2011-01-13 Panasonic Corp 半導体装置及びその製造方法
KR20110117326A (ko) * 2010-04-21 2011-10-27 매그나칩 반도체 유한회사 반도체 장치 및 그 제조방법
JP2012049286A (ja) 2010-08-26 2012-03-08 Sen Corp 半導体装置の製造方法
KR101964262B1 (ko) * 2011-11-25 2019-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP5816560B2 (ja) * 2012-01-10 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8772117B2 (en) 2012-12-05 2014-07-08 Globalfoundries Inc. Combination FinFET and planar FET semiconductor device and methods of making such a device
US9941271B2 (en) * 2013-10-04 2018-04-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Fin-shaped field effect transistor and capacitor structures
US9059020B1 (en) * 2013-12-02 2015-06-16 International Business Machins Corporation Implementing buried FET below and beside FinFET on bulk substrate
KR102341458B1 (ko) 2015-04-15 2021-12-20 삼성전자주식회사 반도체 장치 제조 방법

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