KR20180046878A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20180046878A
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신이찌 오까모또
즈또무 오까자끼
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 핀형의 저내압 트랜지스터와 고내압 트랜지스터를 구비한 반도체 장치의 성능을 향상시키기 위한 것으로, 소자 분리막 EI1에 의해 서로 분리된 복수의 핀 FA 각각의 상부에 저내압 트랜지스터 QL을 형성하고, 복수의 핀 FB의 상면 및 측면 및 서로 인접하는 핀 FB 사이의 반도체 기판 SB의 상면의 각각을 채널 영역으로서 갖는 고내압 트랜지스터 QH를 형성한다. 이때, 1개의 고내압 트랜지스터 QH의 채널 영역을 포함하는 복수의 핀 FB를 둘러싸는 소자 분리막 EI2의 상면은, 소자 분리막 EI1의 상면보다도 낮다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 핀형 트랜지스터를 포함하는 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
동작 속도가 빠르고, 누설 전류 및 소비 전력의 저감 및 미세화가 가능한 전계 효과 트랜지스터로서, 핀형의 트랜지스터가 알려져 있다. 핀형의 트랜지스터(FINFET: Fin Field Effect Transistor)는, 예를 들어 기판 상에 돌출되는 판상(벽 형상)의 반도체층의 패턴을 채널층으로서 갖고, 그 패턴 위를 타고 넘게 형성된 게이트 전극을 갖는 반도체 소자이다.
특허문헌 1(일본 특허 공개 평성 01-82672호 공보)에는, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)에 있어서, 채널이 형성되는 반도체 기판의 주면에 복수의 홈을 형성하고, 실효적인 채널 폭을 확대하는 것이 기재되어 있다.
특허문헌 2(일본 특허 공개 제2012-49286호 공보)에는, 핀에 대하여 경사 방향으로부터 이온 주입을 행함으로써, 핀의 측면부와 상부의 평면부 각각의 불순물 도입량을 균일화하는 것이 기재되어 있다.
일본 특허 공개 평성 01-82672호 공보 일본 특허 공개 제2012-49286호 공보
일반적으로, 반도체 장치의 미세화 및 집적도의 향상이 요구되고 있고, 이것을 실현하는 구조의 하나로서, 핀형의 트랜지스터가 착안되어 있다. 로직 회로 등을 구성하는 저저항의 FET 또는 플래시 메모리를 구성하는 FET는, 핀 상에 형성하는 것이 가능하다. 이에 비해, 플래시 메모리의 기입 시 및 소거 시에 인가되는 높은 전압의 발생 회로 등에 사용되는 고내압의 MOSFET에는 큰 전류를 흘릴 필요가 있어, 저내압 트랜지스터와 마찬가지의 구성을 갖는 고내압의 핀형 MOSFET를 설치하는 것은 곤란하다.
즉, 저저항의 FET 및 플래시 메모리를 구성하는 FET는 핀 구조를 채용함으로써 미세화가 가능한 데 반해, 고내압의 FET는 미세화가 곤란하고, 이것이 반도체 장치의 미세화의 방해가 되고 있다.
그 밖의 목적과 신규인 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
본원에 있어서 개시되는 실시 형태 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
일 실시 형태인 반도체 장치는, 핀의 상부에 형성된 저내압의 트랜지스터와, 다른 복수의 핀 각각의 표면 및 그들 복수의 핀의 상호간의 반도체 기판의 상면을 채널로서 갖는 고내압의 트랜지스터를 구비한 것이다.
또한, 일 실시 형태인 반도체 장치의 제조 방법은, 핀의 상부에 형성된 저내압의 트랜지스터와, 다른 복수의 핀 각각의 표면 및 그들 복수의 핀의 상호간의 반도체 기판의 상면을 채널로서 갖는 고내압의 트랜지스터를 형성하는 것이다.
본원에 있어서 개시되는 일 실시 형태에 의하면, 반도체 장치의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시 형태 1인 반도체 칩의 레이아웃 구성을 도시하는 개략도.
도 2는 본 발명의 실시 형태 1인 반도체 장치를 도시하는 사시도.
도 3은 본 발명의 실시 형태 1인 반도체 장치를 도시하는 단면도.
도 4는 본 발명의 실시 형태 1인 반도체 장치를 도시하는 단면도.
도 5는 본 발명의 실시 형태 1인 반도체 장치의 제조 공정 중의 단면도.
도 6은 도 5에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 7은 도 6에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 8은 도 7에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 9는 도 8에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 10은 도 9에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 11은 도 10에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 12는 도 11에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 13은 도 12에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 14는 도 13에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 15는 도 14에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 16은 도 15에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 17은 도 16에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 18은 도 17에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 19는 도 18에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 20은 도 19에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 21은 도 20에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 22는 도 21에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 23은 도 22에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 24는 도 23에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 25는 도 24에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 26은 도 25에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 27은 도 26에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 28은 도 27에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 29는 도 28에 이어지는 반도체 장치의 제조 공정 중의 단면도.
도 30은 본 발명의 실시 형태 2인 반도체 장치를 도시하는 단면도.
도 31은 본 발명의 실시 형태 2인 반도체 장치를 도시하는 단면도.
도 32는 본 발명의 실시 형태 2인 반도체 장치의 제조 공정 중의 단면도.
도 33은 본 발명의 실시 형태 2의 반도체 기판 내의 불순물 농도를 나타내는 그래프.
도 34는 비교예인 고내압 트랜지스터의 게이트 전압 및 드레인 전류의 관계를 나타내는 그래프.
도 35는 본 발명의 실시 형태 3인 반도체 장치를 도시하는 단면도.
도 36은 본 발명의 실시 형태 3인 반도체 장치를 도시하는 단면도.
도 37은 본 발명의 실시 형태 3인 반도체 장치의 제조 공정 중의 단면도.
도 38은 본 발명의 실시 형태 3의 반도체 기판 내의 불순물 농도를 나타내는 그래프.
도 39는 본 발명의 실시 형태 3의 고내압 트랜지스터의 게이트 전압 및 드레인 전류의 관계를 나타내는 그래프.
도 40은 본 발명의 실시 형태 3의 변형예 1인 반도체 장치를 도시하는 단면도.
도 41은 본 발명의 실시 형태 3의 변형예 1인 반도체 장치를 도시하는 단면도.
도 42는 본 발명의 실시 형태 3의 변형예 1인 반도체 장치의 제조 공정 중의 단면도.
도 43은 본 발명의 실시 형태 3의 변형예 1인 반도체 기판 내의 불순물 농도를 나타내는 그래프.
도 44는 본 발명의 실시 형태 3의 변형예 1의 고내압 트랜지스터의 게이트 전압 및 드레인 전류의 관계를 나타내는 그래프.
도 45는 본 발명의 실시 형태 3의 변형예 2인 반도체 장치를 도시하는 단면도.
도 46은 본 발명의 실시 형태 3의 변형예 2인 반도체 장치를 도시하는 단면도.
도 47은 본 발명의 실시 형태 3의 변형예 2인 반도체 기판 내의 불순물 농도를 나타내는 그래프.
도 48은 본 발명의 실시 형태 3의 변형예 3인 반도체 장치를 도시하는 단면도.
도 49는 본 발명의 실시 형태 3의 변형예 3인 반도체 장치를 도시하는 단면도.
도 50은 비교예인 반도체 장치를 도시하는 단면도.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할해서 설명하는데, 특별히 명시한 경우를 제외하고, 그들은 서로 관계가 없는 것이 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정된 수에 한정되는 경우 등을 제외하고, 그 언급한 수에 한정되는 것이 아니라, 언급한 수 이상이어도 이하이어도 된다. 또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것은 아님은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복된 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요할 때 이외에는 동일 또는 마찬가지 부분의 설명을 원칙적으로 반복하지 않는다.
(실시 형태 1)
<반도체 칩의 레이아웃 구성예>
본 실시 형태에 있어서의 불휘발성 메모리를 갖는 반도체 장치에 대해서 도면을 참조하면서 설명한다. 먼저, 불휘발성 메모리를 포함하는 시스템이 형성된 반도체 장치(반도체 칩)의 레이아웃 구성에 대해서 설명한다. 도 1은, 본 실시 형태에 있어서의 반도체 칩 CHP의 레이아웃 구성예를 도시하는 개략도이다. 도 1에 있어서, 반도체 칩 CHP는, CPU(Central Processing Unit) CC1, RAM(Random Access Memory) CC2, 아날로그 회로 CC3을 갖고 있다. 또한, 반도체 칩 CHP는, EEPROM(Electrically Erasable Programmable Read Only Memory) CC4, 플래시 메모리 CC5 및 I/O(Input/Output) 회로 CC6을 갖고, 반도체 장치를 구성하고 있다.
CPU(회로) CC1은, 중앙 연산 처리 장치라고도 불리며, 기억 장치로부터 명령을 판독해서 해독하고, 그것에 기초하여 다종다양한 연산 및 제어 등을 행하는 것이다.
RAM(회로) CC2는, 기억 정보를 랜덤하게, 즉 수시 기억되어 있는 기억 정보를 판독하는 것 및 기억 정보를 새로 기입할 수 있는 메모리이며, 수시 기입 판독할 수 있는 메모리라고도 불린다. RAM으로서는, 스태틱 회로를 사용한 SRAM(Static RAM)을 사용한다.
아날로그 회로 CC3은, 시간적으로 연속해서 변화되는 전압 및 전류의 신호, 즉 아날로그 신호를 취급하는 회로이며, 예를 들어 증폭 회로, 변환 회로, 변조 회로, 발진 회로, 전원 회로 등을 포함하고 있다.
EEPROM CC4 및 플래시 메모리 CC5는, 기입 동작 및 소거 동작에 있어서, 기억 정보를 전기적으로 재기입 가능한 불휘발성 메모리의 일종이며, 전기적 소거 가능한 프로그래머블 판독 전용 메모리라고도 불린다. 이 EEPROM CC4 및 플래시 메모리 CC5의 메모리 셀은, 기억(메모리)용의 예를 들어 MONOS(Metal Oxide Nitride Oxide Semiconductor)형 트랜지스터 또는 MNOS(Metal Nitride Oxide Semiconductor)형 트랜지스터 등을 포함한다. EEPROM CC4와 플래시 메모리 CC5의 상위점은, EEPROM CC4가, 예를 들어 바이트 단위로 소거할 수 있는 불휘발성 메모리인 데 반해, 플래시 메모리 CC5가, 예를 들어 워드선 단위로 소거할 수 있는 불휘발성 메모리라는 점이다. 일반적으로, 플래시 메모리 CC5에는, CPU CC1에서 여러 가지 처리를 실행하기 위한 프로그램 등이 기억되어 있다. 이에 비해, EEPROM CC4에는, 재기입 빈도가 높은 각종 데이터가 기억되어 있다. EEPROM CC4 또는 플래시 메모리 CC5는, 복수의 불휘발성 메모리 셀이 행렬 형상으로 배치된 메모리 셀 어레이와, 그 이외의, 어드레스 버퍼, 행 디코더, 열 디코더, 베리파이 센스 앰프 회로, 센스 앰프 회로 및 기입 회로 등을 갖고 있다.
I/O 회로 CC6은, 입출력 회로이며, 반도체 칩 CHP 내로부터 반도체 칩 CHP의 외부에 접속된 기기에의 데이터의 출력 또는, 반도체 칩 CHP의 외부에 접속된 기기로부터 반도체 칩 CHP 내로의 데이터의 입력 등을 행하기 위한 회로이다.
본 실시 형태의 반도체 장치는, 메모리 셀 영역과 로직 회로 영역을 갖고 있다. 메모리 셀 영역에는, 복수의 불휘발성 메모리 셀이 행렬 형상으로 배치된 메모리 셀 어레이가 형성되어 있다. 로직 회로 영역에는, CPU CC1, RAM CC2, 아날로그 회로 CC3, I/O 회로 CC6 및, EEPROM CC4 또는 플래시 메모리 CC5의 어드레스 버퍼, 행 디코더, 열 디코더, 베리파이 센스 앰프 회로, 센스 앰프 회로 또는 기입 회로 등이 형성되어 있다.
<반도체 장치의 구조>
이하에, 도 2 내지 도 4를 사용하여, 본 실시 형태의 반도체 장치의 구조에 대해서 설명한다. 도 2는, 본 실시 형태에 있어서의 반도체 장치의 사시도이다. 도 3 및 도 4는, 본 실시 형태에 있어서의 반도체 장치의 단면도이다. 도 2 내지 도 4에서는, 도면의 좌측에 핀형의 저내압 트랜지스터가 형성된 저내압 트랜지스터 영역(1A)을 도시하고, 도면의 우측에 핀형의 고내압 트랜지스터가 형성된 고내압 트랜지스터 영역(1B)을 도시하고 있다.
도 3은, 도 2에 도시하는 저내압 트랜지스터 영역(1A) 및 고내압 트랜지스터 영역(1B) 각각의 핀의 연장 방향(길이 방향)을 따르는 단면이며, 1개의 핀을 포함하는 단면을 나타내는 것이다. 도 4는, 도 2에 도시하는 저내압 트랜지스터 영역(1A) 및 고내압 트랜지스터 영역(1B) 각각의 핀의 짧은 방향을 따르는 단면이며, 복수의 핀 및 각 핀 상의 게이트 전극을 포함하는 단면을 나타내는 것이다.
도 2에서는, 사이드 월과, 소스·드레인 영역과, 실리사이드층과, 소자 분리막 상 및 각 소자 상의 층간 절연막과, 배선과, 콘택트 플러그(접속부)의 도시를 생략하였다. 1개의 핀 상에는, 핀의 길이 방향에 있어서 복수의 소자가 나란히 배열되어 형성되어 있는 것이 생각되지만, 도 3에서는, 각 핀 상에 트랜지스터를 1개만 나타내고 있다. 또한, 도 3에 도시하는 바와 같이, 게이트 전극 GE1의 측면은 게이트 절연막의 일부인 high-k막 HK에 의해 덮여 있지만, 도 2에서는 high-k막 HK의 도시를 생략하고 있다.
도 2 내지 도 4에 도시하는 바와 같이, 본 실시 형태의 반도체 장치는, 반도체 기판 SB를 갖고 있다. 반도체 기판 SB는, 예를 들어 1 내지 10Ωcm 정도의 비저항을 갖는 p형 단결정 실리콘 등을 포함한다. 반도체 기판 SB의 주면은, 저내압 트랜지스터 영역(1A) 및 고내압 트랜지스터 영역(1B)을 갖고 있고, 이들 영역은 서로 겹쳐 있지 않다. 또한, 도 2 및 도 4에서는, 도면을 이해하기 쉽게 하기 위해서, 각 영역에 형성된 핀의 수를 합치시키지 않고 있다. 또한, Y 방향으로 배열되는 복수의 핀 FA 및 복수의 핀 FB 각각의 수는, 도 2 및 도 4에 도시하는 핀 FA, FB의 수보다 많아도 되고 적어도 된다.
저내압 트랜지스터 영역(1A)의 반도체 기판 SB의 상부에는, X 방향으로 연장되는 복수의 핀 FA가, Y 방향으로 등간격으로 배치되어 있다. 또한, 고내압 트랜지스터 영역(1B)의 반도체 기판 SB의 상부에는, X 방향으로 연장되는 복수의 핀 FB가, Y 방향으로 등간격으로 배치되어 있다. X 방향 및 Y 방향은, 반도체 기판 SB의 주면을 따르는 방향이며. X 방향은 Y 방향에 대하여 직교하고 있다. 여기서는, 저내압 트랜지스터 영역(1A) 및 고내압 트랜지스터 영역(1B) 각각의 핀 FA, FB가, 모두 X 방향으로 연장되어 있는 경우에 대해서 설명하지만, 핀 FA와 핀 FB는 서로 다른 방향으로 연장되어 있어도 상관없다.
핀 FA, FB 각각은, 예를 들어 반도체 기판 SB의 주면으로부터 선택적으로 돌출된 직육면체의 돌출부(볼록부)이며, 벽상(판상)의 형상을 갖고 있다. 핀 FA, FB 각각은, 반도체 기판 SB의 일부이며, 반도체 기판 SB의 활성 영역이다. 평면에서 보아, 인접하는 핀 FA끼리의 사이는, 소자 분리막 EI1로 매립되어 있고, 각 핀 FA의 주위는, 소자 분리막 EI1로 둘러싸여 있다. 핀 FA는, 저내압 트랜지스터 QL을 형성하기 위한 활성 영역이다. 평면에서 보아, 인접하는 핀 FB끼리의 사이는, 소자 분리막으로 매립되어 있지 않고, 인접하는 핀 FB끼리의 사이의 반도체 기판 SB의 상면(이하, 간단히 평탄부라고 하는 경우가 있음)은 소자 분리막 EI2로부터 노출되어 있다.
또한, 여기서는, 인접하는 핀 FB끼리의 사이뿐만 아니라, 핀 FB의 주위의 반도체 기판 SB의 주면도 평탄부라고 칭한다. 고내압 트랜지스터 영역(1B)에서는, 평면에서 보아, Y 방향으로 배열되는 복수의 핀 FB를 포함하는 1개의 그룹의 주위가, 평탄부의 상면에 형성된 홈 내에 매립된 소자 분리막 EI2에 의해 둘러싸여 있다. 인접하는 핀 FB끼리의 사이의 영역 및 그 영역의 바로 아래에 소자 분리막 EI2는 형성되어 있지 않다. 핀 FB 및 평탄부(플래너부)는 고내압 트랜지스터 QH를 형성하기 위한 활성 영역이다.
저내압 트랜지스터 영역(1A)에 있어서, 핀 FA의 하단 부분, 즉 핀 FA의 측면의 하단 부분은, 평면에서 보아, 저내압 트랜지스터 영역(1A)에 있어서 인접하는 핀 FA끼리의 사이의 반도체 기판 SB의 상면(평탄부)을 덮는 소자 분리막 EI1로 둘러싸여 있다. 즉, 소자 분리막 EI1의 상면은, 핀 FA의 상단과 하단 사이의 도중 높이에 위치하고 있다. 또한, 소자 분리막 EI1의 저면은, 핀 FA의 하단 및 평탄부와 동일한 높이에 위치하고 있다. 단, 핀 FA의 일부는, 소자 분리막 EI1보다도 위로 돌출되어 있다. 즉, 인접하는 핀끼리의 사이의 모든 영역이 소자 분리막 EI1에 의해 매립되어 있는 것은 아니다.
이에 비해, 고내압 트랜지스터 영역(1B)에 있어서, 핀 FB는 모두 소자 분리막 EI2로부터 노출되어 있다. 여기서, 핀 FA 및 핀 FB 각각의 상면은, 거의 동일한 높이에 위치하고 있다. 또한, 인접하는 핀 FA끼리의 사이의 평탄부와, 인접하는 핀 FB끼리의 사이의 평탄부는, 거의 동일한 높이에 위치하고 있다. 즉, 핀 FA, FB 주위의 평탄부의 높이는 모두 대략 동일하다. 또한, 본원에서 말하는 높이란, 특별히 설명을 하지 않는 한, 반도체 기판 SB의 주면에 대하여 수직인 방향에 있어서의, 반도체 기판 SB의 주면으로부터의 거리를 가리킨다. 각 핀 FA, FB의 상면을 반도체 기판 SB의 주면이라고 표현할 수도 있지만, 본 실시 형태에서는, 각 평탄부 및 그 평탄부와 동일한 높이의 반도체 기판 SB의 상면을 반도체 기판 SB의 주면이라고 칭한다.
소자 분리막 EI1은, 서로 인접하는 핀 FA끼리의 사이에 매립된 절연막이며, 예를 들어 산화 실리콘막을 포함한다. 소자 분리막 EI2는, 평탄부에 형성된 소자 분리 홈 내에 매립된 절연막이며, 예를 들어 산화 실리콘막을 포함한다. 소자 분리막 EI2의 상면은, 거의 평탄부와 동일한 높이에 위치한다. 즉, 소자 분리막 EI2의 상면은, 소자 분리막 EI1의 상면보다 낮은 높이에 위치하고, 소자 분리막 EI2의 하면은 소자 분리막 EI1의 하면 및 평탄부보다 낮은 높이에 위치한다. 또한, 핀 FB의 상면은, 소자 분리막 EI2의 상면보다도 위에 위치하고 있다. 소자 분리막 EI2의 상면이, 반도체 장치의 제조 공정에 있어서 과도하게 후퇴된 경우에는, 소자 분리막 EI2의 상면은, 소자 분리막 EI1의 저면, 서로 인접하는 핀 FA끼리의 사이의 평탄부 및, 핀 FB의 주위의 평탄부보다도 아래에 위치한다.
핀 FA, FB는, 반도체 기판 SB의 주면으로부터, 주면에 대하여 수직인 방향으로 돌출되는, 예를 들어 직육면체의 돌출부이다. 단, 핀 FA, FB는 반드시 직육면체일 필요는 없고, 짧은 변 방향에 있어서의 단면에서 보아, 직사각형의 코너부가 라운딩 처리되어 있어도 된다. 또한, 핀 FA, FB 각각의 측면은 반도체 기판 SB의 주면에 대하여 수직이어도 되지만, 반도체 기판 SB의 주면에 대하여 경사 각도를 갖고 있어도 된다. 즉, 핀 FA, FB 각각의 단면 형상은, 직육면체이거나 또는 사다리꼴이다.
또한, 평면에서 보아 핀 FA, FB가 연장되는 방향이 각 핀의 긴 변 방향(길이 방향)이며, 그 긴 변 방향과 직교하는 방향이 각 핀의 짧은 변 방향(짧은 방향)이다. 핀 FA, FB는, 예를 들어 평면에서 보아 사행하는 레이아웃을 갖고 있어도 된다.
저내압 트랜지스터 영역(1A)에 있어서, 핀 FA 상에는, 게이트 절연막을 개재해서 게이트 전극 GE1이 형성되어 있다. 게이트 전극 GE1은, 복수의 핀 FA를 타고 넘도록 Y 방향으로 연장되어 있다. 그 게이트 절연막은, 각 핀 FA의 상면의 일부 및 측면의 일부를 덮는 절연막 IF3과, 절연막 IF3 및 게이트 전극 GE1 사이에 개재하는 high-k막 HK(도 3 참조)를 포함한다. 절연막 IF3은, 예를 들어 산화 실리콘막을 포함하고, high-k막 HK는, 예를 들어 HfSiO 등을 포함하는 절연막이다. 고유전율막인 high-k막 HK의 유전율은, 산화 실리콘 및 질화 실리콘의 어느 쪽의 유전율보다도 높다. high-k막 HK는, 게이트 전극 GE1의 측면 및 하면을 덮도록 형성되어 있다.
게이트 전극 GE1은, 예를 들어 high-k막 HK 상에 형성된 제1 금속막과, high-k막 HK 상에 제1 금속막을 개재해서 형성된 제2 금속막을 포함한다. 또한, 여기서는 제1 금속막 및 제2 금속막을 도면에 있어서 구별하지 않고, 게이트 전극 GE1이 1개의 금속막을 포함하는 것으로서 도시를 행하고 있다. 제1 금속막은 예를 들어 TiAl(티타늄 알루미늄)을 포함하고, 제2 금속막은 예를 들어 Al(알루미늄)을 포함한다. 메탈 게이트 전극인 게이트 전극 GE1은 주로 제2 금속막을 포함한다.
Y 방향에 있어서 대향하는 핀 FA의 측면끼리의 사이에는, 한쪽의 측면 측으로부터 순서대로 절연막 IF3, high-k막 HK, 게이트 전극 GE1, high-k막 HK 및 절연막 IF3이 형성되어 있다. 즉, 게이트 전극 GE1의 일부는, 인접하는 핀 FA끼리의 사이에 매립되어 있다.
Y 방향에 있어서 인접하는 핀 FA끼리의 사이에 있어서, 평탄부의 바로 위에는, 소자 분리막 EI1 및 high-k막 HK를 개재해서 게이트 전극 GE1의 일부가 형성되어 있다. 소자 분리막 EI1로 덮인 평탄부는, 저내압 트랜지스터를 구성하고 있지 않다. 또한, 소자 분리막 EI1의 상면은 절연막 IF3으로 덮여 있지 않고, 그 상면에는 high-k막 HK가 접해 있다.
고내압 트랜지스터 영역(1B)에 있어서, 핀 FB 상에는, 게이트 절연막 GF를 개재해서 게이트 전극 GE2가 형성되어 있다. 게이트 전극 GE2는, 복수의 핀 FB를 타고 넘도록 Y 방향으로 연장되어 있다. 게이트 절연막 GF는, 각 핀 FB의 상면의 일부 및 측면의 일부를 덮는 절연막을 포함하고, 그 절연막은, 예를 들어 산화 실리콘막을 포함한다. 게이트 전극 GE2는, 예를 들어 폴리실리콘막을 포함한다. 게이트 절연막 GF의 막 두께는, 절연막 IF3보다도 크다. 즉, 절연막 IF3의 막 두께는 예를 들어 2 내지 3㎚이며, 게이트 절연막 GF의 막 두께는 예를 들어 15㎚이다. 또한, 게이트 절연막 GF의 막 두께는, 절연막 IF3 및 high-k막 HK의 적층막의 막 두께보다도 두껍다.
Y 방향에 있어서 대향하는 핀 FB의 측면끼리의 사이에는, 한쪽의 측면 측으로부터 순서대로 게이트 절연막 GF, 게이트 전극 GE2 및 게이트 절연막 GF가 형성되어 있다. 즉, 게이트 전극 GE2의 일부는, 인접하는 핀 FB끼리의 사이에 매립되어 있다.
Y 방향에 있어서 인접하는 핀 FB끼리의 사이에 있어서, 평탄부의 바로 위에는, 게이트 절연막 GF를 개재해서 게이트 전극 GE2의 일부가 형성되어 있다. 게이트 전극 GE2로 덮인 당해 평탄부는, 고내압 트랜지스터 QH의 채널 영역을 구성하고 있다. 또한, 소자 분리막 EI2의 상면은 게이트 전극 GE2로 덮여 있어도 된다.
도 3에 도시하는 바와 같이, 게이트 전극 GE1의 측면에는, high-k막 HK를 개재해서 사이드 월 SW가 형성되어 있고, 게이트 전극 GE2의 측면에도, 사이드 월 SW가 형성되어 있다. 사이드 월 SW는, 예를 들어 질화 실리콘막 및 산화 실리콘막의 적층막을 포함한다. 단, 도면에서는 당해 질화 실리콘막 및 산화 실리콘막을 구별해서 도시하지 않는다.
저내압 트랜지스터 영역(1A)에 있어서, 핀 FA 내에는 p형 불순물(예를 들어 B(붕소))이 도입된 웰 WL1이 형성되어 있다. 웰 WL1은, 핀 FA의 상면으로부터, 핀 FA보다 아래의 반도체 기판 SB 내에 걸쳐서 형성되어 있다. 게이트 전극 GE1 및 소자 분리막 EI1로부터 노출되는 핀 FA의 상면 및 측면에는, 한 쌍의 소스·드레인 영역이 형성되어 있다. 즉, 평면에서 보아, 게이트 전극 GE1을 X 방향으로 끼우는 핀 FA 내에는, 소스 영역과 드레인 영역이 형성되어 있다. 바꿔 말하면, 평면에서 보아, 게이트 전극 GE1은 소스 영역과 드레인 영역에 의해 끼워져 있다.
도 3에서는, 핀 FA의 상면에 형성된 소스·드레인 영역만을 나타내고 있고, 핀 FA의 측면에 형성된 소스·드레인 영역을 나타내고 있지 않다. 소스·드레인 영역 각각은, 비교적 저농도의 n형 불순물(예를 들어 P(인) 또는 As(비소))을 포함하는 n형 반도체 영역인 익스텐션 영역 EX1과, 익스텐션 영역 EX1보다도 n형 불순물(예를 들어 P(인) 또는 As(비소))의 농도가 높은 n형 반도체 영역인 확산 영역 D1을 포함한다.
여기서는, 익스텐션 영역 EX1의 형성 깊이는 확산 영역 D1의 형성 깊이보다 깊지만, 확산 영역 D1의 형성 깊이가 익스텐션 영역 EX1의 형성 깊이보다 깊어도 되고, 확산 영역 D1의 형성 깊이와 익스텐션 영역 EX1의 형성 깊이가 동일해도 된다. 또한, 도 3에 도시하는 핀 FA의 상면에 형성된 확산 영역 D1 및 익스텐션 영역 EX1은 소자 분리막 EI1의 상면 높이까지 도달해 있지 않지만, 핀 FA의 상면에 형성된 확산 영역 D1 및 익스텐션 영역 EX1은 소자 분리막 EI1의 상면 높이까지 도달해 있어도 된다. 도시하고 있지 않은 영역에서, 핀 FA의 측면에 형성된 확산 영역 D1 및 익스텐션 영역 EX1은, 핀 FA의 측면의 상단으로부터 소자 분리막 EI1의 상면 높이까지 도달해서 형성되어 있다.
소스·드레인 영역 각각은, 익스텐션 영역 EX1 및 확산 영역 D1을 갖고 있다. 즉, 게이트 전극 GE1의 옆의 핀 FA 내에, 한 쌍의 익스텐션 영역 EX1과, 한 쌍의 확산 영역 D1이 형성되어 있다. X 방향에서, 익스텐션 영역 EX1은 확산 영역 D1보다도 게이트 전극 GE1 측에 위치하고 있다. 이와 같이, 불순물 농도가 낮은 익스텐션 영역 EX1과, 불순물 농도가 높은 확산 영역 D1을 구비한 구조, 즉 LDD(Lightly Doped Drain) 구조를 갖는 소스·드레인 영역을 형성함으로써, 당해 소스·드레인 영역을 갖는 트랜지스터의 단채널 특성을 개선할 수 있다.
익스텐션 영역 EX1 및 확산 영역 D1을 포함하는 소스·드레인 영역과, 게이트 전극 GE1은, 저내압 트랜지스터 QL을 구성하고 있다. 저내압 트랜지스터 QL은, 예를 들어 도 1에 도시하는 CPU CC1 등의 상기 로직 회로 영역에 형성되어 있고, 고내압 트랜지스터 QH에 비하여 고속 동작이 요구되는 반도체 소자이다. 저내압 트랜지스터 QL은, MIS(Metal Insulator Semiconductor)형의 FET(전계 효과 트랜지스터)이다. 핀 FA의 상부에 형성된 저내압 트랜지스터 QL은, 핀형의 FET이다.
X 방향에 있어서 한 쌍의 소스·드레인 영역 사이에 끼워지고, 게이트 전극 GE1로 덮인 핀 FA의 상면 및 측면은, 저내압 트랜지스터 QL의 채널 영역을 구성하고, 저내압 트랜지스터 QL의 도통 시에는, 소스·드레인 영역간의 당해 채널 영역에서 X 방향으로 전류가 흐른다. 단, 소자 분리막 EI1로 덮인 핀 FA의 측면의 일부와, 소자 분리막 EI1로 덮인 평탄부는, 저내압 트랜지스터 QL을 구성하지 않기 때문에, 저내압 트랜지스터 QL의 도통시에도 전류는 흐르지 않는다.
여기서, 소자 분리막 EI1로 분리된 복수의 핀 FA 각각에는 개별의 저내압 트랜지스터 QL이 형성되어 있다. 바꿔 말하면, Y 방향으로 배열되는 각 핀 FA에 형성된 저내압 트랜지스터 QL끼리는, 게이트 전극 GE1을 공유하고 있지만, 소스·드레인 영역 및 채널 영역을 공유하고 있지 않고, 동일한 트랜지스터를 구성하고 있지 않다. 저내압 트랜지스터 QL은, 핀 FA의 표면만을 채널로서 갖는 FINFET이다.
고내압 트랜지스터 영역(1B)에 있어서, 핀 FB 내에는 p형 불순물(예를 들어 B(붕소))이 도입된 웰 WL2가 형성되어 있다. 웰 WL2는, 핀 FB의 상면으로부터, 핀 FB보다 아래의 반도체 기판 SB 내에 걸쳐서 형성되어 있다. 웰 WL2는, 예를 들어 소자 분리막 EI2보다도 아래의 반도체 기판 SB 내에까지 도달해 있다. 게이트 전극 GE2 및 소자 분리막 EI2로부터 노출되는 핀 FB의 상면 및 측면 및 평탄부에는, 한 쌍의 소스·드레인 영역이 형성되어 있다. 즉, 평면에서 보아, 게이트 전극 GE2를 X 방향으로 끼우는 핀 FB 내 및 평탄부 내에는, 소스 영역과 드레인 영역이 형성되어 있다. 바꿔 말하면, 평면에서 보아, 게이트 전극 GE2는 소스 영역과 드레인 영역에 의해 끼워져 있다.
즉, 저내압 트랜지스터 영역(1A)과 달리, 고내압 트랜지스터 영역(1B)에서는, 평면에서 보아 게이트 전극 GE2를 사이에 두도록, 핀 FB끼리의 사이의 반도체 기판 SB의 상면(평탄부)에도 소스·드레인 영역이 형성되어 있다.
도 3에서는, 핀 FB의 상면에 형성된 소스·드레인 영역만을 나타내고 있고, 핀 FB의 측면 및 평탄부에 형성된 소스·드레인 영역을 나타내고 있지 않다. 소스·드레인 영역 각각은, 비교적 저농도의 n형 불순물(예를 들어 P(인) 또는 As(비소))을 포함하는 n형 반도체 영역인 익스텐션 영역 EX2와, 익스텐션 영역 EX2보다도 n형 불순물(예를 들어 P(인) 또는 As(비소))의 농도가 높은 n형 반도체 영역인 확산 영역 D2를 포함한다.
여기서는, 익스텐션 영역 EX2의 형성 깊이는 확산 영역 D2의 형성 깊이보다 깊지만, 확산 영역 D2의 형성 깊이가 익스텐션 영역 EX2의 형성 깊이보다 깊어도 되고, 확산 영역 D2의 형성 깊이와 익스텐션 영역 EX2의 형성 깊이가 동일해도 된다. 또한, 도 3에 도시하는 핀 FB의 상면에 형성된 확산 영역 D2 및 익스텐션 영역 EX2는 평탄부의 높이까지 도달해 있지 않지만, 핀 FB의 상면에 형성된 확산 영역 D2 및 익스텐션 영역 EX2는 평탄부의 높이까지 도달해 있어도 된다. 도시하고 있지 않은 영역에서, 핀 FB의 측면에 형성된 확산 영역 D2 및 익스텐션 영역 EX2는, 핀 FB의 측면의 상단으로부터 평탄부의 높이까지 도달해서 형성되어 있다.
또한, 각 핀 FB의 측면에 형성된 소스·드레인 영역 각각은, 평탄부보다 깊은 위치의 반도체 기판 SB 내에 도달해 있고, Y 방향에 있어서 인접하는 핀 FB끼리의 사이의 반도체 기판 SB의 상면(평탄부)에 형성된 소스·드레인 영역 각각에 접속되어 있다. 즉, Y 방향으로 배열되는 복수의 핀 FB의 표면에 형성된 소스 영역은 서로 분리되어 있지 않고, 평탄부에 형성된 소스 영역을 개재해서 서로 일체로 되어 있다. 마찬가지로, Y 방향으로 배열되는 복수의 핀 FB의 표면에 형성된 드레인 영역은 서로 분리되어 있지 않고, 평탄부에 형성된 드레인 영역을 개재해서 서로 일체로 되어 있다.
소스·드레인 영역 각각은, 익스텐션 영역 EX2 및 확산 영역 D2를 갖고 있다. 즉, 게이트 전극 GE2의 가로 핀 FB 내 및 평탄부 내에, 한 쌍의 익스텐션 영역 EX2와, 한 쌍의 확산 영역 D2가 형성되어 있다. X 방향에서, 익스텐션 영역 EX2는 확산 영역 D2보다도 게이트 전극 GE2 측에 위치하고 있다.
익스텐션 영역 EX2 및 확산 영역 D2를 포함하는 소스·드레인 영역과, 게이트 전극 GE2는, 고내압 트랜지스터 QH를 구성하고 있다. 고내압 트랜지스터 QH는, 예를 들어 도 1에 도시하는 I/O 회로 CC6 등에 형성되어 있고, 저내압 트랜지스터 QL에 비하여 높은 전압으로 구동하고, 저내압 트랜지스터 QL보다도 큰 전류가 흐르는 반도체 소자이다. 따라서, 고내압 트랜지스터 QH는, 저내압 트랜지스터 QL보다도 높은 내압 성능이 요구된다. 고내압 트랜지스터 QH는, MIS형의 FET이다.
X 방향에 있어서 한 쌍의 소스·드레인 영역 사이에 끼워지고, 게이트 전극 GE2로 덮인 핀 FB의 상면, 측면 및 평탄부는, 고내압 트랜지스터 QH의 채널 영역을 구성하고, 고내압 트랜지스터 QH의 도통 시에는, 소스·드레인 영역간의 당해 채널 영역에서 X 방향으로 전류가 흐른다.
저내압 트랜지스터 영역(1A)과는 달리, 고내압 트랜지스터 영역(1B)에서는 핀 FB간의 평탄부도 고내압 트랜지스터 QH의 채널 영역을 구성하기 때문에, 고내압 트랜지스터 QH의 도통 시에는 평탄부에도 전류가 흐른다. 즉, 고내압 트랜지스터 QH는, 저내압 트랜지스터 QL보다도 게이트 폭이 크다.
이와 같이, 고내압 트랜지스터 영역(1B)에서는, Y 방향으로 배열되는 복수의 핀 FB 각각에 개별의 고내압 트랜지스터 QH가 형성되어 있는 것이 아니고, Y 방향으로 배열되는 각 핀 FB를 덮는 게이트 전극 GE2와, 그들의 각 핀 FB에 형성된 소스·드레인 영역과, 각 평탄부에 형성된 소스·드레인 영역이, 1개의 고내압 트랜지스터 QH를 구성하고 있다.
X 방향은, 저내압 트랜지스터 QL 및 고내압 트랜지스터 QH 각각의 게이트 길이 방향이며, Y 방향은, 저내압 트랜지스터 QL 및 고내압 트랜지스터 QH 각각의 게이트 폭 방향이다. 핀 FA의 상면의 Y 방향의 폭은, 저내압 트랜지스터 QL의 게이트 폭의 일부이며, 핀 FB의 상면의 Y 방향의 폭은, 고내압 트랜지스터 QH의 게이트 폭의 일부이다. 또한, 평면에서 보아 Y 방향과 겹치는 방향이며, 핀 FA의 측면을 따르는 방향에 있어서, 게이트 전극 GE1로 덮인 핀 FA의 측면의 길이는, 저내압 트랜지스터 QL의 게이트 폭의 일부를 구성한다. 또한, 평면에서 보아 Y 방향과 겹치는 방향이며, 핀 FB의 측면을 따르는 방향에 있어서, 게이트 전극 GE2로 덮인 핀 FB의 측면의 길이는, 고내압 트랜지스터 QH의 게이트 폭의 일부를 구성한다. 또한, 인접하는 핀 FB끼리의 사이의 평탄부 Y 방향의 폭은, 고내압 트랜지스터 QH의 게이트 폭의 일부이다.
따라서, 1개의 저내압 트랜지스터 QL의 게이트 폭은, 평면에서 보아 Y 방향과 겹치는 방향에 있어서, 1개의 핀 FA의 상면 및 당해 핀 FA의 양측의 측면이 게이트 전극 GE1에 의해 덮인 영역의 거리(길이)를 포함한다. 이에 반해 1개의 고내압 트랜지스터 QH의 게이트 폭은, 평면에서 보아 Y 방향과 겹치는 방향이 있어서, 1개의 게이트 전극 GE2로 덮인 복수의 핀 FB 각각의 상면의 Y 방향의 길이의 합과, 당해 게이트 전극 GE2로 덮인 그들 핀 FB 각각의 양측의 측면의 길이의 합과, 당해 게이트 전극 GE2로 덮인 평탄부의 길이를 더한 거리를 포함한다. 즉, 고내압 트랜지스터 QH는, 복수의 핀 FB의 표면 및 그들 핀 FB의 상호간의 평탄부를 채널로서 가짐으로써, 저내압 트랜지스터 QL에 비하여 긴 게이트 폭을 확보하고 있다.
도 3에 도시하는 바와 같이, 확산 영역 D1이 형성된 핀 FA의 상면 및 측면과, 확산 영역 D2가 형성된 핀 FB의 상면 및 측면의 각각은, 실리사이드층 S1에 의해 덮여 있다. 즉, 게이트 전극 GE1, GE2 및 사이드 월 SW로부터 노출되는 핀 FA, FB 각각의 표면은, 실리사이드층 S1에 의해 덮여 있다. 실리사이드층 S1은, 예를 들어 NiSi(니켈 실리사이드)를 포함한다. 저내압 트랜지스터 영역(1A)의 실리사이드층 S1은, 소자 분리막 EI1 상에 형성되어 있다. 고내압 트랜지스터 영역(1B)에서는, 게이트 전극 GE2 및 사이드 월 SW로부터 노출되는 평탄부에 형성된 확산 영역 D2의 상면도 실리사이드층 S1에 의해 덮여 있다.
또한, 게이트 전극 GE2의 상면은, 실리사이드층 S2에 의해 덮여 있다. 실리사이드층 S2는, 예를 들어 NiSi(니켈 실리사이드)를 포함한다. 이에 비해, 게이트 전극 GE1의 상면은, 실리사이드층에 의해 덮여 있지 않다.
핀 FA, FB, 실리사이드층 S1, 소자 분리막 EI1 및 EI2 각각의 위에는, 예를 들어 주로 산화 실리콘막을 포함하는 층간 절연막 IL1이 형성되어 있다. 층간 절연막 IL1은, 게이트 전극 GE1, GE2 및 사이드 월 SW 각각의 최상면과 대략 동일한 높이에 있어서 평탄화된 상면을 갖고 있다. 층간 절연막 IL1 상에는, 예를 들어 산화 실리콘막을 포함하는 층간 절연막 IL2가 형성되어 있고, 게이트 전극 GE1, GE2, 실리사이드층 S2 및 사이드 월 SW 각각의 상면은, 층간 절연막 IL2에 의해 덮여 있다.
층간 절연막 IL2 상에는 복수의 배선 M1이 형성되고, 배선 M1은, 층간 절연막 IL1을 관통하는 콘택트 홀 내에 설치된 플러그 PG를 통하여, 상기 소스 영역 또는 상기 드레인 영역에 전기적으로 접속되어 있다. 즉, 플러그 PG의 저면은, 실리사이드층 S1의 상면에 직접 접하고 있다. 저내압 트랜지스터 QL의 소스 영역 및 드레인 영역 및, 고내압 트랜지스터 QH의 소스 영역 및 드레인 영역 각각에는, 실리사이드층 S1 및 플러그 PG를 통하여 배선 M1이 전기적으로 접속되어 있다. 실리사이드층 S1은, 예를 들어 텅스텐(W)을 주로 포함하는 금속막을 포함하는 접속부인 플러그 PG와, 반도체를 포함하는 소스·드레인 영역 사이의 접속 저항을 저감하는 역할을 갖는다.
또한, 게이트 전극 GE1의 급전 영역(도시 생략)에서는, 게이트 전극 GE1 상의 층간 절연막 IL2를 관통하는 플러그 PG가 게이트 전극 GE1의 상면에 직접 접속되어 있다. 또한, 게이트 전극 GE2의 급전 영역(도시 생략)에서는, 게이트 전극 GE2 상의 층간 절연막 IL2를 관통하는 플러그 PG가 게이트 전극 GE2의 상면에 실리사이드층을 개재하여 접속되어 있다.
본 실시 형태에서는, 저내압 트랜지스터 QL 및 고내압 트랜지스터 QH가 n채널형 트랜지스터인 경우에 대해서 설명했지만, 이들 트랜지스터는, p채널형 트랜지스터이어도 상관없다. 그 경우에는, 본 실시 형태에서 설명한 각 반도체 영역의 도전형을 상이한 도전형으로 변경하면 된다. 본 실시 형태에서는, 각 트랜지스터의 소스·드레인 영역 각각은, n형의 도전성을 나타낸다.
여기서, 「반도체가 n형의 도전성을 나타낸다」, 「반도체의 도전형이 n형이다」 및 「n형의 반도체이다」라는 것은, 그 반도체에 있어서의 다수 캐리어가 전자인 것을 의미한다. 또한, 「반도체가 p형의 도전성을 나타낸다」, 「반도체의 도전형이 p형이다」 및 「p형 반도체이다」라는 것은, 그 반도체에 있어서의 다수 캐리어가 정공인 것을 의미한다.
이어서, 각 핀의 치수에 대해서 설명한다. 도 2에 도시하는 바와 같이, 저내압 트랜지스터 영역(1A)에 있어서, 핀 FA의 짧은 방향에 있어서의 핀 FA의 폭 W1은, 예를 들어 50㎚이다. 마찬가지로, 고내압 트랜지스터 영역(1B)에 있어서, 핀 FB의 짧은 방향에 있어서의 핀 FB의 폭 W2는, 예를 들어 50㎚이다. 이들 폭 W1, W2는, 도 7을 사용해서 후술하는 하드 마스크 HM1을 형성하기 위해서 성막하는 산화 실리콘막의 막 두께에 의해 결정된다. 여기서는, 핀 FA, FB 각각의 폭 W1, W2를 모두 50㎚ 이하로 함으로써, 각 핀 FA, FB를 완전 공핍화하는 것을 가능하게 하고 있다.
또한, 제1 핀 FA 및 제2 핀 FA가 Y 방향에 인접해 있는 경우에, 제1 핀 FA의 측면이며, 제2 핀 FA와는 반대측의 측면과, 제2 핀 FA의 측면이며, 제1 핀 FA 측에 위치하는 측면과의 사이의 폭 W3은, 예를 들어 150㎚이다. 즉, 인접하는 핀 FA끼리의 사이의 거리는, 예를 들어 100㎚이다. 또한, 제1 핀 FB 및 제2 핀 FB가 Y 방향에 인접해 있는 경우에, 제1 핀 FB의 측면이며, 제2 핀 FB와는 반대측의 측면과, 제2 핀 FB의 측면이며, 제1 핀 FB측에 위치하는 측면과의 사이의 폭 W4는, 예를 들어 300㎚이다. 즉, 인접하는 핀 FB끼리의 사이의 거리는, 예를 들어 250㎚이다.
바꿔 말하면, 서로 인접하는 2개의 핀 FB 중, 한쪽의 핀 FB는 Y 방향에 있어서 제1 측면과 제2 측면을 갖고, 다른 쪽의 핀 FB는 Y 방향에 있어서 제3 측면과 제4 측면을 갖고, 제2 측면과 제3 측면은 서로 대향하고 있고, Y 방향에 있어서의 제1 측면과 제3 측면 사이의 거리를, 폭 W4라고 칭한다.
이들 폭 W3, W4는, 도 6을 사용해서 후술하는 반도체막 SI1의 패턴의 Y 방향의 폭과, Y 방향에 인접하는 반도체막 SI1끼리의 사이의 거리에 의해 결정된다. 또한, 절연막 IF3 및 게이트 절연막 GF 각각은, 퇴적법 또는 산화법 중 어느 쪽을 사용해서 형성한 것이어도 된다. 여기서는, 산화법(예를 들어 열산화법)에 의해 절연막 IF3 및 게이트 절연막 GF를 형성하고, 그 결과, 완성된 반도체 장치에 있어서의 핀 FA, FB는, 상기한 폭 W1, W2를 갖고 있다. 본 실시 형태는, 복수의 핀 FB를 타고 넘는 게이트 전극 GE2를 구비한 고내압 트랜지스터 QH를 형성함으로써, 고내압 트랜지스터 QH의 게이트 폭을 크게 확보하는 것이며, 고내압 트랜지스터 QH의 게이트 폭 및 채널 면적을 증대시키는 관점에서, 상기 폭 W4는 보다 작은 쪽이 바람직하다.
또한, 소자 분리막 EI1보다 위의 핀 FA의 높이 H3은, 예를 들어 100㎚이다. 또한, 소자 분리막 EI1의 높이(깊이, 두께) H1 및 소자 분리막 EI2의 높이(깊이, 두께) H2 각각은, 예를 들어 300㎚이다. 또한, 핀 FA의 하단으로부터 상단까지의 높이(H1+H3)는 예를 들어 400㎚이며, 핀 FB의 하단으로부터 상단까지의 높이 H4는, 예를 들어 350㎚이다. 이와 같이, 핀 FB의 높이가 핀 FA의 높이보다도 낮은 것이 생각된다. 이것은, 예를 들어 반도체 장치의 제조 공정에 있어서, 도 16을 사용해서 후술하는 바와 같이, 고내압 트랜지스터 영역(1B)에 대하여 드라이 에칭을 행함으로써 층간 절연막 IL2의 상면을 후퇴시키고 있고, 이에 따라 핀 FB의 상면도 다소 후퇴되는 것이 영향을 미치고 있다.
또한, 여기서 말하는 높이 H1 내지 H4는, 반도체 기판 SB의 주면으로부터의 거리를 가리키는 것이 아니고, 반도체 기판 SB의 주면에 대하여 수직인 방향에 있어서의 거리(길이)를 가리킨다. 높이 H1은, 소자 분리막 EI1의 상면으로부터 하면까지의 거리이며, 높이 H2는, 소자 분리막 EI2의 상면으로부터 하면까지의 거리이며, 높이 H3은, 핀 FA의 상면으로부터 소자 분리막 EI1의 상면까지의 거리이며, 높이 H4는, 핀 FB의 상면으로부터 핀 FB의 하단까지의 거리이다.
상기한 바와 같이 핀 FA의 전체의 높이(H1+H3)와, 핀 FB의 전체의 높이 H4는 거의 동등하지만, 소자 분리막 EI1로부터 노출되는 핀 FA의 높이 H3은, 소자 분리막 EI2로부터 노출되는 핀 FB의 높이 H4보다 낮다. 이것은, 핀 FA의 측면의 상단과 하단 사이에서 저내압 트랜지스터 QL의 채널 영역으로서 기능하는 영역의 폭이, 핀 FB의 측면의 상단과 하단 사이에서 고내압 트랜지스터 QH의 채널 영역으로서 기능하는 영역의 폭보다도 작은 것을 의미한다. 즉, 1개의 핀 FA와 1개의 핀 FB에 착안한 경우, 고내압 트랜지스터 QH의 게이트 폭이며, 당해 핀 FB의 표면을 따르는 게이트 폭은, 저내압 트랜지스터 QL의 게이트 폭이며, 당해 핀 FA의 표면을 따르는 게이트 폭보다도 크다.
<반도체 장치의 제조 공정>
이하에, 도 5 내지 도 29를 사용하여, 본 실시 형태의 반도체 장치의 제조 방법에 대해서 설명한다. 도 5 내지 도 29는, 본 실시 형태의 반도체 장치의 형성 공정 중의 단면도이다. 도 5 내지 도 19에서는, 도면의 좌측에 저내압 트랜지스터 영역(1A)을 나타내고, 도면의 우측에 고내압 트랜지스터 영역(1B)을 나타내고 있다. 도 5 내지 도 18은, Y 방향(도 2 참조), 즉 핀의 짧은 방향을 따르는 단면을 도시하는 도면이다. 도 19 내지 도 29는, X 방향(도 2 참조), 즉 핀의 긴(길이) 방향을 따르는 단면을 도시하는 도면이다.
여기서는 먼저, 도 5에 도시하는 바와 같이, 반도체 기판 SB를 준비하고, 반도체 기판 SB의 주면 상에, 절연막 IF1 및 IF2를 순서대로 형성한다. 반도체 기판 SB는, 예를 들어 1 내지 10Ωcm 정도의 비저항을 갖는 p형 단결정 실리콘 등을 포함한다. 절연막 IF1은, 예를 들어 산화 실리콘막을 포함하고, 예를 들어 산화법 또는 CVD(Chemical Vapor Deposition)법을 사용해서 형성할 수 있다. 절연막 IF1의 막 두께는, 2 내지 10㎚ 정도이다. 절연막 IF2는, 예를 들어 질화 실리콘막을 포함하고, 그 막 두께는, 20 내지 100㎚ 정도이다. 절연막 IF2는, 예를 들어 CVD법에 의해 형성한다.
이어서, 도 6에 도시하는 바와 같이, 절연막 IF2 상에 반도체막 SI1을 형성한다. 반도체막 SI1은, 예를 들어 아몰퍼스 상태의 실리콘막을 포함하고, 예를 들어 CVD법에 의해 형성한다. 반도체막 SI1의 막 두께는, 예를 들어 20 내지 200㎚이다.
계속해서, 포토리소그래피 기술 및 에칭법을 사용하여, 반도체막 SI1을 가공한다. 이에 의해, 저내압 트랜지스터 영역(1A) 및 고내압 트랜지스터 영역(1B)의 절연막 IF2 상에는, X 방향으로 연장되는 반도체막 SI1의 패턴이, Y 방향으로 배열해서 복수 형성된다. 도 6은, 복수의 반도체막 SI1의 패턴을 포함하는 단면도이며, 복수의 반도체막 SI1의 패턴의 각각의 짧은 방향을 따르는 단면도이다. 반도체막 SI1은, 후속 공정에서 제거되는 더미 패턴이다.
이어서, 도 7에 도시하는 바와 같이, 복수의 반도체막 SI1 각각의 측면을 덮는 하드 마스크 HM1을 형성한다. 여기서는, 예를 들어 반도체 기판 SB 상에 CVD법을 사용하여, 예를 들어 50㎚의 막 두께를 갖는 산화 실리콘막을 형성한 후, 이방성 에칭인 드라이 에칭을 행한다. 이에 의해 절연막 IF2 및 반도체막 SI1 각각의 상면을 노출시킴으로써, 반도체막 SI1의 측면에 남은 당해 산화 실리콘막을 포함하는 하드 마스크 HM1을 형성한다. 하드 마스크 HM1은, 인접하는 반도체막 SI1끼리의 사이를 완전히 매립하고 있지는 않다. 하드 마스크 HM1은, 평면에서 보아 각 반도체막 SI1을 둘러싸도록 환상으로 형성된다.
이어서, 도 8에 도시하는 바와 같이, 웨트 에칭법을 사용해서 반도체막 SI1을 제거한다. 그 후, 포토리소그래피 기술 및 에칭법을 사용함으로써 하드 마스크 HM1의 일부를 제거한다. 즉, 하드 마스크 HM1 중, X 방향으로 연장되는 부분을 남기고, 그 밖의 부분, 즉, Y 방향으로 연장되는 부분을 제거한다. 이에 의해, 하드 마스크 HM1은 환상 구조가 아니게 되고, X 방향으로 연장되는 패턴만으로 된다. 즉, 절연막 IF2 상에는, X 방향으로 연장되는 패턴인 하드 마스크 HM1이, Y 방향으로 복수개 나란히 배열해서 배치된다.
여기서는, 예를 들어 저내압 트랜지스터 영역(1A)에서 Y 방향에 인접하는 하드 마스크 HM1끼리의 사이의 거리는 100㎚이며, 고내압 트랜지스터 영역(1B)에서 Y 방향에 인접하는 하드 마스크 HM1끼리의 사이의 거리는 250㎚이다. 또한, Y 방향에 있어서의 하드 마스크 HM1의 폭은 예를 들어 50㎚이다.
이어서, 도 9에 도시하는 바와 같이, 하드 마스크 HM1을 마스크로 하여, 절연막 IF2, IF1 및 반도체 기판 SB에 대하여 이방성 드라이 에칭을 행한다. 이에 의해, 하드 마스크 HM1의 바로 아래에, 판상(벽상)으로 가공된 반도체 기판 SB의 일부인 패턴, 즉 핀 FA, FB를 형성한다. 즉, 저내압 트랜지스터 영역(1A)에 복수의 핀 FA를 형성하고, 고내압 트랜지스터 영역(1B)에 복수의 핀 FB를 형성한다.
여기서는, 하드 마스크 HM1로부터 노출된 영역의 반도체 기판 SB의 주면을 예를 들어 300 내지 350㎚ 파내려 감으로써, 반도체 기판 SB의 주면으로부터의 높이 300 내지 350㎚을 갖는 핀 FA, FB를 형성한다. 구체적으로는, 예를 들어 여기서 반도체 기판 SB의 주면을 파내려 가는 거리는 300㎚이다. 이 드라이 에칭 공정에 의해, 하드 마스크 HM1도 제거된다. 또한, 하드 마스크 HM1은, 도 11을 사용해서 후술하는 연마 처리에 의해 제거해도 된다.
이어서, 도 10에 도시하는 바와 같이, 반도체 기판 SB 상에 핀 FA, FB, 절연막 IF1 및 IF2를 모두 덮는 포토레지스트막 PR1을 형성한다. 포토레지스트막 PR1은, 저내압 트랜지스터 영역(1A)의 반도체 기판 SB의 주면 전체를 덮고, 고내압 트랜지스터 영역(1B)의 반도체 기판 SB의 주면의 일부를 덮고 있다. 고내압 트랜지스터 영역(1B)에서는, 포토레지스트막 PR1은, Y 방향에 서로 인접하는 핀 FB끼리의 사이의 평탄부를 포함하고, 핀 FB의 주위의 반도체 기판 SB의 주면을 덮고 있고, 복수의 핀 FB를 포함하는 1개의 영역을 평면에서 보아 둘러싸는 반도체 기판 SB의 주면을 노출하고 있다.
계속해서, 포토레지스트막 PR1을 마스크(보호 마스크)로서 사용하여, 예를 들어 드라이 에칭을 행함으로써, 포토레지스트막 PR1로부터 노출되는 고내압 트랜지스터 영역(1B)의 반도체 기판 SB의 주면을 에치백한다. 이에 의해, 반도체 기판 SB의 주면의 일부는, 반도체 기판 SB의 주면의 반대인 이면측으로 후퇴한다. 당해 에치백 공정에 의한 반도체 기판 SB의 주면의 후퇴량은, 예를 들어 300㎚이다. 바꿔 말하면, 고내압 트랜지스터 영역(1B)의 반도체 기판 SB의 주면(평탄부)의 일부에는, 깊이 300㎚ 정도의 홈이 형성된다. 그 홈은, 후에 소자 분리막이 매립되는 분리 홈이다.
이어서, 도 11에 도시하는 바와 같이, 포토레지스트막 PR1을 제거한 후, 반도체 기판 SB 상에, 핀 FA, FB, 절연막 IF1 및 IF2를 완전히 매립하도록, 산화 실리콘막 등을 포함하는 절연막 EI를 퇴적시킨다. 이에 의해, 인접하는 핀 FA끼리의 사이와, 상기 분리 홈 내는, 절연막 EI에 의해 완전히 매립된다. 계속해서, 절연막 EI의 상면에 대하여 CMP(Chemical Mechanical Polishing)법에 의한 연마 처리를 행하고, 저내압 트랜지스터 영역(1A) 및 고내압 트랜지스터 영역(1B)의 절연막 IF2의 상면을 노출시킨다.
이어서, 도 12에 도시하는 바와 같이, 저내압 트랜지스터 영역(1A)의 절연막 EI, IF2 각각의 상면을 덮는 포토레지스트막 PR2를 형성한다. 포토레지스트막 PR2는, 고내압 트랜지스터 영역(1B)을 덮고 있지 않다. 계속해서, 포토레지스트막 PR2를 마스크(주입 저지 마스크)로서 사용하여, 핀 FB 내를 포함하는 고내압 트랜지스터 영역(1B)의 반도체 기판 SB의 주면에 대하여 이온 주입을 행하고, 이에 의해 반도체 기판 SB의 주면에 불순물을 도입함으로써, 핀 FB 내 및 평탄부 내에 p형 웰 WL2를 형성한다.
또한, 여기서는, 후에 고내압 트랜지스터 영역(1B)에 형성할 고내압 트랜지스터의 역치 전압을 제어하기 위해서, 채널 영역에의 불순물 주입도 행한다. 즉, 고내압 트랜지스터 영역(1B)의 반도체 기판 SB의 상면에 대하여 p형 불순물(예를 들어 B(붕소))을 타입(implanting)함으로써 채널 영역에의 불순물 주입을 행한다. 이 공정에서는, 당해 불순물을, 반도체 기판 SB의 주면에 대하여 수직인 방향으로부터 반도체 기판 SB의 표면에 대하여 타입한다.
웰 WL2는, p형 불순물(예를 들어 B(붕소))을 타입함으로써 형성한다. 웰 WL2는, 각 핀 FB 각각의 내부, 인접하는 핀 FB끼리의 사이의 평탄부를 포함하는 반도체 기판 SB의 주면 및, 반도체 기판 SB의 주면에 형성된 홈(분리 홈)의 저면으로 확대되어 형성된다.
여기서는, 1회의 주입 공정으로 웰 WL2를 형성하는 것이 아니고, 복수회의 주입, 즉 다단 주입을 행함으로써, 웰 WL2를 형성한다. 즉, 예를 들어 상기 홈의 저부 및 평탄부를 포함하는 반도체 기판 SB의 주면과 핀 FB의 하단에 불순물을 도입하기 위한 1회째의 주입 공정, 핀 FB의 상단과 하단 사이의 중앙부에 불순물을 도입하기 위한 2회째의 주입 공정 및, 핀 FB의 상단(상부)에 불순물을 도입하기 위한 3회째의 주입 공정을 행한다. 또한, 3회의 주입 공정은 상기 순서와는 상이한 순서로 행해도 된다. 또한, 다단 주입은, 3회보다 적은 횟수 또는 보다 많은 횟수로 행해도 된다.
이어서, 도 13에 도시하는 바와 같이, 포토레지스트막 PR2를 제거한 후, 고내압 트랜지스터 영역(1B)의 절연막 EI, IF2 각각의 상면을 덮는 포토레지스트막 PR3을 형성한다. 포토레지스트막 PR3은, 저내압 트랜지스터 영역(1A)을 덮고 있지 않다. 계속해서, 포토레지스트막 PR3을 마스크(주입 저지 마스크)로서 사용하여, 핀 FA 내를 포함하는 저내압 트랜지스터 영역(1A)의 반도체 기판 SB의 주면에 대하여 이온 주입을 행하고, 이에 의해 반도체 기판 SB의 주면에 불순물을 도입함으로써, 핀 FA 내 및 평탄부 내에 p형 웰 WL1을 형성한다.
또한, 여기서는, 후에 저내압 트랜지스터 영역(1A)에 형성하는 저내압 트랜지스터의 역치 전압을 제어하기 위해서, 채널 영역에의 불순물 주입도 행한다. 즉, 저내압 트랜지스터 영역(1A)의 반도체 기판 SB의 상면에 대하여 p형 불순물(예를 들어 B(붕소))을 타입함으로써 채널 영역에의 불순물 주입을 행한다. 이 공정에서는, 당해 불순물을, 반도체 기판 SB의 주면에 대하여 수직인 방향으로부터 반도체 기판 SB의 표면에 대하여 타입한다.
웰 WL1은, p형 불순물(예를 들어 B(붕소))을 타입함으로써 형성한다. 웰 WL1은, 각 핀 FA 각각의 내부 및 인접하는 핀 FA끼리의 사이의 평탄부를 포함하는 반도체 기판 SB의 주면으로 확대되어 형성된다.
여기서는, 1회의 주입 공정으로 웰 WL1을 형성하는 것이 아니고, 복수회의 주입, 즉 다단 주입을 행함으로써, 웰 WL1을 형성한다. 즉, 예를 들어 평탄부를 포함하는 반도체 기판 SB의 주면과 핀 FA의 하단에 불순물을 도입하기 위한 1회째의 주입 공정, 핀 FA의 상단과 하단 사이의 중앙부에 불순물을 도입하기 위한 2회째의 주입 공정 및, 핀 FA의 상단(상부)에 불순물을 도입하기 위한 3회째의 주입 공정을 행한다. 또한, 3회의 주입 공정은 상기 순서와는 상이한 순서로 행해도 된다. 또한, 다단 주입은, 3회보다 적은 횟수 또는 보다 많은 횟수로 행해도 된다. 또한, 도 12를 사용해서 설명한 웰 WL2의 형성 공정 전에, 도 13을 사용해서 설명한 웰 WL1의 형성 공정을 행해도 된다.
이어서, 도 14에 도시하는 바와 같이, 포토레지스트막 PR3을 제거한 후, 웨트 에칭을 행함으로써, 절연막 IF2를 제거한다. 이에 의해, 절연막 IF1의 상면이 노출된다.
이어서, 도 15에 도시하는 바와 같이, 절연막 IF1 및 절연막 EI의 상면에 대하여 에칭 처리를 실시함으로써, 절연막 EI의 상면을, 반도체 기판 SB의 주면에 대하여 수직인 방향에 있어서 후퇴(하강)시킨다. 이에 의해, 절연막 EI의 일부와, 절연막 IF1을 제거하고, 핀 FA, FB 각각의 측면의 일부 및 상면을 노출시킨다.
당해 에칭 처리에서는, 웨트 에칭 또는 드라이 에칭을 행한다. 여기서는 예로서 드라이 에칭을 행하는 경우에 대해서 설명한다. 이 공정에 의해, 절연막 EI의 상면은, 핀 FA, FB 각각의 상면보다도 반도체 기판 SB의 이면측으로 후퇴하고, 핀 FA, FB 각각의 상부는 절연막 EI의 상면으로부터 상방으로 돌출된다. 반도체 기판 SB의 주면에 대하여 수직인 방향(높이 방향, 수직 방향)에 있어서의 절연막 EI 상의 핀 FA, FB 각각의 길이는, 예를 들어 100㎚이다. 이 공정에 의해, 저내압 트랜지스터 영역(1A)에서는, 절연막 EI를 포함하는 소자 분리막 EI1이 형성된다.
이어서, 도 16에 도시하는 바와 같이, 저내압 트랜지스터 영역(1A)의 소자 분리막 EI1 및 핀 FA 각각을 덮는 포토레지스트막 PR4를 형성한다. 포토레지스트막 PR4는, 고내압 트랜지스터 영역(1B)을 덮고 있지 않다. 계속해서, 포토레지스트막 PR4를 마스크로서 사용해서 드라이 에칭을 행함으로써, 고내압 트랜지스터 영역(1B)의 절연막 EI의 상면을 후퇴시킨다. 이에 의해, 서로 인접하는 핀 FB끼리의 사이의 평탄부를 포함하는 반도체 기판 SB의 주면을 노출시킨다. 즉, 절연막 EI를, 반도체 기판 SB의 주면에 형성된 홈 내에만 남기고, 그 홈 내를 매립하고 있는 절연막 EI를 포함하는 소자 분리막 EI2를 형성한다.
당해 드라이 에칭 공정에서는, 핀 FB의 상면이 후퇴해서 핀 FB의 높이가 낮아지는 것을 방지하기 위해서, 실리콘에 대하여 선택비를 갖는 조건에서 에칭을 행한다.
이어서, 도 17에 도시하는 바와 같이, 복수의 핀 FA 각각의 상면과, 복수의 핀 FA 각각의 측면이며, 소자 분리막 EI1로부터 노출되는 측면을 덮는 절연막 IF3을 형성한다. 또한, 복수의 핀 FB 각각의 상면 및 측면과, 복수의 핀 FB끼리의 사이의 평탄부를 포함하는 고내압 트랜지스터 영역(1B)의 반도체 기판 SB의 주면을 덮는 절연막 IF4를 형성한다. 절연막 IF3, IF4 각각은, 예를 들어 열산화법 또는 CVD법에 의해 형성할 수 있다. 여기서는, 절연막 IF3, IF4 각각을 열산화법으로 형성한다.
구체적으로는, 저내압 트랜지스터 영역(1A) 및 고내압 트랜지스터 영역(1B)의 각각에 절연막 IF4를 형성한 후, 저내압 트랜지스터 영역(1A)의 절연막 IF4를 제거하고, 그 후, 저내압 트랜지스터 영역(1A)에, 절연막 IF4보다 막 두께가 얇은 절연막 IF3을 형성한다. 절연막 IF3은, 예를 들어 2 내지 3㎚ 정도의 막 두께를 갖는 산화 실리콘막을 포함한다. 또한, 절연막 IF4는, 예를 들어 15㎚ 정도의 막 두께를 갖는 산화 실리콘막을 포함한다.
이어서, 도 18에 도시하는 바와 같이, 절연막 IF3 상 및 절연막 IF4 상에 핀 FA, FB 각각의 높이 이상의 막 두께를 갖는 반도체막 SI2를, 예를 들어 CVD법 등에 의해 퇴적시킨다. 그 후, 반도체막 SI2의 상면을 CMP법 등에 의해 평탄화한다.
이어서, 도 19에 도시하는 바와 같이, 핀 FA, FB 각각의 상면의 일부를 덮는 포토레지스트막(도시 생략)을 형성한다. 포토레지스트막은, Y 방향(도면의 깊이 방향)으로 배열되는 복수의 핀 FA 각각의 일부를 덮도록 형성되고, Y 방향으로 배열되는 복수의 핀 FB 각각의 일부를 덮도록 형성되어 있다. 즉, 포토레지스트막은, 저내압 트랜지스터 영역(1A) 및 고내압 트랜지스터 영역(1B) 각각에 있어서, Y 방향으로 연장되는 레지스트 패턴을 포함하고 있다. 당해 레지스트 패턴에 의해 일부가 덮인 핀 FA의 다른 일부의 상면은, 당해 레지스트 패턴의 옆의 영역에서 당해 포토레지스트막으로부터 노출되어 있다. 또한, 당해 레지스트 패턴에 의해 일부가 덮인 핀 FB의 다른 일부의 상면은, 당해 레지스트 패턴의 옆의 영역에서 당해 포토레지스트막으로부터 노출되어 있다.
계속해서, 당해 포토레지스트막을 마스크로서 사용해서 에칭을 행함으로써, 반도체막 SI2, 절연막 IF3 및 IF4 각각의 일부를 제거하고, 이에 의해 소자 분리막 EI1, EI2 각각의 상면 및 핀 FA, FB 각각의 표면을 노출시킨다. 즉, 핀 FA의 상면의 일부 및 측면의 일부는, 절연막 IF3 및 반도체막 SI2로부터 노출시키고, 핀 FB의 상면의 일부 및 측면의 일부는, 절연막 IF4 및 반도체막 SI2로부터 노출시킨다.
이에 의해, 핀 FA 상에는, 반도체막 SI2를 포함하는 더미 게이트 전극 DG가 형성된다. 즉, 저내압 트랜지스터 영역(1A)에서는, 소자 분리막 EI1 상에 있어서, 핀 FA의 상면 및 측면 각각의 일부는, 절연막 IF3을 개재해서 더미 게이트 전극 DG에 의해 덮여 있다. 더미 게이트 전극 DG는, 후에 완성되는 반도체 장치에 있어서 남지 않는 전극이며, 후속 공정에서 금속막을 포함하는 메탈 게이트 전극으로 치환되는 의사적인 전극이다. 또한, 이 에칭 공정에 의해, 핀 FB 상에는, 반도체막 SI2를 포함하는 게이트 전극 GE2와, 절연막 IF4를 포함하는 게이트 절연막 GF가 형성된다. 즉, 고내압 트랜지스터 영역(1B)에서는, 복수의 핀 FB의 상면 및 측면 각각의 일부 및 평탄부의 일부가, 연속적으로 게이트 절연막 GF 및 게이트 전극 GE2를 포함하는 적층막에 의해 덮여 있다.
또한, 여기서는, 더미 게이트 전극 DG로부터 노출되는 핀 FA의 표면을 덮는 절연막 IF3이, 상기 에칭 및 그 후에 행하는 세정 공정에 의해 제거되고, 핀 FA의 표면이 노출되는 경우에 대해서 설명하지만, 핀 FA의 상면 및 측면은 절연막 IF3으로 덮인 상태 그대로이어도 된다. 마찬가지로, 핀 FB의 표면은, 게이트 절연막 GF에 의해 덮여 있어도 된다.
이어서, 도 20에 도시하는 바와 같이, 더미 게이트 전극 DG, 게이트 전극 GE2, 소자 분리막 EI1 및 EI2를 마스크로서 사용하여, 핀 FA, FB 각각의 상면 및 측면, 및, 고내압 트랜지스터 영역(1B)의 평탄부의 상면에 대하여 이온 주입을 행한다. 이에 의해, 저내압 트랜지스터 영역(1A)에서는, 핀 FA의 상면 및 측면에, n형의 반도체 영역인 한 쌍의 익스텐션 영역 EX1을 형성하고, 고내압 트랜지스터 영역(1B)에서는, 핀 FB의 상면 및 측면 및 평탄부에, n형의 반도체 영역인 한 쌍의 익스텐션 영역 EX2를 형성한다. 익스텐션 영역 EX1, EX2는, n형의 불순물(예를 들어 P(인) 또는 As(비소))을 타입함으로써 형성할 수 있다. 이 공정에서는, 당해 불순물을, 반도체 기판 SB의 주면에 대하여 수직인 방향 또는, 그 수직 방향으로부터 경사진 방향으로부터 반도체 기판 SB의 표면에 대하여 타입한다.
한 쌍의 익스텐션 영역 EX1은, 더미 게이트 전극 DG를 평면에서 보아 X 방향으로 끼우도록, 핀 FA 내에 형성되어 있다. 또한, 한 쌍의 익스텐션 영역 EX2는, 게이트 전극 GE2를 평면에서 보아 X 방향으로 끼우도록, 핀 FB 내 및 평탄부 내에 형성되어 있다.
저내압 트랜지스터 영역(1A)에 있어서, Y 방향으로 배열되는 복수의 핀 FA 각각에 형성된 익스텐션 영역 EX1은, 서로 이격되어 있다. 이것은, 소자 분리막 EI1에 의해 덮인 반도체 기판 SB 내에, 익스텐션 영역 EX1이 형성되어 있지 않기 때문이다. 이에 비해, 고내압 트랜지스터 영역(1B)에 있어서, Y 방향으로 배열되는 복수의 핀 FB 각각에 형성된 익스텐션 영역 EX2는, 인접하는 핀 FB끼리의 사이의 반도체 기판 SB의 주면(평탄부)에 형성된 익스텐션 영역 EX2를 통하여 접속되고, 일체로 되어 있다. 즉, 핀 FB 내의 익스텐션 영역 EX2와 평탄부의 익스텐션 영역 EX2는 연속적으로 형성되어 있다.
이어서, 도 21에 도시하는 바와 같이, 반도체 기판 SB 상에 예를 들어 CVD법을 사용해서 절연막을 형성한다. 당해 절연막은, 예를 들어 주로 질화 실리콘막을 포함한다. 그 절연막은, 소자 분리막 EI1, EI2, 핀 FA, FB, 더미 게이트 전극 DG 및 게이트 전극 GE2 각각의 표면을 덮고 있다. 계속해서, 드라이 에칭을 행해서 그 절연막의 일부를 제거하고, 이에 의해, 소자 분리막 EI1, EI2, 핀 FA 및 FB 각각의 표면을 노출시킨다. 여기서, 더미 게이트 전극 DG 및 게이트 전극 GE2 각각의 측면에는, 그 절연막을 포함하는 사이드 월 SW가 형성된다.
계속해서, 더미 게이트 전극 DG, 게이트 전극 GE2, 사이드 월 SW, 소자 분리막 EI1 및 EI2를 마스크로서 사용하여, 핀 FA, FB 각각의 상면 및 측면, 및, 고내압 트랜지스터 영역(1B)의 평탄부의 상면에 대하여 이온 주입을 행한다. 이에 의해, 저내압 트랜지스터 영역(1A)에서는, 핀 FA의 상면 및 측면에, n형의 반도체 영역인 한 쌍의 확산 영역 D1을 형성하고, 고내압 트랜지스터 영역(1B)에서는, 핀 FB의 상면 및 측면 및 평탄부에, n형의 반도체 영역인 한 쌍의 확산 영역 D2를 형성한다. 확산 영역 D1, D2는, n형의 불순물(예를 들어 P(인) 또는 As(비소))을 타입함으로써 형성할 수 있다. 이 공정에서는, 당해 불순물을, 반도체 기판 SB의 주면에 대하여 수직인 방향으로부터 반도체 기판 SB의 표면에 대하여 타입한다.
한 쌍의 확산 영역 D1은, 더미 게이트 전극 DG 및 더미 게이트 전극 DG의 측면을 덮는 사이드 월 SW를 포함하는 패턴을 평면에서 보아 X 방향으로 끼우도록, 핀 FA 내에 형성되어 있다. 또한, 한 쌍의 확산 영역 D2는, 게이트 전극 GE2 및 게이트 전극 GE2의 측면을 덮는 사이드 월 SW를 포함하는 패턴을 평면에서 보아 X 방향으로 끼우도록, 핀 FB 내 및 평탄부 내에 형성되어 있다.
저내압 트랜지스터 영역(1A)에 있어서, Y 방향으로 배열되는 복수의 핀 FA 각각에 형성된 확산 영역 D1은, 서로 이격되어 있다. 이것은, 소자 분리막 EI1에 의해 덮인 반도체 기판 SB 내에, 확산 영역 D1이 형성되어 있지 않기 때문이다. 이에 비해, 고내압 트랜지스터 영역(1B)에 있어서, Y 방향으로 배열되는 복수의 핀 FB 각각에 형성된 확산 영역 D2는, 인접하는 핀 FB끼리의 사이의 반도체 기판 SB의 주면(평탄부)에 형성된 확산 영역 D2를 통하여 접속되고, 일체로 되어 있다. 즉, 핀 FB 내의 확산 영역 D2와 평탄부의 확산 영역 D2는 연속적으로 형성되어 있다.
확산 영역 D1, D2의 형성 공정에서는, 익스텐션 영역 EX1, EX2를 형성할 때 행하는 이온 주입 공정보다도 높은 불순물 농도로 이온 주입을 행한다. 그 후, 반도체 기판 SB 내의 불순물 등을 확산시키기 위해서, 활성화를 위한 열처리를 행한다. 이에 의해, 확산 영역 D1, D2, 익스텐션 영역 EX1 및 EX2 등에 포함되는 불순물이 열 확산된다.
이에 의해, 확산 영역 D1 및 익스텐션 영역 EX1을 포함하는 소스·드레인 영역을 형성하고, 확산 영역 D2 및 익스텐션 영역 EX2를 포함하는 소스·드레인 영역을 형성한다. 고내압 트랜지스터 영역(1B)에서는, 복수의 핀 FB와 그들 상호간의 평탄부에 형성된 익스텐션 영역 EX2 및 확산 영역 D2를 포함하는 소스·드레인 영역, 및, 게이트 전극 GE2가 고내압 트랜지스터 QH를 구성하고 있다. 고내압 트랜지스터 QH는, 핀 FB의 상면 및 측면과, 평탄부를 채널(채널층, 채널 영역)로서 갖는 FINFET이다. 여기서는, 익스텐션 영역 EX1, EX2는 각각 확산 영역 D1, D2보다 깊게 형성되어 있지만, 확산 영역 D1, D2는 각각 익스텐션 영역 EX1, EX2보다 깊게 형성되어 있어도 되고, 익스텐션 영역 EX1, EX2와 동등한 형성 깊이로 형성되어 있어도 된다.
이어서, 도 22에 도시하는 바와 같이, 주지의 살리사이드(Salicide: Self Align silicide) 프로세스를 사용하여, 소스·드레인 영역을 덮는 실리사이드층을 형성한다. 여기서는, 먼저, 핀 FA, FB 및 핀 FB 주변의 평탄부 각각을 덮는 금속막을 형성한다. 그 금속막은, 예를 들어 스퍼터링법에 의해 퇴적된 NiPt막을 포함한다. 그 후, 반도체 기판 SB에 대하여 열처리를 행함으로써, 핀 FA, FB 및 핀 FB 주변의 평탄부 각각의 표면과 그 금속막을 반응시킨다. 이에 의해, 확산 영역 D1, D2의 상면 및 측면과, 더미 게이트 전극 DG 및 게이트 전극 GE2 각각의 상면을 덮는 NiSi(니켈 실리사이드)막을 포함하는 실리사이드층 S1을 형성한다. 즉, 핀 FA, FB의 표면과, 인접하는 핀 FB끼리의 사이의 평탄부가, 실리사이드층 S1에 의해 덮인다.
이어서, 도 23에 도시하는 바와 같이, 반도체 기판 SB의 주면 상에, 예를 들어 질화 실리콘막을 포함하는 라이너막(도시 생략)과, 산화 실리콘막을 포함하는 층간 절연막 IL1을 순서대로 형성한다. 당해 라이너 막 및 층간 절연막 IL1은, 예를 들어 CVD법에 의해 형성할 수 있다. 층간 절연막 IL1은, 소자 분리막 EI2 상의 핀 FB의 높이와, 게이트 절연막 GF 및 게이트 전극 GE2를 포함하는 적층체의 높이의 합계의 높이보다도 큰 막 두께를 갖는다.
이어서, 도 24에 도시하는 바와 같이, 예를 들어 CMP법을 사용해서 층간 절연막 IL1의 상면을 평탄화한다. 이 평탄화 공정에서는, 더미 게이트 전극 DG 및 게이트 전극 GE2 각각의 상면을 노출시킨다. 즉, 더미 게이트 전극 DG 및 게이트 전극 GE2 각각의 상면을 덮는 실리사이드층 S1은 제거한다.
이어서, 도 25에 도시하는 바와 같이, 포토레지스트막(도시 생략)에 의해 게이트 전극 GE2를 덮은 상태에서, 에칭법에 의해 더미 게이트 전극 DG를 제거한다. 이에 의해, 저내압 트랜지스터 영역(1A)에서는, 절연막 IF3의 바로 위이며 사이드 월 SW 사이에 끼워진 영역, 즉 더미 게이트 전극 DG가 형성되어 있던 영역에 홈이 형성된다.
이어서, 도 26에 도시하는 바와 같이, 반도체 기판 SB 상에 예를 들어 HfSiO 등을 포함하는 고유전율막인 high-k막 HK와, 금속막 MF를 순서대로 형성한다. 금속막 MF는, 예를 들어 high-k막 HK 상에 형성된 제1 금속막과, high-k막 HK 상에 제1 금속막을 개재해서 형성된 제2 금속막을 포함한다. 또한, 여기서는 제1 금속막 및 제2 금속막을 도면에 있어서 구별하지 않고, 금속막 MF가 1개의 금속막을 포함하는 것으로서 도시를 행하고 있다. 제1 금속막은 예를 들어 TiAl(티타늄 알루미늄)을 포함하고, 제2 금속막은 예를 들어 Al(알루미늄)을 포함한다. 금속막 MF는 주로 제2 금속막을 포함한다.
이어서, 도 27에 도시하는 바와 같이, 예를 들어 CMP법을 사용해서 연마를 행함으로써, 사이드 월 SW 상 및 층간 절연막 IL1 상의 여분의 high-k막 HK 및 금속막 MF를 제거한다. 이에 의해, 게이트 전극 GE2, 사이드 월 SW 및 층간 절연막 IL1 각각의 상면을 노출시킨다. 이 연마 공정에 의해, 절연막 IF3의 바로 위의 상기 홈 내에 매립된 금속막 MF를 포함하는 메탈 게이트 전극인 게이트 전극 GE1이 형성된다. 저내압 트랜지스터 영역(1A)에서는, 복수의 핀 FA 각각에 형성된 익스텐션 영역 EX1 및 확산 영역 D1를 포함하는 소스·드레인 영역, 및, 게이트 전극 GE1이 저내압 트랜지스터 QL을 구성하고 있다. 절연막 IF3 및 high-k막 HK는, 저내압 트랜지스터 QL의 게이트 절연막을 구성하고 있다.
이어서, 도 28에 도시하는 바와 같이, 게이트 전극 GE1의 상면을 절연막(도시 생략)에 의해 보호한 상태에서, 주지의 살리사이드 프로세스를 사용하여, 게이트 전극 GE2의 상면에 실리사이드층 S2를 형성한다. 실리사이드층 S2의 형성 방법은 실리사이드층 S1의 형성 방법과 마찬가지이며, 실리사이드층 S2는, 예를 들어 NiSi(니켈 실리사이드)막을 포함한다. 계속해서, 층간 절연막 IL1 상에 예를 들어 CVD법을 사용하여, 예를 들어 산화 실리콘막을 포함하는 층간 절연막 IL2를 형성한다. 그 후, 층간 절연막 IL2의 상면을, 예를 들어 CMP법에 의해 평탄화한다. 게이트 전극 GE2의 상면을 보호하는 상기 절연막(도시 생략), 실리사이드층 S2, 층간 절연막 IL1 각각의 상면은, 층간 절연막 IL2에 의해 덮인다.
계속해서, 포토리소그래피 기술 및 드라이 에칭법을 사용하여, 층간 절연막 IL1, IL2를 관통하는 복수의 콘택트 홀(접속 구멍)을 형성한다. 콘택트 홀의 저부에는, 저내압 트랜지스터 영역(1A) 및 고내압 트랜지스터 영역(1B) 각각의 소스·드레인 영역의 바로 위의 실리사이드층 S1의 상면의 일부가 노출되어 있다. 또한, 이 공정에서는, 도시하고 있지 않은 영역에서, 층간 절연막 IL2를 관통하는 콘택트 홀이며, 게이트 전극 GE1의 상면과, 게이트 전극 GE2 상의 실리사이드층 S2의 상면을 노출시키는 콘택트 홀을 형성한다.
계속해서, 각 콘택트 홀 내에, 접속용의 도전 부재로서, 주로 텅스텐(W) 등을 포함하는 도전성의 플러그(접속부) PG를 형성한다. 플러그 PG는, 배리어 도체막(예를 들어 티타늄막, 질화티타늄막, 또는, 그들의 적층막)과, 배리어 도체막 상에 위치하는 주도체막(예를 들어 텅스텐막)과의 적층 구조를 갖고 있다.
플러그 PG는, 저내압 트랜지스터 QL의 소스 영역 및 드레인 영역과, 고내압 트랜지스터 QH의 소스 영역 및 드레인 영역 각각에, 실리사이드층 S1을 개재해서 전기적으로 접속되어 있다. 또한, 도시하고 있지 않은 영역에서, 일부의 플러그 PG는, 게이트 전극 GE1의 상면에 직접 접속되어 있고, 다른 일부의 플러그 PG는, 게이트 전극 GE2 상의 실리사이드층 S2를 개재하여, 게이트 전극 GE2에 전기적으로 접속되어 있다.
이어서, 도 29에 도시하는 바와 같이, 층간 절연막 IL2 상에 배선 M1을 형성한다. 배선 M1은, 배리어 도체막(예를 들어 질화티타늄막, 탄탈막 또는 질화 탄탈막 등)과, 배리어 도체막 상에 형성된 주도체막(구리막)의 적층 구조를 포함한다. 도 29에서는, 도면의 간략화를 위해서, 배선 M1을 구성하는 배리어 도체막 및 주도체막을 일체화해서 나타내고 있다. 또한, 플러그 PG도 마찬가지이다. 이상의 공정에 의해, 본 실시 형태의 반도체 장치가 대략 완성된다.
배선 M1은, 예를 들어 소위 싱글 다마신법에 의해 형성할 수 있다. 즉, 층간 절연막 IL2 상에 배선 홈을 갖는 층간 절연막을 형성하고, 그 배선 홈 내에 금속막을 매립함으로써 배선 M1을 형성할 수 있다. 단, 여기서는 배선 M1 옆의 층간 절연막의 도시를 생략하고 있다.
여기서는, 저내압 트랜지스터 QL의 게이트 전극 GE1을 금속막에 의해 형성하고, 게이트 전극 GE1 아래에 high-k막 HK를 형성하는 것에 대해서 설명했지만, 게이트 전극 GE1을 폴리실리콘막에 의해 형성해도 되고, 그 경우에 있어서 high-k막 HK는 형성하지 않아도 된다. 이 경우, 도 19에 나타내는 더미 게이트 전극 DG를 제조 공정에 있어서 제거하지 않고, 폴리실리콘막을 포함하는 게이트 전극 GE1로서 남기고, 게이트 전극 GE1을 구비한 저내압 트랜지스터 QL을 형성하면 된다. 메탈 게이트 전극을 형성하지 않는 경우에는, 도 24 내지 도 28을 사용해서 설명한 공정을 행할 필요는 없다.
<본 실시 형태의 효과>
이하에, 비교예의 반도체 장치를 도시하는 도 50을 사용하여, 본 실시 형태의 반도체 장치 및 그 제조 방법의 효과에 대해서 설명한다. 도 50은, 비교예의 반도체 장치를 도시하는 단면도이다. 도 50에서는, 저내압 트랜지스터 영역(1A)에 형성된 저내압 트랜지스터 QL과, 고내압 트랜지스터 영역(1B)에 형성된 고내압 트랜지스터 QH1을 나타내고 있다. 도 50은, 저내압 트랜지스터 QL 및 고내압 트랜지스터 QH1 각각의 게이트 길이 방향을 따르는 단면을 나타내는 것이다.
도 50에 나타내는 비교예의 저내압 트랜지스터 QL은 FINFET이며, 본 실시 형태의 저내압 트랜지스터 QL(도 3 참조)과 마찬가지의 구조를 갖고 있다. 이에 비해, 도 50에 나타내는 비교예의 고내압 트랜지스터 QH1은 FINFET가 아니고, 평탄한 반도체 기판 SB의 주면에 형성된 소스·드레인 영역과, 그들 사이의 채널 영역과, 채널 영역 상의 게이트 전극 GE3을 포함하는 FET, 즉 소위 플래너형의 FET이다.
도 50에 도시하는 바와 같이, 저내압 트랜지스터 영역(1A)에서는, MISFET를 핀 FA의 상부에 형성함으로써, 핀 FA의 상면 및 측면을 채널 영역으로서 갖는 FINFET를 형성할 수 있다. FINFET는 입체적인 채널 영역을 갖기 때문에, 게이트 폭 및 채널 면적이 크고 또한 평면에서 보면 점유 면적이 작은 저내압 트랜지스터 QL을 실현할 수 있다. 따라서, 플래너형이 아니고 핀형의 저내압 트랜지스터 QL을 형성함으로써, 저내압의 반도체 소자의 미세화를 실현할 수 있다.
이에 비해, 고내압 트랜지스터는, 저내압 트랜지스터 QL에 비해, 높은 전압으로 구동하고, 큰 전류가 흘러, 높은 내압이 요구되는 소자이다. 이것은, 고내압 트랜지스터가, 예를 들어 플래시 메모리의 기입·소거시에 메모리 셀에 대하여 높은 전압을 공급하기 위해서 사용되는 소자 또는, 반도체 장치와 그 반도체 장치의 외부의 장치 사이에서 전원 전압의 입출력을 행하기 위해서 사용되는 소자이기 때문이다. 따라서, 고내압 트랜지스터는 대면적의 채널 영역을 구비하고 있을 필요가 있다. 여기서, 고내압 트랜지스터의 채널 영역의 면적을 증대시키기 위해서, 고내압 트랜지스터를 1개의 핀 상에 형성하는 것이 생각된다.
그러나, 1개의 핀과, 그 핀을 타고 넘는 게이트 전극을 구비한 고내압 트랜지스터를 형성했다고 해도, 고내압 트랜지스터의 미세화는 곤란하다. 왜냐하면, 고내압 트랜지스터는, 저내압 트랜지스터 QL에 비하여 보다 큰 게이트 폭을 갖고 있을 필요가 있고, 1개의 핀의 상부에 고내압 트랜지스터를 형성해도, 게이트 폭은 거의 증대하지 않는다. 즉, 형성할 수 있는 핀의 높이에는 한계가 있고, 1개의 핀의 측면에 있어서의 FINFET의 채널 면적 및 게이트 폭을 대폭으로 증대시키는 것은 곤란하다. 이로 인해, 1개의 핀의 상부의 고내압 트랜지스터의 게이트 폭을 증대시키기 위해서는, 게이트 폭 방향에 있어서의 핀의 상면 폭을 증대시키게 되고, 핀형의 고내압 트랜지스터를 설치함으로써 얻어지는 이점은 작아진다.
따라서, 1개의 핀 상에 형성된 핀 구조의 고내압 트랜지스터를 채용함으로써 반도체 장치의 미세화를 도모하는 것은 곤란하다. 따라서, 도 50에 도시하는 바와 같이, 저내압 트랜지스터 QL은, FINFET로서 형성함으로써 미세화가 가능하더라도, 고내압 트랜지스터 QH1은 평탄한 반도체 기판 SB의 주면에 소스·드레인 영역 및 채널 영역을 갖는 플래너형의 MISFET로서 형성하게 되어, 고내압 트랜지스터 QH1을 미세화할 수는 없다. 즉, 고내압 트랜지스터 QH1의 존재가, 반도체 장치 전체의 미세화의 방해가 된다.
또한, 고내압 트랜지스터 QH1의 소스·드레인 영역 및 채널층이 형성된 고내압 트랜지스터 영역(1B)의 반도체 기판 SB의 주면의 위치는, 핀 FA의 상면의 높이와 동일한 높이에 위치하고 있다. 평면에서 보아 고내압 트랜지스터 QH1을 둘러싸고, 고내압 트랜지스터 영역(1B)의 반도체 기판 SB의 주면에 형성된 홈 내에는, 소자 분리막 EI3이 형성되어 있다. 또한, 고내압 트랜지스터 QH1의 소스·드레인 영역 각각은, 익스텐션 영역 EX3 및 확산 영역 D3을 갖고 있다.
그래서, 본 실시 형태에서는, 도 2 및 도 3에 도시하는 바와 같이, 고내압 트랜지스터 영역(1B)에 있어서, 복수의 핀 FB를 타고 넘는 게이트 전극 GE2를 구비한 고내압 트랜지스터 QH를 형성하고 있고, 또한 복수의 핀 FB의 상호간의 반도체 기판 SB의 주면(평탄부)을 소자 분리막으로 덮지 않고 고내압 트랜지스터 QH의 채널 영역으로서 사용하고 있다. 이에 의해, 고내압 트랜지스터 QH는 각 핀 FB의 상면 및 측면과, 복수의 핀 FB 각각에 인접하는 복수의 평탄부를 채널 영역으로서 갖는 고내압 트랜지스터 QH를 형성하고 있다.
이로 인해, 본 실시 형태의 고내압 트랜지스터 QH는, 각 핀 FB의 상면 및 측면과, 복수의 핀 FB 각각에 인접하는 복수의 평탄부를 따르는 긴 게이트 폭을 확보할 수 있다. 즉, 평면에서 보면 1개의 고내압 트랜지스터 QH의 점유 면적을 확대하지 않고, 입체적인 영역에, 상기 비교예보다도 큰 채널 면적 및 실효적인 게이트 폭을 갖는 고내압 트랜지스터 QH를 실현할 수 있다. 즉, 고내압 트랜지스터 QH는, 소자 분리막에 둘러싸인 1개의 핀의 상부에 형성된 고내압 트랜지스터 또는 플래너형의 고내압 트랜지스터 QH1(도 50 참조)에 비해, 점유 면적이 작고 또한 채널 면적 및 게이트 폭이 크다.
따라서, 본 실시 형태에서는, 고내압 트랜지스터 QH의 성능 및 신뢰성을 손상시키지 않고, 고내압 트랜지스터 QH를 미세화할 수 있다. 따라서, 저내압 트랜지스터 QL과 함께 고내압 트랜지스터 QH를 미세화할 수 있기 때문에, 반도체 장치의 성능을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 핀 FA, FB 각각의 Y 방향(핀 FA, FB의 짧은 방향)의 폭을, FINFET의 동작 시에 있어서 핀 FA, FB 각각을 공핍화시키는 것이 가능한 폭으로 하고 있다. 즉, 핀 FA, FB 각각의 Y 방향의 폭은, 50㎚ 이하이다. 따라서, 핀 FA, FB를 완전 공핍화할 수 있기 때문에, 각 핀형 트랜지스터의 역치 전압을 용이하게 제어할 수 있다.
또한, 고내압 트랜지스터 영역(1B)에서는, 반도체 기판 SB의 주면 상에 돌출되는 핀 FB를 형성하는 것이 아니고, 반도체 기판 SB의 주면에 복수의 홈을 형성함으로써, 그 복수의 홈을 타고 넘는 게이트 절연막을 구비한 고내압 트랜지스터의 게이트 폭을 확보하는 것이 생각된다. 그러나, FINFET인 저내압 트랜지스터 QL을 구비한 본 실시 형태의 반도체 장치에서는, 저내압 트랜지스터 영역(1A)에 맞춰서 고내압 트랜지스터 영역(1B)에서도 핀 FB를 형성하는 것이 트랜지스터의 형성 공정의 친화성의 관점에서 바람직하고, 제조 공정이 간편해지는 효과를 얻을 수 있다. 즉, FINFET를 형성하는 공정에 의해, 저내압 트랜지스터 QL과 고내압 트랜지스터 QH를 모두 형성할 수 있다.
저내압 트랜지스터 영역(1A)와 고내압 트랜지스터 영역(1B)에, 동일한 공정에서 형성된 핀 FA, FB가 형성되어 있기 때문에, 핀 FA, FB의 상면의 높이는 대략 동일하고, 핀 FA 주위의 평탄부의 높이와 핀 FB 주위의 평탄부의 높이는 대략 동일하다. 또한, 핀 FA의 측면의 일부를 덮는 소자 분리막 EI1의 형성 위치는, 고내압 트랜지스터 영역(1B)의 평탄부에 형성된 홈 내의 소자 분리막 EI2의 형성 위치보다 높다.
(실시 형태 2)
이하에, 도 30 내지 도 33을 사용하여, 본 실시 형태 2의 반도체 장치 및 그 제조 방법에 대해서 설명한다. 도 30 및 도 31은, 본 실시 형태의 반도체 장치를 도시하는 단면도이다. 도 32는, 본 실시 형태의 반도체 장치의 제조 공정 중의 단면도이다. 도 33은, 본 실시 형태의 반도체 기판 내의 불순물 농도를 나타내는 그래프이다. 도 30은, 도 3과 마찬가지로 핀의 길이(긴) 방향을 따르는 단면도이며, 도 31은, 도 4와 마찬가지로 핀의 짧은 방향을 따르는 단면도이다. 또한, 본 실시 형태에서 말하는 불순물이란, p형 불순물을 가리킨다.
여기서는, 상기 실시 형태 1의 고내압 트랜지스터와 같이, 핀의 표면 및 평탄부를 채널 영역으로서 갖는 고내압 트랜지스터에 있어서, 핀의 상단부의 MISFET와 평탄부의 MISFET가 서로 다른 동작을 하는 것에 기인하는 전류 특성에 있어서의 킹크 현상의 발생을 방지하는 것에 대해서 설명한다.
또한, 여기서는, 반도체 기판의 주면에 대하여 수직인 방향(높이 방향)에 있어서, 핀의 내부를 3개의 부분(영역)으로 구별해서 설명을 행한다. 즉, 높이 방향에 있어서, 각 핀은, 평탄부 상에 하단부, 중앙부 및 상단부를 갖고 있다. 즉, 각 핀은 상단부와 하단부를 갖고, 상단부와 하단부 사이의 중앙부를 갖고 있다. 또한, 이하에서는, 핀 아래의 반도체 기판을, 평탄부 또는 기판부라고 칭하는 경우가 있다. 또한, 본원에서 말하는 핀의 상단부는, 핀의 상면을 포함하는 영역이다.
도 30 및 도 31에 도시하는 바와 같이, 본 실시 형태의 반도체 장치의 형상은, 상기 실시 형태 1을 사용해서 설명한 반도체 장치와 마찬가지이며, 저내압 트랜지스터 QL과, 고내압 트랜지스터 QH를 갖고 있다. 단, 본 실시 형태의 반도체 장치는, 고내압 트랜지스터 QH에 있어서, 핀 FB의 상단부의 채널 영역의 p형 불순물(예를 들어 B(붕소))의 농도가, 핀 FB의 중앙부, 하단부 및 반도체 기판 SB의 평탄부보다도 높고, 이 점에서 상기 실시 형태 1의 반도체 장치와 상이하다.
즉, 핀 FB의 상단부의 반도체 기판 SB 내에는, 웰 WL2에 비하여 p형 불순물 농도가 높은 반도체 영역 SRA가 형성되어 있다. 반도체 영역 SRA는, 핀 FB의 중앙부, 하단부 및 반도체 기판 SB의 평탄부에는 형성되어 있지 않고, 저내압 트랜지스터 영역(1A)에도 형성되어 있지 않다.
이러한 반도체 영역 SRA는, 도 12를 사용해서 설명한, 채널 영역을 형성하기 위해서 행하는 이온 주입 공정에 의해 형성할 수 있다. 구체적으로는, 채널 영역을 형성하기 위해서 행하는 이온 주입 공정은, 복수회의 이온 주입 공정을 포함하고, 그 복수회의 이온 주입 공정 중, 일부의 이온 주입 공정에 의해, 반도체 영역 SRA를 형성할 수 있다.
즉, 본 실시 형태의 반도체 장치의 제조 공정에서는, 도 32에 도시하는 바와 같이, 도 12를 사용해서 설명한 웰 WL2의 형성 공정 후 또는 전에, 채널 영역을 형성하기 위한 주입을 행한다. 여기서는, 포토레지스트막 PR2를 마스크로서 사용하여, 고내압 트랜지스터 영역(1B)의 반도체 기판 SB의 주면측을 향하여, p형 불순물(예를 들어 B(붕소))을 이온 주입법에 의해 타입한다. 이온 주입은, 반도체 기판 SB의 주면에 대하여 수직인 방향으로부터 행한다.
이때, 불순물 이온은 절연막 IF1 및 IF2를 관통하여, 핀 FB의 상단부에 도달한다. 이온 주입 시에는 주입 에너지를 억제함으로써, 불순물 이온이 핀 FB의 상단부보다도 아래의 반도체 기판 SB 내에 도입되는 것을 방지한다. 그 후의 공정은, 도 12 내지 도 29를 사용해서 설명한 공정과 마찬가지의 공정을 행함으로써, 도 30 및 도 31에 나타내는 본 실시 형태의 반도체 장치가 대략 완성된다.
여기서, 도 33에, 본 실시 형태의 반도체 장치의 소정의 영역에서의 깊이(횡축)와 p형 불순물의 농도(종축)의 관계를 나타낸 그래프를 나타낸다. 도 33의 그래프는, 도 32에 나타내는 반도체 영역 SRA의 형성 직후의 p형 불순물의 분포를 나타내는 것이다. 도 33에서는, 횡축에 있어서 좌측부터 순서대로 절연막 IF2, IF1이 형성된 절연막 영역 IF, 핀 FB가 형성된 핀 영역 FIN, 핀 FB보다 아래의 반도체 기판 SB의 평탄부를 나타내는 기판 영역 SBR을 나타내고 있다. 구체적으로는, 횡축에 있어서 깊이가 0 내지 0.1㎛인 범위가 절연막 영역 IF이며, 깊이가 0.1 내지 0.4㎛인 범위가 핀 영역 FIN이며, 깊이가 0.4 내지 0.5㎛인 범위가 기판 영역 SBR이다. 이것은, 이후의 설명에서 사용하는 도 38, 도 43 및 도 47에서도 동일하다.
도 33에 도시하는 바와 같이, 핀 FB의 최상부는, 핀 FB 내를 포함하는 반도체 기판 SB 내에서 가장 p형 불순물의 농도가 높고, 핀 FB의 상단에서 반도체 기판 SB의 이면측을 향함에 따라서 p형 불순물 농도는 낮아진다. 즉, 게이트 전극 GE2의 바로 아래에 있어서, 반도체 기판 SB 내의 불순물의 농도는, 핀 FB의 상면으로부터, 반도체 기판 SB의 상면의 반대인 하면측을 향해서 서서히 작아지고 있다.
바꿔 말하면, 핀 FB의 상단부의 불순물 농도의 평균값(제1 농도)은 핀 FB의 중앙부의 불순물 농도의 평균값(제2 농도)보다 높고, 제2 농도는 핀 FB의 하단부의 불순물 농도의 평균값(제3 농도)보다 높고, 제3 농도는 평탄부의 불순물 농도의 평균값(제4 농도)보다 높다. 이러한 반도체 기판 SB 내의 불순물의 농도 분포는, 도 32에 나타내는 제조 공정 중뿐만 아니라, 완성된 반도체 장치에 있어서도 동일하다.
이어서, 도 34를 사용하여, 본 실시 형태의 효과에 대해서 설명한다. 도 34는, 비교예의 반도체 장치인 고내압 트랜지스터에 인가하는 게이트 전압(횡축)과, 그 고내압 트랜지스터에 흐르는 드레인 전류(종축)의 관계를 나타내는 그래프이다. 비교예의 반도체 장치인 당해 내압 트랜지스터란, 핀의 상면 및 측면 및 인접하는 핀끼리의 사이의 평탄부 각각을 채널 영역으로서 갖는 고내압 트랜지스터이며, 예를 들어 핀의 상단부터 평탄부에 걸쳐서 거의 균일한 불순물 농도 분포를 갖는 고내압 트랜지스터이다.
도 34에서는, 실제의 전류-전압 특성의 그래프를 실선으로 나타내고 있다. 또한, 고내압 트랜지스터 중, 핀의 상단을 채널 영역으로서 갖는 트랜지스터의 전류-전압 특성의 그래프 B2를 파선으로 나타내고 있고, 핀의 상단 이외를 채널 영역으로서 갖는 트랜지스터의 전류-전압 특성의 그래프 A1을 일점쇄선으로 나타내고 있다.
핀의 상면 및 측면 및 인접하는 핀끼리의 사이의 평탄부 각각을 채널 영역으로서 갖는 고내압 트랜지스터에서는, 반도체 기판의 상부로 돌출되는 핀을 채널 영역의 일부로서 갖는 구조에 기인하여 2종류의 트랜지스터를 포함하는 전류-전압 특성을 나타내는 경우가 있다. 즉, 도 34에 실선의 그래프로 나타내는 바와 같이, 그 고내압 트랜지스터에 전압을 인가하고 있지 않은 상태에서, 서서히 인가 전압을 증대시키면, 먼저 실선의 그래프 B1에 나타내는 바와 같이 전류가 흐르고, 그 후 인가 전압을 더욱 증대시키면, 그래프 B1과 그래프 A1이 교차하는 개소로부터 갑자기 전류가 증대해서 그래프 B2에 나타내는 바와 같은 전류가 흐른다.
이와 같이, 인가 전압을 서서히 증대시켰을 때에 전류값이 급격하게 변동하고, 전류-전압 특성의 그래프에 단이 발생하는 것은 킹크 현상이라고 불리고, 이러한 단을 갖는 그래프의 파형은 험프 파형이라고 불린다. 킹크 현상이란, 드레인 전류의 게이트 전압 의존성을 측정했을 때에, 드레인 전류가, 어떤 전압값으로부터 불규칙한 혹(hump) 형상으로 변화되고, 계단 형상의 파형(험프 파형)이 형성되는 현상이다. 이렇게 불규칙하게 전류가 변화되는 경우, 반도체 장치의 동작 제어가 곤란해지기 때문에, 반도체 장치의 성능 및 신뢰성을 향상시키는 관점에서, 킹크 현상의 발생을 방지하고, 전류-전압 특성의 그래프를 원활한 그래프로 하는 것이 중요하다.
고내압 트랜지스터에 있어서의 킹크 현상은, 핀의 상단부가 전계가 집중하기 쉬운 개소이며, 그 상단부 이외의 영역에 비하여 역치 전압이 낮고, 고내압 트랜지스터에 전압을 인가했을 때에 핀의 상단부가 다른 영역에 앞서서 온 상태로 되는 것에 기인해서 발생한다. 즉, 도 34의 그래프 B1, B2는 핀의 상단을 채널 영역으로서 갖는 트랜지스터의 전류-전압 특성을 나타내는 것이며, 그래프 A1, A2는 핀의 상단 이외의 영역을 채널 영역으로서 갖는 트랜지스터의 전류-전압 특성을 나타내는 것이다. 핀의 상면 및 측면 및 인접하는 핀끼리의 사이의 평탄부 각각을 채널 영역으로서 갖는 고내압 트랜지스터는, 이렇게 2종류의 트랜지스터 각각의 특성을 합성한 전류-전압 특성을 나타내기 때문에, 상기와 같이 킹크 현상이 일어난다.
그래서, 본 실시 형태에서는, 도 30 내지 도 32를 사용해서 설명한 바와 같이, 핀 FB의 상단부에, 불순물 농도가 높은 채널 영역인 반도체 영역 SRA를 형성하고, 이에 의해 핀 FB의 상단부를 채널 영역으로서 갖는 트랜지스터의 역치 전압을 증대시키고 있다. 그 결과, 핀 FB의 상단부와 그 이외의 영역에서, 채널 영역 전체의 역치 전압을 정렬시킬 수 있다. 이 경우, 전류-전압 특성의 그래프 파형은, 그래프 A1, A2를 포함하는 파형의 형태에 근접한다.
본 실시 형태에서는, 고내압 트랜지스터 QH의 역치 전압은 높아지지만, 킹크 현상의 발생을 방지할 수 있다. 또한, 반도체 영역 SRA를 형성해도, 핀 FB의 상단부의 트랜지스터의 역치 전압이 높아질 뿐이며, 반도체 영역 SRA가 없는 경우에 비해, 온 상태의 당해 트랜지스터에 흐르는 전류에는 거의 변동은 없다. 따라서, 상기 실시 형태 1에서 설명한 효과, 즉, 비교예(도 50 참조)와는 달리, 평탄부 외에도 핀 FB의 표면도 채널 영역의 일부로서 갖는 채널 면적이 큰 고내압 트랜지스터 QH를 형성하고, 실효적인 게이트 폭을 증대시켜 반도체 장치의 미세화를 실현하는 효과는, 본 실시 형태에서도 얻을 수 있다.
따라서, 본 실시 형태에서는, 반도체 장치의 미세화를 실현하고, 또한 킹크 현상의 발생을 억제함으로써, 반도체 장치의 성능 및 신뢰성을 향상시킬 수 있다.
(실시 형태 3)
이하에, 도 35 내지 도 38을 사용하여, 본 실시 형태 3의 반도체 장치 및 그 제조 방법에 대해서 설명한다. 도 35 및 도 36은, 본 실시 형태의 반도체 장치를 도시하는 단면도이다. 도 37은, 본 실시 형태의 반도체 장치의 제조 공정 중의 단면도이다. 도 38은, 본 실시 형태의 반도체 기판 내의 불순물 농도를 나타내는 그래프이다. 도 35는, 도 3과 마찬가지로 핀의 길이 방향을 따르는 단면도이며, 도 36은, 도 4와 마찬가지로 핀의 짧은 방향을 따르는 단면도이다. 또한, 본 실시 형태에서 말하는 불순물이란, p형 불순물을 가리킨다.
여기서는, 상기 실시 형태 1의 고내압 트랜지스터와 같이, 핀의 표면 및 평탄부를 채널 영역으로서 갖는 고내압 트랜지스터에 있어서, 핀의 상단부의 MISFET와 평탄부의 MISFET가 서로 다른 동작을 하는 것에 기인하는 전류 특성에 있어서의 킹크 현상의 발생을 방지하는 것에 대해서 설명한다. 또한, 여기서는, 반도체 기판의 주면에 대하여 수직인 방향(높이 방향)에 있어서, 핀의 내부를 상단부, 중앙부 및 하단부로 구별해서 설명을 행한다.
도 35 및 도 36에 도시하는 바와 같이, 본 실시 형태의 반도체 장치의 형상은, 상기 실시 형태 1을 사용해서 설명한 반도체 장치와 거의 마찬가지이며, 저내압 트랜지스터 QL과, 고내압 트랜지스터 QH를 갖고 있다. 단, 본 실시 형태의 고내압 트랜지스터 QH에 있어서, 폭 W4와 높이 H4 사이에는, H4/W4>0.5의 관계가 성립된다. 바꿔 말하면, 높이 H4는 폭 W4의 1/2의 값보다도 크다. 즉, 핀 FB의 높이와, 인접하는 핀 FB끼리의 간격의 관계에 있어서, 핀 FB의 높이는 비교적 크고, 인접하는 핀 FB끼리의 간격은 비교적 좁다.
또한, 본 실시 형태의 반도체 장치는, 고내압 트랜지스터 QH에 있어서, 핀 FB의 하단부 및 평탄부의 채널 영역의 p형 불순물(예를 들어 B(붕소))의 농도가, 핀 FB의 상단부 및 중앙부의 각각보다도 높고, 이 점에서 상기 실시 형태 1의 반도체 장치와 상이하다.
즉, 핀 FB의 하단부 및 평탄부의 반도체 기판 SB 내에는, 웰 WL2에 비하여 p형 불순물 농도가 높은 반도체 영역 SRB가 형성되어 있다. 반도체 영역 SRB는, 핀 FB의 상단부 및 중앙부에는 형성되어 있지 않고, 저내압 트랜지스터 영역(1A)에도 형성되어 있지 않다.
이러한 반도체 영역 SRB는, 도 12를 사용해서 설명한, 채널 영역을 형성하기 위해서 행하는 이온 주입 공정에 의해 형성할 수 있다. 구체적으로는, 채널 영역을 형성하기 위해서 행하는 이온 주입 공정은, 복수회의 이온 주입 공정을 포함하고, 그 복수회의 이온 주입 공정 중, 일부의 이온 주입 공정에 의해, 반도체 영역 SRB를 형성할 수 있다.
즉, 본 실시 형태의 반도체 장치의 제조 공정에서는, 도 37에 도시하는 바와 같이, 도 12를 사용해서 설명한 웰 WL2의 형성 공정 후 또는 전에, 채널 영역을 형성하기 위한 주입을 행한다. 여기서는, 포토레지스트막 PR2를 마스크로서 사용하여, 고내압 트랜지스터 영역(1B)의 반도체 기판 SB의 주면측을 향하여, p형 불순물(예를 들어 B(붕소))을 이온 주입법에 의해 타입한다. 이온 주입은, 반도체 기판 SB의 주면에 대하여 수직인 방향으로부터 행한다.
이때, 불순물 이온은 절연막 EI, IF1 및 IF2를 관통하여, 핀 FB의 하단부 및 평탄부에 도달한다. 이온 주입 시에는 주입 에너지를 비교적 높게 함으로써, 불순물 이온이 핀 FB의 중앙부 및 상단부에 도입되는 것을 방지한다. 그 후의 공정은, 도 12 내지 도 29를 사용해서 설명한 공정과 마찬가지의 공정을 행함으로써, 도 35 및 도 36에 나타내는 본 실시 형태의 반도체 장치가 대략 완성된다.
여기서, 도 38에, 본 실시 형태의 반도체 장치의 소정의 영역에서의 깊이(횡축)와 p형 불순물의 농도(종축)의 관계를 나타낸 그래프를 나타낸다. 도 38의 그래프는, 도 37에 나타내는 반도체 영역 SRB의 형성 직후의 p형 불순물의 분포를 나타내는 것이다.
도 38에 도시하는 바와 같이, 핀 FB의 하단부와 반도체 기판 SB의 평탄부(플래너부)는, 핀 FB 내를 포함하는 반도체 기판 SB 내에 있어서 특히 p형 불순물의 농도가 높다. 바꿔 말하면, 핀 FB의 하단부의 불순물 농도의 평균값(제3 농도) 및 평탄부의 불순물 농도의 평균값(제4 농도)의 각각은, 핀 FB의 상단부의 불순물 농도의 평균값(제1 농도) 및 핀 FB의 중앙부의 불순물 농도의 평균값(제2 농도)의 각각보다 높다. 이러한 반도체 기판 SB 내의 불순물의 농도 분포는, 도 37에 나타내는 제조 공정 중뿐만 아니라, 완성된 반도체 장치에 있어서도 동일하다.
이어서, 도 39를 사용하여, 본 실시 형태의 효과에 대해서 설명한다. 도 39는, 본 실시 형태의 반도체 장치인 고내압 트랜지스터 QH(도 35 참조)에 인가하는 게이트 전압(횡축)과, 고내압 트랜지스터 QH에 흐르는 드레인 전류(종축)의 관계를 나타내는 그래프이다.
도 39에서는, 본 실시 형태의 고내압 트랜지스터 QH의 전류-전압 특성의 그래프를 실선으로 나타내고 있다. 또한, 고내압 트랜지스터 QH 중, 평탄부만을 채널 영역으로서 갖는 트랜지스터의 전류-전압 특성의 그래프를 파선으로 나타내고 있다.
핀 및 평탄부를 채널 영역으로서 갖는 고내압 트랜지스터는, 핀의 표면을 채널 영역으로서 갖는 트랜지스터 및 평탄부를 채널 영역으로서 갖는 트랜지스터의 2종류의 트랜지스터를 포함하는 전류-전압 특성을 나타내는 것이 생각된다. 이것은, 그들 2종류의 트랜지스터가, 별개의 역치 특성을 갖기 때문이다.
킹크 현상이 발생한 경우, 예를 들어 도 39에 파선으로 나타내는 그래프의 전체가 도면의 좌측으로 시프트됨으로써, 핀의 표면을 채널 영역으로서 갖는 트랜지스터(실선의 그래프)보다도 먼저 평탄부를 채널 영역으로서 갖는 트랜지스터(파선의 그래프)가 온 상태로 되는 것이 생각된다. 그 후, 게이트 전압을 상승시키면, 소정의 전압값을 경계로 전류 특성이 변화되고, 고내압 트랜지스터의 전류가, 핀의 표면을 채널 영역으로서 갖는 트랜지스터(실선의 그래프)를 따르도록 변동한다. 이와 같이 하여, 킹크 현상이 일어난다.
고내압 트랜지스터의 킹크 현상의 발생을 억제하는 방법으로서는, 평탄부를 채널 영역으로서 갖는 트랜지스터와, 핀의 표면을 채널 영역으로서 갖는 트랜지스터 중, 어느 한쪽의 역치 전압을 높임으로써, 고내압 트랜지스터의 전체 전류 파형을 다른 쪽의 트랜지스터의 전류 특성의 파형에 근접시키는 것이 생각된다.
여기서, 인접하는 핀의 측면끼리의 사이의 폭 W4와, 핀의 높이 H4가, H4/W4>0.5의 식으로 표현되는 관계를 갖는 고내압 트랜지스터에서는, 핀끼리의 간격이 좁고, 핀의 높이가 비교적 높다는 점에서, 그 고내압 트랜지스터에서는 평탄부를 흐르는 전류는 작아지고, 핀을 흐르는 전류가 커진다.
이러한 고내압 트랜지스터에 있어서 킹크 현상이 발생하는 것을 방지하기 위해서는, 평탄부를 채널 영역으로서 갖는 트랜지스터의 역치 전압을 높이고, 이에 의해, 당해 고내압 트랜지스터 전체에 흐르는 전류의 파형을, 핀의 표면을 채널 영역으로서 갖는 트랜지스터의 전류 특성의 파형에 근접시키는 것이 바람직하다. 왜냐하면, 인접하는 핀의 측면끼리의 사이의 폭 W4와, 핀의 높이 H4가, H4/W4>0.5의 식으로 표현되는 관계를 갖는 고내압 트랜지스터 전체에 흐르는 전류는, 주로 핀을 흐르는 전류를 포함하고 있고, 원래 평탄부의 채널 영역에 흐르는 전류는 작다. 이로 인해, 평탄부를 채널 영역으로서 갖는 트랜지스터의 역치 전압을 높이면, 고내압 트랜지스터의 성능이 크게 저하되는 것을 방지하고, 또한 킹크 현상의 발생을 용이하게 억제할 수 있다.
바꿔 말하면, 고내압 트랜지스터의 전체를 흐르는 전류는, 핀의 표면에 흐르는 전류가 지배적이기 때문에, 핀의 표면을 채널 영역으로서 갖는 트랜지스터보다도, 평탄부를 채널 영역으로서 갖는 트랜지스터의 역치 전압을 높인 쪽이, 고내압 트랜지스터의 전체 역치 특성의 악화를 방지할 수 있다.
본 실시 형태에서는, 도 35 내지 도 38을 사용해서 설명한 바와 같이, 핀 FB의 하단부 및 평탄부에 웰 WL2보다도 높은 불순물 농도를 갖는 반도체 영역 SRB를 형성함으로써, 평탄부를 채널 영역으로서 갖는 트랜지스터의 역치 전압을 높이고 있다. 이에 의해, 도 39에 도시하는 바와 같이, 평탄부를 채널 영역으로서 갖는 트랜지스터가 온 상태로 되는 전압(역치 전압)의 값을 높이고 있다. 따라서, 파선의 그래프 전체는 도면의 우측으로 시프트되기 때문에, 도면의 실선의 그래프와 파선의 그래프가 교차하는 것, 즉 킹크 현상이 발생하는 것을 방지할 수 있다.
여기서는, 도 35에 나타내는 반도체 영역 SRB의 형성에 의해 평탄부의 트랜지스터의 역치 전압이 높아지지만, 고내압 트랜지스터 QH가 온 상태일 때에 그 트랜지스터에 흐르는 전류가 크게 감소하는 일은 없다. 따라서, 상기 실시 형태 1에서 설명한 효과, 즉, 핀 FB의 표면 이외에도 평탄부도 채널 영역으로서 갖는 고내압 트랜지스터 QH를 형성하고, 실효적인 게이트 폭을 증대시켜 반도체 장치의 미세화를 실현하는 효과는, 본 실시 형태에서도 얻을 수 있다.
<변형예 1>
이하에, 도 40 내지 도 44를 사용하여, 본 변형예의 반도체 장치 및 그 제조 방법에 대해서 설명한다. 도 40 및 도 41은, 본 변형예의 반도체 장치를 도시하는 단면도이다. 도 42는, 본 변형예의 반도체 장치의 제조 공정 중의 단면도이다. 도 43은, 본 변형예의 반도체 기판 내의 불순물 농도를 나타내는 그래프이다. 도 40은, 도 3과 마찬가지로 핀의 길이 방향을 따르는 단면도이며, 도 41은, 도 4와 마찬가지로 핀의 짧은 방향을 따르는 단면도이다.
여기서는, 도 35 내지 도 38을 사용해서 설명한 반도체 장치와 달리, 폭 W4와 높이 H4 사이에 H4/W4 <0.5의 관계가 성립되는 경우에 대해서 설명한다. 즉, 여기서는, 도 40 및 도 41에 나타내는 핀 FB의 높이와, 인접하는 핀 FB끼리의 간격의 관계에 있어서, 핀 FB의 높이는 비교적 작고, 인접하는 핀 FB끼리의 간격은 비교적 넓다.
본 변형예의 반도체 장치는, 고내압 트랜지스터 QH에 있어서, 핀 FB의 상단부 및 중앙부의 채널 영역의 p형 불순물(예를 들어 B(붕소))의 농도가, 핀 FB의 하단부 및 평탄부의 각각보다도 높고, 이 점에서 상기 실시 형태 1의 반도체 장치와 상이하다.
즉, 핀 FB의 상단부 및 중앙부의 반도체 기판 SB 내에는, 웰 WL2에 비하여 p형 불순물 농도가 높은 반도체 영역 SRC가 형성되어 있다. 반도체 영역 SRC는, 핀 FB의 상면에 형성되어 있고, 핀 FB의 하단부 및 평탄부에는 형성되어 있지 않고, 저내압 트랜지스터 영역(1A)에는 형성되어 있지 않다. 또한, 반도체 영역 SRC는, 핀 FB의 상면을 포함하는 핀 FB의 상단부에만 형성되고, 중앙부에 형성되어 있지 않아도 된다.
이러한 반도체 영역 SRC는, 도 37을 사용해서 설명한 공정과 마찬가지로, 채널 영역을 형성하기 위해서 행하는 이온 주입 공정에 의해 형성할 수 있다. 여기서는, 이온 주입 시에는 주입 에너지를 비교적 낮게 함으로써 불순물 이온이 핀 FB의 하단부 및 평탄부에 도입되는 것을 방지한다. 그 후의 공정은, 도 12 내지 도 29를 사용해서 설명한 공정과 마찬가지의 공정을 행함으로써, 도 40 및 도 41에 나타내는 본 변형예의 반도체 장치가 대략 완성된다.
여기서, 도 43에, 본 변형예의 반도체 장치의 소정의 영역에서의 깊이(횡축)와 p형 불순물의 농도(종축)의 관계를 나타낸 그래프를 나타낸다. 도 43의 그래프는, 도 42에 나타내는 반도체 영역 SRC의 형성 직후의 p형 불순물의 분포를 나타내는 것이다.
도 43에 도시하는 바와 같이, 핀 FB의 최상부는, 핀 FB 내를 포함하는 반도체 기판 SB 내에서 가장 p형 불순물의 농도가 높고, 핀 FB의 상단으로부터 평탄부를 향함에 따라서 p형 불순물 농도는 낮아진다. 즉, 핀 FB의 상단부와 중앙부는, 핀 FB 내를 포함하는 반도체 기판 SB 내에 있어서 특히 p형 불순물의 농도가 높다. 바꿔 말하면, 핀 FB의 상단부의 불순물 농도의 평균값(제1 농도) 및 핀 FB의 중앙부의 불순물 농도의 평균값(제2 농도)의 각각은, 핀 FB의 하단부의 불순물 농도의 평균값(제3 농도) 및 평탄부의 불순물 농도의 평균값(제4 농도)의 각각보다 높다. 이러한 반도체 기판 SB 내의 불순물의 농도 분포는, 도 42에 나타내는 제조 공정 중뿐만 아니라, 완성된 반도체 장치에 있어서도 동일하다.
이어서, 도 44를 사용하여, 본 변형예의 효과에 대해서 설명한다. 도 44는, 본 변형예의 반도체 장치인 고내압 트랜지스터 QH(도 40 참조)에 인가하는 게이트 전압(횡축)과, 고내압 트랜지스터 QH에 흐르는 드레인 전류(종축)의 관계를 나타내는 그래프이다.
도 44에서는, 본 변형예의 고내압 트랜지스터 QH의 전류-전압 특성의 그래프를 실선으로 나타내고 있다. 또한, 고내압 트랜지스터 QH 중, 핀 FB의 표면만을 채널 영역으로서 갖는 트랜지스터의 전류-전압 특성의 그래프를 파선으로 나타내고 있다.
본 변형예의 고내압 트랜지스터 QH에서는, 인접하는 핀 FB의 측면끼리의 사이의 폭 W4와, 핀 FB의 높이 H4의 관계가, H4/W4 <0.5의 식으로 표현된다. 즉, 높이 H4는 폭 W4의 1/2의 값보다도 작다. 즉, 핀 FB끼리의 간격이 넓고, 핀 FB의 높이가 비교적 낮다는 점에서, 고내압 트랜지스터 QH에서는 평탄부를 흐르는 전류는 커지고, 핀 FB를 흐르는 전류가 작아진다.
즉, 고내압 트랜지스터 QH의 전체를 흐르는 전류 중, 핀 FB의 표면의 채널 영역에 흐르는 전류는 작다. 이로 인해, 핀 FB의 표면을 채널 영역으로서 갖는 트랜지스터의 역치 전압을 높이면, 고내압 트랜지스터 QH의 성능이 크게 저하되는 것을 방지하고, 또한 킹크 현상의 발생을 용이하게 억제할 수 있다. 바꿔 말하면, 고내압 트랜지스터 QH의 전체를 흐르는 전류는, 평탄부에 흐르는 전류가 지배적이기 때문에, 평탄부를 채널 영역으로서 갖는 트랜지스터보다도, 핀 FB의 표면을 채널 영역으로서 갖는 트랜지스터의 역치 전압을 높인 쪽이, 고내압 트랜지스터 QH의 전체의 역치 특성의 악화를 방지할 수 있다.
본 변형예에서는, 도 40 내지 도 43을 사용해서 설명한 바와 같이, 평탄부에 웰 WL2보다도 높은 불순물 농도를 갖는 반도체 영역 SRC를 형성함으로써, 평탄부를 채널 영역으로서 갖는 트랜지스터의 역치 전압을 높이고 있다. 이에 의해, 도 44에 도시하는 바와 같이, 핀 FB의 표면이며, 특히 핀 FB의 상단부 및 중앙부를 채널 영역으로서 갖는 트랜지스터가 온 상태로 되는 전압(역치 전압)의 값을 높이고 있다. 따라서, 도 44의 파선의 그래프 전체는 도면의 우측으로 시프트시키는 것을 가능하게 하고 있다. 따라서, 도면의 실선의 그래프와 파선의 그래프가 교차하는 것, 즉 킹크 현상이 발생하는 것을 방지할 수 있다.
여기서는, 도 40에 나타내는 반도체 영역 SRC의 형성에 의해 핀 FB의 표면을 채널 영역으로서 갖는 트랜지스터의 역치 전압이 높아지지만, 고내압 트랜지스터 QH가 온 상태일 때에 그 트랜지스터에 흐르는 전류가 크게 감소하는 일은 없다. 따라서, 상기 실시 형태 1에서 설명한 효과, 즉, 평탄부 이외에도 핀 FB의 표면도 채널 영역으로서 갖는 고내압 트랜지스터 QH를 형성하고, 실효적인 게이트 폭을 증대시켜 반도체 장치의 미세화를 실현하는 효과는, 본 변형예에서도 얻을 수 있다.
<변형예 2>
도 35 내지 도 38을 사용해서 설명한 반도체 장치에, 상기 실시 형태 2의 반도체 장치를 조합해도 된다. 이하에서는, 도 35 내지 도 38을 사용해서 설명한 반도체 장치에, 상기 실시 형태 2의 반도체 장치를 조합한 경우에 대해서, 도 45 내지 도 47을 사용해서 설명한다. 도 45 및 도 46은, 본 변형예의 반도체 장치를 도시하는 단면도이다. 도 47은, 본 변형예의 반도체 기판 내의 불순물 농도를 나타내는 그래프이다. 도 45는, 도 3과 마찬가지로 핀의 길이 방향을 따르는 단면도이며, 도 46은, 도 4와 마찬가지로 핀의 짧은 방향을 따르는 단면도이다.
도 45 및 도 46에 도시하는 바와 같이, 본 변형예의 고내압 트랜지스터 QH에 있어서, 폭 W4와 높이 H4 사이에는, H4/W4>0.5의 관계가 성립된다. 즉, 핀 FB의 높이와, 인접하는 핀 FB끼리의 간격의 관계에 있어서, 핀 FB의 높이는 비교적 크고, 인접하는 핀 FB끼리의 간격은 비교적 좁다.
본 변형예의 고내압 트랜지스터 QH는, 핀 FB의 상단부, 하단부 및 평탄부의 채널 영역의 p형 불순물(예를 들어 B(붕소))의 농도는, 핀 FB의 중앙부보다도 높고, 이 점에서 상기 실시 형태 1의 반도체 장치와 상이하다. 즉, 핀 FB의 상단부의 반도체 기판 SB 내에는, 핀 FB의 중앙부의 웰 WL2에 비하여 p형 불순물 농도가 높은 반도체 영역 SRA가 형성되어 있다. 또한, 핀 FB의 하단부 및 평탄부의 반도체 기판 SB 내에는, 핀 FB의 중앙부의 웰 WL2에 비하여 p형 불순물 농도가 높은 반도체 영역 SRB가 형성되어 있다.
이러한 반도체 영역 SRA, SRB는, 도 12를 사용해서 설명한, 채널 영역을 형성하기 위해서 행하는 이온 주입 공정에 의해 형성할 수 있다. 즉, 복수회의 이온 주입을 행하고, 그러한 주입 공정에서의 주입 에너지를 제어함으로써, 불순물 이온이 핀 FB의 중앙부에 도입되는 것을 방지한다. 그 후의 공정은, 도 12 내지 도 29를 사용해서 설명한 공정과 마찬가지의 공정을 행함으로써, 도 45 및 도 46에 나타내는 본 변형예의 반도체 장치가 대략 완성된다.
여기서, 도 47에, 본 변형예의 반도체 장치의 소정의 영역에서의 깊이(횡축)와 p형 불순물의 농도(종축)의 관계를 나타낸 그래프를 나타낸다. 도 47의 그래프는, 반도체 영역 SRA, SRB의 형성 직후의 p형 불순물의 분포를 나타내는 것이다.
도 47에 도시하는 바와 같이, 핀 FB의 상단부, 하단부와 반도체 기판 SB의 평탄부(플래너부)는, 핀 FB 내를 포함하는 반도체 기판 SB 내에 있어서 특히 p형 불순물의 농도가 높다. 바꿔 말하면, 핀 FB의 상단부의 불순물 농도의 평균값(제1 농도), 핀 FB의 하단부의 불순물 농도의 평균값(제3 농도) 및 평탄부의 불순물 농도의 평균값(제4 농도)의 각각은, 핀 FB의 중앙부의 불순물 농도의 평균값(제2 농도)보다 높다. 이러한 반도체 기판 SB 내의 불순물의 농도 분포는, 이온 주입 공정에 의해 반도체 영역 SRA, SRB를 형성한 직후뿐만 아니라, 완성된 반도체 장치에 있어서도 동일하다.
본 변형예의 고내압 트랜지스터 QH의 전류-전압 특성의 그래프는, 예를 들어 도 39에 실선으로 나타내는 형태를 나타낸다. 도 46에 도시하는 바와 같이, 인접하는 핀 FB의 측면끼리의 사이의 폭 W4와, 핀 FB의 높이 H4가, H4/W4>0.5의 식으로 표현되는 관계를 갖는 고내압 트랜지스터 QH에서는, 핀 FB끼리의 간격이 좁고, 핀 FB의 높이가 비교적 높다는 점에서, 고내압 트랜지스터 QH에서는 평탄부를 흐르는 전류는 작아지고, 핀 FB를 흐르는 전류가 커진다.
게다가, 상기 실시 형태 2에 있어서 설명한 바와 같이, 핀 FB의 상단은 전계가 집중되기 쉽기 때문에, 핀 FB의 상단(상면)을 채널로서 갖는 트랜지스터는 역치 전압이 낮다. 그래서, 본 변형예에서는, 도 45 내지 도 47을 사용해서 설명한 바와 같이, 핀 FB의 상단부에 고농도의 반도체 영역 SRA를 형성함으로써, 핀 FB의 상단부에서의 전계 집중을 억제하고, 또한 핀 FB의 상단부를 채널 영역으로서 갖는 트랜지스터의 역치 전압을 증대시키고, 이에 의해 킹크 현상의 발생을 방지하고 있다. 게다가, 여기서는, 핀 FB의 하단부 및 평탄부에 고농도의 반도체 영역 SRB를 형성함으로써, 평탄부를 채널 영역으로서 갖는 트랜지스터의 역치 전압을 높이고 있다.
이에 의해, 고내압 트랜지스터 QH의 전체를 흐르는 전류의 특성은, 핀 FB의 표면이며, 특히 핀 FB의 중앙부의 측면을 채널 영역으로서 갖는 트랜지스터의 전류 특성에 근접한다. 이에 의해, 핀 FB의 상단부를 채널 영역으로서 갖는 트랜지스터 및 평탄부를 채널 영역으로서 갖는 트랜지스터 각각의 역치 전압이 낮은 것에 기인하는 킹크 현상의 발생을 방지할 수 있다.
여기서는, 이와 같이, 고내압 트랜지스터 QH를 구성하는 일부의 트랜지스터의 역치 전압을 높여도, 고내압 트랜지스터 QH가 온 상태일 때에 그 트랜지스터에 흐르는 전류가 크게 감소하는 일은 없다. 따라서, 상기 실시 형태 1에서 설명한 효과, 즉, 핀 FB의 표면 이외에도 평탄부도 채널 영역으로서 갖는 고내압 트랜지스터 QH를 형성하고, 실효적인 게이트 폭을 증대시켜 반도체 장치의 미세화를 실현하는 효과는, 본 변형예에서도 얻을 수 있다.
<변형예 3>
상기 변형예 1의 반도체 장치에, 상기 실시 형태 2의 반도체 장치를 조합해도 된다. 이하에서는, 도 40 내지 도 43을 사용해서 설명한 반도체 장치에, 상기 실시 형태 2의 반도체 장치를 조합한 경우에 대해서, 도 48 및 도 49를 사용해서 설명한다. 도 48 및 도 49는, 본 변형예의 반도체 장치를 도시하는 단면도이다. 도 48은, 도 3과 마찬가지로 핀의 길이 방향을 따르는 단면도이며, 도 49는, 도 4와 마찬가지로 핀의 짧은 방향을 따르는 단면도이다.
여기서는, 폭 W4와 높이 H4 사이에 H4/W4 <0.5의 관계가 성립되는 경우에 대해서 설명한다. 즉, 여기서는, 도 48 및 도 49에 나타내는 핀 FB의 높이와, 인접하는 핀 FB끼리의 간격의 관계에 있어서, 핀 FB의 높이는 비교적 작고, 인접하는 핀 FB끼리의 간격은 비교적 넓다.
본 변형예의 반도체 장치는, 고내압 트랜지스터 QH에 있어서, 핀 FB의 상단부 및 중앙부의 채널 영역의 p형 불순물(예를 들어 B(붕소))의 농도가, 핀 FB의 하단부 및 평탄부의 각각보다도 높고, 이 점에서 상기 실시 형태 1의 반도체 장치와 상이하다.
즉, 핀 FB의 중앙부의 반도체 기판 SB 내에는, 웰 WL2에 비하여 p형 불순물 농도가 높은 반도체 영역 SRC가 형성되어 있다. 또한, 핀 FB의 상단부의 반도체 기판 SB 내에는, 반도체 영역 SRC에 비하여 p형 불순물 농도가 높은 반도체 영역 SRA가 형성되어 있다. 반도체 영역 SRA는, 핀 FB의 상면에 형성되어 있고, 반도체 영역 SRA, SRC는, 핀 FB의 하단부 및 평탄부에는 형성되어 있지 않고, 저내압 트랜지스터 영역(1A)에는 형성되어 있지 않다.
이러한 반도체 영역 SRC는, 도 37을 사용해서 설명한 공정과 마찬가지로, 채널 영역을 형성하기 위해서 행하는 이온 주입 공정에 의해, 복수회의 이온 주입을 행함으로써 형성할 수 있다. 여기서는, 이온 주입 시에는 주입 에너지를 비교적 낮게 함으로써 불순물 이온이 핀 FB의 하단부 및 평탄부에 도입되는 것을 방지한다. 그 후의 공정은, 도 12 내지 도 29를 사용해서 설명한 공정과 마찬가지의 공정을 행함으로써, 도 48 및 도 49에 나타내는 본 변형예의 반도체 장치가 대략 완성된다.
본 변형예의 반도체 장치의 소정의 영역에서의 깊이(횡축)와 p형 불순물의 농도(종축)의 관계를 나타낸 그래프는, 도 43의 그래프과 닮은 형태로 된다. 즉, 핀 FB의 최상부는, 핀 FB 내를 포함하는 반도체 기판 SB 내에서 가장 p형 불순물의 농도가 높고, 핀 FB의 상단으로부터 평탄부를 향함에 따라서 p형 불순물 농도는 낮아진다. 즉, 핀 FB의 상단부는, 핀 FB 내를 포함하는 반도체 기판 SB 내에 있어서 특히 p형 불순물의 농도가 높고, 핀 FB의 중앙부는, 그 상단부보다도 불순물 농도가 낮고, 핀 FB의 하단부 및 평탄부에 비하여 불순물 농도가 높다.
바꿔 말하면, 핀 FB의 상단부의 불순물 농도의 평균값(제1 농도)은 핀 FB의 중앙부의 불순물 농도의 평균값(제2 농도)보다 높고, 제2 농도는, 핀 FB의 하단부의 불순물 농도의 평균값(제3 농도) 및 평탄부의 불순물 농도의 평균값(제4 농도)의 각각보다 높다.
본 변형예의 고내압 트랜지스터 QH(도 48 참조)에 인가하는 게이트 전압(횡축)과, 고내압 트랜지스터 QH에 흐르는 드레인 전류(종축)의 관계를 나타내는 그래프는, 도 44에 나타내는 실선의 그래프와 마찬가지의 형태를 나타낸다.
본 변형예에서는, 전계가 집중되기 쉬운 핀 FB의 상단부에 고농도의 반도체 영역 SRA를 형성함으로써, 그 상단부를 채널 영역으로서 갖는 트랜지스터의 역치 전압을 높이고 있다. 또한, 여기서는, 고농도의 반도체 영역 SRC를 형성함으로써, 평탄부를 채널 영역으로서 갖는 트랜지스터의 역치 전압을 높이고 있다. 이에 의해, 킹크 현상이 발생하는 것을 방지할 수 있다.
여기서는, 반도체 영역 SRA, SRC의 형성에 의해 핀 FB의 표면을 채널 영역으로서 갖는 트랜지스터의 역치 전압이 높아지지만, 고내압 트랜지스터 QH가 온 상태일 때에 당해 트랜지스터에 흐르는 전류가 크게 감소하는 일은 없다. 따라서, 상기 실시 형태 1에서 설명한 효과, 즉, 평탄부 이외에도 핀 FB의 표면도 채널 영역으로서 갖는 고내압 트랜지스터 QH를 형성하고, 실효적인 게이트 폭을 증대시켜 반도체 장치의 미세화를 실현하는 효과는, 본 변형예에서도 얻을 수 있다.
이상, 본 발명자들에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.
1A : 저내압 트랜지스터 영역
1B : 고내압 트랜지스터 영역
D1 내지 D3 : 확산 영역
EI1, EI2 : 소자 분리막
EX1 내지 EX3 : 익스텐션 영역
FA, FB : 핀
GE1, GE2 : 게이트 전극
QH : 고내압 트랜지스터
QL : 저내압 트랜지스터
SB : 반도체 기판

Claims (15)

  1. 상면에 제1 영역 및 제2 영역을 갖는 반도체 기판과,
    상기 반도체 기판의 일부분이며, 상기 제1 영역의 상기 반도체 기판의 상기 상면으로부터 돌출되고, 상기 반도체 기판의 상기 상면을 따르는 제1 방향으로 연장되고, 상기 제1 방향과 직교하는 제2 방향으로 복수 배열되는 제1 돌출부와,
    상기 반도체 기판의 일부분이며, 상기 제2 영역의 상기 반도체 기판의 상기 상면으로부터 돌출되고, 상기 반도체 기판의 상기 상면을 따르는 제3 방향으로 연장되고, 상기 제3 방향과 직교하는 제4 방향으로 복수 배열되는 제2 돌출부와,
    서로 인접하는 상기 제1 돌출부끼리의 사이를 매립하고, 상면이 상기 제1 돌출부의 상면보다 아래에 위치하는 제1 소자 분리막과,
    서로 인접하는 상기 제2 돌출부끼리의 사이의 상기 반도체 기판의 상기 상면을 노출시키고, 복수의 상기 제2 돌출부 주위의 상기 반도체 기판의 상기 상면에 형성된 홈 내에 매립된 제2 소자 분리막과,
    상기 제1 돌출부의 상기 상면 및 상기 제2 방향의 측면을 제1 절연막을 개재해서 덮는 제1 게이트 전극과,
    복수의 상기 제2 돌출부 각각의 상면 및 상기 제4 방향의 측면 및 서로 인접하는 상기 제2 돌출부끼리의 사이의 상기 반도체 기판의 상기 상면을 제2 절연막을 개재해서 덮는 제2 게이트 전극과,
    평면에서 보아 상기 제1 게이트 전극을 사이에 두도록 상기 제1 돌출부의 표면에 형성된 제1 소스 영역 및 제1 드레인 영역과,
    평면에서 보아 상기 제2 게이트 전극을 사이에 두도록 상기 제2 돌출부의 표면 및 상기 반도체 기판의 상기 상면에 형성된 제2 소스 영역 및 제2 드레인 영역을 갖고,
    상기 제1 게이트 전극, 상기 제1 소스 영역 및 상기 제1 드레인 영역은, 제1 전계 효과 트랜지스터를 구성하고, 상기 제2 게이트 전극, 상기 제2 소스 영역 및 상기 제2 드레인 영역은, 제2 전계 효과 트랜지스터를 구성하고, 상기 제2 소자 분리막의 상면은, 상기 제1 소자 분리막의 상기 상면보다 아래에 위치하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 소자 분리막의 상기 상면은, 상기 제1 소자 분리막의 저면보다 아래에 위치하는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 방향의 상기 제1 돌출부의 폭은, 50㎚ 이하이고, 상기 제2 방향의 상기 제2 돌출부의 폭은, 50㎚ 이하인, 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 소스 영역 및 상기 제2 드레인 영역은, 제1 도전형을 갖고,
    상기 제2 게이트 전극의 바로 아래의 상기 반도체 기판 내에서, 상기 제1 도전형과 상이한 제2 도전형의 불순물 농도는, 상기 제2 돌출부의 상기 상면으로부터, 상기 반도체 기판의 상기 상면의 반대인 하면측을 향해서 서서히 작아지는, 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 전계 효과 트랜지스터는, 상기 제1 전계 효과 트랜지스터보다도 높은 전압으로 구동하는, 반도체 장치.
  6. 제1항에 있어서,
    상기 제2 소스 영역 및 상기 제2 드레인 영역은, 제1 도전형을 갖고,
    상기 제2 돌출부는, 상기 제2 돌출부의 상기 상면을 포함하는 상단부와, 하단부와, 상기 상단부 및 상기 하단부 사이의 중앙부를 구비하고,
    상기 제2 돌출부의 상기 상단부의 상기 제1 도전형과 상이한 제2 도전형의 불순물 농도는, 서로 인접하는 상기 제2 돌출부끼리의 사이의 상기 반도체 기판의 상기 상면의 상기 제2 도전형의 불순물 농도보다 높고,
    서로 인접하는 2개의 상기 제2 돌출부 중, 한쪽의 제2 돌출부는, 제1 측면과, 상기 제1 측면의 반대측의 제2 측면을 갖고,
    다른 쪽의 제2 돌출부는, 제3 측면과, 상기 제3 측면의 반대측의 제4 측면을 갖고,
    상기 제2 측면 및 상기 제3 측면은, 서로 대향하고 있고,
    상기 제2 돌출부의 하단으로부터 상단까지의 높이는, 상기 제2 방향에 있어서의 상기 제1 측면과 상기 제3 측면 사이의 폭의 1/2의 값보다도 큰, 반도체 장치.
  7. 제6항에 있어서,
    상기 제2 돌출부의 상기 중앙부의 상기 제2 도전형의 불순물 농도는, 서로 인접하는 상기 제2 돌출부끼리의 사이의 상기 반도체 기판의 상기 상면의 상기 제2 도전형의 불순물 농도보다 높은, 반도체 장치.
  8. 제1항에 있어서,
    상기 제2 소스 영역 및 상기 제2 드레인 영역은, 제1 도전형을 갖고,
    상기 제2 돌출부는, 상기 제2 돌출부의 상기 상면을 포함하는 상단부와, 하단부와, 상기 상단부 및 상기 하단부 사이의 중앙부를 구비하고,
    서로 인접하는 상기 제2 돌출부끼리의 사이의 상기 반도체 기판의 상기 상면의 상기 제1 도전형과 상이한 제2 도전형의 불순물 농도는, 상기 제2 돌출부의 상기 상단부의 상기 제2 도전형의 불순물 농도보다 높고,
    서로 인접하는 2개의 상기 제2 돌출부 중, 한쪽의 제2 돌출부는, 제1 측면과, 상기 제1 측면의 반대측의 제2 측면을 갖고,
    다른 쪽의 제2 돌출부는, 제3 측면과, 상기 제3 측면의 반대측의 제4 측면을 갖고,
    상기 제2 측면 및 상기 제3 측면은, 서로 대향하고 있고,
    상기 제2 돌출부의 하단으로부터 상단까지의 높이는, 상기 제2 방향에 있어서의 상기 제1 측면과 상기 제3 측면 사이의 폭의 1/2의 값보다도 작은, 반도체 장치.
  9. 제1항에 있어서,
    상기 제2 소스 영역 및 상기 제2 드레인 영역은, 제1 도전형을 갖고,
    상기 제2 돌출부는, 상기 제2 돌출부의 상기 상면을 포함하는 상단부와, 하단부와, 상기 상단부 및 상기 하단부 사이의 중앙부를 구비하고,
    서로 인접하는 상기 제2 돌출부끼리의 사이의 상기 반도체 기판의 상기 상면의 상기 제1 도전형과 상이한 제2 도전형의 불순물 농도와, 상기 제2 돌출부의 상기 상단부의 상기 제2 도전형의 불순물 농도의 각각은, 상기 제2 돌출부의 상기 중앙부의 상기 제2 도전형의 불순물 농도보다 높고,
    서로 인접하는 2개의 상기 제2 돌출부 중, 한쪽의 제2 돌출부는, 제1 측면과, 상기 제1 측면의 반대측의 제2 측면을 갖고,
    다른 쪽의 제2 돌출부는, 제3 측면과, 상기 제3 측면의 반대측의 제4 측면을 갖고,
    상기 제2 측면 및 상기 제3 측면은, 서로 대향하고 있고,
    상기 제2 돌출부의 하단으로부터 상단까지의 높이는, 상기 제2 방향에 있어서의 상기 제1 측면과 상기 제3 측면 사이의 폭의 1/2의 값보다도 작은, 반도체 장치.
  10. 제1항에 있어서,
    상기 제2 전계 효과 트랜지스터는, 복수의 상기 제2 돌출부의 표면 및 서로 인접하는 상기 제2 돌출부끼리의 사이의 상기 반도체 기판의 상기 상면에 연속적으로 형성된 채널 영역을 갖는 반도체 장치.
  11. 제1항에 있어서,
    상기 제2 절연막의 막 두께는, 상기 제1 절연막의 막 두께보다도 큰, 반도체 장치.
  12. (a) 상면에 제1 영역 및 제2 영역을 갖는 반도체 기판을 준비하는 공정,
    (b) 상기 반도체 기판의 상면의 일부를 후퇴시킴으로써, 상기 반도체 기판의 일부분이며, 상기 반도체 기판의 상기 상면의 상기 일부로부터 돌출되고, 상기 반도체 기판의 상기 상면을 따르는 제1 방향으로 연장되고, 상기 제1 방향과 직교하는 제2 방향으로 배열되는 복수의 제1 돌출부를 상기 제1 영역에 형성하고, 상기 반도체 기판의 일부분이며, 상기 반도체 기판의 상기 상면의 상기 일부로부터 돌출되고, 상기 반도체 기판의 상기 상면을 따르는 제3 방향으로 연장되고, 상기 제3 방향과 직교하는 제4 방향으로 배열되는 복수의 제2 돌출부를 상기 제1 영역에 형성하는 공정,
    (c) 상기 제2 영역에서, 복수의 상기 제2 돌출부 주위의 상기 반도체 기판의 상기 상면에 홈을 형성하는 공정,
    (d) 서로 인접하는 상기 제1 돌출부끼리의 사이를 매립하고, 상면이 상기 제1 돌출부의 상면보다 아래에 위치하는 제1 소자 분리막과, 상기 홈 내에 매립되고, 서로 인접하는 상기 제2 돌출부끼리의 사이의 상기 반도체 기판의 상기 상면을 노출시키는 제2 소자 분리막을 형성하는 공정,
    (e) 상기 제1 돌출부의 상기 상면 및 측면을 제1 절연막을 개재해서 덮는 제1 게이트 전극을 형성하는 공정,
    (f) 복수의 상기 제2 돌출부 각각의 상면 및 측면 및 서로 인접하는 상기 제2 돌출부끼리의 사이의 상기 반도체 기판의 상기 상면을 제2 절연막을 개재해서 덮는 제2 게이트 전극을 형성하는 공정,
    (g) 상기 제1 돌출부의 표면에 제1 소스 영역 및 제1 드레인 영역을 형성하고, 복수의 상기 제2 돌출부의 표면 및 서로 인접하는 상기 제2 돌출부끼리의 사이의 상기 반도체 기판의 상기 상면에 제2 소스 영역 및 제2 드레인 영역을 형성하는 공정을 갖고,
    상기 제1 게이트 전극, 상기 제1 소스 영역 및 상기 제1 드레인 영역은, 제1 전계 효과 트랜지스터를 구성하고, 상기 제2 게이트 전극, 상기 제2 소스 영역 및 상기 제2 드레인 영역은, 제2 전계 효과 트랜지스터를 구성하는, 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제2 소자 분리막의 상면은, 상기 제1 소자 분리막의 상기 상면보다 아래에 위치하는, 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기(d) 공정은,
    (d1) 서로 인접하는 상기 제1 돌출부끼리의 사이 및 서로 인접하는 상기 제2 돌출부끼리의 사이의 각각을 매립하는 제3 절연막을 형성하는 공정,
    (d2) 상기 제1 영역의 상기 제3 절연막의 상면을 후퇴시킴으로써, 상기 제3 절연막을 포함하는 상기 제1 소자 분리막을 형성하는 공정,
    (d3) 상기 (d2) 공정 후, 상기 제2 영역의 상기 제3 절연막의 상면을 후퇴시킴으로써, 상기 제3 절연막을 포함하는 상기 제2 소자 분리막을 형성하는 공정을 갖는 반도체 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 제2 전계 효과 트랜지스터는, 상기 제1 전계 효과 트랜지스터보다도 높은 전압으로 구동하는, 반도체 장치의 제조 방법.
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