CN105226064B - 半导体器件及其制造方法 - Google Patents

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Abstract

本申请涉及半导体器件及其制造方法。公开了一种具有提高的可靠性的半导体器件。在根据一个实施例的半导体器件中，沿X方向延伸的元件隔离区域具有交叉区域，该交叉区域与沿Y方向延伸的存储器栅极电极在平面图中交叉，Y方向与X方向以直角相交。在这种情况下，在交叉区域中，靠近源极区域的一个边沿侧的在Y方向上的宽度大于靠近控制栅极电极的另一边沿侧的在Y方向上的宽度。

Description

半导体器件及其制造方法
相关申请的交叉引用
将2014年6月30日提交的申请号为2014-133852的日本专利申请的公开文本(包括说明书、附图以及摘要)以引用的方式整体并入本文。
背景技术
本发明涉及半导体器件及其制造方法，例如涉及可被应用到具有可电重写的非易失性存储器的半导体器件的有效技术以及其制造技术。
公开号为2006-49737的日本未审查专利公开(专利文献1)描述了用于去除层压绝缘膜(ONO膜)的被暴露的部分的技术，该层压绝缘膜(ONO膜)包括：在上层中的氧化硅膜；在氧化硅膜之下的层中的氮化硅膜；以及在氮化硅膜之下的层中的氧化硅膜。
专利文献1还描述了被布置在存储器单元部分中的元件隔离区域的布局。本文中，专利文献1描述了在存储器栅极电极与元件隔离区域彼此交叉的交叉区域中的布局，靠近源极区域的边沿侧的宽度与靠近控制栅极电极的边沿侧的宽度相同。
发明内容
EEPROM(电可擦除可编程只读存储器)和快闪存储器被广泛用作非易失性半导体存储器，其中信息可以被电写入或擦除。由正被广泛使用的EEPROM和快闪存储器表示的这些非易失性半导体存储器(非易失性存储器)中的每个非易失性半导体存储器在MOS(金属氧化物半导体)晶体管的栅极电极之下具有由氧化硅膜包围的电荷存储膜，诸如导电浮置栅极电极、捕获绝缘膜等，以便通过利用以下事实来存储信息：晶体管的阈值取决于在浮置栅极电极或捕获绝缘膜中的电荷存储状态而改变。
捕获绝缘膜是指具有可以在其中存储电荷的捕获层级的绝缘膜，并且可以引用氮化硅膜等作为捕获绝缘膜的一个示例。将具有捕获绝缘膜的非易失性半导体存储器操作为存储元件，其中通过将电荷注入捕获绝缘膜以及从捕获绝缘膜排出而将MOS晶体管的阈值偏移。使用这种捕获绝缘膜作为电荷存储膜的非易失性半导体存储器被称作MONOS(金属氧化物氮化物氧化物半导体)类型晶体管，并且与导电浮置栅极电极被用作电荷存储膜的情况相比，由于电荷被存储在离散的捕获层级中，因此其在数据保持可靠性方面更为出色。
可以引用分离栅极类型非易失性存储器作为这种MONOS类型晶体管的一个示例。在分离栅极类型非易失性存储器中，将用于存储信息的存储器晶体管形成在用于选择存储器单元的选择晶体管的侧壁中。具体地，经由栅极绝缘膜将控制栅极电极形成在半导体衬底中，并且经由包括电荷存储膜的层压绝缘膜将存储器栅极电极形成在控制栅极电极的侧壁中。
在分离栅极类型非易失性存储器中，当执行用于写入信息或用于擦除信息的操作时，将具有相对较大绝对值的电压施加到存储器栅极电极。因此，从提高分离栅极类型非易失性存储器的可靠性的视角而言，确保足够的例如在存储器栅极电极和源极区域(扩散层)之间的耐受电压是重要的。
其它问题和新的特征将通过本说明书中的描述和附图而变得清楚。
在根据一个实施例的半导体器件中，沿第一方向延伸的元件隔离区域具有交叉区域，在平面图中，交叉区域与沿第二方向延伸的存储器栅极电极交叉，该第二方向与第一方向以直角相交。在这种情况下，在交叉区域中，靠近源极区域并沿第二方向定向的一个边沿侧的宽度大于靠近控制栅极电极并沿第二方向定向的另一边沿侧的宽度。
在根据一个实施例的半导体器件的制造方法中，通过利用采用了光学临近效应校正的掩膜形成元件隔离区域，并因此在元件隔离区域与存储器栅极电极彼此交叉的交叉区域中，靠近源极区域的一个边沿侧的宽度大于靠近控制栅极电极的另一边沿侧的宽度。
此外，在根据一个实施例的半导体器件的制造方法中，当层压绝缘膜被去除时，布置在层压绝缘膜的最底层中的第一绝缘膜不被去除，该层压绝缘膜包括第一绝缘膜、电荷存储膜和第二绝缘膜并且从存储器栅极电极暴露。
根据一个实施例，可以提高半导体器件的可靠性。
附图说明
图1是图示了第一实施例中的半导体芯片的布局配置的示例的视图；
图2是示意性地图示了第一实施例中的非易失性存储器的平面布局配置的示例的平面图；
图3A至图3D是以简化方式图示了在沿图2中A-A线所获得的部分中的根据现有技术的非易失性存储器的制造步骤的截面图；
图4是阐述了第一实施例中的半导体器件的器件结构的示例的视图；
图5是图示了第一实施例中的半导体器件的制造步骤的截面图；
图6是图示了后跟图5的半导体器件的制造步骤的截面图；
图7是图示了后跟图6的半导体器件的制造步骤的截面图；
图8是图示了后跟图7的半导体器件的制造步骤的截面图；
图9是图示了后跟图8的半导体器件的制造步骤的截面图；
图10是图示了后跟图9的半导体器件的制造步骤的截面图；
图11是图示了后跟图10的半导体器件的制造步骤的截面图；
图12是图示了后跟图11的半导体器件的制造步骤的截面图；
图13是图示了后跟图12的半导体器件的制造步骤的截面图；
图14是图示了后跟图13的半导体器件的制造步骤的截面图；
图15是图示了后跟图14的半导体器件的制造步骤的截面图；
图16是图示了后跟图15的半导体器件的制造步骤的截面图；
图17是图示了后跟图16的半导体器件的制造步骤的截面图；
图18是图示了后跟图17的半导体器件的制造步骤的截面图；
图19是图示了后跟图18的半导体器件的制造步骤的截面图；
图20是图示了后跟图19的半导体器件的制造步骤的截面图；
图21是图示了后跟图20的半导体器件的制造步骤的截面图；
图22是图示了后跟图21的半导体器件的制造步骤的截面图；
图23是其中图2的部分区域被放大的视图；
图24是沿图23中的C-C线所获得的截面图；
图25是示意性地图示了第二实施例中的非易失性存储器的平面布局配置的示例的平面图；
图26是其中图25的部分区域被放大的视图；
图27是沿图26中的C-C线所获得的截面图；
图28是沿图26中的D-D线所获得的截面图；
图29是图示了第二实施例中的半导体器件的制造步骤的平面图；
图30是图示了后跟图29的半导体器件的制造步骤的平面图；
图31是图示了后跟图30的半导体器件的制造步骤的平面图；
图32是图示了后跟图31的半导体器件的制造步骤的平面图；
图33是图示了第二实施例中的半导体器件的制造步骤的截面图；
图34是图示了后跟图33的半导体器件的制造步骤的截面图；
图35是图示了后跟图34的半导体器件的制造步骤的截面图；
图36是图示了后跟图35的半导体器件的制造步骤的截面图；
图37是图示了后跟图36的半导体器件的制造步骤的截面图；以及
图38是图示了后跟图37的半导体器件的制造步骤的截面图。
具体实施方式
当需要时，为方便起见，在后面的实施例中，通过将实施例分割成多个章节或多个实施例来给出描述；然而，除非特别指出，否则这些章节或实施例并非彼此独立的，而是一个章节或实施例作为修改示例、具体细节、补充描述等而与另一部分或全部的章节或实施例相关。
当在后面的实施例中提及元件等的数目(包括件数、数值、数量、范围等)时，除非特别指出或除了当数目明显地原则上限于特定数目时，否则数目并不被限于特定数目，而是可以多于或少于特定数目。
此外，在后面的实施例中，除非明确地陈述或除了当它们原则上明显为必需的情况下，否则无需说，部件(也包括组成步骤等)并不是必须的。
类似地，当在后面的实施例中提及部件等的形状和位置关系等时，除非明确地陈述或除了当它们可以原则上被视为其它情况时，否则将包括那些形状等基本上相同或相似的部件。这也适用于前面提到的数值和范围。
另外，在用于阐述实施例的视图的每个视图中，原则上使用相同的参考标记来标示相同部件，并省略重复描述。为了容易理解附图，甚至可以在平面图中画出阴影线。
(第一实施例)<半导体芯片的布局配置的示例>
将参考附图对第一实施例中的具有非易失性存储器的半导体器件进行描述。将首先描述半导体器件(半导体芯片)的布局配置，其中形成了包括非易失性存储器的系统。图1是图示了第一实施例中的半导体芯片CHP的布局配置的示例的视图。在图1中，半导体芯片CHP具有CPU(中央处理单元)1、RAM(随机存取存储器)2、模拟电路3、EEPROM(电可擦除可编程只读存储器)4、闪存5以及I/O(输入/输出)电路6，并且形成半导体集成电路器件。
CPU(电路)1也被称作中央处理单元，并且对应于计算机的核心等。该CPU 1从存储设备读出命令以将它们进行解码，并基于命令执行各种操作和控制。
RAM(电路)2是存储器，可以从中随机地读出存储信息，即，如果需要则可以将所存储的存储信息读出，或可以向其中写入待存储的信息，并且RAM也可以被称作随机存取存储器。作为IC存储器的RAM包括使用动态电路的DRAM(动态RAM)和使用静态电路的SRAM(静态RAM)。DRAM是要求存储器保持操作的随机存取存储器，而SRAM是不要求这种操作的随机存取存储器。
模拟电路3是处理在时间上连续地改变的电压信号或电流信号(即，模拟信号)的电路，并且例如由放大电路、变换电路、调制电路、振荡电路、电源电路等形成。
EEPRM 4以及闪存5中的每个是一种类型的非易失性存储器，其中存储信息可通过写操作或擦除操作而可被电重写，其也被称作电可擦除可编程只读存储器。例如，通过用于存储器的MONOS(金属氧化物氮化物氧化物半导体)类型晶体管或MNOS(金属氮化物氧化物半导体)类型晶体管形成EEPROM 4和闪存5中的每个的存储器单元。通过使用例如Fowler-Nordheim隧穿现象，来执行针对EEPROM 4和闪存5中的每个的写入操作或擦除操作。还可以通过使用热电子或热空穴来执行写入操作或擦除操作。EEPROM 4和闪存5之间的区别是，前者是可以例如以字节为单位在其中擦除信息的非易失性存储器，而后者是可以例如以字线为单位在其中擦除信息的非易失性存储器。闪存5通常存储用于执行CPU 1中的各种处理的程序。另一方面，EEPROM 4存储被频繁重写的各种数据。
I/O电路6是输入/输出电路，即，用于从半导体芯片CHP向耦合到半导体芯片CHP外部的设备输出数据以及反之亦然的电路。
<非易失性存储器的平面布局配置的示例>
下面，将描述第一实施例中的非易失性存储器的配置的示例。第一实施例中的非易失性存储器是形成图1中所图示的EEPROM 4或闪存5的存储器。即，在形成例如图1中所图示的半导体芯片CHP的半导体衬底之上形成第一实施例中的非易失性存储器。
图2是示意性地图示了第一实施例中的非易失性存储器的平面布局配置的示例的平面图。在图2中，在半导体衬底中形成多个元件隔离区域STI，每个STI沿X方向延伸。例如，如图2中所图示的，将每个沿X方向延伸的元件隔离区域STI布置为岛型图案。具体地，在图2中，将三个元件隔离区域STI布置为沿X方向彼此对准，它们中相邻的两个元件隔离区域STI在X方向上彼此隔开第一空间，此外，将另外三个元件隔离区域STI布置为沿X方向彼此对准，它们与前面提到的三个元件隔离区域在Y方向上分别隔开第二空间。相应地，在图2中图示了六个元件隔离区域STI。
另一方面，在图2中的半导体衬底之上形成多个控制栅极电极CG和多个存储器栅极电极MG，每个控制栅极电极CG沿与X方向以直角相交的Y方向延伸，并且每个存储器栅极电极MG沿Y方向延伸以使得平行于控制栅极电极CG中的每个栅极电极。
这种情况下，如图2中所图示的，存储器栅极电极MG中的每个存储器栅极电极MG被布置为与控制栅极电极CG中的每个控制栅极电极CG相对应。即，一个存储器栅极电极MG被布置为与一个控制栅极电极CG相对应。例如，图2中图示了四个控制栅极电极CG，每个控制栅极电极CG沿Y方向延伸，并且一个存储器栅极电极MG被布置在最右侧的控制栅极电极CG的左侧。另一方面，一个存储器栅极电极MG被布置在最左侧控制栅极电极CG的右侧，并且布置两个存储器栅极电极MG以从外侧将被布置在中心使得面朝彼此的两个控制栅极电极CG夹住。相应地，形成四个存储器栅极电极MG以与图2中的四个控制栅极电极CG相对应。
如图2中所图示的，在面朝彼此的两个存储器栅极电极MG之间的半导体衬底中形成源极区域SR，源极区域SR沿Y方向延伸，以使得平行于存储器栅极电极MG。在图2中，将一个源极区域SR形成为被四个存储器栅极电极MG中的面朝彼此的两个存储器栅极电极MG夹住，并且将另一源极区域SR形成为被面朝彼此的另外两个存储器栅极电极MG夹住。对应地，在图2中形成两个源极区域，每个源极区域在半导体衬底中形成。
在两个源极区域的每个源极区域中形成插塞PLG，以使得被包括在源极区域SR中，并且源极区域SR和插塞PLG被电耦合在一起。另一方面，形成漏极区域DR以被布置在中心使得面朝彼此的两个控制栅极电极CG夹住。形成插塞PLG以被包括在漏极区域DR中，且漏极区域DR与插塞PLG被电耦合在一起。
本文中，当关注在元件隔离区域STI与存储器栅极电极MG之间的布置关系时，如图2中所图示的，将元件隔离区域STI布置在半导体衬底中，以使得沿X方向延伸，而将存储器栅极电极MG形成在半导体衬底之上，以使得沿Y方向延伸。由此，如图2中所图示的，元件隔离区域STI具有交叉区域R1，在平面图中该交叉区域R1与存储器栅极电极MG交叉。此外，元件隔离区域STI具有端接区域R2，在平面图中该端接区域R2与接触区域R1和源极区域SR相接触。
图2是以简化且示意性的方式图示了非易失性存储器的平面布局配置的视图，并且在实际的非易失性存储器中，形成层压绝缘膜，该层压绝缘膜包括被夹在控制栅极电极CG和存储器栅极电极MG之间的第一部分和被夹在存储器栅极电极MG和半导体衬底之间的第二部分，与控制栅极电极CG和存储器栅极电极MG类似，层压绝缘膜沿Y方向延伸。
更为具体地，层压绝缘膜的第一部分包括：第一绝缘膜(参考图4描述的绝缘膜IF1)，其与控制栅极电极CG相接触；第二绝缘膜(参考图4描述的绝缘膜IF2)，其与存储器栅极电极MG相接触；以及电荷存储膜(参考图4描述的电荷存储膜ECF)，其被夹在第一绝缘膜和第二绝缘膜之间。
另一方面，层压绝缘膜的第二部分包括：第一绝缘膜(参考图4描述的绝缘膜IF1)，其在半导体衬底之上形成；第二绝缘膜(参考图4描述的绝缘膜IF2)，其在存储器栅极电极MG之下的层中形成；以及电荷存储膜(参考图4描述的电荷存储膜ECF)，其被夹在第一绝缘膜和第二绝缘膜之间。
即，在从层压绝缘膜的第一部分到第二部分的范围上形成第一绝缘膜、第二绝缘膜和电荷存储膜。在这种情况下，例如由氧化硅膜形成第一绝缘膜和第二绝缘膜中的每个绝缘膜，而例如由氮化硅膜形成电荷存储膜。
形成第一实施例中的非易失性存储器，以具有这种平面布局配置，并且在下文中将首先描述由本发明人发现的改进的空间。
<改进的空间>
由于由本发明人发现的改进的空间源于非易失性存储器的制造步骤，并且在下文中，将参考例如沿图2中的A-A线所获得的截面图来对非易失性存储器的制造步骤进行描述，由此使得提及由发明人发现的改进的空间。
图3A到图3D是以简化方式图示出沿图2中的A-A线所获得的部分中的非易失性存储器的制造步骤。
如图3A中所图示的，首先经由包括例如氧化硅膜的栅极绝缘膜GOX，在半导体衬底之上形成包括多晶硅膜的控制栅极电极CG。经由氧化硅膜OXF1在控制栅极电极CG之上形成包括例如氮化硅膜的帽绝缘膜CAP。在半导体衬底之上形成绝缘膜IF1，使得覆盖包括栅极绝缘膜GOX、控制栅极电极CG、氧化硅膜OXF1和帽绝缘膜CAP的层压结构体，并且经由绝缘膜IF1、电荷存储膜ECF和绝缘膜IF2，在层压结构体的任一侧壁之上形成具有侧壁形状的存储器栅极电极MG。图3A图示了在去除从存储器栅极电极MG暴露的绝缘膜IF2以及电荷存储膜ECF之后获得的状态。即，图3A图示了其中将绝缘膜IF1从存储器栅极电极MG暴露的状态。
随后，如图3B中所图示的，通过刻蚀将从存储器栅极电极MG暴露的绝缘膜IF1去除。在这种情况下，绝缘膜IF1和绝缘膜IF2中的每个绝缘膜包括相同的例如由氧化硅膜所表示的膜，因此，如图3B中所图示的，当刻蚀从存储器栅极电极MG暴露的绝缘膜IF1时，从暴露膜IF2的侧表面侧面刻蚀绝缘膜IF2。结果，如图3B所示，在绝缘膜IF2的侧表面中形成沟槽部分DIT。
此后，如图3C中所图示的，形成氧化硅膜HARP1，使得覆盖半导体衬底。在该步骤中，将氧化硅膜HARP1嵌入在通过侧面刻蚀绝缘膜IF2而形成的沟槽部分DIT中，当刻蚀从存储器栅极电极MG暴露的绝缘膜IF1时产生该侧面刻蚀。
尽管将省略随后的制造步骤，但如图3D中所图示的，通过在半导体衬底中形成低浓度杂质扩散区域EX1和高浓度杂质扩散区域NR1，来形成源极区域SR和漏极区域DR，该源极区域SR包括低浓度杂质扩散区域(扩展区域)EX1和高浓度杂质扩散区域NR1，该漏极区域DR包括低浓度杂质扩散区域EX1和高浓度杂质扩散区域NR1。此外，在存储器栅极电极MG的任意侧壁和控制栅极电极CG的任意侧壁中的每个侧壁之上形成侧壁间隔物SW。
本文中，当执行用于写入信息的写入操作或用于擦除信息的擦除操作时，将具有相对较大绝对值的电压施加到非易失性存储器中的存储器栅极电极MG。相应地，为了提高非易失性存储器的可靠性，例如，在存储器栅极电极MG和源极区域(扩散层)SR之间确保足够的耐受电压是重要的。
然而，在执行如图3A至图3D中所图示的制造步骤的现有技术中，通过侧面刻蚀在绝缘膜IF2的侧表面中形成沟槽部分DIT，并且将氧化硅膜HARP1嵌入在沟槽部分DIT中。在这种情况下，氧化硅膜HARP1的膜质量比绝缘膜IF2的膜质量差，并且因此，如图3D中的箭头所指示的，当将具有相对较大绝对值的电压施加到存储器栅极电极MG和源极区域SR之间时，生成泄漏电流。本发明人已发现，由于该原因，在根据现有技术的非易失性存储器中，增加了可能产生短路的概率，因此，从提高非易失性存储器的可靠性的视角而言，存在改进的空间。
即，本发明人已发现如下内容：在其中通过侧面刻蚀在绝缘膜IF2的侧表面中形成沟槽部分DIT并且将氧化硅膜HARP1嵌入在沟槽部分DIT中的器件结构中，降低了在存储器栅极电极MG和源极区域SR之间的耐受电压，因此存储在改进的空间。
将进一步描述改进的空间的细节。首先，绝缘膜IF2也包括与氧化硅膜HARP1相同类型的氧化硅膜。相应地，存在这样一个问题，即，在通过侧面刻蚀在绝缘膜IF2的侧表面中形成沟槽部分DIT并且将氧化硅膜HARP1嵌入在沟槽部分DIT中的器件结构中，与在没有在绝缘膜IF2的侧表面中创建的侧面刻蚀而形成的器件结构中的耐受电压相比，进一步降低了在存储器栅极电极MG和源极区域SR之间的耐受电压。
下文中，将对原因进行描述。形成绝缘膜IF2的氧化硅膜是例如通过HTO(高温氧化物)方法形成的氧化硅膜。HTO法是一种在700℃或更高温度下执行的高温CVD法。由高温CVD法形成的氧化硅膜具有精细且良好的膜质量。由HTO法形成的氧化硅膜尤其具有精细且良好的膜质量，这是由于HTO法本身是高温CVD法，并且在形成氧化硅膜之后，在大约1000℃执行高温退火。这意味着由HTO法形成的氧化硅膜是具有优良耐受电压的膜。因此，在没有在绝缘膜IF2的侧表面中创建的侧面刻蚀而形成的器件结构中，可以实现在存储器栅极电极MG和源极区域SR之间具有优良耐受电压的非易失性存储器。
另一方面，嵌入在由侧面刻蚀形成的沟槽部分DIT中的氧化硅膜HARP1是一种被称作HARP(高纵横比工艺)膜的臭氧TEOS膜，其由在600℃或更低温度下执行的低温CVD法形成，并且其在精细度方面，比由高温CVD法形成的氧化硅膜差。这意味着，被嵌入在由侧面刻蚀形成的沟槽部分DIT中的氧化硅膜HARP1的膜质量比绝缘膜IF2的膜质量差，这意味着，氧化硅膜HARP1的耐受电压低于绝缘膜IF2的耐受电压(第一因素)。因此，在其中通过侧面刻蚀在绝缘膜IF2的侧表面中形成沟槽部分DIT并且将氧化硅膜HARP1嵌入在沟槽部分DIT中的器件结构中，与在没有在绝缘膜IF2的侧表面中创建的侧面刻蚀而形成的器件结构中的耐受电压相比，进一步降低了在存储器栅极电极MG和源极区域SR之间的耐受电压。
如在本文中所使用的，将“高温CVD法”定义为在700℃或更高温度下执行的CVD法。另一方面，将“低温CVD法”定义为在600℃或更低温度下执行的CVD法。因而在本说明书中将“高温CVD法”与“低温CVD法”彼此区别的原因在于，明确地指出由“高温CVD法”形成的氧化硅膜的膜质量与由“低温CVD法”形成的氧化硅膜的膜质量之间的区别。即，由“高温CVD法”形成的氧化硅膜的膜质量比由“低温CVD法”形成的氧化硅膜的膜质量好。换言之，这意味着由“高温CVD法”形成的氧化硅膜的耐受电压优于由“低温CVD法”形成的氧化硅膜的耐受电压。
此外，如果将侧面刻蚀创建在绝缘膜IF2的侧表面中，则侧表面可能被侧面刻蚀损坏。因此，即使在通过侧面刻蚀在绝缘膜IF2的侧表面中形成沟槽部分DIT，并且将氧化硅膜HARP1嵌入在沟槽部分DIT中，在沟槽部分DIT中固有地存在受损侧表面，因此增加了源于受损侧表面的泄漏电流(第二因素)。
因此，可以进行如下考虑：与其中没有在绝缘膜IF2的侧表面中创建侧面刻蚀的器件结构中相比，在通过侧面刻蚀在绝缘膜IF2的侧表面中形成沟槽部分DIT并且将氧化硅膜HARP1嵌入在沟槽部分DIT中的器件结构中，可以通过前述第一因素和第二因素的共同作用来进一步降低在存储器栅极电极MG和源极区域SR之间的耐受电压。
本文中，作为避免前述第一因素的方法，可以考虑到待嵌入在由侧面刻蚀形成的沟槽部分DIT中的氧化硅膜不是由“低温CVD法”形成的氧化硅膜，而是通过由例如HTO法代表的“高温CVD法”形成的氧化硅膜。这是由于，在这种情况下，待嵌入在沟槽部分DIT中的氧化硅膜的膜质量变得更好。即，可以进行如下考虑：在其中通过侧面刻蚀在绝缘膜IF2的侧表面中形成沟槽部分DIT并且将氧化硅膜嵌入在沟槽部分DIT中的器件结构中，当将具有良好的膜质量的氧化硅膜嵌入在沟槽部分DIT时，可以确保与在没有在绝缘膜IF2的侧表面中创建的侧面刻蚀而形成的器件结构中的耐受电压等同的耐受电压。
然而，例如，如图3C中所图示的，在形成待嵌入在由侧面刻蚀而形成在沟槽部分DIT中的氧化硅膜的步骤中，已经形成了存储器栅极电极MG。当通过由例如HTO法代表的“高温CVD法”形成待嵌入在沟槽部分DIT中的氧化硅膜时，存储器栅极电极MG可能被损坏，因此较难通过由例如HTO法代表的“高温CVD法”形成待嵌入在沟槽部分DIT中的氧化硅膜。由于HTO法本身是高温CVD法，并且在形成氧化硅膜之后，在大约1000℃执行高温退火，因此，如上面所描述的，在形成存储器栅极电极MG之后通过由例如HTO法代表的“高温CVD法”形成氧化硅膜尤其困难。
此外，在如图8和图9中所示去除在层压结构体的任一侧壁之上形成的多晶硅膜PF2之后，如图10所图示的，执行将n型杂质或p型杂质引入到外围电路形成区域中的多晶硅膜PF1中的步骤。即，将n型杂质(磷等)引入到外围电路形成区域中的n沟槽型MISFET形成区域中的多晶硅膜PF1中，而将p型杂质(硼等)引入到外围电路形成区域中的p沟槽型MISFET形成区域中的多晶硅膜PF1中。因此，当在形成氧化硅膜HARP1之后，在大约1000℃执行高温退火时，可以造成硼等的穿透，因此，替代由“低温CVD法”形成的氧化硅膜HARP1，通过由HTO法代表的“高温CVD法”形成精细的氧化硅膜是较难的。
因此，使得待嵌入在由侧面刻蚀形成的沟槽部分DIT中的氧化硅膜是由“低温CVD法”形成的氧化硅膜HARP1是必要的。因此，嵌入在由侧面刻蚀形成的沟槽部分DIT中的氧化硅膜的膜质量比绝缘膜IF2的膜质量差。由此，氧化硅膜HARP1的耐受电压变得比绝缘膜IF2的耐受电压低。由此，与在没有在绝缘膜IF2的侧表面中创建的侧面刻蚀而形成的器件结构中的耐受电压相比，在其中通过侧面刻蚀在绝缘膜IF2的侧表面中形成沟槽部分DIT并且将氧化硅膜HARP1嵌入在沟槽部分DIT中的器件结构中，进一步降低了存储器栅极电极MG和源极区域SR之间的耐受电压。此外，即使可以由“高温CVD法”形成待嵌入在沟槽部分DIT中的氧化硅膜，但通过可能在其侧表面中造成的侧面刻蚀，可能损害绝缘膜IF2的侧表面，因此第二因素(即，沟槽部分DIT中固有地存在受损侧表面)是不能避免的。由此，改进空间变得显而易见，其中由于前述的现有技术中的第一因素和第二因素，因此降低了存储器栅极电极MG和源极区域SR之间的耐受电压。
因此，针对前述第一实施例中的改进空间制造器件。在下文中，将描述已制造器件的第一实施例中的技术理念。
<半导体器件的器件结构>
图4是阐述了第一实施例中的半导体器件的器件结构的示例的视图。图4图示了在存储器形成区域中形成的非易失性存储器的器件结构和在外围电路形成区域中形成的高耐受电压MISFET(金属绝缘体半导体场效应晶体管)的器件结构。
将第一实施例中的半导体器件形成为图1中所图示的半导体芯片CHP，并且形成在图4中的存储器形成区域中的非易失性存储器是形成例如图1中所图示的EEPROM 4和闪存5的存储器。另一方面，在图4中的外围电路形成区域中形成的高耐受电压MISFET是形成例如图1中所图示的模拟电路3或I/O电路6等的MISFET，或被包括在用于对非易失性存储器的驱动器进行控制的外围电路中的MISFET。
在第一实施例中的半导体器件中，除了非易失性存储器和高耐受电压MISFET之外，也形成具有耐受电压低于高耐受电压MISFET的低耐受电压MISFET，但考虑到低耐受电压MISFET的基本结构与高耐受电压MISFET的基本结构类似、低耐受电压MISFET不是第一实施例中的特征等，而省略了对低耐受电压MISFET的描述。低耐受电压MISFET是形成例如在图1中所图示的CPU 1或RAM 2等的MISFET，或被包括在用于对非易失性存储器的驱动器进行控制的外围电路中的MISFET。
此外，将作为第一实施例中的示例描述n沟槽类型MISFET，但也可以形成p沟槽类型MISFET。考虑到：p沟槽类型MISFET的器件结构基本上是其中将n沟槽类型MISFET中的部件(半导体区域等)的导电类型反转的器件结构；p沟槽类型MISFET不是第一实施例中的特征等，因而省略对p沟槽类型MISFET的描述。
将参考图4首先对在存储器形成区域中形成的非易失性存储器的配置进行描述。图4中所示的非易失性存储器的器件结构与图2中的沿B-B线的截面图对应，并且图示了针对漏极区域DR对称布置的两个存储器单元。本文中，两个存储器单元的器件结构彼此类似，因此，将关注在其上，对被布置在右侧的非易失性存储器的器件结构进行描述。
如图4中所图示的，在半导体衬底1S之上形成p型阱PWL。在p型阱PWL之上形成存储器单元。通过用于选择存储器单元的选择单元和用于存储信息的存储单元形成存储器单元。
将首先描述用于选择存储器单元的选择单元的配置。存储器单元具有在半导体衬底1S(p型阱PWL)之上形成的栅极绝缘膜GOX，并且在栅极绝缘膜GOX之上形成控制栅极电极(控制电极)CG。在第一实施例中的存储器单元中，经由氧化硅膜OXF1在控制栅极电极CG之上形成帽绝缘膜CAP。
例如，由氧化硅膜形成栅极绝缘膜GOX，并且例如由作为导电膜的多晶硅膜形成控制栅极电极CG。例如，由氮化硅膜形成帽绝缘膜CAP。
前述控制栅极电极CG具有选择存储器单元的功能。即，控制栅极电极CG选择对其执行写入操作、擦除操作或读取操作的特定存储器单元。
随后，将描述存储器单元中的存储单元的配置。经由层压绝缘膜，在包括了栅极绝缘膜GOX、控制栅极电极CG、氧化硅膜OXF1和帽绝缘膜CAP的层压结构体的任一侧壁(右侧侧壁)之上形成存储器栅极电极MG。存储器栅极电极MG具有在层压结构体的任一侧壁之上形成的侧壁形状，并且包括多晶硅膜和在多晶硅膜之上形成的硅化物膜CS。形成硅化物膜CS以降低存储器栅极电极MG的电阻，并且例如由镍-铂硅化物膜(NiPtSi膜)形成硅化物膜CS，但不限于此，硅化物膜CS也可以包括硅化钴膜或硅化镍膜。
形成层压绝缘膜，该层压绝缘膜具有在层压结构体的任一侧壁与存储器栅极电极MG之间形成的第一部分和在存储器栅极电极MG与半导体衬底1S之间形成的第二部分。层压绝缘膜的第一部分包括：与控制栅极电极CG接触的绝缘膜IF1；与存储器栅极电极MG接触的绝缘膜IF2；以及夹在绝缘膜IF1和绝缘膜IF2之间的电荷存储膜ECF。层压绝缘膜的第二部分包括：在半导体衬底1S之上形成的绝缘膜IF1；在存储器栅极电极MG之下的层中形成的绝缘膜IF2；以及夹在绝缘膜IF1和绝缘膜IF2之间的电荷存储膜ECF。即，层压绝缘膜的第一部分和第二部分均包括绝缘膜IF1、绝缘膜IF2和电荷存储膜ECF。
绝缘膜IF1包括诸如例如氧化硅、氮氧化硅等之类的绝缘膜，并作为形成在存储器栅极电极MG与半导体衬底1S之间的栅极绝缘膜。包括氧化硅膜的绝缘膜IF1还具有作为隧穿绝缘膜的功能。存储器单元中的存储单元例如通过将电子或空穴从半导体衬底1S经由绝缘膜IF1注入到电荷存储膜ECF中来存储或擦除信息，并且因此绝缘膜IF1还作为隧穿绝缘膜。
形成在绝缘膜IF1之上的电荷存储膜ECF具有存储电荷的功能。具体地，电荷存储膜ECF包括第一实施例中的氮化硅膜。第一实施例中的存储器单元中的存储单元通过取决于存储在电荷存储膜ECF中的电荷的存在/缺失而控制流过存储器栅极电极MG之下的半导体衬底1S的电流，由此存储信息。即，存储单元通过利用如下事实来存储信息：流过存储器栅极电极MG之下的半导体衬底1S的电流的阈值电压取决于存储在电荷存储膜ECF中的电荷的存在/缺失而改变。
在第一实施例中，使用具有捕获层级的绝缘膜作为电荷存储膜ECF。可以将氮化硅膜引用作为具有捕获层级的绝缘膜的一个示例，但不限于此，可以使用具有比氮化硅膜的介电常数更高的介电常数的高介电常数膜，例如氧化铝(矾土)膜、氧化铪膜、氧化钽膜等。备选地，电荷存储膜ECF可以包括硅纳米点。当将具有捕获层级的绝缘膜用作电荷存储膜ECF时，通过在绝缘膜中形成的捕获层级来捕获电荷。通过这样将电荷捕获在捕获层级中来将电荷存储在绝缘膜中。
传统地，已将多晶硅膜用作电荷存储膜ECF，但当将多晶硅膜用作电荷存储膜ECF时，存在如下可能性：因为电荷存储膜ECF是导体膜，所以如果在均围绕电荷存储膜ECF的绝缘膜IF1或绝缘膜IF2的任何部分中存在缺陷，则存储在电荷存储膜ECF中的所有电荷可能由于异常泄漏而被泄漏出。
因此，已将作为绝缘体的氮化硅膜用作电荷存储膜ECF。在这种情况下，对数据存储作出贡献的电荷被存储在存在于氮化硅膜中的离散的捕获层级中。因此，如果在均围绕电荷存储膜ECF的绝缘膜IF1或绝缘膜IF2的任何部分中都引发缺陷，则所有的电荷绝不会被泄漏，因为电荷被存储在电荷存储膜ECF的离散的捕获层级中。因此，可以提高保存数据的可靠性。
基于这样的原因，可以通过使用包括离散捕获层级的膜作为电荷存储膜ECF(不限于氮化硅膜)来提高保存数据的可靠性。此外，在第一实施例中，使用在数据保存特性方面优良的氮化硅膜作为电荷存储膜ECF。因此，可以降低绝缘膜IF1和绝缘膜IF2中的每个绝缘膜的厚度，绝缘膜IF1和绝缘膜IF2被提供用于防止电荷从电荷存储膜ECF泄漏。由此，第一实施例还具有可以降低用于驱动存储器单元的电压的优势。
绝缘膜IF2是用于确保在电荷存储膜ECF与存储器栅极电极MG之间的绝缘的绝缘膜。绝缘膜IF2包括诸如氧化硅膜或氮氧化硅膜之类的绝缘膜。因此，绝缘膜IF1和绝缘膜IF2包括相同类型的膜。例如，绝缘膜IF1和绝缘膜IF2可以均由氧化硅膜形成。
随后，在层压结构体的侧壁的任一侧壁(右侧的侧壁)之上形成存储器栅极电极MG，并且在另一侧壁(左侧的侧壁)之上，经由绝缘膜IF1和氧化硅膜HARP1形成侧壁SW。类似地，在存储器栅极电极MG的侧壁的任一侧壁(左侧的侧壁)之上形成层压结构体，并且在另一侧壁(右侧的侧壁)之上经由氧化硅膜HARP1形成侧壁SW。
在侧壁SW正下方的半导体衬底1S中形成作为n型半导体区域的一对浅低浓度杂质扩散区域EX1，并且在分别与浅低浓度杂质扩散区域EX1接触的外部区域中形成一对深高浓度杂质扩散区域NR1。深高浓度杂质扩散区域NR1也是n型半导体区域，并且在深高浓度杂质扩散区域NR1的顶表面中形成硅化物膜CS。由浅低浓度杂质扩散区域EX1和深高浓度杂质扩散区域NR1形成存储器单元的源极区域SR或漏极区域DR。
通过利用浅低浓度杂质扩散区域EX1和深高浓度杂质扩散区域NR1形成源极区域SR或漏极区域DR，可以使得源极区域SR和漏极区域DR中的每个区域具有LDD(轻杂质漏极)结构。
本文中，将包括下列项的晶体管称作选择晶体管：栅极绝缘膜GOX；在栅极绝缘膜GOX之上形成的控制栅极电极CG；以及前述源极区域SR或漏极区域DR。另一方面，将包括下列项的晶体管称作存储器晶体管：包括绝缘膜IF1、电荷存储膜ECF以及绝缘膜IF2的层压绝缘膜；在层压绝缘膜之上形成的存储器栅极电极MG；以及前述源极区域SR或漏极区域DR。由此，可以说存储器单元中的选择单元包括选择晶体管且存储器单元中的存储单元包括存储器晶体管。因而存储器单元被形成。
随后，将描述待被耦合到存储器单元的布线结构。在图4中，在存储器单元之上形成氮化硅膜SNF3，以使得覆盖存储器单元；在氮化硅膜SNF3之上形成氧化硅膜(臭氧TEOS膜)OXF2；以及在氧化硅膜OXF2之上形成氧化硅膜(TEOS膜)OXF3。
在本说明书中，氮化硅膜SNF3、氧化硅膜OXF2以及氧化硅膜OXF3将被统称为接触层间绝缘膜。
在接触层间绝缘膜中形成接触孔CNT，接触孔CNT通过穿透接触层间绝缘膜而达到形成漏极区域DR的硅化物膜CS。尽管没有在图4中图示，但也在接触层间绝缘膜中形成如下接触孔，该接触孔达到形成源极区域SR的硅化物膜CS。
在接触孔CNT中，形成作为势垒导体膜的钛/氮化钛膜，并且形成钨膜，以使得填充接触孔CNT。通过这样将钛/氮化钛膜和钨膜嵌入于接触孔CNT中来形成导电插塞PLG。在接触层间绝缘膜之上形成包括例如氧化硅膜OXF4和SiOC膜SCF1的层间绝缘膜，并且在层间绝缘膜中形成布线沟槽DIT1。形成布线L1以填充布线沟槽DIT1。布线L1包括例如钽/氮化钽膜和铜膜的层压膜，并被配置为与在接触层间绝缘膜中形成的插塞PLG电耦合。
随后，将参考图4对在外围电路形成区域中形成的MISFET的配置进行描述。外围电路形成区域意味着形成外围电路的区域。具体地，非易失性存储器(非易失性半导体存储设备)包括存储器单元形成区域和外围电路形成区域，存储器单元以阵列模式(矩阵模式)形成在存储器单元形成区域中，用于对在存储器单元形成区域中形成的存储器单元进行控制的外围电路形成在外围电路形成区域中。形成在外围电路形成区域中的外围电路包括：用于待施加到存储器单元的控制栅极电极CG等的电压的字驱动器；用于放大来自存储器单元的输出的读出放大器；用于控制字驱动器和读出放大器的控制电路(包括升压器电路)；等等。因此，将形成例如字驱动器、读出放大器、控制电路(包括升压器电路)等的MISFET图示在图4中所图示的外围电路形成区域中。在第一示例中，将特别描述高耐受电压MISFET作为MISFET的示例。
在外围电路形成区域中，如图4中所图示的，在半导体衬底1S之上形成p型阱PWL。p型阱PWL包括已将诸如硼(B)之类的p型杂质引入半导体衬底1S的p型半导体区域。
随后，在p型阱PWL(半导体衬底1S)之上形成栅极绝缘膜GOX2，并且在栅极绝缘膜GOX2之上形成栅极电极GE。例如，由氧化硅膜形成栅极绝缘膜GOX2，而例如由多晶硅膜和在多晶硅膜的顶表面之上形成的硅化物膜CS形成栅极电极GE。为了抑制栅极电极GE的耗尽，将诸如磷之类的n型杂质引入形成栅极电极GE的多晶硅膜中。将形成栅极电极GE的部分的硅化物膜CS形成以降低栅极电极GE的电阻。
例如，在栅极电极GE的两侧的侧壁之上形成侧壁SW，并且在侧壁SW正下方的半导体衬底1S(p型阱PWL)中形成浅低浓度杂质扩散区域EX2。浅低浓度杂质扩散区域EX2是被形成为与栅极电极GE对准的n型半导体区域。在浅低浓度杂质扩散区域EX2外侧形成深高浓度杂质扩散区域NR2。深高浓度杂质扩散区域NR2也是被形成为与侧壁SW对准的n型半导体区域。在深高浓度杂质扩散区域NR2的顶表面之上形成用于降低栅极电极的电阻的硅化物膜CS。源极区域SR2包括浅低浓度杂质扩散区域EX2和深高浓度杂质扩散区域NR2，并且漏极区域DR2包括杂质扩散区域EX2和NR2两者。因而，在外围电路形成区域中形成高耐受电压MISFET。
在外围电路形成区域中也形成p沟槽类型MISFET，并且通过将形成n沟槽类型MISFET的半导体区域的导电类型反转而获得p沟槽类型MISFET。
随后，将对待被耦合到在外围电路形成区域中形成的高耐受电压MISFET的布线结构进行描述。在高耐受电压MISFET之上形成包括氮化硅膜SNF3、氧化硅膜(臭氧TEOS膜)OXF2以及氧化硅膜(TEOS膜)OXF3的接触层间绝缘膜，以使得覆盖高耐受电压MISFET。
在接触层间绝缘膜中形成接触孔CNT，接触孔CNT通过穿透接触层间绝缘膜而达到形成源极区域SR2和漏极区域DR2的硅化物膜CS。在接触孔CNT中，形成作为势垒导体膜的钛/氮化钛膜，并且形成钨膜，以使得填充接触孔CNT。通过这样将钛/氮化钛膜和钨膜嵌入于接触孔CNT中来形成导电插塞PLG。在接触层间绝缘膜之上形成包括例如氧化硅膜OXF4和SiOC膜SCF1的层间绝缘膜，并且在层间绝缘膜中形成布线沟槽DIT1。形成布线L1以填充布线沟槽DIT1。布线L1包括例如含钽/氮化钽膜和铜膜的层压膜，并被配置为与在接触层间绝缘膜中形成的插塞PLG5电耦合。
<半导体器件的制造方法>
因而配置了第一实施例中的半导体器件，并随后将参考附图描述第一实施例中的半导体器件的制造方法。图5到图22为均图示了第一实施例中的半导体器件的制造步骤的截面图，并与图4中所图示的半导体器件的制造步骤相对应。
如图5中所图示的，首先提供半导体衬底1S，半导体衬底1S包括向其中引入了诸如硼之类的p型杂质的硅单晶体。在这种情况下，半导体衬底1S处于具有大约圆盘形状的半导体晶片的状态。然后在半导体衬底1S中形成元件隔离区域ST1。提供该元件隔离区域STI以便避免元件的相互干扰。可以通过使用例如STI(浅沟槽隔离)方法形成元件隔离区域ST1。在ST1方法中，以如下方式形成元件隔离区域ST1。即，通过使用光刻技术和刻蚀技术在半导体衬底1S中形成元件隔离沟槽。随后在半导体衬底1S之上形成绝缘膜(氧化硅膜等)，以使得填充元件隔离沟槽，并且之后通过CMP(化学机械抛光)方法去除形成在半导体衬底1S之上的不必要的氧化硅膜。由此可以形成元件隔离区域ST1，其中绝缘膜(氧化硅膜等)仅被嵌入在元件隔离沟槽中。图5中，在外围电路形成区域中形成元件隔离区域ST1。另一方面，在图5中所图示的存储器形成区域中看上去没有形成元件隔离区域ST1，这是因为图5是沿图2中的B-B线获得的截面图；然而，如图2中所图示的，实际上在存储器形成区域中也形成了元件隔离区域ST1。
此后，通过将杂质引入半导体衬底1S来在存储器形成区域中形成p型阱PWL，并且随后在外围电路形成区域中形成p型阱PWL。通过利用离子注入法将诸如硼的p型杂质引入半导体衬底1S中来构成p型阱PWL。事实上，在存储器形成区域中形成的p型阱PWL与在外围电路形成区域中形成的p型阱PWL通常在杂质浓度等方面是彼此不同的，但在本说明书中，为简单起见，它们由相同的p型阱PWL所指示。
必要时，为了调节高耐受电压MISFET和存储器单元的选择晶体管的每个晶体管的阈值电压，通过使用例如离子注入方法，将导电杂质引入半导体衬底1S中的沟道区域中。
随后，在使用稀释的氢氟酸等将半导体衬底1S的顶表面清洗后，如图6中所图示的，在半导体衬底1S之上形成待形成在外围电路形成区域中的高耐受电压MISFET的栅极绝缘膜GOX2。栅极绝缘膜GOX2包括氧化硅膜，且膜GOX2的厚度是例如大约15nm。随后，通过使用光刻技术和刻蚀技术将形成在存储器形成区域中的栅极绝缘膜GOX2去除。此后，在半导体衬底1S的存储器形成区域中形成栅极绝缘膜GOX。
栅极绝缘膜GOX包括诸如氧化硅膜之类的绝缘膜，并且可以使用例如热氧化的方法形成。然而，栅极绝缘膜GOX可以包括各种膜，而不限于氧化硅膜，并可以包括例如氮氧化硅(SiON)膜。即，可以采用其中将氮隔离在栅极绝缘膜GOX和半导体衬底1S之间的界面中的结构。氮氧化硅膜具有控制膜中的界面层级的生成和降低电子捕获的效果，该效果高于氧化硅膜的效果。因此，可以提高栅极绝缘膜GOX的热载流子电阻，并提高栅极绝缘膜GOX的耐受电压。此外，与穿透氧化硅膜相比，杂质更难以穿透氮氧化硅膜。因此，可以通过对栅极绝缘膜GOX使用氮氧化硅膜，来控制由在栅极电极中的杂质向半导体衬底1S扩散导致的阈值电压的变化。可以通过使半导体衬底1S在包括氮的气氛(诸如NO、NO2或NH3)中经受热处理来形成氮氧化硅膜。也可以通过下面方式获得相同的效果：当在半导体衬底1S的顶表面之上形成包括氧化硅膜的栅极绝缘膜GOX之后，使半导体衬底1S在包括氮的气氛中经受热处理；并且将氮隔离在栅极绝缘膜GOX与半导体衬底1S之间的界面中。备选地，可以通过使用等离子体氮化方法形成氮氧化硅膜。在这种情况下，将氮隔离在栅极电极(控制栅极电极)与栅极绝缘膜GOX之间的界面中，并且可以改善NBTI(负偏置温度不稳定性)。
例如可以通过具有高于氧化硅膜的介电常数的高介电常数膜形成栅极绝缘膜GOX。从氧化硅膜具有高耐受电压以及其硅-氧化硅界面具有良好的电子/物理稳定性等的视角，已将氧化硅膜传统地用作栅极绝缘膜GOX。然而，随着元件的微型化，要求栅极绝缘膜GOX具有很小的厚度。当将具有很小的厚度的氧化硅膜用作栅极绝缘膜GOX时，产生所谓的隧穿电流，其中流过沟道的电子隧穿由氧化硅膜形成的势垒，并流入栅极电极。
因此，通过使用具有介电常数高于氧化硅膜的介电常数的材料来使用高介电常数膜，即使其容量相同的情况下也可以增加其物理厚度。由于可以在即使容量相同的情况下也增加高介电常数膜的物理厚度，所以可以降低泄漏电流。尽管氮化硅膜是具有介电常数高于氧化硅膜的介电常数的膜，因此特别期望使用具有介电常数高于氮化硅膜的介电常数的高介电常数膜。
例如，将氧化铪膜(HfO2膜)(其为铪氧化物的一种)用作具有介电常数高于氮化硅膜的介电常数的高介电常数膜；然而，也可以替代氧化铪膜而使用其它基于铪的绝缘膜，诸如HfAlO膜(铝酸铪膜)、HfON膜(氮氧化铪膜)、HfSiO膜(硅酸铪膜)以及HfSiON膜(铪硅氮氧化物膜)。此外，可以使用通过将诸如氧化钽、氧化铌、氧化钛、氧化锆、氧化镧和氧化钇之类的氧化物引入这些基于铪的绝缘膜中而得到的基于铪的绝缘膜。由于基于铪的绝缘膜具有介电常数比氧化硅膜或氮氧化硅膜高或与氧化铪膜类似的介电常数，因此，可以获得与使用氧化铪膜的情况中相同的效果。
随后，在半导体衬底1S的整个主表面之上形成多晶硅膜(多晶体硅膜)PF1。然后，通过使用离子注入法，将作为n型杂质的磷(P)或砷(As)引入到在存储器形成区域中形成的多晶硅膜PF1中。此后，在多晶硅膜PF1之上形成氧化硅膜OXF1，并且在氧化硅膜OXF1之上形成帽绝缘膜CAP。例如，可以由氮化硅膜形成该帽绝缘膜CAP。
随后，在帽绝缘膜CAP之上形成抗蚀剂膜PR1之后，通过使用光刻技术将抗蚀剂膜PR1图案化。通过利用经图案化的抗蚀剂膜PR1作为掩膜的刻蚀，依次将所述帽绝缘膜CAP、氧化硅膜OXF1、多晶硅膜PF1以及栅极绝缘膜GOX在存储器形成区域中图案化。由此，如图6中所图示的，将包括栅极绝缘膜GOX、控制栅极电极CG、氧化硅膜OXF1以及帽绝缘膜CAP的层压结构体形成在存储器形成区域中。另一方面，使栅极绝缘膜GOX2、多晶硅膜PF1、氧化硅膜OXF1以及帽绝缘膜CAP保留在整个外围电路形成区域中。
随后，将经图案化的抗蚀剂膜PR1去除后，必要时，为了调节存储器单元的存储器晶体管的阈值电压，通过使用例如离子注入法将导电杂质引入到半导体衬底1S的沟道区域中。
随后，如图7所图示的，通过使用光刻技术，利用抗蚀剂膜PR2将存储器形成区域覆盖，然后将在外围电路形成区域中形成的帽绝缘膜CAP和氧化硅膜OXF1去除。
随后，如图8所图示的，在整个半导体衬底1S之上形成绝缘膜IF1，并且在绝缘膜IF1之上形成电荷存储膜ECF。然后在电荷存储膜ECF之上形成绝缘膜IF2，并且在绝缘膜IF2之上形成多晶硅膜PF2。
绝缘膜IF1包括例如氧化硅膜，并且可以使用例如ISSG氧化法形成，通过该ISSG氧化法，可以形成具有精细和良好的膜质量的氧化硅膜。绝缘膜IF1的厚度约为4nm。电荷存储膜ECF由氮化硅膜构成，并可以通过使用例如CVD法来形成。电荷存储膜ECF的厚度为约10nm。此外，绝缘膜IF2是由氧化硅膜构成，并通过例如使用由HTO法表示的“高温CVD法”而形成，通过该“高温CVD法”可以形成具有精细和良好的膜质量的氧化硅膜。绝缘膜IF2的厚度为约5nm。可以通过使用例如CVD法来形成多晶硅膜PF2。因而可以形成具有精细和良好的膜质量和优良的耐受电压的层压绝缘膜(ONO膜)。
此后，通过在多晶硅膜上执行整体回蚀法(各向异性刻蚀)将多晶硅膜去除。在这种情况下，如图8所图示的，通过各向异性刻蚀去除多晶硅膜，并因此具有侧壁形状的多晶硅膜PF2仅保留在形成于所述存储器形成区域中的层压结构体的两侧的侧壁之上。
随后，如图9中所图示的，通过使用光刻技术，将抗蚀剂膜图案化，以覆盖在存储器形成区域中的叠层结构体的一侧之上形成的多晶硅膜PF2和外围电路形成区域的整个表面。然后，通过利用经图案化的抗蚀剂膜作为掩膜的刻蚀，将形成在从掩膜露出的层压结构体的另一侧之上的多晶硅膜PF2去除。
因此，如图9所图示的，可以在形成于存储器形成区域中的层压结构体的任一侧壁之上，经由层压绝缘膜(ONO膜)形成具有侧壁形状的存储器栅极电极MG。
随后，如图10所图示的，通过刻蚀，将从存储器形成区域中的存储器栅极电极MG暴露的绝缘膜IF2和外围电路形成区域中的绝缘膜IF2去除。此后，通过刻蚀，将从在存储器形成区域中的存储器栅极电极MG暴露的电荷存储膜ECF和在外围电路形成区域中的所述电荷存储膜ECF二者去除。由此，从存储器形成区域中的存储器栅极电极MG将绝缘膜IF1暴露，并且也在外围电路形成区域中将绝缘膜IF1暴露。本文中，使得绝缘膜IF1保留，而没有通过刻蚀去除。
随后，如图11所图示的，通过使用光刻技术，利用抗蚀剂膜PR3将存储器形成区域覆盖，然后通过使用离子注入法，将诸如磷之类的n型杂质引入到在外围电路形成区域中形成的多晶硅膜PF1中。
此后，将覆盖存储器形成区域的抗蚀剂膜PR3去除，然后氮气氛中执行退火。然后，如图12所图示的，在半导体衬底1S之上形成氧化硅膜HARP1，并且在氧化硅膜HARP1之上形成氮化硅膜SNF1。即，在第一实施例中，将用作保护绝缘膜的氧化硅膜HARP1形成在下列项之上：从存储器栅极电极MG暴露的绝缘膜IF1；暴露的电荷存储膜ECF的端表面；暴露的绝缘膜IF2的端表面；以及存储器栅极电极MG。可以通过使用例如“低温CVD法”来形成氧化硅膜HARP1，并且可以通过使用例如CVD法来形成氮化硅膜SNF1。
随后，通过使用光刻技术形成经图案化的抗蚀剂膜，并且通过使用经图案化的抗蚀剂膜作为掩膜的刻蚀，来在外围电路形成区域中形成栅极电极GE。在这种情况下，利用抗蚀剂膜覆盖存储器形成区域，并且因此该区域不受刻蚀的影响。
随后，如图13中所图示的，在通过使用光刻技术形成抗蚀剂膜PR4以覆盖存储器形成区域之后，使用抗蚀剂膜PR4作为掩膜，通过离子注入法形成浅低浓度杂质扩散区域EX2，以与外围电路形成区域中的栅极电极GE对准。浅低浓度杂质扩散区域EX2是已向其中引入诸如磷或砷之类的n型杂质的n型半导体区域。
随后，如图14中所图示的，当在形成于外围电路形成区域中的栅极电极GE的两侧上的侧壁之上形成偏移间隔物OS之后，将形成在存储器形成区域和外围电路形成区域中的氮化硅膜SNF1去除。然后在氮气氛中执行退火。
此后，如图15中所图示的，通过使用光刻技术和离子注入法，形成浅低浓度杂质扩散区域EX1，以与存储器单元形成区域中的控制栅极电极CG和存储器栅极电极MG对准。浅低浓度杂质扩散区域EX1是已向其中引入诸如磷或砷之类的n型杂质的n型半导体区域。
随后，如图16中所图示的，在半导体衬底1S之上形成氧化硅膜，并且在氧化硅膜之上形成氮化硅膜。可以通过例如CVD法形成氧化硅膜和氮化硅膜。然后通过使氧化硅膜和氮化硅膜经受各向异性刻蚀来形成侧壁SW。在存储器单元形成区域中的控制栅极电极CG(层压结构体)和存储器栅极电极MG的侧壁之上形成侧壁SW。另一方面，在外围电路形成区域中的栅极电极GE的两侧上的侧壁之上形成侧壁SW。
然后，如图17所图示的，通过使用光刻技术和离子注入法来形成深高浓度杂质扩散区域NR1，以与存储器单元形成区域中的侧壁SW对准。深高浓度杂质扩散区域NR1是已向其中引入诸如磷或砷之类的n型杂质的n型半导体区域。存储器单元的源极区域SR或漏极区域DR包括深高浓度杂质扩散区域NR1和浅低浓度杂质扩散区域EX1。以这种方式，深高浓度杂质扩散区域NR1和浅低浓度杂质扩散区域EX1形成源极区域SR和漏极区域DR。相应地，源极区域SR和漏极区域DR具有LDD(轻掺杂漏极)结构。
同样在外围电路形成区域中，形成深高浓度杂质扩散区域NR2，以与侧壁SW对准。深高浓度杂质扩散区域NR2是已向其中引入诸如磷或砷之类的n型杂质的n型半导体区域。高耐受电压MISFET的源极区域SR2或漏极区域DR2包括深高浓度杂质扩散区域NR2和浅低浓度杂质扩散区域EX2。以这种方式，深高浓度杂质扩散区域NR2和浅低浓度杂质扩散区域EX2形成源极区域SR2和漏极区域DR2。相应地，源极区域和漏极区域具有LDD(轻掺杂漏极)结构。
随后，如图18中所图示的，在半导体衬底1S之上形成氧化硅膜HARP2，并且在氧化硅膜HARP2之上形成氮化硅膜SNF2。氮化硅膜SNF2是作为“应力记忆技术膜(SMT膜)”的膜。此后，通过使用光刻技术，利用抗蚀剂膜PR5将外围电路形成区域覆盖，然后，通过刻蚀将在存储器形成区域中形成的氮化硅膜SNF2去除。在这种情况下，形成在氮化硅膜SNF2之下的层中的氧化硅膜HARP2作为刻蚀停止膜。在去除抗蚀剂膜PR5之后执行退火。
随后，如图19中所图示的，当通过刻蚀将形成在外围电路形成区域中的氮化硅膜SNF2去除之后，通过刻蚀将形成在存储器形成区域和外围电路形成区域中的氧化硅膜HARP2去除。
此后，如图20中所图示的，在半导体衬底1S之上形成镍-铂膜(NiPt膜)，然后在存储器形成区域中通过执行热处理以将形成存储器栅极电极MG的多晶硅膜和镍-铂膜共同反应，来形成包括镍-铂硅化物膜(NiPtSi膜)的硅化物膜CS。由此，使得存储器栅极电极MG具有包括多晶硅膜和硅化物膜CS的层压结构。类似地，通过使硅与镍-铂膜反应，在深高浓度杂质扩散区域NR1的顶表面之上形成硅化物膜CS。
同样在外围电路形成区域中，类似地在形成栅极电极GE的多晶硅膜的顶表面之上形成包括镍-铂硅化物膜的硅化物膜。由此，栅极电极GE包括多晶硅膜和硅化物膜CS，通过使硅与镍-铂膜发生反应，在深高浓度杂质扩散区域NR2的顶表面之上还形成包括镍-铂硅化物膜的硅化物膜CS。
第一实施例被配置为形成镍-铂硅化物膜；然而，可以形成例如硅化钴膜、硅化镍膜、硅化钛膜或硅化铂膜来代替镍铂硅化物膜。
以上面的方式，可以在半导体衬底1S的存储器形成区域中形成构成非易失性存储器的存储器单元，并且可以在半导体衬底1S的外围电路形成区域中形成高耐受电压MISFET。
随后，将描述布线步骤。如图21中所图示的，在半导体衬底1S的主表面之上形成氮化硅膜SNF3，在氮化硅膜SNF3之上形成氧化硅膜OXF2，并且在氧化硅膜OXF2之上形成氧化硅膜OXF3。此后，通过使用例如CMP(化学机械抛光)法，将接触层间绝缘膜的顶表面平坦化。在将氧化硅膜OXF3的部分回刻蚀之后，在氧化硅膜OXF3之上形成氮化硅膜SNF4。由此，可以形成包括氮化硅膜SNF3、氧化硅膜OXF2、氧化硅膜OXF3和氮化硅膜SNF4的接触层间绝缘膜。
随后，如图22中所图示的，通过使用光刻技术和刻蚀技术，在接触层间绝缘膜中形成接触孔CNT。此后，在包括接触孔CNT的底表面和内壁的接触中间绝缘膜之上形成钛/氮化钛膜。钛/氮化钛膜包括含钛膜和氮化钛膜的层压膜，并且可以通过使用例如溅射法形成。钛/氮化钛膜具有所谓的势垒特性，通过该势垒特性，例如，可以阻止作为用于在后面步骤中待嵌入的膜的材料的钨扩散到硅中。
然后，在半导体衬底1S的整个主表面之上形成钨膜，以使得填充接触孔CNT。可以通过使用例如CVD法形成该钨膜。通过例如使用CMP法，将在接触层间绝缘膜之上形成的不必要的钛/氮化钛膜以及不必要的钨膜去除。然后可以通过在氢环境中执行退火来形成插塞PLG。
随后，如图4中所图示的，在其中形成了插塞PLG的接触层间绝缘膜之上形成包括氧化硅膜OXF4以及在氧化硅膜OXF4之上形成的SiOC膜SCF1的层间绝缘膜。然后，通过使用光刻技术以及刻蚀技术，将布线沟槽DIT1形成在层间绝缘膜中。此后，在包括布线沟槽DIT1内部的层间绝缘膜之上形成钛/氮化钛膜。可以通过使用例如溅射法形成钛/氮化钛膜。随后，通过使用例如溅射法，在钛/氮化钛膜之上形成包括薄铜膜的种子膜，然后，通过电镀法使用种子膜作为电极在形成布线沟槽DIT1的层间绝缘膜之上形成铜膜。此后，通过使用例如CMP法对暴露在层间绝缘膜之上的而不是布线沟槽DIT1内部的铜膜进行抛光和去除，使得铜膜仅保留在形成于层间绝缘膜中的布线沟槽DIT1中。由此，可以形成布线L1。在布线L1之上进一步形成布线，但在本文中，将省略对其的描述。这样可以最终形成第一实施例中的半导体器件。
在第一实施例中已描述了形成包括铜膜的布线L1的示例，但可以形成例如包括铝膜的布线L1。在这种情况下，在层间绝缘膜和插塞PLG之上依次形成钛/氮化钛膜、铝膜和钛/氮化钛膜。可以使用例如溅射法形成这些膜。随后，通过利用光刻技术和刻蚀技术将这些膜图案化来形成布线L1。由此，可以形成包括铝膜的布线L1。
<第一实施例中的特征>
随后，将描述第一实施例中的特征点。第一实施例中的特征点涉及半导体器件的制造方法。具体地，例如图9中所图示的，在第一实施例的半导体器件的制造步骤中，当形成存储器栅极电极MG之后，通过刻蚀，将从该存储器栅极电极MG暴露的绝缘膜IF2去除，然后将从存储器栅极电极MG暴露的电荷存储膜ECF去除。在这种情况下，将绝缘膜IF2的端表面(横向侧表面)暴露，并也将电荷存储膜ECF的端表面(横向侧表面)暴露。例如图10中所图示的，在执行上面的步骤之后，将绝缘膜IF1从存储器栅极电极MG暴露。本文中，第一实施例中的第一特征点为，在将绝缘膜IF2的端表面暴露的状态下，没有刻蚀从存储器栅极电极MG暴露的绝缘膜IF1。换言之，第一实施例中的第一特征点为，在将绝缘膜IF2的端表面暴露的状态下，使得从存储器栅极电极MG暴露的绝缘膜IF1保留而不被刻蚀，并且将执行随后步骤。
由此，根据第一实施例中的第一特征点，可以避免在绝缘膜IF2的端表面中造成侧面刻蚀，而该侧面刻蚀可能导致对绝缘膜IF1的刻蚀。因此，根据第一实施例，可以控制可能源于对绝缘膜IF2的端表面的侧面刻蚀的、在存储器栅极电极MG和源极区域SR之间的耐受电压的降低。由此，根据包括了第一实施例中的第一特征点的半导体器件的制造方法，可以提供具有高可靠性的半导体器件。
随后，第一实施例中的第二特征点为，通过刻蚀将从存储器栅极电极MG暴露的绝缘膜IF2去除之后，执行其中形成覆盖至少绝缘膜IF2的暴露的端表面的保护性绝缘膜的步骤。
由此，绝缘膜IF2的端表面由保护性绝缘膜覆盖，因此，根据第一实施例，可以阻止在绝缘膜IF2的端表面中的侧面刻蚀。因此，可以控制可能源于对绝缘膜IF2的端表面的侧面刻蚀的、在存储器栅极电极MG和源极区域SR之间的耐受电压的降低，并且因此，根据第一实施例，可以提供具有高可靠性的半导体器件。
例如，如图12中所图示的，第一实施例中的第二特征点的具体示例包括如下事实：将氧化硅膜HARP1形成为覆盖至少绝缘膜IF2的暴露的端表面的保护性绝缘膜。
在这种情况下，由于绝缘膜IF2的端表面被覆盖有氧化硅膜HARP1，因此可以阻止在绝缘膜IF2的端表面中的侧面刻蚀。
如上面所描述的，根据第一实施例的制造方法具有：第一特征点，其中在将绝缘膜IF2的端表面暴露的状态中，从存储器栅极电极MG暴露的绝缘膜IF1没有被刻蚀；第二特征点，其中通过刻蚀将从存储器栅极电极MG暴露的绝缘膜IF2去除之后，形成覆盖至少绝缘膜IF2的暴露的端表面的保护性绝缘膜。制造方法中的第一特征点和第二特征点在作为最终产品的半导体器件的配置中变得显而易见。
在第一实施例中的半导体器件的制造方法中，在将绝缘膜IF2的端表面暴露的状态中，从存储器栅极电极MG暴露的绝缘膜IF1没有被刻蚀，因此，即使在图16中所图示的形成侧壁间隔物SW的阶段，例如，如图10中所图示的，绝缘膜IF1仍保留在侧壁间隔物SW之下的层中。因此，如图4中所图示的，在第一实施例的半导体器件中，绝缘膜IF1从电荷存储膜ECF之下的层延伸到侧壁间隔物SW之下的层。即，作为其中绝缘膜IF1从电荷存储膜ECF之下的层延伸到侧壁间隔物SW之下的层的配置，第一实施例的第一特征点变得显而易见。
此外，在第一实施例中的半导体器件的制造方法中，例如，如图12中所图示的，通过刻蚀将从存储器栅极电极MG暴露的绝缘膜IF2去除之后，形成覆盖至少绝缘膜IF2的暴露的端表面的氧化硅膜HARP1。因此，在其中形成图16所图示的侧壁间隔物SW的阶段中，在存储器栅极电极MG和侧壁间隔物SW之间以及在侧壁间隔物SW和绝缘膜IF1之间形成氧化硅膜HARP1。即，作为其中在存储器栅极电极MG和侧壁间隔物SW之间以及在侧壁间隔物SW和绝缘膜IF1之间形成氧化硅膜HARP1的配置，第一实施例的第二特征点变得显而易见。
此外，根据第一实施例，可以通过前述的第一特征点和第二特征点阻止绝缘膜IF2的端表面中的侧面刻蚀。因此，绝缘膜IF2的端表面从未后缩(retreat)，并且作为其中绝缘膜IF2的一个端表面与电荷存储膜ECF的一个端表面彼此对齐的配置，通过第一特征点和第二特征点而实现的阻止在绝缘膜IF2的端表面中的侧面刻蚀的结果变得显而易见。
(第二实施例)
随后，将描述第二实施例中的技术理念。此后，将首先描述在第二实施例中关注的改进的空间，然后将描述第二实施例中的技术理念。
<改进的空间>
图2是示意性地示出了第一实施例中的非易失性存储器的平面布局配置的示例的平面图。在图2中，元件隔离区域STI被布置在半导体衬底中，以使得沿X方向延伸，而存储器栅极电极MG被布置在半导体衬底中，以使得沿Y方向延伸。因此，元件隔离区域STI和存储器栅极电极MG彼此交叉，并且元件隔离区域STI的与存储器栅极电极MG交叉的部分的区域被称作交叉区域R1，并且从交叉区域R1向源极区域SR突出的部分的区域被称作端接区域R2。在这种情况下，端接区域R2与存储器栅极电极MG和源极区域SR在平面图中相接触。
在半导体领域中，期待半导体芯片的缩小化(微型化)，但从将半导体器件优化以展示其性能的视角，在图2中所图示的平面布局配置中，相邻的元件隔离区域STI之间的空间需要比特定空间大。因此，当将半导体芯片缩小而同时确保相邻的元件隔离区域STI之间的空间时，图2中所图示的端接区域R2有必要变小。
在设计半导体芯片的布局时，通常将元件隔离区域STI的平面形状设计为矩形；然而，在实际形成元件隔离区域STI时，使用光刻技术(图案化技术)。在这种情况下，其平面形状变得不同于理想的矩形形状。即，如图2中所图示的，元件隔离区域STI的端接区域R2变为锥形化圆形形状。本发明人已经发现：在其中元件隔离区域STI的端接区域R2具有锥形化圆形形状的实际半导体芯片(半导体器件)中，当半导体芯片被微型化时，在存储器栅极电极MG和源极区域SR之间的耐受电压降低。具体地，本发明人已发现，存储器栅极电极MG和源极区域SR之间的耐受电压在图2中所图示的位置P1处降低，在该位置P1处，存储器栅极电极MG和元件隔离区域STI彼此交叉。因而，当待将其中元件隔离区域STI的端接区域R2具有锥形化圆形形状的实际半导体器件微型化时，从应该确保存储器栅极电极MG和源极区域SR之间的耐受电压的视角，存在改进的空间。
此后，将描述改进空间的细节。图23是其中将图2中的位置P1的近场区域放大的视图。从图23已知，元件隔离区域STI具有交叉区域R1和端接区域R2，并具有范围从交叉区域R1到端接区域R2的圆形形状。在图23中的交叉区域R1中，存储器栅极电极MG的边沿侧(该边侧靠近控制栅极电极)的Y方向上的宽度ES2特别地大于存储器栅极电极MG的边沿侧(该边侧靠近源极区域SR)的Y方向上的宽度ES1。换言之，存储器栅极电极MG的边沿侧(该边侧靠近源极区域SR)的Y方向上的宽度ES1小于存储器栅极电极MG的边沿侧(该边侧靠近控制栅极电极)的Y方向上的宽度ES2。由此，从交叉区域R1到端接区域R2的圆形形状被锥形化。在本说明书中，该形状被称作“锥形化圆形形状”。即，“锥形化圆形形状”被定义为这样的圆形形状，即，在交叉区域R1中，存储器栅极电极MG的边沿侧(该边侧靠近源极区域SR)的Y方向上的宽度ES1小于存储器栅极电极MG的边沿侧(该边侧靠近控制栅极电极)的Y方向上的宽度ES2。
本文中，将关注图23中所图示的位置P1。图24是沿C-C线穿过位置P1的示意性截面图。如图24中所图示的，在元件隔离区域STI和源极区域SR(有源区域)之间的边界区域中创建阶梯状部分。已知，当将存储器栅极电极MG刻蚀时，在位置P1处形成刻蚀残余物EL。因此，使得层压绝缘膜(包括了绝缘膜IF1、电荷存储膜ECF以及绝缘膜IF2的ONO膜)保留在刻蚀残余物EL之下的层中。如果在该状态中执行用于形成源极区域SR的离子注入，则离子也将被注入到刻蚀残余物EL中，由此使得在刻蚀残余物EL之下的层中的层压绝缘膜被损坏。因此，由于损坏的层压绝缘膜的介入，存储器栅极电极MG和源极区域SR之间的耐受电压将被降低。即，由于刻蚀残余物EL形成在位置P1附近，所以引起存储器栅极电极MG和源极区域SR之间的耐受电压的降低。因此，为了控制存储器栅极电极MG和源极区域SR之间的耐受电压的降低，当存储器栅极电极MG被刻蚀时，不应该将刻蚀残余物EL形成在位置P1附近。
作为本发明人的深入研究的结果，已经发现，在位置P1附近形成刻蚀残余物EL的主要起因是端接区域R2的“锥形化圆形形状”。具体地，当端接区域R2具有如图23中所图示的“锥形化圆形形状”时，可以考虑到：在位置P1处，存储器栅极电极MG与元件隔离区域STI之间的夹角θ1变小(锐角)，并且因此在位置P1处多晶硅膜没有完全被刻蚀，由此导致形成刻蚀残余物EL。具体地，可以考虑到，由于包括如下的共同因素多晶硅膜没有完全被刻蚀：在位置P1附近形成阶梯状部分(第一因素)；并且在阶梯状部分中，存储器栅极电极MG与元件隔离区域STI之间的夹角θ1小(第二因素)。
在上面的描述的前提下，在第二实施例中制作了器件，其中几乎没有形成由此会降低存储器栅极电极MG与源极区域SR之间的耐受电压的刻蚀残余物。此后，将对已经在其中制作了器件的第二实施例中的技术理念进行描述。
<半导体器件的器件结构(第二实施例的特征)>
图25是示意性地图示了第二实施例中的非易失性存储器的平面布局配置的示例的平面图。在图25中图示的平面布局配置几乎与图2中所图示的第一实施例中的平面布局配置相同，将对不同的特征点进行描述。
当参考图25以可理解的方式表述时，第二实施例中的特征点是元件隔离区域STI具有“锤头形状”。即，第二实施例中的特征点是从元件隔离区域STI的交叉区域R1到端接区域R2的形状是“宽圆形形状”。
将参考图26对该点进行描述。图26是其中将图25的部分区域放大的视图。从图26已知，元件隔离区域STI具有交叉区域R1和端接区域R2并具有从交叉区域R1到端接区域R2的圆形形状。在图26中的交叉区域R1中，存储器栅极电极MG的边沿侧(该边沿侧靠近控制栅极电极)的Y方向上的宽度ES2小于存储器栅极电极MG的边沿侧(该边沿侧靠近源极区域SR)的Y方向上的宽度ES1。换言之，存储器栅极电极MG的边沿侧(该边沿侧靠近源极区域SR)的Y方向上的宽度ES1大于存储器栅极电极MG的边沿侧(该边沿侧靠近控制栅极电极)的Y方向上的宽度ES2。由此，从交叉区域R1到端接区域R2的圆形形状变宽。在本说明书中，该形状被称作“宽圆形形状”。即，“宽圆形形状”被定义为这样的圆形形状，即，在交叉区域R1中，存储器栅极电极MG的边沿侧(该边沿侧靠近源极区域SR)的Y方向上的宽度ES1大于存储器栅极电极MG的边沿侧(该边沿侧靠近控制栅极电极)的Y方向上的宽度ES2。更为具体地，如图26中所图示的，在端接区域R2的在Y方向上定向的宽度之中，最大的宽度W3大于第二实施例中的“宽圆形形状”的宽度ES1。
本文中，首先关注同样在第二实施例中的图26中所图示的位置P1。图26中所图示的位置P1对应于图23中所图示的位置P1。即，图26和图23中所图示的位置P1指示相同的位置。
然而，在第二实施例中，位置P1不是存储器栅极电极MG与元件隔离区域STI之间的交叉点。即，由于元件隔离区域STI具有第二实施例中的“宽圆形形状”，因此存储器栅极电极MG与元件隔离区域STI之间的交叉点是位置P3，而不是位置P1。
在第一实施例中，由于元件隔离区域STI具有“锥形化圆形形状”，因此位置P1(存储器栅极电极MG与元件隔离区域STI之间的交叉点)与指示在元件隔离区域STI与源极区域SR之间形成的阶梯状部分的位置的位置P2相匹配。另一方面，在第二实施例中，如图26中所图示的，由于元件隔离区域STI具有“宽圆形形状”，因此位置P1(存储器栅极电极MG与元件隔离区域STI之间的交叉点)与指示在元件隔离区域STI与源极区域SR之间形成的阶梯状部分的位置的位置P2间隔开。在第二实施例中，存储器栅极电极MG与元件隔离区域STI之间的交叉点是位置P3，而不是P1，且位置P3与指示在元件隔离区域STI与源极区域SR之间形成的阶梯状部分的位置的位置P2相匹配。
随后，图27是沿C-C线穿过图26中所图示的位置P1和P2的示意性截面图。在第二实施例中的“宽圆形形状”中，如图27中所图示的，位置P1被布置在平坦的元件隔离区域STI之上，并与位置P2间隔开，位置P2对应于在元件隔离区域STI1与源极区域SR之间的边界区域中形成的阶梯状部分。因此，在位置P1处，解决阶梯状部分对存储器栅极电极MG的刻蚀工艺的影响(第一因素)，该影响可能源于位置P1和P2彼此匹配的事实。因此，在位置P1处，多晶硅膜被完全刻蚀，由此使得刻蚀残余物的形成被控制。
此外，即使形成刻蚀残余物，也可以控制由离子注入对形成在刻蚀残余物之下的层压绝缘膜的损坏，因为位置P1远离被注入离子的区域。
由于存储器栅极电极MG与源极区域SR之间的距离(位置P1和位置P2之间的距离)变得更大，因此降低在存储器栅极电极MG与源极区域SR之间流动的泄漏电流的效果简单地变得更强。因此，可以提高存储器栅极电极MG与源极区域SR之间的耐受电压。
在第二实施例中，通过将元件隔离区域STI的端接区域R2的形状从“锥形化圆形形状”改变到“宽圆形形状”，来解决位置P1处的第一因素，由此可以有效地控制在存储器栅极电极MG的边沿侧中的刻蚀残余物的形成。
随后，图28是沿D-D线穿过图26中所图示的位置P3获得的示意性截面图。在第二实施例中的“宽圆形形状”中，如图28中所图示的，存储器栅极电极MG与元件隔离区域STI彼此交叉的位置P3与在元件隔离区域STI与源极区域SR之间的边界区域中形成的阶梯状部分的位置P2相匹配。
然而，在第二实施例中，如图26中所图示的，元件隔离区域STI具有“宽圆形形状”。由此，如图26中所图示的，在位置P3处，存储器栅极电极MG与元件隔离区域STI之间的夹角θ2变大(钝角)，因此在位置P3处，多晶硅被完全刻蚀，由此使得刻蚀残余物EL几乎没有形成。即，在位置P3处存储器栅极电极MG与元件隔离区域STI之间的夹角θ2变大的事实定性地意味着刻蚀剂可能进入该区域，这意味着多晶硅膜被完全刻蚀。即，即使位置P3与指示阶梯状部分的位置P2相匹配，通过使得元件隔离区域STI的端接区域R2具有“宽圆形形状”，也可以在第二实施例中解决其中存储器栅极电极MG与元件隔离区域STI之间的夹角θ1较小的第二因素，并且因此可以有效地控制在存储器栅极电极MG的边沿侧中的刻蚀残余物的形成。
从上面的描述中，根据第二实施例，通过将元件隔离区域STI的端接区域R2的形状从“锥形化圆形形状”改变到“宽圆形形状”，在位置P1处解决第一因素，并在位置P3处解决第二因素，并且因此可以有效地控制在存储器栅极电极MG的边沿侧中的刻蚀残余物的形成。由此，根据第二实施例，可以控制存储器栅极电极MG与源极区域SR之间的耐受电压的降低，由此使得提高半导体器件的可靠性。
根据第二实施例，由于将元件隔离区域STI的端接区域R2的形状从“锥形化圆形形状”改变到“宽圆形形状”，因此可以特别地实现半导体器件的微型化及其可靠性的提高这两者，甚至在当由于半导体器件的微型化使得端接区域R2的形状可能大幅影响半导体器件的可靠性时也是如此。
<半导体器件的制造方法>
随后，将参考附图对第二实施例中的半导体器件的制造方法进行描述。将首先从平面视角参考图29至图32对第二实施例中的半导体器件的制造方法进行描述。
如图29中所图示的，通过使用例如包括光刻技术的STI法形成多个元件隔离区域STI，每个元件隔离区域STI被布置在半导体衬底中以使得沿X方向延伸。在这种情况下，如图29中所图示的，形成元件隔离区域STI，以使得端接区域具有“宽圆形形状”(“锤头形状”)。
具体地，在制造半导体器件的阶段中(参见图26)，形成具有如下形状的元件隔离区域STI：其中存储器栅极电极MG的边沿侧(该边沿侧靠近源极区域SR)的Y方向上的宽度ES1大于存储器栅极电极MG的边沿侧(该边沿侧靠近控制栅极电极)的Y方向上的宽度ES2。此外，形成具有如下形状的元件隔离区域STI(参见图26)：其中在端接区域R2的Y方向中定向的宽度之中，最大宽度W3大于宽度ES1。
本文中，可以通过在待用于形成元件隔离区域STI的掩膜上执行例如OPC(光学近似校正)，来形成具有这种形状的元件隔离区域STI。
在这种情况下，不必从零开始重新设计半导体器件的平面布局，因为向在实际制造半导体器件时将使用的掩膜添加采用OPC的修正是足够的，而无需改变半导体器件的平面布局设计。即，从优化半导体器件的尺寸和性能的视角设计平面布局，并且因此，在元件隔离区域STI的形状上的改变之后被执行的平面布局设计的改变需要大量工作。
针对该点，在第二实施例中无需大量工作，因为向在实际制造半导体器件时将使用的掩膜添加采用OPC的修正是足够的，而无需改变半导体器件的平面布局设计。由此，根据第二实施例的半导体器件的制造方法，可以获得如下优势：可以提高半导体器件的可靠性，同时抑制器件的制造成本的增加。
随后，如图30中所图示的，形成控制栅极电极CG，每个控制栅极电极CG被布置在半导体衬底之上，使得沿Y方向延伸，Y方向与X方向以直角相交。此后，如图31中所图示的，形成存储器栅极电极MG，每个存储器栅极电极MG被布置在半导体衬底之上，使得沿Y方向延伸，以与控制栅极电极CG平行。由此，元件隔离区域STI具有：与存储器栅极电极MG在平面图中交叉的交叉区域R1；以及与交叉区域R1在平面图中相接触的端接区域R2。在这种情况下，如图31中所图示的，存储器栅极电极MG的边沿侧与元件隔离区域STI的可见轮廓线彼此相交的夹角θ2变大(钝角)，并且因此多晶硅膜被完全刻蚀，由此使得刻蚀残余物几乎没有在存储器栅极电极MG的边沿侧中形成。即，当夹角θ2变大时，刻蚀剂可以进入该区域这样多，并因此多晶硅膜被完全刻蚀，由此使得刻蚀残余物几乎没有在存储器栅极电极MG的边沿侧中形成。此后，如图32中所图示的，通过利用离子注入法引入导电杂质，在半导体衬底的主表面中形成漏极区域DR和源极区域SR，该漏极区域DR和源极区域SR被布置在半导体衬底中使得沿Y方向延伸，以平行于存储器栅极电极MG。
在这种情况下，在第二实施例中的存储器栅极电极MG的边沿侧中几乎没有形成刻蚀残余物，因此，由刻蚀残余物覆盖的层压绝缘膜(ONO膜)的存在可能性也较低。因此，可以控制存储器栅极电极MG与源极区域SR之间的耐受电压的降低，该耐受电压的降低可能源于由刻蚀残余物覆盖的层压绝缘膜(ONO膜)被前述离子注入所损坏。因此，根据第二实施例中的半导体器件的制造方法，可以提高半导体器件的可靠性。
随后，将参考图33至图38，从截面视角对第二实施例中的半导体器件的制造方法进行描述。图33至图38中的每一个附图都并排地图示了沿C-C线所获得的截面视图以及沿图26中的D-D线所获得的截面视图。
如图33中所图示的，提供了半导体衬底1S，该半导体衬底1S包括已将诸如硼的p型杂质引入其中的硅单晶体。在这种情况下，半导体衬底1S处于具有大约圆盘形状的半导体晶片的状态。然后，通过使用例如STI法在半导体衬底1S中形成元件隔离区域STI。这种情况下，在半导体衬底1S的顶表面与元件隔离区域STI的顶表面之间形成阶梯状部分，并通过阶梯状部分的影响，使得元件隔离区域STI的顶表面变得低于半导体衬底1S的顶表面。此后，通过将导电杂质引入半导体衬底1S来形成p型阱PWL。
随后，如图34中所图示的，在半导体衬底1S的顶表面之上形成栅极绝缘膜GOX之后，在栅极绝缘膜GOX之上形成多晶硅膜。然后在多晶硅膜之上形成氧化硅膜OXF1，并且在氧化硅膜OXF1之上形成帽绝缘膜CAP。例如，可以通过氮化硅膜形成帽绝缘膜CAP。
此后，在帽绝缘膜CAP之上形成抗蚀剂膜，然后使用光刻技术将抗蚀剂膜图案化。然后，通过使用图案化的抗蚀剂膜作为掩膜的刻蚀，依次将所述帽绝缘膜CAP、氧化硅膜OXF1、多晶硅膜以及栅极绝缘膜GOX图案化。由此，如图34中所图示的，形成包括栅极绝缘膜GOX、控制栅极电极CG、氧化硅膜OXF1以及帽绝缘膜CAP的层压结构体。
随后，如图35中所图示的，在覆盖层压结构体的半导体衬底1S之上形成绝缘膜IF1，在绝缘膜IF1之上形成电荷存储膜ECF，并且在电荷存储膜ECF之上形成绝缘膜IF2。由此，可以形成包括了绝缘膜IF1、电荷存储膜ECF以及绝缘膜IF2的层压绝缘膜。此后，在层压绝缘膜之上形成多晶硅膜，并且通过在多晶硅上执行各向异性刻蚀，在层压绝缘膜的侧壁中形成具有侧壁形状的存储器栅极电极MG。
这种情况下，形成元件隔离区域STI的端接区域以具有第二实施例中的“宽圆形形状”，因此如图35中所图示的，刻蚀残余物几乎没有在存储器栅极电极MG的边沿侧中形成。由此，根据第二实施例，可以控制可能源于刻蚀残余物的半导体器件的可靠性的降低。
然后，如图36中所图示的，通过刻蚀将从存储器栅极电极MG暴露的绝缘膜IF2去除。然后，通过刻蚀将从存储器栅极电极MG暴露的电荷存储膜ECF去除。然而，同样在与第一实施例类似的第二实施例中，在没有在从存储器栅极电极MG暴露的绝缘膜IF1上执行刻蚀工艺的情况下，使得绝缘膜IF1原样保留。由此，可以获得与第一实施例中相同的效果。
随后，在如图37中所图示的在半导体衬底1S之上形成氧化硅膜HARP1之后，如在图38中所图示的，通过使用光刻技术及离子注入法，形成低浓度杂质扩散区域EX1(源极区域SR的部分)。
本文中，在第二实施例中的存储器栅极电极MG的边沿侧中几乎没有刻蚀残余物形成，因此，由刻蚀残余物覆盖的层压绝缘膜(ONO膜)的存在可能性也较低。因此，可以控制存储器栅极电极MG与源极区域SR之间的耐受电压的降低，该耐受电压的降低可能源于由刻蚀残余物覆盖的层压绝缘膜(ONO膜)被前述离子注入所损坏。因此，根据第二实施例中的半导体器件的制造方法，可以提高半导体器件的可靠性。
随后的步骤并不直接与第二实施例中的特征点相关联，而是与第一实施例中的特征点相同，因此将省略对此的描述。可以以上面描述的方式制造根据第二实施例的半导体器件。
已在上文中基于本发明的优选实施例，对由本发明人做出的本发明进行了具体的描述，但无需指出，本发明并不应该限于实施例，而是可以在不偏离其主旨的范围内做出各种修改。
上面的实施例包括下列实施例。
(附加说明1)
一种半导体器件，包括：半导体衬底；在半导体衬底中形成为彼此间隔开的漏极区域和源极区域；在半导体衬底之上形成的栅极绝缘膜；在栅极绝缘膜之上形成的控制栅极电极；形成为从控制栅极电极的任一侧壁到半导体衬底之上的一部分的范围的层压绝缘膜；在层压绝缘膜之上形成的存储器栅极电极；以及在存储器栅极电极的任一侧壁之上形成的侧壁间隔物，其中层压绝缘膜具有第一绝缘膜、在第一绝缘膜之上形成的电荷存储膜和在电荷存储膜之上形成的第二绝缘膜，并且其中第一绝缘膜延伸以具有从电荷存储膜之下的层到侧壁间隔物之下的层的范围。
(附加说明2)
根据附加说明1的半导体器件，其中在存储器栅极电极和侧壁间隔物之间以及在侧壁间隔物和第一绝缘膜之间形成保护性绝缘膜。
(附加说明3)
根据附加说明1的半导体器件，其中第二绝缘膜的一个端表面和电荷存储膜的一个端表面彼此齐平。
(附加说明4)
根据附加说明1的半导体器件，其中第一绝缘膜和第二绝缘膜具有相同的类型。
(附加说明5)
根据附加说明4的半导体器件，其中第一绝缘膜是氧化硅膜，并且第二绝缘膜是氧化硅膜。
(附加说明6)
根据附加说明1的半导体器件，其中存储器栅极电极具有侧壁形状。

Claims (15)

1.一种半导体器件，包括：
元件隔离区域，所述元件隔离区域在半导体衬底中形成并沿第一方向延伸；
控制栅极电极，所述控制栅极电极在所述半导体衬底之上形成并沿第二方向延伸，所述第二方向与所述第一方向以直角相交；
存储器栅极电极，所述存储器栅极电极在所述半导体衬底之上形成并沿所述第二方向延伸，以使得与所述控制栅极电极平行；以及
源极区域，所述源极区域在所述半导体衬底中形成并沿所述第二方向延伸，以使得与所述存储器栅极电极平行，
其中所述元件隔离区域包括：
交叉区域，所述交叉区域与所述存储器栅极电极在平面图中交叉；以及
端接区域，所述端接区域与所述交叉区域和所述源极区域在平面图中相接触，并且
其中在所述交叉区域中，在所述源极区域附近布置的第一边沿侧的在所述第二方向上的第一宽度大于在所述控制栅极电极附近布置的第二边沿侧的在所述第二方向上的第二宽度。
2.根据权利要求1所述的半导体器件，
其中在所述端接区域的在所述第二方向上的宽度之中，最大的第三宽度大于所述第一宽度。
3.根据权利要求2所述的半导体器件，
其中在所述端接区域和所述源极区域之间的边界线具有圆形形状。
4.根据权利要求1所述的半导体器件，进一步包括：
层压绝缘膜，所述层压绝缘膜包括第一部分和第二部分，所述第一部分被夹在所述控制栅极电极和所述存储器栅极电极之间，且所述第二部分被夹在所述存储器栅极电极与所述半导体衬底之间，并且所述层压绝缘膜沿所述第二方向延伸。
5.根据权利要求4所述的半导体器件，
其中所述层压绝缘膜的所述第一部分包括：
第一绝缘膜，所述第一绝缘膜与所述控制栅极电极相接触；
第二绝缘膜，所述第二绝缘膜与所述存储器栅极电极相接触；以及
电荷存储膜，所述电荷存储膜被夹在所述第一绝缘膜与所述第二绝缘膜之间，并且
其中所述层压绝缘膜的所述第二部分包括：
所述第一绝缘膜，所述第一绝缘膜在所述半导体衬底之上形成；
所述第二绝缘膜，所述第二绝缘膜在所述存储器栅极电极之下的层中形成；以及
所述电荷存储膜，所述电荷存储膜被夹在所述第一绝缘膜与所述第二绝缘膜之间。
6.根据权利要求5所述的半导体器件，
其中所述第一绝缘膜是氧化硅膜，
其中所述第二绝缘膜是氧化硅膜，并且
其中所述电荷存储膜是氮化硅膜。
7.根据权利要求1所述的半导体器件，
其中所述存储器栅极电极具有侧壁形状。
8.一种半导体器件的制造方法，包括下列步骤：
(a)在半导体衬底中形成元件隔离区域，以使得沿第一方向延伸；
(b)在所述半导体衬底之上形成控制栅极电极，以使得沿第二方向延伸，所述第二方向与所述第一方向以直角相交；
(c)在所述半导体衬底之上形成存储器栅极电极，以使得沿所述第二方向延伸，并与所述控制栅极电极平行；以及
(d)在所述半导体衬底中形成源极区域，以使得沿所述第二方向延伸，并与所述存储器栅极电极平行，
其中通过执行所述步骤(a)到所述步骤(d)，所述元件隔离区域包括：
交叉区域，所述交叉区域与所述存储器栅极电极在平面图中交叉；以及
端接区域，所述端接区域与所述交叉区域和所述源极区域在平面图中相接触，并且
其中在所述交叉区域中，第一边沿侧的在所述第二方向上的第一宽度大于第二边沿侧的在所述第二方向上的第二宽度，所述第一边沿侧靠近所述源极区域，所述第二边沿侧靠近所述控制栅极电极。
9.根据权利要求8所述的半导体器件的制造方法，
其中在所述步骤(a)中，通过利用采用了光学临近效应校正的掩膜来形成所述元件隔离区域。
10.根据权利要求8所述的半导体器件的制造方法，
其中在所述步骤(a)到所述步骤(d)已被执行的阶段中，通过在步骤(a)中利用采用了光学临近效应校正的掩膜形成所述元件隔离区域，所述端接区域的在所述第二方向上的宽度之中最大的第三宽度大于所述第一宽度，并且所述端接区域的外部形状为圆形形状。
11.根据权利要求8所述的半导体器件的制造方法，
其中在所述步骤(d)中，通过利用离子注入法将导电杂质引入所述半导体衬底中来形成所述源极区域。
12.一种半导体器件的制造方法，包括下列步骤：
(a)提供半导体衬底；
(b)在所述半导体衬底之上形成栅极绝缘膜；
(c)在所述栅极绝缘膜之上形成控制栅极电极；
(d)在所述半导体衬底之上形成第一绝缘膜，以使得覆盖所述控制栅极电极；
(e)在所述第一绝缘膜之上形成电荷存储膜；
(f)在所述电荷存储膜之上形成第二绝缘膜；
(g)在所述步骤(f)之后，在所述控制栅极电极的侧壁中经由层压绝缘膜形成存储器栅极电极，所述层压绝缘膜包括所述第一绝缘膜、所述电荷存储膜以及所述第二绝缘膜；
(h)在所述步骤(g)之后，去除从所述存储器栅极电极暴露的所述第二绝缘膜；以及
(i)在所述步骤(h)之后，去除从所述存储器栅极电极暴露的所述电荷存储膜，
其中在所述步骤(h)之后，不存在在暴露所述第二绝缘膜的端表面的状态下刻蚀所述第一绝缘膜的步骤。
13.根据权利要求12所述的半导体器件的制造方法，包括下列步骤：
(j)在所述步骤(h)之后，形成覆盖所述第二绝缘膜的至少暴露的所述端表面的保护性绝缘膜。
14.根据权利要求12所述的半导体器件的制造方法，
其中所述第一绝缘膜和所述第二绝缘膜具有相同的类型。
15.根据权利要求14所述的半导体器件的制造方法，
其中所述第一绝缘膜是氧化硅膜，且所述第二绝缘膜是氧化硅膜。
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