JP2020004855A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2020004855A
JP2020004855A JP2018123268A JP2018123268A JP2020004855A JP 2020004855 A JP2020004855 A JP 2020004855A JP 2018123268 A JP2018123268 A JP 2018123268A JP 2018123268 A JP2018123268 A JP 2018123268A JP 2020004855 A JP2020004855 A JP 2020004855A
Authority
JP
Japan
Prior art keywords
insulating film
hole
semiconductor device
gate electrode
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018123268A
Other languages
English (en)
Other versions
JP7053388B2 (ja
Inventor
久本　大
Masaru Hisamoto
大 久本
祥之 川嶋
Yoshiyuki Kawashima
祥之 川嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2018123268A priority Critical patent/JP7053388B2/ja
Priority to US16/447,457 priority patent/US10854730B2/en
Publication of JP2020004855A publication Critical patent/JP2020004855A/ja
Priority to US17/080,127 priority patent/US20210043753A1/en
Application granted granted Critical
Publication of JP7053388B2 publication Critical patent/JP7053388B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/73—Etching of wafers, substrates or parts of devices using masks for insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】半導体装置の歩留まりを向上させる。【解決手段】半導体基板ＳＢの一部を加工して、半導体基板ＳＢの上面から突出するフィンＦＡを形成する。次に、フィンＦＡを含む半導体基板ＳＢ上に、層間絶縁膜ＩＬ１を形成し、層間絶縁膜ＩＬ１に、孔ＣＨ２を形成する。次に、孔ＣＨ２内に、ダミー部材Ｄ１〜Ｄ３および絶縁膜ＳＮ３を含むダミーパターンＤＰを、自己整合的に形成する。その後、このダミーパターンＤＰは、メモリゲート電極および制御ゲート電極などに置換される。【選択図】図２０

Description

本発明は、半導体装置およびその製造方法に関し、特に、フィン構造のトランジスタを含む半導体装置に適用して有効な技術に関するものである。
電気的に書込および消去が可能な不揮発性メモリとして、フラッシュメモリまたはＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。これらの記憶装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極またはトラップ性絶縁膜を有し、浮遊ゲートまたはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積が可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積層への電荷の注入および放出によって、ＭＩＳＦＥＴのしきい値をシフトさせることで、このＭＩＳＦＥＴを不揮発性メモリとして使用することが可能となる。このフラッシュメモリは、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタとも呼ばれる。また、ＭＯＮＯＳ型トランジスタをメモリトランジスタとして用い、更に制御トランジスタを追加したスプリットゲート型メモリセルが広く用いられている。
また、動作速度の高速化、リーク電流および消費電力の低減、並びに、半導体素子の微細化が可能な電界効果トランジスタとして、フィン構造のトランジスタが知られている。フィン構造のトランジスタ（ＦｉｎＦＥＴ：Fin Field Effect Transistor）は、例えば、半導体基板上に突出した半導体層をチャネル領域として有し、この突出した半導体層上を跨ぐように形成されたゲート電極を有する半導体素子である。
特許文献１には、ＭＯＮＯＳ型トランジスタを有するスプリットゲート型メモリセルが開示されている。
特許文献２には、ＭＯＮＯＳ型トランジスタをフィン構造のトランジスタとして形成する技術が開示されている。そして、制御ゲート電極をパターニングによって形成し、その後、制御ゲート電極を覆うように多結晶シリコン膜を形成し、この多結晶シリコン膜に対して異方性エッチング処理を行うことで、制御ゲート電極の側面上に、サイドウォールスペーサ形状のメモリゲート電極を形成する技術が開示されている。
特許文献３には、ＭＯＮＯＳ型トランジスタを有するスプリットゲート型メモリセルが開示されている。そして、ダミーパターンが除去された領域に制御ゲート電極を形成する技術、所謂、ゲートラストと呼ばれる技術が開示されている。
特開２００６−４１３５４号公報 特開２０１７−４５８６０号公報 特開２０１４−１２７５２７号公報
フィン構造のトランジスタでは、半導体基板から突出したフィンにより、多くの段差が発生している。このため、スプリットゲート型メモリセルのように複数のゲート電極を形成する場合、フィンの高さに依存して、アスペクト比の高いエッチング加工が要求されることがあり、各ゲート電極を形成することが難しくなっている。また、製造工程中には、微細なゲート長の孤立パターンが存在することがあるが、半導体素子の微細化が進むと、このような孤立パターンの倒壊を抑制することが重要となる。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置の製造方法は、半導体基板を準備する工程、半導体基板上に第１層間絶縁膜を形成する工程、第１層間絶縁膜に第１孔を形成する工程、第１孔内にダミーパターンを形成する工程、ダミーパターンの一部を除去する工程、ダミーパターンの前記一部が除去された第１孔内に第１ゲート電極を埋め込む工程、を有する。また、半導体装置の製造方法は、第１孔内に残された前記ダミーパターンを除去する工程、ダミーパターンが除去された第１孔内に第２ゲート電極を埋め込む工程、を更に有する。
一実施の形態によれば、半導体装置の歩留まりを向上させることができる。
実施の形態１の半導体装置を示す平面図である。 実施の形態１の半導体装置を示す斜視図である。 実施の形態１の半導体装置を示す断面図である。 実施の形態１の半導体装置を示す断面図である。 不揮発性メモリモジュールの一例を示す図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 実施の形態１の半導体装置の製造工程を説明する平面図である。 実施の形態１の半導体装置の製造工程を説明する断面図である。 図８に続く製造工程を説明する断面図である。 図９に続く製造工程を説明する断面図である。 図１０に続く製造工程を説明する断面図である。 図１１に続く製造工程を説明する断面図である。 図１２に続く製造工程を説明する断面図である。 図１３に続く製造工程を説明する断面図である。 図１４に続く製造工程を説明する断面図である。 図１５に続く製造工程を説明する断面図である。 図１６に続く製造工程を説明する断面図である。 図１７に続く製造工程を説明する断面図である。 図１８に続く製造工程を説明する断面図である。 図１９の製造工程が終了した時点における斜視図である。 図１９および図２０に続く製造工程を説明する断面図である。 図２１に続く製造工程を説明する断面図である。 図２２に続く製造工程を説明する断面図である。 図２３に続く製造工程を説明する断面図である。 図２４に続く製造工程を説明する断面図である。 図２５に続く製造工程を説明する断面図である。 図２６に続く製造工程を説明する断面図である。 変形例１の半導体装置の製造工程を説明する断面図である。 図２８に続く製造工程を説明する断面図である。 図２９に続く製造工程を説明する断面図である。 図３０に続く製造工程を説明する断面図である。 変形例２の半導体装置の製造工程を説明する平面図である。 変形例３の半導体装置の製造工程を説明する平面図である。 変形例４の半導体装置の製造工程を説明する平面図である。 図３４に続く製造工程を説明する平面図である。 変形例５の半導体装置の製造工程を説明する平面図である。 変形例６の半導体装置の製造工程を説明する平面図である。 実施の形態２の半導体装置の製造工程を説明する断面図である。 図３８に続く製造工程を説明する断面図である。 変形例７の半導体装置の製造工程を説明する断面図である。
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
（実施の形態１）
本実施の形態におけるフィン構造のトランジスタのメモリセル（不揮発性メモリセル）ＭＣを有する半導体装置について、図面を参照しながら説明する。図１は、メモリセルＭＣの平面図である。図２は、メモリセルＭＣの斜視図である。図３は、図１のＡ−Ａ線およびＢ−Ｂ線に対応する断面図を示し、図４は、図１のＣ−Ｃ線およびＤ−Ｄ線に対応する断面図を示している。
なお、本実施の形態の半導体装置は、上記のメモリセルＭＣの他に、ロジック回路、アナログ回路、ＳＲＡＭ回路および入出力回路などを含むが、本実施の形態の主な特徴はメモリセルＭＣにあるため、他の回路についての詳細な説明は省略する。
＜半導体装置の構造について＞
図１〜図４を用いて、本実施の形態のメモリセルＭＣの構造を以下に説明する。
なお、各メモリセルＭＣ上には、後述のように、絶縁膜ＳＯ１、絶縁膜ＳＮ１、絶縁膜ＳＯ３、層間絶縁膜ＩＬ１、層間絶縁膜ＩＬ２およびプラグＰＧ３が形成されているが、図１および図２では、メモリセルＭＣの主要部を判り易く示すため、これらの図示を省略している。
平面視において、半導体基板ＳＢ上には、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に沿う方向であり、Ｘ方向はＹ方向に対して直交している。Ｘ方向におけるフィンＦＡの長さは、Ｙ方向におけるフィンＦＡの長さよりも長い。すなわち、Ｘ方向はフィンＦＡの長辺方向であり、Ｙ方向はフィンＦＡの短辺方向である。フィンＦＡは、半導体基板ＳＢの一部であり、半導体基板ＳＢの上面から選択的に突出した直方体の突出部（凸部）である。
複数のフィンＦＡ間の半導体基板ＳＢには、素子分離部ＳＴＩが形成されている。素子分離部ＳＴＩの上面の位置は、フィンＦＡの上面の位置よりも低い。言い換えれば、フィンＦＡの一部は、素子分離部ＳＴＩよりも突出し、フィンＦＡのその他の部分は、Ｙ方向において素子分離部ＳＴＩに挟まれるように位置している。このように、各フィンＦＡの上部は、素子分離部ＳＴＩによって絶縁分離されている。また、本実施の形態において、素子分離部ＳＴＩの上面よりも高い位置にあるフィンＦＡを、フィンＦＡの上部と称し、素子分離部ＳＴＩの上面よりも低い位置にあるフィンＦＡを、フィンＦＡの下部と称することもある。
フィンＦＡの上部は、主に、メモリセルＭＣを形成するための活性領域である。すなわち、半導体基板ＳＢのうち、素子分離部ＳＴＩによって区画された領域が活性領域である。
なお、フィンＦＡは、必ずしも直方体である必要はなく、Ｙ方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、フィンＦＡの側面は半導体基板ＳＢの主面に対して垂直でもよいが、垂直に近い傾斜角度を有していてもよい。
複数のフィンＦＡ上には、Ｙ方向に延在する複数のメモリゲート電極ＭＧおよび複数の制御ゲート電極ＣＧが配置されている。複数のメモリゲート電極ＭＧおよび複数の制御ゲート電極ＣＧは、それぞれ、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２を介して、フィンＦＡの上面および側面を覆うように形成されている。
制御ゲート電極ＣＧ側のフィンＦＡには、ドレイン領域としてｎ型の拡散領域ＭＤが形成され、メモリゲート電極ＭＧ側のフィンＦＡには、ソース領域としてｎ型の拡散領域ＭＳが形成されている。拡散領域ＭＤおよび拡散領域ＭＳは、フィンＦＡのうち制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに覆われた箇所であるチャネル領域を、Ｘ方向において挟むように形成されている。すなわち、Ｘ方向において、１つの制御ゲート電極ＣＧおよび１つのメモリゲート電極ＭＧは、拡散領域ＭＳと拡散領域ＭＤとの間に位置している。
また、拡散領域ＭＤは、Ｘ方向において隣り合う２つの制御ゲート電極ＣＧ同士の間に形成され、拡散領域ＭＳは、Ｘ方向において隣り合う２つのメモリゲート電極ＭＧ同士の間に形成されている。このように、Ｘ方向に隣接する２つのメモリセルＭＣは、拡散領域ＭＤまたは拡散領域ＭＳを共有している。拡散領域ＭＤを共有する２つのメモリセルＭＣは、拡散領域ＭＤを軸としてＸ方向に線対称であり、拡散領域ＭＳを共有する２つのメモリセルＭＣは、拡散領域ＭＳを軸としてＸ方向に線対称である。
本実施の形態のメモリセルＭＣは、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＦ１、制御ゲート電極ＣＧ、ゲート絶縁膜ＧＦ２、拡散領域ＭＤおよび拡散領域ＭＳを有するＭＩＳＦＥＴであり、不揮発性メモリセルである。
また、拡散領域ＭＤ上にはプラグＰＧ１が形成され、拡散領域ＭＳ上にはプラグＰＧ２が形成されている。プラグＰＧ２は、Ｙ方向において隣接する各メモリセルＭＣの拡散領域ＭＳを共通接続するように、Ｙ方向に延在している。
以下に、図３および図４を用いて、本実施の形態の半導体装置の断面構造を詳細に説明する。
フィンＦＡを含む半導体基板ＳＢには、ｐ型の導電性を有する半導体領域であるウェル領域ＰＷが形成されている。
フィンＦＡの上面および側面は、層間絶縁膜ＩＬ１によって覆われている。層間絶縁膜ＩＬ１には、孔ＣＨ２が形成されており、孔ＣＨ２内を埋め込むように、ゲート絶縁膜ＧＦ１を介してメモリゲート電極ＭＧと、ゲート絶縁膜ＧＦ２を介して制御ゲート電極ＣＧとが形成されている。すなわち、孔ＣＨ２は、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧと同様に、図１に示されるＹ方向に延在している。
Ｘ方向において、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２が存在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２によって電気的に分離されている。また、ゲート絶縁膜ＧＦ１はメモリゲート電極ＭＧの両側面および底面を覆うように連続的に形成されており、ゲート絶縁膜ＧＦ２は制御ゲート電極ＣＧの両側面および底面を覆うように連続的に形成されている。
また、ゲート絶縁膜ＧＦ１は、フィンＦＡの上部において、フィンＦＡの上面および側面を覆うように形成され、互いに隣接する２つのフィンＦＡの間の素子分離部ＳＴＩの上面上にも形成されている。また、図示はしていないが、ゲート絶縁膜ＧＦ２もゲート絶縁膜ＧＦ１と同様に形成されている。
このように、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＦ１、制御ゲート電極ＣＧおよびゲート絶縁膜ＧＦ２は、複数のメモリセルＭＣに跨るように、Ｙ方向に延在している。
本実施の形態において、ゲート絶縁膜ＧＦ１は、絶縁膜Ｘ１、絶縁膜Ｘ１上に形成された電荷蓄積層ＣＳＬ、および、電荷蓄積層ＣＳＬ上に形成された絶縁膜Ｘ２を含む積層膜からなる。
絶縁膜Ｘ１は、フィンＦＡの上面上および側面上に形成され、例えば酸化シリコン膜などの絶縁膜であり、２〜４ｎｍ程度の厚さを有する。
電荷蓄積層ＣＳＬは、フィンＦＡの上面上および側面上に、絶縁膜Ｘ１を介して形成され、互いに隣接する２つのフィンＦＡの間の素子分離部ＳＴＩの上面上にも形成されている。電荷蓄積層ＣＳＬは、メモリセルＭＣのデータを蓄積するために設けられた膜であり、電荷の保持が可能なトラップ準位を備える絶縁膜である。このようなトラップ準位を備える絶縁膜として、例えば窒化シリコン膜が挙げられる。電荷蓄積層ＣＳＬの厚さは、５〜７ｎｍ程度である。また、トラップ準位を備える絶縁膜の他の材料としては、例えばハフニウムシリケート膜（ＨｆＳｉＯ膜）のようなハフニウム（Ｈｆ）およびシリコン（Ｓｉ）を含む酸化金属膜が挙げられる。
絶縁膜Ｘ２は、フィンＦＡの上面上および側面上に、絶縁膜Ｘ１および電荷蓄積層ＣＳＬを介して形成され、例えば酸化シリコン膜、または、アルミナ膜（ＡｌＯ膜）などの酸化金属膜であり、５〜７ｎｍ程度の厚さを有する。絶縁膜Ｘ２は、電荷蓄積層ＣＳＬとメモリゲート電極ＭＧとの間の絶縁耐圧を向上させるために設けられた膜である。
また、本実施の形態においては、図面を見易くするため、絶縁膜Ｘ１、電荷蓄積層ＣＳＬおよび絶縁膜Ｘ２の詳細な図示を省略し、これらの積層膜をゲート絶縁膜ＧＦ１として図示している。
メモリゲート電極ＭＧは、フィンＦＡの上面上および側面上に、ゲート絶縁膜ＧＦ１を介して形成された導電性膜である。このような導電性膜としては、例えば、ｎ型の不純物が導入された多結晶シリコン膜が挙げられる。また、メモリゲート電極ＭＧは、多結晶シリコン膜に代えて、窒化タンタル膜、若しくは、アルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜であってもよい。
ゲート絶縁膜ＧＦ２は、酸化金属膜からなり、酸化シリコンよりも誘電率が高い絶縁材料膜である、いわゆる高誘電率膜（Ｈｉｇｈ−ｋ膜）である。ゲート絶縁膜ＧＦ２は、例えば酸化ハフニウム膜（ＨｆＯ２膜）のようなハフニウムを含む酸化膜であり、１〜２ｎｍの厚さを有する。また、ゲート絶縁膜ＧＦ２とフィンＦＡとの間に、界面準位を安定させるための絶縁膜として、１ｎｍ程度の厚さを有する酸化シリコン膜を形成してもよい。
制御ゲート電極ＣＧは、例えば、窒化タンタル膜、若しくは、アルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜からなる。
制御ゲート電極ＣＧ側のフィンＦＡには、ドレイン領域としてｎ型の拡散領域ＭＤが形成され、メモリゲート電極ＭＧ側のフィンＦＡには、ソース領域としてｎ型の拡散領域ＭＳが形成されている。
拡散領域ＭＤ上および拡散領域ＭＳ上には、絶縁膜ＳＯ１、絶縁膜ＳＮ１、絶縁膜ＳＯ３および層間絶縁膜ＩＬ１の積層膜が形成されている。Ｘ方向において、この積層膜は、互いに隣接するメモリゲート電極ＭＧの間、および、互いに隣接する制御ゲート電極ＣＧの間に形成されている。また、層間絶縁膜ＩＬ１の上面は、ＣＭＰ（Chemical Mechanical Polishing）法により研磨されている。このため、層間絶縁膜ＩＬ１は、メモリセルＭＣの全体を覆ってはおらず、メモリゲート電極ＭＧ上の上面、制御ゲート電極ＣＧの上面、ゲート絶縁膜ＧＦ１の上部およびゲート絶縁膜ＧＦ２の上部が、層間絶縁膜ＩＬ１から露出している。
層間絶縁膜ＩＬ１を含む上記積層膜中には、孔ＣＨ３および孔ＣＨ４が形成されている。孔ＣＨ３内には、拡散領域ＭＤに接続されるプラグＰＧ１が埋め込まれ、孔ＣＨ４内には、拡散領域ＭＳに接続されるプラグＰＧ２が埋め込まれている。
メモリセルＭＣ上および層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成されており、層間絶縁膜ＩＬ２中には、複数のプラグＰＧ３が形成されている。また、図示は省略しているが、層間絶縁膜ＩＬ２上には、ビット線となる配線、ソース線となる配線、メモリゲート電極ＭＧに電位を供給する配線、および、制御ゲート電極ＣＧに電位を供給する配線などが形成されている。プラグＰＧ１は、プラグＰＧ３を介して、ビット線となる配線に電気的に接続され、プラグＰＧ２は、プラグＰＧ３を介して、ソース線となる配線に電気的に接続されている。また、ここでは図示していないが、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧも、プラグＰＧ３を介して上記配線に接続される。これらの配線は、配線用の溝内に銅を主体とする導電性膜が埋め込まれた構造であり、所謂、ダマシン（Damascene）構造の配線である。
＜不揮発性メモリの動作について＞
次に、不揮発性メモリセルの動作例について、図５および図６を参照して説明する。
図５は、不揮発性メモリモジュールの一例を示しており、複数のメモリセルＭＣのうち４つのメモリセルＭＣの接続関係を示す等価回路図である。各制御ゲート電極ＣＧは、制御ゲート電極ＣＧ用のドライバーに電気的に接続され、各メモリゲート電極ＭＧは、メモリゲート電極ＭＧ用のドライバーに電気的に接続され、ソース領域である各拡散領域ＭＳは、ソース線用のドライバーに電気的に接続され、ドレイン領域である各拡散領域ＭＤは、ビット線用のデコーダーに電気的に接続されている。
図６は、図５に示される４つのメモリセルＭＣのうち、選択メモリセルＭＣａについて、「書込」、「消去」および「読出」時における各部位への電圧の印加条件の一例を示す表である。図６の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、ドレイン領域である拡散領域ＭＤに印加される電圧Ｖｄ、制御ゲート電極ＣＧに印加される電圧Ｖｃｇ、メモリゲート電極ＭＧに印加される電圧Ｖｍｇ、ソース領域である拡散領域ＭＳに印加される電圧Ｖｓ、および、ウェル領域ＰＷに印加される電圧Ｖｂが記載されている。
なお、図６の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、電荷蓄積層ＣＳＬへの電子の注入を「書込」と定義し、電荷蓄積層ＣＳＬへのホール（正孔）の注入を「消去」と定義する。
書込動作は、ＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入を用いた書込み方式によって行われる。例えば図６の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルＭＣａの各部位に印加し、選択メモリセルＭＣａの電荷蓄積層ＣＳＬに電子を注入することで書込みを行う。
この際、ホットエレクトロンは、フィンＦＡのうちメモリゲート電極ＭＧおよび制御ゲート電極ＣＧに覆われた箇所（チャネル領域）で発生し、メモリゲート電極ＭＧの下の電荷蓄積層ＣＳＬにホットエレクトロンが注入される。注入されたホットエレクトロンは、電荷蓄積層ＣＳＬ中のトラップ準位に捕獲され、その結果、メモリゲート電極ＭＧを有するメモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込状態となる。
消去動作は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）方式と呼ばれる、ＢＴＢＴによるホットホール注入を用いた消去方式によって行われる。すなわち、拡散領域ＭＳでＢＴＢＴにより発生したホールを電荷蓄積層ＣＳＬに注入することにより消去を行う。例えば図６の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルＭＣａの各部位に印加し、ＢＴＢＴ現象によりホールを発生させ、電界加速することで選択メモリセルＭＣａの電荷蓄積層ＣＳＬ中にホールを注入する。それによって、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
読出動作には、例えば図６の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルＭＣａの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加される電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と、消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込状態と消去状態とを判別することができる。
＜半導体装置の製造工程について＞
以下に、図７〜図２７を用いて、本実施の形態の半導体装置の製造方法について説明する。なお、図７は、複数のフィンＦＡが形成される領域の平面図であり、図８〜図１２は、図７のＥ−Ｅ線に沿った断面図であり、図１３〜図１５、図１７〜図１９および図２１〜図２７は、図１のＡ−Ａ線およびＢ−Ｂ線に沿った断面図であり、図１６は、図１のＤ−Ｄ線に沿った断面図である。図２０は、図１９に対応する斜視図である。
以下に、図７〜図１２を用いて、フィンＦＡの製造工程を説明する。
図７は、レジストパターンＲＰ１および導電性膜ＣＦ１の平面パターンを示し、導電性膜ＣＦ１に複数の孔ＣＨ１が形成された状態を示している。図８〜図１２は、図７のＥ−Ｅ線に沿った断面図であるが、図１のＹ方向に沿った断面図でもある。
まず、図８に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板ＳＢを準備する。次に、半導体基板ＳＢの上面上に、絶縁膜ＳＯ１、絶縁膜ＳＮ１および導電性膜ＣＦ１を順に形成する。絶縁膜ＳＯ１は、例えば酸化シリコンからなり、例えば熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。絶縁膜ＳＯ１の厚さは、５〜１０ｎｍ程度である。絶縁膜ＳＮ１は、例えば窒化シリコンからなり、例えばＣＶＤ法により形成される。絶縁膜ＳＮ１の厚さは、２０〜１００ｎｍ程度である。導電性膜ＣＦ１は、例えばアモルファスカーボンからなり、例えばＣＶＤ法により形成される。導電性膜ＣＦ１の厚さは、２０〜２００ｎｍ程度である。
次に、導電性膜ＣＦ１上に、レジストパターンＲＰ１を形成し、レジストパターンＲＰ１をマスクとしてドライエッチング処理を行うことで、レジストパターンＲＰ１から露出していた導電性膜ＣＦ１の一部を除去する。これにより、導電性膜ＣＦ１に、レジストパターンＲＰ１とほぼ同じパターンを有する複数の孔ＣＨ１が形成され、絶縁膜ＳＮ１の一部が、導電性膜ＣＦ１から露出される。その後、レジストパターンＲＰ１をアッシング処理などによって除去する。
図９は、絶縁膜ＳＮ２の形成工程を示している。
導電性膜ＣＦ１の上面上および側面上、並びに、孔ＣＨ１の底部で露出している絶縁膜ＳＮ１の上面上に、例えばＣＶＤ法を用いて、例えば窒化シリコンからなる絶縁膜ＳＮ２を形成する。絶縁膜ＳＮ２の厚さは、２０〜４０ｎｍ程度である。次に、絶縁膜ＳＮ２に対して異方性エッチングを行うことで、孔ＣＨ１内において、導電性膜ＣＦ１の側面上に、絶縁膜ＳＮ２が残される。すなわち、導電性膜ＣＦ１の側面上に、スペーサ状の絶縁膜ＳＮ２が自己整合的に形成される。
図１０は、導電性膜ＣＦ１の除去工程を示している。
導電性膜ＣＦ１は、絶縁膜ＳＮ１および絶縁膜ＳＮ２がエッチングされ難い条件で、ドライエッチング処理およびウェットエッチング処理を行うことで、除去される。
図１１は、フィンＦＡの形成工程を示している。
絶縁膜ＳＮ２をマスクとして異方性ドライエッチング処理を行うことで、絶縁膜ＳＮ１、絶縁膜ＳＯ１および半導体基板ＳＢの一部を、順次除去する。これにより、絶縁膜ＳＮ２の直下に、半導体基板ＳＢの一部であり、且つ、半導体基板ＳＢから突出したフィンＦＡが形成される。本実施の形態では、フィンＦＡの高さは、１５０〜２５０ｎｍ程度であり、フィンＦＡの幅は、２０〜４０ｎｍ程度である。
このように、本実施の形態では、孔ＣＨ１内において、導電性膜ＣＦ１の側面上に、フィンＦＡを形成するためのマスクとなる絶縁膜ＳＮ２を自己整合的に形成している。このため、絶縁膜ＳＮ２は孤立パターンとならず、倒壊し難い。更に、フィンＦＡの幅は絶縁膜ＳＮ２の幅で決定されることになるが、絶縁膜ＳＮ２の幅は、異方性ドライエッチング処理の条件を変更することで容易に調整できるので、本実施の形態の製造方法は、フィンＦＡの微細化に適している。
例えば、導電性膜ＣＦ１に孔ＣＨ１を設けず、レジストパターンを用いて、絶縁膜ＳＮ１上に絶縁膜ＳＮ２をパターニングして形成した場合、絶縁膜ＳＮ２が倒壊し易い。更に、フィンＦＡの幅が、レジストパターンの解像度に依存することになるため、このような手法は、フィンＦＡの微細化に適していない。
図１２は、絶縁膜ＳＯ２の形成工程を示している。
複数のフィンＦＡの間を埋め込み、且つ、絶縁膜ＳＮ２を覆うように、例えばＣＶＤ法によって、例えば酸化シリコンなどからなる絶縁膜ＳＯ２を堆積する。
以下に、図１２に続く製造工程を図１３〜図２７を用いて説明する。図１３は、素子分離部ＳＴＩおよびウェルＰＷの形成工程、並びに、絶縁膜ＳＮ２の除去工程を示している。
まず、ＣＭＰ法によって、絶縁膜ＳＯ２の上面を研磨する。この際、絶縁膜ＳＮ２が研磨処理に対するエッチングストッパ膜として機能する。次に、絶縁膜ＳＯ２に対してウェットエッチング処理を行うことで、絶縁膜ＳＯ２の上面を後退させ、フィンＦＡの側面の一部を露出させる。この後退した絶縁膜ＳＯ２が素子分離部ＳＴＩとなる。
次に、ウェットエッチング処理を行うことで、絶縁膜ＳＮ２を除去する。なお、フィンＦＡの上面上には、絶縁膜ＳＯ１および絶縁膜ＳＮ１が残される。
次に、フォトリソグラフィ法およびイオン注入法を用いて、フィンＦＡを含む半導体基板ＳＢに不純物を導入することにより、フィンＦＡを含む半導体基板ＳＢ内にｐ型のウェル領域ＰＷを形成する。ｐ型のウェル領域ＰＷを形成するための不純物は、例えばボロン（Ｂ）または二フッ化ボロン（ＢＦ２）である。ウェル領域ＰＷは、フィンＦＡの全体および半導体基板ＳＢの一部に広がって形成される。
また、本実施の形態では、後の工程で、絶縁膜ＳＯ３を利用して拡散領域ＭＤおよび拡散領域ＭＳを形成しているが、ウェル領域ＰＷの形成工程後に、フォトリソグラフィ法およびイオン注入法を用いて、拡散領域ＭＤおよび拡散領域ＭＳが形成される予定のフィンＦＡの一部に、ｎ型の不純物を導入してもよい。このような不純物が導入された領域は、拡散領域ＭＤの一部および拡散領域ＭＳの一部として使用することができる。
図１４は、絶縁膜ＳＯ３および層間絶縁膜ＩＬ１の形成工程を示している。
まず、絶縁膜ＳＮ１上、フィンＦＡの側面上および素子分離部ＳＴＩ上に、例えばＣＶＤ法によって、絶縁膜ＳＯ３を形成する。絶縁膜ＳＯ３は、燐（Ｐ）などのｎ型の不純物が導入された酸化シリコン膜であり、２０ｎｍ程度の厚さを有する。次に、絶縁膜ＳＯ３上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１の厚さは、４００ｎｍ程度である。次に、ＣＭＰ法によって、層間絶縁膜ＩＬ１の上面を平坦化する。
図１５は、孔ＣＨ２の形成工程を示している。
フォトリソグラフィ法およびドライエッチング処理を用いて、層間絶縁膜ＩＬ１および絶縁膜ＳＯ３を選択的にパターニングすることで、層間絶縁膜ＩＬ１および絶縁膜ＳＯ３に、孔ＣＨ２を形成する。Ａ−Ａ断面に示されるように、孔ＣＨ２内において、フィンＦＡの上面には絶縁膜ＳＯ１および絶縁膜ＳＮ１が残されているが、Ｂ−Ｂ断面に示されるように、孔ＣＨ２内において、フィンＦＡの側面および素子分離部ＳＴＩの上面は露出される。すなわち、孔ＣＨ２は、図１に示されるＹ方向に延在し、フィンＦＡの一部および素子分離部ＳＴＩの一部を開口するように形成されている。孔ＣＨ２内は、後の工程で、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２が形成される領域となる。また、孔ＣＨ２の底部に位置するフィンＦＡは、メモリセルＭＣのチャネル領域となる。
図１６は、図１５に続く製造工程を示し、図１のＤ−Ｄ線に沿った断面を示し、拡散領域ＭＤの形成工程を示している。
Ｄ−Ｄ断面において、フィンＦＡの側面に接するように、絶縁膜ＳＯ３が形成されている。この状態で、８００〜９５０℃程度の熱処理を行うことで、絶縁膜ＳＯ３に含まれていたｎ型の不純物が、フィンＦＡ中へ拡散され、活性化される。この拡散したｎ型の不純物により、フィンＦＡに拡散領域ＭＤが形成される。なお、図示はしていないが、この工程で、フィンＦＡに拡散領域ＭＳも形成される。
本実施の形態では、拡散領域ＭＤおよび拡散領域ＭＳは、孔ＣＨ２に対して自己整合的に形成される。言い換えれば、フィンＦＡのうち、孔ＣＨ２によって開口されていないフィンＦＡ内に、拡散領域ＭＤおよび拡散領域ＭＳが形成される。
図１７は、絶縁膜ＳＯ４、導電性膜ＦＤ、ダミー部材Ｄ１およびダミー部材Ｄ２の形成工程を示している。
まず、Ｂ−Ｂ断面において露出しているフィンＦＡの側面上に、熱酸化法によって、酸化シリコンからなる絶縁膜ＳＯ４を形成する。次に、孔ＣＨ２内を埋め込むように、層間絶縁膜ＩＬ１上および絶縁膜ＳＮ１上に、例えばＣＶＤ法によって、例えば多結晶シリコン膜のような導電性膜ＦＤを堆積する。次に、導電性膜ＦＤに対して異方性エッチング処理を行うことで、層間絶縁膜ＩＬ１上の導電性膜ＦＤを除去し、孔ＣＨ２内に、スペーサ形状のダミー部材Ｄ１およびダミー部材Ｄ２を自己整合的に形成する。すなわち、孔ＣＨ２内において、層間絶縁膜ＩＬ１の第１側面上にダミー部材Ｄ１が形成され、第１側面と対向する層間絶縁膜ＩＬ１の第２側面上にダミー部材Ｄ２が形成される。なお、Ａ−Ａ断面におけるスペーサ形状のダミー部材Ｄ１およびダミー部材Ｄ２の幅は、それぞれ３０〜４０ｎｍ程度である。また、ここでは図示していないが、ダミー部材Ｄ１およびダミー部材Ｄ２は、同じ導電性膜ＦＤからなり、メモリセルＭＣの端部において一体化している。
また、図１７に示されるように、１つの孔ＣＨ２内において、ダミー部材Ｄ１およびダミー部材Ｄ２が、互いに離間されるように形成される。ここで、図示はしていないが、ダミー部材Ｄ１およびダミー部材Ｄ２の間に位置するフィンＦＡの側面上には、絶縁膜ＳＯ４が形成されている。このため、上記多結晶シリコン膜に対する異方性エッチング処理時に、シリコンからなるフィンＦＡは、絶縁膜ＳＯ４によって保護されている。このため、ダミー部材Ｄ１およびダミー部材Ｄ２の間に位置するフィンＦＡが削られることを防止できる。
図１８は、絶縁膜ＳＮ３およびダミー部材Ｄ３の形成工程を示している。
孔ＣＨ２内のダミー部材Ｄ１およびダミー部材Ｄ２を覆うように、例えばＣＶＤ法によって、例えば窒化シリコンからなる絶縁膜ＳＮ３を形成する。絶縁膜ＳＮ３の厚さは、２〜３ｎｍ程度である。次に、絶縁膜ＳＮ３上に、例えばＣＶＤ法によって、例えば多結晶シリコン膜のような導電性膜からなるダミー部材Ｄ３を堆積する。ダミー部材Ｄ３は、孔ＣＨ２内において、互いに隣接するダミー部材Ｄ１およびダミー部材Ｄ２の間を埋め込むように、自己整合的に形成される。なお、ダミー部材Ｄ３の材料は、多結晶シリコン膜と異なる他の材料でもよい。しかし、ダミー部材Ｄ３は、後の工程で、ダミー部材Ｄ１またはダミー部材Ｄ２と共に、エッチング処理によって除去される。従って、エッチング処理が複雑になることを避けるため、ダミー部材Ｄ３の材料は、ダミー部材Ｄ１およびダミー部材Ｄ２と同じ材料であることが好ましい。
図１９は、絶縁膜ＳＮ３、層間絶縁膜ＩＬ１、ダミー部材Ｄ１、ダミー部材Ｄ２およびダミー部材Ｄ３に対する研磨処理を示している。
ＣＭＰ法によって、絶縁膜ＳＮ３、層間絶縁膜ＩＬ１、ダミー部材Ｄ１、ダミー部材Ｄ２およびダミー部材Ｄ３を研磨する。これにより、これらの高さが低くなる。このように孔ＣＨ２内に形成された、ダミー部材Ｄ１、ダミー部材Ｄ２、ダミー部材Ｄ３および絶縁膜ＳＮ３は、それぞれダミーパターンＤＰの一部を構成している。
図２０は、図１９の製造工程が終了した時点における斜視図である。
ここで、本実施の形態の特徴の一部を説明する。図２０に示されるように、孔ＣＨ２内には、ダミーパターンＤＰが埋め込まれている。ダミーパターンＤＰは、後の工程で、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧなどに置換されるためのパターンである。本実施の形態の特徴の一つは、ダミーパターンＤＰの一部であるダミー部材Ｄ１、ダミー部材Ｄ２およびダミー部材Ｄ３が、それぞれ自己整合的に形成されている点にある。
以下に、本実施の形態の特徴に対する比較例として、上述の特許文献２および特許文献３に開示されている技術について述べる。
上述の特許文献２のように、ＭＯＮＯＳ型トランジスタをフィン構造のトランジスタとして形成する技術を参照すると、まず、フィンＦＡの上面および側面を覆うように、制御ゲート電極ＣＧをパターニングによって形成し、その後、制御ゲート電極ＣＧを覆うように多結晶シリコン膜を形成する。次に、この多結晶シリコン膜に対して異方性エッチング処理を行うことで、制御ゲート電極ＣＧの側面上に、サイドウォールスペーサ形状のメモリゲート電極ＭＧが形成される。
しかしながら、フィン構造のトランジスタでは、制御ゲート電極ＣＧをパターニングする際に、フィンＦＡの高さに依存して、アスペクト比の高いエッチング加工が要求される。また、メモリゲート電極ＭＧの加工時に、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面だけでなく、フィンＦＡの側面にも形成される。フィンＦＡの側面に形成されたメモリゲート電極ＭＧは、隣接するメモリセルＭＣの間で短絡を引き起こす恐れがあり、取り除く必要がある。そのため、フィンＦＡの高さ分を考慮して、メモリゲート電極ＭＧの加工時に、異方性エッチング処理をオーバーエッチングにする必要がある。その場合、制御ゲート電極ＣＧの上面が露出した状態でエッチングされるため、制御ゲート電極ＣＧ上にエッチング選択比のとれるキャップ膜を形成する、または、制御ゲート電極ＣＧの厚さを十分に厚くしておくことが必要になる。
従って、制御ゲート電極ＣＧの高さが増加し、制御ゲート電極ＣＧをパターニングする際のアスペクト比が、非常に高くなる。特に、半導体素子の微細化が進むと、微細なゲート長を有し、且つ、厚さの厚い制御ゲート電極ＣＧが、孤立した細長いパターンとして存在する状態となる。そうすると、制御ゲート電極ＣＧが倒壊する恐れがあり、半導体装置の歩留まりが低下する恐れがある。
一方で、上述の特許文献３のように、所謂、ゲートラストプロセスによって、ダミーパターンを金属膜などからなる制御ゲート電極ＣＧに置換する技術がある。しかし、ダミーパターンは、多結晶シリコン膜などをパターニングすることで形成されている。従って、特許文献３の技術をフィン構造のトランジスタに適用した場合は、ダミーパターンの高さを高くし、異方性エッチング処理を用いて、ダミーパターンの側面上にメモリゲート電極ＭＧを形成する必要がある。すなわち、特許文献３においても、特許文献２と同様の問題が発生し、ダミーパターンが倒壊する恐れがある。
これらの技術に対して、本実施の形態では、図１５〜図１９で説明したように、層間絶縁膜ＩＬ１に孔ＣＨ２を形成し、孔ＣＨ２内に、ダミー部材Ｄ１、ダミー部材Ｄ２およびダミー部材Ｄ３を、それぞれ自己整合的に形成している。すなわち、孔ＣＨ２内において、ダミー部材Ｄ１およびダミー部材Ｄ２は層間絶縁膜ＩＬ１の側面に沿って形成され、ダミー部材Ｄ３は絶縁膜ＳＮ３を介して、ダミー部材Ｄ１およびダミー部材Ｄ２の側面に沿って形成されている。従って、ダミー部材Ｄ１、ダミー部材Ｄ２およびダミー部材Ｄ３が倒壊する恐れを抑制することができる。このように、本実施の形態によれば、半導体装置の製造工程における歩留まりを向上させることができる。
また、制御ゲート電極ＣＧのゲート長、メモリゲート電極ＭＧのゲート長、ゲート絶縁膜ＧＦ１の厚さ、および、ゲート絶縁膜ＧＦ２の厚さは、主に孔ＣＨ２の口径に依存し、ダミー部材Ｄ１およびダミー部材Ｄ２を加工する異方性エッチング処理の条件によって、容易に調整することができる。このため、メモリセルＭＣの微細化を促進させることができる。
以下に、ダミーパターンＤＰが形成されていた領域を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２に置換する製造工程について説明する。
図２１は、ダミー部材Ｄ１の除去工程を示している。
まず、層間絶縁膜ＩＬ１上に、ダミーパターンＤＰの一部であるダミー部材Ｄ１を開口するようなパターンを有するレジストパターンＲＰ２を形成する。次に、レジストパターンＲＰ２をマスクとしてドライエッチング処理およびウェットエッチング処理を行うことで、孔ＣＨ２内に形成されているダミー部材Ｄ１を除去する。この時、Ｂ−Ｂ断面に示されるように、フィンＦＡの側面に形成されている絶縁膜ＳＯ４が、上記エッチング処理に対する保護膜となるため、フィンＦＡが削れてしまうことを防止できる。
図２２は、絶縁膜ＳＯ４、絶縁膜ＳＯ１および絶縁膜ＳＮ１の除去工程を示している。
ダミー部材Ｄ１が除去されたことで露出された絶縁膜ＳＯ１、絶縁膜ＳＮ１および絶縁膜ＳＯ４を、レジストパターンＲＰ２をマスクとしてドライエッチング処理およびウェットエッチング処理を行うことで、除去する。これにより、Ｂ−Ｂ断面に示されるように、層間絶縁膜ＩＬ１に覆われていないフィンＦＡの上面および側面が露出される。
また、これらの工程後、更にウェットエッチング処理などの等方性エッチング処理を行うことで、孔ＣＨ２内における層間絶縁膜ＩＬ１、絶縁膜ＳＯ３、絶縁膜ＳＮ１および絶縁膜ＳＯ１の各々の側面の一部を後退させてもよい。このような処理を行うことで、拡散領域ＭＳの端部と、後で形成されるメモリゲート電極ＭＧの端部との位置を調整することもできる。図２２では、孔ＣＨ２内における層間絶縁膜ＩＬ１などの各絶縁膜を後退させた状態を示している。その後、レジストパターンＲＰ２をアッシング処理などによって除去する。
図２３は、ゲート絶縁膜ＧＦ１およびメモリゲート電極ＭＧの形成工程を示している。
まず、孔ＣＨ２内において、絶縁膜ＳＮ３の側面上、層間絶縁膜ＩＬ１の上面上および側面上、並びに、フィンＦＡの上面上および側面上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜Ｘ１を形成する。次に、絶縁膜Ｘ１上に、例えばＣＶＤ法によって、例えば窒化シリコンからなる電荷蓄積層ＣＳＬを形成する。電荷蓄積層ＣＳＬは、窒化シリコン膜に代えて、例えばハフニウムシリケート膜（ＨｆＳｉＯ膜）のような酸化金属膜としてもよい。次に、電荷蓄積層ＣＳＬ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜Ｘ２を形成する。絶縁膜Ｘ２は、酸化シリコン膜に代えて、例えばアルミナ膜（ＡｌＯ膜）のような酸化金属膜としてもよい。これらの絶縁膜Ｘ１、電荷蓄積層ＣＳＬおよび絶縁膜Ｘ２が、ゲート絶縁膜ＧＦ１となる。
また、本実施の形態においては、図面を見易くするため、絶縁膜Ｘ１、電荷蓄積層ＣＳＬおよび絶縁膜Ｘ２の詳細な図示を省略し、これらの積層膜をゲート絶縁膜ＧＦ１として図示している。
次に、ゲート絶縁膜ＧＦ１上に、例えばＣＶＤ法によって、例えば、ｎ型の不純物が導入された多結晶シリコンからなるメモリゲート電極ＭＧを形成する。メモリゲート電極ＭＧは、多結晶シリコン膜に代えて、窒化タンタル膜、若しくは、アルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜であってもよい。
次に、ＣＭＰ法によって、層間絶縁膜ＩＬ１の上面上に形成されているメモリゲート電極ＭＧおよびゲート絶縁膜ＧＦ１を除去する。これにより、孔ＣＨ２内において、ダミーパターンＤＰの一部であるダミー部材Ｄ１が除去された領域に、ゲート絶縁膜ＧＦ１およびメモリゲート電極ＭＧが埋め込まれる。
図２４は、ダミー部材Ｄ２、ダミー部材Ｄ３、絶縁膜ＳＮ３、絶縁膜ＳＯ１、絶縁膜ＳＮ１および絶縁膜ＳＯ４の除去工程を示している。
まず、層間絶縁膜ＩＬ１上に、孔ＣＨ２内に残されたダミーパターンＤＰであるダミー部材Ｄ２、ダミー部材Ｄ３および絶縁膜ＳＮ３を開口するようなパターンを有するレジストパターンＲＰ３を形成する。次に、レジストパターンＲＰ３をマスクとしてドライエッチング処理およびウェットエッチング処理を行うことで、孔ＣＨ２内に残されているダミー部材Ｄ２、ダミー部材Ｄ３および絶縁膜ＳＮ３を除去する。なお、孔ＣＨ２内でゲート絶縁膜ＧＦ１に接している絶縁膜ＳＮ３は、除去されていなくともよく、残されていてもよい。この絶縁膜ＳＮ３を残した場合は、メモリゲート電極ＭＧと、後述の制御ゲート電極ＣＧとの間の絶縁耐圧を向上させることができる。
また、ここでは図示していないが、図２１の工程と同様に、フィンＦＡの側面に形成されている絶縁膜ＳＯ４が、上記エッチング処理に対する保護膜となるため、フィンＦＡが削れてしまうことを防止できる。
次に、ダミー部材Ｄ２、ダミー部材Ｄ３および絶縁膜ＳＮ３が除去されたことで露出された絶縁膜ＳＯ１、絶縁膜ＳＮ１および絶縁膜ＳＯ４を、レジストパターンＲＰ３をマスクとしてドライエッチング処理およびウェットエッチング処理を行うことで、除去する。これにより、フィンＦＡの上面および側面が露出される。
また、これらの工程後、更にウェットエッチング処理などの等方性エッチング処理を行うことで、孔ＣＨ２内における層間絶縁膜ＩＬ１、絶縁膜ＳＯ３、絶縁膜ＳＮ１および絶縁膜ＳＯ１の各々の側面の一部を後退させてもよい。このような処理を行うことで、拡散領域ＭＤの端部と、後で形成される制御ゲート電極ＣＧの端部との位置を調整することもできる。その後、レジストパターンＲＰ３をアッシング処理などによって除去する。
図２５は、ゲート絶縁膜ＧＦ２および制御ゲート電極ＣＧの形成工程を示している。
まず、孔ＣＨ２内において、ゲート絶縁膜ＧＦ１の側面上、層間絶縁膜ＩＬ１の上面上および側面上、並びに、フィンＦＡの上面上および側面上に、例えばＣＶＤ法によって、例えば酸化ハフニウム膜（ＨｆＯ膜）のような酸化金属膜を形成する。
次に、ゲート絶縁膜ＧＦ２上に、スパッタリング法またはＣＶＤ法によって、窒化タンタル膜、若しくは、アルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜からなる制御ゲート電極ＣＧを形成する。
次に、ＣＭＰ法によって、層間絶縁膜ＩＬ１の上面上に形成されている制御ゲート電極ＣＧおよびゲート絶縁膜ＧＦ２を除去する。これにより、孔ＣＨ２内において、ゲート絶縁膜ＧＦ２および制御ゲート電極ＣＧが埋め込まれる。
なお、ゲート絶縁膜ＧＦ２および制御ゲート電極ＣＧを形成する前に、孔ＣＨ２内に酸化シリコン膜などの絶縁膜を形成し、この絶縁膜に対して異方性エッチング処理を行うことで、ゲート絶縁膜ＧＦ１の側面上に、スペーサ形状の絶縁膜を残してもよい。このスペーサ形状の絶縁膜を形成した場合は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁耐圧を向上させることができる。
以上により、孔ＣＨ２内に形成されていたダミーパターンＤＰであるダミー部材Ｄ１、ダミー部材Ｄ２、ダミー部材Ｄ３および絶縁膜ＳＮ３を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２に置換する工程が完了する。
なお、実施の形態では、メモリゲート電極ＭＧおよびゲート絶縁膜ＧＦ１を先に形成し、その後、制御ゲート電極ＣＧおよびゲート絶縁膜ＧＦ２を形成したが、この順番を逆にしてもよい。しかしながら、ゲート絶縁膜ＧＦ２は薄く、熱履歴の影響が大きいと、制御トランジスタの閾値電圧が変動し易い。先にゲート絶縁膜ＧＦ２を形成すると、その後のゲート絶縁膜ＧＦ１の形成工程では、絶縁膜Ｘ１、電荷蓄積層ＣＳＬおよび絶縁膜Ｘ２を順次形成するため、熱履歴が大きくなる。従って、メモリゲート電極ＭＧおよびゲート絶縁膜ＧＦ１を先に形成する方が好ましい。
図２６は、孔ＣＨ３および孔ＣＨ４の形成工程を示している。
まず、層間絶縁膜ＩＬ１上に、拡散領域ＭＤおよび拡散領域ＭＳが開口されるようなパターンを有するレジストパターンＲＰ４を形成する。次に、レジストパターンＲＰ４をマスクとしてドライエッチング処理を行うことで、層間絶縁膜ＩＬ１、絶縁膜ＳＯ３、絶縁膜ＳＮ１および絶縁膜ＳＯ１に、拡散領域ＭＤに達する孔ＣＨ３、および、拡散領域ＭＳに達する孔ＣＨ４を形成する。その後、レジストパターンＲＰ４をアッシング処理などによって除去する。
図２７は、プラグＰＧ１およびプラグＰＧ２の形成工程を示している。
まず、孔ＣＨ３内、孔ＣＨ４内および層間絶縁膜ＩＬ１上に、例えばスパッタリング法によって、例えば窒化チタンからなるバリアメタル膜を形成する。次に、バリアメタル膜上に、例えばＣＶＤ法によって、例えばタングステンからなる導電性膜を形成する。次に、ＣＭＰ法によって、層間絶縁膜ＩＬ１上に形成されていた上記バリアメタル膜および上記導電性膜を除去する。これにより、孔ＣＨ３内および孔ＣＨ４内に、それぞれ、上記バリアメタル膜および上記導電性膜を含むプラグＰＧ１およびプラグＰＧ２が形成される。
また、このＣＭＰ法による研磨工程によって、層間絶縁膜ＩＬ１、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２の各々の上面が研磨され、これらの上面の位置が低くなる。
図２７の製造工程に続いて、層間絶縁膜ＩＬ２およびプラグＰＧ３を形成することで、図３および図４に示される半導体装置が製造される。
まず、層間絶縁膜ＩＬ１上、制御ゲート電極ＣＧ上、メモリゲート電極ＭＧ上、プラグＰＧ１上およびプラグＰＧ２上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる層間絶縁膜ＩＬ２を形成する。次に、層間絶縁膜ＩＬ２にコンタクトホールを形成し、このコンタクトホール内に、窒化チタンからなるバリアメタル膜、および、タングステンからなる導電性膜などを埋め込むことで、プラグＰＧ３を形成する。また、ここでは図示はしていないが、この工程によって、制御ゲート電極ＣＧ上およびメモリゲート電極ＭＧ上にも、プラグＰＧ３が形成される。
（変形例１）
以下に、実施の形態１の変形例１の半導体装置を、図２８〜図３１を用いて説明する。また、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１では、フィンＦＡの製造工程について図７〜図１１を用いて説明したが、変形例１では、フィンＦＡの他の製造工程について説明する。
図２８〜図３１は、図７のＥ−Ｅ線に沿った断面図に対応しており、図１のＹ方向に沿った断面図でもある。
まず、図２８に示されるように、実施の形態１と同様に、半導体基板ＳＢを準備し、半導体基板ＳＢ上に絶縁膜ＳＯ１を形成し、絶縁膜ＳＯ１上に絶縁膜ＳＮ１を形成する。次に、絶縁膜ＳＮ１上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＳＯ６を形成する。絶縁膜ＳＯ６の厚さは、２０〜２００ｎｍ程度である。次に、絶縁膜ＳＯ６上に、レジストパターンＲＰ５を形成し、レジストパターンＲＰ５をマスクとしてドライエッチング処理を行うことで、レジストパターンＲＰ５から露出していた絶縁膜ＳＯ６の一部を除去する。これにより、絶縁膜ＳＯ６に、複数の孔ＣＨ５が形成され、絶縁膜ＳＮ１の一部が、絶縁膜ＳＯ６から露出される。その後、レジストパターンＲＰ５をアッシング処理などによって除去する。
図２９は、導電性膜ＣＦ２の形成工程を示している。
まず、絶縁膜ＳＯ６の上面上および側面上、並びに、孔ＣＨ５の底部で露出している絶縁膜ＳＮ１の上面上に、例えばＣＶＤ法を用いて、例えばアモルファスカーボンからなる導電性膜ＣＦ２を形成する。導電性膜ＣＦ２の厚さは、２０〜４０ｎｍ程度である。次に、導電性膜ＣＦ２に対して異方性エッチング処理を行うことで、孔ＣＨ５内において、絶縁膜ＳＯ６の側面上に、導電性膜ＣＦ２が残される。すなわち、絶縁膜ＳＯ６の側面上に、スペーサ状の導電性膜ＣＦ２を自己整合的に形成することができる。
図３０は、絶縁膜ＳＯ７の形成工程を示している。
まず、孔ＣＨ５内を埋め込み、且つ、絶縁膜ＳＯ６および導電性膜ＣＦ２を覆うように、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＳＯ７を形成する。次に、ＣＭＰ法によって絶縁膜ＳＯ７を研磨することで、孔ＣＨ５内において導電性膜ＣＦ２および絶縁膜ＳＯ７が残され、絶縁膜ＳＯ６の上面上および導電性膜ＣＦ２の上面上に形成されていた絶縁膜ＳＯ７が除去される。すなわち、孔ＣＨ５内に、導電性膜ＣＦ２および絶縁膜ＳＯ７が埋め込まれる。このように、２つの導電性膜ＣＦ２の間に、絶縁膜ＳＯ７を自己整合的に形成することができる。また、この研磨処理によって、絶縁膜ＳＯ６、導電性膜ＣＦ２および絶縁膜ＳＯ７の各々の上面が、若干削られる。
図３１は、導電性膜ＣＦ２の除去工程、および、フィンＦＡの形成工程を示している。
まず、絶縁膜ＳＯ６および絶縁膜ＳＯ７をマスクとして異方性ドライエッチング処理を行うことで、導電性膜ＣＦ２を除去する。次に、異方性ドライエッチング処理を続けることで、絶縁膜ＳＮ１、絶縁膜ＳＯ１および半導体基板ＳＢの一部を、順次除去する。これにより、絶縁膜ＳＯ６および絶縁膜ＳＯ７の直下に、半導体基板ＳＢの一部であり、且つ、半導体基板ＳＢから突出したフィンＦＡが形成される。
その後の製造工程は、実施の形態１の図１２以降の製造工程と同じである。
以上のように、変形例１では、孔ＣＨ５内において、絶縁膜ＳＯ６の側面上に、導電性膜ＣＦ２を自己整合的に形成し、更に、導電性膜ＣＦ２の側面上に、絶縁膜ＳＯ７を自己整合的に形成している。このため、導電性膜ＣＦ２および絶縁膜ＳＯ７が倒壊し難い。そして、導電性膜ＣＦ２を除去した領域に、絶縁膜ＳＯ６および絶縁膜ＳＯ７をマスクとして、フィンＦＡを形成している。従って、実施の形態１と同様に、フィンＦＡの形成を安定して行うことができる。
（変形例２）
以下に、実施の形態１の変形例２の半導体装置を、図３２を用いて説明する。また、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１では、主にメモリセルＭＣの主要部について説明したが、変形例２では、メモリセルＭＣの端部の周囲の構造について説明する。
図３２は、図１９および図２０の製造工程が完了した時点での平面図を示しており、一点鎖線で示す領域は、図２１で形成されるレジストパターンＲＰ２の開口領域ＯＰ１である。また、実施の形態１で説明したように、ダミー部材Ｄ１およびダミー部材Ｄ２は、同じ導電性膜ＦＤから形成されており、メモリセルＭＣの端部で一体化している。
変形例２では、図３２に示されるように、開口領域ＯＰ１の一端は層間絶縁膜ＩＬ１上に位置しており、開口領域ＯＰ１の他の一端はダミー部材Ｄ１上に位置している。この状態において、ダミー部材Ｄ１に対してドライエッチング処理を行うと、孔ＣＨ２内において、絶縁膜ＳＮ３の側面にダミー部材Ｄ１の一部が残されるが、その後、等方性エッチング処理として、例えばウェットエッチング処理を行うことで、残されたダミー部材Ｄ１を除去することができる。そして、絶縁膜ＳＮ３を、等方性エッチング処理によって削られ難い膜で構成しておくことで、等方性エッチング処理をオーバーエッチングとしても、ダミー部材Ｄ３が削られることがない。すなわち、等方性エッチング処理を行い、且つ、ダミー部材Ｄ１とダミー部材Ｄ３との間の絶縁膜ＳＮ３をエッチングストッパ膜として用いることで、ダミー部材Ｄ１を除去することができる。
このように、Ｘ方向において、レジストパターンＲＰ２の開口領域ＯＰ１が、ダミー部材Ｄ１の全体を開口していなくとも、ダミー部材Ｄ１を除去することができる。従って、レジストパターンＲＰ２の合わせずれに対して、余裕を設けることができる。
また、変形例２に開示した技術を、上述の変形例１に適用することもできる。
（変形例３）
以下に、実施の形態１の変形例３の半導体装置を、図３３を用いて説明する。また、以下の説明では、上述の変形例２との相違点を主に説明する。
変形例３では、変形例２の開口領域ＯＰ１を変更したパターンである開口領域ＯＰ２について説明する。
図３３は、図１９および図２０の製造工程が完了した時点での平面図を示しており、一点鎖線で示す領域は、図２１で形成されるレジストパターンＲＰ２の開口領域ＯＰ２である。
変形例３では、図３３に示されるように、開口領域ＯＰ２の一端は層間絶縁膜ＩＬ１上に位置しており、開口領域ＯＰ２の他の一端はダミー部材Ｄ３上に位置している。この状態においてドライエッチング処理を行うことで、ダミー部材Ｄ１およびダミー部材Ｄ３を除去することができる。また、ダミー部材Ｄ１とダミー部材Ｄ３との間の絶縁膜ＳＮ３は厚さが薄いため、ダミー部材Ｄ１およびダミー部材Ｄ３のドライエッチング処理によって、絶縁膜ＳＮ３も除去することができる。
また、上記ドライエッチング処理で、ダミー部材Ｄ３の一部が残される場合がある。そこで、等方性エッチング処理として、例えばウェットエッチング処理を行うことで、残されたダミー部材Ｄ３を除去することができる。そして、絶縁膜ＳＮ３を、等方性エッチング処理によって削られ難い膜で構成しておくことで、等方性エッチング処理をオーバーエッチングとしても、ダミー部材Ｄ２が削られることがない。すなわち、等方性エッチング処理を行い、且つ、ダミー部材Ｄ２とダミー部材Ｄ３との間の絶縁膜ＳＮ３をエッチングストッパ膜として用いることで、ダミー部材Ｄ３を除去することができる。
このように、変形例１または変形例２の何れかであっても、レジストパターンＲＰ２の合わせずれに対して、余裕を設けることができる。また、変形例１の開口領域ＯＰ１、および、変形例２の開口領域ＯＰ２は、後の工程で、メモリゲート電極ＭＧおよびゲート絶縁膜ＧＦ１が形成される領域である。従って、変形例１または変形例２の何れかを適用することで、メモリゲート電極ＭＧのゲート長などの設計変更を容易に行うことができる。
また、変形例３に開示した技術を、上述の変形例１に適用することもできる。
（変形例４）
以下に、実施の形態１の変形例４の半導体装置を、図３４および図３５を用いて説明する。また、以下の説明では、実施の形態１との相違点を主に説明する。
変形例４でも、上述の変形例２および変形例３と同様に、メモリセルＭＣの端部の周囲の構造について説明する。
図３４および図３５は、図２０と図２１との間に追加される製造工程を示す平面図である。図３４において一点鎖線で示す領域は、変形例４において使用されるレジストパターンの開口領域ＯＰ３である。
図３４に示されるように、孔ＣＨ２は、複数の置換領域ＲＲと連結領域ＣＲとを有する。置換領域ＲＲは、実施の形態１において説明した孔ＣＨ２と同じであり、Ｙ方向に延在している。すなわち、置換領域ＲＲは、後の工程で、ダミーパターンＤＰが除去され、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２に置換される領域である。
連結領域ＣＲは、メモリセルＭＣの端部において、Ｘ方向に延在し、複数の置換領域ＲＲを連結する領域であり、複数の置換領域ＲＲと一体化している領域である。連結領域ＣＲには、置換領域ＲＲと同様にダミーパターンＤＰが埋め込まれているが、連結領域ＣＲのダミーパターンＤＰは、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧなどに置換されず、層間絶縁膜ＩＬ３に置換される領域である。
図３５は、図３４に続く製造工程を示している。
図３４に示される連結領域ＣＲのダミーパターンＤＰは、開口領域ＯＰ３を有するレジストパターンをマスクとしてドライエッチング処理およびウェットエッチング処理が行われることで、除去される。その後、上記レジストパターンはアッシング処理などによって除去される。
次に、ダミーパターンＤＰが除去された連結領域ＣＲを埋め込み、且つ、置換領域ＲＲを覆うように、例えばＣＶＤ法によって、例えば酸化シリコンからなる層間絶縁膜ＩＬ３を形成する。次に、ＣＭＰ法によって、連結領域ＣＲ外部の層間絶縁膜ＩＬ３を除去することで、連結領域ＣＲ内に層間絶縁膜ＩＬ３が埋め込まれる。
このように、連結領域ＣＲ内に層間絶縁膜ＩＬ３が形成されていることで、各置換領域ＲＲが物理的に分離される。すなわち、後の工程で、各メモリセルＭＣのメモリゲート電極ＭＧおよび制御ゲート電極ＣＧを物理的に分離することができる。
なお、実施の形態１と同様に、制御ゲート電極ＣＧおよびゲート絶縁膜ＧＦ２を先に形成してから、メモリゲート電極ＭＧおよびゲート絶縁膜ＧＦ１を形成しても良い。フラッシュメモリは、複数のメモリセルＭＣに対して一括でデータを書き込む（または、読み出す）動作を行う。その際、複数のメモリゲート電極ＭＧに対して同時に同電圧を印加する必要があるため、メモリゲート電極ＭＧは、メモリセルＭＣの端部において、互いに隣接する他のメモリゲート電極ＭＧと互いに接続されるように構成することが望ましい。
制御ゲート電極ＣＧを先に形成した場合、複数のメモリゲート電極ＭＧを互いに接続するためには、メモリゲート電極ＭＧは制御ゲート電極ＣＧの上を乗り越えるように形成される必要がある。そのため乗り上げた部分のメモリゲート電極をパターニングする際は、制御ゲート電極ＣＧ上でエッチング処理等を行うことになる。このとき、制御ゲート電極ＣＧを先に形成した場合には、制御ゲート電極ＣＧ上にゲート絶縁膜ＧＦ１が形成されているため、ゲート絶縁膜ＧＦ１をエッチングストッパとして使用してメモリゲート電極ＭＧのパターニングを行うことができる。
なお、メモリゲート電極ＭＧを先に形成する場合は、メモリゲート電極ＭＧ上で制御ゲート電極ＣＧをパターニングする必要がある。このとき、メモリゲート電極ＭＧ上にはゲート絶縁膜ＧＦ２が形成されている。ゲート絶縁膜ＧＦ２は内部に電荷蓄積層ＣＳＬを有するゲート絶縁膜ＧＦ１よりも膜厚が薄いため、ゲート絶縁膜ＧＦ２のエッチングストッパとしての信頼性はゲート絶縁膜ＧＦ１よりも劣る。そのため、メモリゲート電極ＭＧを先に形成した方が、より高信頼にメモリゲート電極ＭＧを形成することができる。
なお、この変形例４に開示した技術は、上述の変形例１〜３に適用することもできる。
（変形例５）
以下に、実施の形態１の変形例５の半導体装置を、図３６を用いて説明する。また、以下の説明では、上述の変形例４との相違点を主に説明する。
変形例５では、変形例４の開口領域ＯＰ３を変更したパターンである開口領域ＯＰ４について説明する。
図３６は、図２０と図２１との間に追加される製造工程を示す平面図である。図３６において一点鎖線で示す領域は、変形例５において使用されるレジストパターンの開口領域ＯＰ４である。
図３６に示されるように、変形例４と同様に、孔ＣＨ２は、複数の置換領域ＲＲと連結領域ＣＲとを有するが、変形例４と異なり、Ｙ方向において、変形例５の連結領域ＣＲの幅が、変形例４の連結領域ＣＲの幅よりも小さい。図３６では、Ｘ方向における置換領域ＲＲの幅をＷ１で示し、Ｙ方向における連結領域ＣＲの幅をＷ２で示している。ここで、幅Ｗ２は、幅Ｗ１の１／２よりも小さい。
このため、連結領域ＣＲ内には、ダミー部材Ｄ４のみが埋め込まれている。ダミー部材Ｄ４は、ダミーパターンＤＰの一部であり、ダミー部材Ｄ１およびダミー部材Ｄ２と一体化しており、ダミー部材Ｄ１およびダミー部材Ｄ２と同じ導電性膜ＦＤによって形成されている。すなわち、連結領域ＣＲの幅が狭いため、図１７の工程で、連結領域ＣＲ内に形成された導電性膜ＦＤは、異方性エッチング処理によって加工されるが、連結領域ＣＲ内を埋め込むように、ダミー部材Ｄ４として残される。従って、図１８および図１９の工程で、連結領域ＣＲ内に、絶縁膜ＳＮ３およびダミー部材Ｄ３が形成されない。
その後、連結領域ＣＲ内のダミー部材Ｄ４が除去され、変形例４と同様に、連結領域ＣＲ内に層間絶縁膜ＩＬ３が埋め込まれる。
変形例４では、連結領域ＣＲ内に、ダミーパターンＤＰを構成するダミー部材Ｄ１、ダミー部材Ｄ２、ダミー部材Ｄ３および絶縁膜ＳＮ３が形成されていた。これに対して、変形例５では、連結領域ＣＲ内に、ダミー部材Ｄ４のみが形成されているため、ダミー部材Ｄ４をエッチング処理によって除去することが容易である。
また、変形例５に開示した技術を、上述の変形例１〜３に適用することもできる。
（変形例６）
以下に、実施の形態１の変形例６の半導体装置を、図３７を用いて説明する。また、以下の説明では、実施の形態１との相違点を主に説明する。
変形例６では、メモリセルＭＣの端部の構造として、メモリゲート電極ＭＧの給電領域ＭＳＲ、および、制御ゲート電極ＣＧの給電領域ＣＳＲについて説明する。
図３７は、図１９および図２０の製造工程が完了した時点での平面図を示しており、一点鎖線で示す領域は、図２１で形成されるレジストパターンＲＰ２の開口領域ＯＰ５である。また、二点鎖線で示す領域は、図２４で形成されるレジストパターンＲＰ３の開口領域ＯＰ６である。また、図３７には、後の工程で、給電領域ＭＳＲにおいてメモリゲート電極ＭＧに接続されるプラグＰＧ３、および、給電領域ＣＳＲにおいて制御ゲート電極ＣＧに接続されるプラグＰＧ３を、便宜上、破線で示している。
図３７に示されるように、孔ＣＨ２は、置換領域ＲＲ、給電領域ＭＳＲおよび給電領域ＣＳＲを有する。置換領域ＲＲは、実施の形態１において説明した孔ＣＨ２と同じであり、Ｙ方向に延在している。すなわち、置換領域ＲＲは、後の工程で、ダミーパターンＤＰであるダミー部材Ｄ１、ダミー部材Ｄ２、ダミー部材Ｄ３および絶縁膜ＳＮ３が除去される領域であり、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２に置換される領域である。
給電領域ＭＳＲは、メモリセルＭＣの一方の端部において、Ｙ方向に延在し、置換領域ＲＲと一体化しており、後の工程でメモリゲート電極ＭＧにプラグＰＧ３が形成される領域である。
給電領域ＣＳＲは、メモリセルＭＣの他方の端部において、Ｙ方向に延在し、置換領域ＲＲと一体化しており、後の工程で制御ゲート電極ＣＧにプラグＰＧ３が形成される領域である。
また、Ｙ方向において、給電領域ＭＳＲと給電領域ＣＳＲとは、互いにメモリセルＭＣの反対側の端部に形成されている。すなわち、Ｙ方向において、給電領域ＭＳＲに形成されるプラグＰＧ３は、複数のフィンＦＡに対して、給電領域ＣＳＲに形成されるプラグＰＧ３と反対側に形成されている。
図３７では、Ｘ方向における置換領域ＲＲの幅をＷ１で示し、Ｘ方向における給電領域ＭＳＲの幅および給電領域ＣＳＲの幅を、それぞれＷ３で示している。言い換えれば、メモリセルＭＣの主要部となるフィンＦＡの上面における孔ＣＨ２の幅がＷ１であり、後の工程でプラグＰＧ３が形成される領域における孔ＣＨ２の幅がＷ３である。ここで、幅Ｗ３は、幅Ｗ１の１／２よりも小さい。
このため、給電領域ＭＳＲ内には、ダミー部材Ｄ５のみが埋め込まれており、給電領域ＣＳＲ内には、ダミー部材Ｄ６のみが埋め込まれている。ダミー部材Ｄ５およびダミー部材Ｄ６は、ダミーパターンＤＰの一部であり、ダミー部材Ｄ１およびダミー部材Ｄ２と一体化しており、ダミー部材Ｄ１およびダミー部材Ｄ２と同じ導電性膜ＦＤによって形成されている。すなわち、給電領域ＭＳＲおよび給電領域ＣＳＲの幅Ｗ３が狭いため、図１７の工程で、給電領域ＭＳＲおよび給電領域ＣＳＲ内に形成された導電性膜ＦＤは、異方性エッチング処理によって加工されるが、給電領域ＭＳＲ内および給電領域ＣＳＲ内を埋め込むように、それぞれダミー部材Ｄ５およびダミー部材Ｄ６として残される。従って、図１８および図１９の工程で、給電領域ＭＳＲ内および給電領域ＣＳＲ内に、絶縁膜ＳＮ３およびダミー部材Ｄ３が形成されない。このため、給電領域ＭＳＲ内および給電領域ＣＳＲ内に、それぞれダミー部材Ｄ５およびダミー部材Ｄ６のみが形成されているため、ダミー部材Ｄ５およびダミー部材Ｄ６をエッチング処理によって除去することが容易である。
以下に、変形例６の製造工程を、図３７に加えて、図２１、図２３、図２４および図２５を参照しながら説明する。
図２１の工程で、開口領域ＯＰ５内において、ダミーパターンＤＰであるダミー部材Ｄ１およびダミー部材Ｄ５が除去される。図２３の工程で、開口領域ＯＰ５内のダミーパターンＤＰ（ダミー部材Ｄ１およびダミー部材Ｄ５）が除去された領域に、メモリゲート電極ＭＧおよびゲート絶縁膜ＧＦ１が形成される。すなわち、置換領域ＲＲの一部および給電領域ＭＳＲに形成されていたダミーパターンＤＰ（ダミー部材Ｄ１およびダミー部材Ｄ５）が、メモリゲート電極ＭＧおよびゲート絶縁膜ＧＦ１に置換される。
また、図２４の工程で、開口領域ＯＰ６において、ダミーパターンＤＰであるダミー部材Ｄ２、ダミー部材Ｄ３、ダミー部材Ｄ６および絶縁膜ＳＮ３が除去される。図２５の工程で、開口領域ＯＰ６内のダミーパターンＤＰ（ダミー部材Ｄ２、ダミー部材Ｄ３、ダミー部材Ｄ６および絶縁膜ＳＮ３）が除去された領域に、制御ゲート電極ＣＧおよびゲート絶縁膜ＧＦ２が形成される。すなわち、置換領域ＲＲおよび給電領域ＣＳＲに残されていたダミーパターンＤＰ（ダミー部材Ｄ２、ダミー部材Ｄ３、ダミー部材Ｄ６および絶縁膜ＳＮ３）が、制御ゲート電極ＣＧおよびゲート絶縁膜ＧＦ２に置換される。
その後、図３および図４の製造工程で説明したように、給電領域ＭＳＲのメモリゲート電極ＭＧ上にプラグＰＧ３が形成され、給電領域ＣＳＲの制御ゲート電極ＣＧ上にプラグＰＧ３が形成される。
また、変形例６に開示した技術を、上述の変形例１〜３に適用することもできる。
（実施の形態２）
以下に、実施の形態２の半導体装置を、図３８および図３９を用いて説明する。また、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１では、図１６で説明したように、フィンＦＡと層間絶縁膜ＩＬ１との間に形成された、ｎ型の不純物が導入された絶縁膜ＳＯ３から、フィンＦＡへ不純物を拡散させることで、フィンＦＡに拡散領域ＭＤおよび拡散領域ＭＳを形成していた。
実施の形態２では、他の方法を用いて、フィンＦＡに拡散領域ＭＤおよび拡散領域ＭＳを形成する。
図３８および図３９は、図１に示されるＡ−Ａ線およびＤ−Ｄ線に沿った断面図である。図３８は、実施の形態１の図２５に続く製造工程を示している。なお、実施の形態２では、フィンＦＡと層間絶縁膜ＩＬ１との間に絶縁膜ＳＯ３を形成せず、図１６の熱処理工程を省略したものとして説明する。
まず、図３８に示されるように、ドライエッチング処理およびウェットエッチング処理を用いて、層間絶縁膜ＩＬ１、絶縁膜ＳＮ１および絶縁膜ＳＯ１を除去する。これにより、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２が形成されていない領域において、フィンＦＡの上面および側面が露出される。
次に、図３９に示されるように、フィンＦＡに接するように、例えばＣＶＤ法によって、ｎ型の不純物が導入された絶縁膜ＳＯ５を形成する。次に、８００〜９５０℃程度の熱処理を行うことで、絶縁膜ＳＯ５に含まれていたｎ型の不純物が、フィンＦＡ中へ拡散され、活性化される。この拡散したｎ型の不純物により、フィンＦＡに拡散領域ＭＤが形成される。なお、図示はしていないが、拡散領域ＭＳも拡散領域ＭＤと同様に形成される。
その後、絶縁膜ＳＯ５上に、例えばＣＶＤ法によって、例えば酸化シリコン膜を形成し、この酸化シリコン膜と絶縁膜ＳＯ５とをＣＭＰ法によって研磨することで、拡散領域ＭＤ上および拡散領域ＭＳ上に、層間絶縁膜ＩＬ１に対応する絶縁膜が形成される。その後の製造工程は、実施の形態１の図２６以降と同様である。
このように、実施の形態２では、実施の形態１の図１６の工程以外の工程によって、フィンＦＡに拡散領域ＭＤおよび拡散領域ＭＳを形成することができる。
また、実施の形態１のように、ｎ型の不純物が導入された絶縁膜ＳＯ３を用いて、図１６の工程によってフィンＦＡに拡散領域ＭＤおよび拡散領域ＭＳを形成し、更に、実施の形態２の手法を用いて、拡散領域ＭＤおよび拡散領域ＭＳを高濃度化させてもよい。このような手法は、図１６の工程によって形成される拡散領域ＭＤおよび拡散領域ＭＳの不純物濃度が十分でなかった場合などに有効である。
また、実施の形態２に開示した技術を、上述の変形例１〜６に適用することもできる。
（変形例７）
以下に、変形例７の半導体装置を、図４０を用いて説明する。また、以下の説明では、実施の形態２との相違点を主に説明する。
実施の形態２では、図３９で説明したように、ｎ型の不純物が導入された絶縁膜ＳＯ５から、フィンＦＡへ不純物を拡散させることで、フィンＦＡに拡散領域ＭＤおよび拡散領域ＭＳを形成していた。
変形例７では、イオン注入法を用いて、フィンＦＡに拡散領域ＭＤおよび拡散領域ＭＳを形成する。
図４０は、図１に示されるＡ−Ａ線およびＤ−Ｄ線に沿った断面図であり、実施の形態２の図３８に続く製造工程を示している。
図４０に示されるように、露出されたフィンＦＡに対してイオン注入を行うことで、フィンＦＡに拡散領域ＭＤが形成される。Ｄ−Ｄ断面に示されるように、このイオン注入は、フィンＦＡの延在方向と直交する方向（Ｙ方向）において、半導体基板ＳＢに対する垂線から、１０〜４５°程度の角度θを傾けた方向から行われる。これにより、フィンＦＡの上面だけでなく、フィンＦＡの側面からもイオンが導入されるので、フィンＦＡ内において比較的均一な不純物濃度を有するように、拡散領域ＭＤが形成される。なお、図示はしていないが、拡散領域ＭＳも拡散領域ＭＤと同様に形成される。次に、７００〜１０５０℃程度の熱処理を施すことで、拡散領域ＭＤおよび拡散領域ＭＳに含まれる不純物を拡散させ、活性化させる。その後の製造工程は、実施の形態２と同様である。
また、実施の形態２と同様に、実施の形態１の絶縁膜ＳＯ３を用いて、図１６の工程によってフィンＦＡに拡散領域ＭＤおよび拡散領域ＭＳを形成し、更に、変形例７の手法を用いて、拡散領域ＭＤおよび拡散領域ＭＳを高濃度化させてもよい。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
ＣＦ１、ＣＦ２ 導電性膜
ＣＧ 制御ゲート電極
ＣＨ１〜ＣＨ５ 孔
ＣＲ 連結領域
ＣＳＬ 電荷蓄積層
ＣＳＲ 給電領域
Ｄ１〜Ｄ６ ダミー部材
ＤＰ ダミーパターン
ＦＡ フィン
ＦＤ 導電性膜
ＧＦ１、ＧＦ２ ゲート絶縁膜
ＩＬ１〜ＩＬ３ 層間絶縁膜
ＭＣ メモリセル
ＭＣａ 選択メモリセル
ＭＤ 拡散領域
ＭＧ メモリゲート電極
ＭＳ 拡散領域
ＭＳＲ 給電領域
ＯＰ１〜ＯＰ６ 開口領域
ＰＧ１〜ＰＧ３ プラグ
ＰＷ ウェル領域
ＲＰ１〜ＲＰ５ レジストパターン
ＲＲ 置換領域
ＳＢ 半導体基板
ＳＮ１〜ＳＮ３ 絶縁膜
ＳＯ１〜ＳＯ７ 絶縁膜
ＳＴＩ 素子分離部
Ｗ１〜Ｗ３ 幅
Ｘ１、Ｘ２ 絶縁膜

Claims (20)

  1. （ａ）半導体基板を準備する工程、
    （ｂ）前記半導体基板上に、第１層間絶縁膜を形成する工程、
    （ｃ）前記第１層間絶縁膜に、第１孔を形成する工程、
    （ｄ）前記第１孔内に、ダミーパターンを形成する工程、
    （ｅ）前記ダミーパターンの一部を除去する工程、
    （ｆ）前記（ｅ）工程後、前記ダミーパターンの前記一部が除去された前記第１孔内に、第１ゲート電極を埋め込む工程、
    （ｇ）前記（ｆ）工程後、前記（ｅ）工程で前記第１孔内に残された前記ダミーパターンを除去する工程、
    （ｈ）前記（ｇ）工程で前記ダミーパターンが除去された前記第１孔内に、第２ゲート電極を埋め込む工程、
    を有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程は、前記半導体基板の上面の一部を後退させることで、前記半導体基板の一部であり、且つ、後退させた前記半導体基板の前記上面から突出する突出部を形成する工程、を含み、
    前記（ｂ）工程において、前記第１層間絶縁膜は、前記突出部の上面および側面を覆うように形成され、
    前記（ｃ）工程において、前記第１孔は、前記突出部の前記上面の一部および前記側面の一部を開口するように形成される、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ａ）工程と前記（ｂ）工程との間に、後退させた前記半導体基板の前記上面上に、素子分離部を形成する工程、を更に有し、
    前記素子分離部の上面の位置は、前記突出部の前記上面の位置よりも低く、
    平面視において、前記第１孔、前記第１ゲート電極および前記第２ゲート電極は、それぞれ第１方向に延在し、
    前記第１ゲート電極および前記第２ゲート電極は、前記突出部の前記上面上および前記側面上、並びに、前記素子分離部上に形成される、半導体装置の製造方法。
  4. 請求項２記載の半導体装置の製造方法において、
    前記（ｃ）工程と前記（ｄ）工程との間に、前記突出部の前記側面上に、第１絶縁膜を形成する工程、を更に有し、
    前記（ｅ）工程および前記（ｇ）工程において、前記突出部の前記側面は、前記第１絶縁膜によって保護される、半導体装置の製造方法。
  5. 請求項２記載の半導体装置の製造方法において、
    前記（ａ）工程は、
    （ａ１）前記半導体基板上に、第１導電性膜を形成する工程、
    （ａ２）前記第１導電性膜に、第２孔を形成する工程、
    （ａ３）前記第２孔内において、前記第１導電性膜の側面上に、第２絶縁膜を形成する工程、
    （ａ４）前記（ａ３）工程後、前記第１導電性膜を除去する工程、
    （ａ５）前記（ａ４）工程後、前記第２絶縁膜をマスクとして前記半導体基板をエッチングすることで、前記突出部を形成する工程、
    を有する、半導体装置の製造方法。
  6. 請求項２記載の半導体装置の製造方法において、
    前記（ａ）工程は、
    （ａ６）前記半導体基板上に、第３絶縁膜を形成する工程、
    （ａ７）前記第３絶縁膜に、第３孔を形成する工程、
    （ａ８）前記第３孔内において、前記第３絶縁膜の側面上に、第２導電性膜を形成する工程、
    （ａ９）前記第３孔内を埋め込むように、前記第３絶縁膜上および前記第２導電性膜上に、第４絶縁膜を形成する工程、
    （ａ１０）前記第３孔内に形成された前記第２導電性膜および前記第４絶縁膜を残すように、前記第３絶縁膜上および前記第２導電性膜上に形成された前記第４絶縁膜を除去する工程、
    （ａ１１）前記（ａ１０）工程後、前記第２導電性膜を除去する工程、
    （ａ１２）前記（ａ１１）工程後、前記第３絶縁膜および前記第４絶縁膜をマスクとして前記半導体基板をエッチングすることで、前記突出部を形成する工程、
    を有する、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記（ｅ）工程と前記（ｆ）工程との間に、前記ダミーパターンの前記一部が除去された前記第１孔内に、第１ゲート絶縁膜を形成する工程と、
    前記（ｇ）工程と前記（ｈ）工程との間に、前記（ｇ）工程で前記ダミーパターンが除去された前記第１孔内に、第２ゲート絶縁膜を形成する工程と、を更に有し、
    前記（ｆ）工程において、前記第１ゲート電極は、前記第１ゲート絶縁膜を介して、前記第１孔内に埋め込まれ、
    前記（ｇ）工程において、前記第２ゲート電極は、前記第２ゲート絶縁膜を介して、前記第１孔内に埋め込まれる、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程において、前記半導体基板上に、第１導電型の不純物が導入された第４絶縁膜を介して、前記第１層間絶縁膜を形成し、
    前記（ｃ）工程において、前記第１層間絶縁膜および前記第４絶縁膜に、前記第１孔を形成し、
    前記（ｃ）工程と前記（ｄ）工程の間に、熱処理を施して、前記第４絶縁膜から前記半導体基板へ前記第１導電型の不純物を拡散させることで、前記半導体基板に、第１拡散領域を形成する工程、を更に含む、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程は、
    （ｄ１）前記第１孔内において、前記第１層間絶縁膜の第１側面上に、第１ダミー部材を形成し、前記第１側面と対向する前記第１層間絶縁膜の第２側面上に、第２ダミー部材を形成する工程、
    （ｄ２）前記第１孔内において、前記第１ダミー部材と前記第２ダミー部材との間に、第５絶縁膜を介して、第３ダミー部材を形成することで、前記第１孔内を、前記第１ダミー部材、前記第２ダミー部材、前記第３ダミー部材および前記第５絶縁膜を含む前記ダミーパターンで埋め込む工程、
    を有する、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記（ｄ１）工程は、
    （ｄ１１）前記第１孔内に第３導電性膜を形成する工程、
    （ｄ１２）前記第３導電性膜に対して異方性エッチング処理を行うことで、前記第３導電性膜からなる前記第１ダミー部材および前記第２ダミー部材を形成する工程、
    を有する、半導体装置の製造方法。
  11. 請求項９記載の半導体装置の製造方法において、
    前記（ｅ）工程において、等方性エッチング処理を行い、且つ、前記第１ダミー部材と前記第３ダミー部材との間の前記第５絶縁膜をエッチングストッパ膜として用いることで、前記第１ダミー部材が除去され、
    前記（ｇ）工程において、前記第２ダミー部材、前記第３ダミー部材および前記第５絶縁膜が除去される、半導体装置の製造方法。
  12. 請求項９記載の半導体装置の製造方法において、
    前記（ｅ）工程において、前記第２ダミー部材と前記第３ダミー部材との間の前記第５絶縁膜をエッチングストッパ膜として用いることで、前記第１ダミー部材および前記第３ダミー部材が除去され、
    前記（ｇ）工程において、前記第２ダミー部材および前記第５絶縁膜が除去される、半導体装置の製造方法。
  13. 請求項９記載の半導体装置の製造方法において、
    平面視において、前記第１孔は、第１方向に延在する複数の置換領域、および、前記第１方向と直交する第２方向に延在し、且つ、前記複数の置換領域を連結する連結領域を有し、
    前記（ｄ１）工程において、前記第１ダミー部材および前記第２ダミー部材が、前記複数の置換領域内に形成され、且つ、前記第１ダミー部材および前記第２ダミー部材と一体化された第４ダミー部材が、前記連結領域内に形成され、
    前記（ｄ２）工程において、前記第３ダミー部材および前記第５絶縁膜が、前記複数の置換領域内に形成され、且つ、前記連結領域内には形成されず、
    前記（ｄ）工程と前記（ｅ）工程との間に、前記連結領域内に形成された前記第４ダミー部材を除去する工程と、前記第４ダミー部材が除去された前記連結領域内に、第２層間絶縁膜を埋め込む工程と、を更に有する、半導体装置の製造方法。
  14. 請求項１記載の半導体装置の製造方法において、
    平面視において、前記第１孔は、第１方向に延在する複数の置換領域、および、前記第１方向と直交する第２方向に延在し、且つ、前記複数の置換領域を連結する連結領域を有し、
    前記（ｄ）工程において、前記ダミーパターンが、前記複数の置換領域内および前記連結領域内に形成され、
    前記（ｄ）工程と前記（ｅ）工程との間に、前記連結領域内に形成された前記ダミーパターンを除去する工程と、前記ダミーパターンが除去された前記連結領域内に、第３層間絶縁膜を埋め込む工程と、を更に有する、半導体装置の製造方法。
  15. 請求項１記載の半導体装置の製造方法において、
    平面視において、前記第１孔は、第１方向に延在する置換領域、並びに、前記第１方向に延在し、且つ、前記置換領域と連結する第１給電領域および第２給電領域を有し、
    前記（ｄ）工程において、前記置換領域内、前記第１給電領域内および前記第２給電領域内に、前記ダミーパターンが形成され、
    前記（ｅ）工程において、前記置換領域内の一部および前記第１給電領域内の前記ダミーパターンが除去され、
    前記（ｆ）工程において、前記置換領域内の前記一部および前記第１給電領域内に、前記第１ゲート電極が形成され、
    前記（ｇ）工程において、前記（ｅ）工程で前記置換領域内および前記第２給電領域内に残された前記ダミーパターンが除去され、
    前記（ｈ）工程において、前記（ｇ）工程で前記ダミーパターンが除去された前記置換領域内および前記第２給電領域内に、前記第２ゲート電極が形成され、
    平面視で前記第１方向と直交する第２方向において、前記第１給電領域の幅および前記第２給電領域の幅の各々は、前記置換領域の幅の１／２より小さい、半導体装置の製造方法。
  16. 請求項１記載の半導体装置の製造方法において、
    （ｉ）前記（ｈ）工程後、前記第１層間絶縁膜を除去する工程、
    （ｊ）前記第１層間絶縁膜が除去された領域において、前記半導体基板と接するように、第１導電型の不純物が導入された第６絶縁膜を形成する工程、
    （ｋ）熱処理を施し、前記第６絶縁膜から前記半導体基板へ前記第１導電型の不純物を拡散させることで、前記半導体基板に、第２拡散領域を形成する工程、
    を更に有する、半導体装置の製造方法。
  17. 請求項１記載の半導体装置の製造方法において、
    （ｌ）前記（ｈ）工程後、前記第１層間絶縁膜を除去する工程、
    （ｍ）前記第１層間絶縁膜が除去された領域において、イオン注入法を用いることで、前記半導体基板に、第１導電型の第３拡散領域を形成する工程、
    を更に有する、半導体装置の製造方法。
  18. 半導体基板の一部であり、前記半導体基板の上面から選択的に突出し、且つ、平面視における第１方向に延在する突出部と、
    前記半導体基板の前記上面上に形成され、且つ、その上面の位置が前記突出部の上面の位置よりも低い素子分離部と、
    前記突出部および前記素子分離部を覆うように形成された層間絶縁膜と、
    前記層間絶縁膜に形成され、前記突出部の一部および前記素子分離部の一部を開口し、且つ、平面視における前記第１方向と直交する第２方向に延在する第１孔と、
    前記第１孔内において、前記突出部の前記上面上および側面上、並びに、前記素子分離部の前記上面上に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、
    前記第１孔内において、前記突出部の前記上面上および前記側面上、並びに、前記素子分離部の前記上面上に、第２ゲート絶縁膜を介して形成された第２ゲート電極と、
    前記素子分離部の前記上面上において前記第１ゲート電極に接続する第１プラグと、
    前記素子分離部の前記上面上において前記第２ゲート電極に接続する第２プラグと、
    を有し、
    前記第１方向において、前記第１プラグが形成されている領域における前記第１孔の幅、および、前記第２プラグが形成されている領域における前記第１孔の幅は、それぞれ前記突出部の前記上面における前記第１孔の幅の１／２よりも小さい、半導体装置。
  19. 請求項１８記載の半導体装置において、
    前記第１プラグが形成されている領域における前記第１孔内には、前記第１ゲート絶縁膜および前記第１ゲート電極が形成され、且つ、前記第２ゲート絶縁膜および前記第２ゲート電極が形成されておらず、
    前記第２プラグが形成されている領域における前記第１孔内には、前記第２ゲート絶縁膜および前記第２ゲート電極が形成され、且つ、前記第１ゲート絶縁膜および前記第１ゲート電極が形成されていない、半導体装置。
  20. 請求項１９記載の半導体装置において、
    前記第２方向において、前記第１プラグは、前記突出部に対して、前記第２プラグと反対側に形成されている、半導体装置。
JP2018123268A 2018-06-28 2018-06-28 半導体装置の製造方法 Active JP7053388B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2018123268A JP7053388B2 (ja) 2018-06-28 2018-06-28 半導体装置の製造方法
US16/447,457 US10854730B2 (en) 2018-06-28 2019-06-20 Semiconductor device and method of manufacturing thereof
US17/080,127 US20210043753A1 (en) 2018-06-28 2020-10-26 Semiconductor device and method of manufacturing thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018123268A JP7053388B2 (ja) 2018-06-28 2018-06-28 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2020004855A true JP2020004855A (ja) 2020-01-09
JP7053388B2 JP7053388B2 (ja) 2022-04-12

Family

ID=69008342

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018123268A Active JP7053388B2 (ja) 2018-06-28 2018-06-28 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US10854730B2 (ja)
JP (1) JP7053388B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021112239A (ja) * 2020-01-16 2021-08-05 株式会社三共 遊技機
JP2021112249A (ja) * 2020-01-16 2021-08-05 株式会社三共 遊技機

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11158648B2 (en) * 2019-03-14 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Double channel memory device

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51121271A (en) * 1975-04-17 1976-10-23 Matsushita Electric Ind Co Ltd Manufacturing method for semiconductor devices
JP2001168213A (ja) * 1999-12-03 2001-06-22 Fujitsu Ltd 半導体記憶装置及びその製造方法
JP2010192921A (ja) * 2010-04-12 2010-09-02 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2011222938A (ja) * 2009-10-28 2011-11-04 Renesas Electronics Corp 半導体装置およびその製造方法
JP2015141929A (ja) * 2014-01-27 2015-08-03 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
US20150279854A1 (en) * 2014-03-28 2015-10-01 Mark D. Hall Method for forming a split-gate device
US20160329402A1 (en) * 2014-09-29 2016-11-10 International Business Machines Corporation Fin cut for tight fin pitch by two different sit hard mask materials on fin
JP2017224666A (ja) * 2016-06-14 2017-12-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2018056378A (ja) * 2016-09-29 2018-04-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041354A (ja) 2004-07-29 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
JP5989538B2 (ja) 2012-12-25 2016-09-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6557095B2 (ja) 2015-08-26 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51121271A (en) * 1975-04-17 1976-10-23 Matsushita Electric Ind Co Ltd Manufacturing method for semiconductor devices
JP2001168213A (ja) * 1999-12-03 2001-06-22 Fujitsu Ltd 半導体記憶装置及びその製造方法
JP2011222938A (ja) * 2009-10-28 2011-11-04 Renesas Electronics Corp 半導体装置およびその製造方法
JP2010192921A (ja) * 2010-04-12 2010-09-02 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2015141929A (ja) * 2014-01-27 2015-08-03 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
US20150279854A1 (en) * 2014-03-28 2015-10-01 Mark D. Hall Method for forming a split-gate device
US20160329402A1 (en) * 2014-09-29 2016-11-10 International Business Machines Corporation Fin cut for tight fin pitch by two different sit hard mask materials on fin
JP2017224666A (ja) * 2016-06-14 2017-12-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2018056378A (ja) * 2016-09-29 2018-04-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021112239A (ja) * 2020-01-16 2021-08-05 株式会社三共 遊技機
JP2021112249A (ja) * 2020-01-16 2021-08-05 株式会社三共 遊技機

Also Published As

Publication number Publication date
US20200006526A1 (en) 2020-01-02
US20210043753A1 (en) 2021-02-11
US10854730B2 (en) 2020-12-01
JP7053388B2 (ja) 2022-04-12

Similar Documents

Publication Publication Date Title
US10600799B2 (en) Memory device and low breakdown voltage transistor
CN104022118B (zh) 半导体器件及其制造方法
JP5629120B2 (ja) 半導体装置
JP6670719B2 (ja) 半導体装置の製造方法
JP2018525818A (ja) 浮遊ゲート、ワード線及び消去ゲートを有する分割ゲート型不揮発性メモリセル
JP6998267B2 (ja) 半導体装置およびその製造方法
US11302791B2 (en) Semiconductor device including a fin-type transistor and method of manufacturing the same
CN111640789B (zh) 半导体器件及其制造方法
JP2018006694A (ja) 半導体装置およびその製造方法
JP2018107176A (ja) 半導体装置の製造方法および半導体装置
CN109473438B (zh) 半导体器件及其制造方法
US10546865B2 (en) Method for manufacturing a semiconductor device
US20210043753A1 (en) Semiconductor device and method of manufacturing thereof
CN106024889B (zh) 半导体器件及其制造方法
JP2018195718A (ja) 半導体装置およびその製造方法
CN109994542A (zh) 半导体器件及其制造方法
JP7042726B2 (ja) 半導体装置の製造方法
TW202224158A (zh) 半導體裝置
JP2011159712A (ja) 不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法
JP2012094790A (ja) 半導体装置およびその製造方法
JP2022082914A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201110

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210825

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211025

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220315

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220331

R150 Certificate of patent or registration of utility model

Ref document number: 7053388

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150