JP2018525818A - 浮遊ゲート、ワード線及び消去ゲートを有する分割ゲート型不揮発性メモリセル - Google Patents
浮遊ゲート、ワード線及び消去ゲートを有する分割ゲート型不揮発性メモリセル Download PDFInfo
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Abstract
シリコン半導体基板と、シリコン半導体基板内に形成され、間にチャネル領域を有する、離して配置されたソース領域及びドレイン領域と、チャネル領域の第１の部分及びソース領域の第１の部分の上方に配設される、導電性浮遊ゲートと、を備える、メモリデバイス。消去ゲートが、浮遊ゲートに横方向に隣接し、ソース領域の上方にある、第１の部分と、上方向かつ浮遊ゲートの上方に延びる、第２の部分と、を含む。導電性ワード線ゲートが、チャネル領域の第２の部分の上方に配設される。ワード線ゲートは、浮遊ゲートに横方向に隣接して配設され、浮遊ゲートの上方に配設される部分を持たない。チャネル領域の第２の部分とワード線ゲートとを隔てる絶縁部の厚さは、消去ゲートと浮遊ゲートとを隔てる絶縁部の厚さ未満である。
Description
本発明は、分割ゲート型フラッシュメモリセルの構成及び動作に関する。
（関連出願の相互参照）
本出願は、２０１５年７月１０日に出願された米国特許仮出願第６２／１９１，０４７号の利益を主張する。上記仮出願は、参照により本明細書に組み込まれる。
本出願は、２０１５年７月１０日に出願された米国特許仮出願第６２／１９１，０４７号の利益を主張する。上記仮出願は、参照により本明細書に組み込まれる。
分割ゲート型不揮発性フラッシュメモリデバイスは周知である。２ゲートのセルを図１に示す。このセルは、２つのゲート（ワード線ゲートＷＬ及び浮遊ゲートＦＧ）を備え、従って、３つの端子（ワード線ＷＬ、ソースＳ及びドレインＤ）を備える。ドレインＤをビット線ＢＬと呼ぶ場合もあり、ワード線ＷＬを制御ゲートと呼ぶ場合もある。浮遊ゲートＦＧは、ソースＳ及び（ソースＳとドレインＤとの間に延在する）チャネル領域ＣＲの一部分の上方に部分的にあり、ソースＳ及びチャネル領域ＣＲの一部分から絶縁され、ワード線ＷＬは、チャネル領域ＣＲの他の部分の上方にあり、チャネル領域ＣＲの他の部分から絶縁される。浮遊ゲートＦＧは、ワード線ＷＬに面する鋭角縁部で終端する上面を有する（消去動作を容易にするため）。米国特許第５，０２９，１３０号は、そのようなメモリセルを開示しており、この特許は、あらゆる目的のため参照により本明細書に組み込まれる。
図２に、ソースを延長した、２ゲートのセルを示す。このセルは、図１のメモリデバイスと類似しているが、ソースＳの上方に形成され、ソースＳと接触する、延長ソース線ＥＳＬを更に備える点が異なる。延長ソース線ＥＳＬは、延長ソース線ＥＳＬを介して、ソースＳから浮遊ゲートへの電圧結合の強化をもたらす。
図３には、４ゲート５端子のセルを示す。このセルは、図１のメモリデバイスと類似しているが、ソース領域Ｓの上方にあり、ソース領域Ｓから絶縁される消去ゲートＥＧと、浮遊ゲートＦＧの上方にあり、浮遊ゲートＦＧから絶縁される結合ゲートＣＧと、を更に備える点が異なる。消去動作では、消去ゲートＥＧに面する浮遊ゲートＦＧの上面縁部が利用される。このように、このメモリセルには、４つのゲート（ＷＬ、ＣＧ、ＦＧ、ＥＧ）及び５つの端子（Ｓ、Ｄ、ＷＬ、ＣＧ、ＥＧ）がある。米国特許第６，７４７，３１０号及び同第７，８６８，３７５号は、そのようなメモリセルを開示しており、これらの特許は、あらゆる目的のため参照により本明細書に組み込まれる。
４ゲートのデバイスではあるが、デバイス幾何形状がより小さく、製造中のマスキング工程がより少ない、４ゲートのデバイスの機能及び性能の優位性を達成することが望ましい。
上述の需要は、シリコン半導体基板と、シリコン半導体基板内に形成され、間にチャネル領域を有する、離して配置されたソース領域及びドレイン領域と、チャネル領域の第１の部分及びソース領域の第１の部分の上方に配設され、チャネル領域の第１の部分及びソース領域の第１の部分から絶縁される、導電性浮遊ゲートと、導電性消去ゲートと、を備える、メモリデバイスによって対処される。消去ゲートは、浮遊ゲートに横方向に隣接し、浮遊ゲートから絶縁され、ソース領域の上方にあり、ソース領域から絶縁される、第１の部分と、上方向かつ浮遊ゲートの上方に延び、浮遊ゲートから絶縁される、第２の部分と、を含む。導電性ワード線ゲートが、チャネル領域の第２の部分の上方に配設され、チャネル領域の第２の部分から絶縁される。ワード線ゲートは、浮遊ゲートに横方向に隣接して配設され、浮遊ゲートの上方に配設される部分を持たない。チャネル領域の第２の部分とワード線ゲートとを隔てる絶縁部の厚さは、消去ゲートと浮遊ゲートとを隔てる絶縁部の厚さ未満である。
シリコン半導体基板内に形成され、間にチャネル領域を有する、離して配置されたソース領域及びドレイン領域と、チャネル領域の第１の部分及びソース領域の一部分の上方に配設され、チャネル領域の第１の部分及びソース領域の一部分から絶縁される、浮遊ゲートと、ソース領域の上方に配設され、ソース領域から絶縁される、消去ゲートと、チャネル領域の第２の部分の上方に配設され、チャネル領域の第２の部分から絶縁される、ワード線ゲートと、を備え、消去ゲートは、浮遊ゲートに横方向に隣接した第１の部分と、上方向かつ浮遊ゲートの上方に延びる、第２の部分と、を含み、ワード線ゲートは、浮遊ゲートに横方向に隣接して配設され、浮遊ゲートの上方に配設される部分を持たない、メモリセルを読み出す方法。本方法は、ワード線ゲートに正電圧を印加することと、ドレイン領域に正電圧を印加することと、消去ゲートにゼロ電圧を印加することと、ソース領域にゼロ電圧を印加することと、を含む。
本発明の他の目的及び特徴は、明細書、請求項、添付図面を精読することによって明らかになるであろう。
本発明は、図４及び図５に示すような３ゲート４端子の不揮発性メモリセルデバイス、そのようなメモリセルデバイスの作製方法並びにそのようなメモリデバイスの動作方法である。図４に示すように、シリコン基板１０内にソース領域１２及びドレイン領域１４が形成され、ソース領域１２とドレイン領域１４との間には、基板のチャネル領域１６がある。浮遊ゲート１８は、ポリシリコンであることが好ましく、ソース領域１２及びチャネル領域１６の第１の部分の上方に形成され、ソース領域１２及びチャネル領域１６の第１の部分から絶縁される。ワード線ゲート２０は、ポリシリコンにすることができ、チャネル領域１６の第２の部分の上方に形成され、チャネル領域１６の第２の部分から絶縁される。消去ゲート２２は、ポリシリコンであることが好ましく、ソース領域１２の上方に形成され、ソース領域１２から絶縁される。消去ゲート２２は、浮遊ゲート１８に横方向に隣接した第１の部分と、上方向かつ浮遊ゲート１８の上方に延びる、第２の部分と、を有する。上述の４ゲートのデバイスとは異なり、図４のメモリセルは、結合ゲートを持たない。図５のメモリセルデバイスは、図４のメモリセルデバイスと同様であるが、ポリシリコン製のワード線ゲート２０が金属製のゲート２１と置き換えられ、高誘電率誘電体２４（すなわち、酸化物の誘電率よりも大きい誘電率Ｋを有する高誘電率誘電体。ＨｆＯ2、ＺｒＯ2、ＴｉＯ2、Ｔａ2Ｏ5又は他の適切な物質など）によって囲まれる点が異なる。
図４及び図５の３ゲートのメモリセル構成には、多くの利点がある。具体的には、図４及び図５の３ゲートのメモリセルは、プログラム中、消去ゲート２２と浮遊ゲート１８との間の容量結合を利用するため、別個の結合ゲートを必要としない。セル電流及び速度を高く維持したまま、ワード線ゲート２０の長さ及びワード線ゲート２０と基板１０との間の酸化物層２６の厚さを縮小できる。浮遊ゲート１８と消去ゲート２２との間のトンネル酸化物層２８は、（トンネル酸化物の周囲を包む）消去ゲート２２によって保護されて、後に続くチップ処理中の劣化が防止され、良好な消去能力及び耐久性が確保される。消去ゲート及びワード線ゲートの高さだけでなく、セル全体の高さを調節して、同じチップに形成されるロジックゲートの高さに合わせることができる。浮遊ゲート１８の幅及び長さ、並びにソース線１２は、自己整合プロセスによって形成できる。結合ゲートが除かれていることから、プロセス、ストラップレイアウト及び金属接続のレイアウトは簡素になる。金属接続は、４０ｎｍ、２８及び２０ｎｍテクノロジーノードなどの先端技術における狭いＹピッチを埋めるのが容易になる。
図６に、第１の実施例に係る、本発明の３ゲートのメモリセルのアレイの選択された線及び未選択の線のためのセル動作電圧を示す。選択された線（選択）は、操作されるメモリセル（単数又は複数）を含み、未選択の線（未選択）は、操作されるメモリセル（単数又は複数）を含まないメモリセル（単数又は複数）である。
図７に、第２の実施例に係る、本発明の３ゲートのメモリセルのアレイの選択された線及び未選択の線のためのセル動作電圧を示す。本実施例では、消去動作のために、消去ゲートに対する正電圧を使用する。
図８に、第３の実施例に係る、本発明の３ゲートのメモリセルのアレイの選択された線及び未選択の線のためのセル動作電圧を示す。本実施例では、消去動作のために、ソース線に対する負電圧を使用する。
図９Ａ〜図９Ｆに、３ゲートのメモリデバイスを形成する工程を示す。活性領域間にＳＴＩ絶縁領域を形成した後、基板１０上に二酸化ケイ素（酸化物）４０を形成し、酸化物４０上にポリシリコン（ポリ）４２を形成し、ポリ４２上に酸化物４４を形成し、酸化物４４上に窒化ケイ素（窒化物）４６を形成する。窒化物４６に、トレンチ４８をパターニングする（例えば、フォトリソグラフィマスキングプロセス）。トレンチ４８の内側、かつポリ層４２の上方に、酸化物スペーサ５０を形成する。スペーサ５０間にあるポリ層４２の露出部分をポリエッチングにより除去し、酸化物層４０を露出する。酸化物層４０の露出部分を酸化物エッチングにより除去する。結果として得られた構造を図９Ａに示す。エッチングされたポリ層４２の側壁を内側に傾斜させて（傾斜部分４２ａを参照）、ポリ層４２に、より鋭角な上縁部を作ることが好ましい。
注入を行って、トレンチ４８の下の基板にソース領域１２を形成する。酸化物エッチング及び形成を行い、傾斜部分４２ａの頂部に沿って、傾斜部分４２ａの頂部の上方に（すなわち、ポリ４２の露出端部部分上に）延在する、トンネル酸化物２８を形成する。ポリ堆積及びエッチングを使用して、トレンチ４８の底部にポリシリコンを形成する。このポリシリコンは、消去ゲート２２を構成する。酸化物及びエッチバック法を使用して、（消去ゲート２２の上方の）トレンチ４８を酸化物で埋める。結果として得られた構造を図９Ｂに示す。
窒化物４６を除去し、酸化物エッチングを使用して、ポリ層４２の外側部分を露出させる。ポリ層４２の外側部分をポリエッチングにより除去して、浮遊ゲート１８の外側縁部を画定する。図９Ｃに示すように、浮遊ゲート１８の外側縁部を酸化物で覆う。酸化物エッチングにより、基板上の酸化物層を除去し、浮遊ゲート１８の外側縁部に隣接した基板上に酸化物５２の薄層を形成する。酸化物層５２は、トンネル酸化物層２８よりも遙かに薄くすることができる。酸化物層５２に代えて又は酸化物層５２上に加えて、窒化酸化物（ＳｉＯＮ）の層を形成できる。図９Ｄに示すように、メモリセル部分がポリ層５４で覆われ、ポリ層５４上が酸化物層５６で覆われる一方、デバイスのロジック部分は、ポリ層５４内に埋め込まれたＳｉＮ（窒化ケイ素）５８を含み、ＳｉＮ５８の下のポリ層５４の部分がロジックゲートポリとして働き、ＳｉＮ５８の上のポリ層５４の部分がダミーポリとして働く。次いで、図９Ｅに示すように、ポリエッチングを使用し、ワード線ＷＬポリゲート２０及びロジックデバイスポリゲート６０を残す。図９Ｆに示すように、ドレイン領域１４及び保護酸化物６２を形成する注入を含む、加工が続く。
別の実施形態では、図１０に示すように、ポリエッチングを使用して、ポリワード線ゲート２０を除去し、少なくとも２つの側面を高誘電率誘電体２４で囲まれた金属製のワード線ゲート２１を代わりに配置することもできる。
いずれの実施形態でも、セル全体の高さ、すなわち消去ゲート２２及びＷＬゲート２０の高さを調節して、ロジックゲートの高さ要件に合わせることができる。浮遊ゲートの幅、浮遊ゲートの長さ及びソース線は、自己整合プロセスにより画定される。制御ゲートが除かれていることから、プロセス、ストラップレイアウト及び金属接続のレイアウトは、４ゲートのデバイスと比べて簡素になる。金属接続は、先端デバイス技術における狭いＹピッチを埋めるのが容易になる。上述の従来の２ゲートや４ゲートのデバイスと比べると、フォトリソグラフィマスキング工程は、より少なくて済む。酸化物層５２がトンネル酸化物２８よりも薄く（消去ゲート２２が高電圧消去に使用され、ワード線ゲートが選択ゲートとしてのみ使用されることによる）、ワード線ゲート２０及び消去ゲート２２が平坦な上面を有し、ワード線ゲート２０を浮遊ゲート１８と垂直に重ねて形成する必要がないことにより、セルの高さを著しく減らすことができる。
本発明は、図示した上記実施形態（複数可）に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、特許請求及び明細書から明らかであるように、全ての方法の工程が例示又は請求した正確な順序で実施される必要はなく、むしろ任意の順序で本発明のメモリセルの適切な形成が可能である。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
本明細書で使用される場合、「の上方に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「の上に間接的に」（中間材料、要素、又は空間がそれらの間に配設される）を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「間接的に隣接した」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「に取付けられた」は、「に直接取付けられた」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「に間接的に取付けられた」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にない）、及び「間接的に電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
Claims (7)
- シリコン半導体基板と、
前記シリコン半導体基板内に形成され、間にチャネル領域を有する、離して配置されたソース領域及びドレイン領域と、
前記チャネル領域の第１の部分及び前記ソース領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分及び前記ソース領域の前記第１の部分から絶縁される、導電性浮遊ゲートと、
導電性消去ゲートであって、
前記浮遊ゲートに横方向に隣接し、前記浮遊ゲートから絶縁され、前記ソース領域の上方にあり、前記ソース領域から絶縁される、第１の部分と、
上方向かつ前記浮遊ゲートの上方に延び、前記浮遊ゲートから絶縁される、第２の部分と、を含む、消去ゲートと、
前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の第２の部分から絶縁される、導電性ワード線ゲートであって、前記ワード線ゲートは、前記浮遊ゲートに横方向に隣接して配設され、前記浮遊ゲートの上方に配設される部分を持たない、導電性ワード線ゲートと、を備え、
前記チャネル領域の前記第２の部分と前記ワード線ゲートとを隔てる絶縁部の厚さは、前記消去ゲートと前記浮遊ゲートとを隔てる絶縁部の厚さ未満である、メモリデバイス。 - 前記消去ゲートの第２の部分が、前記浮遊ゲートの上方に配設される唯一の導電性ゲート又は導電性ゲート部分である、請求項１に記載のメモリデバイス。
- 前記ワード線ゲートは、
前記チャネル領域の前記第２の部分に面する底面であって、前記底面は平坦である、底面と、
前記底面の反対側にある頂面であって、前記頂面は平坦である、頂面と、
を備える、請求項１に記載のメモリデバイス。 - 前記消去ゲートは、
前記ソース領域に面する底面と、
前記底面の反対側にあり、平坦である、頂面と、
を備える、請求項３に記載のメモリデバイス。 - 前記ワード線ゲートは、
金属材料と、
前記金属材料と前記チャネル領域の前記第２の部分との間に配設された、高誘電率誘電体材料の層と、
を含む、請求項１に記載のメモリデバイス。 - 前記ワード線ゲートは、
ポリシリコンと、
前記ポリシリコンと前記チャネル領域の前記第２の部分との間に配設された、窒化酸化物の層と、
を含む、請求項１に記載のメモリデバイス。 - シリコン半導体基板内に形成され、間にチャネル領域を有する、離して配置されたソース領域及びドレイン領域と、前記チャネル領域の第１の部分及び前記ソース領域の一部分の上方に配設され、前記チャネル領域の前記第１の部分及び前記ソース領域の一部分から絶縁される、浮遊ゲートと、ソース領域の上方に配設され、ソース領域から絶縁される、消去ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁される、ワード線ゲートと、を備え、前記消去ゲートは、前記浮遊ゲートに横方向に隣接した第１の部分と、上方向かつ前記浮遊ゲートの上方に延びる、第２の部分と、を含み、前記ワード線ゲートは、前記浮遊ゲートに横方向に隣接して配設され、前記浮遊ゲートの上方に配設される部分を持たない、メモリセルを読み出す方法であって、前記方法は、
前記ワード線ゲートに正電圧を印加することと、
前記ドレイン領域に正電圧を印加することと、
前記消去ゲートにゼロ電圧を印加することと、
前記ソース領域にゼロ電圧を印加することと、
を含む、方法。
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