JP6094934B2 - デプレッションモード浮遊ゲートチャネルを備えた分割ゲートメモリセル、及びその製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 57
- 238000004519 manufacturing process Methods 0.000 title description 16
- 239000000758 substrate Substances 0.000 claims description 51
- 230000008569 process Effects 0.000 claims description 38
- 239000000463 material Substances 0.000 claims description 33
- 239000007943 implant Substances 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 claims description 3
- 239000002019 doping agent Substances 0.000 claims 3
- 239000010410 layer Substances 0.000 description 37
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 28
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 235000012239 silicon dioxide Nutrition 0.000 description 14
- 239000000377 silicon dioxide Substances 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- 239000000543 intermediate Substances 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 239000002131 composite material Substances 0.000 description 4
- 230000001351 cycling effect Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 238000005457 optimization Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- Engineering & Computer Science (AREA)
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Description
本発明は、分割ゲート不揮発性フラッシュメモリセル及びその製造方法、並びに特に浮遊ゲートの下部の基板内に改善された導電型を有するメモリセルに関連する。
選択ゲート、浮遊ゲート、制御ゲート、及び消去ゲートを有する分割ゲート不揮発性フラッシュメモリセルは、当該技術分野において周知である。例えば米国特許第６，７４７，３１０号、同第７，８６８，３７５号、及び同第７，９２７，９９４号、並びに米国特許出願公開第第２０１１／０１２７５９９号を参照されたい（これらは全て本明細書に、全体にわたりあらゆる目的で参照によって組み込まれる）。そのような分割ゲートメモリセルは、基板内にソースとドレインとの間に延在するチャネル領域を含む。チャネル領域は、浮遊ゲートの下に第１の部分（以下ＦＧチャネルと呼び、その導電性は浮遊ゲートによって制御される）、及び選択ゲートの下に第２の部分（以下「ＷＬチャネル」（ワードライン）、その導電性は選択ゲートによって制御される）を有する。
読み出し、プログラム、及び消去の性能を向上し、動作電圧を低減するために、様々な絶縁体及び他の厚さが最適化される場合がある。しかしながら、セルの形状の最適化だけでは行えない、更なるセルの最適化に対する必要性がある。
優れたセルの最適化は、第１の導電型の半導体材料の基板と、基板内でそれらの間にチャネル領域を有する、第２の導電型の基板内の第１及び第２の離間した領域と、基板上にあって基板から絶縁された導電性浮遊ゲートであって、第１の領域及びチャネル領域の第１の部分の上に少なくとも部分的に配置される浮遊ゲートと、浮遊ゲートに横方向に隣接し浮遊ゲートから絶縁された導電性の第２のゲートであって、チャネル領域の第２の部分の上に少なくとも部分的に配置され、そこから絶縁された第２のゲートと、を有し、チャネル領域の第１の部分の少なくとも一部が第２の導電型の特徴を有する、メモリデバイスによって実現された。
メモリデバイスを形成する方法は、第１の導電型の半導体材料の基板を提供する工程と、基板内でそれらの間にチャネル領域を有する、第２の導電型の基板内の第１及び第２の離間した領域を形成する工程であって、チャネル領域が第１及び第２部分を有する工程と、第２の導電型を有するチャネル領域の第１の部分に領域を形成する工程と、基板上にあって基板から絶縁された導電性浮遊ゲートであって、第１の領域及びチャネル領域の第１の部分の上に少なくとも部分的に配置される浮遊ゲートを形成する工程と、浮遊ゲートに横方向に隣接し浮遊ゲートから絶縁された導電性の第２のゲートであって、チャネル領域の第２の部分の上に少なくとも部分的に配置され、そこから絶縁された第２のゲートを形成する工程と、を含む。
本発明の他の目的及び特徴は、明細書、特許請求の範囲、及び添付の図面を見直すことによって明らかになる。
本発明は、ＦＧチャネルの導電型を、デプレッションモードのＦＧトランジスタを形成する基板の導電型と反対にすることによって、動作電圧の低下を含み、性能及び耐久性を改善する。
図１は、本発明の手法によって形成される不揮発性メモリセル１０の断面図を図示する。図２のメモリセル１０は、本発明の手法から利益を得ることができるタイプの例示であるが、ほんの一実施例であり、限定するものと見なされるべきではない。メモリセル１０は、実質的に単結晶シリコンなどの単結晶基板１２で製造され、Ｐ導電型の特徴を有する。基板１２内は、第２の導電型の領域１４である。第１の導電型がＰである場合は、第２の導電型はＮである。領域１４から離間しているのは、第２の導電型の別の領域１６である。領域１４と１６との間は、ＷＬチャネル１８ａ及びＦＧチャネル１８ｂを含むチャネル領域１８であり、領域１４と領域１６との間で電荷の伝導を提供する。ＦＧチャネル１８ｂは、基板の導電型と反対の導電型であるドープ領域１９を有する。したがって、Ｐ導電型基板では、ＦＧチャネル１８ｂ内の領域１９はＮ導電型である。非限定的な実施例として、基板１２はＰ導電型であり、領域１４及び１６はＮ+導電型であり、ＦＧチャネル１８ｂ内の領域１９はＮ-導電型である。
基板１２の上方に位置付けられ、基板１２から離間して絶縁されているのは、ワードライン２０としても知られる選択ゲート２０である。選択ゲート２０は、チャネル領域１８の第１の部分（即ち、ＷＬチャネル部分１８ａ）の上に位置付けられる。チャネル領域１８のＷＬチャネル部分１８ａは、領域１４に直ぐに当接する。したがって、選択ゲート２０は、領域１４とほとんど重ならないか、又は全く重ならない。浮遊ゲート２２もまた、基板１２の上方に位置付けられ、基板１２から離間して絶縁される。浮遊ゲート２２は、チャネル領域１８の第２の部分（即ち、ＦＧチャネル部分１８ｂ）及び領域１６の一部の上に位置付けられる。チャネル領域１８のＦＧチャネル部分１８ｂは、チャネル領域１８のＷＬチャネル部分１８ａとは異なる。したがって、浮遊ゲート２２は、選択ゲート２０から横方向に離間して絶縁され、選択ゲート２０に隣接する。消去ゲート２４は、領域１６の上に位置付けられ、領域１６から離間して、基板１２から絶縁される。消去ゲート２４は、浮遊ゲート２２から横方向に絶縁され離間する。選択ゲート２０は、浮遊ゲート２２の片側に寄り、消去ゲート２４は、浮遊ゲート２２の別の側に寄る。最後に、浮遊ゲート２２の上方に位置付けられ、そこから絶縁され離間しているのは、制御ゲート２６である。制御ゲート２６は、消去ゲート２４と選択ゲート２０との間に位置付けられ、これらから絶縁される。
チャネル領域１８を画定する基板１２の導電型と反対の導電型であるＦＧチャネル１８ｂ内での領域１９の形成は、動作電圧の低下、より広い動作ウィンドウ、及びより高いプログラム消去耐久性を含むいくつかの有利な点を提供する。
分割ゲートメモリセルのサイクリング耐久性は、消去にポリ−ポリ間ファウラーノルドハイム電子トンネリング、プログラミングにソース側ホット電子注入を利用しており、電荷転送誘電体層における電子トラッピングのプロセスによって制限される。セル動作ウィンドウは、消去された状態及びプログラムされた状態におけるセル閾値電圧の差として（Ｖte及びＶtpが対応して）説明することができ、セル閾値電圧は、制御ゲート２６について測定される。浮遊ゲート２２と消去ゲート２４との間のトンネル酸化物３０における、並びに浮遊ゲート２２の下の浮遊ゲート酸化物３２におけるサイクリングによる電荷トラッピングは、動作ウィンドウの縮小につながる。動作ウィンドウの縮小が「消去側」から発生する、即ち、サイクリング中にＶteが増加する一方で、Ｖtpは著しい変化を示さないことが示されている。セルの消去性能は、消去中にセルに適用され、一定のレベルのＦＧ電位を実現するために必要であるＥＧ電圧の条件、又は、「１」状態と見なされるセル読み出し電流の条件に特徴づけられ得る。この電圧は、後でＶeraseと呼ばれる。サイクリング中に、Ｖeraseは増加し、最終的にメモリアレイ（Ｖe）の消去に使用されるＥＧ電圧を超えることがある。この状態は、「消去失敗」を表す。メモリセル耐久性の能力は、ＶeとＶeraseとの差に依存する。メモリセル及びメモリアレイ耐久性を改良する１つの方法は、セルのＶeraseを低減することである。
本発明は、Ｖeraseと浮遊ゲート閾値電圧ＦＧ Ｖtとの間の関係に基づくＶeraseの低減方法を利用する。浮遊ゲート電圧ＦＧ ＶtのＶeraseに対する影響は、次のように表され、
Ｖteは、１／ＣＲCG係数を伴う浮遊ゲート電圧ＦＧ Ｖtに従い、式中、ＣＲCGは、ＣＧ−ＦＧ容量結合係数である。
記載のセルにおけるプログラミング効率は、プログラミング中にＦＧチャネルが導電性を有するとき、即ち次の条件が当てはまるとき、非常に高く、次の条件がそれ以上当てはまらないとき実質的に停止する。
プログラミング中のゲート電圧が一定であると仮定すると、ＦＧ Ｖtの変化は、プログラミング後のＦＧ電荷の変化に直接変換される。
プログラミング後のセルの制御ゲート電圧ＣＧ ＶtであるＶtpの定義は、次のとおりである。
上の解析は、ＦＧ Ｖtの低下が消去側からセル動作ウィンドウを広げ（Ｖeraseが低減し、Ｖteがより負になり）、セルプログラミング性能に影響を与えない（Ｖtpが同じままである）ことを示す。
図２Ａ〜２Ｍは、４ゲート不揮発性メモリセル１０を製造するプロセスにおける工程の断面図を図示する。図２Ａを始めとして、基板１２上のフォトレジスト材料（図示せず）の最初の堆積による、またその後のフォトレジスト材料を通って基板１２の露出した選択部分を形成するマスキング工程による、Ｐ型単結晶シリコンの基板１２内のＮ-領域１９の形成が示されている。マスクとしてフォトレジストを使用すると、基板１２の露出した部分は、Ｎ-領域１９になる高電圧イオン注入（Ｎ-型）の対象となる。フォトレジストを除去した後、二酸化シリコン４０の層が基板１２上に形成される。９０ｎｎｍ（又は１２０ｎｍ）のプロセスでは、二酸化シリコンの層４０は、約８０〜１００オングストロームであり得る。その後、ポリシリコン（又はアモルファスシリコン）の第１の層４２が、二酸化シリコンの層４０の上に堆積又は形成される。ポリシリコンの第１の層４２は、約３００〜８００オングストロームであり得る。ポリシリコンの第１の層４２は、その後選択ゲート２０に垂直の方向にパターン化される。
図２Ｂを参照すると、二酸化シリコン（又は更には、ＯＮＯなどの複合層）などの別の絶縁層４４は、ポリシリコンの第１の層４２上に堆積されるか、又は形成される。材料が二酸化シリコンであるかＯＮＯであるかに応じて、層４４は、約１００〜２００オングストロームであり得る。ポリシリコンの第２の層４６は、次に層４４上に堆積されるか、又は形成される。ポリシリコンの第２の層４６は、約５００〜４０００オングストロームの厚さであり得る。絶縁体の別の層４８は、ポリシリコンの第２の層４６上に堆積されるか、又は形成され、その後のドライエッチング中のハードマスクとして使用される。好ましい実施形態では、層４８は、窒化ケイ素４８ａ、二酸化シリコン４８ｂ、及び窒化ケイ素４８ｃを含む複合層であり、その寸法は、層４８ａについては２００〜６００オングストローム、層４８ｂについては２００〜６００オングストローム、及び層４８ｃについては５００〜３０００オングストロームであり得る。
図２Ｃを参照すると、フォトレジスト材料（図示せず）は、図２Ｂに示される構造の上に堆積され、またマスキング工程が形成されて、フォトレジスト材料の選択された部分を露出する。フォトレジストは発達し、そのフォトレジストをマスクとして使用して、構造がエッチングされる。複合層４８、ポリシリコンの第２の層４６、絶縁層４４は、次にポリシリコンの第１の層４２が露出されるまで異方性エッチングされる。これに伴う構造を図２Ｃに示す。２つの「積層体」Ｓ１及びＳ２だけが示されるが、互いに分離した多くのそのような「積層体」が存在することは明らかである。上述された（図２Ｃの構造をもたらし、層４６からの制御ゲートの形成に影響する）フォトリソグラフィープロセスで使用されるマスクは、領域１９を形成するために使用されるフォトリソグラフィープロセス用と同じマスクにすることができる。
図２Ｄを参照すると、二酸化シリコン４９は、その構造上に堆積されるか、又は形成される。この後に窒化ケイ素層５０の堆積が続く。二酸化シリコン４９及び窒化ケイ素５０は、異方性エッチングされ、積層体Ｓ１及びＳ２のそれぞれの周囲に（二酸化シリコン４９及び窒化ケイ素５０の混合である）スペーサ５１を残す。これに伴う構造を図２Ｄに示す。
図２Ｅを参照すると、フォトレジストマスクは、積層体Ｓ１とＳ２との間、及び他の代替の対の積層体の間の領域上に形成される。この議論のために、積層体Ｓ１とＳ２との間のこの領域を「内側領域」と呼び、フォトレジストによって覆われない領域を「外側領域」と呼ぶ。外側領域内の露出した第１のポリシリコン４２は、異方性エッチングされる。酸化物層４０は、同様に異方性エッチングされる。これに伴う構造を図２Ｅに示す。
図２Ｆを参照すると、フォトレジスト材料は、図２Ｅに示される構造から除去される。酸化物の層５２が、次に堆積されるか、又は形成される。酸化物層５２は次に、積層体Ｓ１及びＳ２に隣接したスペーサ５２を残す異方性エッチングの対象となる。これに伴う構造を図２Ｆに示す。
図２Ｇを参照すると、フォトレジスト材料は、次に堆積され、またマスクされて積層体Ｓ１とＳ２との間の内側領域内の開口部を残す。再度、図２Ｅに示される図面と同様に、フォトレジストは他の代替の対の積層体間にある。積層体Ｓ１とＳ２との（及び他の代替の対の積層体）間の内側領域内のポリシリコン４２は、異方性エッチングされる。ポリシリコン４２の下の二酸化シリコン層４０もまた、異方性エッチングされてもよい。これに伴う構造は、領域１６を形成する高電圧イオン注入の対象となる。これに伴う構造を図２Ｇに示す。
図２Ｈを参照すると、内側領域内の積層体Ｓ１及びＳ２に隣接する酸化物スペーサ５２は、例えばウェットエッチング又はドライ等方性エッチングによって除去される。図２Ｉを参照すると、積層体Ｓ１及びＳ２の外側領域内のフォトレジスト材料は除去される。二酸化シリコン５４は、至る所に堆積されるか、又は形成される。これに伴う構造を図２Ｉに示す。
図２Ｊを参照すると、この構造は、再度フォトレジスト材料によって覆われ、またマスキング工程が実施されて積層体Ｓ１及びＳ２の外側領域を露出し、かつ積層体Ｓ１とＳ２との間の内側領域を覆うフォトレジスト材料を残す。酸化物異方性エッチングは、積層体Ｓ１及びＳ２の外側領域内のスペーサ５４の厚さを低減するため、また二酸化シリコンを外側領域内の露出したシリコン基板１２から完全に除去するために実施される。これに伴う構造を図２Ｊに示す。
図２Ｋを参照すると、二酸化シリコンの薄層５６が構造上に形成される。この酸化物層５６は、選択ゲートと基板１２との間のゲート酸化物である。図２Ｌを参照すると、ポリシリコンは至る所に堆積され、これは次に、コモン領域１６を共有しながら互いに隣接する２つのメモリセル１０の選択ゲート２０を形成する積層体Ｓ１及びＳ２の外側領域内のスペーサを形成する異方性エッチングの対象となる。加えて、積層体Ｓ１及びＳ２の内側領域内のスペーサは結合されて、２つの隣接するメモリセル１０によって共有される単一の消去ゲート２４を形成する。
図２Ｍを参照すると、絶縁体の層６２が構造上に堆積され、選択ゲート２０の隣にスペーサ６２を形成するように異方性エッチングされる。絶縁体６２は、二酸化シリコン及び窒化ケイ素を含む複合層であり得る。その後、イオン注入工程が実施され、領域１４を形成する。別の面でこれらのメモリセルのそれぞれがコモン領域１４を共有する。絶縁体層及び金属化層は、その後堆積され、ビット線７０及びビット線コンタクト７２を形成するようにパターン化される。プログラム、読み出し、及び消去の操作並びに特に適用される電圧は、米国特許第６，７４７，３１０号に記載のものと同じであってよく、その開示は全体にわたり本明細書に参照として組み込まれる。結果として得られるメモリセル１０は、図２Ｍに図示される。
ＦＧチャネルにおける領域１９の形成を、他の分割ゲートメモリセル構成に実装することができる。例えば、米国特許第７，３１５，０５６号は、３ゲート（浮遊ゲート、制御ゲート、及びプログラム／消去ゲート）による分割ゲートメモリセルを開示し、あらゆる目的で全体にわたり本明細書に参照として組み込まれる。図３は、ＦＧチャネル内に領域１９を含むように改善された３ゲートメモリセルを図示する。具体的には、このメモリセル構成は、浮遊ゲート８０、浮遊ゲート８０に横方向に隣接して浮遊８０の上に延在する制御ゲート８２、及び浮遊ゲート８０の別の側にあって浮遊ゲート８０の上に延在するプログラム／消去ゲート８４を含む。このセル設計を使用すると、制御ゲートと浮遊ゲートとの間のより強い結合の結果、浮遊ゲート電圧ＦＧ ＶｔのＶeraseへの影響は、ＦＧチャネル領域に領域１９を追加することによって更に強くなる。浮遊ゲート電圧ＦＧ Ｖｔのプログラム動作への影響も同様である。プログラミングは一定の表面電位の値で事実上停止し、したがってセルはより低い浮遊ゲート電圧ＦＧ Ｖｔでより深くプログラミングする。
領域１９を追加することによって、より小さいセル寸法へのより良好な拡大縮小のためにソース１６と浮遊ゲートとの重なりを低減することも可能である。
米国特許第５，０２９，１３０号は、２ゲート（浮遊ゲート及び制御ゲート）による分割ゲートメモリセルを開示し、あらゆる目的で全体にわたり本明細書に参照として組み込まれる。図４は、ＦＧチャネル内に領域１９を含むように改善された２ゲートメモリセルを図示する。具体的には、このメモリセル構成は、浮遊ゲート９０、及び浮遊ゲート９０に横方向に隣接して浮遊ゲート９０の上に延在する制御ゲート９２を含む。領域１９の追加は、動作電圧を低減し、セル動作ウィンドウを拡大する。
本発明は、本明細書で上述及び例示される実施形態（複数可）に限定されるものではないが、添付の特許請求の範囲内にあるありとあらゆる変更例を包含することは理解されるべきである。例えば、本明細書における本発明に対する言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって包含され得る１つ以上の特徴に言及するにすぎない。上述される材料、プロセス、及び数値例は単に例示であり、特許請求の範囲を限定すると見なされるべきではない。例えば、基板１２内に領域１９を形成するために選択的Ｎ型注入を実施する代わりに、基板１２全体をＮ型注入の対象とし、次に、浮遊ゲートの下のＮ型注入が保護される態様で浮遊ゲートが形成された後に選択的Ｐ型注入が続き、Ｎ型領域１９を有するＰ型基板となるようにすることができる。加えて、その基板は、領域１９がｐ型となっているｎ型であり得る。更に、特許請求及び明細書を見てわかるように、全ての方法の工程が例示又は請求した正確な順序で実施される必要はなく、むしろ任意の順序で本発明のメモリセルの適切な形成が可能である。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
本明細書で使用される場合、「の上に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接（directly on）」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「の上に間接的に（indirectly on）」（中間物質、要素、又は空間がそれらの間に配置される）を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は「直接隣接した」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接した」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「取付けられた」は、「直接取り付けられた」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に取付けられた」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結しない）、及び「間接的に電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結する）を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
Claims (16)
- メモリデバイスであって、
第１の導電型の半導体材料の基板と、
該基板内で間にチャネル領域を有する、第２の導電型の前記基板内の第１及び第２の離間した領域と、
前記基板上にあって前記基板から絶縁された導電性浮遊ゲートであって、前記第１の領域及び前記チャネル領域の第１の部分の上に部分的または全体的に配置される浮遊ゲートと、
該浮遊ゲートに横方向に隣接し、該浮遊ゲートから絶縁された導電性の第２のゲートであって、前記チャネル領域の第２の部分の上に部分的または全体的に配置され、そこから絶縁された第２のゲートと、を含み、
前記チャネル領域の第１の部分の一部または全てが前記第２の導電型の注入された材料のみを含み、かつ前記チャネル領域の第２の部分が、前記第１及び第２の導電型の注入された材料とは分離されている、メモリデバイス。 - 前記第２のゲートが、前記浮遊ゲートに横方向に隣接し前記浮遊ゲートから絶縁された第１の部分と、前記浮遊ゲートの上に延在し、前記浮遊ゲートから絶縁された第２の部分と、を有する、請求項１に記載のメモリデバイス。
- 前記浮遊ゲートの片側に横方向に寄っており、前記浮遊ゲートから絶縁された導電性のプログラム／消去ゲートであって、該プログラム／消去ゲートが前記第１の領域の上に部分的または全体的に配置され、前記第１の領域から絶縁されて、
前記第２のゲートが前記浮遊ゲートの前記片側の反対側に横方向に寄っており、前記浮遊ゲートから絶縁された、導電性のプログラム／消去ゲートを更に含む、請求項１に記載のメモリデバイス。 - 前記浮遊ゲートの上にあって前記浮遊ゲートから絶縁された導電性の制御ゲートと、
前記浮遊ゲートの片側に横方向に寄っており、前記浮遊ゲートから絶縁された導電性の消去ゲートであって、該消去ゲートが前記第１の領域の上に部分的または全体的に配置され、前記第１の領域から絶縁されて、
前記第２のゲートが前記浮遊ゲートの前記片側の反対側に横方向に寄っており、前記浮遊ゲートから絶縁された、導電性の消去ゲートと、を更に含む、請求項１に記載のメモリデバイス。 - 前記第１の導電型がＰ導電型であり、前記第２の導電型がＮ導電型である、請求項１に記載のメモリデバイス。
- 前記第１及び第２の領域がＮ+導電型であり、前記チャネル領域の第１の部分がＮ-導電型である、請求項５に記載のメモリデバイス。
- メモリデバイスを形成する方法であって、
第１の導電型の半導体材料の基板を提供する工程と、
該基板内で間にチャネル領域を有する、第２の導電型の前記基板内の第１及び第２の離間した領域を形成する工程であって、前記チャネル領域が第１及び第２の部分を有する工程と、
前記第２の導電型の注入された材料のみを有する前記チャネル領域の第１の部分に領域を形成する工程と、
前記基板上にあって前記基板から絶縁された導電性浮遊ゲートであって、前記第１の領域の上に及び前記チャネル領域の前記第１の部分の上に部分的または全体的に配置される浮遊ゲートを形成する工程と、
該浮遊ゲートに横方向に隣接し、該浮遊ゲートから絶縁された導電性の第２のゲートであって、前記チャネル領域の前記第２の部分の上に部分的または全体的に配置され、そこから絶縁された第２のゲートを形成する工程と、を含み、前記チャネル領域の第２の部分が、前記第１および第２の導電型の注入材料とは分離されている、方法。 - 前記第２のゲートが、前記浮遊ゲートに横方向に隣接し前記浮遊ゲートから絶縁された第１の部分と、前記浮遊ゲートの上に延在し前記浮遊ゲートから絶縁された第２の部分と、を有する、請求項７に記載の方法。
- 前記浮遊ゲートの片側に横方向に寄っており、前記浮遊ゲートから絶縁された導電性のプログラム／消去ゲートであって、該プログラム／消去ゲートが前記第１の領域の上に部分的または全体的に配置され、前記第１の領域から絶縁されて、
前記第２のゲートが前記浮遊ゲートの前記片側の反対側に横方向に向かい、前記浮遊ゲートから絶縁された、導電性のプログラム／消去ゲートを形成する工程を更に含む、請求項８に記載の方法。 - 前記浮遊ゲートの上にあって前記浮遊ゲートから絶縁された導電性の制御ゲートを形成する工程と、
前記浮遊ゲートの片側に横方向に寄っており、前記浮遊ゲートから絶縁された導電性の消去ゲートであって、該消去ゲートが前記第１の領域の上に部分的または全体的に配置され、前記第１の領域から絶縁されて、
前記第２のゲートが前記浮遊ゲートの前記片側の反対側に横方向に寄っており、前記浮遊ゲートから絶縁された、導電性の消去ゲートを形成する工程と、を更に含む、請求項８に記載の方法。 - 前記導電性の制御ゲートを形成する工程、及び前記チャネル領域の第１の部分に前記領域を形成する工程が、同一のフォトリソグラフィーマスクを使用して実施される、請求項８に記載の方法。
- 前記第２の導電型の注入された材料を有する前記チャネル領域の第１の部分に領域を形成する工程が、
前記チャネル領域の第１の部分の前記領域に前記第２の導電型のドーパントを注入する工程を含む、請求項７に記載の方法。 - 前記第１の導電型がＰ導電型であり、前記第２の導電型がＮ導電型である、請求項７に記載の方法。
- 前記第２の導電型の注入された材料を有する前記チャネル領域の第１の部分に前記領域を形成する工程が、
前記チャネル領域の第１の部分の前記領域にＮ導電型のドーパントを注入する工程を含む、請求項１３に記載の方法。 - 前記第１及び第２の領域がＮ+導電型であり、前記チャネル領域の第１の部分がＮ-導電型である、請求項１３に記載の方法。
- 前記第２の導電型の注入された材料を有する前記チャネル領域の第１の部分に前記領域を形成する工程が、
前記チャネル領域の第１の部分の前記領域にＮ-導電型のドーパントを注入する工程を含む、請求項１５に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/593,460 | 2012-08-23 | ||
| US13/593,460 US9466732B2 (en) | 2012-08-23 | 2012-08-23 | Split-gate memory cell with depletion-mode floating gate channel, and method of making same |
| PCT/US2013/052456 WO2014031285A1 (en) | 2012-08-23 | 2013-07-29 | Split-gate memory cell with depletion-mode floating gate channel, and method of making same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015529975A JP2015529975A (ja) | 2015-10-08 |
| JP6094934B2 true JP6094934B2 (ja) | 2017-03-15 |
Family
ID=50147234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015528491A Active JP6094934B2 (ja) | 2012-08-23 | 2013-07-29 | デプレッションモード浮遊ゲートチャネルを備えた分割ゲートメモリセル、及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US9466732B2 (ja) |
| EP (1) | EP2888760B1 (ja) |
| JP (1) | JP6094934B2 (ja) |
| KR (1) | KR101823212B1 (ja) |
| CN (1) | CN104541368B (ja) |
| TW (1) | TWI533458B (ja) |
| WO (1) | WO2014031285A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9691883B2 (en) * | 2014-06-19 | 2017-06-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Asymmetric formation approach for a floating gate of a split gate flash memory structure |
| CN105990367B (zh) * | 2015-02-27 | 2019-03-12 | 硅存储技术公司 | 具有rom单元的非易失性存储器单元阵列 |
| US9634019B1 (en) * | 2015-10-01 | 2017-04-25 | Silicon Storage Technology, Inc. | Non-volatile split gate memory cells with integrated high K metal gate, and method of making same |
| KR102182583B1 (ko) | 2016-05-17 | 2020-11-24 | 실리콘 스토리지 테크놀로지 인크 | 비휘발성 메모리 어레이를 사용하는 딥러닝 신경망 분류기 |
| US10748630B2 (en) * | 2017-11-29 | 2020-08-18 | Silicon Storage Technology, Inc. | High precision and highly efficient tuning mechanisms and algorithms for analog neuromorphic memory in artificial neural networks |
| US10803943B2 (en) | 2017-11-29 | 2020-10-13 | Silicon Storage Technology, Inc. | Neural network classifier using array of four-gate non-volatile memory cells |
| US11087207B2 (en) | 2018-03-14 | 2021-08-10 | Silicon Storage Technology, Inc. | Decoders for analog neural memory in deep learning artificial neural network |
| CN110739312B (zh) * | 2018-07-19 | 2021-05-14 | 合肥晶合集成电路股份有限公司 | 分栅式非易失性存储器及其制备方法 |
| CN111048512B (zh) | 2018-10-15 | 2022-08-05 | 联华电子股份有限公司 | 存储器结构 |
| US11270763B2 (en) | 2019-01-18 | 2022-03-08 | Silicon Storage Technology, Inc. | Neural network classifier using array of three-gate non-volatile memory cells |
| US11409352B2 (en) | 2019-01-18 | 2022-08-09 | Silicon Storage Technology, Inc. | Power management for an analog neural memory in a deep learning artificial neural network |
| US11023559B2 (en) | 2019-01-25 | 2021-06-01 | Microsemi Soc Corp. | Apparatus and method for combining analog neural net with FPGA routing in a monolithic integrated circuit |
| US11270771B2 (en) | 2019-01-29 | 2022-03-08 | Silicon Storage Technology, Inc. | Neural network classifier using array of stacked gate non-volatile memory cells |
| US11423979B2 (en) | 2019-04-29 | 2022-08-23 | Silicon Storage Technology, Inc. | Decoding system and physical layout for analog neural memory in deep learning artificial neural network |
| CN114899189A (zh) * | 2022-05-10 | 2022-08-12 | 北京知存科技有限公司 | 半导体器件及其制造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4145233A (en) * | 1978-05-26 | 1979-03-20 | Ncr Corporation | Method for making narrow channel FET by masking and ion-implantation |
| JP2597719B2 (ja) * | 1989-07-31 | 1997-04-09 | 株式会社東芝 | 不揮発性半導体記憶装置およびその動作方法 |
| US5029130A (en) | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
| JPH0424969A (ja) * | 1990-05-15 | 1992-01-28 | Toshiba Corp | 半導体記憶装置 |
| US5317179A (en) * | 1991-09-23 | 1994-05-31 | Integrated Silicon Solution, Inc. | Non-volatile semiconductor memory cell |
| JPH0992734A (ja) * | 1995-09-25 | 1997-04-04 | Rohm Co Ltd | スプリットゲート型半導体装置の製造方法 |
| US6091104A (en) * | 1999-03-24 | 2000-07-18 | Chen; Chiou-Feng | Flash memory cell with self-aligned gates and fabrication process |
| JP3891874B2 (ja) * | 2002-04-08 | 2007-03-14 | 松下電器産業株式会社 | 不揮発性メモリ素子 |
| US6747310B2 (en) | 2002-10-07 | 2004-06-08 | Actrans System Inc. | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication |
| US6902974B2 (en) | 2003-05-16 | 2005-06-07 | Promos Technologies Inc. | Fabrication of conductive gates for nonvolatile memories from layers with protruding portions |
| US7315056B2 (en) * | 2004-06-07 | 2008-01-01 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with program/erase and select gates |
| JP2006253685A (ja) * | 2005-03-07 | 2006-09-21 | Samsung Electronics Co Ltd | スプリットゲート不揮発性メモリ装置及びそれの形成方法 |
| US7671401B2 (en) | 2005-10-28 | 2010-03-02 | Mosys, Inc. | Non-volatile memory in CMOS logic process |
| JP4845110B2 (ja) | 2006-08-17 | 2011-12-28 | ルネサスエレクトロニクス株式会社 | スプリットゲート型不揮発性メモリとその製造方法 |
| US20090039410A1 (en) | 2007-08-06 | 2009-02-12 | Xian Liu | Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing |
-
2012
- 2012-08-23 US US13/593,460 patent/US9466732B2/en active Active
-
2013
- 2013-07-29 JP JP2015528491A patent/JP6094934B2/ja active Active
- 2013-07-29 CN CN201380044059.4A patent/CN104541368B/zh active Active
- 2013-07-29 KR KR1020157007060A patent/KR101823212B1/ko active IP Right Grant
- 2013-07-29 EP EP13831305.1A patent/EP2888760B1/en active Active
- 2013-07-29 WO PCT/US2013/052456 patent/WO2014031285A1/en active Application Filing
- 2013-08-06 TW TW102128084A patent/TWI533458B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| EP2888760B1 (en) | 2020-03-04 |
| KR101823212B1 (ko) | 2018-01-29 |
| TW201419551A (zh) | 2014-05-16 |
| CN104541368A (zh) | 2015-04-22 |
| CN104541368B (zh) | 2017-09-08 |
| US20140054667A1 (en) | 2014-02-27 |
| KR20150046214A (ko) | 2015-04-29 |
| EP2888760A1 (en) | 2015-07-01 |
| US9466732B2 (en) | 2016-10-11 |
| TWI533458B (zh) | 2016-05-11 |
| JP2015529975A (ja) | 2015-10-08 |
| EP2888760A4 (en) | 2016-04-13 |
| WO2014031285A1 (en) | 2014-02-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160219 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
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|
| A131 | Notification of reasons for refusal |
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|
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
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