CN111048512B - 存储器结构 - Google Patents

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Abstract

本发明公开一种存储器结构，包括基底、至少一个堆叠栅极结构、第一间隙壁导体层与第一接触窗。堆叠栅极结构位于基底上，且包括控制栅极。控制栅极在第一方向上延伸。第一间隙壁导体层位于控制栅极的一侧壁上，且电性绝缘于控制栅极。第一间隙壁导体层包括第一合并间隙壁部与第一非合并间隙壁部。第一合并间隙壁部的线宽大于第一非合并间隙壁部的线宽。第一接触窗连接至第一合并间隙壁部。上述存储器结构可具有较大的接触窗制作工艺裕度。

Description

存储器结构
技术领域
本发明涉及一种半导体结构，且特别是涉及一种存储器结构。
背景技术
目前发展出一种非挥发性存储器结构，其具有间隙壁形态的选择栅极。此外，后续形成的接触窗会连接至上述选择栅极的斜面上。
然而，在半导体元件尺寸不断缩小的趋势下，在形成连接至间隙壁形态的选择栅极的接触窗制作工艺中，接触窗制作工艺裕度(process window of contact)也随着降低，因此要将接触窗准确地连接至间隙壁形态的选择栅极变得相当困难。
发明内容
本发明提供一种存储器结构，其可具有较大的接触窗制作工艺裕度。
本发明提出一种存储器结构，包括基底、至少一个堆叠栅极结构、第一间隙壁导体层与第一接触窗。堆叠栅极结构位于基底上，且包括控制栅极。控制栅极在第一方向上延伸。第一间隙壁导体层位于控制栅极的一侧壁上，且电性绝缘于控制栅极。第一间隙壁导体层包括第一合并间隙壁部与第一非合并间隙壁部。第一合并间隙壁部的线宽大于第一非合并间隙壁部的线宽。第一接触窗连接至第一合并间隙壁部。
依照本发明的一实施例所述，在上述存储器结构中，第一合并间隙壁部的线宽例如是第一非合并间隙壁部的线宽的1.2倍至2倍。
依照本发明的一实施例所述，在上述存储器结构中，基底可包括接触窗着陆区(contact landing region)。
依照本发明的一实施例所述，在上述存储器结构中，位于接触窗着陆区中的控制栅极具有凹口。第一合并间隙壁部位于凹口中。
依照本发明的一实施例所述，在上述存储器结构中，位于接触窗着陆区中的控制栅极的线宽可大于位于接触窗着陆区外部的控制栅极的线宽。
依照本发明的一实施例所述，在上述存储器结构中，还可包括多个有源区。有源区在第二方向上延伸。第一方向与第二方向相交。接触窗着陆区可位于两相邻有源区之间。
依照本发明的一实施例所述，在上述存储器结构中，在堆叠栅极结构的数量为多个的情况下，各个堆叠栅极结构均可包括控制栅极。在相邻两个控制栅极之间可具有彼此相邻的两个第一间隙壁导体层。彼此相邻的两个第一间隙壁导体层可共用第一合并间隙壁部。
依照本发明的一实施例所述，在上述存储器结构中，相邻两个控制栅极之间的第一间距可小于相邻两个控制栅极之间的第二间距。第一合并间隙壁部可位于相邻两个控制栅极之间的具有第一间距的沟槽中。
依照本发明的一实施例所述，在上述存储器结构中，还可包括隔离结构。隔离结构位于基底中。
依照本发明的一实施例所述，在上述存储器结构中，第一合并间隙壁部可位于隔离结构上方。
依照本发明的一实施例所述，在上述存储器结构中，还可包括第二间隙壁导体层。第二间隙壁导体层位于控制栅极的另一侧壁上，且电性绝缘于控制栅极。
依照本发明的一实施例所述，在上述存储器结构中，第二间隙壁导体层可包括第二合并间隙壁部与第二非合并间隙壁部。第二合并间隙壁部的线宽大于第二非合并间隙壁部的线宽。
依照本发明的一实施例所述，在上述存储器结构中，第二合并间隙壁部的线宽例如是第二非合并间隙壁部的线宽的1.2倍至2倍。
依照本发明的一实施例所述，在上述存储器结构中，在堆叠栅极结构的数量为多个的情况下，各个堆叠栅极结构均可包括控制栅极。
依照本发明的一实施例所述，在上述存储器结构中，在相邻两个控制栅极之间可具有彼此相邻的两个第二间隙壁导体层。
依照本发明的一实施例所述，在上述存储器结构中，彼此相邻的两个第二间隙壁导体层可共用第二合并间隙壁部。
依照本发明的一实施例所述，在上述存储器结构中，相邻两个控制栅极之间的第一间距可小于相邻两个控制栅极之间的第二间距。第二合并间隙壁部可位于相邻两个控制栅极之间的具有第一间距的沟槽中。
依照本发明的一实施例所述，在上述存储器结构中，还可包括第二接触窗。第二接触窗连接至第二合并间隙壁部。
依照本发明的一实施例所述，在上述存储器结构中，堆叠栅极结构还可包括电荷存储层。电荷存储层位于基底与控制栅极之间，且电性绝缘于基底与控制栅极。
依照本发明的一实施例所述，在上述存储器结构中，电荷存储层例如是电荷捕捉层(charge trapping layer)或浮置栅极。
基于上述，在本发明所提出的存储器结构中，由于第一接触窗连接至具有较大线宽的第一合并间隙壁部，因此存储器结构可具有较大的接触窗制作工艺裕度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1为本发明一实施例的存储器结构的上视图；
图2A为沿着图1中的I-I’剖面线的剖视图；
图2B为沿着图1中的II-II’剖面线的剖视图；
图3至图5为本发明其他实施例的存储器结构的上视图。
符号说明
100、200、300、400：存储器结构
102：基底
104：堆叠栅极结构
106、126：间隙壁导体层
106a、126a：合并间隙壁部
106b、126b：非合并间隙壁部
108、128、130：接触窗
110：控制栅极
110a：凹口
112：电荷存储层
114、116、120a、120b、124：介电层
118a、118b：间隙壁介电层
122：隔离结构
AA：有源区
D1：第一方向
D2：第二方向
R：接触窗着陆区
S1、S2：间距
T：沟槽
W1～W6：线宽
具体实施方式
图1为本发明一实施例的存储器结构的上视图。图2A为沿着图1中的I-I’剖面线的剖视图。图2B为沿着图1中的II-II’剖面线的剖视图。在图1的上视图中，省略图2A与图2B中的部分构件，以清楚地说明图1的构件之间的关系。
请参照图1、图2A与图2B，存储器结构100包括基底102、至少一个堆叠栅极结构104、间隙壁导体层106与接触窗108。存储器结构100例如是非挥性存储器结构，但本发明并不以此为限。基底102例如是半导体基底，如硅基底。
堆叠栅极结构104位于基底102上，且包括控制栅极110。在堆叠栅极结构104的数量为多个的情况下，各个堆叠栅极结构104均可包括控制栅极110。控制栅极110在第一方向D1上延伸。第一方向D1与第二方向相交。控制栅极110的材料例如是导体材料，如掺杂多晶硅。
此外，堆叠栅极结构104还可包括电荷存储层112、介电层114与介电层116中的至少一者。电荷存储层112位于基底102与控制栅极110之间，且电性绝缘于基底102与控制栅极110。电荷存储层112例如是电荷捕捉层或浮置栅极。电荷捕捉层的材料例如是氮化硅。浮置栅极的材料例如是掺杂多晶硅。介电层114位于电荷存储层112与基底102之间，由此电荷存储层112可电性绝缘于基底102。介电层114的材料例如是氧化硅。介电层116位于控制栅极110与电荷存储层112之间，由此电荷存储层112可电性绝缘于控制栅极110。介电层114的材料例如是氧化硅。
间隙壁导体层106位于控制栅极110的一侧壁上，且电性绝缘于控制栅极110。间隙壁导体层106的材料例如是导体材料，如掺杂多晶硅。此外，存储器结构100还可包括间隙壁介电层118a与介电层120a中的至少一者。间隙壁介电层118a位于间隙壁导体层106与堆叠栅极结构104之间，由此间隙壁导体层106可电性绝缘于控制栅极110。间隙壁介电层118a可为单层结构或多层结构。间隙壁介电层118a的材料例如是氧化硅、氮化硅或其组合。介电层120a位于间隙壁导体层106与基底102之间。介电层120a的材料例如是氧化硅。
在本实施例中，「合并间隙壁部」与「非合并间隙壁部」的定义如下。在形成间隙壁导体层的制作工艺中，会先形成覆盖堆叠栅极结构104的间隙壁导体材料层，再对间隙壁导体材料层进行回蚀刻制作工艺，而在堆叠栅极结构104的侧壁上形成间隙壁导体层。在间隙壁导体材料层的沟填制作工艺(gap filling process)中，若沟槽(或凹口)的宽度为间隙壁导体材料层的厚度的两倍以下时，则间隙壁导体材料层位于沟槽(或凹口)的侧壁上的相邻部分会合并在一起而形成「合并部」。在间隙壁导体层中，由上述「合并部」所形成的部分定义为「合并间隙壁部」。此外，非由上述「合并部」所形成的部分定义为「非合并间隙壁部」。如此一来，由于合并间隙壁部具有较大线宽，因此将接触窗连接至合并间隙壁部的制作工艺可具有较大的制作工艺裕度。
请参照图1，间隙壁导体层106包括合并间隙壁部106a与非合并间隙壁部106b。合并间隙壁部106a的线宽W1大于所述非合并间隙壁部106b的线宽W2。在本实施例中，合并间隙壁部106a的线宽W1为在第一方向D1上的宽度，且非合并间隙壁部106b的线宽W2为在第二方向D2上的宽度。间隙壁部106a的线宽W1例如是非合并间隙壁部106b的线宽W2的1.2倍至2倍。
基底102可包括接触窗着陆区R。位于接触窗着陆区R中的控制栅极110具有凹口110a。合并间隙壁部106a位于凹口110a中。位于接触窗着陆区R中的控制栅极110的线宽W3可大于位于接触窗着陆区R外部的控制栅极110的线宽W4。在本实施例中，控制栅极110的线宽W3与线宽W4为在第二方向D1上的宽度。此外，存储器结构100还可包括多个有源区AA。有源区AA在第二方向D2上延伸。接触窗着陆区R可位于两相邻有源区AA之间。
请参照图1与图2A，存储器结构100还可包括隔离结构122。隔离结构122位于基底102中。合并间隙壁部106a可位于隔离结构122上方。此外，介电层120a可位于间隙壁导体层106与隔离结构122之间。隔离结构122例如是浅沟槽隔离结构。隔离结构122的材料例如是氧化硅。
接触窗108连接至合并间隙壁部106a。由于合并间隙壁部106a具有较大线宽，因此将接触窗108连接至合并间隙壁部106a的制作工艺可具有较大的制作工艺裕度。接触窗108的材料例如是钨、铜或铝等金属材料。此外，存储器结构100还可包括介电层124。接触窗108可位于介电层124中。
请参照图1、图2A与图2B，存储器结构100中还可包括间隙壁导体层126。间隙壁导体层126位于控制栅极110的另一侧壁上，且电性绝缘于控制栅极110。间隙壁导体层126与间隙壁导体层106互不连接。间隙壁导体层126的材料例如是导体材料，如掺杂多晶硅。此外，存储器结构100还可包括间隙壁介电层118b与介电层120b中的至少一者。间隙壁介电层118b位于间隙壁导体层126与堆叠栅极结构104之间，由此间隙壁导体层126可电性绝缘于控制栅极110。间隙壁介电层118b可为单层结构或多层结构。间隙壁介电层118b的材料例如是氧化硅、氮化硅或其组合。介电层120b位于间隙壁导体层126与基底102之间。在本实施例中，介电层120b可位于间隙壁导体层126与隔离结构122之间。介电层120b的材料例如是氧化硅。
间隙壁导体层126可包括合并间隙壁部126a与非合并间隙壁部126b。合并间隙壁部126a可位于隔离结构122上方。合并间隙壁部126a的线宽W5大于非合并间隙壁部126b的线宽W6。在本实施例中，合并间隙壁部126a的线宽W5与非合并间隙壁部126b的线宽W6为在第二方向D2上的宽度。合并间隙壁部126a的线宽W5例如是非合并间隙壁部126b的线宽W6的1.2倍至2倍。
请参照图1，在相邻两个控制栅极110之间可具有彼此相邻的两个间隙壁导体层126。彼此相邻的两个间隙壁导体层126可共用合并间隙壁部126a。相邻两个控制栅极110之间的间距S1可小于相邻两个控制栅极110之间的间距S2。在接触窗着陆区R中，相邻两个控制栅极110之间的沟槽T可具有间距S1。合并间隙壁部126a可位于相邻两个控制栅极110之间的具有间距S1的沟槽T中。
请参照图1、图2A与图2B，存储器结构100还可包括接触窗128与接触窗130中的至少一者。接触窗128连接至合并间隙壁部126a。由于合并间隙壁部126a具有较大线宽，因此将接触窗128连接至合并间隙壁部126a的制作工艺可具有较大的制作工艺裕度。接触窗130连接至控制栅极110。此外，接触窗128与接触窗130可位于介电层124中。
基于上述可知，在存储器结构100中，不论是将接触窗108连接至具有较大线宽的合并间隙壁部106a，或是将接触窗128连接至具有较大线宽的合并间隙壁部126a，均有助于提升接触窗制作工艺裕度。
在上述实施例中，以存储器结构100同时具有位于控制栅极110的两侧的合并间隙壁部106a与合并间隙壁部126a为例来进行说明，但本发明并不以此为限。只要存储器结构100具有合并间隙壁部106a与合并间隙壁部126a中的至少一者，即属于本发明所保护的范围。此外，存储器结构100更可包括所属技术领域具有通常知识者所周知的其他构件，如位于有源区AA中的掺杂区(未示出)、连接至上述掺杂区的接触窗(未示出)或位于控制栅极110上的金属硅化物(未示出)，于此不再说明。
图3至图5为本发明其他实施例的存储器结构的上视图。
请同时参照图1与图3至图5，图1的实施例与图3至图5的实施例的差异如下。图1的存储器结构100具有位于控制栅极110的两侧壁上的两个间隙壁导体层。图3的存储器结构200、图4的存储器结构300与图5的存储器结构400在控制栅极110的一侧壁上具有间隙壁导体层，且在控制栅极110的另一侧壁上不具有间隙壁导体层。
请参照图3，存储器结构200只在控制栅极110的一侧壁上具有间隙壁导体层126，且在控制栅极110的另一侧壁上不具有间隙壁导体层。此外，存储器结构200中的控制栅极110可不具有图1中的凹口110a，由此可进一步提升存储器结构200的集成度，但本发明并不以此为限。在另一实施例，存储器结构200中的控制栅极110可具有图1中的凹口110a。
请参照图4与图5，存储器结构300与存储器结构400只在控制栅极110的一侧壁上具有间隙壁导体层106，且在控制栅极110的另一侧壁上不具有间隙壁导体层。在图4的存储器结构300中，控制栅极110的凹口110a是以朝向相同方向为例来进行说明，但本发明并不以此为限。在图5的存储器结构400中，两相邻控制栅极110的凹口110a可朝向不同方向。
此外，在图1的实施例与图3至图5的实施例中的相似构件可参考图1的实施例的说明，于此不再重复说明。
基于上述可知，在存储器结构200、存储器结构300与存储器结构400中，将接触窗108连接至具有较大线宽的合并间隙壁部106a，或是将接触窗128连接至具有较大线宽的合并间隙壁部126a，因此可有效地提升接触窗制作工艺裕度。
综上所述，在上述实施例的存储器结构中，由于接触窗连接至具有较大线宽的合并间隙壁部，因此存储器结构可具有较大的接触窗制作工艺裕度。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (20)

1.一种存储器结构，其特征在于，包括：
基底；
至少一个堆叠栅极结构，位于所述基底上，且包括控制栅极，其中所述控制栅极在第一方向上延伸；
第一间隙壁导体层，位于所述控制栅极的侧壁上，且电性绝缘于所述控制栅极，其中所述第一间隙壁导体层包括第一合并间隙壁部与第一非合并间隙壁部，所述第一合并间隙壁部直接实体连接于所述第一非合并间隙壁部，且所述第一合并间隙壁部的线宽大于所述第一非合并间隙壁部的线宽；以及
第一接触窗，连接至所述第一合并间隙壁部。
2.根据权利要求1所述的存储器结构，其中所述第一合并间隙壁部的线宽为所述第一非合并间隙壁部的线宽的1.2倍至2倍。
3.根据权利要求1所述的存储器结构，其中所述基底包括接触窗着陆区。
4.根据权利要求3所述的存储器结构，其中位于所述接触窗着陆区中的所述控制栅极具有凹口，且所述第一合并间隙壁部位于所述凹口中。
5.根据权利要求3所述的存储器结构，其中位于所述接触窗着陆区中的所述控制栅极的线宽大于位于所述接触窗着陆区外部的所述控制栅极的线宽。
6.根据权利要求3所述的存储器结构，还包括：
多个有源区，在第二方向上延伸，其中所述第一方向与所述第二方向相交，且所述接触窗着陆区位于两相邻有源区之间。
7.根据权利要求1所述的存储器结构，其中在所述至少一个堆叠栅极结构的数量为多个的情况下，各个堆叠栅极结构均包括所述控制栅极，在相邻两个控制栅极之间具有彼此相邻的两个第一间隙壁导体层，且彼此相邻的所述两个第一间隙壁导体层共用所述第一合并间隙壁部。
8.根据权利要求7所述的存储器结构，其中所述相邻两个控制栅极之间的第一间距小于所述相邻两个控制栅极之间的第二间距，且所述第一合并间隙壁部位于所述相邻两个控制栅极之间的具有所述第一间距的沟槽中。
9.根据权利要求1所述的存储器结构，还包括：
隔离结构，位于所述基底中。
10.根据权利要求9所述的存储器结构，其中所述第一合并间隙壁部位于所述隔离结构上方。
11.根据权利要求1所述的存储器结构，还包括：
第二间隙壁导体层，位于所述控制栅极的另一侧壁上，且电性绝缘于所述控制栅极。
12.根据权利要求11所述的存储器结构，其中所述第二间隙壁导体层包括第二合并间隙壁部与第二非合并间隙壁部，且所述第二合并间隙壁部的线宽大于所述第二非合并间隙壁部的线宽。
13.根据权利要求12所述的存储器结构，其中所述第二合并间隙壁部的线宽为所述第二非合并间隙壁部的线宽的1.2倍至2倍。
14.根据权利要求12所述的存储器结构，其中在所述至少一个堆叠栅极结构的数量为多个的情况下，各个堆叠栅极结构均包括所述控制栅极。
15.根据权利要求14所述的存储器结构，其中在相邻两个控制栅极之间具有彼此相邻的两个第二间隙壁导体层。
16.根据权利要求15所述的存储器结构，其中彼此相邻的所述两个第二间隙壁导体层共用所述第二合并间隙壁部。
17.根据权利要求14所述的存储器结构，其中相邻两个控制栅极之间的第一间距小于所述相邻两个控制栅极之间的第二间距，且所述第二合并间隙壁部位于所述相邻两个控制栅极之间的具有所述第一间距的沟槽中。
18.根据权利要求12所述的存储器结构，还包括：
第二接触窗，连接至所述第二合并间隙壁部。
19.根据权利要求1所述的存储器结构，其中所述至少一个堆叠栅极结构还包括：
电荷存储层，位于所述基底与所述控制栅极之间，且电性绝缘于所述基底与所述控制栅极。
20.根据权利要求19所述的存储器结构，其中所述电荷存储层包括电荷捕捉层或浮置栅极。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330455A (ja) * 1995-05-29 1996-12-13 Samsung Electron Co Ltd 不揮発性メモリ装置及びその製造方法
CN1622332A (zh) * 2003-11-24 2005-06-01 联华电子股份有限公司 存储装置及其制造方法
CN1937226A (zh) * 2005-09-20 2007-03-28 力晶半导体股份有限公司 非挥发性存储器的制造方法
JP2013026263A (ja) * 2011-07-15 2013-02-04 Toshiba Corp 不揮発性半導体記憶装置
JP2016219596A (ja) * 2015-05-20 2016-12-22 マイクロン テクノロジー， インク． 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7518912B2 (en) * 2006-08-25 2009-04-14 Powerchip Semiconductor Corp. Multi-level non-volatile memory
CN102034831B (zh) * 2009-09-28 2012-12-12 中芯国际集成电路制造(上海)有限公司 具有环绕堆叠栅鳍式场效应晶体管存储器件及形成方法
KR101648594B1 (ko) * 2011-10-19 2016-09-02 매그나칩 반도체 유한회사 비휘발성 메모리 소자 및 그의 제조 방법
US9093551B2 (en) * 2012-07-06 2015-07-28 Globalfoundries Singapore Pte. Ltd. Method and apparatus for embedded NVM utilizing an RMG process
US9466732B2 (en) 2012-08-23 2016-10-11 Silicon Storage Technology, Inc. Split-gate memory cell with depletion-mode floating gate channel, and method of making same
US9159735B2 (en) 2013-07-18 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Architecture to improve cell size for compact array of split gate flash cell with buried common source structure
US9257554B2 (en) 2013-08-13 2016-02-09 Globalfoundries Singapore Pte. Ltd. Split gate embedded memory technology and method of manufacturing thereof
US9847345B2 (en) * 2016-03-18 2017-12-19 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
US9978761B2 (en) 2016-05-27 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned flash memory device
US10026741B2 (en) 2016-11-18 2018-07-17 Taiwan Semiconductor Manufacturing Company Ltd. Logic-compatible memory cell manufacturing method and structure thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330455A (ja) * 1995-05-29 1996-12-13 Samsung Electron Co Ltd 不揮発性メモリ装置及びその製造方法
CN1622332A (zh) * 2003-11-24 2005-06-01 联华电子股份有限公司 存储装置及其制造方法
CN1937226A (zh) * 2005-09-20 2007-03-28 力晶半导体股份有限公司 非挥发性存储器的制造方法
JP2013026263A (ja) * 2011-07-15 2013-02-04 Toshiba Corp 不揮発性半導体記憶装置
JP2016219596A (ja) * 2015-05-20 2016-12-22 マイクロン テクノロジー， インク． 半導体装置

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