CN114038903B - 半导体结构及其制作方法 - Google Patents

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Abstract

本发明公开了一种半导体结构及其制作方法，包含一衬底、多个栅极位于该衬底上、多个间隔壁位于每个该些栅极的两侧、一接触刻蚀停止层位于该些栅极与该些间隔壁上、以及多个接触件位于该些间隔壁之间，其中该些接触件与两侧的该些间隔壁直接接触，同时与衬底直接接触。

Description

半导体结构及其制作方法
技术领域
本发明公开的实施方式涉及一种半导体结构及其制作方法，更具体来说，其涉及一种具有特殊接触件的半导体结构及其制作方法。
背景技术
由于小尺寸、多功能和/或低制造成本等特性，半导体器件已被广泛地用于电子产业中。半导体器件可以分为存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件、以及具有存储器件和逻辑器件两者的功能的混合式器件。
—些半导体器件可以包括垂直堆叠的层结构图案和将堆叠图案彼此电连接的接触件或互连结构。由于半导体器件不断地微缩并提高积集度，这类图案之间的间距和/或图案与接触插塞之间的间距也不断地减少。对此，如何提高接触件与衬底的接触面积并且增加其对准的精确度为目前本领域所需持续研究改进的要点。
发明内容
本发明提出了一种新颖的半导体结构及其制作方法，其特征在于接触件与两侧栅极结构的间隔壁直接接触且具有特殊的截面外型，且其制作方法可提高接触件与衬底的接触面积并达到精确的自我对准效果。
本发明的面向之一在于提出一种半导体结构，包含一衬底、多个栅极位于该衬底上、多个间隔壁位于每个该些栅极的两侧、一接触刻蚀停止层位于该些栅极与该些间隔壁上、以及多个接触件位于该些间隔壁之间，其中该些接触件与两侧的该些间隔壁直接接触，同时与衬底直接接触。
本发明的另一面向在于提出一种半导体结构的制作方法，其步骤包含提供一衬底、在该衬底上形成多个栅极、在每个该些栅极的两侧形成间隔壁、在该些栅极与该些间隔壁上形成一共形的接触刻蚀停止层、在该接触刻蚀停止层上形成一层间电介质层、进行一光刻工艺在该些间隔壁之间的该层间电介质层中形成接触孔，其中该光刻工艺移除从该些接触孔裸露出的该接触刻蚀停止层、以及在该些接触孔中形成接触件，其中每个该些接触件与两侧的该些间隔壁直接接触。
本发明的这类目的与其他目的在阅者读过下文中以多种图示与绘图来描述的较佳实施例之细节说明后应可变得更为明了显见。
附图说明
本说明书含有附图并于文中构成了本说明书之一部分，俾使阅者对本发明实施例有进一步的了解。该些图示系描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：
图1为根据本发明较佳实施例中一半导体结构的截面示意图；
图2至图6为根据本发明较佳实施例中一半导体结构的制作流程的截面示意图；
图7为根据本发明较佳实施例中半导体结构的另一截面示意图；以及
图8为根据本发明另一实施例中一半导体结构的截面示意图。
需注意本说明书中的所有图示皆为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。
其中，附图标记说明如下：
100 衬底
102 栅极
104 栅极电介质层
106 下导电层
108 导电阻障层
110 金属层
112 硬掩膜层
114 间隔壁
116 刻蚀停止层
116a 部位
118 层间电介质层
120 电介质层
120a 顶盖层
120b 金属间电介质层
122 接触件
122a 下段部位
122b 中段部位
122c 上段部位
123 接触孔
123a 下段部位
123b 中段部位
123c 上段部位
124 掺杂区
126 互连层
Wa、Wb、Wc 最大宽度
具体实施方式
现在下文将详细说明本发明的示例性实施例，其会参照附图标出所描述之特征以便阅者理解并实现技术效果。阅者将可理解文中之描述仅透过例示之方式来进行，而非意欲要限制本案。本案的各种实施例和实施例中彼此不冲突的各种特征可以以各种方式来加以组合或重新设置。在不脱离本发明的精神与范畴的情况下，对本案的修改、等同物或改进对于本领域技术人员来说是可以理解的，并且旨在包含在本案的范围内。
阅者应能容易理解，本案中的“在…上”、“在…之上”和“在…上方”的含义应当以广义的方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…之上”或“在…上方”不仅表示“在”某物“之上”或“上方”的含义，而且还可以包括其“在”某物“之上”或“上方”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个组件或特征与另一个或多个组件或特征的关系，如在附图中示出的。
如本文中使用的，术语“衬底”是指向其上增加后续材料的材料。可以对衬底自身进行图案化。增加在衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括广泛的半导体材料，例如硅、锗、砷化镓、磷化铟等。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。基底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成接触件和/或导孔件)和一个或多个电介质层。
首先请参照图1，其为根据本发明较佳实施例中一半导体结构的截面示意图。如图1所示，半导体结构包含一衬底100，作为整个结构的设置基础。衬底100可包含存储单元区域与周边区域，图中实施例所示者较佳为周边区域上的半导体结构，其包含多个晶体管构成了存储器的周边电路。衬底100中可形成有元件隔离图案(如氧化硅材质的浅沟槽隔离结构，未示出)来界定出各个有源区。衬底100可为半导体衬底，如硅衬底、锗衬底或是硅锗衬底。
复参照图1。衬底100上形成有多个栅极102(图中示出两个作为例示)，其在衬底100表面上等间隔排列，且与衬底100之间隔有一栅极电介质层104。栅极电介质层104的材料可为氧化硅、氮化硅、氮氧化硅与/或高电介质(high-k)材料(如二氧化铪或氧化铝)。在本发明实施例中，栅极102从衬底面向上依序包含了下导电层106、导电阻障层108、金属层110以及硬掩膜层112等层结构。下导电层106的材料可为受掺杂的硅，其可作为栅极的功函数层。导电阻障层108的材料可为导电性的金属氮化物，如氮化钛、氮化钽与/或氮化钨，其可防止上方的金属层110成分扩散到下方的下导电层106。金属层110的材料为低阻值的金属，如钨与/或铝。硬掩膜层112的材料可为绝缘材料，其刻蚀选择性有别于下方的金属层110、导电阻障层108以及下导电层106等层，如氮化硅与/或氮氧化硅，以在后续的刻蚀工艺中作为刻蚀掩膜。
复参照图1。每个栅极102的侧壁上都形成有间隔壁114。间隔壁114会盖住栅极102侧面，包含下导电层106、导电阻障层108、金属层110以及硬掩膜层112等部位，其可为复层结构，材料可为氧化硅、氮化硅与/或氮氧化硅。硬掩膜层112与间隔壁114的表面覆盖有一层共形的刻蚀停止层116。刻蚀停止层116的材料可为绝缘材料，其刻蚀选择性有别于周围平坦化后的层间电介质层118，如氮化硅与/或氮氧化硅等。刻蚀停止层116可在后续形成接触孔的工艺中作为刻蚀停止层。刻蚀停止层116的上方依序形成有一层间电介质层118以及一电介质层120，层间电介质层118可在平坦化工艺如化学机械研磨工艺中被平坦化，其材料可为氧化硅。层间电介质层118平坦化后的表面可略高于刻蚀停止层116或是磨至与刻蚀停止层116的表面齐平。在本发明实施例中，电介质层120可由多个在制作互连层126的过程中形成的电介质层所构成，包含顶盖层、其他的层间电介质层及/或金属间电介质层等，其材料可为氧化硅、氮化硅与/或氮氧化硅。
复参照图1。栅极102之间形成有接触件122。每个接触件122会贯穿电介质层120与层间电介质层118而连接至一形成在衬底100内的掺杂区124，如源极或漏极。在本发明实施例中，接触件122包含一下段部位122a、一中段部位122b以及一上段部位122c，其中中段部位122b在截面上的最大宽度Wb大于下段部位122a的最大宽度Wa复又大于上段部位122c的最大宽度Wc。接触件122的下段部位122a与中段部位122b位于层间电介质层118中，其中下段部位122a与两侧的间隔壁114之间没有刻蚀停止层116存在，两者直接接触。中段部位122b有部分与间隔壁114直接接触，有部分与间隔壁114之间隔有刻蚀停止层116。接触件122的上段部位122c位于电介质层120中，并与上方形成在电介质层120中的互连层126相接。在一些实施例中，该互连层126可与接触件122一体成形。相较于下段部位122a与中段部位122b，由于上段部位122c的接触孔在形成过程中受到较少的侧向刻蚀，其最大宽度Wc会小于中段部位122b以及下段部位122a的最大宽度Wb、Wa。接触件122与上方互连层126的材料可为导电性金属，如钨、钛、铜等材料。
须注意如图7所示，其为根据本发明较佳实施例中半导体结构的另一截面示意图，在没有形成接触件122的部位处，间隔壁114与刻蚀停止层116不会受到刻蚀工艺的影响，如此刻蚀停止层116会共形地形成在间隔壁114表面上并且与裸露出的栅极电介质层104相接触。
此外，在其他实施例中，如图8所示，其为根据本发明另一实施例中半导体结构的截面示意图。在此实施例中，刻蚀停止层116部分与接触件122接触的部位116a不会被刻蚀工艺完全移除，其如图中所示顺着间隔壁114表面延伸至接触件122中段部位122b以及下段部位122a的交界处，且厚度越来越薄。
现在请参照图2至图6，其为根据本发明较佳实施例中一半导体结构的制作流程的截面示意图。如图2所示，首先提供一衬底100，并在其上依序形成一栅极电介质层104、一下导电层106、一导电阻障层108、一金属层110以及一硬掩膜层112。在本发明实施例中，衬底100可为半导体衬底，如硅衬底、锗衬底或是硅锗衬底，其上可形成有元件隔离图案如浅沟槽隔离结构(未示出)来界定出各个有源区。栅极电介质层104的材料可为氧化硅、氮化硅、氮氧化硅与/或高电介质(high-k)材料(如二氧化铪或氧化铝)，其可以氧化工艺、氮化工艺或是沉积工艺等方式形成在衬底100表面上。下导电层106的材料可为受掺杂的硅，其可以CVD方式形成在栅极电介质层104上，并在其中掺入n型或p型的掺质，如硼(B)、磷(P)等，来降低电阻。导电阻障层108的材料可为导电性的金属氮化物，如氮化钛、氮化钽与/或氮化钨，其可以溅镀工艺形成在下导电层106上。金属层110的材料为低阻值的金属，如钨与/或铝，其同样可以溅镀工艺形成在导电阻障层108上。硬掩膜层112的材料可为绝缘材料，其刻蚀选择性有别于下方的金属层110、导电阻障层108以及下导电层106等层，如氮化硅与/或氮氧化硅，其可以CVD方式形成在金属层110上。
接着请参照图3。在栅极电介质层104、一下导电层106、一导电阻障层108、一金属层110以及一硬掩膜层112形成后，接着进行光刻工艺图案化下导电层106、导电阻障层108、金属层110以及硬掩膜层112等层，形成栅极102图案。栅极102(图中示出两个作为例示)在衬底100上等间隔排列，且与衬底100之间隔有栅极电介质层104。在其他实施例中，从栅极102裸露出的栅极电介质层104也可以被光刻工艺移除。栅极102图案形成后，接着在栅极102的侧壁上形成间隔壁114。间隔壁114可为复层结构，其材料可为氧化硅、氮化硅与/或氮氧化硅，制作方法可包含先在栅极102表面以CVD工艺形成共形的间隔壁材料层，之后再进行一各向异性的刻蚀工艺移除水平表面上的间隔壁材料层，如此形成间隔壁114结构。
请参照图4。间隔壁114形成后，接着进行一离子注入工艺在间隔壁114之间的衬底100中注入掺质，如硼(B)、磷(P)等，形成掺杂区124，如源极或漏极。之后，在间隔壁114与硬掩膜层112的表面形成一共形的刻蚀停止层116。刻蚀停止层116的材料可为绝缘材料，其刻蚀选择性有别于后续周围平坦化后的层间电介质层118，如氮化硅与/或氮氧化硅等。刻蚀停止层116形成后，再于其上透过CVD工艺依序形成一层间电介质层118与一顶盖层120a。层间电介质层118用于填补栅极102之间的空隙，其材料可为氧化硅，并可以平坦化工艺如化学机械研磨工艺平坦化其表面。层间电介质层118平坦化后的表面可略高于刻蚀停止层116或是磨至与刻蚀停止层116的表面齐平。顶盖层120a的材料可为绝缘材料，其刻蚀选择性有别于下方的层间电介质层118，如氧化硅、氮化硅与/或氮氧化硅等材料。
请参照图5。刻蚀停止层116、层间电介质层118以及顶盖层120a形成后，接着进行一光刻工艺在顶盖层120a与层间电介质层118中形成接触孔123图案。接触孔123会贯穿顶盖层120a与层间电介质层118而裸露出形成在衬底100中的掺杂区124。从图中可以看到，在本发明实施例中，由于刻蚀停止层116与间隔壁114有阻挡刻蚀的效果，故所形成的接触孔123有自我对准的效果，可以大幅减少对位偏移的影响。再者，由于顶盖层120a与层间电介质层118具有不同的刻蚀选择性，层间电介质层118会受到光刻工艺较多的侧向刻蚀，使得其中所形成的接触孔部位的宽度大于其他部位的宽度。在本发明较佳实施例中，接触孔123的中段部位123b在截面上的最大宽度Wb大于下段部位123a的最大宽度Wa复又大于上段部位123c的最大宽度Wc，且此侧向刻蚀会移除下段部位123a处的刻蚀停止层116与部分的间隔壁114，以及移除部分的中段部位123b处的刻蚀停止层116与部分的间隔壁114。如此，可以提高下段部位123a所裸露出的掺杂区124面积，增加后续所形成的接触件与掺杂区124之间的接触面积。
最后请参照图6。接触孔123形成后，接着在接触孔123内形成接触件122以及在顶盖层120a上形成互连层126，其中接触件122的下端与衬底100中的掺杂区124连接，上端与互连层126连接，接触件122与互连层126共同作为互连结构。接触件122与互连层126的制作工艺可包含：在接触孔123内填入金属材料，如钨、钛、铜等材料，该金属材料也会在顶盖层120a表面形成一层金属层。接着进行一光刻工艺图案化顶盖层120a表面的金属层，如此即形成互连层126图案以及与之连接的接触件122。在其他的实施例中，接触件122与互连层126也可能使用不同的材料并/或在不同的工艺中形成。接触件122与互连层126形成后可在互连层126以及顶盖层120a上覆盖一金属间电介质层120b，其材料可与顶盖层120a相同，如氧化硅、氮化硅与/或氮氧化硅等。该金属间电介质层120b与顶盖层120a共同构成了一内含互连层126的电介质层120。如此，即完成了本发明半导体结构的制作。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种半导体结构，其特征在于，包含：
一衬底；
多个栅极，位于该衬底上；
多个间隔壁，位于每个该些栅极的两侧；
一接触刻蚀停止层，位于该些栅极与该些间隔壁上；以及
多个接触件，位于该些间隔壁之间，其中该些接触件与两侧的该些间隔壁直接接触，同时与所述衬底直接接触；
该接触件由下而上更包含一下段部位、一中段部位以及一上段部位，其中该中段部位的最大宽度在大于该下段部位的最大宽度的同时又大于该上段部位的最大宽度；
更包含一层间电介质层覆盖在该接触刻蚀停止层上，其中该中段部位位于该层间电介质层中；
中段部位有部分与间隔壁直接接触，有部分与间隔壁之间隔有接触刻蚀停止层。
2.如权利要求1所述的半导体结构，其特征在于，该些接触件穿过该层间电介质层。
3.如权利要求2所述的半导体结构，其特征在于，该接触刻蚀停止层的材料相对于该层间电介质层的材料具有刻蚀选择性。
4.如权利要求2所述的半导体结构，其特征在于，更包含一电介质层覆盖在该层间电介质层上，该些接触件穿过该电介质层。
5.如权利要求2所述的半导体结构，其特征在于，更包含一互连层位于该电介质层中，该互连层与至少一该些接触件一体成形。
6.如权利要求1所述的半导体结构，其特征在于，该栅极从该衬底往上依序包含一栅极电介质层、一下导电层、一阻障层、一上金属层以及一硬掩膜层。
7.如权利要求6所述的半导体结构，其特征在于，该接触刻蚀停止层与栅极电介质层相接触。
8.如权利要求7所述的半导体结构，其特征在于，该下段部位为与该间隔壁直接接触的部位。
9.如权利要求1所述的半导体结构，其特征在于，更包含一电介质层覆盖在该层间电介质层上，其中该上段部位位于该电介质层中。
10.一种半导体结构的制作方法，其特征在于，包含：
提供一衬底；
在该衬底上形成多个栅极；
在每个该些栅极的两侧形成间隔壁；
在该些栅极与该些间隔壁上形成一共形的接触刻蚀停止层；
在该接触刻蚀停止层上形成一层间电介质层；
进行一光刻工艺在该些间隔壁之间的该层间电介质层中形成接触孔，其中该光刻工艺移除从该些接触孔裸露出的该接触刻蚀停止层；以及
在该些接触孔中形成接触件，其中每个该些接触件与两侧的该些间隔壁直接接触；
该接触件由下而上更包含一下段部位、一中段部位以及一上段部位，其中该中段部位的最大宽度在大于该下段部位的最大宽度的同时又大于该上段部位的最大宽度；
其中该中段部位位于该层间电介质层中；
中段部位有部分与间隔壁直接接触，有部分与间隔壁之间隔有接触刻蚀停止层。
11.如权利要求10所述的半导体结构的制作方法，其特征在于，该接触刻蚀停止层的材料相对于该层间电介质层的材料具有刻蚀选择性。
12.如权利要求10所述的半导体结构的制作方法，其特征在于，更包含在该些间隔壁形成后进行一离子注入工艺在每个该些栅极的两侧形成源极/漏极掺杂区。
13.如权利要求10所述的半导体结构的制作方法，其特征在于，更包含在该层间电介质层上形成一电介质层，该光刻工艺在该电介质层形成后进行，使得该些接触孔穿过该电介质层以及该层间电介质层。
14.如权利要求13所述的半导体结构的制作方法，其特征在于，更包含在该电介质层上形成一互连层，其中该互连层与至少一该些接触件在同一工艺中一体成形形成。
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