CN1385890A - 接触垫的制作方法 - Google Patents

Abstract

一种在一半导体晶片的基底上制作一共用接触垫的方法,半导体晶片包括一第一与第二栅极及其周围的侧壁子。先于半导体晶片表面上形成硅层以及掩模,接着于掩模周围形成第二侧壁子,并蚀刻未被掩模及第二侧壁子覆盖的硅层。去除掩模及第二侧壁子,并于残余的硅层上形成金属硅化物层,形成共用接触垫,以连接第一栅极及邻接第二栅极的一掺杂区。再于半导体晶片表面上形成绝缘层,以覆盖共用接触垫、二栅极以及各第一侧壁子。

Description

接触垫的制作方法

本发明提供一种制作共用接触垫(share contact pad)的方法。

动态随机存取存储器(dynamic random access memory，DRAM)是由数目庞大的存储单元(memory cell)所聚集而成的。每一个存储单元则是由一个金属氧化物半导体(metal oxide semiconductor，MOS)晶体管以及一个电容器(capacitor)所堆叠串联而成的。为了将电容的下层储存电极(storage node)与MOS晶体管的漏极(drain)电连接，必须利用掺杂的多晶硅填入一接触洞(contact hole)中，以形成一电极接触(node contact)，进而实现存储单元的存取数据的功能。

随着半导体元件的设计缩小，工艺宽裕度(process margin)也随之降低，因此要蚀刻一接触洞来准确定义接触插塞的位置也变得更加困难，所以现今工艺大多会在MOS晶体管的漏极上方制作一接触垫，以避免制作接触洞时发生错对位(misalignment)的现象，进而能顺利地将MOS晶体管与电容器电连接起来。

请参考图1至图6，图1至图6为现有制作接触垫的方法示意图，且该方法揭露于2000年6月Ban等人的专利发明中(U.S.6,071,802)。现有制作接触垫的方法是于一半导体晶片10上进行。如图1所示，半导体晶片10包括一硅基底12，至少一有源区域(active area)设于硅基底12表面的一预定区域上(未显示)，各有源区域与非有源(mon-active area)区域以场氧化层(fieldoxide layer)14分隔，多个相邻的栅极16设于该有源区域之上，多个掺杂区(未显示)分别设于各栅极16两侧的基底12上，且各栅极和掺杂区表面形成有一自行对准硅化物层(未显示)，各栅极16周围部分均设有一由氮化硅所构成的侧壁子18。

如图2所示，现有制作接触垫的方法，是先于半导体晶片10表面沉积一氮硅层20作为蚀刻停止层(etch stop layer)。接着如图3所示，于半导体晶片表面沉积第一硅氧层22。如图4所示，随后进行一化学机械研磨工艺(chemical-mechanical polishing，简称为CMP)，并以氮硅层20作为工艺终点，以平坦化第一硅氧层22。然后于平坦化后的第一硅氧层22表面以化学气相沉积(chemical vapor deposition，CVD)沉积一第二硅氧层24，以与第一硅氧层22共同构成一层间介电层(inter layer dielectric layer，ILD layer)25。

如图5所示，进行一光刻(photolithography)工艺于层间介电层25表面定义出多个接触插塞的图案，并垂直向下蚀刻层间介电层25至氮硅层20以形成各接触洞(contact hole)26。最后如图6所示，于半导体晶片10表面沉积一导电层28，以填满各接触洞26，然后进行一化学机械研磨工艺或回蚀刻(etchback)工艺，使得导电层28表面约略与层间介电层25表面切齐。其中，导电层28的底部是用来作为一接触插塞，而导电层28的顶部则是用来作为接触垫30。

然而，在电子线路布局(layout)上常同时存在有共用接触插塞(sharecontact plug)以及无边界接触插塞(borderless contact plug)，而且此两者的尺寸并不相同：共用接触插塞用来连接不同字线之间的栅极与掺杂区，其所需的面积较大，因此现有在制作接触插塞时，必须进行两次光掩模以及蚀刻程序，不但增加工艺的复杂度，而且会降低其对位(alignment)的精确度。而且，由于层间介电层25是由氧化硅所构成，而蚀刻停止层20以及侧壁子18均是由氮化硅所构成，所以在进行蚀刻工艺时，便可能会因为氮化硅对氧化硅的蚀刻选择比不易调整至优选条件，使得栅极16表面以及其周围的侧壁子18很容易受到损伤，进而造成栅极16与接触插塞之间的接合面漏电流(junctionleakage)的现象，影响半导体晶片10的电性表现。

因此本发明的主要目的在于提供一种于一半导体晶片上制作一接触垫的方法，以解决上述现有技术的问题。

在本发明的优选实施例中，该半导体晶片包括一第一与第二栅极设于该基底之上，以及多个第一侧壁子分别设于该二栅极周围。本发明方法是先于该半导体晶片表面上形成一硅层以及一掩模(mask)，接着于该掩模周围形成一第二侧壁子，并蚀刻未被该掩模以及该第二侧壁子所覆盖的硅层。然后去除该掩模以及该第二侧壁子，并于残余的该硅层上形成一金属硅化物(silicide)层，形成该共用接触垫，以连接该第一栅极以及邻接该第二栅极的一掺杂区。最后再于该半导体晶片表面上形成一绝缘层，以覆盖该共用接触垫、该二栅极以及各该第一侧壁子。

因为本发明制作的接触垫，是利用一金属硅化物层作为共用接触垫，所以共用接触插塞所需面积大幅减少，进而可统一共用接触插塞与无边界接触插塞的尺寸，达到简化工艺的复杂度的目的。此外，由于金属硅化物对氧化硅具有一良好的蚀刻选择比，因此以金属硅化物层作为蚀刻停止层，可有效避免侧壁子受到损伤而造成的接合面漏电流的现象。

以下结合附图来描述本发明的优选实施例。附图中：

图1至图6为现有制作接触垫的方法示意图；

图7为本发明制作的接触垫示意图；以及

图8至图13为制作图7所示的接触垫沿切线1-1′的剖面示意图。附图示符号说明：

10半导体晶片            12硅基底

14场氧化层              16栅极

18侧壁子                20氮硅层

22第一硅氧层            24第二硅氧层

25层间介电层            26接触插塞洞

28导电层                30接触垫

100半导体晶片           102硅基底

101、103字线            104浅沟隔离

105、107栅极            109掺杂区

110接触垫               111轻掺杂漏极

112硅层                 113源极

115漏极                 117硅氧层

118侧壁子               120金属硅化物层

122层间介电层           123接触插塞洞

124导电层

请参考图7，图7为本发明制作的接触垫示意图。如图7所示，半导体晶片100的硅基底102表面包括两平行的字线101、103，且字线101、103间以浅沟隔离(shallow trench isolation，简称STI)104分隔，字线101、103上各形成有一栅极105、107，且各栅极105、107的相对两侧均形成有一掺杂区109，一接触垫110形成于两字线101、103之间并覆盖部分的字线110以及栅极107的掺杂区109，用来连接栅极105与栅极107的掺杂区109。

请参考图8至图13，图8至图13为制作图7所示的接触垫并且沿图7的切线1-1′的剖面示意图。如图8所示，半导体晶片100包括一硅基底102，二平行的字线(未显示)设于基底102表面，且各字线以浅沟隔离104分隔。栅极105、107分别设于该二字线上，且栅极105、107两侧形成有一轻掺杂漏极111。由图7可得知，两栅极105、107并非位于同一垂直剖面，栅极105位于较前方的剖面上，而栅极107位于较后方的剖面上。首先于半导体晶片100表面上形成一由多晶硅(polysilicon)层或非晶硅(amorphous silicon)构成的硅层112或任意一种导电层，接着如图9所示，进行一离子布值工艺(ion implantation)以形成栅极105、107的源极113与漏极115，并利用一回火工艺(anneal)将掺杂离子扩散至硅层112。

接着如图10所示，于硅层112表面形成一第一介电层117，于第一介电层117表面定义该共用接触垫以及无边界接触垫(borderless contact pad)的掩模图案(pattern)，并去除多余的第一介电层117。之后于第一介电层117以及硅层112表面形成一第二介电层(未显示)，并进行一回蚀刻(etch back)工艺，以于该掩模周围分别形成侧壁子118，用来增加后续形成的共用接触垫或无边界接触垫的定位误差(misalign)的容忍度(tolerance)，最后去除未被该掩模以及侧壁子118覆盖的硅层112。其中第一介电层117与第二介电层由氧化硅(silicon oxide)、氮化硅(silicon nitride)或氮化钛(titanium nitride)的非金属材料或钛(titanium)、钴(cobalt)的金属材料所构成。若该掩模以及侧壁子118由非金属材料所构成，则可以在去除未被该掩模以及侧壁子118覆盖的硅层112之后，利用一湿蚀刻(wet etching)工艺去除该掩模以及侧壁子118，若该掩模以及侧壁子118由金属材料所构成，则不必将之去除。

如图11所示，于残余的硅层112以及基底102表面形成一金属层(未显示)，然后于该金属层表面形成一阻障层(未显示)，接着进行一高温工艺，以使该金属层与硅层112反应生成金属硅化物层120，最后去除该阻障层以及未反应部分的金属层。

如图12所示，于半导体晶片100表面形成一层间介电层122，并利用一光刻工艺定义出各接触插塞图案，然后垂直向下蚀刻层间介电层122直至金属硅化物层120表面，以形成各接触插塞洞123。最后如图13所示，于接触插塞洞123内沉积一导电层124，以完全填满接触插塞洞123。导电层124是用来作为一接触插塞，而导电层124底部的金属硅化物层120即为图7所示的接触垫110。其中接触垫110用来连接栅极105以及栅极107的源极113，以形成一共用接触垫。

简而言之，本发明制作接触垫的方法，是先于半导体表面形成一硅层，然后利用一硅氧层作为掩模，定义出共用接触垫以及无边界接触垫的图案，最后于残余的该硅层表面形成一金属硅化物层，用来连接该有源区域内与其中一栅极相连接的字线以及另一栅极的掺杂区，以形成一共用接触垫。

相比于现有制作做接触垫的方法，本发明制作的接触垫可以用来连接一栅极相连接的字线以及另一栅极的掺杂区，以形成一共用接触垫，因此可以统一共用接触插塞与无边界接触插塞的尺寸面积，进而可以减少工艺中使用的光掩模次数，以降低工艺复杂度并提升精确度。同时，本发明以金属硅化物层作为制作接触插塞洞的蚀刻停止层，不但可以省去现有以氮硅层作为停止层时，去除接触插塞洞底部的氮硅层的步骤，而且金属硅化物对氧化硅具有良好的蚀刻选择比，可以有效避免现有以氮硅层作为停止层时，由于氮化硅对氧化硅的蚀刻选择比不易调整至优选条件，使得栅极表面以及其周围的侧壁子很容易受到损伤，因此造成的接合面漏电流的现象。

以上所述仅为本发明的优选实施例，凡依本发明权利要求范围所做的等效变化与修饰，皆应属本发明专利的涵盖范围。

Claims (19)

1.一种于一半导体晶片上制作一共用接触垫(share contact pad)的方法，该半导体晶片上包括一基底(substrate)，一第一与第二栅极设于该基底上，以及多个第一侧壁子分别设于该二栅极周围，该方法包括下列步骤：

于该半导体晶片表面上形成一硅层；

于该硅层表面形成一掩模(mask)；

于该掩模周围形成一第二侧壁子；

去除未被该掩模以及该第二侧壁子所覆盖的该硅层；

去除该掩模以及该第二侧壁子；

于残余的该硅层上形成一金属硅化物(silicide)层，以形成该共用接触垫；以及

于该半导体晶片表面上形成一绝缘层，并覆盖于该共用接触垫、该二栅极以及各该第一侧壁子之上；

其中该共用接触垫用来电连接该第一栅极以及邻接该第二栅极的一掺杂区。

2.如权利要求1所述的方法，其中该硅层为一多晶硅(polysilicon)层或一非晶硅层(amorphous silicon)。

3.如权利要求1所述的方法，其中形成该掩模以及该第二侧壁子的方法包括下列步骤：

于该硅层表面形成一第一介电层；

进行一光刻腐蚀工艺(photo-etching-process，PEP)，以于该第一介电层中定义并形成该掩模的图案(pattern)；

于该图案化(patterned)的第一介电层以及该硅层表面形成一第二介电层；以及

进行一回蚀刻(etch back)工艺，以于该掩模周围分别形成该第二侧壁子。

4.如权利要求3所述的方法，其中该掩模的图案包括该共用触垫以及一无边界接触垫(borderless contact pad)的图案。

5.如权利要求1所述的方法，其中该掩模以及该第二侧壁子由非金属材料所构成。

6.如权利要求5所述的方法，其中该非金属材料包括氧化硅(siliconoxide)、氮化硅(silicon nitride)及氮化钛(titanium nitride)。

7.如权利要求1所述的方法，其中该掩模以及该第二侧壁子由金属材料所构成。

8.如权利要求7所述的方法，其中该金属材料包含钛(titanium)及钴(cobalt)。

9.如权利要求5所述的方法，其中去除该掩模以及该第二侧壁子的方法为一湿蚀刻(wet etching)工艺。

10.如权利要求1所述的方法，其中形成该金属硅化物层的方法包括下列步骤：

于残余的该硅层以及该基底表面形成一金属层；

于该金属层表面形成一阻障层；

进行一高温工艺，以使该金属层与该硅层反应生成该金属硅化物层；以及

去除该阻障层以及未反应部分的该金属层。

11.一种于一半导体晶片上制作内连接垫(interconnect contact pad)的方法，该半导体晶片上包括一基底，至少一有源区域(active area)设于该基底表面的一预定区域上，二相邻的第一与第二栅极设于该有源区域之上，多个掺杂区分别设于各该栅极两侧的基底上，以及多个侧壁子分别设于该二栅极周围，该方法包括下列步骤：

于该半导体晶片表面上形成一导电层；

于该导电层表面形成一掩模，以定义该内连接垫的图案；

去除该掩模以外的该导电层，形成该内连接垫，且该内连接垫用来电连接该有源区域内的该第一栅极以及邻接该第二栅极的掺杂区；

去除该掩模；以及

于该半导体晶片上形成一第一介电层；

12.如权利要求11所述的方法，其中该导电层为一以溅射(sputter)方式形成的金属硅化物层。

13.如权利要求11所述的方法，其中该导电层系由一掺杂硅层以及一金属硅化物层上、下堆叠所构成。

14.如权利要求11所述的方法，其中该导电层为一多晶硅层或一非晶硅层。

15.如权利要求14所述的方法，其中在去除该掩模之后，该方法另包括下列步骤：

于残余的该导电层以及该基底表面形成一金属层；

于该金属层表面形成一阻障层；

进行一高温工艺，以使该金属层与该导电层中的硅反应生成该金属硅化物层；以及

去除该阻障层以及未反应部分的该金属层。

16.如权利要求11所述的方法，其中该内连接垫为一共用接触垫，而该掩模的图案包括该共用接触垫以及一无边界接触垫的图案。

17.如权利要求11所述的方法，其中形成该掩模的方法包括下列步骤：

于该导电层表面形成一第二介电层；

于该第二介电层表面定义一图案，并去除多余的第二介电层；

于该第二介电层以及该导电层表面形成一第三介电层；以及

进行一回蚀刻工艺，以于该残余的第二介电层周围分别形成一侧壁子。

18.如权利要求17所述的方法，其中该第二介电层以及该第三介电层由氧化硅(silicon oxide)、氮化硅(silicon nitride)或氮化钛(titanium nitride)的非金属材料或钛(titanium)、钴(cobalt)的金属材料所构成。

19.如权利要求11所述的方法，其中去除由非金属材料构成的该掩模的方法为一湿蚀刻工艺。

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