KR100693253B1 - 반도체 소자 및 그 제조방법 - Google Patents
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- 반도체 기판상에 게이트 및 제 1 마스크 패턴이 적층된 복수개의 게이트 구조 패턴들이 서로 이격되어 제 1 방향을 따라 신장하도록 형성하고;상기 게이트 구조 패턴들을 덮는 제 1 층간 절연막을 형성하고;상기 제 1 방향에 교차하는 제 2 방향을 따라 신장하되, 서로 이격된 복수개의 제 2 마스크 패턴을 형성하고; 그리고상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴을 마스크로 상기 제 1 층간 절연막을 식각하여 콘택홀을 형성하는 것을 포함하되, 상기 콘택홀은 서로 인접한 한 쌍의 제 1 마스크 패턴과 서로 인접한 한 쌍의 제 2 마스크 패턴 사이에 한정되는 적어도 하나의 콘택 영역에서 상기 제 1 및 제 2 마스크 패턴에 대하여 자기 정렬되고, 상기 게이트 구조 패턴은 비휘발성 메모리 소자의 선택라인 패턴인 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 2에 있어서,상기 반도체 기판에 상기 제 2 방향으로 신장하고 활성영역을 정의하는 소자분리막을 형성하는 것을 더 포함하되, 상기 제 2 마스크 패턴은 상기 소자분리막에 정렬되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 2에 있어서,상기 콘택홀에 노출된 반도체 기판에 불순물 이온을 주입하여, 불순물 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 2에 있어서,상기 게이트의 측벽에 측벽 절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 5에 있어서,상기 게이트는 폴리실리콘으로 구성되며, 상기 측벽 절연막은 상기 폴리실리콘을 산화시켜 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 5에 있어서,상기 콘택홀 및 적어도 한 쌍의 제 2 마스크 패턴 사이의 공간을 전도성 물질로 채워 콘택 플러그 및 금속 배선을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 2에 있어서,상기 제 1 및 제 2 마스크 패턴은 실리콘 산화막 식각 공정에 대한 식각 저지막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 8에 있어서,상기 식각 저지막은 실리콘 질화막, 실리콘 산화막/실리콘 질화막의 복합막 또는 언도프된 폴리 실리콘막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 2에 있어서,상기 콘택홀의 내벽에 절연막 스페이서를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 10에 있어서,상기 절연막 스페이서는 실리콘 질화막으로 구성된 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판상에 게이트 및 제 1 마스크 패턴이 적층된 복수개의 게이트 구조 패턴들이 서로 이격되어 제 1 방향을 따라 신장하도록 형성하고;상기 게이트 구조 패턴들을 덮는 제 1 층간 절연막을 형성하고;상기 제 1 방향에 교차하는 제 2 방향을 따라 신장하되, 서로 이격된 복수개의 제 2 마스크 패턴을 형성하고;상기 제 1 마스크 패턴 또는 상기 제 2 마스크 패턴에 정렬된 제 3 마스크 패턴을 형성하고; 그리고상기 제 1 마스크 패턴 내지 상기 제 3 마스크 패턴을 마스크로 상기 제 1 층간 절연막을 식각하여 콘택홀을 형성하는 것을 포함하되, 상기 콘택홀은 상기 제 1, 제 2 및 제 3 마스크 패턴에 대하여 자기 정렬되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판상에 게이트 및 제 1 마스크 패턴이 적층된 복수개의 게이트 구조 패턴들이 서로 이격되어 제 1 방향을 따라 신장하도록 형성하고;상기 게이트 구조 패턴들을 덮는 제 1 층간 절연막을 형성하고;상기 제 1 방향에 교차하는 제 2 방향을 따라 신장하되, 서로 이격된 복수개의 제 2 마스크 패턴을 형성하고;상기 제 2 마스크 패턴들을 덮는 제 2 층간 절연막을 형성하고; 그리고상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴을 마스크로 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 식각하여 콘택홀을 형성하는 것을 포함하되, 상기 콘택홀은 상기 제 1 마스크 패턴들 사이 및 그 하부에 형성되는 제 1 콘택홀과, 상기 제 1 마스크 패턴 상부에 형성되고 상기 제 1 콘택홀에 연결되는 제 2 콘택홀로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 13에 있어서,상기 제 1 콘택홀은 상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴에 자기 정렬되고, 상기 제 2 콘택홀은 상기 제 2 마스크 패턴에 자기 정렬되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판상에 게이트 및 제 1 마스크 패턴이 적층된 복수개의 게이트 구조 패턴들이 서로 이격되어 제 1 방향을 따라 신장하도록 형성하고;상기 게이트 구조 패턴들을 덮는 제 1 층간 절연막을 형성하고;상기 제 1 방향에 교차하는 제 2 방향을 따라 신장하되, 서로 이격된 복수개의 제 2 마스크 패턴을 형성하고;상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴을 마스크로 상기 제 1 층간 절연막을 식각하여 콘택홀을 형성하고; 그리고상기 반도체 기판을 전면 식각하여 상기 제 2 마스크 패턴을 제거하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판상에 게이트 및 제 1 마스크 패턴이 적층된 복수개의 게이트 구조 패턴들이 서로 이격되어 제 1 방향을 따라 신장하도록 형성하고;상기 게이트 구조 패턴들을 덮는 제 1 층간 절연막을 형성하고;상기 제 1 방향에 교차하는 제 2 방향을 따라 신장하되, 서로 이격된 복수개의 제 2 마스크 패턴을 형성하고;상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴을 마스크로 상기 제 1 층간 절연막을 식각하여 콘택홀을 형성하고; 그리고상기 콘택홀에 노출된 상기 제 1 층간 절연막의 측면을 습식 식각하여 상기 제 1 마스크 패턴의 하부에 언더-컷이 생성되도록 하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판;상기 반도체 기판에 활성영역을 정의하는 소자분리막;상기 반도체 기판상에 게이트 및 제 1 마스크 패턴이 적층되어, 제 1 방향을 따라 신장하고 서로 이격된 복수개의 게이트 구조 패턴들;상기 복수개의 게이트 구조패턴들을 덮는 층간 절연막;상기 층간 절연막 상에 상기 제 2 방향을 따라 신장하고 서로 이격된 복수개의 제 2 마스크 패턴들; 및서로 인접한 한 쌍의 상기 제 1 마스크 패턴들과 서로 인접한 한 쌍의 상기 제 2 마스크 패턴들 사이에서 한정되고, 상기 제 1 및 제 2 마스크 패턴에 대하여 자기 정렬되는 적어도 하나의 콘택홀 내에 형성된 도전막을 포함하는 것을 것을 특징으로 하는 반도체 소자.
- 청구항 17에 있어서,상기 게이트 구조 패턴은 비휘발성 메모리 소자의 선택라인 패턴인 것을 특징으로 하는 반도체 소자.
- 청구항 17에 있어서,상기 소자분리막은 상기 제 2 방향으로 신장하며, 상기 제 2 마스크 패턴에 정렬된 것을 특징으로 하는 반도체 소자.
- 청구항 17에 있어서,상기 콘택홀의 측벽들과 상기 게이트 사이에 형성된 측벽 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 청구항 20에 있어서,상기 측벽 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 소자.
- 청구항 20에 있어서,상기 측벽 절연막은 상기 게이트의 측벽을 따라 형성된 실리콘 산화막과, 상기 콘택홀의 측벽들에 접하는 실리콘 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
- 청구항 17에 있어서,상기 콘택홀은 상기 제 1 마스크 패턴의 하부에서 언더-컷을 가지는 것을 특징으로 하는 반도체 소자.
- 청구항 17 내지 청구항 23 중 어느 한 항에 있어서,상기 콘택홀의 내벽에 형성된 절연막 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
- 반도체 기판;상기 반도체 기판에 활성영역을 정의하는 소자분리막;상기 반도체 기판상에 게이트 및 제 1 마스크 패턴이 적층되어, 제 1 방향을 따라 신장하고 서로 이격된 복수개의 구조물;상기 복수개의 구조물을 덮는 층간 절연막; 및상기 층간 절연막에 상기 반도체 기판을 노출시키도록 형성되는 콘택홀에 채워진 콘택 플러그를 포함하되;상기 콘택홀은 적어도 상기 제 1 마스크 패턴들 사이 및 그 하부에 형성되는 제 1 콘택홀과, 상기 제 1 마스크 패턴 상부에 형성되고 상기 제 1 콘택홀에 연결되는 제 2 콘택홀로 구성되며;상기 제 1 콘택홀은 제 1 마스크 패턴의 일 면에 자기 정렬된 상기 제 1 방향의 제 1 측벽과, 상기 일 면에 대향하는 다른 제 1 마스크 패턴의 타 면에 자기 정렬되고 상기 제 1 측벽에 평행하게 이격된 제 2 측벽과, 상기 제 1 방향에 교차하는 제 2 방향의 제 3 측벽과, 상기 제 3 측벽에 평행하게 이격된 제4 측벽을 가지며,상기 제 2 콘택홀은 상기 제 1 측벽 외곽의 제5 측벽과, 상기 제 2 측벽 외곽의 제6 측벽과, 상기 제 3 측벽 및 상기 제4 측벽을 가지며, 상기 제 2 방향으로 연장된 것을 특징으로 하는 반도체 소자.
- 청구항 25에 있어서,상기 소자분리막은 상기 제 2 방향으로 신장하며, 상기 제 3 및 제4 측벽은 상기 소자분리막에 정렬된 것을 특징으로 하는 반도체 소자.
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