KR100526881B1 - 반도체 소자에서의 콘택 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자에 있어서 비트라인과 수직방향으로 형성되는 콘택들사이에서 미스얼라인에 기인되는 쇼트현상을 방지 또는 최소화하기 위한 콘택 형성방법을 개시하고 있다. 절연막으로 에워싸이고, 비트라인용 도전막 및 캡핑막으로 이루어진 라인 패턴이 나란히 형성된 반도체 기판 상에, 상기 라인 패턴 사이를 통하여 콘택을 형성하는 방법은: 상기 절연막 및 라인 패턴의 상부 중에 상기 콘택이 형성될 부위를 제외한 부분이 마스킹된 마스킹막을 상기 절연막 및 라인 패턴 상부에 형성하는 단계; 상기 마스킹막을 식각마스크로 이용하여 절연막을 식각함에 의해 나란히 형성된 상기 라인 패턴 사이를 통하여 콘택홀을 형성하는 단계; 및 상기 콘택홀의 측벽에 스페이서를 형성한 후, 상기 콘택홀 내부를 도전성 물질로 채워 콘택을 형성하는 단계를 포함함에 의해, 스토리지 노드 콘택들의 미스얼라인에 기인되는 쇼트현상이 방지 또는 최소화된다.
Description
본 발명은 반도체 소자의 제조에 관한 것으로서, 더 상세하게는 반도체 소자에 있어서 서로 다른 층에 형성된 도전층과 도전층사이를 서로 전기적으로 연결하는 콘택 형성방법에 관한 것이다.
일반적으로, 반도체 유우저들이 저 소비전력과 하이 퍼포먼스를 더욱 더 요구함에 따라, 반도체 메모리 소자들이 고집적 및 고속화되는 추세이다. 그러나 제한된 반도체 칩내에 보다 많은 반도체 소자를 집적하기 위해서는 디자인 룰이 계속적으로 축소되어 좁은 면적에 다수의 콘택들이 형성되어야 하는데, 반도체 소자의 특성을 향상시키기 위하여 자기 정렬된 콘택(SAC ; Self Aligned Contact) 식각기술이 널리 이용되고 있다.
그러나 자기 정렬된 콘택을 형성하는 경우에도 많은 문제점들이 발생되고 있는데 특히, 반도체 소자가 0.14㎛ 이하의 디자인 룰을 가지는 경우에는 비트라인과 비트라인 사이에 형성되는 콘택들간 및 자기 정렬된 콘택들간의 절연문제가 심각하게 발생된다. 이와 같은 현상은 비트라인과 비트라인 사이에 콘택이 형성될 때, 사진식각 기술의 한계에 의하여 미스얼라인(misalign)이 발생되고, 미스얼라인의 결과로 비트라인과 콘택간 및 자기 정렬된 콘택간에 쇼트(short)가 발생되며, 최종적으로 맬펑션에 의한 반도체 소자의 결함(fail)이 발생된다. 위와 같은 결함 발생의 궁극적인 원인은 미세한 라인을 형성하기 위하여 도체 위에 사용되고 있는 다양한 종류의 질화막이 함께 낮아져 이들 질화막 마스크들이 후속되는 콘택 형성시 효과적으로 마스크 기능을 수행하지 못하고 있기 때문이다.
이러한 문제점를 해결하기 위하여, 종래의 기술에서는 비트라인 및 질화막으로 형성된 라인 패턴의 상부에 별도의 마스킹막이 형성되어 마스크로 이용됨으로써 사진식각 공정의 정밀도를 높이고 있다. 그러나, 라인 패턴의 상부에는 마스킹막이 형성되어 비트라인과 콘택간의 미스얼라인이 방지될 수는 있지만, 라인 패턴의 수직방향으로는 일반 사진공정에 사용되는 포토레지스트 패턴만이 절연막 상에 형성되어 마스크로 이용됨으로써 라인 패턴과 수직방향으로 형성된 콘택들간의 미스얼라인을 방지할 수 없는 문제가 있다. 이와 같은 현상은 반도체 소자가 100㎚ 이하의 디자인 룰을 가지는 경우에는 보다 미세한 패터닝(patterning)을 위하여 포토레지스트의 두께가 낮아지고 있으며, 콘택홀이 열리지 않는 것을 방지하기 위하여 과도식각(over etch)이 필요하는데 이때 낮아진 포토레지스가 마스크로서 충분한 기능을 다하지 못하는데 기인한다.
이하에서는 상기한 현상들이 발생되는 원인이 더욱 철저히 이해되도록 하기 위하여 종래의 콘택 형성방법이 첨부된 도면들을 참조하여 설명될 것이다.
도 1은 종래의 기술에 따라 콘택을 형성하기 위한 식각마스크 패턴을 나타내는 레이아웃도이다. 그리고, 도 2 내지 도 5는 종래의 기술에 따라 콘택이 형성되는 방법이 순서대로 제시된 공정순서도이다. 다만, 보다 정확한 설명을 위하여 도 1의 선 Ⅰ-Ⅰ′을 따라서 도시한 단면을 입체적으로 나타내고 있다. 그리고, 도 13은 종래의 기술에 따라 형성된 콘택을 설명하기 위하여 도 1의 선 Ⅱ-Ⅱ′을 따라서 도시한 단면도이다.
도 1에서, 참조부호 "100"은 활성영역과 비활성영역을 정의하기 위한 액티브 마스크 윈도우를 나타내고, 참조부호 "110"은 게이트 패턴을 형성하기 위한 게이트 마스크 윈도우를 나타내며, 참조부호 "120"은 비트라인을 형성하기 위한 비트라인 마스크 윈도우를 나타낸다. 그리고, 참조부호 "130"은 자기 정렬된 컨택을 형성하기 위한 식각마스크로서의 포토레지스 패턴을 나타낸다.
도 2 내지 도 5는 종래의 기술에 따라 콘택을 형성하는 방법을 보인 공정순서도로서 이를 참조하여 구체적으로 살펴보면 다음과 같다.
먼저 도 2를 참조하면, 제1 층간절연막(200)으로 에워싸인 콘택 패드(202)가 형성된 반도체 기판의 전면에 제2 층간절연막(204)이 형성된 후, 상기 제2 층간절연막(204) 상에 비트라인용 도전막(206) 및 캡핑막(208)이 순차적으로 형성된다. 상기 캡핑막(208)은 제2 층간절연막(204)과 식각선택비를 가지는 질화막으로 형성되고, 상기 비트라인용 도전막(206)은 도전성 물질인 텅스텐으로 형성된다. 이어서, 상기 비트라인용 도전막(206) 및 캡핑막(208)에 사진 및 식각공정을 진행하여 비트라인용 도전막(206) 및 캡핑막(208)으로 이루어진 복수의 라인 패턴(209)이 인접되도록 나란하게 스트라이프 형태로 형성된다. 이 후, 상기 라인 패턴(209)들을 포함하는 반도체 기판의 전면에 제3 층간절연막(210)이 형성된다.
도 3을 참조하면, 상기 캡핑막(208)을 평탄화 정지막으로 사용하여 제3 층간절연막(210)의 상부 표면과 상기 캡핑막(208)의 상부 표면이 동일한 선상에 존재하도록, 상기 제3 층간절연막(210)은 화학 기계적 연마(CMP) 또는 에치백(etch-back) 방법 등의 사용에 의해 평탄화된다.
도 4를 참조하면, 자기 정렬된 콘택이 형성될 부분 및 라인 패턴의 일부를 노출시키고, 상기 제3 층간절연막 및 캡핑막의 일부가 마스킹되면서 상기 라인 패턴과는 수직하게 마스킹된 포토레지스트 패턴(214)이 상기 제3 층간절연막(210) 및 캡핑막(208)의 상부에 형성된다. 이어서, 상기 포토레지스트 패턴(214) 및 캡핑막(208)을 식각마스크로 이용하여 제3 및 제2 층간절연막(210,204)을 순차적으로 식각함에 의해 스트라이프 형태로 나란하게 형성된 상기 라인 패턴(209) 사이를 통하여 콘택홀이 형성된다. 이 후, 상기 남아 있는 포토레지스터 패턴(214)은 에싱공정을 통해 제거된다.
도 5를 참조하면, 상기 콘택홀의 측벽에 스페이서(216)가 형성된 후, 상기 콘택홀 내부를 도전성 물질로 채워진 콘택(218)이 형성된 구조가 보여진다.
상술한 종래의 기술에 의하면, 라인 패턴의 상부가 캡핑막만으로 마스킹되어 콘택홀 형성을 위한 식각공정시 미스얼라인이 발생하여 비트라인과 자기 정렬된 콘택간의 전기적인 쇼트가 발생한다. 또한, 라인 패턴과 수직방향으로는 얇은 포토레지스트 패턴만으로 마스킹됨으로써 라인 패턴과 수직방향으로 형성된 콘택과 콘택간의 전기적인 쇼트가 발생한다.
이러한 종래의 기술을 문제점을 해결하기 위하여, 라인 패턴의 상부에 별도의 마스킹막이 형성되어 식각마스크로 이용됨으로써 비트라인과 콘택간의 쇼트현상을 방지하고 있다. 도 6 내지 도 13은 또 다른 종래의 기술에 따라 콘택을 형성하는 방법을 보인 공정순서도로서 이를 참조하여 구체적으로 살펴보면 다음과 같다.
먼저 도 6을 참조하면, 제1 층간절연막(200)으로 에워싸인 콘택 패드(202)가 형성된 반도체 기판의 전면에 제2 층간절연막(204)이 형성된 후, 상기 제2 층간절연막(204) 상에 비트라인용 도전막(206) 및 캡핑막(208)이 순차적으로 형성된다. 상기 캡핑막은 제2 층간절연막(204)과 식각선택비를 가지는 질화막으로 형성되고, 상기 비트라인용 도전막(206)은 도전성 물질인 텅스텐으로 형성된다. 이어서, 상기 비트라인용 도전막(206) 및 캡핑막(208)에 사진 및 식각공정을 진행하여 비트라인용 도전막 및 캡핑막으로 이루어진 복수의 라인 패턴(209)이 인접되도록 나란하게 스트라이프 형태로 형성된다. 이 후, 상기 라인 패턴(209)들을 포함하는 반도체 기판의 전면에 제3 층간절연막(210)이 형성된다.
도 7을 참조하면, 상기 캡핑막(208)을 평탄화 정지막으로 사용하여 제3 층간절연막(210)의 상부 표면과 상기 캡핑막(208)의 상부 표면이 동일한 선상에 존재하도록 상기 제3 층간절연막(210)은 화학 기계적 연마(CMP) 또는 에치백(etch-back) 방법 등의 사용에 의해 평탄화된다. 이어서, 상기 캡핑막(208)이 일정 두께가 남도록 상기 캡핑막만을 선택적으로 식각하여 상기 라인 패턴들의 상부에 리세스가 형성된다.
도 8을 참조하면, 상기 리세스를 포함하는 반도체 기판의 전면에 마스킹막(212)이 형성된 후, 상기 제3 층간절연막(210)의 상부 표면과 마스킹막(212)의 상부 표면이 동일한 선상에 존재하도록 상기 마스킹막(212)이 화학 기계적 연마(CMP) 또는 에치백(etch-back) 방법 등을 사용하여 평탄화된다.
도 9를 참조하면, 자기 정렬된 콘택이 형성될 부분 및 라인 패턴의 일부를 노출시키고, 상기 제3 층간절연막 및 캡핑막의 일부가 마스킹되면서 상기 라인 패턴과는 수직하게 마스킹된 포토레지스트 패턴(214)이 상기 제3 층간절연막(210) 및 마스킹막(212)의 상부에 형성된다.
도 10을 참조하면, 상기 포토레지스트 패턴(214) 및 마스킹막(212)을 식각마스크로 이용하여 제3 및 제2 층간절연막(210,204)을 순차적으로 식각함에 의해 스트라이프 형태로 나란하게 형성된 상기 라인 패턴(209) 사이를 통하여 콘택홀이 형성된다. 이 후, 상기 남아 있는 포토레지스터 패턴(214)은 에싱공정을 통해 제거된다.
도 11을 참조하면, 상기 콘택홀의 측벽에 스페이서(216)가 형성된 후, 상기 콘택홀 내부를 도전성 물질로 채워진 콘택 플러그(218)가 형성된다.
도 12를 참조하면, 상기 라인 패턴 상부에 형성된 실리콘 질화막을 평탄화 정지막으로 사용하여 상기 잔존하는 마스킹막(212)이 화학 기계적 연마 등과 같은 평탄화 공정을 진행하여 제거됨으로써 스토리지 노드 콘택이 형성된 구조가 보여진다.
도 13은 종래의 기술에 따른 콘택 형성방법으로 콘택을 형성한 결과물을 도 1의 선 Ⅱ-Ⅱ′를 따라 도시한 단면도이다.
도 13을 참조하면, 반도체 기판 상에 게이트 산화막(220), 게이트 도전막(222), 게이트 캡핑막(224)이 순차적으로 적층되고, 활성영역 상에는 스토리지 콘택 패드(226) 및 비트라인 콘택 패드(228)가 형성된다. 이 후, 제2 층간절연막(204)과 제3 층간절연막(210)이 적층되고, 상기 제2 층간절연막(204)과 제3 층간절연막(210)을 관통하는 스토리지 패드 콘택(218)이 나란히 형성되어 있다. 결국, 종래의 기술에 따르면, 스토리지 노드 콘택의 형성시에 미스얼라인이 발생할 경우 스토리지 노드 콘택간에 전기적인 쇼트가 발생되는데 이는 도 13의 결과물에서 잘 나타나 있다.
상술한 종래의 기술에 의하면 상기 마스킹막이 상기 라인 패턴 상부에만 형성되어 식각마스크로 이용됨으로써 비트라인과 자기 정렬된 콘택들의 미스얼라인을 방지하는 데는 효과가 있으나, 비트라인과 수직방향으로는 얇은 포토레지스트가 식각마스크로 이용됨으로써 비트라인과 수직방향으로 자기 정렬된 콘택들간에 미스얼라인이 발생되어 여전히 서로 쇼트가 발생되는 문제가 있다. 특히, 반도체 소자의 디자인룰이 0.14㎛ 이하로 미세화됨에 따라 이러한 미스얼라인이 빈번히 일어나고, 그에 따른 서로간의 쇼트현상이 발생되어 반도체 소자의 결함(fail)이 발생하게 된다.
따라서, 본 발명의 목적은 종래의 문제점을 해결할 수 있는 반도체 소자에 있어서 콘택 형성방법을 제공함에 있다.
본 발명의 또 다른 목적은 비트라인과 수직방향으로 형성되는 콘택들간의 미스얼라인을 방지할 수 있는 반도체 소자에 있어서 콘택 형성방법을 제공함에 있다.
본 발명의 또 다른 목적은 비트라인과 수직방향으로 형성되는 콘택들간의 쇼트현상을 방지할 수 있는 반도체 소자에 있어서 콘택 형성방법을 제공함에 있다.
본 발명의 또 다른 목적은 비트라인의 상부가 마스킹되고, 비트라인과 수직방향으로도 마스킹되는 마스킹막을 형성할 수 있는 반도체 소자에 있어서 콘택 형성방법을 제공함에 있다.
본 발명의 또 다른 목적은 비트라인의 상부가 마스킹되는 마스킹막과 단차를 가지면서 비트라인과 수직방향으로 마스킹되는 마스킹막을 형성할 수 있는 반도체 소자에 있어서 콘택 형성방법을 제공함에 있다.
상기의 목적들의 일부를 해결하기 위하여, 본 발명에 따른 콘택 형성방법은: 절연막으로 에워싸이고, 비트라인용 도전막 및 캡핑막으로 이루어진 라인 패턴이 나란히 형성된 반도체 기판 상에, 상기 라인 패턴 사이를 통하여 콘택을 형성하는 방법에 있어서; 상기 절연막 및 라인 패턴의 상부 중에 상기 콘택이 형성될 부위를 제외한 부분이 마스킹된 마스킹막을 상기 절연막 및 라인 패턴 상부에 형성하는 단계; 상기 마스킹막을 식각마스크로 이용하여 절연막을 식각함에 의해 나란히 형성된 상기 라인 패턴 사이를 통하여 콘택홀을 형성하는 단계; 및 상기 콘택홀의 측벽에 스페이서를 형성한 후, 상기 콘택홀 내부를 도전성 물질로 채워 콘택을 형성하는 단계를 포함함을 특징으로 한다.
상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 콘택 형성방법은; 제1 절연막으로 에워싸인 콘택 패드가 형성된 반도체 기판 상에 제2 절연막, 비트라인용 도전막 및 캡핑막을 순차적으로 적층하는 단계; 상기 캡핑막 및 비트라인용 도전막에 사진 및 식각공정을 진행하여 복수의 라인 패턴을 나란히 형성한 후, 상기 라인 패턴들을 포함하는 반도체 기판의 전면에 제3 절연막을 형성하는 단계; 상기 제3 절연막의 상부 표면과 상기 캡핑막의 상부 표면이 동일한 선상에 존재하도록 상기 제3 절연막을 평탄화한 후, 상기 캡핑막이 일정 두께가 남도록 상기 캡핑막을 선택적으로 식각하여 상기 라인 패턴들의 상부에 리세스를 형성하는 단계; 상기 리세스를 포함하는 반도체 기판의 전면에 마스킹막을 형성한 후, 상기 라인 패턴과 수직하고 상기 마스킹막의 일부를 마스킹한 포토레지스트 패턴을 상기 제3 절연막 상에 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 마스킹막을 상기 제3 절연막이 노출되도록 식각한 후, 상기 포토레지스트 패턴을 제거하는 단계; 상기 잔존하는 마스킹막을 식각마스크로 이용하여 제3 및 제2 절연막을 순차적으로 식각함에 의해 나란히 형성된 상기 라인 패턴 사이를 통하여 콘택홀을 형성하는 단계; 및 상기 콘택홀의 측벽에 스페이서를 형성한 후, 상기 콘택홀 내부를 도전성 물질로 채워 콘택을 형성하는 단계를 포함함을 특징으로 한다.
상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 콘택 형성방법은; 절연막으로 에워싸이고, 비트라인용 도전막 및 캡핑막으로 이루어진 라인 패턴이 나란히 형성된 반도체 기판 상에, 상기 라인 패턴 사이를 통하여 콘택을 형성하는 방법에 있어서; 상기 절연막 및 라인 패턴 상부에, 상기 라인 패턴의 상부가 마스킹되고, 상기 마스킹된 부분과 단차를 가지면서 상기 라인 패턴과 수직방향으로 절연막의 일부가 마스킹된 마스킹막을 형성하는 단계; 상기 마스킹막을 식각마스크로 이용하여 절연막을 식각함에 의해 나란히 형성된 상기 라인 패턴 사이를 통하여 콘택홀을 형성하는 단계; 및 상기 콘택홀의 측벽에 스페이서를 형성한 후, 상기 콘택홀 내부를 도전성 물질로 채워 콘택을 형성하는 단계를 포함함을 특징으로 한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니될 것이다.
도 14는 본 발명에 따라 콘택을 형성하기 위한 식각마스크 패턴을 나타내는 레이아웃도이다. 그리고, 도 15 내지 도 23은 종래의 기술에 따라 콘택을 형성하는 방법이 순서대로 제시된 공정순서도이다. 다만, 보다 정확한 설명을 위하여 도 14의 선 Ⅰ-Ⅰ′을 따라서 도시한 단면을 입체적으로 나타내고 있다. 그리고, 도 24는 본 발명에 따라 형성된 콘택을 설명하기 위하여 도 14의 선 Ⅱ-Ⅱ′을 따라서 도시한 단면도이다.
도 14에서, 참조부호 "300"은 활성영역과 비활성영역을 정의하기 위한 액티브 마스크 윈도우를 나타내고, 참조부호 "310"은 게이트 패턴을 형성하기 위한 게이트 마스크 윈도우를 나타내며, 참조부호 "320"은 비트라인을 형성하기 위한 비트라인 마스크 윈도우를 나타낸다. 그리고, 참조부호 "330"은 자기 정렬된 컨택을 형성하기 위한 식각마스크로서의 포토레지스 패턴을 나타낸다.
도 15 내지 도 23은 본 발명의 실시예에 따른 반도체 소자에서의 콘택 형성방법을 보인 공정순서도로서 이를 참조하여 구체적으로 살펴보면 다음과 같다.
먼저 도 15를 참조하면, 제1 층간절연막(400)으로 에워싸인 콘택 패드(402)가 형성된 반도체 기판의 전면에 제2 층간절연막(404)이 형성된다. 이어서, 상기 제2 층간절연막(404) 상에 비트라인용 도전막(406) 및 캡핑막(408)이 순차적으로 형성된다.
상기 제2 층간절연막(404)은 화학기상증착법(CVD ; Chemical Vapor Deposition), 저압 화학기상증착법(LPCVD ; Low Pressure Chemical Vapor Deposition) 또는 플라즈마 화학기상증착법(PECVD ; Plasma Enhanced Chemical Vapor Deposition)을 사용하여 형성될 수 있다. 또한, 상기 제2 층간절연막(404)은 USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphor Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Otho Silicate)막으로 형성될 수 있다.
도면에 도시하지는 않았지만, 상기 비트라인용 도전막(406)을 형성하기 전에, 제2 층간절연막(404) 상에 베리어막이 더 형성될 수도 있다. 예를 들면, Ti막/TiN막으로 이루어진 2중막으로 형성될 수 있다. 물론, 베리어막이 Ti막/TiN막으로 이루어진 2중막으로 한정되지 않음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명하다.
상기 비트라인용 도전막(406)은 통상적인 방법, 예컨대 화학기상증착법(CVD), 저압 화학기상증착법(LPCVD) 또는 플라즈마 화학기상증착법(PECVD)을 사용하여 형성될 수 있다. 상기 비트라인용 도전막(406)은 폴리실리콘막을 포함하는 실리사이드막(예컨대, 텅스텐 실리사이드막)으로 이루어진 단일막으로 형성될 수 있고, 폴리사이드 구조로 형성될 수도 있다. 또한, 비트라인이 폴리사이드 구조로 형성될 경우에는, 상기 비트라인용 도전막(406)이 다중막으로 형성될 수 있다. 예를 들면, 비트라인용 도전막(406)이 2중막으로 형성될 경우, 폴리실리콘막과 실리사이드막이 순차적으로 형성된 후에 캡핑막(406)과 마스킹막(408)이 순차적으로 형성될 수 있다. 상기 실리사이드막은 고융점 금속의 실리사이드막으로서 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 크롬(Cr), 이리듐(Ir), 또는 루비듐(Ru)의 실리사이드막일 수 있다. 상기 비트라인용 도전막(406)이 단일막으로 형성되는 경우에는 1000Å 내지 2000Å 사이의 두께로 형성될 수 있다. 또한, 폴리실리콘막과 실리사이드막이 순차적으로 적층된 2중막으로 형성될 경우에는 폴리실리콘막은 500Å 내지 1000Å 사이의 두께로 형성될 수 있고, 실리사이드막은 1000Å 내지 2000Å 사이의 두께로 형성될 수 있다.
상기 캡핑막(408)은 화학기상증착법(CVD), 저압 화학기상증착법(LPCVD), 플라즈마 화학기상증착법(PECVD), SACVD(Semi-Atmospheric Chemical Vapor Deposition), 스퍼터링 방법 또는 원자층 증착방법에 의하여 산화막 계열의 절연막으로 이루어진 층간절연막과 식각선택비를 가지는 실리콘 질화막으로 형성될 수 있다. 상기 캡핑막(408)이 질화막으로 형성될 경우에는, 굴절률이 2 정도인 통상적인 실리콘 질화막으로 형성될 수 있고, 더 바람직하게는 굴절률이 2.2 내지 2.5 사이인 실리콘이 풍부한 질화막으로 형성될 수 있다. 실리콘이 풍부한 질화막은 통상적인 실리콘 질화막보다는 스트레스가 1/2 내지 1/3 정도로 작기 때문에 캡핑막을 두껍게 형성하더라도 스트레스에 의한 크랙 유발을 방지할 수 있고, 산화막 계열의 절연막을 식각하는 에천트에 대하여 식각저항성이 크기 때문이다. 상기 캡핑막(408)의 두께는 후속되는 단계에서 식각마스크로서 수행되는 기능 등을 고려하여 결정되는데, 500Å 내지 2000Å 사이의 두께로 형성되는 것이 바람직하다.
도 16을 참조하면, 상기 비트라인용 도전막(406) 및 캡핑막(408)에 사진 및 식각공정을 진행하여 비트라인용 도전막(406) 및 캡핑막(408)으로 이루어진 복수의 라인 패턴(409)이 인접되도록 나란하게 스트라이프 형태로 형성된다. 이어서, 상기 라인 패턴(409)들을 포함하는 반도체 기판의 전면에 제3 층간절연막(410)이 형성된다. 상기 제3 층간절연막(410)은 상기 제2 층간절연막(404)을 형성하기 위하여 사용할 수 있는 방법과 마찬가지로 형성될 수 있고, 제2 층간절연막(404)으로 형성될 수 있는 물질막과 동일한 종류의 물질막으로 형성될 수 있다.
도 17을 참조하면, 상기 캡핑막(408)을 평탄화 정지막으로 사용하여 제3 층간절연막(410)의 상부 표면과 상기 캡핑막(408)의 상부 표면이 동일한 선상에 존재하도록 상기 제3 층간절연막(410)이 평탄화된다. 상기 평탄화 공정은 화학 기계적 연마(CMP) 또는 에치백(etch-back) 방법 등을 사용하여 진행된다. 이어서, 상기 캡핑막(408)이 일정 두께가 남도록 상기 캡핑막만을 선택적으로 식각하여 상기 라인 패턴들의 상부에 리세스가 형성된다.
도 18을 참조하면, 상기 리세스를 포함하는 반도체 기판의 전면에 마스킹막(412)이 형성된다. 상기 마스킹막(412)은 화학기상증착법(CVD), 저압 화학기상증착법(LPCVD), 플라즈마 화학기상증착법(PECVD), SACVD, 스퍼터링 방법 또는 원자층 증착방법을 사용하여 폴리실리콘막으로 형성되는 것이 바람직하다. 상기 마스킹막(412)이 폴리실리콘막으로 형성된 경우 산화막 계열의 절연막으로 이루어진 제3 층간절연막과 마스킹막 사이의 식각선택비가 40:1 정도로 매우 크므로 후속되는 자기 정렬된 콘택 형성과정에서 거의 식각되지 않기 때문이다. 따라서, 상기 마스킹막을 식각마스크로 이용하여 식각공정을 진행하는 경우 스토리지 노드 콘택 형성시 미스얼라인 없이 형성된다.
종래의 기술과는 달리, 본 발명의 실시예에서는 제3 층간절연막의 상부 표면과 마스킹막의 상부 표면이 동일한 선상에 존재하도록 상기 마스킹막을 평탄화하는 공정은 제외된다. 상기 라인 패턴과 수평방향으로 마스킹될 뿐만 아니라 라인 패턴과 수직방향으로도 마스킹된 마스킹막을 식각마스크로 이용하는 데 본 발명의 특징이 있으므로, 마스킹막을 라인 패턴과 수평방향으로만 남기기 위하여 진행되는 마스킹막의 평탄화 공정은 불필요하기 때문이다.
또한, 상기 마스킹막이 형성된 후, 후속되는 사진공정을 위하여 별도로 마스킹막을 평탄화하는 공정 역시도 불필요하다. 상기 라인 패턴들의 상부에 형성된 얕은 리세스에 상기 마스킹막이 먼저 증착되고, 그 다음 상기 제3 층간절연막 상부가 순차적으로 증착되어서 상기 제3 층간절연막의 상부가 별도의 평탄화 공정이 필요없을 정도로 평탄하게 형성되기 때문이다.
도 19를 참조하면, 상기 라인 패턴(409)과 수직하고, 상기 마스킹막(412)의 일부를 마스킹한 포토레지스트 패턴(414)이 상기 마스킹막(412) 상에 형성된다. 상기 포토레지스트 패턴(414)은 자기 정렬된 콘택이 형성될 부분 및 라인 패턴의 일부를 노출시키고, 상기 마스킹막의 일부가 마스킹되면서 상기 라인 패턴(409)과는 수직방향으로 형성된다. 또한, 상기 패턴(414)은 상기 마스킹막(412) 상에 감광막 예컨대 포토레지스트를 도포한 후 사진 공정을 진행함에 의해 형성된다.
도 20을 참조하면, 상기 포토레지스트 패턴(414)을 식각마스크로 이용하여 상기 제3 층간절연막(410)이 노출되도록 상기 마스킹막(412)이 식각된다. 상기 마스킹막(412)의 식각시 상기 라인 패턴(409)의 상부에 존재하는 마스킹막도 일정 부분 식각되어 리세스(미도시)가 형성될 수 있기 때문에, 상기 마스킹막(412)이 후속공정에서 식각마스크의 기능을 충분히 수행하기 위하여 식각 장비가 적절히 제어되어야 한다. 상기 리세스는 상기 제3 층간절연막(410)의 상부 표면보다 200Å 이내의 아래에 위치되는 것이 바람직하다. 이 후, 상기 마스킹막(412a) 상에 남아 있는 포토레지스터 패턴(414)이 에싱공정을 통해 제거되면, 도 20의 결과물이 얻어진다.
도 20의 결과물을 통해 알 수 있는 바와 같이, 본 발명의 실시예에서는 라인 패턴 상부가 마스킹될 뿐만 아니라 라인 패턴의 상부가 마스킹된 부분과 단차를 가지면서 라인 패턴과 수직방향으로도 마스킹된 마스킹막이 형성됨을 명백히 알 수 있다. 특히, 마스킹막이 폴리실리콘막 재질로 형성될 경우 산화막 계열의 절연막으로 이루어진 제3 층간절연막과 마스킹막 사이의 식각선택비가 매우 커져서 후속되는 자기 정렬된 콘택 형성과정에서 마스킹막이 거의 식각되지 않는다. 그러므로 상기 마스킹막을 식각마스크로 이용하는 경우에는 마스킹막으로 자기 정렬되어 반도체 소자의 디자인 룰이 미세한 때에도 충분한 얼라인 마진을 확보할 수 있으므로 미스얼라인없이 자기 정렬된 콘택이 형성될 수 있다.
종래의 기술의 경우에, 마스킹막이 라인 패턴의 상부에만 형성되고, 라인 패턴과 수직방향으로는 얇은 포토레지스트 패턴만이 형성되어 식각마스크로 이용됨으로써 비트라인과 수직방향으로 형성되어 자기 정렬된 콘택의 미스얼라인을 방지할 수 없다. 이와 같은 현상은 보다 미세한 패터닝을 위하여 포토레지스트의 두께가 낮아지고 있으며, 콘택홀이 열리지 않는 것을 방지하기 위하여 과도식각이 필요하는데 이때 낮아진 포토레지스가 마스크로서 충분한 기능을 다하지 못하기 때문이다.
반면, 본 발명에 의하면, 라인 패턴의 상부가 마스킹되는 마스킹막이 형성되어 식각마스크로 이용됨으로써 비트라인과 자기 정렬된 콘택의 미스얼라인이 방지될 수 있다. 또한, 라인 패턴과 수직방향으로도 마스킹되는 마스킹막이 함께 형성되어 식각마스크로 이용됨으로써 비트라인과 수직방향으로도 얼라인 마진을 충분히 확보하여 비트라인과 수직방향으로 형성된 콘택들간의 미스얼라인이 방지될 수 있는 본 발명의 목적이 여기서 나타난다.
도 21을 참조하면, 상기 잔존하는 마스킹막(412a) 즉, 라인 패턴의 상부가 마스킹되고 라인 패턴과 수직방향으로 마스킹된 마스킹막(412a)을 식각마스크로 이용하여 제3 및 제2 층간절연막(410,404)을 순차적으로 식각함에 의해 스트라이프 형태로 나란하게 형성된 라인 패턴(409) 사이를 통하여 콘택홀이 형성된다.
또한, 상기 잔존하는 마스킹막(412a) 및 포토레지스트 패턴(414)를 식각마스크로 이용하여 제3 및 제2 층간절연막(410,404)을 순차적으로 식각하여 콘택홀이 형성된 후, 상기 포토레지스터 패턴(414)이 에싱공정을 통해 제거될 수도 있다.
도 22를 참조하면, 상기 콘택홀의 측벽에 스페이서(416)가 형성된 후, 상기 콘택홀 내부를 도전성 물질로 채워진 콘택 플러그(418)가 형성된다. 상기 스페이서(416)는 상기 콘택홀의 측벽을 마스킹하기 위하여 실리콘 질화막으로 형성되는 것이 바람직하다. 상기 스페이서(416)는 상기 콘택홀의 측벽에 실리콘 질화막을 증착한 후, 에치백 공정을 진행하여 형성된다. 또한, 상기 도전성 물질은 폴리실리콘막 재질로 이루어지는 것이 바람직하다.
도 23을 참조하면, 상기 라인 패턴에 형성된 캡핑막(408a)을 평탄화 정지막으로 사용하여 상기 잔존하는 마스킹막(412a)이 화학 기계적 연마 등과 같은 평탄화 공정을 진행하여 제거됨으로써 상기 콘택 플러그(418)의 하부가 상기 콘택 패드(402)의 상부와 전기적으로 연결되는 스토리지 노드 콘택이 마침내 형성된다.
도 24는 본 발명에 따른 콘택 형성방법으로 콘택을 형성한 결과물을 도 5의 선 Ⅱ-Ⅱ′를 따라 도시한 단면도이다.
도 24를 참조하면, 반도체 기판 상에 게이트 산화막(420), 게이트 도전막(422), 게이트 캡핑막(424)이 순차적으로 적층되고, 활성영역 상에는 스토리지 콘택 패드(426) 및 비트라인 콘택 패드(428)가 형성된다. 이 후, 제2 층간절연막(404)과 제3 층간절연막(410)이 적층되고, 상기 제2 층간절연막(404)과 제3 층간절연막(410)을 관통하는 스토리지 패드 콘택(418)이 나란히 형성되어 있다. 상술한 본 발명의 실시예에 따라 스토리지 노드 콘택(418)이 미스얼라인 없이 형성되어 스토리지 노드 콘택간에 전기적인 쇼트가 발생되지 않음이 도 24의 결과물에서 명백히 보여진다.
상술한 바와 같이, 본 발명에 따르면 비트라인의 상부가 마스킹되고, 비트라인과 수직방향으로도 마스킹되는 마스킹막을 이용하여 콘택 형성시 미스얼라인을 방지하는 효과가 있다.
또한, 본 발명은 비트라인의 상부가 마스킹되는 마스킹막과 단차를 가지면서 비트라인과 수직방향으로 마스킹되는 마스킹막을 이용하여 콘택 형성시 미스얼라인을 방지 또는 최소화하는 효과를 갖는다.
또한, 본 발명에 따르면, 비트라인과 수직방향으로 형성되는 콘택들간의 미스얼라인을 방지하여 콘택간의 쇼트현상을 방지하는 효과를 갖는다.
도 1은 종래의 기술에 따른 콘택 형성을 위한 식각마스크 패턴을 나타내는 레이아웃도이다.
도 2 내지 도 5는 종래 기술에 따른 콘택 형성방법을 설명하기 위하여 도 1의 선 Ⅰ-Ⅰ′을 따라서 도시한 단면을 나타내는 공정순서도이다.
도 6 내지 도 12는 또 다른 종래 기술에 따른 콘택 형성방법을 설명하기 위하여 도 1의 선 Ⅰ-Ⅰ′을 따라서 도시한 단면을 나타내는 공정순서도이다.
도 13은 종래의 기술에 따른 콘택 형성방법으로 콘택을 형성한 결과물을 도 1의 선 Ⅱ-Ⅱ′를 따라 도시한 단면도이다.
도 14는 본 발명에 따른 콘택 형성을 위한 식각마스크 패턴을 나타내는 레이아웃도이다.
도 15 내지 23은 본 발명에 따른 콘택 형성방법을 설명하기 위하여 도 14의 선 Ⅰ-Ⅰ′을 따라서 도시한 단면을 나타내는 공정순서도이다.
도 24는 본 발명에 따른 콘택 형성방법으로 콘택을 형성한 결과물을 도 14의 선 Ⅱ-Ⅱ′를 따라 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
400 : 제1 층간절연막 402 : 콘택 패드
404 : 제2 층간절연막 406 : 비트라인
408 : 캡핑막 410 : 제3 층간절연막
412 : 마스킹막 416 : 스페이서
418 : 콘택 플러그
Claims (20)
- 절연막으로 에워싸이고, 비트라인용 도전막 및 캡핑막으로 이루어진 라인 패턴이 나란히 형성된 반도체 기판 상에, 상기 라인 패턴 사이를 통하여 콘택을 형성하는 방법에 있어서:상기 절연막 및 라인 패턴의 상부 중에 상기 콘택이 형성될 부위를 제외한 부분이 마스킹되게 할 마스킹막을, 상기 라인 패턴의 상부가 마스킹되고 상기 마스킹된 부분과 단차를 가지면서 상기 라인 패턴과 수직방향으로 절연막의 일부가 마스킹되도록 상기 절연막 및 라인 패턴 상부에 형성하는 단계;상기 마스킹막을 식각마스크로 이용하여 절연막을 식각함에 의해 나란히 형성된 상기 라인 패턴 사이를 통하여 콘택홀을 형성하는 단계; 및상기 콘택홀의 측벽에 스페이서를 형성한 후, 상기 콘택홀 내부를 도전성 물질로 채워 콘택을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자에 있어서 콘택 형성방법.
- 제 1항에 있어서, 상기 마스킹막을 상기 절연막 및 비트라인용 도전막 및 캡핑막으로 이루어진 라인 패턴 상부에 형성하는 단계는:상기 절연막의 상부 표면과 상기 캡핑막의 상부 표면이 동일한 선상에 존재하도록 상기 절연막을 평탄화한 후, 상기 캡핑막이 일정 두께가 남도록 상기 캡핑막을 선택적으로 식각하여 상기 라인 패턴들의 상부에 리세스를 형성하는 단계;상기 리세스를 포함하는 반도체 기판의 전면에 마스킹막을 형성한 후, 상기 라인 패턴과 수직하고 상기 마스킹막의 일부를 마스킹한 포토레지스트 패턴을 상기 절연막 상에 형성하는 단계; 및상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 마스킹막을 상기 절연막이 노출되도록 식각한 후, 상기 포토레지스트 패턴을 제거하는 단계를 포함함을 특징으로 하는 반도체 소자에 있어서 콘택 형성방법.
- (삭제)
- 제 3항에 있어서,상기 마스킹막은 화학기상증착법(CVD), 저압 화학기상증착법(LPCVD), 플라즈마 화학기상증착법(PECVD), SACVD, 스퍼터링 방법 또는 원자층 증착방법을 사용하여 증착하는 방식 중에서 선택된 어느 하나의 방식을 이용하여 형성됨을 특징으로 하는 반도체 소자에 있어서 콘택 형성방법.
- 제 3항에 있어서,상기 마스킹막은 상기 절연막과 식각선택비가 큰 재질로 형성됨을 특징으로 하는 반도체 소자에 있어서 콘택 형성방법.
- 제 3항에 있어서,상기 마스킹막은 폴리실리콘막 재질임을 특징으로 하는 반도체 소자에 있어서 콘택 형성방법.
- 제 1항 또는 제 2항에 있어서,상기 절연막은 USG, BPSG, PSG 또는 PE-TEOS막으로 이루어진 산화막군에서 어느 하나로 형성되거나, 또는 상기 산화막군 중에서 둘 이상을 포함하는 다중막으로 형성됨을 특징으로 하는 반도체 소자에 있어서 콘택 형성방법.
- 제 1항 또는 제 2항에 있어서,상기 비트라인용 도전막은 폴리실리콘막 또는 실리사이드막으로 이루어진 단일막으로 형성되거나, 상기 막들을 포함하는 다중막으로 형성됨을 특징으로 하는 반도체 소자에 있어서 콘택 형성방법.
- 제 1항 또는 제 2항에 있어서,상기 캡핑막은 상기 절연막과 식각선택비를 가지고, 굴절률이 2.2 내지 2.5인 실리콘 질화막으로 형성됨을 특징으로 하는 반도체 소자에 있어서 콘택 형성방법.
- 제 1항에 있어서,상기 스페이서는 실리콘 질화막 재질로 형성됨을 특징으로 하는 반도체 소자에 있어서 콘택 형성방법.
- 제 1항에 있어서,상기 도전성 물질은 폴리실리콘막으로 형성됨을 특징으로 하는 반도체 소자에 있어서 콘택 형성방법.
- 제 1항에 있어서,상기 콘택은 상기 콘택의 하부가 상기 콘택 패드의 상부와 전기적으로 연결됨을 특징으로 하는 반도체 소자에 있어서 콘택 형성방법.
- 제 1항에 있어서,상기 콘택을 형성한 후에, 상기 잔존하는 마스킹막을 평탄화하여 제거하는 단계를 더 포함함을 특징으로 하는 반도체 소자에 있어서 콘택 형성방법.
- 제 13항에 있어서,상기 평탄화는 CMP 또는 에치백 방법으로 수행됨을 특징으로 하는 반도체 소자에 있어서 콘택 형성방법.
- 제1 절연막으로 에워싸인 콘택 패드가 형성된 반도체 기판 상에 제2 절연막, 비트라인용 도전막 및 캡핑막을 순차적으로 적층하는 단계;상기 캡핑막 및 비트라인용 도전막에 사진 및 식각공정을 진행하여 복수의 라인 패턴을 나란히 형성한 후, 상기 라인 패턴들을 포함하는 반도체 기판의 전면에 제3 절연막을 형성하는 단계;상기 제3 절연막의 상부 표면과 상기 캡핑막의 상부 표면이 동일한 선상에 존재하도록 상기 제3 절연막을 평탄화한 후, 상기 캡핑막이 일정 두께가 남도록 상기 캡핑막을 선택적으로 식각하여 상기 라인 패턴들의 상부에 리세스를 형성하는 단계;상기 리세스를 포함하는 반도체 기판의 전면에 마스킹막을 형성한 후, 상기 라인 패턴과 수직하고 상기 마스킹막의 일부를 마스킹한 포토레지스트 패턴을 상기 마스킹막의 상부에 형성하는 단계;상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 마스킹막을 상기 제3 절연막이 노출되도록 식각한 후, 상기 포토레지스트 패턴을 제거하는 단계;상기 잔존하는 마스킹막을 식각마스크로 이용하여 제3 및 제2 절연막을 순차적으로 식각함에 의해 나란히 형성된 상기 라인 패턴 사이를 통하여 콘택홀을 형성하는 단계; 및상기 콘택홀의 측벽에 스페이서를 형성한 후, 상기 콘택홀 내부를 도전성 물질로 채워 콘택을 형성하는 단계를 포함함을 특징으로 하는 콘택 형성방법.
- 제 15항에 있어서,상기 콘택은 상기 콘택의 하부가 상기 콘택 패드의 상부와 전기적으로 연결됨을 특징으로 하는 반도체 소자에 있어서 콘택 형성방법.
- 제 15항에 있어서,상기 비트라인용 도전막을 형성하기 전에, Ti/TiN막으로 이루어진 베리어막이 더 형성됨을 특징으로 하는 반도체 소자에 있어서 콘택 형성방법.
- 제 15항에 있어서,상기 콘택을 형성한 후에, 상기 잔존하는 마스킹막을 평탄화하여 제거하는 단계를 더 포함함을 특징으로 하는 반도체 소자에 있어서 콘택 형성방법.
- 절연막으로 에워싸이고, 비트라인용 도전막 및 캡핑막으로 이루어진 라인 패턴이 나란히 형성된 반도체 기판 상에, 상기 라인 패턴 사이를 통하여 콘택을 형성하는 방법에 있어서:상기 절연막 및 라인 패턴 상부에, 상기 라인 패턴의 상부가 마스킹되고, 상기 마스킹된 부분과 단차를 가지면서 상기 라인 패턴과 수직방향으로 절연막의 일부가 마스킹된 마스킹막을 형성하는 단계;상기 마스킹막을 식각마스크로 이용하여 절연막을 식각함에 의해 나란히 형성된 상기 라인 패턴 사이를 통하여 콘택홀을 형성하는 단계; 및상기 콘택홀의 측벽에 스페이서를 형성한 후, 상기 콘택홀 내부를 도전성 물질로 채워 콘택을 형성하는 단계를 포함함을 특징으로 하는 콘택 형성방법.
- 절연막으로 에워싸이고, 비트라인용 도전막 및 캡핑막으로 이루어진 라인 패턴이 나란히 형성된 반도체 기판 상에, 스토리지 노드 콘택의 형성을 위한 하드 마스크를 형성하는 방법에 있어서:상기 반도체 기판의 전면에 마스킹막을 형성한 후, 사진공정을 진행하여 라인 패턴과 수직하고 상기 마스킹막의 일부를 마스킹한 포토레지스트 패턴을 상기 마스킹막 상에 형성하는 단계;상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 마스킹막을 상기 절연막이 노출되도록 식각함에 의해 상기 절연막 및 라인 패턴의 상부 중에서 상기 스토리지 노드 콘택이 형성될 부위를 제외한 부분이 마스킹된 마스킹막을 상기 절연막 및 라인 패턴 상부에 형성하는 단계를 포함함을 특징으로 하는 방법.
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