CN110943045A - 一种半导体结构及其制备方法 - Google Patents
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Abstract
本发明提供一种半导体结构及其制备方法，该方法至少包括：在半导体衬底上形成有多个间隔排布的有源区，有源区内形成多个埋入式栅极组件；在衬底上形成第一隔离层；蚀刻第一隔离层，形成位线接触孔；在线接触孔中填充导电材料形成具有第一宽度的位线接触节点，并在位线接触节点上方形成具有小于第一宽度的第二宽度的直线型位线。位线接触孔覆盖同一有源区内相邻的栅极组件之间的至少部分有源区和部分浅沟槽隔离结构。形成的位线与位线接触节点良好接触并很好地避开电容接触区。该方法减少了位线形成过程中的光学邻近效应修正难度，降低了形成难度，同时有效减小位线中的寄生电阻。有利于存储器尺寸的缩小，同时保证存储器良好的功能性。
Description
技术领域
本发明涉及半导体集成电路制造技术领域，具体涉及一种半导体结构及其制备方法。
背景技术
动态随机存取存储器(DRAM)单元包括用于存储电荷的电容器和存取晶体管。通常情况下为了绕过电容器接触节点，位线往往形成弯曲或波浪型结构，如图1所示的弯曲型结构。
然而，随着半导体器件尺寸的不断缩小，弯曲的位线在进行曝光显影时需要复杂的光学邻近效应修正，制作难度很大。另外，弯曲或波浪型位线的导线中存在相对较大的寄生电阻，不利于器件尺寸的缩小。
发明内容
有鉴于此，本发明提供一种半导体结构及其制备方法，将位线制作成直线形状，减少光学邻近效应修正难度，并减少位线中的寄生电阻。
根据本发明的第一方面，本发明提供了一种位线制备方法，该制备方法至少包括以下步骤：
S01，提供半导体衬底，在所述半导体衬底上形成浅沟槽隔离结构，以隔离出多个间隔排布的有源区，所述有源区上形成有多个埋入式栅极组件；
S02，在所述半导体衬底上形成第一隔离层；
S03，在所述第一隔离层上形成图形化的第一掩膜层，所述第一掩膜层上形成有多个第一沟槽；
S04，在所述第一掩膜层上形成图形化的第二掩膜层，所述第二掩膜层上形成多个第二沟槽，所述第二沟槽的方向与所述第一沟槽的方向相交；
S05，通过所述第一掩膜层和所述第二掩膜层作为掩膜，蚀刻所述第一隔离层，形成位线接触孔；
S06，在所述位线接触孔中填充导电材料形成位线接触节点，并在所述位线接触节点上方形成位线；
其中，所述位线接触节点具有第一宽度，所述位线具有第二宽度。
可选地，所述步骤S01还包括：在所述衬底上形成第二隔离层，所述第二隔离层覆盖除所述埋入式栅极组件以外的所述衬底表面。
可选地，步骤S03包括如下步骤：在所述第一隔离层上沉积第一掩膜层和图形化的第一光刻胶层，通过蚀刻将所述第一光刻胶层的图案转移到所述第一掩膜层，在所述第一掩膜层上形成垂直于所述位线方向的第一沟槽。
可选地，步骤S04还包括如下步骤：
在所述第一掩膜层上方依次沉积第三掩膜层和图形化的第二光刻胶层；以及
在图形化的第二光刻胶层上沉积第二掩膜层，正面刻蚀所述第二掩膜层，并去除所述第二光刻胶，以形成所述第二沟槽。
可选地，步骤S05还包括如下步骤：
以所述第二掩膜层作为掩膜，蚀刻所述第三掩膜层，以将所述第二沟槽的图案转移至所述第三掩膜层；以及
以所述第一掩膜层和所述第三掩膜层为掩膜，蚀刻所述第一隔离层，形成位线接触孔。
可选地，步骤S05包括蚀刻所述第一隔离层、第二隔离层、半导体衬底及所述浅沟槽隔离结构，所述位线接触孔由所述第一隔离层和所述第二隔离层隔离。
可选地，所述位线接触孔覆盖同一所述有源区内相邻的所述埋入式栅极组件之间的至少部分有源区和部分浅沟槽隔离结构。
可选地，步骤S06，形成位线包括如下步骤：
在形成了所述位线接触节点的所述半导体衬底上依次沉积阻挡层、金属层、第三隔离层及图形化的第三光刻胶层；
将所述第三光刻胶层的图案转移至所述第三隔离层；以及
以所述第三隔离层作为掩膜，蚀刻所述金属层和阻挡层，形成所述位线。
可选地，所述位元线位线形状包括直线型。
可选地，所述第一宽度大于所述第二宽度。
根据本发明的第二方面，本发明提供一种半导体结构，所述半导体结构至少包括：
半导体衬底，所述半导体衬底具有浅沟槽隔离结构，以隔离出多个间隔排布的有源区，每个所述有源区内具有多个埋入式栅极组件；
第一隔离层，所述第一隔离层位于所述半导体衬底的上方；
位线接触节点，所述位线接触节点位于同一所述有源区内相邻的所述埋入式栅极组件之间的至少部分有源区和部分浅沟槽隔离结构上，所述位线接触节点由所述第一隔离层隔离；
位线，所述位线位于所述位线接触节点上方，将相邻有源区之间的所述位线接触节点连接；
其中，所述位线接触节点具有第一宽度，所述位线具有第二宽度。
可选地，所述位线形状包括直线型。
可选地，所述半导体衬底上还具有第二隔离层，所述第二隔离层位于所述第一隔离层下方，并覆盖除所述埋入式栅极组件以外的所述衬底表面。
可选地，所述第一宽度大于所述第二宽度。
如上所述，本发明的半导体结构制备方法具有如下技术效果：
1、本发明的半导体结构制备方法，蚀刻半导体衬底上的第一隔离层，形成位线接触孔，在位线接触孔中填充导电材料形成位线接触节点。所述位线接触孔以及在该位线接触孔中填充导电材料形成的位线接触节点覆盖同一所述有源区内相邻的所述埋入式栅极组件之间的至少部分有源区和部分浅沟槽隔离结构。因此，可以在位线接触节点上方形成直线型位线，该直线型位线将相邻有源区之间的所述位线接触节点连接，实现与位线接触节点良好的接触，该直线型位线同时很好地避开了有源区上的电容接触区。因此，该方法减少了形成过程中的光学邻近效应修正难度，降低了形成难度。并且能够有效减小位线中的寄生电阻。
2、本发明的半导体结构，由于半导体结构的位线中的寄生电阻明显减小，因此，有利于存储器尺寸的缩小，同时能够保证存储器良好的功能性。
附图说明
通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：
图1显示为现有技术中形成的弯曲型位线的示意图。
图2显示为本发明实施例一提供的半导体结构制备方法的流程图。
图3显示为执行图2所示的本发明实施例一提供的半导体结构制备方法流程图中的步骤S01形成多个有源区所获得的结构的示意图。
图3-1A显示为形成图3所示结构过程中形成浅隔离沟槽时沿图3中A-A1方向的截面结构示意图。
图3-2A显示为图3所示的结构沿A-A1方向的截面结构示意图。
图4显示为执行图2所示的流程图中的步骤S01和步骤S02时在半导体衬底上形成栅极组件以及在衬底上形成第一隔离层所获得的结构的示意图。
图4-1A显示为形成图4所示结构过程中形成埋入式栅极沟槽时沿A-A1方向的截面结构示意图。
图4-2A显示为图4所示结构沿A-A1方向的截面结构示意图。
图5A显示为执行图2所示的流程图中的步骤S03时沉积了第一掩膜层的结构沿A-A1方向的截面结构示意图。
图5B显示为执行图2所示的流程图中的步骤S03时沉积了第一掩膜层的结构沿B-B1方向的截面结构示意图。
图6A显示为执行图2所示的流程图中的步骤S03时在第一掩膜层上形成第一沟槽所获得的结构沿A-A1方向的截面结构示意图。
图6B显示为执行图6A所获得的结构沿B-B1方向的截面结构示意图。
图7A显示为执行图2所示的流程图中的步骤S04时在图6A所示的结构上方沉积第三掩膜层所获得的结构沿A-A1方向的截面结构示意图。
图7B显示为执行图7A所获得的结构沿B-B1方向的截面结构示意图。
图8A显示为执行图2所示的流程图中的步骤S04时在图7A和7B所示结构上沉积图形化的第二光刻胶层所获得的结构沿A-A1方向的截面结构示意图。
图8B显示为图8A所获得的结构沿B-B1方向的截面结构示意图。
图9-1A显示为执行图2所示的流程图中的步骤S04时在图8A所示的结构上方沉积第二掩膜层所获得的结构沿A-A1方向的截面结构示意图。
图9-1B显示为图9-1A所获得的结构沿B-B1方向的截面结构示意图。
图9-2A显示为执行图2所示的流程图中的步骤S04时蚀刻第二掩膜层、去除第二光刻胶层形成第二沟槽所获得的结构沿A-A1方向的截面结构示意图。
图9-2B显示为图9-2A所获得的结构沿B-B1方向的截面结构示意图。图10A显示为执行图2所示的流程图中的步骤S05时以第二掩膜层为掩膜，蚀刻第三掩膜层进行图案转移所获得的结构沿A-A1方向的截面结构示意图。
图10B显示为图10A所获得的结构沿B-B1方向的截面结构示意图。
图11A显示为执行图2所示的流程图中的步骤S05时蚀刻第一隔离层形成位线接触孔所获得的结构沿A-A1方向的截面结构示意图。
图11B显示为图11A所获得的结构沿B-B1方向的截面结构示意图。
图12显示为执行图2所示的流程图中的步骤S06形成位线接触节点所获得的结构的示意图。
图12A显示为图12所示结构沿A-A1方向的截面结构示意图。
图12B显示为图12所示结构沿B-B1方向的截面结构示意图。
图13显示为执行图2所示的流程图中的步骤S06形成位线所获得的结构及实施例二提供的半导体结构的示意图。
图13A显示为形成图13所示结构时在图12所示结构上方沉积阻挡层、金属层、第三隔离层及图形化的第三光刻胶层所获得的结构沿A-A1方向的截面结构示意图。
图13B显示为图13A所示结构沿B-B1方向的截面结构示意图。
图14-1A显示为将图13B所示第三光刻胶的图案转移至第三隔离层所形成的结构沿A-A1方向的截面结构示意图。
图14-1B显示为图14-1A所示结构沿B-B1方向的截面结构示意图。
图14-2A显示为以图14-1B所示的第三隔离层为掩膜蚀刻金属层和阻挡层形成位线得到的图13所示的结构沿A-A1方向的截面结构示意图。
图14-2B显示为图13所示结构沿B-B1方向的截面结构示意图。
附图标记
100 半导体衬底
110 有源区
120 浅沟槽隔离沟槽
125 浅沟槽隔离
130 第二隔离层
210 埋入式栅极沟槽
215 埋入式栅极组件
220 第一隔离层
310 第一掩膜层
320 第一光刻胶层
330 第三掩膜层
340 第二光刻胶层
350 第二掩膜层
370 位线接触孔
375 位线接触节点
410 阻挡层
420 金属层
430 第三隔离层
440 第三光刻胶层
S01～S06 步骤
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供一种半导体结构及其制备方法，本发明的半导体结构制备方法中，位线形成为直线结构，从而在曝光时减少光学邻近效应修正难度，并减少位线中的寄生电阻。
实施例一
本实施例提供了一种半导体结构制备方法，如图2所示，该半导体结构制备方法至少包括如下步骤：
S01，提供半导体衬底，在所述半导体衬底上形成浅沟槽隔离结构，以隔离出多个间隔排布的有源区，所述有源区上形成有多个埋入式栅极组件；
S02，在所述衬底上形成第一隔离层；
S03，在所述第一隔离层上形成图形化的第一掩膜层，所述第一掩膜层上形成有多个第一沟槽；
S04，在所述第一掩膜层上形成图形化的第二掩膜层，所述第二掩膜层上形成多个第二沟槽，所述第二沟槽的方向与所述第一沟槽的方向相交；
S05，通过所述第一掩膜层和所述第二掩膜层作为掩膜，蚀刻所述第一隔离层，形成位线接触孔；
S06，在所述位线接触孔中填充导电材料形成位线接触节点，并在所述位线接触节点上方形成位线；
其中，所述位线接触节点具有第一宽度，所述位线具有第二宽度。
参照3、3-1A及3-2A，在步骤S01，提供一半导体衬底100，在半导体衬底100中形成多个间隔排布的有源区110，有源区110包括第一接触区和第二接触区，其中第一接触区为位线接触区，用于连接位至位线，第二接触区为存储节点接触区，用于连接至电容器接触节点。在本实施例中，通过浅槽隔离技术(Shallow Trench Isolation；STI)对半导体衬底进行隔离，如图3-1A所示，在半导体衬底上形成浅沟槽隔离沟槽120，然后如图3-2A所述，在所述浅沟槽隔离沟槽120中填充介质层，形成浅沟槽隔离结构125。由所述浅沟槽隔离结构125在半导体衬底上隔离形成多个有源区110，多个有源区110可以呈阵列式排布。
然后，如图4所示，在上述半导体结构中形成埋入式栅极组件215。首先，如图4-1A所示，在有源区110内形成埋入式栅极沟槽210，然后如图4-2A所示，在所述埋入式栅极沟槽210中依次填充栅介质层和栅电极，形成埋入式栅极组件215。如图4所示，所述埋入式栅极组件215贯穿所述多个有源区110。
同样如图4-2A所示，在步骤S02，在所述半导体衬底100上沉积第一隔离层220，所述第一隔离层220沉积在所述半导体衬底100上方，覆盖所述埋入式栅极组件215。
在本实施例的一优选实施例中，在第一隔离层220之前，如图3-2A及4-2A所示，在形成有源区110及浅沟槽隔离125的半导体衬底100上生长第二隔离层130，以保护多个有源区110。该第二隔离层130位于第一隔离层220的下方，并且覆盖除埋入式栅极组件125以外的所述半导体衬底100的表面。作为示例，第二隔离层130可以包括氮化硅、氧化硅和氮氧化硅中的一种或它们的组合等。
在步骤S03，首先，如图5A和图5B所示，沉积所述第一隔离层220之后，依次沉积第一掩膜层310和第一光刻胶层320，通过本领域常用的对准和曝光、显影工艺在光刻胶层形第一光刻胶图案，如图5A所示。然后进行蚀刻，如图6A和6B所示，将所述第一光刻胶图案转移至第一掩膜层310，在所述第一掩膜层310上形成垂直于位线方向的第一沟槽。去除第一光刻胶层320。
然后，在步骤S04，沉积第二掩膜层350，所述第二掩膜层350上形成多个第二沟槽，所述第二沟槽的方向与所述第一沟槽的方向相交。例如，所述第二沟槽平行于位线的方向，并且与所述第一沟槽垂直相交。
在步骤S05，通过所述第一掩膜层310和所述第二掩膜层350作为掩膜，在所述第一隔离层和所述衬底上形成位线接触孔。
在本实施例的一优选实施例中，在步骤S04沉积所述第二掩膜层350之前，如图7A、7B、8A和8B所示，首先，在上述第一掩膜层310的基础上，依次沉积第三掩膜层330和图形化的第二光刻胶层340，如图8B所示。然后，在上述第二光刻胶层340的基础上，如附图9-1A和9-1B所示，沉积第二掩膜层350。之后，如图9-2A和9-2B所示，正面刻蚀所述第二掩膜层350，并去除所述第二光刻胶340，在所述第二掩膜层350上形成多个第二沟槽，所述第二沟槽的方向与所述第一沟槽的方向相交。具体地，蚀刻掉第二光刻胶层340上方及底部的第二掩膜层350，保留第二光刻胶层340侧壁上的第二掩膜层350，并去除第二光刻胶层340，形成如图9-2B所示的第二沟槽。
然后，执行步骤S05，首先，如图10A和10B所示，以所述第二掩膜层350为掩膜，蚀刻第三掩膜层330进行图案转移，将所述第二沟槽的图案转移至所述第三掩膜层330上形成第三沟槽。该第三沟槽将第一掩膜层310上的第一沟槽切断。之后，如图11A和11B所示，以上述第一掩膜层310和第三掩膜层330为掩膜，继续蚀刻第一隔离层220，直到在半导体衬底100上形成位线接触孔370。在本实施例的一优选实施例中，形成位线接触孔370时，蚀刻上述第一隔离层220、第二隔离层130、半导体衬底100及浅沟槽隔离结构125。如图11A和11B所示，位线接触孔370由第一隔离层220和第二隔离层130隔离。并且所述位线接触孔370覆盖同一所述有源区110内相邻的所述埋入式栅极组件215之间的至少部分有源区和部分浅沟槽隔离结构125。在本实施例的一优选实施例中，位线接触孔370可以覆盖同一有源区110内的两相邻的埋入式栅极组件215之间的全部有源区以及部分浅沟槽隔离结构125。
在步骤S06，如图12A和12B所示，首先，在图11A和11B所示的位线接触孔中填充导电材料，形成如图12所示的位线接触节点375。结合图11A、11B及12可以看出，位线接触节点375同样覆盖同一所述有源区110内相邻的所述埋入式栅极组件215之间的至少部分有源区和部分浅沟槽隔离结构125。
在本实施例的进一步实施例中，所述导电材料包括钨、钛、镍、铝、氧化钛、氮化钛中的一种或它们的组合。
然后，在图12所示的结构的基础上，形成位线，得到图13所示的半导体结构。首先，如图13A和13B所示，依次沉积阻挡层410、金属层420、第三隔离层430及图形化的第三光刻胶层440，所述第三光刻胶层440具有第四光刻胶图案。然后，如图14-1A、14-1B所示，将所述第三光刻胶层440的图案转移至第三隔离层430。之后，如图14-2A及14-2B所示，以图14-1B所示的第三隔离层430作为掩膜，蚀刻金属层420及阻挡层410，最终在位线接触节点上方形成图13所示的位线。由图13可以看出，所述位线形成在所述位线接触节点(375)上方，将相邻所述有源区之间的所述位线接触节点连接。
如图13所示，在本实施例的一优选实施例中，位线接触节点375具有第一宽度，位线具有第二宽度，并且第一宽度大于第二宽度。
如本实施例所述，本发明的半导体结构中，位线形成为直线型结构，其形成过程中，在曝光时减少光学邻近效应修正难度，并且能够减少位线中的寄生电阻。
实施例二
继续参照附图3到14-2B，本发明还提供了一种半导体结构，在本实施例中，所述半导体结构至少包含：
半导体衬底100，所述半导体衬底100具有浅沟槽隔离结构125，以隔离出多个间隔排布的有源区110，所述有源区内110具有多个埋入式栅极组件215；
第一隔离层220，如图4-2A所示，所述第一隔离层220位于所述半导体衬底100的上方。
位线接触节点375，所述位线接触节点375位于同一所述有源区110内相邻的所述埋入式栅极组件215之间的至少部分有源区和部分浅沟槽隔离结构125上，所述位线接触节点375由所述第一隔离层220隔离；如图11B所示，在本实施例的一优选实施例中，位线接触孔370可以覆盖同一有源区110内的两相邻的埋入式栅极组件215之间的全部有源区以及部分浅沟槽隔离结构125。
位线，如图13所示，所述位线形成在所述位线接触节点375上方，将相邻有源区110之间的所述位线接触节点375连接；
其中，所述位线接触节点375具有第一宽度，所述位线具有第二宽度。
在本实施例的一优选实施例中，位线的形状包括直线型。
如图4所示，所述埋入式栅极组件215贯穿所述多个有源区110，并且所述位线接触节点375位于同一所述有源区110内所述埋入式栅极组件215之间的至少部分有源区和部分浅沟槽隔离结构125上。
如图4-2A所示，所述埋入式栅极组件215包括栅介质层及位于所述栅介质层上方的栅电极。
如图3-2A及4-2A所示，在本实施例的一优选实施例中，半导体衬底100上还具有第二隔离层130，该第二隔离层130位于第一隔离层220的下方，并且覆盖除埋入式栅极组件215以外的半导体衬底100的表面。
如图13所示，在本实施例的一优选实施例中，位线接触节点375具有第一宽度，位线具有第二宽度，并且第一宽度大于第二宽度。
如上所述，本发明的半导体结构制备方法，蚀刻半导体衬底上的第一隔离层，形成位线接触孔，在位线接触孔中填充导电材料形成位线接触节点。所述位线接触孔以及在该位线接触孔中填充导电材料形成的位线接触节点覆盖同一所述有源区内相邻的所述埋入式栅极组件之间的至少部分有源区和部分浅沟槽隔离结构。因此，可以位线接触节点上方形成直线型位线，该直线型位线将相邻有源区之间的所述位线接触节点连接，实现与位线接触节点良好的接触，该直线型位线同时很好地避开了电容接触区。因此，该方法减少了形成过程中的光学邻近效应修正工作，降低了形成难度。并且能够有效减小位线中的寄生电阻。
本发明的半导体结构，由于半导体结构的位线中的寄生电阻明显减小，因此，有利于存储器尺寸的缩小，同时能够保证存储器良好的功能性。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明，本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。
Claims (14)
1.一种半导体结构制备方法，其特征在于，所述方法至少包括以下步骤：
S01，提供半导体衬底，所述半导体衬底上形成有浅沟槽隔离结构，以隔离出多个间隔排布的有源区，所述有源区内形成有多个埋入式栅极组件；
S02，在所述半导体衬底上形成第一隔离层；
S03，在所述第一隔离层上形成图形化的第一掩膜层，所述第一掩膜层上形成有多个第一沟槽；
S04，在所述第一掩膜层上形成图形化的第二掩膜层，所述第二掩膜层上形成有多个第二沟槽，所述第二沟槽的方向与所述第一沟槽的方向相交；
S05，以所述第一掩膜层和所述第二掩膜层作为掩膜，蚀刻所述第一隔离层，形成位线接触孔；
S06，在所述位线接触孔中填充导电材料形成位线接触节点，并在所述位线接触节点上方形成位线；
其中，所述位线接触节点具有第一宽度，所述位线具有第二宽度。
2.根据权利要求1所述的制备方法，其特征在于，步骤S01还包括：在所述衬底上形成第二隔离层，所述第二隔离层覆盖除所述埋入式栅极组件以外的所述衬底表面。
3.根据权利要求1所述的制备方法，其特征在于，步骤S03包括如下步骤：
在所述第一隔离层上沉积第一掩膜层和图形化的第一光刻胶层，通过蚀刻将所述第一光刻胶层的图案转移到所述第一掩膜层，在所述第一掩膜层上形成垂直于所述位线方向的所述第一沟槽。
4.根据权利要求1所述的制备方法，其特征在于，步骤S04还包括如下步骤：
在所述第一掩膜层上方依次沉积第三掩膜层和图形化的第二光刻胶层；以及
在图形化的所述第二光刻胶层上沉积所述第二掩膜层，正面刻蚀所述第二掩膜层，并去除所述第二光刻胶，以形成所述第二沟槽。
5.根据权利要求4所述的制备方法，其特征在于，步骤S05还包括如下步骤：
以所述第二掩膜层作为掩膜，蚀刻所述第三掩膜层，以将所述第二沟槽的图案转移至所述第三掩膜层；以及
以所述第一掩膜层和所述第三掩膜层为掩膜，蚀刻所述第一隔离层，形成位线接触孔。
6.根据权利要求2所述的制备方法，其特征在于，步骤S05包括蚀刻所述第一隔离层、第二隔离层、半导体衬底及所述浅沟槽隔离结构，所述位线接触孔由所述第一隔离层和所述第二隔离层隔离。
7.根据权利要求6所述的制备方法，其特征在于，所述位线接触孔覆盖同一所述有源区内相邻的所述埋入式栅极组件之间的至少部分有源区和部分浅沟槽隔离结构。
8.根据权利要求1所述的制备方法，其特征在于，步骤S06，形成位线包括如下步骤：
在形成了所述位线接触节点的所述半导体衬底上依次沉积阻挡层、金属层、第三隔离层及图形化的第三光刻胶层；
将所述第三光刻胶层的图案转移至所述第三隔离层；以及
以所述第三隔离层作为掩膜，蚀刻所述金属层和阻挡层，形成所述位线。
9.根据权利要求1～8中任一项所述的制备方法，其特征在于，所述位线形状包括直线型。
10.根据权利要求1～8中任一项所述的制备方法，其特征在于，所述第一宽度大于所述第二宽度。
11.一种半导体结构，其特征在于，所述半导体结构至少包括：
半导体衬底，所述半导体衬底具有浅沟槽隔离结构，以隔离出多个间隔排布的有源区，所述有源区内具有多个埋入式栅极组件；
第一隔离层，所述第一隔离层位于所述半导体衬底的上方；
位线接触节点，所述位线接触节点位于同一所述有源区内相邻的所述埋入式栅极组件之间的至少部分有源区和部分浅沟槽隔离结构上，所述位线接触节点由所述第一隔离层隔离；
位线，所述位线位于所述位线接触节点上方，将相邻所述有源区之间的所述位线接触节点连接；
其中，所述位线接触节点具有第一宽度，所述位线具有第二宽度。
12.根据权利要求11所述的半导体结构，其特征在于，所述位线形状包括直线型。
13.根据权利要求12所述的半导体结构，其特征在于，所述半导体衬底上还具有第二隔离层，所述第二隔离层位于所述第一隔离层下方，并覆盖除所述埋入式栅极组件以外的所述衬底表面。
14.根据权利要求11～13中任一项所述的半导体结构，其特征在于，所述第一宽度大于所述第二宽度。
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